JP4679428B2 - Test apparatus and test method - Google Patents
Test apparatus and test method Download PDFInfo
- Publication number
- JP4679428B2 JP4679428B2 JP2006120852A JP2006120852A JP4679428B2 JP 4679428 B2 JP4679428 B2 JP 4679428B2 JP 2006120852 A JP2006120852 A JP 2006120852A JP 2006120852 A JP2006120852 A JP 2006120852A JP 4679428 B2 JP4679428 B2 JP 4679428B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- individual
- under test
- pattern
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
本発明は、試験装置および試験方法に関する。特に本発明は、複数の被試験デバイスを並行して試験する試験装置および試験方法に関する。 The present invention relates to a test apparatus and a test method. In particular, the present invention relates to a test apparatus and a test method for testing a plurality of devices under test in parallel.
特許文献1には、複数の被試験デバイスを並行して試験する試験装置であって、複数の被試験デバイスのそれぞれに対応した個別パターンを記憶するユニバーサル・バッファ・メモリを備える試験装置が記載されている。当該試験装置は、基本的に複数の被試験デバイスに共通パターンを供給し、指定されたタイミングにおいて、共通パターンに代えて、ユニバーサル・バッファ・メモリに記憶された個別パターンを各被試験デバイスに供給する。これにより、当該試験装置によれば、異なるパターンを供給すべき複数の被試験デバイスを並行して試験することができるので、試験のスループットを向上することができる。
ところで、特許文献1に記載の試験装置は、並行して試験する被試験デバイス毎または各被試験デバイスの複数の端子毎に、ユニバーサル・バッファ・メモリを備える。そして、これらのユニバーサル・バッファ・メモリを試験装置の基準クロックで動作させることから、全ユニバーサル・バッファ・メモリの合計の消費電力が大きくなってしまっていた。
Incidentally, the test apparatus described in
そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。 Accordingly, an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.
上記課題を解決するために、本発明の第1の形態においては、複数の被試験デバイスを並行して試験する試験装置であって、複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生部と、複数の被試験デバイスのそれぞれに対応して設けられ、対応する被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生部と、複数の被試験デバイスのそれぞれに対応して設けられ、共通パターン発生部が発生した共通パターンおよび対応する個別パターン発生部が発生した個別パターンのいずれを対応する被試験デバイスに供給するかを選択する複数のパターン選択部とを備え、それぞれの個別パターン発生部は、対応する被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される2以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶し、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリと、ユニバーサル・バッファ・メモリにおける次の個別パターンが記憶されたアドレスを保持するアドレスポインタ部と、 アドレスポインタ部に保持されたアドレスが変更されない期間の間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、アドレスポインタ部に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイスに供給する場合において、基準クロックをユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク部と、アドレスポインタ部により指定されたアドレスに記憶された2以上の個別パターンを順次被試験デバイスに供給する場合において、ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択部に供給するデータ選択部と、を有する試験装置を提供する。 In order to solve the above-described problems, in the first embodiment of the present invention, a test apparatus for testing a plurality of devices under test in parallel and generating a common pattern to be commonly supplied to the plurality of devices under test Common pattern generators, a plurality of individual pattern generators that are provided corresponding to each of the plurality of devices under test and generate individual patterns that are individually supplied to the corresponding devices under test, and a plurality of devices under test A plurality of pattern selectors, each of which is provided correspondingly, and selects which of the common pattern generated by the common pattern generator and the individual pattern generated by the corresponding individual pattern generator is supplied to the corresponding device under test; Each individual pattern generator has a different cycle for supplying a plurality of individual patterns to be supplied individually to the corresponding device under test. A universal buffer memory for storing two or more supplied individual patterns so as to correspond to different bit fields in data of the same address, and performing a write operation and a read operation in synchronization with a reference clock of the test apparatus; An address pointer section that holds the address where the next individual pattern in the universal buffer memory is stored, and a reference clock that is input to the universal buffer memory during a period when the address held in the address pointer section is not changed. When the mask and the address held in the address pointer part are changed and the individual pattern included in the data stored in the changed address is supplied to the corresponding device under test, the reference clock is supplied to the universal buffer memory. Enter and change the address When the mask part for reading the stored data and two or more individual patterns stored at the address specified by the address pointer part are sequentially supplied to the device under test, they are read from the universal buffer memory. There is provided a test apparatus including a data selection unit that sequentially selects individual patterns to be supplied to each cycle from data and supplies them to a corresponding pattern selection unit.
それぞれのユニバーサル・バッファ・メモリは、基準クロックを入力するクロック入力端子と、書込動作または読出動作を指示する少なくとも1つのコマンド入力端子とを別個に有してよい。 Each universal buffer memory may have a clock input terminal for inputting a reference clock and at least one command input terminal for instructing a write operation or a read operation.
それぞれの個別パターン発生部は、対応する被試験デバイスに個別に供給する複数の個別パターンをユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする書込バッファ部を更に有し、マスク部は、書込バッファ部において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、書込バッファ部にバッファされた2以上の個別パターンを含むデータをユニバーサル・バッファ・メモリに書き込む場合に基準クロックをユニバーサル・バッファ・メモリに入力してよい。 When each individual pattern generator receives an instruction to sequentially write a plurality of individual patterns to be supplied individually to the corresponding device under test to the universal buffer memory, each individual pattern generator generates all the bit fields included in the data at the same address. It further has a write buffer unit that sequentially buffers received individual patterns until a plurality of individual patterns to be written are prepared, and the mask unit should write to all bit fields included in the data of the same address in the write buffer unit When the reference clock input to the universal buffer memory is masked until multiple individual patterns are collected, and data including two or more individual patterns buffered in the write buffer is written to the universal buffer memory Reference clock to universal buffer memory It may be input to Li.
マスク部は、ユニバーサル・バッファ・メモリに書き込むべき末尾の個別パターンが書込バッファ部にバッファされたことに応じて、基準クロックをユニバーサル・バッファ・メモリに入力して書込バッファ部にバッファされたデータをユニバーサル・バッファ・メモリに書き込ませてよい。書込バッファ部は、対応する被試験デバイスに個別に供給する複数の個別パターンをユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合において、個別パターンを書き込むべきアドレスのデータが既に他の個別パターンを記憶していることに応じて、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファしてよい。 The mask unit is buffered in the write buffer unit by inputting a reference clock to the universal buffer memory in response to the tail individual pattern to be written in the universal buffer memory being buffered in the write buffer unit. Data may be written to the universal buffer memory. When the write buffer unit receives an instruction to sequentially write a plurality of individual patterns supplied individually to the corresponding device under test to the universal buffer memory, the data of the address to which the individual pattern is to be written is already another individual pattern. May be buffered sequentially after the other individual patterns are read out and buffered.
上記課題を解決するために、本発明の第2の形態においては、複数の被試験デバイスを並行して試験する試験方法であって、複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生段階と、複数の被試験デバイスのそれぞれに対応して設けられ、対応する被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生段階と、複数の被試験デバイスのそれぞれに対応して設けられ、共通パターン発生段階において発生した共通パターンおよび対応する個別パターン発生段階において発生した個別パターンのいずれを対応する被試験デバイスに供給するかを選択する複数のパターン選択段階とを備え、それぞれの個別パターン発生段階は、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリに、対応する被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される2以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する記憶段階と、ユニバーサル・バッファ・メモリにおける次の個別パターンが記憶されたアドレスを保持するアドレスポインタ段階と、アドレスポインタ段階により保持されたアドレスが変更されない期間の間、ユニバーサル・バッファ・メモリに入力される基準クロックをマスクし、アドレスポインタ段階により保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイスに供給する場合において、基準クロックをユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク段階と、アドレスポインタ段階において保持されたアドレスに記憶された2以上の個別パターンを順次被試験デバイスに供給する場合において、ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択段階に供給するデータ選択段階と、を有する試験方法を提供する。 In order to solve the above-described problem, in the second embodiment of the present invention, a test method for testing a plurality of devices under test in parallel, and generating a common pattern to be commonly supplied to the plurality of devices under test A common pattern generation stage, a plurality of individual pattern generation stages that are provided corresponding to each of the plurality of devices under test, and that generate individual patterns that are individually supplied to the corresponding devices under test, and a plurality of devices under test A plurality of pattern selection stages, each of which is provided correspondingly, and selects which of the common pattern generated in the common pattern generation stage and the individual pattern generated in the corresponding individual pattern generation stage is supplied to the corresponding device under test; Each of the individual pattern generation stages includes a write operation and a synchronization with a reference clock of the test apparatus. A plurality of individual patterns that are individually supplied to a corresponding device under test in a universal buffer memory that performs an output operation, and two or more individual patterns that are supplied in different cycles correspond to different bit fields in data of the same address During the storage phase, the address pointer phase holding the address where the next individual pattern in the universal buffer memory is stored, and the universal buffer buffer during the period when the address held by the address pointer phase is not changed. When the reference clock input to the memory is masked, the address held by the address pointer stage is changed, and the individual pattern included in the data stored in the changed address is supplied to the corresponding device under test. Clock universe The mask stage for reading data stored in the changed address input to the buffer memory and the two or more individual patterns stored in the address held in the address pointer stage are sequentially supplied to the device under test. In this case, there is provided a test method including a data selection step of sequentially selecting individual patterns to be supplied to each cycle from data read from the universal buffer memory and supplying them to the corresponding pattern selection step.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。 The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.
本発明によれば、消費電力を低減することができる。 According to the present invention, power consumption can be reduced.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the invention according to the scope of claims, and all combinations of features described in the embodiments are included. It is not necessarily essential for the solution of the invention.
図1は、本実施形態に係る試験装置10の構成を被試験デバイス100とともに示す。試験装置10は、複数の被試験デバイス100を並行して試験する。試験装置10は、共通パターン発生部12を備える。試験装置10は、複数の被試験デバイス100のそれぞれに対応して設けられた、複数の個別パターン発生部14と、複数のパターン選択部16と、複数の波形成形部18と、複数の判定部20とを、更に備える。
FIG. 1 shows a configuration of a
共通パターン発生部12は、複数の被試験デバイス100に共通して供給する共通パターンを発生する。これに加えて、共通パターン発生部12は、複数の被試験デバイス100に共通する良否判定のための共通パターンを発生してもよい。個別パターン発生部14のそれぞれは、対応する被試験デバイス100に個別に供給する個別パターンを発生する。これに加えて、個別パターン発生部14のそれぞれは、対応する被試験デバイス100を良否判定するための個別パターンを発生してもよい。
The
パターン選択部16のそれぞれは、共通パターン発生部12が発生した共通パターンおよび対応する個別パターン発生部14が発生した個別パターンのいずれを対応する被試験デバイス100に供給するかを選択する。これに加えて、パターン選択部16のそれぞれは、共通パターン発生部12が発生した共通パターンおよび対応する個別パターン発生部14が発生した個別パターンのいずれを対応する判定部20に供給するかを選択してもよい。
Each of the
波形成形部18のそれぞれは、対応するパターン選択部16により選択されたパターンに基づき試験信号を生成し、対応する被試験デバイス100に供給する。判定部20のそれぞれは、試験信号に応じて出力された出力信号を、対応する被試験デバイス100から入力する。そして、判定部20のそれぞれは、対応するパターン選択部16により選択されたパターンと入力した出力信号とを比較して、対応する被試験デバイス100を良否判定する。
Each
このような試験装置10によれば、指定されたタイミングにおいて、個別パターン発生部14により生成された個別パターンを選択して試験をし、指定されたタイミング以外のタイミングにおいて、共通パターン発生部12により生成された共通パターンを選択して試験をする。これにより、試験装置10によれば、個別対応したパターンを発生して試験しなければならない複数の被試験デバイス100を、並行して試験することができる。
According to such a
なお、共通パターン発生部12は、被試験デバイス100の複数の端子に共通する共通パターンを発生してよい。この場合において、複数の個別パターン発生部14、複数のパターン選択部16、複数の波形成形部18および複数の判定部20は、被試験デバイス100の複数の端子にそれぞれ対応して設けられてもよい。
The common
図2は、本実施形態に係る個別パターン発生部14の構成をパターン選択部16とともに示す。個別パターン発生部14のそれぞれは、ユニバーサル・バッファ・メモリ(以下、UBMと称する。)30と、アドレスポインタ部32と、データ選択部34と、書込バッファ部36と、マスク部38と、制御部40とを有する。
FIG. 2 shows the configuration of the individual
UBM30は、対応する被試験デバイス100に個別に供給する複数の個別パターンを、異なるサイクルに供給される2以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する。本実施形態において、UBM30は、2N個(Nは、正の整数。)のビットフィールドを含み、ビットフィールドのそれぞれに1サイクルで発生されるべき個別パターンを含んだデータを、それぞれのアドレスに記憶する。本実施形態において、UBM30は、連続して発生すべき2N個の個別パターン(以下、個別パターングループと呼ぶ。)を、1つのアドレスのデータの連続したビットフィールドに順番に含めてよい。これにより、UBM30によれば、1つのデータを読み出すことにより、2N個の連続した個別パターンを出力することができる。また、UBM30は、連続して発生すべき個別パターングループを、連続したアドレスのデータとして順番に記憶してよい。これによりUBM30によれば、アドレスを順次に増加することにより、連続した個別パターングループを読み出すことができる。
The UBM 30 stores a plurality of individual patterns individually supplied to the corresponding device under
さらに、UBM30は、書き込むべきデータを入力するデータ入力端子42と、記憶しているデータを出力するデータ出力端子44と、アドレスを入力するアドレス端子46と、基準クロックを入力するクロック入力端子48と、書込動作または読出動作を指示する少なくとも1つのコマンド入力端子50とを別個に有する。UBM30は、コマンド入力端子50を介して書込動作の指示が入力された場合、データ入力端子42を介して入力されたデータを、アドレス端子46を介して入力されたアドレスに対応した領域に書き込む。また、UBM30は、コマンド入力端子50を介して読出動作の指示が入力された場合、アドレス端子46を介して入力されたアドレスに対応する領域に記憶されたデータを読み出して、データ出力端子44を介して出力する。そして、UBM30は、クロック入力端子48を介して入力された当該試験装置10の基準クロックと同期して書込動作および読出動作を行う。
The
アドレスポインタ部32は、UBM30における次の個別パターンが記憶されたアドレスを保持する。そして、アドレスポインタ部32は、保持しているアドレスをアドレス端子46を介してUBM30に供給する。本実施形態において、アドレスポインタ部32は、アドレスポインタを保持する。アドレスポインタは、UBM30における次の個別パターンが記憶されたアドレス、並びに、当該アドレスのデータにおける次の個別パターンを含むビットフィールドを指定する。アドレスポインタは、一例としてN+Mビット(Mは、正の整数。)の2進数で表されてよい。本例のアドレスポインタの上位Mビットは、次に発生すべき個別パターンが記憶されたUBM30におけるアドレスを指定する。本例のアドレスポインタの下位Nビットは、データ内における、次に発生すべき個別パターンを含むビットフィールドの位置を指定する。
The
さらに、アドレスポインタ部32は、一例として、アドレスポインタの初期値を指定するアドレスポインタロード信号および個別パターンを発生すべきタイミングを示す制御信号を入力してよい。アドレスポインタ部32は、アドレスポインタロード信号を入力した場合、当該アドレスポインタロード信号により指定されたアドレスポインタを保持する。アドレスポインタ部32は、制御信号を入力した場合、保持しているアドレスポインタを1ずつ増加する。
Further, as an example, the
このようなアドレスポインタ部32は、制御信号に応じてアドレスポインタを1ずつ増加するので、当該アドレスポインタの下位Nビットを用いて、任意のアドレスのデータに含まれる2N個のビットフィールドを順次に指定することができる。さらに、アドレスポインタ部32は、下位Nビットの桁上りに応じてアドレスポインタの上位Mビットを1増加するので、当該アドレスポインタの上位Mビットを用いて、任意のアドレスのデータに含まれる全てのビットフィールドを指定した後に、次のアドレスを指定することができる。
Such an
データ選択部34は、アドレスポインタ部32により指定されたアドレスに記憶された2以上の個別パターンを順次被試験デバイス100に供給する場合において、UBM30から読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応するパターン選択部16に供給する。本実施形態において、データ選択部34は、UBM30から出力される、アドレスポインタの上位Mビットにより指定されたアドレスに記憶されたデータ(2N個分の個別パターン)を入力する。そして、データ選択部34は、入力されたデータにおけるアドレスポインタの下位Nビットにより指定されるビットフィールドの個別パターンを選択し、選択した個別パターンを対応するパターン選択部16に対して出力する。これによりデータ選択部34によれば、アドレスポインタにより指定されたアドレスのデータに含まれた2N個の個別パターンを、ビットフィールドの順番に従い順次に出力することができる。
When the
書込バッファ部36は、対応する被試験デバイス100に個別に供給する複数の個別パターンをUBM30に順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする。本実施形態において、書込バッファ部36は、UBM30に書き込むべき個別パターンを順次に含んだキャプチャ対象信号を入力する。被試験デバイス100がフラッシュメモリ等である場合、書込バッファ部36は、対応する被試験デバイス100の不良位置を示すフェイル情報をキャプチャ対象信号として入力してよい。本実施形態において、書込バッファ部36は、同一アドレスのデータに含むべき2N個の個別パターンが揃い、さらに、これら2N個の個別パターンがUBM30の対応するアドレスに対して書き込まれるまで、受け取った個別パターンをバッファする。
When receiving an instruction to sequentially write a plurality of individual patterns supplied individually to the corresponding device under
さらに、書込バッファ部36は、対応する被試験デバイス100に個別に供給する複数の個別パターンをUBM30に順次書き込む指示を受けた場合において、個別パターンを書き込むべきアドレスのデータが既に他の個別パターンを記憶していることに応じて、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファしてよい。これにより、書込バッファ部36は、任意のアドレスのデータにおける一部のビットフィールドの個別パターンを書き換える場合、当該任意のアドレスに記憶されているデータにおける書き換えをしないビットフィールドに予め含まれている個別パターンを消去することなく、新たな個別パターンを当該データに含めることができる。
Further, when the
マスク部38は、データ読み出し時において、アドレスポインタ部32に保持されたアドレスが変更されない期間の間、UBM30に入力される基準クロックをマスクする。本実施形態において、マスク部38は、アドレスポインタの上位Mビットが変更されない期間の間、UBM30に入力される基準クロックをマスクする。そして、マスク部38は、アドレスポインタ部32に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する被試験デバイス100に供給する場合において、基準クロックをUBM30に入力して変更後のアドレスに記憶されたデータを読み出させる。
The
マスク部38は、データ書込み時において、書込バッファ部36において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、UBM30に入力される基準クロックをマスクする。そして、マスク部38は、書込バッファ部36にバッファされた2以上の個別パターンを含むデータをUBM30に書き込む場合に基準クロックをUBM30に入力する。
The
さらに、マスク部38は、UBM30に書き込むべき末尾の個別パターンが書込バッファ部36にバッファされたことに応じて、基準クロックをUBM30に入力して書込バッファ部36にバッファされたデータをUBM30に書き込ませてよい。本実施形態において、マスク部38は、読出終了または書込終了タイミングを示すパターン終了信号が入力されたことに応じて、基準クロックをUBM30に入力して書込バッファ部36にバッファされたデータをUBM30に書き込ませる。これにより、マスク部38によれば、個別パターンを末尾まで確実にUBM30に記憶させることができる。
Further, in response to the tail individual pattern to be written to the
制御部40は、UBM30に対して書込指示コマンドまたは読出指示コマンドを供給することによって、UBM30を読出動作させるかまたは書込動作させる。本実施形態において、制御部40は、アドレスポインタの上位Mビットに変化があった場合、UBM30に対して書込指示コマンドまたは読出指示コマンドを発行してよい。また、制御部40は、読出開始または書込開始タイミングを示すパターン開始信号に応じて、書込指示コマンドまたは読出指示コマンドを発行してUBM30に対して読出動作または書込動作を開始させ、以後、パターン終了信号を入力するまで書込指示または読出指示コマンドを発行し続けてもよい。
The
パターン選択部16は、共通パターン発生部12により出力された共通パターンおよび対応する個別パターン発生部14により出力された個別パターンを入力し、いずれか一方を選択して出力する。本実施形態において、パターン選択部16は、制御信号に応じて、共通パターンまたは個別パターンのいずれか一方を選択して出力する。
The
このような個別パターン発生部14によれば、1のアドレスのデータに含まれる複数の個別パターンをUBM30から一括して読み出せるので、当該UBM30に対するデータ読み出し回数を少なくすることができる。さらに、個別パターン発生部14は、読出時以外のタイミングにおいてUBM30に入力される基準クロックをマスクする。これにより、個別パターン発生部14によれば、読出時におけるUBM30に入力する基準クロックの数を減らすことができ、この結果、UBM30により消費される電力を低減することができる。
According to such an individual
また、このような個別パターン発生部14によれば、個別パターンの書込時において、同一アドレスのデータに含めるべき全ての個別パターンが揃ってから、当該データをUBM30に一括して書き込むので、UBM30に対するデータの書き込み回数を少なくすることができる。さらに、個別パターン発生部14は、書込時以外のタイミングにおいてUBM30に入力される基準クロックをマスクする。これにより、個別パターン発生部14によれば、書込時におけるUBM30に入力する基準クロックの数を減らすことができ、この結果、UBM30により消費される電力を低減することができる。
Further, according to such an individual
なお、個別パターン発生部14およびパターン選択部16のそれぞれは、制御信号を共通パターン発生部12から入力してよい。また、個別パターン発生部14は、アドレスポインタロード信号、パターン開始信号およびパターン終了信号を共通パターン発生部12から入力してよい。個別パターン発生部14は、基準クロックを、当該試験装置10に備えられた基準クロック発生部から入力してよい。また、個別パターン発生部14およびパターン選択部16のそれぞれは、対応する被試験デバイス100に個別に供給する個別パターンに加えて、良否判定のために対応する判定部20に個別に供給する個別パターンに対して、同様の処理を行ってよい。
Note that each of the individual
図3は、本実施形態に係るUBM30の構成の一例を、アドレスポインタ部32、データ選択部34および書込バッファ部36とともに示す。UBM30は、一例として、メモリセル52と、アドレス制御部54と、入力制御部56と、出力制御部58とを含んでよい。
FIG. 3 shows an example of the configuration of the
メモリセル52は、2N個(例えば、4個)のビットフィールドを含むデータを少なくとも格納可能なワード単位で、アドレスが割り当てられている。アドレス制御部54は、アドレスポインタの上位Mビットに応じて、メモリセル52上の対応するワードを指定する。入力制御部56は、コマンド入力端子50を介して書込動作の指示が入力された場合、書込バッファ部36からデータを入力し、基準クロックに同期してアドレス制御部54により指定されたワードに書き込む。
The
出力制御部58は、コマンド入力端子50を介して読出動作の指示が入力された場合、アドレス制御部54により指定されたワードに記憶されているデータを、基準クロックに同期して読み出す。データ選択部34は、出力制御部58により読み出されたデータにおける、アドレスポインタの下位Nビットにより指定されるビットフィールドの値を、個別パターンとしてパターン選択部16へ出力する。なお、データ選択部34は、出力制御部58により読み出されたデータを、基準クロックに同期せずにパターン選択部16に出力できる。以上のようなUBM30によれば、2以上の個別パターンを、同一のアドレスのデータにおける異なるビットフィールドに対応して記憶することができる。
When a read operation instruction is input via the
図4は、本実施形態に係る書込バッファ部36の構成の一例を、UBM30、アドレスポインタ部32、マスク部38および制御部40とともに示す。書込バッファ部36は、一例として、入力選択部62と、複数のレジスタ64と、アドレスデコード部66とを含んでよい。
FIG. 4 shows an example of the configuration of the
入力選択部62は、キャプチャ対象信号またはキャプチャ対象信号を書き込むべきアドレスから読み出された信号のいずれか一方を入力する。入力選択部62は、キャプチャ対象信号をUBM30に順次書き込む指示を受けた場合であって、キャプチャ対象信号を書き込むべきUBM30のアドレスのデータにおける、キャプチャ対象信号が書き込まれないビットフィールドに他の個別パターンを含んでいる場合、キャプチャ対象信号を入力する前に、当該アドレスに記憶されているデータをUBM30から入力する。
The
また、入力選択部62は、キャプチャ対象信号をUBM30に順次書き込む指示を受けた場合であって、キャプチャ対象信号を書き込むべきUBM30のアドレスのデータに、キャプチャ対象信号に含まれている個別パターン以外の個別パターンを含めない場合、または、キャプチャ対象信号を書き込むべきアドレスのデータの読み出しが完了した場合、キャプチャ対象信号を入力する。
In addition, the
レジスタ64のそれぞれは、UBM30のアドレスのデータにおけるそれぞれのビットフィールドに対応して設けられ、入力選択部62を介して入力した信号をバッファする。レジスタ64は、一例として、データが4つのビットフィールドを含む場合、第1〜第4レジスタ64−1〜64−4を含んでよい。アドレスデコード部66は、複数のレジスタ64のうち、アドレスポインタの下位Nビットにより指定されるビットフィールドに対応したレジスタ64を、データを保持すべきレジスタとして選択する。
Each of the registers 64 is provided corresponding to each bit field in the data of the address of the
このような書込バッファ部36は、キャプチャ対象信号に含まれる個別パターンを、対応するビットフィールドのレジスタ64に順次に格納する。そして、1つのアドレスに含められるべき全ての個別パターンが揃うと、UBM30は、複数のレジスタ64内に格納されている全ての個別パターンを一括して入力して、対応するアドレスに記憶する。これにより、書込バッファ部36によれば、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、個別パターンを順次バッファすることができる。
Such a
さらに、書込バッファ部36は、書き込むべきUBM30のアドレスのデータに他の個別パターンを含んでいる場合には、当該他の個別パターンをUBM30から一旦読み出して、対応するビットフィールドのレジスタ64にバッファする。その後、書込バッファ部36は、キャプチャ対象信号に含まれる個別パターンを、対応するビットフィールドのレジスタ64に順次にバッファする。これにより、書込バッファ部36によれば、当該他の個別パターンを読み出してバッファした後に、受け取った個別パターンを順次バッファすることができる。
Furthermore, when the data at the address of the
図5は、読出時の試験装置10の各信号のタイミングの一例を示す。図5において、(A)は基準クロックを示す。(B)は試験周期(サイクル)を示す。(C)は共通パターンを示す。(D)はパターン開始信号を示す。(E)は制御信号を示す。(F)はアドレスポインタロード信号を示す。(G)はアドレスポインタの上位Mビットを示す。(H)はアドレスポインタの下位Nビットを示す。(I)はUBM30に入力する基準クロックを示す。(J)はUBM30の出力データのD[3]ビットフィールドを示す。(K)はUBM30の出力データのD[2]ビットフィールドを示す。(L)はUBM30の出力データのD[1]ビットフィールドを示す。(M)はUBM30の出力データのD[0]ビットフィールドを示す。(N)は個別パターンを示す。(O)は被試験デバイス100に印加される印加パターンを示す。(P)は当該タイミングチャートの時刻を示す。なお、試験装置10は、(B)に示す試験周期(サイクル)がH論理の場合に試験する。
FIG. 5 shows an example of the timing of each signal of the
まず、時刻t1において、個別パターン発生部14は、パターン開始信号(D)およびアドレスポインタロード信号(F)を入力する。次に、時刻t2において、アドレスポインタ部32は、アドレスポインタロード信号により指定されたアドレスポインタ(G、H)を保持する。さらに、時刻t2において、マスク部38は、パターン開始信号の入力に応じてUBM30に基準クロックを入力する(I)。基準クロックの入力により、UBM30は、アドレスポインタの上位Mビットにより指定されたアドレスに記憶しているデータを出力する(J、K、L、M)。そして、データ選択部34は、UBM30から出力されたデータにおける、アドレスポインタの下位Nビットにより指定されたビットフィールド(H)を選択して、個別パターンとして出力する(N)。
First, at time t1, the
次に、時刻t3、t4、t5の各タイミングにおいて、個別パターン発生部14は、制御信号を入力する(E)。アドレスポインタ部32は、制御信号に応じて、アドレスポインタを1ずつ増加する(G、H)。そして、データ選択部34は、アドレスポインタの下位Nビットにより指定されたビットフィールド(H)を選択して、個別パターンとして順次に出力する(N)。なお、マスク部38は、時刻t3、t4、t5において、アドレスポインタの上位Mビットが変更しないので、UBM30に入力する基準クロックをマスクする(I)。
Next, at each timing of times t3, t4, and t5, the
次に、時刻t6において、個別パターン発生部14は、制御信号を入力する(E)。アドレスポインタ部32は、制御信号に応じて、アドレスポインタをインクリメントする(G、H)。ここで、時刻t6において、アドレスポインタの下位Nビットが桁上がりするので、アドレスポインタの上位Mビットは1増加する(G)。マスク部38は、アドレスポインタの上位Mビットの変更に応じて、基準クロックをUBM30に供給する(I)。そして、UBM30は、基準クロックの供給に応じて、アドレスポインタの上位Mビットにより指定されたアドレスのデータを出力する。
Next, at time t6, the individual
以上のように、個別パターン発生部14によれば、UBM30からデータを読み出すタイミングにおいてUBM30に基準クロックを供給し、UBM30からデータを読み出すタイミング以外のタイミングにおいてUBM30に入力される基準クロックをマスクする。これにより、個別パターン発生部14によれば、UBM30により消費される電力を低減することができる。
As described above, according to the individual
図6は、書込時の試験装置10の各信号のタイミングの一例を示す。図6において、(A)は基準クロックを示す。(B)は試験周期(サイクル)を示す。(C)はパターン開始信号を示す。(D)は制御信号を示す。(E)は、キャプチャ対象信号を示す。(F)はアドレスポインタの上位Mビットを示す。(G)はアドレスポインタの下位Nビットを示す。(H)はD[3]ビットフィールドを格納する第1レジスタ64−1を動作させるイネーブル信号を示す。(I)はD[3]ビットフィールドを格納する第1レジスタ64−1が保持する値を示す。(J)はD[2]ビットフィールドを格納する第2レジスタ64−2を動作させるイネーブル信号を示す。(K)はD[2]ビットフィールドを格納する第2レジスタ64−2が保持する値を示す。(L)はD[1]ビットフィールドを格納する第3レジスタ64−3を動作させるイネーブル信号を示す。(M)はD[1]ビットフィールドを格納する第3レジスタ64−3が保持する値を示す。(N)はD[0]ビットフィールドを格納する第4レジスタ64−4を動作させるイネーブル信号を示す。(O)はD[0]ビットフィールドを格納する第4レジスタ64−4が保持する値を示す。(P)はUBM30に入力する基準クロックを示す。(Q)は当該タイミングチャートの時刻を示す。なお、試験装置10は、(B)に示す試験周期(サイクル)がH論理の場合に試験する。
FIG. 6 shows an example of the timing of each signal of the
まず、時刻t11において、個別パターン発生部14は、パターン開始信号(C)を入力する。次に、時刻t12において、個別パターン発生部14は、制御信号およびキャプチャ対象信号を入力する。さらに、時刻t12において、アドレスポインタの下位Nビットにより指定されたビットフィールド(D[3])に対応する第1レジスタ64−1は、制御信号の入力に応じて、キャプチャ対象信号をバッファする(H、I)。
First, at time t11, the individual
次に、時刻t13、t14、t15の各タイミングにおいて、個別パターン発生部14は、制御信号を入力する(D)。アドレスポインタ部32は、制御信号に応じて、アドレスポインタを1ずつ増加する(F、G)。時刻t13において、アドレスポインタの下位Nビットにより指定されたビットフィールド(D[2])に対応する第2レジスタ64−2は、制御信号の入力に応じてキャプチャ対象信号をバッファする(J、K)。時刻t14において、アドレスポインタの下位Nビットにより指定されたビットフィールド(D[1])に対応する第3レジスタ64−3は、制御信号の入力に応じてキャプチャ対象信号をバッファする(L、M)。時刻t14において、アドレスポインタの下位Nビットにより指定されたビットフィールド(D[0])に対応する第4レジスタ64−4は、制御信号の入力に応じてキャプチャ対象信号をバッファする(N、O)。なお、マスク部38は、時刻t13、t14、t15において、アドレスポインタの上位Mビットが変更しないので、UBM30に入力する基準クロックをマスクする(I)。
Next, at each timing of times t13, t14, and t15, the
次に、時刻t16において、個別パターン発生部14は、制御信号を入力する(D)。アドレスポインタ部32は、制御信号に応じて、アドレスポインタをインクリメントする(F、G)。ここで、時刻t16において、アドレスポインタの下位Nビットが桁上がりするので、アドレスポインタの上位Mビットは1増加する(F)。マスク部38は、アドレスポインタの上位Mビットの変更に応じて基準クロックをUBM30に供給する(P)。そして、UBM30は、基準クロックの供給に応じて、第1〜第4レジスタ64−1〜64−4にバッファされている値を、アドレスポインタの上位Mビットにより指定されたアドレスに書き込む。
Next, at time t16, the
以上のように、個別パターン発生部14によれば、UBM30からデータを書き込むタイミングにおいてUBM30に基準クロックを供給し、UBM30からデータを書き込むタイミング以外のタイミングにおいてUBM30に入力される基準クロックをマスクする。これにより、個別パターン発生部14によれば、UBM30により消費される電力を低減することができる。
As described above, according to the individual
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
10 試験装置
12 共通パターン発生部
14 個別パターン発生部
16 パターン選択部
18 波形成形部
20 判定部
30 UBM
32 アドレスポインタ部
34 データ選択部
36 書込バッファ部
38 マスク部
40 制御部
42 データ入力端子
44 データ出力端子
46 アドレス端子
48 クロック入力端子
50 コマンド入力端子
52 メモリセル
54 アドレス制御部
56 入力制御部
58 出力制御部
62 入力選択部
64 レジスタ
66 アドレスデコード部
100 被試験デバイス
DESCRIPTION OF
32
Claims (6)
前記複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生部と、
前記複数の被試験デバイスのそれぞれに対応して設けられ、対応する前記被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生部と、
前記複数の被試験デバイスのそれぞれに対応して設けられ、前記共通パターン発生部が発生した共通パターンおよび対応する前記個別パターン発生部が発生した個別パターンのいずれを対応する前記被試験デバイスに供給するかを選択する複数のパターン選択部と
を備え、
それぞれの前記個別パターン発生部は、
対応する前記被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される2以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶し、当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリと、
前記ユニバーサル・バッファ・メモリにおける次の前記個別パターンが記憶されたアドレスを保持するアドレスポインタ部と、
前記アドレスポインタ部に保持されたアドレスが変更されずに、同一アドレスの2以上の個別パターンが前記被試験デバイスに順次供給される期間の間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記アドレスポインタ部に保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する前記被試験デバイスに供給する場合において、前記基準クロックを前記ユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク部と、
前記アドレスポインタ部により指定されたアドレスに記憶された2以上の個別パターンを順次前記被試験デバイスに供給する場合において、前記ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応する前記パターン選択部に供給するデータ選択部と、
を有する試験装置。 A test apparatus for testing a plurality of devices under test in parallel,
A common pattern generator for generating a common pattern to be supplied in common to the plurality of devices under test;
A plurality of individual pattern generation units that are provided corresponding to each of the plurality of devices under test and generate individual patterns that are individually supplied to the corresponding devices under test;
Each of the plurality of devices under test is provided corresponding to each of the plurality of devices under test, and the common pattern generated by the common pattern generator and the individual patterns generated by the corresponding individual pattern generator are supplied to the corresponding devices under test. And a plurality of pattern selection sections for selecting
Each of the individual pattern generators is
A plurality of individual patterns individually supplied to the corresponding device under test are stored so that two or more individual patterns supplied in different cycles correspond to different bit fields in the data of the same address, and the reference of the test apparatus A universal buffer memory that performs a write operation and a read operation in synchronization with a clock; and
An address pointer section for holding an address at which the next individual pattern in the universal buffer memory is stored;
The reference clock input to the universal buffer memory during a period in which two or more individual patterns having the same address are sequentially supplied to the device under test without changing the address held in the address pointer section. , The address held in the address pointer section is changed, and the individual pattern included in the data stored in the changed address is supplied to the corresponding device under test. A mask part that inputs to the buffer memory and reads the data stored at the changed address;
In the case where two or more individual patterns stored at the address specified by the address pointer unit are sequentially supplied to the device under test, the individual patterns supplied to each cycle from the data read from the universal buffer memory A data selection unit that sequentially selects and supplies the corresponding pattern selection unit;
Test equipment with
対応する前記被試験デバイスに個別に供給する複数の個別パターンを前記ユニバーサル・バッファ・メモリに順次書き込む指示を受けた場合に、同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまで、受け取った個別パターンを順次バッファする書込バッファ部を更に有し、
前記マスク部は、前記書込バッファ部において同一アドレスのデータに含まれる全てのビットフィールドに書き込むべき複数の個別パターンが揃うまでの間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記書込バッファ部にバッファされた2以上の個別パターンを含むデータを前記ユニバーサル・バッファ・メモリに書き込む場合に前記基準クロックを前記ユニバーサル・バッファ・メモリに入力する
請求項1に記載の試験装置。 Each of the individual pattern generators is
A plurality of individual patterns to be written in all the bit fields included in the data of the same address when receiving an instruction to sequentially write a plurality of individual patterns supplied individually to the corresponding device under test to the universal buffer memory Until it is complete, further has a write buffer unit for sequentially buffering the received individual patterns,
The mask unit masks the reference clock input to the universal buffer memory until a plurality of individual patterns to be written in all the bit fields included in the data of the same address are prepared in the write buffer unit. The test according to claim 1, wherein the reference clock is input to the universal buffer memory when data including two or more individual patterns buffered in the write buffer unit is written into the universal buffer memory. apparatus.
前記複数の被試験デバイスに共通して供給する共通パターンを発生する共通パターン発生段階と、
前記複数の被試験デバイスのそれぞれに対応して設けられ、対応する前記被試験デバイスに個別に供給する個別パターンを発生する複数の個別パターン発生段階と、
前記複数の被試験デバイスのそれぞれに対応して設けられ、前記共通パターン発生段階において発生した共通パターンおよび対応する前記個別パターン発生段階において発生した個別パターンのいずれを対応する前記被試験デバイスに供給するかを選択する複数のパターン選択段階と
を備え、
それぞれの前記個別パターン発生段階は、
当該試験装置の基準クロックと同期して書込動作および読出動作を行うユニバーサル・バッファ・メモリに、対応する前記被試験デバイスに個別に供給する複数の個別パターンを、異なるサイクルに供給される2以上の個別パターンが同一アドレスのデータにおける異なるビットフィールドに対応するように記憶する記憶段階と、
前記ユニバーサル・バッファ・メモリにおける次の前記個別パターンが記憶されたアドレスを保持するアドレスポインタ段階と、
前記アドレスポインタ段階により保持されたアドレスが変更されずに、同一アドレスの2以上の個別パターンが前記被試験デバイスに順次供給される期間の間、前記ユニバーサル・バッファ・メモリに入力される前記基準クロックをマスクし、前記アドレスポインタ段階により保持されたアドレスが変更され、変更後のアドレスに記憶されたデータに含まれる個別パターンを対応する前記被試験デバイスに供給する場合において、前記基準クロックを前記ユニバーサル・バッファ・メモリに入力して変更後のアドレスに記憶されたデータを読み出させるマスク段階と、
前記アドレスポインタ段階において保持されたアドレスに記憶された2以上の個別パターンを順次前記被試験デバイスに供給する場合において、前記ユニバーサル・バッファ・メモリから読み出されたデータから各サイクルに供給する個別パターンを順次選択して対応する前記パターン選択段階に供給するデータ選択段階と、
を有する試験方法。 A test method for testing a plurality of devices under test in parallel,
A common pattern generation stage for generating a common pattern to be supplied in common to the plurality of devices under test;
A plurality of individual pattern generation stages that are provided corresponding to each of the plurality of devices under test and generate individual patterns that are individually supplied to the corresponding devices under test;
Each of the plurality of devices under test is provided corresponding to each of the plurality of devices under test, and the common pattern generated at the common pattern generation stage and the corresponding individual pattern generated at the individual pattern generation stage are supplied to the corresponding device under test. A plurality of pattern selection stages for selecting
Each of the individual pattern generation steps includes:
A plurality of individual patterns supplied individually to the corresponding devices under test are supplied to different universal cycles in a universal buffer memory that performs a write operation and a read operation in synchronization with a reference clock of the test apparatus. Storing the individual patterns corresponding to different bit fields in the data of the same address;
An address pointer stage holding an address at which the next individual pattern in the universal buffer memory is stored;
The reference clock input to the universal buffer memory during a period in which two or more individual patterns of the same address are sequentially supplied to the device under test without changing the address held by the address pointer stage. And the address held by the address pointer stage is changed, and when the individual pattern included in the data stored in the changed address is supplied to the corresponding device under test, the reference clock is A mask stage for inputting data to the buffer memory and reading the data stored at the changed address;
In the case where two or more individual patterns stored in the address held in the address pointer stage are sequentially supplied to the device under test, the individual patterns supplied to each cycle from the data read from the universal buffer memory A data selection step of sequentially selecting and supplying the corresponding pattern selection step;
A test method having:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006120852A JP4679428B2 (en) | 2006-04-25 | 2006-04-25 | Test apparatus and test method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006120852A JP4679428B2 (en) | 2006-04-25 | 2006-04-25 | Test apparatus and test method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007292603A JP2007292603A (en) | 2007-11-08 |
JP4679428B2 true JP4679428B2 (en) | 2011-04-27 |
Family
ID=38763352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006120852A Expired - Fee Related JP4679428B2 (en) | 2006-04-25 | 2006-04-25 | Test apparatus and test method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4679428B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09152470A (en) * | 1995-11-30 | 1997-06-10 | Hitachi Electron Eng Co Ltd | High speed data take-in device and ic test device |
JP2000275308A (en) * | 1999-03-23 | 2000-10-06 | Advantest Corp | Test pattern generator for semiconductor test system |
WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
JP2004279310A (en) * | 2003-03-18 | 2004-10-07 | Kawasaki Microelectronics Kk | Semiconductor integrated circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2620089B2 (en) * | 1987-09-04 | 1997-06-11 | アンリツ株式会社 | Pattern generator |
-
2006
- 2006-04-25 JP JP2006120852A patent/JP4679428B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09152470A (en) * | 1995-11-30 | 1997-06-10 | Hitachi Electron Eng Co Ltd | High speed data take-in device and ic test device |
JP2000275308A (en) * | 1999-03-23 | 2000-10-06 | Advantest Corp | Test pattern generator for semiconductor test system |
WO2003052767A1 (en) * | 2001-11-15 | 2003-06-26 | Advantest Corporation | Semiconductor testing apparatus |
JP2004279310A (en) * | 2003-03-18 | 2004-10-07 | Kawasaki Microelectronics Kk | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2007292603A (en) | 2007-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
USRE41992E1 (en) | Methods and circuitry for built-in self-testing of content addressable memories | |
US7010732B2 (en) | Built-in test support for an integrated circuit | |
JPWO2008114697A1 (en) | Test apparatus and electronic device | |
KR100486310B1 (en) | Aparatus for testing memory and method of testing memory | |
JP4098264B2 (en) | Test apparatus and test method | |
JP4129187B2 (en) | Semiconductor memory test apparatus and failure analysis address generation method | |
JP5186587B1 (en) | Test apparatus and test method | |
JP2005174486A5 (en) | ||
JP4679428B2 (en) | Test apparatus and test method | |
JP4463173B2 (en) | Test apparatus, test method, program, and recording medium | |
JP4486383B2 (en) | Pattern generator and test apparatus | |
JP4153884B2 (en) | Test apparatus and test method | |
JP4874391B2 (en) | Test equipment | |
JP2009301612A (en) | Semiconductor memory device | |
JP4894376B2 (en) | Semiconductor integrated circuit device | |
JP2013069375A (en) | Data generation device | |
JP5255710B1 (en) | Defect information storage device and test system | |
JP4808037B2 (en) | Semiconductor memory test apparatus and semiconductor memory test method | |
JP2000040392A (en) | Semiconductor integrated circuit device and its test method | |
JP2019149070A (en) | Serial interface circuit, semiconductor device, and serial-parallel conversion method | |
JP2010133886A (en) | Semiconductor test device | |
JPH0688859A (en) | Waveform generator for semiconductor testing device | |
JPH11184678A (en) | Pattern generator | |
JP2002062340A (en) | Semiconductor testing apparatus | |
JPS6254180A (en) | Pattern generating device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101224 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110125 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110201 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |