JP4671765B2 - Memory device and manufacturing method thereof - Google Patents

Description

本発明は、記憶装置に関し、特に不揮発性の記憶装置に関する。 The present invention relates to a storage device, and more particularly to a nonvolatile storage device.

現代のように、多くの電子機器を使用する社会では、さまざまなデータが生成、使用されており、これらのデータを保存するためには、記憶装置が必要である。現在、生産、使用されているさまざまな記憶装置は、それぞれ異なる長所、短所が存在し、保存、使用するデータの種類に応じて使い分けられている。 In today's society where many electronic devices are used, various data are generated and used, and a storage device is required to store these data. Various storage devices currently produced and used have different advantages and disadvantages, and are used properly according to the type of data to be stored and used.

たとえば、記憶装置の電源を切ると記憶内容が失われてしまう揮発性メモリには、ＤＲＡＭやＳＲＡＭがある。揮発性メモリは、揮発性であるために、その用途が大きく限定されてしまうが、アクセス時間が短いので、コンピュータの主記憶装置やキャッシュメモリとして使用されている。ＤＲＡＭは、メモリセルのサイズが小さいので、大容量化が容易であるが、制御方法が複雑であり、消費電力が大きいという欠点がある。ＳＲＡＭのメモリセルはＣＭＯＳで構成されており、作製工程や制御方法が容易であるが、１つのメモリセルに６つのトランジスタを必要とすることから、大容量化には向いていない。 For example, a volatile memory whose stored contents are lost when the storage device is turned off includes DRAM and SRAM. Since the volatile memory is volatile, its use is greatly limited. However, since the access time is short, the volatile memory is used as a main memory device or a cache memory of a computer. DRAM has a small memory cell size and can be easily increased in capacity, but has a drawback in that the control method is complicated and power consumption is large. An SRAM memory cell is composed of CMOS, and its manufacturing process and control method are easy. However, since six memory transistors are required for one memory cell, it is not suitable for large capacity.

電源を切っても記憶内容が消えない不揮発性メモリには、何度も記憶内容を書き換えることができるリライタブル型と、メモリの使用者が一度だけデータを書き込むことができるライトワンス型と、メモリの製造時にデータの内容が決定され、そのデータ内容を書き換えることができないマスクＲＯＭとがある。リライタブル型は、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどが挙げられる。ＥＰＲＯＭは書き込み操作が容易であり、ビットあたりの単価も比較的小さいが、書き込みや消去時に専用のプログラム装置と消去器が必要である。フラッシュメモリや強誘電体メモリは、使用している基板上で書き換えができ、アクセス時間も短く、低消費電力であるが、製造時にフローティングゲートや、強誘電体層を作り込む工程を必要とし、ビットあたりの単価が高い。 Non-volatile memory that does not lose its contents even when the power is turned off is a rewritable type that can rewrite the stored contents many times, a write-once type that allows the memory user to write data only once, There is a mask ROM in which the content of data is determined at the time of manufacture and the data content cannot be rewritten. Examples of the rewritable type include EPROM, flash memory, and ferroelectric memory. EPROM is easy to write and the unit price per bit is relatively small, but a dedicated program device and eraser are required for writing and erasing. Flash memory and ferroelectric memory can be rewritten on the substrate being used, and the access time is short and power consumption is low. However, it requires a process to create a floating gate and a ferroelectric layer during manufacturing. Unit price per bit is high.

ライトワンス型メモリのメモリセルは、ヒューズやアンチヒューズ、クロスポインタダイオード、ＯＬＥＤ（有機発光ダイオード）、双安定液晶素子、または熱や光が加えられることにより状態が変化するほかのデバイスから構成されている。通常、記憶装置は、メモリセルがある２つの状態のうち、どちらか一方の状態を取ることでデータを記録する。ライトワンス型の記憶装置は、全てのメモリセルが第１の状態であるように製造され、書き込み処理を受けると、指定されたメモリセルだけが第２の状態へ変更される。この第１の状態から第２の状態への変更は不可逆的であり、一度変更されたメモリセルを元に戻すようにはできない。 A memory cell of a write-once memory is composed of a fuse, an antifuse, a cross-pointer diode, an OLED (organic light emitting diode), a bistable liquid crystal element, or another device whose state changes when heat or light is applied. Yes. Usually, a memory device records data by taking one of two states of a memory cell. The write-once memory device is manufactured so that all the memory cells are in the first state, and when a write process is performed, only the designated memory cell is changed to the second state. The change from the first state to the second state is irreversible, and the memory cell once changed cannot be restored.

ライトワンス型メモリは、作製工程に温度や材料などの制限があり、シリコン基板には作製しないことが多い。つまり、一般的にシリコン基板上に作製される、中央処理装置（以降ＣＰＵと記す）や演算機能回路、整流回路、制御回路など（以下これらの回路を、ライトワンス型のメモリと区別して、その他の機能回路と記す）とは、作製工程が全く違う。たとえば、アンチヒューズ型ライトワンスメモリは、プラスチックや金属の基板上に配線やアンチヒューズ層、制御素子を作製している（特許文献１参照）。この作製方法で作製した記憶装置は、低コスト、大容量、低消費電力、短いアクセス時間を実現している。しかし、ある機能を有するひとつの半導体装置を作る場合、メモリは、それ自体では機能せず、必ずその他の機能回路が必要である。従って、ライトワンス型メモリ等のメモリとその他の機能回路とを別々に作らなければならない。 A write-once memory is often not manufactured on a silicon substrate because the manufacturing process is limited by temperature and material. In other words, a central processing unit (hereinafter referred to as a CPU), an arithmetic function circuit, a rectifier circuit, a control circuit, etc. that are generally manufactured on a silicon substrate (hereinafter these circuits are distinguished from write-once type memories, and others. The manufacturing process is completely different. For example, in an antifuse type write-once memory, wiring, an antifuse layer, and a control element are formed on a plastic or metal substrate (see Patent Document 1). A memory device manufactured by this manufacturing method realizes low cost, large capacity, low power consumption, and short access time. However, when a single semiconductor device having a certain function is manufactured, the memory does not function by itself, and other functional circuits are necessary. Therefore, a memory such as a write-once memory and other functional circuits must be made separately.

一方、現在、同一のシリコン基板上にメモリと、その他の機能回路が作りこまれている半導体装置の例として、ＩＣタグを挙げることができる。ＩＣタグの中に作り込まれているメモリは、ＳＲＡＭやマスクＲＯＭ、フラッシュメモリ、強誘電体メモリである。マスクＲＯＭは、メモリ作製時にデータ内容を決定し、ＩＣタグ使用者はデータの書き込みができない。そして、１つのフォトマスクにより１つのデータが決定するため、異なるデータ内容のメモリが必要な場合は、データの種類だけフォトマスクが必要になる。従って、コスト面で実用的ではない。 On the other hand, an IC tag can be given as an example of a semiconductor device in which a memory and other functional circuits are currently built on the same silicon substrate. Memory built in the IC tag is SRAM, mask ROM, flash memory, and ferroelectric memory. The mask ROM determines the data contents when the memory is manufactured, and the IC tag user cannot write data. Since one data is determined by one photomask, if a memory having different data contents is required, a photomask corresponding to the type of data is required. Therefore, it is not practical in terms of cost.

なお、フラッシュメモリや強誘電体メモリは、ゲート絶縁膜の中にフローティングゲートや、強誘電体層を作り込む工程など、メモリを作り込むための特別な工程を必要としている。逆に、ＩＣタグ内に作られているメモリ以外の回路は、すべてＣＭＯＳ作製工程範囲内で作りこむことが可能である。 Note that flash memory and ferroelectric memory require special processes for forming a memory, such as a process of forming a floating gate and a ferroelectric layer in a gate insulating film. On the contrary, all circuits other than the memory formed in the IC tag can be formed within the CMOS manufacturing process range.

また近年、液晶ディスプレイやＥＬディスプレイなどの表示装置を作製するため、絶縁基板上に薄膜トランジスタ（以下ＴＦＴと記す）を作製する技術が目覚しい発展を遂げている。たとえば、ディスプレイの画素部分のみならず、ディスプレイを表示させるための駆動回路も、同一基板上にＴＦＴで作製されている。絶縁基板上では、基板と配線との容量結合がないので、回路の高速動作が可能であることから、演算機能回路や、記憶装置など、様々な機能回路をＴＦＴで作製することが提案されている。そして、絶縁基板上に機能回路を作製するもう１つのメリットは、コストである。シリコン基板にくらべて、ガラス基板やプラスチック基板は非常に安価であり、さらに、シリコン基板では面積が小さなものに限定されてしまうが、絶縁基板はシリコン基板に比べて大きな面積のものを使用することができる。したがって、シリコン基板で作製するよりも製品の取り数が増加し、結果として非常に安価な半導体装置を提供することができる。 In recent years, a technique for manufacturing a thin film transistor (hereinafter referred to as TFT) on an insulating substrate has been remarkably developed in order to manufacture a display device such as a liquid crystal display or an EL display. For example, not only the pixel portion of the display but also a drive circuit for displaying the display is made of TFTs on the same substrate. Since there is no capacitive coupling between the substrate and the wiring on the insulating substrate, it is possible to operate the circuit at high speed. Therefore, it has been proposed that various functional circuits such as an arithmetic function circuit and a memory device are manufactured using TFTs. Yes. Another advantage of manufacturing a functional circuit on an insulating substrate is cost. Compared to silicon substrates, glass substrates and plastic substrates are very cheap, and silicon substrates are limited to those with a small area, but insulating substrates should have a larger area than silicon substrates. Can do. Accordingly, the number of products is increased as compared with the case of manufacturing with a silicon substrate, and as a result, a very inexpensive semiconductor device can be provided.

現在、ＴＦＴ作製技術を用いて作られている記憶装置には、マスクＲＯＭやＳＲＡＭ、フラッシュメモリがある。ＳＲＡＭは、ＴＦＴで構成されるので、他の機能回路と同一基板上に容易に作製することができるが、揮発性であるため用途に大きな制限がある。マスクＲＯＭは、データ変更のためにフォトマスクの変更が必要であり、実用的ではない。フラッシュメモリを作製する場合には、フローティングゲートを作製するための工程が必要である。逆に、絶縁基板上に作製されている演算機能回路など、その他の機能回路はＴＦＴ作製工程範囲内で作りこむことが可能である。 Currently, there are mask ROMs, SRAMs, and flash memories as storage devices manufactured using TFT manufacturing technology. Since an SRAM is composed of TFTs, it can be easily manufactured on the same substrate as other functional circuits. However, since it is volatile, its use is greatly limited. A mask ROM is not practical because it requires a photomask to be changed in order to change data. When manufacturing a flash memory, a process for manufacturing a floating gate is required. On the contrary, other functional circuits such as an arithmetic function circuit manufactured over an insulating substrate can be formed within the TFT manufacturing process range.

このように本発明は、記憶装置作製に関する技術、ガラス基板など絶縁基板や、絶縁表面上に回路を作製する技術、の２つの技術を背景にしている。
特開２００３−３６６８４号公報 As described above, the present invention is based on two technologies: a technology related to memory device manufacturing, an insulating substrate such as a glass substrate, and a technology for manufacturing a circuit on an insulating surface.
JP 2003-36684 A

従来の技術では、半導体集積回路を作製する基板がシリコン基板であっても絶縁基板であっても、不揮発性のメモリ回路をその他の機能回路と同一基板上に作りこむことは難しい。しかし１つの装置を作る際、メモリとその他の機能回路とを別に作製すると、外部で接続する必要があり、完成品の装置のサイズも大きくなってしまう。そのうえ、メモリと、その他の機能回路の、少なくとも２つ以上の回路を作製するため、コストがかかってしまう。フラッシュメモリや、強誘電体メモリのように、メモリとその他の機能回路とを同一基板上に作製できたとしても、メモリを作り込むために必要な工程を追加しなければならない。半導体装置を作るにあたって、工程数を増やすことは、それだけでコストを高くしてしまうだけでなく、製品の仕様を限定しなければならなくなったり、生産性を低下させてしまうことになる。 In the prior art, it is difficult to build a nonvolatile memory circuit on the same substrate as other functional circuits, regardless of whether a substrate for manufacturing a semiconductor integrated circuit is a silicon substrate or an insulating substrate. However, when a single device is manufactured, if the memory and other functional circuits are separately manufactured, it is necessary to connect them externally, and the size of the completed device also increases. In addition, since at least two or more circuits of the memory and other functional circuits are manufactured, the cost is increased. Even if the memory and other functional circuits can be fabricated on the same substrate, such as a flash memory or a ferroelectric memory, a process necessary for fabricating the memory must be added. In making a semiconductor device, increasing the number of processes alone not only increases the cost, but also requires that the product specifications be limited, and reduces productivity.

すなわち従来作製されている記憶装置は、ほとんどが記憶装置を作製するための特有の工程を必要としている。したがって、他の機能回路と同一の基板上に作成できない、もしくは、その他の機能回路と同一基板に作製したときに、ＴＦＴ作製工程以外の工程を追加する必要がある、という問題があった。これは、ひとつの機能を持った半導体装置、たとえばＩＣタグなどを作製するにあたって、メモリのための余分なコストがかかることになる。 That is, most of the memory devices that have been manufactured conventionally require a specific process for manufacturing the memory device. Therefore, there is a problem that it cannot be formed on the same substrate as other functional circuits, or that a process other than the TFT manufacturing process needs to be added when the other functional circuits are manufactured on the same substrate. This requires an extra cost for a memory in manufacturing a semiconductor device having one function, such as an IC tag.

そこで本発明は、絶縁基板上に作製されるその他の機能回路と同様、ＴＦＴ作製工程範囲内でライトワンス型のメモリを作製する方法を提供することを課題とする。また本発明は、メモリをその他の機能回路と同一の基板に作製したときも、製品の仕様の限定や生産性の低下を生じさせることなく、使いやすく安価な記憶装置を提供する点にある。 Accordingly, an object of the present invention is to provide a method for manufacturing a write-once memory within a TFT manufacturing process range, as in other functional circuits manufactured over an insulating substrate. Another object of the present invention is to provide an inexpensive and easy-to-use storage device without causing a limitation of product specifications and a decrease in productivity even when a memory is manufactured on the same substrate as other functional circuits.

上記課題を鑑み本発明は、ガラス基板やプラスチック基板のような絶縁基板、又は絶縁処理された表面を持つ基板（以後、これらを総称して絶縁基板と記す）上に形成された半導体膜を変質させるという状態変化によりライトワンス型のメモリ機能を奏する記憶装置を特徴とする。 In view of the above problems, the present invention changes the quality of a semiconductor film formed on an insulating substrate such as a glass substrate or a plastic substrate, or a substrate having an insulating surface (hereinafter collectively referred to as an insulating substrate). It is characterized by a storage device that performs a write-once type memory function according to a change in state.

本発明の一形態は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、前記メモリセルは、前記ゲート電極と、前記２つの配線のうち少なくとも一方との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁されていることを特徴とする記憶装置である。 One embodiment of the present invention includes a memory cell including a semiconductor film having two impurity regions over an insulating surface, a gate electrode, and two wirings connected to the impurity regions, The memory device is characterized in that the two wirings are insulated by applying a voltage between the gate electrode and at least one of the two wirings to alter the semiconductor film. .

本発明の別の一形態は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、前記第１のメモリセルは、前記ゲート電極と、前記２つの配線のうち少なくとも一方との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁された状態を有し、前記第２のメモリセルは初期状態を有することを特徴とする記憶装置である。この絶縁状態と初期状態の二値状態を取ることができる。 Another embodiment of the present invention includes a first memory cell and a second memory cell each including a semiconductor film having two impurity regions, a gate electrode, and two wirings respectively connected to the impurity region over an insulating surface. And the first memory cell is configured to insulate the two wirings by applying a voltage between the gate electrode and at least one of the two wirings to alter the semiconductor film. The memory device is characterized in that the second memory cell has an initial state. The binary state of this insulation state and an initial state can be taken.

本発明の別の一形態は、絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、前記メモリセルは、前記電極と、前記２つの配線のうち少なくとも一方の配線との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁されていることを特徴とする記憶装置である。 Another embodiment of the present invention includes a memory cell including a semiconductor film having one or two impurity regions on an insulating surface, an electrode, and two wirings connected to the impurity regions, The memory cell is characterized in that the two wirings are insulated by applying a voltage between the electrode and at least one of the two wirings to alter the semiconductor film. Is a storage device.

本発明の別の一形態は、絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、前記第１のメモリセルは、前記電極と、前記２つの配線のうち少なくとも一方の配線との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁された状態を有し、前記第２のメモリセルは初期状態を有することを特徴とする記憶装置である。このとき、前記電極は、絶縁基板上面から見たときに、前記２つの配線の間に位置している。 Another embodiment of the present invention is a first and second structure including a semiconductor film having one or two impurity regions on an insulating surface, an electrode, and two wirings connected to the impurity regions, respectively. The first memory cell includes the two wirings by applying a voltage between the electrode and at least one of the two wirings to alter the semiconductor film. The memory device is characterized in that the second memory cell has an initial state. At this time, the electrode is located between the two wirings when viewed from the upper surface of the insulating substrate.

本発明において、ゲート電極や電極を、１つ、又は２つ以上有しても構わない。 In the present invention, one or more gate electrodes or electrodes may be provided.

上記の手段を用いれば、ＴＦＴ作製工程範囲内で絶縁基板上にライトワンス型メモリを作製することが可能である。すなわち本発明の記憶装置は、絶縁基板上に作製する他の機能回路と同様に、ＴＦＴ作製の工程で作ることができるので、メモリのための追加工程による余分なコストの上昇を抑えることができる。さらに、メモリとその他の機能回路とを同一の工程で作製できるので、メモリを作ることによって製品の仕様を限定したり、生産性を低下させるということもない。 By using the above means, a write-once memory can be manufactured on an insulating substrate within the TFT manufacturing process range. That is, the memory device of the present invention can be manufactured in the TFT manufacturing process as in the case of other functional circuits manufactured over an insulating substrate, so that an extra cost increase due to an additional process for the memory can be suppressed. . Furthermore, since the memory and other functional circuits can be manufactured in the same process, the memory specification does not limit the product specifications or reduce the productivity.

また、シリコン基板にくらべて、ガラス基板やプラスチック基板は非常に安価である。さらに、シリコンウェハでは基板サイズが小さなものに限定されてしまうが、絶縁基板はシリコン基板に比べて大きなものを使用することができる。そのため、製品の取り数が増加し、非常に安価な記憶装置を提供することができる。 In addition, glass substrates and plastic substrates are very inexpensive compared to silicon substrates. Furthermore, although the silicon wafer is limited to a small substrate size, an insulating substrate larger than the silicon substrate can be used. Therefore, the number of products to be obtained increases, and a very inexpensive storage device can be provided.

本発明は、ＴＦＴ作製工程範囲内でライトワンス型のメモリを作製し、メモリをその他の機能回路と同一の基板に作製したときも、製品の仕様の限定を生じず、生産性が良く、使いやすく安価な記憶装置を提供することができる。 In the present invention, even when a write-once memory is manufactured within the TFT manufacturing process range and the memory is manufactured on the same substrate as other functional circuits, the product specifications are not limited, the productivity is high, and the An easy and inexpensive storage device can be provided.

以下に、本発明の実施の形態を、図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、すべての図において、同一部分、または、同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in all the drawings, the same portions or portions having similar functions are denoted by the same reference numerals, and repeated description thereof is omitted.

（実施の形態１）
絶縁基板上に作製したＴＦＴは、ゲート電極と２つの不純物領域（高濃度不純物領域を含む）のうち少なくともどちらか一方との間に、通常ＴＦＴとして動作させる時よりも高い電圧を印加すると、ＴＦＴのチャネル領域が絶縁状態になる。この動作を表すために、ＴＦＴに電圧を印加する前後の断面図を図１（Ａ）、（Ｂ）に示す。たとえば、図１（Ａ）に示すＴＦＴは、絶縁基板１０１の上に半導体膜１０２を有し、半導体膜１０２の上にゲート絶縁膜１０５、その上にゲート電極１０６を有するものとする。半導体膜１０２は２つの高濃度不純物領域１０３とチャネル領域１０４とを有する。図１（Ｂ）は、電圧をかけた後のＴＦＴを模式的に示している。ＴＦＴは、少なくとも半導体膜１０２のチャネル領域１０４が変質し、ゲート電極１０６の下に絶縁状態に変化した領域１０８ができる。そしてゲート電極１０６と２つの高濃度不純物領域１０３の３端子間が絶縁状態になる。図１（Ｂ）に示す絶縁状態に変化した領域１０８は模式的に示したものであり、実際の絶縁状態に変化した領域はさまざまな形状を取る。 (Embodiment 1)
A TFT manufactured on an insulating substrate can be obtained by applying a higher voltage between the gate electrode and at least one of two impurity regions (including a high concentration impurity region) than when operating as a normal TFT. The channel region becomes insulative. In order to express this operation, cross-sectional views before and after applying a voltage to the TFT are shown in FIGS. For example, the TFT illustrated in FIG. 1A includes a semiconductor film 102 over an insulating substrate 101, a gate insulating film 105 over the semiconductor film 102, and a gate electrode 106 thereon. The semiconductor film 102 has two high-concentration impurity regions 103 and a channel region 104. FIG. 1B schematically shows the TFT after voltage application. In the TFT, at least the channel region 104 of the semiconductor film 102 is degenerated, and a region 108 changed into an insulating state is formed under the gate electrode 106. Then, the three terminals of the gate electrode 106 and the two high-concentration impurity regions 103 are insulated. The region 108 changed to the insulating state shown in FIG. 1B is schematically shown, and the region changed to the actual insulating state takes various shapes.

たとえば、ガラス基板上に作製されたチャネル長（以後、Ｌと記す）が４μｍ、チャネル幅（以後、Ｗと記す）が４μｍ、ゲート絶縁膜の厚さ（以後、ＧＩと記す）が２０ｎｍを有するＴＦＴにおいて、ゲート電極と２つの高濃度不純物領域の少なくとも一方との間に、２５Ｖの電圧を５００μ秒印加する。すると、ＴＦＴのチャネル領域が、絶縁となり、ゲート電極と２つの高濃度不純物領域の３端子間が絶縁状態になる。実際の電圧印加前後の写真を図１０に示す。図１０（Ａ）は電圧印加前のＴＦＴであり、図１０（Ｂ）は電圧印加後のＴＦＴをガラス基板裏面から見たものである。 For example, the channel length (hereinafter referred to as L) fabricated on a glass substrate is 4 μm, the channel width (hereinafter referred to as W) is 4 μm, and the thickness of the gate insulating film (hereinafter referred to as GI) is 20 nm. In the TFT, a voltage of 25 V is applied between the gate electrode and at least one of the two high-concentration impurity regions for 500 μsec. Then, the TFT channel region is insulated, and the gate electrode and the three terminals of the two high-concentration impurity regions are insulated. The photographs before and after the actual voltage application are shown in FIG. FIG. 10A shows the TFT before voltage application, and FIG. 10B shows the TFT after voltage application as seen from the back side of the glass substrate.

本発明の明細書において変質とは、具体的には、ＴＦＴに電圧を印加することにより、図１０（Ａ）から図１０（Ｂ）のように少なくともチャネル領域が絶縁状態へ変化することを示すものとする。もちろん、ここに示したサイズのＴＦＴ以外でも、電圧の印加条件を変えることによって、少なくともチャネル領域を絶縁状態にすることができる。なお、絶縁状態とは、電気や熱が通じるのが断たれている状態のことを示す。 In the specification of the present invention, alteration means specifically that at least a channel region changes to an insulating state as shown in FIGS. 10A to 10B by applying a voltage to the TFT. Shall. Needless to say, other than the TFT of the size shown here, at least the channel region can be insulated by changing the voltage application condition. Note that the insulated state means a state where electricity and heat are cut off.

このようにゲート電極と、２つの不純物領域（本実施の形態では高濃度不純物領域）の少なくとも一方との間に、ＴＦＴが動作するとき以上の高い電圧を印加すると、ゲート絶縁膜に電流が流れる。絶縁膜は抵抗値の高い物質でできていることが多く、電流が流れると熱が発生する。絶縁基板上に作製されたＴＦＴの中で大量な熱が発生しても、絶縁基板は基本的に熱伝導率が低いので、熱の逃げる場所がなく、その熱がゲート絶縁膜や半導体膜を焼き焦がしてしまう。これによってゲート電極と、２つの高濃度不純物領域の３端子間を絶縁状態にすることができる。一方、熱伝導率の高いシリコン基板上のトランジスタでは、ゲート絶縁膜に電流が流れて熱が発生しても、絶縁膜やシリコン基板を焼き焦がすことはないと考えられる。 As described above, when a voltage higher than that when the TFT is operated is applied between the gate electrode and at least one of the two impurity regions (in this embodiment, a high concentration impurity region), a current flows in the gate insulating film. . The insulating film is often made of a material having a high resistance value, and heat is generated when a current flows. Even if a large amount of heat is generated in a TFT fabricated on an insulating substrate, the insulating substrate basically has a low thermal conductivity, so there is no place for heat to escape, and that heat does not pass through the gate insulating film or semiconductor film. It will burn. As a result, the gate electrode and the three terminals of the two high-concentration impurity regions can be insulated. On the other hand, in a transistor on a silicon substrate having a high thermal conductivity, even if a current flows through the gate insulating film and heat is generated, it is considered that the insulating film and the silicon substrate are not burned.

本発明に関する実験では、ゲート電極と２つの高濃度不純物領域の少なくとも一方との間に電圧を印加すると、９７％以上の確率でチャネル領域が絶縁状態に変化する。そして、ゲート電極と２つの高濃度不純物領域の３端子間が絶縁状態、言い換えると非導通状態になることが確かめられている。残り３％以下は不良素子であり、これは電圧を印加した後、チャネル領域が抵抗体となり、３端子間が導通状態になる。不良素子の原因としては、半導体膜や絶縁膜中のゴミが考えられる。したがって、ＴＦＴの作製精度の向上により、不良素子はさらに削減することができる。また、不良の素子は、ＴＦＴのゲート電極をダブルゲートにしたり、冗長回路をつけたりすることで削減することもできる。 In the experiment relating to the present invention, when a voltage is applied between the gate electrode and at least one of the two high-concentration impurity regions, the channel region changes to an insulating state with a probability of 97% or more. It has been confirmed that the three terminals of the gate electrode and the two high-concentration impurity regions are in an insulated state, in other words, a non-conductive state. The remaining 3% or less are defective elements, and after applying a voltage, the channel region becomes a resistor and the three terminals become conductive. As a cause of the defective element, dust in the semiconductor film or the insulating film can be considered. Therefore, defective elements can be further reduced by improving the TFT manufacturing accuracy. Also, defective elements can be reduced by making the gate electrode of the TFT a double gate or adding a redundant circuit.

また、不良として、ゲートと不純物領域に接続されている２つの配線の３端子間のうちのいずれか２端子が導通する場合もある。３端子間導通の不良や、２端子間導通の不良の原因としては、ゴミ以外にも、書き込み動作時の過剰な電圧の印加が考えられる。したがって、書き込み電圧と電圧印加時間とを最適化することで、不良素子の数を減少させることができる。 In addition, as a defect, any two terminals among the three terminals of the two wirings connected to the gate and the impurity region may become conductive. As a cause of the poor conduction between the three terminals and the poor conduction between the two terminals, application of an excessive voltage during the writing operation can be considered in addition to dust. Therefore, the number of defective elements can be reduced by optimizing the write voltage and the voltage application time.

記憶装置は、メモリセルが、ある２つの状態のどちらか一方の状態をとることによって、データを保存する装置である。本発明の記憶装置は、メモリセルであるＴＦＴが、ＴＦＴのチャネル領域が初期状態のままか、絶縁状態になっているか、の２つのうちのどちらか一方の状態を取ることでデータを保存することができる。本発明では上記の機構を利用して、たとえば、電圧をかける前の初期状態のＴＦＴを「１」の状態、ＴＦＴに電圧をかけて、チャネル領域を絶縁状態に変化させたものを「０」の状態ととらえてライトワンス型のメモリを作製する。ＴＦＴの状態と符号「０」、「１」の対応はこの限りではないが、便宜上、本発明の明細書内においては上記の対応を用いる。 A memory device is a device that stores data when a memory cell takes one of two states. In the memory device of the present invention, the TFT which is a memory cell stores data by taking one of two states of whether the channel region of the TFT is in an initial state or an insulating state. be able to. In the present invention, using the above mechanism, for example, the initial TFT before applying a voltage is set to “1”, and the voltage is applied to the TFT to change the channel region to an insulated state. A write-once type memory is manufactured by considering this state. The correspondence between the state of the TFT and the signs “0” and “1” is not limited to this, but for convenience, the above correspondence is used in the specification of the present invention.

本発明の記憶装置の概念図として、４ビットからなるメモリセルアレイの回路図を図２に示す。メモリセルアレイは、２本のワード線２０１、２本のビット線２０２、２本のソース線２０４、４つのＴＦＴ２０６〜２０９を有する。各ワード線、ビット線、ソース線には、図に示すようにＷ０、Ｗ１、Ｂ０、Ｂ１、Ｓ０、Ｓ１の番号を振る。これらＴＦＴ２０６〜２０９は、上述したように、ＴＦＴのゲート電極と、少なくとも一方の不純物領域との間に２５Ｖ以上の電圧を５００μ秒印加することで、ＴＦＴのチャネル領域が絶縁状態になるものであるとする。 As a conceptual diagram of the memory device of the present invention, a circuit diagram of a 4-bit memory cell array is shown in FIG. The memory cell array has two word lines 201, two bit lines 202, two source lines 204, and four TFTs 206 to 209. Each word line, bit line, and source line are numbered W0, W1, B0, B1, S0, and S1, as shown in the figure. As described above, in these TFTs 206 to 209, a voltage of 25 V or more is applied between the gate electrode of the TFT and at least one impurity region for 500 μsec, so that the TFT channel region is in an insulating state. And

まず、ＴＦＴ２０６に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、ＴＦＴ２０６のゲート電極と２つの不純物領域のうち少なくともどちらか一方との間に、電圧を印加すればよい。たとえば、Ｗ０を２５Ｖ、Ｂ０とＳ０に０Ｖの電圧を５００μ秒印加する。このとき、他のＴＦＴに、「０」の書き込みが起こらないように、Ｗ１、Ｂ１、Ｓ１の電圧を決める必要がある。たとえば、Ｗ１に０Ｖ、Ｂ１とＳ１とに１０Ｖを印加する。上記の電圧を印加することで、ＴＦＴ２０６のゲート電極と少なくとも一方の不純物領域との間に２５Ｖの電圧がかかり、チャネル領域を絶縁状態とすることができる。 First, an example of a circuit operation for writing “0” to the TFT 206 will be described. In the writing process, a voltage may be applied between the gate electrode of the TFT 206 and at least one of the two impurity regions. For example, a voltage of 25V is applied to W0, and a voltage of 0V is applied to B0 and S0 for 500 μsec. At this time, it is necessary to determine the voltages of W1, B1, and S1 so that writing of “0” does not occur in other TFTs. For example, 0V is applied to W1, and 10V is applied to B1 and S1. By applying the above voltage, a voltage of 25 V is applied between the gate electrode of the TFT 206 and at least one impurity region, so that the channel region can be in an insulated state.

ＴＦＴ２０６に「０」を書き込む動作時における、他のＴＦＴの動作について簡単に述べる。まず、ＴＦＴ２０７は、Ｗ０に２５Ｖ、Ｂ１とＳ１とに１０Ｖが印加されているので、ゲート電極と少なくとも一方の不純物領域との間の電圧は１５Ｖになる。しかし、２５Ｖ以上の電圧はかからないので、ＴＦＴ２０７への「０」の書き込みは起こらない。ＴＦＴ２０８もＷ１に０Ｖ、Ｂ０とＳ０に０Ｖが印加されているので、「０」の書き込みは起こらない。ＴＦＴ２０９はＷ１に０Ｖ、Ｂ０とＳ０に１０Ｖが印加されているので、ゲート電極と半導体膜の間には１０Ｖの電圧がかかっているが、「０」の書き込みは起こらない。なおここで設定した印加電圧は、一例に過ぎず、各ワード線２０１、ビット線２０２、ソース線２０４の電圧を適宜設定することで、選択したＴＦＴのみの書き込み処理を行うことができる。 The operation of other TFTs at the time of writing “0” to the TFT 206 will be briefly described. First, in TFT 207, 25V is applied to W0 and 10V is applied to B1 and S1, so that the voltage between the gate electrode and at least one impurity region is 15V. However, since a voltage of 25 V or higher is not applied, writing of “0” to the TFT 207 does not occur. Since the TFT 208 is also applied with 0V to W1 and 0V to B0 and S0, writing of “0” does not occur. In the TFT 209, 0V is applied to W1 and 10V is applied to B0 and S0. Therefore, a voltage of 10V is applied between the gate electrode and the semiconductor film, but writing of “0” does not occur. Note that the applied voltage set here is merely an example, and writing processing of only the selected TFT can be performed by appropriately setting the voltages of the word lines 201, the bit lines 202, and the source lines 204.

次に、ＴＦＴ２０６に「１」を書き込む回路動作の一例を述べる。ＴＦＴ２０６に「１」を書き込むということは、ゲート電極と少なくとも一方の不純物領域との間に電圧を印加せず、ＴＦＴの初期状態を保ったままにするということである。したがって、たとえばすべてのワード線２０１、ビット線２０２、ソース線２０４を同電圧にするなど、「０」の書き込み動作が起こらないようにすればよい。これは一例であり、回路の制御方法により各ワード線２０１、ビット線２０２、ソース線２０４の電位を適宜設定してよい。 Next, an example of a circuit operation for writing “1” to the TFT 206 will be described. Writing “1” to the TFT 206 means that no voltage is applied between the gate electrode and at least one impurity region, and the initial state of the TFT is maintained. Therefore, for example, all word lines 201, bit lines 202, and source lines 204 may be set to the same voltage so that a “0” write operation does not occur. This is an example, and the potentials of the word lines 201, the bit lines 202, and the source lines 204 may be set as appropriate depending on the circuit control method.

次に、ＴＦＴ２０６の読み出し動作の例を示す。読み出し動作は、ＴＦＴ２０６が書き込みの電圧を印加されず、「１」の状態、つまり初期状態のままであるか、書き込みの電圧を印加されて、「０」の状態、つまりＴＦＴ２０６のチャネル領域が絶縁状態に変化（変質）しているかを判断すればよい。したがって、ＴＦＴ２０６のゲート電極にＴＦＴ２０６の閾値以上の電圧をかけて、２つの高濃度不純物領域間に電流が流れるか否かを判断する。まず、読み出し操作の前にＢ０を５Ｖにプリチャージする。その後、Ｗ０に５Ｖ、Ｓ０に０Ｖを印加し、Ｂ０の電位を読み出すように設定する。このとき、他のＴＦＴを選択しないようにＷ１、Ｂ１、Ｓ１の電圧を決める必要がある。たとえば、Ｗ１とＳ１に０Ｖを印加し、Ｂ１は読み出しの選択がされないようにしておく。ＴＦＴ２０６が書き込みの電圧を印加されず、「１」の状態であったとすると、Ｗ０に５Ｖの電圧が印加されているので２つの不純物領域は導通し、Ｂ０は０Ｖになる。逆に、ＴＦＴ２０６が書き込みの電圧を印加され、「０」の状態であったとすると、Ｂ０とＳ０は絶縁しているので、Ｂ０はプリチャージされた５Ｖのままとなる。このようにＷ０に閾値電圧以上の電圧を印加し、Ｂ０の電位の変化を読み取ることで、ＴＦＴ２０６の読み出しを行うことができる。 Next, an example of the reading operation of the TFT 206 is shown. In the reading operation, the TFT 206 is not applied with a writing voltage and remains in a “1” state, that is, in an initial state, or is applied with a writing voltage to be in a “0” state, that is, the channel region of the TFT 206 is insulated. What is necessary is just to judge whether it has changed to the state (degeneration). Therefore, it is determined whether a current flows between the two high-concentration impurity regions by applying a voltage higher than the threshold value of the TFT 206 to the gate electrode of the TFT 206. First, B0 is precharged to 5V before the read operation. Thereafter, 5V is applied to W0 and 0V is applied to S0, so that the potential of B0 is read out. At this time, it is necessary to determine the voltages of W1, B1, and S1 so as not to select other TFTs. For example, 0 V is applied to W1 and S1, and B1 is not selected for reading. If the TFT 206 is not applied with a write voltage and is in a state of “1”, a voltage of 5 V is applied to W0, so that the two impurity regions become conductive and B0 becomes 0 V. On the other hand, if the TFT 206 is applied with a write voltage and is in a “0” state, B0 and S0 are insulated, so B0 remains at the precharged 5V. Thus, the TFT 206 can be read by applying a voltage equal to or higher than the threshold voltage to W0 and reading the change in the potential of B0.

このＴＦＴ２０６の読み出し動作時における、他のＴＦＴの動作について簡単に述べる。まず、Ｂ１は読み出しの選択がされていないので、ＴＦＴ２０７とＴＦＴ２０９は読み出しには関与しない。ＴＦＴ２０８はＷ１が０Ｖであるので、ビット線の電位を変えることはない。したがってＴＦＴ２０６の読み出し時に、他のＴＦＴが影響を与えることはない。 The operation of other TFTs during the readout operation of the TFT 206 will be briefly described. First, since readout of B1 is not selected, the TFT 207 and the TFT 209 are not involved in readout. Since W1 of TFT 208 is 0V, the potential of the bit line is not changed. Therefore, other TFTs do not affect when the TFT 206 is read.

このように本実施形態では、メモリセルが「スイッチ素子」と「絶縁体」の二値状態をとることから、メモリセルを１つのＴＦＴのみで構成することができる。これは、メモリセルアレイの面積を縮小することができ、記憶容量を増やすにも有利な点である。 As described above, in the present embodiment, since the memory cell takes a binary state of “switch element” and “insulator”, the memory cell can be configured by only one TFT. This is advantageous in that the area of the memory cell array can be reduced and the storage capacity can be increased.

（実施の形態２）
本発明の記憶装置は、メモリセルとなるＴＦＴの半導体膜全面に高濃度の不純物を添加してもよい。逆に、半導体膜の任意の部分に不純物を添加し、そこに２つの配線を接続してもよいが、このように不純物領域を任意に作ると、素子はトランジスタとして機能しない。しかし、半導体膜全面に高濃度の不純物を添加した構造であれば、電極と２つの配線のうち少なくとも一方との間に電圧を印加することで、３端子間をすべて絶縁することができる。 (Embodiment 2)
In the memory device of the present invention, high-concentration impurities may be added to the entire surface of the semiconductor film of the TFT serving as a memory cell. Conversely, an impurity may be added to an arbitrary portion of the semiconductor film and two wirings may be connected thereto. However, if the impurity region is arbitrarily formed in this way, the element does not function as a transistor. However, in a structure in which a high-concentration impurity is added to the entire surface of the semiconductor film, all three terminals can be insulated by applying a voltage between the electrode and at least one of the two wirings.

本実施の形態では、絶縁基板上に作製された半導体膜に１つの不純物領域（本実施の形態では高濃度不純物領域）があり、１つの電極を挟んで２つの配線が前記半導体膜に接続されている例を示す。図３（Ａ）〜（Ｅ）には、この場合の素子の上面図と断面図を例示する。図３（Ａ）、（Ｂ）は通常のＴＦＴと同じ形で、絶縁膜上にゲート電極を作る前に、半導体膜に高濃度の不純物を添加する場合である。図３（Ｃ）〜（Ｅ）は、ゲート電極に任意の幅の間隙３０７を形成し、電極を作った後に、半導体膜に高濃度の不純物を添加する場合である。この間隙は、電極と半導体膜との間に電圧を印加したときに、２つの配線間が絶縁する程度の近さにしなければならない。図３（Ａ）、（Ｂ）と図３（Ｃ）〜（Ｅ）のどちらの素子も、半導体膜の高濃度不純物領域を通して２つの配線間が導通しているので、本明細書ではこれらの素子を、ＴＦＴと区別するため「抵抗素子」と呼ぶことにする。 In this embodiment mode, a semiconductor film formed over an insulating substrate has one impurity region (a high concentration impurity region in this embodiment mode), and two wirings are connected to the semiconductor film with one electrode interposed therebetween. An example is shown. 3A to 3E illustrate a top view and a cross-sectional view of the element in this case. FIGS. 3A and 3B show the case where a high-concentration impurity is added to a semiconductor film before forming a gate electrode on the insulating film in the same form as a normal TFT. 3C to 3E show a case where a high-concentration impurity is added to the semiconductor film after forming a gap 307 having an arbitrary width in the gate electrode and forming the electrode. This gap must be close enough to insulate between the two wires when a voltage is applied between the electrode and the semiconductor film. 3A and 3B and FIGS. 3C to 3E are electrically connected between the two wirings through the high concentration impurity region of the semiconductor film. The element is referred to as a “resistive element” to distinguish it from the TFT.

図３（Ｂ）、（Ｅ）において抵抗素子は、絶縁基板３０３上に半導体膜３０１があり、前記半導体膜３０１上に絶縁膜３０５、前記絶縁膜３０５上に電極３０２を有する。半導体膜の高濃度不純物領域３０４に、２つの配線３０６を接続する。２つの配線の間に電極３０２があれば、半導体膜３０１における高濃度不純物領域３０４の場所や、半導体膜３０１と接続される配線３０６の場所は任意である。また、図３（Ｃ）のゲート電極に任意の幅の間隙３０７を形成した場合のように、電極３０２の形も任意である。さらに、抵抗素子の形状は任意であり、図３（Ａ）〜（Ｅ）に示したものは一例に過ぎない。 3B and 3E, the resistance element includes a semiconductor film 301 over an insulating substrate 303, an insulating film 305 over the semiconductor film 301, and an electrode 302 over the insulating film 305. Two wirings 306 are connected to the high concentration impurity region 304 of the semiconductor film. If the electrode 302 is provided between the two wirings, the location of the high concentration impurity region 304 in the semiconductor film 301 and the location of the wiring 306 connected to the semiconductor film 301 are arbitrary. Further, the shape of the electrode 302 is arbitrary as in the case where a gap 307 having an arbitrary width is formed in the gate electrode in FIG. Furthermore, the shape of the resistance element is arbitrary, and those shown in FIGS. 3A to 3E are merely examples.

たとえば、図３（Ａ）、（Ｂ）に示した抵抗素子において、実施の形態１で挙げた例と同様、Ｌ＝４μｍ、Ｗ＝４μｍ、ＧＩ＝２０ｎｍを有する抵抗素子の、電極と、２つの配線の少なくとも一方の配線との間に、２５Ｖの電圧を５００μ秒印加する。すると、電極と２つの配線の、３端子間がすべて絶縁となる。もちろん、ここに示したサイズの素子以外でも、電圧の印加条件を変えることによって、３端子間を絶縁状態にすることができる。本実施の形態では、この機構を利用してライトワンス型のメモリを作製する。 For example, in the resistance element shown in FIGS. 3A and 3B, the electrode of the resistance element having L = 4 μm, W = 4 μm, GI = 20 nm, 2 A voltage of 25 V is applied for 500 μsec between at least one of the two wirings. Then, all three terminals of the electrode and the two wires are insulated. Of course, elements other than the size shown here can be insulated between the three terminals by changing the voltage application conditions. In this embodiment mode, a write-once memory is manufactured using this mechanism.

本実施の形態を表す概念図として、４ビットからなるメモリセルアレイの回路図を図４に示す。メモリセルアレイは、２本のワード線３１、２本のビット線３２、２本の選択制御線３３、４つの抵抗素子３４と４つの選択用トランジスタ３５を有する。各ワード線、ビット線、選択制御線には、図に示すようにＷ０、Ｗ１、Ｂ０、Ｂ１、Ｗ´０、Ｗ´１の番号を振り、Ｗ０とＢ０とによって選択されるメモリセルを２２、Ｗ０とＢ１とで選択されるメモリセルを２４、Ｗ１とＢ０とで選択されるメモリセルを４２、Ｗ１とＢ１とで選択されるメモリセルを４４とする。この抵抗素子３４は、本実施の形態で挙げた例と同様、電極と不純物領域との間に２５Ｖ以上の電圧を５００μ秒印加することで、電極と２つの端子の間が絶縁状態になるものとする。なお本実施の形態では、不純物領域が半導体膜全面に形成されている場合があるため、電極と半導体膜との間に電圧を印加すると表記する。 As a conceptual diagram showing this embodiment, a circuit diagram of a 4-bit memory cell array is shown in FIG. The memory cell array has two word lines 31, two bit lines 32, two selection control lines 33, four resistance elements 34, and four selection transistors 35. Each word line, bit line, and selection control line is numbered W0, W1, B0, B1, W'0, and W'1 as shown in the figure, and 22 memory cells are selected by W0 and B0. , 24 is a memory cell selected by W0 and B1, 42 is a memory cell selected by W1 and B0, and 44 is a memory cell selected by W1 and B1. As in the example given in the present embodiment, this resistive element 34 is an element in which a voltage of 25 V or more is applied between the electrode and the impurity region for 500 μsec, so that the electrode and the two terminals are insulated. And Note that in this embodiment mode, an impurity region may be formed over the entire surface of the semiconductor film; thus, it is expressed that a voltage is applied between the electrode and the semiconductor film.

まず、メモリセル２２に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル２２の抵抗素子３４の電極と、半導体膜、つまり半導体膜に接続された２つの配線のうち少なくともどちらか一方との間に、電圧を印加すればよい。たとえば、Ｗ０を２５Ｖ、Ｂ０とＷ´０に０Ｖの電圧を５００μ秒印加する。このとき、他の抵抗素子に「０」の書き込みが起こらないように、Ｗ１とＢ１、Ｗ´１の電圧を決める必要がある。たとえば、Ｗ１とＷ´１とに０Ｖ、Ｂ１に１０Ｖを印加する。上記の電圧を印加することで、メモリセル２２の抵抗素子の電極と半導体膜との間に２５Ｖの電圧がかかり、電極と二つの配線の３端子間を絶縁状態にすることができる。ここで示した印加電圧は一例に過ぎず、他の条件でも書き込みは可能である。 First, an example of a circuit operation for writing “0” to the memory cell 22 will be described. In the writing process, a voltage may be applied between the electrode of the resistance element 34 of the memory cell 22 and at least one of the semiconductor film, that is, two wirings connected to the semiconductor film. For example, a voltage of 0 V is applied to W0 at 25 V, and B0 and W′0 at 0 V for 500 μs. At this time, it is necessary to determine the voltages of W1, B1, and W′1 so that writing of “0” does not occur in other resistance elements. For example, 0V is applied to W1 and W′1, and 10V is applied to B1. By applying the above voltage, a voltage of 25 V is applied between the electrode of the resistance element of the memory cell 22 and the semiconductor film, and the electrode and the three terminals of the two wirings can be insulated. The applied voltage shown here is only an example, and writing is possible under other conditions.

このメモリセル２２に対する「０」の書き込み動作時における、他のメモリセルの動作について簡単に述べる。まず、メモリセル２４は、Ｗ０に２５Ｖ、Ｂ１に１０Ｖ、Ｗ´０に０Ｖが印加されているので、電極と半導体膜との間の電圧は１５Ｖになるが、２５Ｖ以上の電圧はかからないので、「０」の書き込みは起こらない。メモリセル４２はＷ１とＷ´１、Ｂ０とに０Ｖが印加されているので、「０」の書き込みは起こらない。メモリセル４４はＷ１とＷ´１に０Ｖ、Ｂ０に１０Ｖが印加されているので、電極と半導体膜との間には１０Ｖの電圧がかかっているが、「０」の書き込みは起こらない。このように、ワード線３１、ビット線３２、選択制御線３３の電圧を適当に設定することで、選択したメモリセルだけに「０」の書き込み処理を行うことができる。 The operation of other memory cells during the write operation of “0” to the memory cell 22 will be briefly described. First, in the memory cell 24, 25V is applied to W0, 10V is applied to B1, and 0V is applied to W′0. Therefore, the voltage between the electrode and the semiconductor film is 15V, but a voltage of 25V or more is not applied. Writing “0” does not occur. In the memory cell 42, 0V is applied to W1, W'1, and B0, so that "0" is not written. Since 0 V is applied to W1 and W′1 and 10 V is applied to B0 in the memory cell 44, a voltage of 10 V is applied between the electrode and the semiconductor film, but writing of “0” does not occur. As described above, by appropriately setting the voltages of the word line 31, the bit line 32, and the selection control line 33, it is possible to perform the write process of “0” only to the selected memory cell.

次に、メモリセル２２に「１」を書き込む回路動作の一例を述べる。メモリセル２２に「１」を書き込むということは、抵抗素子の電極と半導体膜との間に電圧を印加せず、初期状態を保ったままにするということである。したがって、たとえばすべてのワード線３１、ビット線３２、選択制御線３３を０Ｖにするなど、「０」の書き込み動作が起こらないようにすればよい。これは一例であり、回路の制御方法により各ワード線３１、ビット線３２、選択制御線３３の電位を適当に決定してよい。 Next, an example of a circuit operation for writing “1” to the memory cell 22 will be described. Writing “1” in the memory cell 22 means that no voltage is applied between the electrode of the resistance element and the semiconductor film, and the initial state is maintained. Therefore, it is only necessary to prevent the “0” write operation from occurring, for example, by setting all word lines 31, bit lines 32, and selection control lines 33 to 0V. This is an example, and the potentials of the word lines 31, the bit lines 32, and the selection control lines 33 may be appropriately determined by a circuit control method.

次に、メモリセル２２の読み出し操作の例を示す。読み出し操作は、メモリセル２２の抵抗素子３４が、書き込み電圧を印加されず、「１」の状態、つまり初期状態の抵抗素子のままであるか、書き込み電圧を印加されて、「０」の状態、つまりメモリセル２２の抵抗素子が絶縁状態に変化（変質）しているかを判断すればよい。したがって、メモリセル２２の選択用トランジスタ３５のゲート電極に閾値以上の電圧をかけて、選択用トランジスタ３５の２つの高濃度不純物領域のうちの一方の接地と、Ｂ０とが導通するか否かを判断すればよい。まず、読み出し操作の前にＢ０を５Ｖにプリチャージする。その後、Ｗ´０に５Ｖ、を印加する。このとき、他のトランジスタを選択しないようにＷ´１、Ｂ１の電圧を決める必要がある。Ｗ０とＷ１とは、書き込み時にのみ使用するので、読み出し操作の時には必要ない。たとえば、Ｗ´１に０Ｖを印加し、Ｂ１は読み出しの選択がされないようにしておく。メモリセル２２の抵抗素子が書き込み処理を受けておらず、「１」の状態、つまり初期状態であったとすると、Ｂ０と接地とが導通し、Ｂ０は０Ｖになる。逆に、メモリセル２２の抵抗素子が書き込み処理を受け、「０」の状態、つまり絶縁状態であったとすると、Ｗ０に５Ｖを印加してもＢ０と接地は絶縁しているので、Ｂ０はプリチャージされた５Ｖのままとなる。このようにＷ´０に電圧を印加し、Ｂ０の電位の変化を見ることで、メモリセル２２の読み出しを行うことができる。 Next, an example of a read operation of the memory cell 22 is shown. In the read operation, the resistance element 34 of the memory cell 22 is not applied with the write voltage and remains in the “1” state, that is, remains in the initial state, or is applied with the write voltage and is in the “0” state. That is, it is only necessary to determine whether or not the resistance element of the memory cell 22 has changed (deformed) to an insulating state. Therefore, whether or not the ground of one of the two high-concentration impurity regions of the selection transistor 35 is electrically connected to B0 by applying a voltage higher than the threshold value to the gate electrode of the selection transistor 35 of the memory cell 22 is determined. Just judge. First, B0 is precharged to 5V before the read operation. Thereafter, 5V is applied to W′0. At this time, it is necessary to determine the voltages of W′1 and B1 so as not to select other transistors. Since W0 and W1 are used only at the time of writing, they are not necessary at the time of reading operation. For example, 0 V is applied to W′1, and B1 is not selected for reading. Assuming that the resistance element of the memory cell 22 has not undergone a write process and is in a “1” state, that is, an initial state, B0 and ground are brought into conduction, and B0 becomes 0V. Conversely, if the resistance element of the memory cell 22 has undergone a write process and is in a “0” state, that is, an insulated state, B0 and ground are insulated even if 5 V is applied to W0. It remains 5V charged. Thus, the memory cell 22 can be read by applying a voltage to W′0 and observing the change in the potential of B0.

このメモリセル２２の読み出し動作時における、他のメモリセルの動作について簡単に述べる。まず、Ｂ１は読み出しの選択がされていないので、メモリセル２４とメモリセル４４は読み出しには関与しない。メモリセル４２はＷ´０が０Ｖであるので、選択トランジスタは動作せず、ビット線の電位を変えることはない。したがってメモリセル２２の読み出し時に、他のメモリセルが影響を与えることはない。 The operation of other memory cells during the read operation of the memory cell 22 will be briefly described. First, since B1 is not selected for reading, the memory cell 24 and the memory cell 44 are not involved in reading. Since W′0 is 0V in the memory cell 42, the selection transistor does not operate and the potential of the bit line is not changed. Therefore, other memory cells do not affect when the memory cell 22 is read.

本実施の形態では、メモリセル中の素子数が２つとなり、メモリセルアレイの面積が大きくなる。しかし、書き込み時の、高い電圧を用いる素子（たとえば、Ｗ０，Ｗ１につながるデコーダなど）と、読み出し時の低い電圧を用いる素子（たとえば、Ｗ´０、Ｗ´１につながるデコーダ）を分離することができる。高い電圧を用いる場合では、ＴＦＴが高い電圧にも耐えられるように、ＴＦＴのＬを大きくする必要がある。しかし、Ｌが大きくなると、高速動作には不向きとなり、低い電圧を用いる系ではＬを小さくするのが一般的である。したがって、これらの場合を分離することは、素子の動作を高速化したり、動作の制御を容易にしたりする面で大変有利となる。また、本実施の形態において、抵抗素子３４の代わりにＴＦＴを用い、メモリセルの中で記憶用のＴＦＴと選択用のＴＦＴとを作り分けることも可能である。 In the present embodiment, the number of elements in the memory cell is two, and the area of the memory cell array is increased. However, an element using a high voltage at the time of writing (for example, a decoder connected to W0, W1) and an element using a low voltage at the time of reading (for example, a decoder connected to W′0, W′1) are separated. Can do. In the case of using a high voltage, it is necessary to increase the L of the TFT so that the TFT can withstand a high voltage. However, when L becomes large, it becomes unsuitable for high-speed operation, and it is general to make L small in a system using a low voltage. Therefore, separating these cases is very advantageous in terms of speeding up the operation of the element and facilitating the control of the operation. In this embodiment, it is also possible to use a TFT instead of the resistance element 34 and to separately make a memory TFT and a selection TFT in the memory cell.

（実施例１）
本実施例では、図５、図６、図７を参照して、ガラス基板上にＴＦＴを作製する方法について具体的に説明する。ここでは、ｎ型ＴＦＴとｐ型ＴＦＴの断面構造を示しながら説明する。 Example 1
In this example, a method for manufacturing a TFT over a glass substrate will be specifically described with reference to FIGS. Here, description will be given while showing the cross-sectional structures of an n-type TFT and a p-type TFT.

まず、基板５００上に、剥離層５０１を形成する（図５（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍの膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成する。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウェハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。 First, the separation layer 501 is formed over the substrate 500 (FIG. 5A). Here, an a-Si film (amorphous silicon film) having a thickness of 50 nm is formed on a glass substrate (for example, a 1737 substrate manufactured by Corning) by a low pressure CVD method. As the substrate, in addition to a glass substrate, a quartz substrate, a substrate formed of an insulating material such as alumina, a silicon wafer substrate, a plastic substrate having heat resistance that can withstand a processing temperature in a later process, or the like can be used. . As the separation layer, a film containing silicon as a main component, such as polycrystalline silicon, single crystal silicon, and SAS (semi-amorphous silicon (also referred to as microcrystalline silicon or microcrystalline silicon)) in addition to amorphous silicon. Although it is desirable to use, it is not limited to these. The peeling layer may be formed by a plasma CVD method, a sputtering method, or the like in addition to the low pressure CVD method. Alternatively, a film doped with an impurity such as phosphorus may be used. Further, the thickness of the release layer is desirably 50 to 60 nm. Regarding SAS, it is good also as 30-50 nm.

次に、剥離層５０１上に、保護膜５０２（下地膜、下地絶縁膜と呼ぶこともある。）を形成する（図５（Ａ））。ここでは、基板側から膜厚１００ｎｍのＳｉＯＮ膜、膜厚５０ｎｍのＳｉＮＯ膜、膜厚１００ｎｍのＳｉＯＮ膜の３層を順次積層した構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜（ＳｉＮ、Ｓｉ₃Ｎ₄等）を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。ここで、酸化珪素膜は、ＳｉＨ₄とＯ₂、又はＴＥＯＳ（テトラエトキシシラン）とＯ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄とＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ₄とＮ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。 Next, a protective film 502 (also referred to as a base film or a base insulating film) is formed over the separation layer 501 (FIG. 5A). Here, a structure in which three layers of a SiON film having a thickness of 100 nm, a SiNO film having a thickness of 50 nm, and a SiON film having a thickness of 100 nm are sequentially stacked from the substrate side is described. However, the material, the film thickness, and the number of stacked layers are limited to this. Is not to be done. For example, instead of the lower SiON film, a heat-resistant resin such as siloxane having a film thickness of 0.5 to 3 μm may be formed by a spin coat method, a slit coater method, a droplet discharge method, or the like. Further, a silicon nitride film (SiN, Si ₃ N ₄ or the like) may be used. Each film thickness is preferably 0.05 to 3 μm, and can be freely selected from the range. Here, the silicon oxide film is formed by a method such as thermal CVD, plasma CVD, atmospheric pressure CVD, or bias ECRCVD using a mixed gas such as SiH ₄ and O ₂ or TEOS (tetraethoxysilane) and O _2. Can do. The silicon nitride film can be typically formed by plasma CVD using a mixed gas of SiH ₄ and NH ₃ . The SiON film or SiNO film can be typically formed by plasma CVD using a mixed gas of SiH ₄ and N ₂ O.

次に、保護膜５０２の上に、ＴＦＴを形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。ＴＦＴの作製方法として、まず、保護膜５０２上に、島状半導体膜５０３を形成する（図５（Ｂ））。島状半導体膜５０３は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。なお、剥離層５０１及び島状半導体膜５０３として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、ＳｉＯｘＮｙを用いてもよい。ここでは、７０ｎｍの膜厚のアモルファスシリコンを形成し、さらにその表面を、ニッケルを含む溶液で処理する。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得る。その後、レーザ結晶化を行って結晶性の改善を施してもよい。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザ結晶化法、熱結晶化法、ニッケル以外のその他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。 Next, a TFT is formed on the protective film 502. In addition to TFTs, thin film active elements such as organic TFTs and thin film diodes can also be formed. As a method for manufacturing a TFT, first, an island-shaped semiconductor film 503 is formed over the protective film 502 (FIG. 5B). The island-shaped semiconductor film 503 is formed using an amorphous semiconductor, a crystalline semiconductor, or a semi-amorphous semiconductor. In any case, a semiconductor film containing silicon, silicon germanium (SiGe), or the like as a main component can be used. Note that in the case where a material mainly containing silicon such as a-Si is used for the peeling layer 501 and the island-like semiconductor film 503, SiOxNy is used as a protective film in contact with them from the viewpoint of ensuring adhesion. Also good. Here, amorphous silicon having a thickness of 70 nm is formed, and the surface is further treated with a solution containing nickel. Further, a crystalline silicon semiconductor film is obtained by a thermal crystallization process at 500 to 750 ° C. Thereafter, laser crystallization may be performed to improve crystallinity. Further, as a film formation method, a plasma CVD method, a sputtering method, an LPCVD method, or the like may be used. As a crystallization method, laser crystallization method, thermal crystallization method, thermal crystallization using other catalysts (Fe, Ru, Rh, Pd, Pd, Os, Ir, Pt, Cu, Au, etc.) other than nickel. Alternatively, they may be alternately performed a plurality of times.

また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波、第３高調波、又は第４高調波を適用するのが好ましい（この連続発振が可能なレーザを使用する場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換することができる。また、共振器の中にＹＶＯ₄結晶又はＧｄＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。 In addition, a continuous wave laser may be used for crystallization of a semiconductor film having an amorphous structure, and a solid laser capable of continuous oscillation is used in order to obtain a crystal having a large grain size upon crystallization. It is preferable to apply the second harmonic, the third harmonic, or the fourth harmonic of the fundamental wave (the crystallization when using a laser capable of continuous oscillation is referred to as CWLC). Typically, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO ₄ laser (fundamental wave 1064 nm) may be applied. In the case of using a continuous wave laser, laser light emitted from a continuous wave YVO ₄ laser having an output of 10 W can be converted into a harmonic by a non-linear optical element. There is also a method in which a YVO ₄ crystal or GdVO ₄ crystal and a non-linear optical element are placed in a resonator to emit harmonics. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. At this time, the energy density of approximately 0.01 to 100 MW / cm ² (preferably 0.1 to 10 MW / cm ²⁾ is required. Then, irradiation may be performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.

また、パルス発振のレーザを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザを用いてもよい（この周波数を有するパルス発振可能なレーザを使用する場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。なお、保護膜５０２の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。 When a pulsed laser is used, a frequency band of several tens to several hundreds of Hz is usually used. However, a pulsed laser having an oscillation frequency of 10 MHz or higher that is significantly higher than that may be used (this frequency may be used). Crystallization in the case of using a laser capable of pulsed oscillation is referred to as MHzLC). It is said that the time from when the semiconductor film is irradiated with laser light by pulse oscillation until the semiconductor film is completely solidified is said to be several tens of nanoseconds to several hundreds of nanoseconds. The laser light of the next pulse can be irradiated after being melted by the laser light and solidifying. Therefore, unlike the case of using a conventional pulsed laser, the solid-liquid interface can be continuously moved in the semiconductor film, so that a semiconductor film having crystal grains continuously grown in the scanning direction is formed. Is done. Specifically, a set of crystal grains having a width of 10 to 30 μm in the scanning direction of the included crystal grains and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, it is possible to form a semiconductor film having almost no crystal grain boundaries in at least the channel direction of the TFT. Note that when siloxane which is a heat-resistant organic resin is used for part of the protective film 502, heat can be prevented from leaking from the semiconductor film during the crystallization, and crystallization can be efficiently performed. It can be carried out.

上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０¹³／ｃｍ²オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜５０３を形成した。なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ₂Ｈ₆）とフッ化ゲルマニウム（ＧｅＦ₄）の原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ₂Ｈ₆／ＧｅＦ₄＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。 A crystalline silicon semiconductor film is obtained by the above method. Note that the crystals are preferably aligned in the source, channel, and drain directions. The thickness of the crystal layer is preferably 20 to 200 nm (typically 40 to 170 nm, more preferably 50 to 150 nm). Thereafter, an amorphous silicon film for gettering the metal catalyst was formed on the semiconductor film via an oxide film, and gettering treatment was performed by heat treatment at 500 to 750 ° C. Furthermore, in order to control the threshold value as the TFT element, boron ions having a dose of the order of 10 ¹³ / cm ² were implanted into the crystalline silicon semiconductor film. Then, an island-shaped semiconductor film 503 was formed by performing etching using the resist as a mask. In forming a crystalline semiconductor film, a polycrystalline semiconductor film is directly formed by LPCVD (low pressure CVD) as a source gas of disilane (Si ₂ H ₆ ) and germanium fluoride (GeF ₄ ). Also, a crystalline semiconductor film can be obtained. The gas flow ratio is Si ₂ H ₆ / GeF ₄ = 20 / 0.9, the film forming temperature is 400 to 500 ° C., and He or Ar is used as the carrier gas, but the present invention is not limited to this.

なお、ＴＦＴ内の特にチャネル領域には、１×１０¹⁹〜１×１０²²ｃｍ^-3、好ましくは１×１０¹⁹〜５×１０²⁰ｃｍ^-3の水素又はハロゲンが添加されているのがよい。ＳＡＳを用いる場合には、１×１０¹⁹〜２×１０²¹ｃｍ^-3とするのが望ましい。いずれにしても、ＩＣチップ等に用いられる単結晶シリコンに含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。 Note that hydrogen or halogen of 1 × 10 ¹⁹ to 1 × 10 ²² cm ⁻³ , preferably 1 × 10 ^{19 to} 5 × 10 ²⁰ cm ⁻³ is preferably added to the channel region in the TFT. . When using SAS, it is desirable to set it as 1 * 10 < ¹⁹ > -2 * 10 < ²¹ > cm < ^-3 >. In any case, it is desirable to contain more than the content of hydrogen or halogen contained in single crystal silicon used for an IC chip or the like. Thereby, even if a local crack occurs in the TFT portion, it can be terminated (terminated) by hydrogen or halogen.

次に、島状半導体膜５０３上にゲート絶縁膜５０４を形成する（図５（Ｂ））。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。 Next, a gate insulating film 504 is formed over the island-shaped semiconductor film 503 (FIG. 5B). The gate insulating film is preferably formed using a thin film formation method such as a plasma CVD method or a sputtering method, and a film containing silicon nitride, silicon oxide, silicon nitride oxide, or silicon oxynitride is formed as a single layer or a stacked layer. In the case of stacking, for example, a three-layer structure of a silicon oxide film, a silicon nitride film, and a silicon oxide film is preferable from the substrate side.

次に、ゲート電極５０５を形成する（図５（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト５０６をマスクとしてエッチングを行うことにより、ゲート電極５０５を形成する。勿論、ゲート電極５０５の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（このような無機材料から形成されるマスクはハードマスクと呼ばれる。）をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト５０６を用いずに、液滴吐出法を用いて選択的にゲート電極５０５を形成しても良い。導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ₄、Ｃｌ₂、Ｏ₂の混合ガスやＣｌ₂ガスを用いたが、これに限定されるものではない。 Next, the gate electrode 505 is formed (FIG. 5C). Here, after the Si and W (tungsten) layers are formed by sputtering, the gate electrode 505 is formed by etching using the resist 506 as a mask. Needless to say, the material, structure, and manufacturing method of the gate electrode 505 are not limited thereto and can be selected as appropriate. For example, a stacked structure of Si and NiSi (nickel silicide) doped with an n-type impurity or a stacked structure of TaN (tantalum nitride) and W (tungsten) may be used. Alternatively, a single layer may be formed using various conductive materials. In place of the resist mask, a mask such as SiOx may be used. In this case, a mask of SiOx, SiON, etc. (a mask formed from such an inorganic material is called a hard mask) is added to the patterning step, but the mask film thickness during etching is less than that of the resist. Can be formed. Alternatively, the gate electrode 505 may be selectively formed using a droplet discharge method without using the resist 506. As the conductive material, various materials can be selected depending on the function of the conductive film. In the case where the gate electrode and the antenna are formed at the same time, materials may be selected in consideration of their functions. Note that although a mixed gas of CF ₄ , Cl ₂ , and O ₂ or Cl ₂ gas is used as an etching gas for forming the gate electrode by etching, it is not limited to this.

次に、ｐ型ＴＦＴ５０７となる部分をレジスト５０９で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ５０８の島状半導体膜中に、ｎ型を付与する不純物元素５１０（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程、図５（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５０４を介してドープ、所謂スルードープがなされ、１対の低濃度不純物領域５１１が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジスト５０９で覆わずに、全面に行っても良い。 Next, a portion to be the p-type TFT 507 is covered with a resist 509, and an impurity element 510 (typically P (phosphorus) or n-type) imparting n-type conductivity is formed in the island-shaped semiconductor film of the n-type TFT 508 using the gate electrode as a mask. As (arsenic)) is doped at a low concentration (first doping step, FIG. 5D). The conditions of the first doping step are a dose of 1 × 10 ^{13 to} 6 × 10 ¹³ / cm ² and an acceleration voltage of 50 to 70 keV, but are not limited thereto. By this first doping step, doping is performed through the gate insulating film 504, so-called through doping, and a pair of low-concentration impurity regions 511 is formed. Note that the first doping step may be performed on the entire surface without covering the p-type TFT region with the resist 509.

次に、レジスト５０９をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト５１２を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ５０７の島状半導体膜中に、ｐ型を付与する不純物元素５１３（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程、図５（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５０４を介してスルードープがなされ、１対のｐ型の高濃度不純物領域５１４が形成される。 Next, after removing the resist 509 by ashing or the like, a resist 512 is newly formed to cover the n-type TFT region, and an impurity imparting p-type into the island-shaped semiconductor film of the p-type TFT 507 using the gate electrode as a mask. The element 513 (typically B (boron)) is doped at a high concentration (second doping step, FIG. 5E). The conditions of the second doping step are a dose amount: 1 × 10 ^{16 to} 3 × 10 ¹⁶ / cm ² and an acceleration voltage: 20 to 40 keV. Through this second doping step, through doping is performed through the gate insulating film 504, and a pair of p-type high-concentration impurity regions 514 are formed.

次に、レジスト５１２をアッシング等により除去した後、基板表面に、絶縁膜６０１を形成する（図６（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成する。その後、基板全面をレジスト６０２で覆い、エッチバック法により、レジスト６０２、絶縁膜６０１、ゲート絶縁膜５０４をエッチング除去し、サイドウォール（側壁）６０３を自己整合的（セルフアライン）に形成する（図６（Ｂ））。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いる。なお、絶縁膜６０１形成時に基板の裏面にも絶縁膜が形成された場合には、レジスト６０２をマスクとして、裏面の絶縁膜をエッチング除去する（これを裏面処理と呼ぶ）。 Next, after removing the resist 512 by ashing or the like, an insulating film 601 is formed over the substrate surface (FIG. 6A). Here, a SiO ₂ film having a thickness of 100 nm is formed by a plasma CVD method. Thereafter, the entire surface of the substrate is covered with a resist 602, and the resist 602, the insulating film 601, and the gate insulating film 504 are removed by etching by an etch back method to form a sidewall (side wall) 603 in a self-aligned manner (see FIG. 6 (B)). As an etching gas, a mixed gas of CHF ₃ and He is used. Note that in the case where an insulating film is also formed on the back surface of the substrate when the insulating film 601 is formed, the insulating film on the back surface is removed by etching using the resist 602 as a mask (this is referred to as back surface treatment).

サイドウォール６０３の形成方法は上記に限定されるものではない。例えば、図７に示した方法を用いることができる。図７（Ａ）は、絶縁膜７０１を２層又はそれ以上の積層構造とした例を示している。絶縁膜７０１としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ、低温酸化膜）の２層構造とする。ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ₂膜を減圧ＣＶＤ法で形成する。その後、レジスト６０２をマスクとしてエッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール６０３が形成される。また、図７（Ｂ）は、エッチバック時に、絶縁膜７０２を残すようにエッチングを行った例を示している。この場合の絶縁膜７０２は、単層構造でも積層構造でも良い。上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール６０３の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。 The formation method of the sidewall 603 is not limited to the above. For example, the method shown in FIG. 7 can be used. FIG. 7A illustrates an example in which the insulating film 701 has a stacked structure of two layers or more. The insulating film 701 has, for example, a two-layer structure of a 100 nm thick SiON (silicon oxynitride) film and a 200 nm thick LTO film (Low Temperature Oxide). The SiON film is formed by the plasma CVD method, and the SiO ₂ film is formed by the low pressure CVD method as the LTO film. After that, etching back is performed using the resist 602 as a mask, thereby forming a sidewall 603 having an L shape and an arc shape. FIG. 7B shows an example in which etching is performed so as to leave the insulating film 702 during etch back. In this case, the insulating film 702 may have a single-layer structure or a stacked structure. The sidewall functions as a mask when a high concentration n-type impurity is doped later to form a low concentration impurity region or a non-doped offset region below the sidewall 603. In any of the formation methods, the etch-back conditions may be changed as appropriate depending on the width of the low-concentration impurity region or offset region to be formed.

また、本発明の半導体装置において、メモリセルにはサイドウォールをつけなくても動作することが分かっている。したがって、図６（Ｂ）以降、左側２つのＴＦＴには、サイドウォールを形成する工程を、そして図６（Ｂ）以降、右側２つのＴＦＴには、サイドウォールを形成しない工程の場合を示す。 In addition, it has been found that the semiconductor device of the present invention operates without a sidewall attached to the memory cell. Therefore, in FIG. 6B and after, a step of forming a sidewall in the two left TFTs is shown, and in FIG. 6B and after, a case of forming a sidewall in the two right TFTs is shown.

次に、ｐ型ＴＦＴ領域を覆うレジスト６０４を新たに形成し、ゲート電極５０５及びサイドウォール６０３をマスクとして、ｎ型を付与する不純物元素６０５（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程、図６（Ｃ））。第３のドーピング工程の条件は、ドーズ量：１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、１対のｎ型の高濃度不純物領域６０６が形成される。なお、レジスト６０４をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程と呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘ膜とＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、基板側からＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮを順次積層した３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。 Next, a resist 604 covering the p-type TFT region is newly formed, and an impurity element 605 imparting n-type (typically P or As) is doped at a high concentration using the gate electrode 505 and the sidewall 603 as a mask. (Third doping step, FIG. 6C). The conditions of the third doping step are a dose amount: 1 × 10 ^{13 to} 5 × 10 ¹⁵ / cm ² and an acceleration voltage: 60 to 100 keV. By this third doping step, a pair of n-type high concentration impurity regions 606 are formed. Note that the impurity region may be thermally activated after the resist 604 is removed by ashing or the like. For example, after a 50 nm SiON film is formed, heat treatment may be performed in a nitrogen atmosphere at 550 ° C. for 4 hours. In addition, after the SiNx film containing hydrogen is formed to a thickness of 100 nm, defects in the crystalline semiconductor film can be improved by performing heat treatment at 410 ° C. for 1 hour in a nitrogen atmosphere. This terminates dangling bonds existing in, for example, crystalline silicon, and is called a hydrogenation process. Thereafter, a SiON film having a film thickness of 600 nm is formed as a cap insulating film for protecting the TFT. Note that the hydrogenation process may be performed after the formation of the SiON film. In this case, the SiNx film and the SiON film can be continuously formed. As described above, a three-layer insulating film in which SiON, SiNx, and SiON are sequentially stacked from the substrate side is formed on the TFT, but the structure and material are not limited to these. In addition, these insulating films have a function of protecting the TFT, so that it is desirable to form them as much as possible.

次に、ＴＦＴ上に、層間膜６０７を形成する（図６（Ｄ））。層間膜６０７としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜６０７を形成しても良い。さらに、層間膜６０７上に、保護膜６０８を形成しても良い。保護膜６０８としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。なお、層間膜６０７又は保護膜６０８と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜６０７又は保護膜６０８中にフィラーを混入させておいても良い。 Next, an interlayer film 607 is formed over the TFT (FIG. 6D). As the interlayer film 607, a heat-resistant organic resin such as polyimide, acrylic, polyamide, or siloxane can be used. Depending on the material, spin coating, dipping, spray coating, droplet discharge methods (inkjet method, screen printing, offset printing, etc.), doctor knife, roll coater, curtain coater, knife coater, etc. are adopted as the forming method. be able to. In addition, an inorganic material may be used. In that case, silicon oxide, silicon nitride, silicon oxynitride, PSG (phosphorus glass), BPSG (phosphorus boron glass), an alumina film, or the like can be used. Note that the interlayer film 607 may be formed by stacking these insulating films. Further, a protective film 608 may be formed over the interlayer film 607. As the protective film 608, a film containing carbon such as DLC (diamond-like carbon) or carbon nitride (CN), a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like can be used. As a formation method, a plasma CVD method, an atmospheric pressure plasma, or the like can be used. Alternatively, a photosensitive or non-photosensitive organic material such as polyimide, acrylic, polyamide, resist, or benzocyclobutene, or a heat-resistant organic resin such as siloxane may be used. In order to prevent the film from peeling or cracking of these films due to the stress caused by the difference in thermal expansion coefficient between the interlayer film 607 or the protective film 608 and the conductive material constituting the wiring to be formed later, A filler may be mixed in the film 607 or the protective film 608.

次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、配線６０９を形成する（図６（Ｄ））。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。ここで、配線６０９は、基板側からＴｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮを順次積層した５層構造とし、スパッタ法によって形成した後、パターニング形成する。なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。 Next, after forming a resist, contact holes are formed by etching to form wirings 609 (FIG. 6D). The gas used for etching when opening the contact hole is a mixed gas of CHF ₃ and He, but is not limited to this. Here, the wiring 609 has a five-layer structure in which Ti, TiN, Al—Si, Ti, and TiN are sequentially stacked from the substrate side, and is formed by a sputtering method and then patterned. In addition, by mixing Si in the Al layer, generation of hillocks in resist baking during wiring patterning can be prevented. Further, instead of Si, about 0.5% Cu may be mixed. Further, the hillock resistance is further improved by sandwiching the Al—Si layer with Ti or TiN. In the patterning, it is desirable to use the hard mask made of SiON or the like. Note that the wiring material and the formation method are not limited to these, and the material used for the gate electrode described above may be employed.

以上の工程を経て、ＴＦＴを有する半導体装置が完成する。この半導体装置としては、ＩＣタグ、ＩＣチップ、無線チップなどが挙げられる。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該薄膜能動素子部の存在しない領域は、半導体装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。逆に、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、半導体装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。また、図６（Ｄ）に示すように、半導体装置におけるＴＦＴの半導体層から下部の保護層までの距離（ｔ_under）と、半導体層から上部の層間膜（保護層が形成されている場合には該保護層）までの距離（ｔ_over）が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を半導体装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。 Through the above steps, a semiconductor device having a TFT is completed. Examples of the semiconductor device include an IC tag, an IC chip, and a wireless chip. Although the top gate structure is used in this embodiment, a bottom gate structure (reverse stagger structure) may be used. It should be noted that a region where no thin film active element portion (active element) such as a TFT is present is mainly provided with a base insulating film material, an interlayer insulating film material, and a wiring material. Occupies 50% or more, preferably 70 to 95% of the entire semiconductor device. On the contrary, the island-shaped semiconductor region (island) of the active element including the TFT portion occupies 1 to 30%, preferably 5 to 15% of the entire semiconductor device. Further, as shown in FIG. 6D, the distance (t _under ) from the semiconductor layer of the TFT to the lower protective layer in the semiconductor device and the upper interlayer film (protective layer is formed from the semiconductor layer) It is desirable to adjust the thickness of the upper and lower protective layers or interlayer films so that the distance (t _over ) to the protective layer is equal or approximately equal. In this manner, by placing the semiconductor layer in the center of the semiconductor device, stress on the semiconductor layer can be relaxed and cracks can be prevented.

（実施例２）
本実施例では、本発明の記憶装置を同一基板上に搭載した半導体装置の例を示す。メモリとその他の機能回路を同一基板上に作製した半導体装置としては、ＩＣタグの例を挙げることができる。図８（Ａ）にＩＣタグのブロック図を示す。ＩＣタグ８０１は、ＲＦ回路８０２、電源回路８０３、コマンド制御回路８０４、クロック８０５、輻輳制御回路８０６、メモリ制御回路８０７、メモリ８０８、アンテナ８０９からなり、これらの機能回路は同一の絶縁基板上に作製されている。なお、アンテナ８０９に関しては、同一基板上に作製されていてもよいし、同一基板上にはアンテナを接続する端子のみが作製され、アンテナは外付けされていてもかまわないので、図中では点線で囲いを示す。 (Example 2)
In this embodiment, an example of a semiconductor device in which the memory device of the present invention is mounted over the same substrate is shown. An example of an IC tag can be given as a semiconductor device in which a memory and other functional circuits are manufactured over the same substrate. FIG. 8A shows a block diagram of an IC tag. The IC tag 801 includes an RF circuit 802, a power supply circuit 803, a command control circuit 804, a clock 805, a congestion control circuit 806, a memory control circuit 807, a memory 808, and an antenna 809. These functional circuits are formed on the same insulating substrate. Have been made. Note that the antenna 809 may be manufactured on the same substrate, or only the terminal for connecting the antenna may be manufactured on the same substrate, and the antenna may be externally attached. Indicates an enclosure.

ＩＣタグ８０１は、メモリ８０８を除くすべての回路がＴＦＴ作製工程範囲内で作製することができる。ここで、メモリ８０８に、本発明の記憶装置を搭載し、すべての回路を同一の工程で作製することができる。本実施例のように、１つの基板上に半導体装置を作製する場合、すべての回路が同一の工程で作製できるということは、生産性の向上やコストダウンにつながる。 As for the IC tag 801, all circuits except the memory 808 can be manufactured within the TFT manufacturing process range. Here, the memory device of the present invention is mounted on the memory 808, and all circuits can be manufactured in the same process. In the case where a semiconductor device is manufactured over one substrate as in this embodiment, the fact that all circuits can be manufactured in the same process leads to improvement in productivity and cost reduction.

また、ＩＣタグはバーコードと同様に、最初にメモリ内のデータ内容を決定してしまえば、その後は内容を書き換える必要性がないため、ライトワンス型のメモリは、十分に機能を果たすことができる。個人認証や商品管理を目的とするＩＣタグにとって、一度書き込んだデータを書き換えることができないというのは、高い安全性を提供するということになる。さらにＩＣタグは、長期にデータを保持していなければならないので、データの書き込みが不可逆的な操作であるライトワンス型のメモリは、ＩＣタグに搭載するメモリとして最適である。また、ＩＣタグの使用中にデータの書き込みが必要である場合に対して、必要な分だけメモリの空き領域を設けておくことも可能である。このように、本発明の記憶装置をＩＣタグに搭載すれば、安全性が高く、かつ、使用者にとって使い勝手のよい製品を提供することができる。 Similarly to barcodes, IC tags can determine the data contents in the memory first, so that there is no need to rewrite the contents thereafter. Therefore, the write-once memory can function sufficiently. it can. For IC tags intended for personal authentication and product management, the fact that data once written cannot be rewritten provides high safety. Furthermore, since the IC tag must hold data for a long period of time, a write-once memory, which is an irreversible operation for writing data, is optimal as a memory mounted on the IC tag. In addition, in the case where writing of data is necessary during use of the IC tag, it is also possible to provide a free memory area as much as necessary. As described above, when the storage device of the present invention is mounted on an IC tag, it is possible to provide a product that is highly safe and easy to use for the user.

ＩＣタグは、絶縁基板上に半導体装置を作製し、その装置のみで動作する装置であったが、本発明の記憶装置はある装置の部品としても使用することができる。その例を図８（Ｂ）に示す。一般的に家庭で使用されている電化製品８１０、たとえば、炊飯器やエアコンなどは、ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３、外部装置８１４から成り立っている。この電化製品に搭載されているメモリ８１１は、出荷前に、製品の動作データを書き込まれたプログラムＲＯＭである。 The IC tag is a device that operates only on a semiconductor device manufactured on an insulating substrate, but the memory device of the present invention can also be used as a part of a certain device. An example is shown in FIG. An electric appliance 810 generally used at home, such as a rice cooker or an air conditioner, is composed of a CPU 812, a memory 811, an I / O controller 813, and an external device 814. A memory 811 mounted on the electric product is a program ROM in which operation data of the product is written before shipment.

現在、ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３は、別々のＩＣとして作製されているが、ＴＦＴを用いて同一の絶縁基板上に作製することが可能である。本実施例のように、製品の一部品であっても、同一基板上に回路を作製することは多くのメリットを生ずる。たとえば、現在ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３は別のＩＣとして作製されているので、外部配線で接続されているが、同一基板上に作製すれば、基板内で配線が可能になり、部品サイズが非常に小さくなり、また、接続のための工程と費用が削減されるために、製品の価格を下げることが可能となる。 Currently, the CPU 812, the memory 811, and the I / O controller 813 are manufactured as separate ICs, but can be manufactured over the same insulating substrate using TFTs. As in this embodiment, even if it is a single part of a product, producing a circuit on the same substrate has many merits. For example, since the CPU 812, the memory 811 and the I / O controller 813 are currently manufactured as separate ICs, they are connected by external wiring, but if they are manufactured on the same substrate, wiring within the substrate becomes possible. Since the component size becomes very small and the process and cost for connection are reduced, the price of the product can be reduced.

また、メモリ内に書き込まれている動作データは、製品出荷後には書き換える必要がないため、ライトワンス型のメモリは十分に機能を果たすことができる。さらに、データの書き込みが容易であるため、書き込むデータの変更や更新を考慮して、製品作製の最終段階にデータ内容を決定、書き込みを行うことも可能となる。 In addition, since the operation data written in the memory does not need to be rewritten after the product is shipped, the write-once memory can sufficiently function. Furthermore, since data writing is easy, it is possible to determine and write data contents at the final stage of product manufacture in consideration of changes and updates of data to be written.

（実施例３）
本実施例では、メモリセルの書き込み不良素子に対する対策について、図９を用いて述べる。図９には、ＴＦＴの上面図と断面図を示す。ＴＦＴは絶縁基板９０３上に半導体膜９０１があり、前記半導体膜９０１上にゲート絶縁膜９０５、前記ゲート絶縁膜９０５上にゲート電極９０２を有する。半導体膜９０１は高濃度不純物領域９０４を有し、高濃度不純物領域には、２つの配線９０６が接続されている。本発明の記憶装置におけるメモリセルは、図９（Ａ）、（Ｂ）に示すように、稀に、書き込み動作に対して、メモリセルの不良９０７が生じる。普通、ゲート電極と半導体膜との間に電圧をかけると、ＴＦＴの３端子間が絶縁状態になるが、不良素子では、半導体膜９０１とゲート絶縁膜９０５が抵抗体となり、３端子間が導通状態になる。 (Example 3)
In this embodiment, a countermeasure against a write failure element of a memory cell will be described with reference to FIG. FIG. 9 shows a top view and a cross-sectional view of the TFT. The TFT has a semiconductor film 901 over an insulating substrate 903, a gate insulating film 905 over the semiconductor film 901, and a gate electrode 902 over the gate insulating film 905. The semiconductor film 901 has a high concentration impurity region 904, and two wirings 906 are connected to the high concentration impurity region. In the memory cell of the memory device of the present invention, as shown in FIGS. 9A and 9B, a memory cell defect 907 rarely occurs for a write operation. Normally, when a voltage is applied between the gate electrode and the semiconductor film, the three terminals of the TFT are in an insulated state. However, in a defective element, the semiconductor film 901 and the gate insulating film 905 become a resistor, and the three terminals are conductive. It becomes a state.

これを回避するための１つの方法として、図９（Ｃ）、（Ｄ）のように、ＴＦＴにゲート電極を２つ設置し、ダブルゲートにすることが考えられる。不良素子が発生する原因は、半導体膜や絶縁膜中のゴミであると考えられているので、その発生はランダムである。たとえば図９（Ｅ）のようにダブルゲートの片方のチャネル領域に不良９０７が生じたとしても、もう一方のチャネル領域が絶縁状態に変化した領域９０８になれば、２つの配線９０６の間は絶縁されるので、このＴＦＴは正常なメモリセルとして使用することができる。具体的に、現在のデータにおいて、不良発生は３％程度である。不良発生はランダムに生じるので、ダブルゲートにすれば、その発生は、確率論的に０．１％以下に抑えることが可能となる。 As one method for avoiding this, as shown in FIGS. 9C and 9D, it is conceivable to install two gate electrodes in the TFT to form a double gate. The cause of occurrence of the defective element is considered to be dust in the semiconductor film or the insulating film, so that the occurrence is random. For example, as shown in FIG. 9E, even if a defect 907 occurs in one channel region of a double gate, if the other channel region becomes a region 908 changed to an insulating state, insulation between the two wirings 906 is insulated. Therefore, this TFT can be used as a normal memory cell. Specifically, in the current data, the occurrence of defects is about 3%. Since the occurrence of defects occurs randomly, if a double gate is used, the occurrence can be stochastically suppressed to 0.1% or less.

不良素子に対応するために、この方法を応用して、ＴＦＴのゲート電極をマルチゲートにすることも可能である。ここで、マルチゲートとは、ＴＦＴのゲート電極を２つ以上にすることである。ひとつのＴＦＴ中のゲート電極が増えると、不良の発生率を抑えることができる。メモリ使用時における消費電流や印加電圧、また、メモリセルアレイの面積などを考慮してゲート電極の数を最適化することが望ましい。 In order to cope with defective elements, this method can be applied to make the gate electrode of the TFT multi-gate. Here, the multi-gate means that two or more gate electrodes of the TFT are used. When the number of gate electrodes in one TFT increases, the occurrence rate of defects can be suppressed. It is desirable to optimize the number of gate electrodes in consideration of current consumption and applied voltage when using the memory, and the area of the memory cell array.

メモリの記憶容量を大容量化すれば、それでも不良素子は発生すると考えられる。その場合は、現在製品化されている記憶装置と同様に、冗長回路をつけることができる。また、フラッシュメモリのように、外部回路の制御によって、不良素子のアドレスにはアクセスできないようにすることも可能である。 If the storage capacity of the memory is increased, it is considered that defective elements still occur. In that case, a redundant circuit can be attached in the same manner as a storage device currently commercialized. Further, like a flash memory, it is possible to prevent access to an address of a defective element by controlling an external circuit.

本発明の記憶装置におけるメモリセルの動作模式図。FIG. 6 is a schematic diagram of an operation of a memory cell in the memory device of the present invention. メモリセルアレイの例。An example of a memory cell array. 抵抗素子の上面図と断面図。The top view and sectional drawing of a resistance element. メモリセルアレイの例。An example of a memory cell array. ＴＦＴの作製工程順図。TFT manufacturing process flow chart. ＴＦＴの作製工程順図。TFT manufacturing process flow chart. ＴＦＴの作製工程順図。TFT manufacturing process flow chart. 本発明の記憶装置の使用例。6 is a usage example of a storage device of the present invention. 本発明の記憶装置におけるメモリセルの例。4 shows an example of a memory cell in the memory device of the present invention. 本発明のＴＦＴの電圧印加前後の写真を示す。The photograph before and behind the voltage application of TFT of this invention is shown.

符号の説明Explanation of symbols

22 メモリセル
24 メモリセル
31 ワード線
32 ビット線
33 選択制御線
34 抵抗素子
35 選択用トランジスタ
42 メモリセル
44 メモリセル
100 ＴＦＴ
101 絶縁基板
102 半導体膜
103 高濃度不純物領域
104 チャネル領域
105 ゲート絶縁膜
106 ゲート電極
107 ＴＦＴ
108 絶縁状態に変化した領域 22 memory cells
24 memory cells
31 word lines
32-bit line
33 Selection control line
34 Resistance element
35 Selection transistor
42 memory cells
44 memory cells
100 TFT
101 Insulation substrate
102 Semiconductor film
103 High concentration impurity region
104 channel region
105 Gate insulation film
106 Gate electrode
107 TFT
108 Area changed to insulation

Claims (16)

絶縁表面上に、第１乃至第３の領域を有する半導体膜と、絶縁膜と、電極とを含むメモリセルを有し、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記電極は前記第２の領域上において間隙を有し、
前記メモリセルは、書き込み処理時に前記第１の領域及び前記第３の領域のうち少なくとも一方の領域と、前記電極との間に電圧を印加して前記第２の領域を絶縁状態に変化させることを特徴とする記憶装置。 A memory cell including a semiconductor film having first to third regions, an insulating film, and an electrode over an insulating surface;
The second region is provided between the first region and the third region;
The electrode is provided so as to overlap the second region via the insulating film,
The electrode has a gap on the second region;
The memory cell applies a voltage between at least one of the first region and the third region and the electrode during a writing process to change the second region to an insulating state. A storage device. 絶縁表面上に、第１乃至第３の領域を有する半導体膜と、絶縁膜と、電極とを含むメモリセルを有し、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記電極は前記第２の領域上において間隙を有し、
前記メモリセルは、書き込み処理時に前記第１の領域及び前記第３の領域のうち少なくとも一方の領域と、前記電極との間に電圧を印加して前記第１の領域と前記第３の領域間を絶縁させることを特徴とする記憶装置。 A memory cell including a semiconductor film having first to third regions, an insulating film, and an electrode over an insulating surface;
The second region is provided between the first region and the third region;
The electrode is provided so as to overlap the second region via the insulating film,
The electrode has a gap on the second region;
In the memory cell, a voltage is applied between at least one of the first region and the third region and the electrode during a writing process, and the memory cell is connected between the first region and the third region. A storage device characterized in that the storage device is insulated. 請求項１または２において、前記第１の領域及び前記第３の領域は、不純物領域であることを特徴とする記憶装置。 According to claim 1 or 2, wherein the first region and the third region, the storage device, characterized in that the impurity regions. 請求項１または２において、前記第１の領域乃至前記第３の領域は、不純物領域であることを特徴とする記憶装置。 According to claim 1 or 2, wherein the first region to the third region, the storage device, characterized in that the impurity regions. 絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含むメモリセルを有し、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記第４の領域は前記第３の領域と前記第５の領域の間に設けられ、
前記第１の電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記第２の電極は前記絶縁膜を介して前記第４の領域と重なって設けられ、
前記第１の電極は前記第２の領域上において第１の間隙を有し、
前記第２の電極は前記第４の領域上において第２の間隙を有し、
前記メモリセルは、書き込み処理時に前記第１の領域及び前記第５の領域のうち少なくとも一方の領域と、前記第１の電極及び前記第２の電極との間に電圧を印加して前記第２の領域及び前記第４の領域のうち少なくとも一方の領域の前記半導体膜を絶縁状態に変化させることを特徴とする記憶装置。 A memory cell including a semiconductor film having first to fifth regions on the insulating surface, an insulating film, a first electrode, and a second electrode;
The second region is provided between the first region and the third region;
The fourth region is provided between the third region and the fifth region;
The first electrode is provided so as to overlap the second region via the insulating film,
The second electrode is provided so as to overlap the fourth region with the insulating film interposed therebetween,
The first electrode has a first gap on the second region;
The second electrode has a second gap on the fourth region;
The memory cell applies a voltage between at least one of the first region and the fifth region, the first electrode, and the second electrode during a writing process, and the second electrode. A memory device, wherein the semiconductor film in at least one of the region and the fourth region is changed to an insulating state. 絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含むメモリセルを有し、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記第４の領域は前記第３の領域と前記第５の領域の間に設けられ、
前記第１の電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記第２の電極は前記絶縁膜を介して前記第４の領域と重なって設けられ、
前記第１の電極は前記第２の領域上において第１の間隙を有し、
前記第２の電極は前記第４の領域上において第２の間隙を有し、
前記メモリセルは、書き込み処理時に前記第１の領域及び前記第５の領域のうち少なくとも一方の領域と、前記第１の電極及び前記第２の電極との間に電圧を印加して前記第１の領域と前記第５の領域間を絶縁させることを特徴とする記憶装置。 A memory cell including a semiconductor film having first to fifth regions on the insulating surface, an insulating film, a first electrode, and a second electrode;
The second region is provided between the first region and the third region;
The fourth region is provided between the third region and the fifth region;
The first electrode is provided so as to overlap the second region via the insulating film,
The second electrode is provided so as to overlap the fourth region with the insulating film interposed therebetween,
The first electrode has a first gap on the second region;
The second electrode has a second gap on the fourth region;
The memory cell applies a voltage between at least one of the first region and the fifth region, the first electrode, and the second electrode during a writing process, and the first electrode and the second electrode. And the fifth region are insulated from each other. 請求項５または６において、前記第１の領域、前記第３の領域、及び前記第５の領域は、不純物領域であることを特徴とする記憶装置。 The memory device according to claim 5 , wherein the first region, the third region, and the fifth region are impurity regions. 請求項５または６において、前記第１乃至前記第５の領域は、不純物領域であることを特徴とする記憶装置。 7. The memory device according to claim 5 , wherein the first to fifth regions are impurity regions. 絶縁表面上に、第１乃至第３の領域を有する半導体膜と、絶縁膜と、電極とを含み、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記電極は前記第２の領域上において間隙を有するメモリセルを形成し、
前記第１の領域及び前記第３の領域のうち少なくとも一方の領域と、前記電極との間に電圧を印加して前記第２の領域を絶縁状態に変化させることを特徴とする記憶装置の作製方法。 A semiconductor film having first to third regions on the insulating surface; an insulating film; and an electrode;
The second region is provided between the first region and the third region;
The electrode is provided so as to overlap the second region via the insulating film ,
The electrode forms a memory cell having a gap on the second region;
Manufacturing of a memory device, wherein a voltage is applied between at least one of the first region and the third region and the electrode to change the second region into an insulating state Method. 絶縁表面上に、第１乃至第３の領域を有する半導体膜と、絶縁膜と、電極とを含み、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記電極は前記第２の領域上において間隙を有するメモリセルを形成し、
前記第１の領域及び前記第３の領域のうち少なくとも一方の領域と、前記電極との間に電圧を印加して前記第１の領域と前記第３の領域間を絶縁させることを特徴とする記憶装置の作製方法。 A semiconductor film having first to third regions on the insulating surface; an insulating film; and an electrode;
The second region is provided between the first region and the third region;
The electrode is provided so as to overlap the second region via the insulating film ,
The electrode forms a memory cell having a gap on the second region;
A voltage is applied between at least one of the first region and the third region and the electrode to insulate the first region from the third region. A method for manufacturing a memory device. 請求項９または１０において、前記第１の領域及び前記第３の領域は、不純物領域であることを特徴とする記憶装置の作製方法。 The method for manufacturing a memory device according to claim 9 , wherein the first region and the third region are impurity regions. 請求項９または１０において、前記第１の領域乃至前記第３の領域は、不純物領域であることを特徴とする記憶装置の作製方法。 The method for manufacturing a memory device according to claim 9 , wherein the first region to the third region are impurity regions. 絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含み、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記第４の領域は前記第３の領域と前記第５の領域の間に設けられ、
前記第１の電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記第２の電極は前記絶縁膜を介して前記第４の領域と重なって設けられ、
前記第１の電極は前記第２の領域上において第１の間隙を有し、
前記第２の電極は前記第４の領域上において第２の間隙を有するメモリセルを形成し、
前記第１の領域及び前記第５の領域のうち少なくとも一方の領域と、前記第１の電極及び前記第２の電極との間に電圧を印加して前記第２の領域及び前記第４の領域のうち少なくとも一方の領域の前記半導体膜を絶縁状態に変化させることを特徴とする記憶装置の作製方法。 A semiconductor film having first to fifth regions on the insulating surface; an insulating film; a first electrode; and a second electrode;
The second region is provided between the first region and the third region;
The fourth region is provided between the third region and the fifth region;
The first electrode is provided so as to overlap the second region via the insulating film,
The second electrode is provided so as to overlap the fourth region with the insulating film interposed therebetween ,
The first electrode has a first gap on the second region;
The second electrode forms a memory cell having a second gap on the fourth region;
A voltage is applied between at least one of the first region and the fifth region, and the first electrode and the second electrode, so that the second region and the fourth region are applied. A method for manufacturing a memory device, wherein the semiconductor film in at least one of the regions is changed to an insulating state. 絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含み、
前記第２の領域は前記第１の領域と前記第３の領域の間に設けられ、
前記第４の領域は前記第３の領域と前記第５の領域の間に設けられ、
前記第１の電極は前記絶縁膜を介して前記第２の領域と重なって設けられ、
前記第２の電極は前記絶縁膜を介して前記第４の領域と重なって設けられ、
前記第１の電極は前記第２の領域上において第１の間隙を有し、
前記第２の電極は前記第４の領域上において第２の間隙を有するメモリセルを形成し、
前記第１の領域及び前記第５の領域のうち少なくとも一方の領域と、前記第１の電極及び前記第２の電極との間に電圧を印加して前記第１の領域と前記第５の領域間を絶縁させることを特徴とする記憶装置の作製方法。 A semiconductor film having first to fifth regions on the insulating surface; an insulating film; a first electrode; and a second electrode;
The second region is provided between the first region and the third region;
The fourth region is provided between the third region and the fifth region;
The first electrode is provided so as to overlap the second region via the insulating film,
The second electrode is provided so as to overlap the fourth region with the insulating film interposed therebetween ,
The first electrode has a first gap on the second region;
The second electrode forms a memory cell having a second gap on the fourth region;
A voltage is applied between at least one of the first region and the fifth region, and the first electrode and the second electrode, so that the first region and the fifth region are applied. A method for manufacturing a memory device, characterized by insulating the gaps. 請求項１３または１４において、前記第１の領域、前記第３の領域、及び前記第５の領域は、不純物領域であることを特徴とする記憶装置の作製方法。 15. The method for manufacturing a memory device according to claim 13 , wherein the first region, the third region, and the fifth region are impurity regions. 請求項１３または１４において、前記第１乃至前記第５の領域は、不純物領域であることを特徴とする記憶装置の作製方法。 15. The method for manufacturing a memory device according to claim 13 , wherein the first to fifth regions are impurity regions.

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