JP4670177B2 - Ferroelectric nonvolatile semiconductor memory and driving method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その駆動方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部（メモリセル）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。キャパシタ部は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた高比誘電率εを有する強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図５３に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図５３の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図５３の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図５３の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図５３の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図５４に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図５４において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、キャパシタ部（メモリセル）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁あるいは３桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であり、例えば「１１１」は、本来、添字「１，１，１」と表示すべき添字であるが、表示の簡素化のため、２桁あるいは３桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやサブメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやサブメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図５４において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったキャパシタ部ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのキャパシタ部が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図５５に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、かかるメモリセルと対となったメモリセルも、１つの選択用トランジスタＴＲ2の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ2Mから構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1k，ＭＣ2k（ここで、ｋは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬm（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬkを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1k，ＭＣ2kから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】
従来のような構造で不揮発性メモリを大容量化しようとした場合、その容量は最小加工寸法によって規定される。上述の従来例でわかるように、その最小セル面積は８Ｆ2である。この限界値はＤＲＡＭにおいても同様である。また、ＥＰＲＯＭなどのあらゆる半導体メモリを考慮した場合、ビット線とワード線とを最小ピッチで配置し、ビット線１本、ワード線１本が占有する領域にメモリセルを配置したときのセルの面積は、４Ｆ2がその限界とされる。
【００１６】
しかしながら、このような最小加工寸法Ｆ、即ち、デザインルールの縮小は、リソグラフィーを中心とする微細加工技術の進展を待つほかない。しかも、その微細加工技術は世代を経るに従って困難さが増し、投資額も巨大化しており、チップコストの増大につながっている。従って、半導体メモリにおいても、現状から短期間で飛躍的な記憶容量の向上を果たすことは難しい。
【００１７】
上述のように半導体メモリの集積度の上限が規定されてしまう本質的理由として、以下の２点を挙げることができる。
【００１８】
第１に、半導体メモリにおける各メモリセルは半導体基板表面上に二次元的に配置されており、三次元的に積層されることがない。これは、従来の半導体メモリは、その殆どが記憶単位に１つ以上のトランジスタ（ＦＥＴ）を含んでいることに由来する。トランジスタは良質な半導体基板上にしか作製することができないため、メモリセルを半導体基板上に二次元配置せざるを得ない。現在、エピタキシャル成長技術やレーザアニール技術による結晶化などで半導体単結晶層を積層する試みもなされているが、未だ十分な歩留まりと性能が得られていない。また、たとえ、これらが実現されたとしても、結局、半導体単結晶層に再度メモリセルを作り込もうとすると、工程数が倍近くに増加し、コストメリットが失われることになる。
【００１９】
第２に、半導体メモリへのアクセスは、互いに交差したワード線（ロー方向）とビット線（カラム方向）とによる二次元マトリクスによりなされている。従来の半導体メモリにおいては、ワード線により一次元的にロー方向の選択を行い、各ビット線に読み出されたデータ列からカラム選択を行っている。尚、図５４及び図５５に示した従来例では、プレート線によってロー方向の選択を行うが、実質的に一次元の選択になっていることに変わりはない。
【００２０】
ここで、仮にページ長を同一に保ったまま半導体メモリの集積度を２倍にした場合、当然２倍の本数のワード線やプレート線が必要になる。従って、ワード線やプレート線のデコードやドライブを行う周辺回路の集積度も２倍にする必要がある。これらの回路は、当然、トランジスタを必要とするので、セルアレイの周辺に二次元的に配置される。これに伴って、今度は、周辺回路のレイアウトが困難になる。
【００２１】
以上のように、メモリセル自体が二次元配置に制限される上、仮にメモリセルを縮小できても、現在のアドレス選択方法では周辺回路のレイアウトが困難である。従って、半導体メモリの大容量化は、デザインルールの進展に依存するしかなかった。
【００２２】
また、特開平９−１２１０３２号公報に開示された不揮発性メモリの面積を縮小する手法は、非常に効果的な手法であるが、以下に述べる問題点を有する。
【００２３】
即ち、例えば、対となったメモリセルＭＣ11，ＭＣ21において、メモリセルＭＣ11にデータ「１」を書き込む場合、プレート線ＰＬ1をグランドレベル（０ボルト）とし、ビット線ＢＬ1をＶccとすることによって、強誘電体層を分極させるが、このとき、メモリセルＭＣ21にデータ「０」を保持しておくために、ビット線ＢＬ2をグランドレベル（０ボルト）とする必要がある。
【００２４】
一方、非選択のプレート線ＰＬm（ｍ＝２，３，４）に接続されたメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３，４）に記憶されたデータの破壊を防止するために、非選択のプレート線ＰＬm（ｍ＝２，３，４）を、ビット線ＢＬ1，ＢＬ2の中間の電圧である（１／２）Ｖccに固定し、非選択のメモリセルＭＣ1m，ＭＣ2mのキャパシタ部を構成する強誘電体層に加わる電界を緩和する。即ち、非選択のメモリセルＭＣ1m，ＭＣ2mには、（１／２）Ｖccのディスターブが加わる。
【００２５】
ところで、強誘電体層を構成する強誘電体材料は、本質的な物性として、反転電圧が負の温度特性を有する。図５６の（Ａ）及び（Ｂ）に、２０゜Ｃ及び１０５゜Ｃにおける強誘電体材料のＰ−Ｅヒステリシスループを例示する。尚、図５６の（Ａ）及び（Ｂ）において、実線のＰ−ＥヒステリシスループはＶcc＝１．５ボルトの場合を示し、点線のＰ−ＥヒステリシスループはＶcc＝１．０ボルトの場合を示す。０ボルトにおけるデータ「１」状態、データ「０」状態の分極量の差が２Ｐrとして示されており、この２Ｐrの値が信号量（信号電荷）に相当する。図５６において、動作温度２０゜Ｃにおける反転電圧は±０．９ボルト程度である。従って、Ｖcc＝１．５ボルトで不揮発性メモリを動作させれば、ディスターブの電圧である（１／２）Ｖccでは、非選択のキャパシタ部に記憶されたデータが破壊されることなく、７．９μＣ／ｃｍ2の信号電荷を保持できる。これに対して、１０５゜Ｃにおける反転電圧は±０．５５ボルト程度である。従って、Ｖcc＝１．５ボルトで不揮発性メモリを動作させれば、１１μＣ／ｃｍ2の信号電荷を保持できるものの、ディスターブの電圧である（１／２）Ｖccでは、非選択のキャパシタ部の電荷が反転し、記憶されたデータが破壊される。
【００２６】
これとは逆に、動作温度１０５゜Ｃで非選択のキャパシタ部の電荷を反転させないためには、Ｖcc＝１ボルト程度とする必要がある。この場合、６．９μＣ／ｃｍ2の信号電荷を保持できるものの、２０゜Ｃでは、２．８μＣ／ｃｍ2の信号電荷しか保持できなくなり、信号量が極端に小さくなってしまう。
【００２７】
このように、不揮発性メモリの抗電圧は大きな負の温度依存性を有している。即ち、温度が上昇すると、不揮発性メモリの抗電圧が減少し、非選択のキャパシタ部の電荷が反転し易くなる。それ故、このような強誘電体層を構成する強誘電体材料の反転電圧が負の温度特性を有するといった特性に何らかの対策を施さないと、ＬＳＩに要求される温度範囲での不揮発性メモリの動作を保証できなくなる虞がある。
【００２８】
また、これらの構造を有する不揮発性メモリに対して微細化を進めた場合、キャパシタ部の面積を小さくせざるを得ない。しかも、強誘電体層において分極に基づきデータを記憶するので、ＤＲＡＭにおける絶縁膜のように、強誘電体層の膜厚を薄くしても、強誘電体層における蓄積電荷量が増加せず、蓄積電荷量は、キャパシタ部の面積に比例して少なくなっていく。
【００２９】
例えば、２５６Ｍビットの不揮発性メモリを実現する場合、キャパシタ部の面積は０．１μｍ2程度となる。このとき、蓄積電荷量は１０ｆＣ程度となり、ビット線容量を２００ｆＦとした場合、５０ｍＶ程度のセンス信号量（読み出し動作時にビット線に現れる電位）しか得ることができない。このようなセンス信号量では、センスマージンが不十分であり、更に不揮発性メモリに対して微細化を進めた場合、ついには不揮発性メモリに記憶されたデータの読み出しができなくなってしまう。
【００３０】
ＤＲＡＭにおけるセンス信号量の減少に対処する方策の１つに、ゲインセルと呼ばれる増幅型のメモリセルがある（例えば、特開昭６２−６７８６１号公報、特開平１−２５５２６９号公報参照）。回路図を図５７の（Ａ）に示すゲインセルは、書込用トランジスタＴＲWと、読出用トランジスタＴＲRと、検出用トランジスタＴＲSと、キャパシタ部Ｃから構成されている。ゲインセルへのデータの書き込み時、書込用トランジスタＴＲWをオン状態とし、キャパシタ部Ｃに電荷を蓄積させる。ゲインセルからのデータの読み出し時、読出用トランジスタＴＲRをオン状態とする。一方、検出用トランジスタＴＲSは、キャパシタ部Ｃに記憶されたデータに依存して、オン状態あるいはオフ状態となる。
【００３１】
このような構成のゲインセルを従来の米国特許第４８７３６６４号に開示された不揮発性メモリに適用した場合の回路図を、図５７の（Ｂ）に示す。このようなゲインセルタイプの不揮発性メモリセルは、書込用トランジスタＴＲW、読出用トランジスタＴＲR、検出用トランジスタＴＲS、及び、キャパシタ部ＦＣから構成することができる。書込用トランジスタＴＲWの一方のソース／ドレイン領域はビット線ＢＬに接続され、他方のソース／ドレイン領域はキャパシタ部ＦＣの下部電極に接続されている。検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続されている。更には、キャパシタ部ＦＣの下部電極は、検出用トランジスタＴＲSのゲート電極に接続されている。
【００３２】
このような構成の不揮発性メモリセルにおいては、データの読み出し時、プレート線ＰＬにパルス電圧を印加し、キャパシタ部ＦＣにおける分極反転の有無に起因した蓄積電荷量に依存して、ディプレッション型のＮＭＯＳＦＥＴから構成された検出用トランジスタＴＲSの動作状態が制御される。即ち、ビット線ＢＬを０ボルトにイコライズした後、読出用トランジスタＴＲRをオン状態とすると、電源Ｖccから検出用トランジスタＴＲS及び読出用トランジスタＴＲRを介して電流が流れ、ビット線ＢＬに電位が現れるが、かかるビット線ＢＬ上の電位は、不揮発性メモリセルに記憶されたデータに依存する。これによって、キャパシタ部ＦＣに記憶されたデータが「１」であるか「０」であるかを知ることができる。即ち、キャパシタ部ＦＣにおける小さな蓄積電荷に基づき、大きなビット線負荷を駆動することができる。
【００３３】
しかしながら、このような構成の不揮発性メモリにおいては、１つの不揮発性メモリセル当たり、３つのトランジスタが必要とされ、１ビット当たりのセル面積が大幅に増加し、ビット当たりのコストが増加するという問題がある。
【００３４】
また、データの読み出し時、プレート線ＰＬにパルス電圧を印加した際、キャパシタ部を構成する、プレート線ＰＬに接続された上部電極と、検出用トランジスタＴＲSのゲート電極に接続された下部電極との間に十分な電位差が生じないと、キャパシタ部ＦＣに分極反転が生じない。然るに、データの読み出し時、検出用トランジスタＴＲSのゲート電極に接続された下部電極は浮遊状態であり、その負荷容量は検出用トランジスタＴＲSのゲート容量分程度しかない。従って、プレート線ＰＬにパルス電圧を印加した際、上部電極と下部電極とのカップリングにより、下部電極の電位が大きく上昇してしまい、上部電極と下部電極との間に十分なる電界が形成されず、強誘電体層に分極反転が生じないといった問題がある。逆に、このようなカップリングによる下部電極の電位上昇を抑制するためには、下部電極にキャパシタ部ＦＣの数倍程度の負荷容量を追加する必要があり、そのためには、別途、キャパシタを追加しなければならなくなる。しかしながら、これでは、セル面積が大幅に増加してしまう。
【００３５】
従って、本発明の第１の目的は、最小加工寸法に制限されずに大容量化を図ることができ、より一層、高集積化された強誘電体型不揮発性半導体メモリを提供することにある。
また、本発明の第２の目的は、アドレス選択における駆動配線数を削減することで周辺回路の縮小を図ることができる強誘電体型不揮発性半導体メモリを提供することにある。
【００３６】
更に、本発明の第３の目的は、メモリセルの縮小と周辺回路の削減とを両立させることができ、デバイス全体として整合のとれた集積度向上が可能になる強誘電体型不揮発性半導体メモリを提供することにある。
【００３７】
また、本発明の第４の目的は、強誘電体層を構成する強誘電体材料の反転電圧が負の温度特性を有するといった特性、即ち、強誘電体型不揮発性半導体メモリの抗電圧の負の温度依存性に対する対策を備え、要求される温度範囲での動作を確実に保証し得る強誘電体型不揮発性半導体メモリを提供することにある。
【００３８】
更に、本発明の第５の目的は、１ビット当たりの面積が縮小することができ、しかも、記憶されたデータを確実に読み出すことができる、即ち、十分なセンス信号量を得ることを可能にする、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリを提供することにある。
【００３９】
また、本発明の第６の目的は、より一層、高集積化され、しかも、ディスターブ耐性に優れ、高速動作、低消費電力を可能とする強誘電体型不揮発性半導体メモリ及びその駆動方法を提供することにある。
【００４０】
【課題を解決するための手段】
上記の第１〜第３の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されていることを特徴とする。
【００４１】
上記の第１〜第３の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、選択用トランジスタの構成、プレート線の構成が、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリと相違している。即ち、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする。
【００４２】
尚、第２の態様に係る強誘電体型不揮発性半導体メモリの好ましい形態においては、Ｎ個のメモリユニットは層間絶縁層を介して積層されていることが望ましい。
【００４３】
上記の第１〜第３の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、第２の電極の構成が、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリと相違している。即ち、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）２Ｎ個（但し、Ｎ≧１）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第（２ｎ−１）番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第（２ｎ−１）番目の選択用トランジスタを介してビット線に接続され、
第２ｎ番目のメモリユニットにおける共通の第１の電極は、第２ｎ番目の選択用トランジスタを介してビット線に接続され、
第（２ｎ−１）番目のメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルと、第２ｎ番目のメモリユニットを構成する第ｍ番目のメモリセルは、第２の電極を共有しており、該共有された第ｍ番目の第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする。
【００４４】
上記の第１〜第３の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、から成る第２のメモリユニットから構成され、
第１のサブメモリユニットは、層間絶縁層を介して、第２のサブメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されていることを特徴とする。
【００４５】
上記の第１〜第３の目的を達成するための本発明の第５の態様に係る強誘電体型不揮発性半導体メモリは、第２の電極の構成が、本発明の第４の態様に係る強誘電体型不揮発性半導体メモリと相違している。即ち、本発明の第５の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、
第１のメモリユニットにおける第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルと、第２のメモリユニットにおける第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルは、第２の電極を共有しており、該共有された第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする。
【００４６】
本発明の本発明の第４の態様若しくは第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、第１のビット線及び第２のビット線は同一のセンスアンプに接続されていることが好ましい。そして、この場合、第ｎ番目の第１の選択用トランジスタと、第ｎ番目の第２の選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。強誘電体型不揮発性半導体メモリの駆動方法に依り、１つのメモリセルに１ビットを記憶させることもできるし、対となったメモリセルに相補的なデータを記憶させることもできる。
【００４７】
本発明の本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００４８】
また、本発明の本発明の第３の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、Ｎ≧１を満足すればよく、実際的なＮの値として、例えば、１あるいは２のべき数（２，４，８・・・）を挙げることができる。
【００４９】
本発明の第１の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、複数のメモリセルに１つの選択用トランジスタを共有させる。そして、メモリユニットあるいはサブメモリユニットを三次元積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。
【００５０】
本発明の第２の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、更には、ロー方向のアドレス選択は選択用トランジスタとプレート線とによって構成された二次元マトリクスにて行う。例えば、８個の選択用トランジスタとプレート線８本とでローアドレスの選択単位を構成すれば、１６個のデコーダ／ドライバ回路で、例えば、６４ビットのメモリセルを選択することができる。従って、強誘電体型不揮発性半導体メモリの集積度が従来と同等でも、記憶容量は４倍とすることができる。また、アドレス選択における周辺回路や駆動配線数を削減することができる。
【００５１】
本発明の第１の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、メモリユニットあるいはサブメモリユニットを２層構成、４層構成、８層構成等の２p層構成（ｐ＝１，２，３・・・）とすることが好ましい。
【００５２】
本発明の第１の態様及び第２の態様に係る強誘電体型不揮発性半導体メモリの好ましい形態においては、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましく、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２の場合、上方に位置するメモリユニットの組のメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリユニットの組のメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましく、本発明の第４の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおいては、上方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。
【００５３】
上記の第１の目的を達成するための本発明の第６の態様に係る強誘電体型不揮発性半導体メモリは、
第１の電極と強誘電体層と第２の電極とから成るメモリセルが、層間絶縁層を介して積層されて成る強誘電体型不揮発性半導体メモリであって、
上方に位置するメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする。
【００５４】
本発明の第６の態様に係る強誘電体型不揮発性半導体メモリにおいては、メモリセルを、例えば２層構成、４層構成、８層構成等の２p層構成（ｐ＝１，２，３・・・）とすることができる。
【００５５】
本発明の第６の態様、若しくは、本発明の第１の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおける好ましい態様において、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００５６】
ところで、後述するキャパシタ部や、メモリユニット、サブメモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたキャパシタ部やメモリユニット、サブメモリユニットの段数だけ行わなければならない。従って、下段に位置するキャパシタ部やメモリユニット、サブメモリユニットほど、長時間の結晶化熱処理を受け、上段に位置するほど、キャパシタ部やメモリユニット、サブメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するキャパシタ部やメモリユニット、サブメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するキャパシタ部やメモリユニット、サブメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するキャパシタ部やメモリユニット、サブメモリユニットの特性劣化が生じる虞がある。尚、多段のキャパシタ部やメモリユニット、サブメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。
【００５７】
本発明の第６の態様、若しくは、本発明の第１の態様〜第５の態様に係る強誘電体型不揮発性半導体メモリにおける好ましい態様において、上方に位置するキャパシタ部やメモリユニット、サブメモリユニットを構成する強誘電体層の結晶化温度は、下方に位置するキャパシタ部やメモリユニット、サブメモリユニットを構成する強誘電体層の結晶化温度よりも低いので、積層されたキャパシタ部やメモリユニット、サブメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するキャパシタ部やメモリユニット、サブメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるキャパシタ部やメモリユニット、サブメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。
【００５８】
上記の第４の目的を達成するための本発明の第７の態様に係る強誘電体型不揮発性半導体メモリは、
強誘電体層を有するキャパシタ部を備えたメモリセルが、複数、配列されて成るメモリユニットを備え、選択されたメモリセルへのアクセス時、非選択のメモリセルにディスターブが発生する構造を有する強誘電体型不揮発性半導体メモリであって、
キャパシタ部に接続され、出力が負の温度特性を有する電源電圧回路を備えていることを特徴とする。
【００５９】
尚、本発明の第７の態様に係る強誘電体型不揮発性半導体メモリに、好ましい形態を含む本発明の第１の態様〜第６の態様に係る強誘電体型不揮発性半導体メモリを適用することができる。
【００６０】
このように、本発明の第７の態様に係る強誘電体型不揮発性半導体メモリにあっては、キャパシタ部に接続され、出力が負の温度特性を有する電源電圧回路が備えられているので、動作温度が高くなり、抗電圧が減少しても、電源電圧回路から出力される電圧も減少する結果、（１／２）Ｖccの値が減少し、非選択のメモリセルにおけるキャパシタ部の電荷反転を防止することができる。ここで、ディスターブとは、非選択のメモリセルのキャパシタ部の強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【００６１】
本発明の第７の態様に係る強誘電体型不揮発性半導体メモリにおいては、
キャパシタ部の一端はビット線に接続され、他端はプレート線に接続され、
電源電圧回路は、ビット線に接続され、若しくは、プレート線に接続され、若しくは、ビット線及びプレート線に接続されている構成とすることができる。
【００６２】
本発明の第７の態様に係る強誘電体型不揮発性半導体メモリにあっては、電源電圧回路は、
（ａ）参照電圧回路と、
（ｂ）参照電圧回路から出力された参照電圧が第１の入力部に入力される比較器と、
（ｃ）比較器からの出力電圧に従って、比較器からの出力電圧に負のフィードバックをかける回路、例えば、比較器からの出力電圧がゲート部に入力され、ドレイン領域が比較器の第２の入力部及びキャパシタ部に接続されたＰＭＯＳ型ＦＥＴ、
から成る構成とすることが望ましいが、電源電圧回路を参照電圧回路のみから構成することも可能である。尚、ＰＭＯＳ型ＦＥＴのドレイン領域がキャパシタ部に接続されているとは、具体的には、ビット線に接続され、あるいは又、プレート線に接続され、あるいは又、ビット線及びプレート線に接続されていることを意味する。
【００６３】
ここで、参照電圧回路は、一端が電源に接続された第１の抵抗素子と、一端が第１の抵抗素子の他端に接続され、他端が接地された第２の抵抗素子から成り、第１の抵抗素子と第２の抵抗素子との接続部から参照電圧が出力される構成とすることが、回路の簡素化の観点から好ましい。
【００６４】
そして、この場合、第１の抵抗素子及び第２の抵抗素子は負の温度特性を有し（即ち、温度が上昇するに従い、抵抗値が減少し）、第２の抵抗素子の抵抗値の温度変化量の絶対値は、第１の抵抗素子の抵抗値の温度変化量の絶対値よりも大きい構成とすることができる。ここで、抵抗値の温度変化量の絶対値とは、温度ｔ1゜Ｃにおける電気抵抗値をｒ1、温度ｔ2゜Ｃ（ｔ2＞ｔ1）における電気抵抗値をｒ2としたとき、｜ｒ2−ｒ1｜で表すことができる。具体的には、第１の抵抗素子及び第２の抵抗素子を抵抗体から構成することができる。より具体的には、例えば、第１の抵抗素子は不純物がドープされた半導体層から成り、第２の抵抗素子は、第１の抵抗素子を構成する半導体層の不純物濃度よりも低い濃度の不純物がドープされた半導体層から成る構成；第１の抵抗素子はＳｉ−Ｇｅ半導体層から成り、第２の抵抗素子はＳｉ半導体層から成る構成とすることができる。但し、第１の抵抗素子及び第２の抵抗素子は、これらの構成に限定するものではない。尚、第１の抵抗素子及び第２の抵抗素子は正の温度特性を有し（即ち、温度が上昇するに従い、抵抗値が増加し）、第２の抵抗素子の抵抗値の温度変化量の絶対値は、第１の抵抗素子の抵抗値の温度変化量の絶対値よりも小さい構成とすることもできる。
【００６５】
あるいは又、この場合、第１の抵抗素子は抵抗体から成り、第２の抵抗素子は、ドレイン部とゲート部が短絡された少なくとも１つのＰＭＯＳ型ＦＥＴ（場合によっては、かかるＰＭＯＳ型ＦＥＴを直列に接続した構造）から成る構成することもできる。
【００６６】
あるいは又、この場合、第１の抵抗素子は正の温度特性を有し（即ち、温度が上昇するに従い、抵抗値が増加し）、第２の抵抗素子は負の温度特性を有する（即ち、温度が上昇するに従い、抵抗値が減少する）構成とすることができる。具体的には、第１の抵抗素子はゲート部が接地されたＰＭＯＳ型ＦＥＴから成り、第２の抵抗素子は抵抗体から成る構成とすることができるが、これらの構成に限定するものではない。
【００６７】
上記の第４の目的を達成するための本発明の第８の態様に係る強誘電体型不揮発性半導体メモリは、
強誘電体層を有するキャパシタ部を備えたメモリセルが、複数、配列されて成るメモリユニットを備え、選択されたメモリセルへのアクセス時、非選択のメモリセルにディスターブが発生する構造を有する強誘電体型不揮発性半導体メモリであって、
キャパシタ部の一端はビット線に接続され、他端はプレート線に接続され、
ビット線に接続された、クランプ電圧が負の温度特性を有するクランプ回路を備えていることを特徴とする。
【００６８】
尚、本発明の第８の態様に係る強誘電体型不揮発性半導体メモリに、好ましい形態を含む本発明の第１の態様〜第６の態様に係る強誘電体型不揮発性半導体メモリを適用することができる。また、本発明の第７の態様に係る強誘電体型不揮発性半導体メモリと本発明の第８の態様に係る強誘電体型不揮発性半導体メモリとを組み合わせることもできる。
【００６９】
このように、本発明の第８の態様に係る強誘電体型不揮発性半導体メモリにあっては、クランプ電圧が負の温度特性を有する（即ち、温度が上昇するに従い、クランプ電圧が減少、あるいは低下する）クランプ回路がビット線に接続されているので、動作温度が高くなり、抗電圧が減少しても、ビット線の電圧（電位）が低い電圧（電位）にクランプされる結果、非選択のキャパシタ部の電荷反転を防止することができる。
【００７０】
本発明の第８の態様に係る強誘電体型不揮発性半導体メモリにおいては、プレート線に接続された電源電圧回路を更に備え、該電源電圧回路の出力は負の温度特性を有する構成とすることができる。プレート線に接続された電源電圧回路の構成としては、本発明の第７の態様に係る強誘電体型不揮発性半導体メモリにおけるプレート線に接続された電源電圧回路の構成と同様とすることができる。
【００７１】
本発明の第８の態様に係る強誘電体型不揮発性半導体メモリにあっては、クランプ回路は、ドレイン部とゲート部が短絡されたＰＭＯＳ型ＦＥＴを直列に接続した構造を有する構成とすることが望ましいが、これに限定するものではない。
【００７２】
上記の第５の目的を達成するための本発明の第９の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、各メモリセルを構成する第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｅ）共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路、
を備えていることを特徴とする。
【００７３】
本発明の第９の態様に係る強誘電体型不揮発性半導体メモリにおいては、選択用トランジスタ及び信号検出回路は半導体基板上に設けられており、メモリユニットは半導体基板上に形成された絶縁層上に設けられていることが好ましい。尚、メモリユニットの数は１であっても、２以上であってもよい。後者の場合、複数のメモリユニットが、層間絶縁層を介して積層されている構成とすることが好ましい。
【００７４】
上記の第５の目的を達成するための本発明の第１０の態様に係る強誘電体型不揮発性半導体メモリは、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリであり、
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、書込用トランジスタを介してビット線に接続され、各メモリセルを構成する第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｅ）検出用トランジスタ、及び、
（Ｆ）読出用トランジスタ、
を更に備え、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続され、
各メモリセルに記憶されたデータの読み出し時、読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする。
【００７５】
上記の第５の目的を達成するための本発明の第１１の態様に係る強誘電体型不揮発性半導体メモリは、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリであり、
（Ａ）ビット線と、
（Ｂ）書込用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｎ個の選択用トランジスタと、
（Ｅ）Ｎ個のメモリユニットのそれぞれを構成するメモリセルで共通とされたＭ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ番目（ｎ＝１，２・・・Ｎ）のメモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタ及び書込用トランジスタを介してビット線に接続され、（ｍ＝１，２・・・Ｍ）メモリセルを構成する第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
（Ｆ）検出用トランジスタ、及び、
（Ｇ）読出用トランジスタ、
を更に備え、
検出用トランジスタの一端は所定の電位を有する配線に接続され、他端は読出用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットを構成する各メモリセルに記憶されたデータの読み出し時、第ｎ番目の選択用トランジスタ及び読出用トランジスタが導通状態とされ、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により、検出用トランジスタの動作が制御されることを特徴とする。
【００７６】
本発明の第１１の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば２のべき数（２，４，８・・・）を挙げることができる。
【００７７】
本発明の第９の態様、第１０の態様若しくは第１１の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍの値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２を満足することが望ましい。
【００７８】
本発明の第１０の態様若しくは第１１の態様に係る強誘電体型不揮発性半導体メモリにおいては、例えば、シリコン半導体基板に各種のトランジスタを作製し、かかる各種のトランジスタ上に絶縁層を形成し、この絶縁層上にメモリセルを形成することが、セル面積の縮小化といった観点から好ましい。場合によっては、複数のメモリユニットを層間絶縁層を介して積層してもよい。即ち、本発明の第１０の態様あるいは第１１の態様に係る強誘電体型不揮発性半導体メモリに、更には、メモリユニットの数が２以上である本発明の第９の態様に係る強誘電体型不揮発性半導体メモリに、好ましい形態を含む本発明の第１の態様〜第６の態様に係る強誘電体型不揮発性半導体メモリを適用することができる。ここで、絶縁層あるいは層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することができる。更には、本発明の第９の態様、第１０の態様若しくは第１１の態様に係る強誘電体型不揮発性半導体メモリと、本発明の第７の態様若しくは第８の態様に係る強誘電体型不揮発性半導体メモリとを組み合わせることもできる。
【００７９】
本発明の第１０の態様に係る強誘電体型不揮発性半導体メモリの具体的な構成として、各種のトランジスタをＦＥＴから構成する場合、書込用トランジスタの一方のソース／ドレイン領域はビット線に接続され、他方のソース／ドレイン領域は共通の第１の電極に接続され、検出用トランジスタの一方のソース／ドレイン領域は、所定の電位を有する配線（例えば、不純物層から構成された電源線）に接続され、他方のソース／ドレイン領域は、読出用トランジスタの一方のソース／ドレイン領域に接続され、読出用トランジスタの他方のソース／ドレイン領域はビット線に接続され、更に、共通の第１の電極（あるいは、書込用トランジスタの他方のソース／ドレイン領域）は、検出用トランジスタのゲート電極に接続されている構成とすることができる。尚、検出用トランジスタの他方のソース／ドレイン領域が読出用トランジスタの一方のソース／ドレイン領域に接続された構成には、検出用トランジスタの他方のソース／ドレイン領域と読出用トランジスタの一方のソース／ドレイン領域とが１つのソース／ドレイン領域を占める構成が包含される。
【００８０】
本発明の第１１の態様に係る強誘電体型不揮発性半導体メモリの具体的な構成として、各種のトランジスタをＦＥＴから構成する場合、書込用トランジスタの一方のソース／ドレイン領域はビット線に接続され、他方のソース／ドレイン領域は、Ｎ個の選択用トランジスタのそれぞれの一方のソース／ドレイン領域に接続され、第ｎ番目の選択用トランジスタの他方のソース／ドレイン領域は、第ｎ番目のメモリユニットを構成する共通の第１の電極に接続され、検出用トランジスタの一方のソース／ドレイン領域は、所定の電位を有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタの一方のソース／ドレイン領域に接続され、読出用トランジスタの他方のソース／ドレイン領域はビット線に接続され、更に、各メモリユニットを構成する共通の第１の電極（あるいは、書込用トランジスタの他方のソース／ドレイン領域）は、検出用トランジスタのゲート電極に接続されている構成とすることができる。尚、検出用トランジスタの他方のソース／ドレイン領域が読出用トランジスタの一方のソース／ドレイン領域に接続された構成には、検出用トランジスタの他方のソース／ドレイン領域と読出用トランジスタの一方のソース／ドレイン領域とが１つのソース／ドレイン領域を占める構成が包含される。
【００８１】
本発明の第９の態様に係る強誘電体型不揮発性半導体メモリにおいては、１つの選択用トランジスタと信号検出回路とに対して、Ｍ個のメモリセルが設けられているが故に、１ビット当たりのセル面積を減少させることができる。また、本発明の第１０の態様に係る強誘電体型不揮発性半導体メモリにおいては、１つの書込用トランジスタと１つの検出用トランジスタと１つの読出用トランジスタに対して、Ｍ個のメモリセルが設けられているが故に、１ビット当たりのセル面積を減少させることができる。更には、本発明の第１１の態様に係る強誘電体型不揮発性半導体メモリにおいては、１つの書込用トランジスタと１つの検出用トランジスタと１つの読出用トランジスタとＮ個の選択用トランジスタに対して、Ｍ×Ｎ個のメモリセルが設けられているが故に、１ビット当たりのセル面積を一層減少させることができる。しかも、共通の第１の電極の電位変化を信号検出回路によって検出し、あるいは又、各メモリセルに記憶されたデータに基づき共通の第１の電極に生じた電位により検出用トランジスタの動作が制御されるが、第１の電極はＭ個のメモリセルに共通であるが故に、第１の電極に一種の追加の負荷容量が付加された状態となっている。その結果、データの読み出し時、プレート線に電圧を印加した際、第１の電極の電位上昇を抑制することができ、第１の電極と第２の電極との間に十分な電位差が生じる結果、強誘電体層に確実に分極反転が発生する。
【００８２】
上記の第６の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの駆動方法は、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ及び電位立ち下げにて行うことを特徴とする。
【００８３】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの駆動方法（以下、本発明の第１の態様に係る駆動方法と略称する）においては、
第１のビット線と第２のビット線との間に、第１のメモリセル及び第２のメモリセルのそれぞれに記憶されたデータをラッチするための２Ｎ個のラッチ回路が設けられており、
第（２ｎ−１）番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルへのデータの再書き込みを行い、第２ｎ番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルへのデータの再書き込みを行う構成とすることができる。即ち、プレート線を共有した（即ち、対となった）第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルのそれぞれに、１ビットを記憶することができ、これによって、強誘電体型不揮発性半導体メモリの高集積化を図ることができる。尚、このような構成の本発明の第１の態様に係る駆動方法を、本発明の第１の構成に係る駆動方法と呼ぶ。
【００８４】
本発明の第１の構成に係る駆動方法においては、第１のメモリセルに記憶されたデータの読み出しを行うとき、第１の選択用トランジスタをオン状態とし、第２の選択用トランジスタをオフ状態とし、且つ、第２のビット線に参照電位を印加し、第２のメモリセルに記憶されたデータの読み出しを行うとき、第２の選択用トランジスタをオン状態とし、第１の選択用トランジスタをオフ状態とし、且つ、第１のビット線に参照電位を印加する構成とすることができる。
【００８５】
尚、本発明の第１の構成に係る駆動方法においては、選択用トランジスタがオフ状態において、プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを行うために、プレート線の電位立ち上げを行い、その後、選択用トランジスタをオン状態とすることが望ましい。また、プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出しを行った後、データをラッチ回路にラッチし、一旦、これらのメモリセルに２値データの一方（例えば、データ「０」）を書き込み、その後、プレート線の電位立ち下げを行い、次いで、これらのメモリセルへのデータ（例えば、データ「１」）の再書き込みを行うことが望ましい。
【００８６】
あるいは又、本発明の第１の態様に係る駆動方法においては、
Ｎ≧２であり、
第１のビット線と第２のビット線との間には、第１のメモリセル及び第２のメモリセルに記憶されたデータをラッチするためのＮ個のラッチ回路が設けられており、
第ｎ番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルへのデータの再書き込みを行う構成とすることができる。即ち、プレート線を共有した（即ち、対となった）第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに、相補的なデータ構成の１ビットを記憶することができる。尚、このような構成の本発明の第１の態様に係る駆動方法を、本発明の第２の構成に係る駆動方法と呼ぶ。
【００８７】
本発明の第２の構成に係る駆動方法においては、第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルと、第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルとは、対となって相補的なデータを記憶する構成とすることができる。
【００８８】
尚、本発明の第２の構成に係る駆動方法においても、選択用トランジスタがオフ状態において、プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを行うために、プレート線の電位立ち上げを行い、その後、選択用トランジスタをオン状態とすることが望ましい。また、プレート線を共有した第１のサブメモリユニットにおける第１のメモリセル及び第２のサブメモリユニットにおける第２のメモリセルに記憶されたデータの読み出しを行った後、データをラッチ回路にラッチし、一旦、これらのメモリセルに２値データの一方（例えば、データ「０」）を書き込み、その後、プレート線の電位立ち下げを行い、次いで、これらのメモリセルへのデータ（例えば、データ「１」）の再書き込みを行うことが望ましい。
【００８９】
上記の第６の目的を達成するための本発明の第１２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
更に、第１のビット線と第２のビット線との間には、第１のメモリセル及び第２のメモリセルに記憶されたデータをラッチするためのＰ個のラッチ回路が設けられていることを特徴とする。
【００９０】
本発明の第１２の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧１であり、Ｐ＝２Ｎを満たす構成とすることができる。尚、このような構成の本発明の強誘電体型不揮発性半導体メモリを、本発明の第１２Ａの態様に係る強誘電体型不揮発性半導体メモリと呼ぶ。このような構成とすることで、本発明の第１の構成に係る駆動方法を実行することができる。尚、本発明の第１２Ａの態様に係る強誘電体型不揮発性半導体メモリにおいては、第（２ｎ−１）番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルに記憶されたデータをラッチし、第２ｎ番目のラッチ回路は、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに記憶されたデータをラッチすることが好ましい。
【００９１】
あるいは又、本発明の第１２の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２であり、Ｐ＝Ｎを満たす構成とすることができる。尚、このような構成の本発明の強誘電体型不揮発性半導体メモリを、本発明の第１２Ｂの態様に係る強誘電体型不揮発性半導体メモリと呼ぶ。このような構成とすることで、本発明の第２の構成に係る駆動方法を実行することができる。尚、本発明の第１２Ｂの態様に係る強誘電体型不揮発性半導体メモリにおいては、第ｎ番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに記憶されたデータをラッチすることが好ましい。
【００９２】
上記の第６の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの駆動方法（以下、本発明の第２の態様に係る駆動方法と呼ぶ場合がある）は、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ及び電位立ち下げにて行うことを特徴とする。
【００９３】
上記の第６の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリの駆動方法（以下、本発明の第３の態様に係る駆動方法と呼ぶ場合がある）は、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリの駆動方法であって、
Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出しを、先ず、該プレート線にパルスを与え、次いで、Ｎ個の選択用トランジスタを順次選択して行うことを特徴とする。
【００９４】
本発明の第２の態様若しくは第３の態様に係る駆動方法にあっては、Ｎ個のメモリユニットは層間絶縁層を介して積層されていることが好ましい。そして、この場合、好ましい形態を含む本発明の第６の態様に係る強誘電体型不揮発性半導体メモリを適用することができる。
【００９５】
上記の第６の目的を達成するための本発明の第１３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されている強誘電体型不揮発性半導体メモリであって、
更に、ビット線には、メモリセルに記憶されたデータをラッチするため、少なくともＮ個のラッチ回路が接続されていることを特徴とする。
【００９６】
本発明の第１３の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のラッチ回路は、第ｎ番目のメモリユニットのそれぞれを構成するメモリセルに記憶されたデータをラッチすることが好ましい。また、Ｎ個のメモリユニットは層間絶縁層を介して積層されていることが望ましい。
【００９７】
尚、本発明の第１２の態様若しくは第１３の態様の好ましい形態に係る強誘電体型不揮発性半導体メモリに、好ましい形態を含む本発明の第１の態様〜第６の態様に係る強誘電体型不揮発性半導体メモリを適宜適用することができる。
【００９８】
即ち、例えば、本発明の第１２Ａの態様に係る強誘電体型不揮発性半導体メモリにおいては、一層の高集積化を達成するために、強誘電体型不揮発性半導体メモリを構成する第１のメモリユニットと、この強誘電体型不揮発性半導体メモリと第１のビット線の延在する方向に隣接した強誘電体型不揮発性半導体メモリを構成する第１のメモリユニットとを層間絶縁層を介して積層し、強誘電体型不揮発性半導体メモリを構成する第２のメモリユニットと、この強誘電体型不揮発性半導体メモリと第２のビット線の延在する方向に隣接した強誘電体型不揮発性半導体メモリを構成する第２のメモリユニットとを層間絶縁層を介して積層した構成とすることができる。
【００９９】
また、例えば、本発明の第１２Ｂの態様に係る強誘電体型不揮発性半導体メモリにおいては、一層の高集積化を達成するために、第１のメモリユニットを構成する第１のサブメモリユニットのそれぞれは層間絶縁層を介して積層されており、第２のメモリユニットを構成する第２のサブメモリユニットのそれぞれは層間絶縁層を介して積層されている構成とすることができる。あるいは又、第１のメモリユニットを構成する第１のサブメモリユニットと第２のメモリユニットを構成する第２のサブメモリユニットとは、層間絶縁層を介して積層されている構成とすることもできる。
【０１００】
あるいは又、本発明の第１２の態様若しくは第１３の態様に係る強誘電体型不揮発性半導体メモリに、好ましい形態を含む本発明の第７の態様〜第１１の態様に係る強誘電体型不揮発性半導体メモリを適用することもできる。
【０１０１】
本発明の第１２の態様若しくは第１３の態様に係る強誘電体型不揮発性半導体メモリあるいは又、本発明の第２の態様若しくは第３の態様に係る駆動方法において、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、本発明の第１２Ａの態様に係る強誘電体型不揮発性半導体メモリあるいは第１の構成に係る駆動方法では、Ｎ≧１を満足すればよく、実際的なＮの値として、例えば、１、及び、２のべき数（２，４，８・・・）を挙げることができる。また、本発明の第１２Ｂの態様に係る強誘電体型不揮発性半導体メモリあるいは第２の構成に係る駆動方法では、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば２のべき数（２，４，８・・・）を挙げることができる。
【０１０２】
本発明の第１２の態様若しくは第１３の態様に係る強誘電体型不揮発性半導体メモリあるいは強誘電体型不揮発性半導体メモリの駆動方法におけるラッチ回路は、周知のラッチ回路から構成すればよい。
【０１０３】
本発明の第１２の態様に係る強誘電体型不揮発性半導体メモリあるいは本発明の第１の態様に係る駆動方法においては、第１及び第２の選択用トランジスタに複数の第１及び第２のメモリセルが並列に接続されており、しかも、第１及び第２のメモリセルにおいてプレート線が共通化されているので、強誘電体型不揮発性半導体メモリの高集積化を達成することができる。しかも、本発明の第１の態様に係る駆動方法においては、プレート線を共有した第１のメモリセル及び第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを１回のプレート線の電位立ち上げ及び電位立ち下げにて行うので、各メモリセルがディスターブを受ける回数を少なくすることができるし、高速動作、低消費電力が可能となる。また、本発明の第１２の態様若しくは第１３の態様に係る強誘電体型不揮発性半導体メモリにおいては、ラッチ回路を備えているので、メモリセルへのデータの再書き込み、あるいは又、第１及び第２のメモリセルへのデータの再書き込みを確実に行うことができる。
【０１０４】
本発明の第２の態様に係る駆動方法においては、Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ及び電位立ち下げにて行うので、各メモリセルがディスターブを受ける回数を少なくすることができるし、高速動作、低消費電力が可能となる。また、本発明の第３の態様に係る駆動方法においては、Ｎ個のメモリユニットにおいて、プレート線を共有したメモリセルに記憶されたデータの読み出しを、先ず、該プレート線にパルスを与え、次いで、Ｎ個の選択用トランジスタを順次選択して行うので、各メモリセルがディスターブを受ける回数を少なくすることができるし、高速動作、低消費電力が可能となる。
【０１０５】
本発明の強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【０１０６】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【０１０７】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【０１０８】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【０１０９】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【０１１０】
本発明の第６の態様、若しくは、本発明の第１の態様〜第５の態様及び第７の態様〜第１２の態様に係る強誘電体型不揮発性半導体メモリにおける好ましい態様においては、上述した強誘電体層を構成する材料を適宜選択することによって、上方に位置するメモリセルを構成する強誘電体層の結晶化温度を、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低くすることができ、あるいは又、上方に位置するメモリユニットあるいはサブメモリユニットを構成するメモリセルの強誘電体層の結晶化温度を、下方に位置するメモリユニットあるいはサブメモリユニットを構成するメモリセルの強誘電体層の結晶化温度よりも低くすることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【０１１１】
［表１］
材料名 結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【０１１２】
本発明の各種の態様の強誘電体型不揮発性半導体メモリにおいては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることもできるし、第２の電極とは別途に形成され、第２の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルあるいはキャパシタ部に相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【０１１３】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【０１１４】
本発明において、第１の電極及び第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極材料層あるいは第２の電極材料層を形成した後の工程において、第１の電極材料層あるいは第２の電極材料層をパターニングすればよい。第１の電極材料層あるいは第２の電極材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の電極材料層や第２の電極材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の電極材料層や第２の電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【０１１５】
本発明において、層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【０１１６】
選択用トランジスタ（スイッチング用トランジスタ）や各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。共通の第１の電極と選択用トランジスタとの電気的な接続は、共通の第１の電極と選択用トランジスタとの間に形成された絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる絶縁層に設けられた接続孔（コンタクトホール）及び絶縁層上に形成された配線層を介して行うことができる。尚、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【０１１７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【０１１８】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第６の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）に関する。実施の形態１の不揮発性メモリの回路図を図１に示し、模式的な一部断面図を図２に示す。尚、図１には、２つの不揮発性メモリＭ1，Ｍ2を示すが、これらの不揮発性メモリは同じ回路である。以下の説明においては、不揮発性メモリＭ1についての説明を行う。
【０１１９】
この不揮発性メモリＭ1は、ビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成された選択用トランジスタＴＲ1と、Ｎ個（但し、Ｎ≧２であり、実施の形態１においてはＮ＝２）のメモリユニットＭＵ11，ＭＵ12と、プレート線から構成されている。メモリユニットＭＵ11は、Ｍ個（但し、Ｍ≧２であり、実施の形態１においてはＭ＝４）のメモリセルＭＣ11m（ｍ＝１，２，３，４）から構成されている。また、メモリユニットＭＵ12も、Ｍ個（Ｍ＝４）のメモリセルＭＣ12m（ｍ＝１，２，３，４）から構成されている。プレート線の数は、Ｍ×Ｎ本（実施の形態１においては、８本）であり、ＰＬ1m，ＰＬ2m（ｍ＝１，２，３，４）で表している。選択用トランジスタＴＲ1のゲート電極に接続されたワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬ1m，ＰＬ2mは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１２０】
また、メモリユニットＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。そして、各メモリユニットＭＵ11，ＭＵ12において、メモリセルＭＣ11m，ＭＣ12mの第１の電極２１，３１は共通である。この共通の第１の電極２１，３１を、便宜上、共通ノードＣＮ11，ＣＮ12と呼ぶ。共通ノードＣＮ11，ＣＮ12（共通の第１の電極２１，３１）は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続されている。また、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットＭＵ11，ＭＵ12において、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ11m，ＭＣ12mの第２の電極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ1m，ＰＬ2mに接続されている。具体的には、メモリユニットＭＵ11におけるメモリセルＭＣ11mの第２の電極２３は、それぞれ、プレート線ＰＬ1mに接続されており、メモリユニットＭＵ12におけるメモリセルＭＣ12mの第２の電極３３は、それぞれ、プレート線ＰＬ2mに接続されている。
【０１２１】
実施の形態１においては、２つのメモリユニットＭＵ11，ＭＵ12は、それぞれ、層間絶縁層２６を介して積層されている。メモリユニットＭＵ12は絶縁膜３６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ1は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。また、他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して共通ノードＣＮ11に接続され、更に、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して共通ノードＣＮ12に接続されている。
【０１２２】
ここで、ワード線ＷＬ1は、図２の紙面垂直方向に延びている。また、第２の電極２３は、図２の紙面垂直方向に隣接するメモリユニットＭＵ21を構成するメモリセルと共通であり、プレート線ＰＬ1mを兼ねている。更には、第２の電極３２も、図２の紙面垂直方向に隣接するメモリユニットＭＵ22を構成するメモリセルと共通であり、プレート線ＰＬ2mを兼ねている。各メモリセルを結ぶこれらの各プレート線は、図２の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ11MとメモリセルＭＣ12Mとは、垂直方向に揃っている。このような構造にすることによって、メモリユニットの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１２３】
尚、図１に示した不揮発性メモリＭ2は、図２の模式的な一部断面図において、上述のとおり、不揮発性メモリＭ1と紙面垂直方向に隣接している。
【０１２４】
更には、ビット線ＢＬ1は、センスアンプＳＡに接続されている。尚、ビット線ＢＬ2も同じセンスアンプＳＡに接続されているが、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発性メモリとも共有されている。
【０１２５】
そして、各メモリセルＭＣ11m，ＭＣ12m（ｍ＝１，２，３，４）に１ビットがデータとして記憶される。実際の不揮発性メモリにおいては、この８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０１２６】
実施の形態１の不揮発性メモリにデータを書き込む方法の一例を、以下、説明する。尚、一例として、メモリセルＭＣ111にデータを書き込むものとする。図３に動作波形を示す。尚、図３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１２７】
（１−１Ａ）待機状態では、ビット線ＢＬ1、ワード線ＷＬ1、全プレート線ＰＬ1m，ＰＬ2mが０ボルトとなっている。更には、共通ノードＣＮ11，ＣＮ12も０ボルトで浮遊状態となっている。
【０１２８】
（１−２Ａ）データ書き込みの開始時、選択プレート線ＰＬ11の電位をＶccとし、非選択プレート線ＰＬ1k（ｋ＝２，３，４），ＰＬ2k（ｋ＝１，２，３，４）の電位を（１／２）Ｖccとする。これによって、浮遊状態の共通ノードＣＮ11，ＣＮ12の電位は、プレート線ＰＬ1M，ＰＬ2Mとのカップリングにより、概ね（１／２）Ｖcc近傍まで上昇する。また、選択メモリセルＭＣ111にデータ「１」を書き込む場合には、ビット線ＢＬ1の電位をＶccとし、データ「０」を書き込む場合には、ビット線ＢＬ1の電位を０ボルトとする。
【０１２９】
（１−３Ａ）その後、選択用トランジスタＴＲ1をオン状態とする。これによって、共通ノードＣＮ11，ＣＮ12の電位は、選択メモリセルＭＣ111にデータ「１」を書き込む場合には、Ｖccとなり、データ「０」を書き込む場合には、０ボルトとなる。尚、選択プレート線ＰＬ11にはＶccが印加された状態にあるので、共通ノードＣＮ11，ＣＮ12の電位が０ボルトの場合、選択メモリセルＭＣ111にデータ「０」が書き込まれる。一方、共通ノードＣＮ11，ＣＮ12の電位がＶccの場合、選択メモリセルＭＣ111には何らデータが書き込まれない。
【０１３０】
（１−４Ａ）次いで、選択プレート線ＰＬ11の電位を０ボルトとする。共通ノードＣＮ11，ＣＮ12の電位がＶccの場合、選択メモリセルＭＣ111にデータ「１」が書き込まれる。選択メモリセルＭＣ111に既にデータ「０」が書き込まれている場合には、選択メモリセルＭＣ111に何ら変化は生じない。
【０１３１】
（１−５Ａ）その後、ビット線ＢＬ1を０ボルトと印加する。
【０１３２】
（１−６Ａ）更に、非選択プレート線ＰＬ1k，ＰＬ2kを０ボルトとし、選択用トランジスタＴＲ1をオフ状態とする。
【０１３３】
他のメモリセルＭＣ11m（ｍ＝２，３，４），ＭＣ12m（ｍ＝１，２，３，４）にデータを書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルＭＣ11k，ＭＣ12kに（±１／２）Ｖccのディスターブが発生するが、Ｖccの値を適切に設定することによって、非選択メモリセルＭＣ11k，ＭＣ12kにおけるデータの破壊を確実に防止することができる。
【０１３４】
次に、実施の形態１の不揮発性メモリからデータを読み出し、データを再書き込みする動作を、以下、説明する。尚、一例として、プレート線ＰＬ11に接続されたメモリセルＭＣ111からデータを読み出し、データを再書き込みするものとする。図４に動作波形を示す。
【０１３５】
（１−１Ｂ）待機状態では、ビット線ＢＬ1、ワード線ＷＬ1、全プレート線ＰＬ1m，ＰＬ2mが０ボルトとなっている。更には、共通ノードＣＮ11，ＣＮ12も０ボルトで浮遊状態となっている。
【０１３６】
（１−２Ｂ）データ読み出し時、選択プレート線ＰＬ11にＶccを印加する。このとき、選択メモリセルＭＣ111にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮ11，ＣＮ12の電位が上昇する。一方、選択メモリセルＭＣ111にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮ11，ＣＮ12の電位は殆ど上昇しない。即ち、共通ノードＣＮ11，ＣＮ12は、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬ1k（ｋ＝２，３，４），ＰＬ2k（ｋ＝１，２，３，４）にカップリングされているので、共通ノードＣＮ11，ＣＮ12の電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ111に記憶されたデータに依存して共通ノードＣＮ11，ＣＮ12の電位に変化が生じる。従って、選択メモリセルＭＣ111の強誘電体層には、分極反転に十分な電界を与えることができる。
【０１３７】
（１−３Ｂ）次に、ビット線ＢＬ1を浮遊状態とし、選択用トランジスタＴＲ1をオン状態とする。これによって、選択メモリセルＭＣ111に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ11，ＣＮ12）に生じた電位により、ビット線ＢＬ1に電位が生じる。
【０１３８】
（１−４Ｂ）次いで、選択用トランジスタＴＲ1をオフ状態とする。そして、かかるビット線ＢＬ1の電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読み出し動作を完了する。
【０１３９】
以上の動作によって、選択メモリセルに記憶されていたデータが一旦破壊されてしまうので、データの再書き込み動作を行う。
【０１４０】
（１−５Ｂ）そのために、先ず、ビット線ＢＬ1をセンスアンプＳＡによって充放電させ、ビット線ＢＬ1にＶcc又は０ボルトを印加する。
【０１４１】
（１−６Ｂ）そして、非選択プレート線ＰＬ1k（ｋ＝２，３，４），ＰＬ2k（ｋ＝１，２，３，４）の電位を（１／２）Ｖccとする。
【０１４２】
（１−７Ｂ）その後、選択用トランジスタＴＲ1をオン状態とする。これによって、共通ノードＣＮ11，ＣＮ12の電位はビット線ＢＬ1の電位と等しくなる。即ち、選択メモリセルＭＣ111に記憶されていたデータが「１」の場合には、共通ノードＣＮ11，ＣＮ12の電位はＶccとなり、選択メモリセルＭＣ111に記憶されていたデータが「０」の場合には、共通ノードＣＮ11，ＣＮ12の電位は０ボルトとなる。選択プレート線ＰＬ11の電位はＶccのままであるが故に、共通ノードＣＮ11，ＣＮ12の電位が０ボルトの場合、選択メモリセルＭＣ111にはデータ「０」が再書き込みされる。
【０１４３】
（１−８Ｂ）次に、選択プレート線ＰＬ11の電位を０ボルトとする。これによって、選択メモリセルＭＣ111に記憶されていたデータが「１」の場合には、共通ノードＣＮ11，ＣＮ12の電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣ111にデータ「０」が既に再書き込みされていた場合には、選択メモリセルＭＣ111に変化は生じない。
【０１４４】
（１−９Ｂ）その後、ビット線ＢＬ1を０ボルトとする。
【０１４５】
（１−１０Ｂ）最後に、非選択プレート線ＰＬ1k，ＰＬ2kを０ボルトとし、選択用トランジスタＴＲ1をオフ状態とする。
【０１４６】
他のメモリセルＭＣ11m（ｍ＝２，３，４），ＭＣ12m（ｍ＝１，２，３，４）からデータを読み出し、データを再書き込みする場合には、同様の操作を繰り返す。
【０１４７】
実施の形態１の不揮発性メモリにおいては、メモリユニットＭＵ11を構成する各メモリセルＭＣ11mにおける強誘電体層２２と、メモリユニットＭＵ12を構成する各メモリセルＭＣ12mにおける強誘電体層３２とを同一の材料から構成してもよいが、本発明の第６の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層３２の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層２２の結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２，３２を、以下の表２に例示する材料から構成することができる。
【０１４８】

Figure 0004670177
【０１４９】
以下、このような構成の不揮発性メモリの製造方法を説明するが、他の実施の形態あるいはその変形における不揮発性メモリも、実質的に同様の方法で製造することができる。
【０１５０】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４を形成する。
【０１５１】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、コンタクトプラグ１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【０１５２】
［工程−１２０］
次に、他方のソース／ドレイン領域１４の上方の絶縁層１６に開口部１７をＲＩＥ法にて形成した後、かかる開口部１７内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトプラグ）１８を完成させる。ビット線ＢＬは、下層絶縁層上を、図の左右方向に接続孔１８と接触しないように延びている。
【０１５３】
尚、接続孔１８は、絶縁層１６に形成された開口部１７内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１８の頂部が絶縁層１６の表面に延在していてもよい。タングステンにて開口部１７を埋め込み、接続孔１８を形成する条件を、以下の表３に例示する。尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部１７内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【０１５４】
［表３］
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【０１５５】
［工程−１３０］
次に、絶縁層１６上に、酸化チタンから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１を得ることができる。尚、以下の工程においても、第１の電極材料層を形成する前に、層間絶縁層上に密着層を形成することが望ましい。
【０１５６】
［工程−１４０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させる。
【０１５７】
［工程−１５０］
次に、ＩｒＯ2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ2-X層、Ｂｉ2ＳｒＴａ2Ｏ9薄膜を順次、パターニングして、第２の電極２３及び強誘電体層２２を形成する。エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。
【０１５８】
［工程−１６０］
その後、
・層間絶縁層２６の形成及び平坦化処理
・開口部２７の形成及び接続孔２８の形成
・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び第２の電極３３の形成
・絶縁膜３６Ａの形成
を、順次、行う。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【０１５９】
尚、各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜３６Ａの形成完了後、第２の電極２３、第２の電極３３を接続孔（ビアホール）によって接続し、併せて、絶縁膜３６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【０１６０】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表４に例示する。尚、表４中、「ｔｈｄ」は、テトラメチルヘプタンジオンの略である。また、表４に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【０１６１】
Figure 0004670177
【０１６２】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【０１６３】
［表５］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【０１６４】
Figure 0004670177
【０１６５】
［表７］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１６６】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表８に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【０１６７】
［表８］
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【０１６８】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表９に例示する。
【０１６９】
［表９］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【０１７０】
（実施の形態２）
実施の形態２は、本発明の第２の態様に係る不揮発性メモリに関する。実施の形態２の不揮発性メモリの回路図を図５に示し、模式的な一部断面図を図６に示す。尚、図５には、２つの不揮発性メモリＭ1，Ｍ2を示すが、これらの不揮発性メモリは同じ回路である。以下の説明においては、不揮発性メモリＭ1についての説明を行う。
【０１７１】
この不揮発性メモリＭ1は、ビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、実施の形態２においてはＮ＝２）の選択用トランジスタＴＲ11，ＴＲ12と、Ｎ個（実施の形態２においてはＮ＝２）のメモリユニットＭＵ11，ＭＵ12と、プレート線から構成されている。第１番目のメモリユニットＭＵ11は、Ｍ個（但し、Ｍ≧２であり、実施の形態２においてはＭ＝４）のメモリセルＭＣ11m（ｍ＝１，２，３，４）から構成されている。また、第２番目のメモリユニットＭＵ12も、Ｍ個（Ｍ＝４）のメモリセルＭＣ12m（ｍ＝１，２，３，４）から構成されている。プレート線の数は、Ｍ本（実施の形態２においては４本）であり、ＰＬm（ｍ＝１，２，３，４）で表している。第１の選択用トランジスタＴＲ11のゲート電極に接続されたワード線ＷＬ11、第２の選択用トランジスタＴＲ12のゲート電極に接続されたワード線ＷＬ12は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１７２】
また、第１のメモリユニット第１のＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第２のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極３１と強誘電体層３２と第２の電極３３とから成る。そして、各メモリユニットＭＵ11，ＭＵ12において、メモリセルの第１の電極２１，３１は共通である。この共通の第１の電極２１，３１を、便宜上、共通ノードＣＮ11，ＣＮ12と呼ぶ。第１番目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）は、第１番目の選択用トランジスタＴＲ11を介してビット線ＢＬ1に接続されている。また、第２番目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）は、第２番目の選択用トランジスタＴＲ12を介してビット線ＢＬ1に接続されている。更には、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ1nmの第２の電極は、メモリユニット間（ＭＵ11，ＭＵ12）で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。具体的には、第１番目のメモリユニットＭＵ11において、メモリセルＭＣ11mの第２の電極２３は、プレート線ＰＬmに接続されている。また、第２番目のメモリユニットＭＵ12において、メモリセルＭＣ12mの第２の電極３３は、プレート線ＰＬmに接続されている。
【０１７３】
実施の形態２の不揮発性メモリにおいては、第１のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mにおける強誘電体層２２と、第２のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mにおける強誘電体層３２とを同一の材料から構成してもよいが、本発明の第６の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層３２の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層２２の結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２，３２を、表２に例示した材料から構成することができる。
【０１７４】
実施の形態２においては、２つのメモリユニットＭＵ11，ＭＵ12は、それぞれ、層間絶縁層２６を介して積層されている。メモリユニットＭＵ12は絶縁膜３６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ11，ＴＲ12は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲ11及び第２の選択用トランジスタＴＲ12の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。また、第１の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して第１の共通ノードＣＮ11に接続されている。更には、第２の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４は、接続孔１８、絶縁層１６上に形成された接続部２５、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して第２の共通ノードＣＮ12に接続されている。
【０１７５】
ここで、ワード線ＷＬ1は、図６の紙面垂直方向に延びている。また、第２の電極２３は、図６の紙面垂直方向に隣接するメモリユニットＭＵ21を構成するメモリセルと共通であり、プレート線ＰＬmを兼ねている。更には、第２の電極３２も、図６の紙面垂直方向に隣接するメモリユニットＭＵ22を構成するメモリセルと共通であり、プレート線ＰＬmを兼ねている。各メモリセルを結ぶこれらの各プレート線は、図６の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ11MとメモリセルＭＣ12Mとは、垂直方向に揃っている。このような構造にすることによって、メモリユニットの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１７６】
尚、図５に示した不揮発性メモリＭ2は、図６の模式的な一部断面図において、上述のとおり、不揮発性メモリＭ1と紙面垂直方向に隣接している。
【０１７７】
更には、ビット線ＢＬ1は、センスアンプＳＡに接続されている。尚、ビット線ＢＬ2も同じセンスアンプＳＡに接続されているが、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発性メモリとも共有されている。
【０１７８】
そして、各メモリセルＭＣ11m，ＭＣ12m（ｍ＝１，２，３，４）に１ビットがデータとして記憶される。実際の不揮発性メモリにおいては、この８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０１７９】
実施の形態２の不揮発性メモリにデータを書き込む方法の一例を、以下、説明する。尚、一例として、メモリセルＭＣ111にデータを書き込むものとする。図７に動作波形を示す。尚、図７中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１８０】
（２−１Ａ）待機状態では、ビット線ＢＬ1、ワード線ＷＬ11，ＷＬ12、全プレート線ＰＬmが０ボルトとなっている。更には、共通ノードＣＮ11，ＣＮ12も０ボルトで浮遊状態となっている。
【０１８１】
（２−２Ａ）データ書き込みの開始時、選択プレート線ＰＬ1の電位をＶccとし、非選択プレート線ＰＬk（ｋ＝２，３，４）の電位を（１／２）Ｖccとする。これによって、浮遊状態の共通ノードＣＮ11，ＣＮ12の電位は、プレート線ＰＬMとのカップリングにより、概ね（１／２）Ｖcc近傍まで上昇する。また、選択メモリセルＭＣ111にデータ「１」を書き込む場合には、ビット線ＢＬ1の電位をＶccとし、データ「０」を書き込む場合には、ビット線ＢＬ1の電位を０ボルトとする。
【０１８２】
（２−３Ａ）その後、第１の選択用トランジスタＴＲ11をオン状態とする。これによって、第１の共通ノードＣＮ11の電位は、選択メモリセルＭＣ111にデータ「１」を書き込む場合には、Ｖccとなり、データ「０」を書き込む場合には、０ボルトとなる。尚、選択プレート線ＰＬ1にはＶccが印加された状態にあるので、第１の共通ノードＣＮ11の電位が０ボルトの場合、選択メモリセルＭＣ111にデータ「０」が書き込まれる。一方、第１の共通ノードＣＮ11の電位がＶccの場合、選択メモリセルＭＣ111には何らデータが書き込まれない。浮遊状態にある第２の共通ノードＣＮ12の電位は概ね（１／２）Ｖcc近傍のままであるが故に、非選択メモリセルＭＣ121にディスターブは発生しない。
【０１８３】
（２−４Ａ）次いで、選択プレート線ＰＬ1の電位を０ボルトとする。第１の共通ノードＣＮ11の電位がＶccの場合、選択メモリセルＭＣ111にデータ「１」が書き込まれる。選択メモリセルＭＣ111に既にデータ「０」が書き込まれている場合には、選択メモリセルＭＣ111に何ら変化は生じない。
【０１８４】
（２−５Ａ）その後、ビット線ＢＬ1を０ボルトと印加する。
【０１８５】
（２−６Ａ）更に、非選択プレート線ＰＬkを０ボルトとし、第１の選択用トランジスタＴＲ11をオフ状態とする。
【０１８６】
他のメモリセルＭＣ11m（ｍ＝２，３，４），ＭＣ12m（ｍ＝１，２，３，４）にデータを書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルＭＣ11k，ＭＣ12kに（±１／２）Ｖccのディスターブが発生するが、Ｖccの値を適切に設定することによって、非選択メモリセルＭＣ11k，ＭＣ12kにおけるデータの破壊を確実に防止することができる。
【０１８７】
次に、実施の形態２の不揮発性メモリからデータを読み出し、データを再書き込みする動作を、以下、説明する。尚、一例として、プレート線ＰＬ1に接続されたメモリセルＭＣ111からデータを読み出し、データを再書き込みするものとする。図８に動作波形を示す。
【０１８８】
（２−１Ｂ）待機状態では、ビット線ＢＬ1、ワード線ＷＬ11，ＷＬ12、全プレート線ＰＬmが０ボルトとなっている。更には、共通ノードＣＮ11，ＣＮ12も０ボルトで浮遊状態となっている。
【０１８９】
（２−２Ｂ）データ読み出し時、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣ111にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、第１の共通ノードＣＮ11の電位が上昇する。一方、選択メモリセルＭＣ111にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、第１の共通ノードＣＮ11の電位は殆ど上昇しない。即ち、第１の共通ノードＣＮ11は、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬkにカップリングされているので、第１の共通ノードＣＮ11の電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ111に記憶されたデータに依存して第１の共通ノードＣＮ11の電位に変化が生じる。従って、選択メモリセルＭＣ111の強誘電体層には、分極反転に十分な電界を与えることができる。
【０１９０】
（２−３Ｂ）次に、ビット線ＢＬ1を浮遊状態とし、第１の選択用トランジスタＴＲ11をオン状態とする。これによって、選択メモリセルＭＣ111に記憶されたデータに基づき共通の第１の電極（第１の共通ノードＣＮ11）に生じた電位により、ビット線ＢＬ1に電位が生じる。
【０１９１】
（２−４Ｂ）次いで、第１の選択用トランジスタＴＲ11をオフ状態とする。そして、かかるビット線ＢＬ1の電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読み出し動作を完了する。
【０１９２】
以上の動作によって、選択メモリセルに記憶されていたデータが一旦破壊されてしまうので、データの再書き込み動作を行う。
【０１９３】
（２−５Ｂ）そのために、先ず、ビット線ＢＬ1をセンスアンプＳＡによって充放電させ、ビット線ＢＬ1にＶcc又は０ボルトを印加する。
【０１９４】
（２−６Ｂ）そして、非選択プレート線ＰＬk（ｋ＝２，３，４）の電位を（１／２）Ｖccとする。
【０１９５】
（２−７Ｂ）その後、第１の選択用トランジスタＴＲ11をオン状態とする。これによって、第１の共通ノードＣＮ11の電位はビット線ＢＬ1の電位と等しくなる。即ち、選択メモリセルＭＣ111に記憶されていたデータが「１」の場合には、第１の共通ノードＣＮ11の電位はＶccとなり、選択メモリセルＭＣ111に記憶されていたデータが「０」の場合には、第１の共通ノードＣＮ11の電位は０ボルトとなる。選択プレート線ＰＬ1の電位はＶccのままであるが故に、第１の共通ノードＣＮ11の電位が０ボルトの場合、選択メモリセルＭＣ111にはデータ「０」が再書き込みされる。
【０１９６】
（２−８Ｂ）次に、選択プレート線ＰＬ1の電位を０ボルトとする。これによって、選択メモリセルＭＣ111に記憶されていたデータが「１」の場合には、第１の共通ノードＣＮ11の電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣ111にデータ「０」が既に再書き込みされていた場合には、選択メモリセルＭＣ111に変化は生じない。
【０１９７】
（２−９Ｂ）その後、ビット線ＢＬ1を０ボルトとする。
【０１９８】
（２−１０Ｂ）最後に、非選択プレート線ＰＬkを０ボルトとし、第１の選択用トランジスタＴＲ11をオフ状態とする。
【０１９９】
他のメモリセルＭＣ11m（ｍ＝２，３，４），ＭＣ12m（ｍ＝１，２，３，４）からデータを読み出し、データを再書き込みする場合には、同様の操作を繰り返す。
【０２００】
実施の形態２の不揮発性メモリにおいて、ワード線ＷＬ11又はワード線ＷＬ12を選択した場合、メモリユニットＭＵ11又はメモリユニットＭＵ12がアクセスされ、ビット線ＢＬ1にのみ、記憶されたデータに相当する電位が出現する。ここで、同じセンスアンプＳＡに接続されたビット線ＢＬ2に、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与えてもよい。一方、ワード線ＷＬ21又はワード線ＷＬ22を選択した場合、メモリユニットＭＵ21又はメモリユニットＭＵ22がアクセスされ、ビット線ＢＬ2にのみ、記憶されたデータに相当する電位が出現する。ここで、同じセンスアンプＳＡに接続されたビット線ＢＬ1に、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与えてもよい。
【０２０１】
実施の形態２の不揮発性メモリにおいては、信号量（電位差）が後述する実施の形態５と比較して約半分となり、しかも、参照電位のばらつき等から動作マージンは低下するが、不揮発性メモリの集積度は約２倍になる。
【０２０２】
尚、この場合にも、プレート線ＰＬmを共有する非アクセスのメモリセルにもディスターブが発生するので、４つのメモリユニットＭＵ11，ＭＵ12，ＭＵ21，ＭＵ22を一括して、且つ、連続的にアクセスすることが望ましい。即ち、ワード線ＷＬ11をアクセスした場合は、共通ノードＣＮ11におけるメモリセルＭＣ11mの全てを順次アクセスし、次に、ワード線ＷＬ12をアクセスする。更に、同様に、ワード線ＷＬ21、ワード線ＷＬ22を連続してアクセスする。これによって、共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22におけるメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mの全てからデータを読み出し、再書き込みを行ってディスターブによる劣化を回復させる。
【０２０３】
実施の形態２のメモリアレイの構成上の限界寸法は、ワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22、若しくはプレート線ＰＬmのピッチと、ビット線ＢＬ1，ＢＬ2のピッチとで規定され、プレート線１本とビット線１本で囲まれた領域に２ビットが記憶される。従って、限界寸法は２Ｆ2である。
【０２０４】
また、実施の形態２の不揮発性メモリにおいては、４本のワード線と４本のプレート線との２次元マトリックスにより、ロー・アドレスの選択が行われる。即ち、ワード線４本、プレート線４本の組み合わせで、ロー方向の１６ビットのアクセスが可能であり、ロー・アドレスの選択に必要とされるドライバは、１アドレス当たり０．５本でよい。従って、従来型のメモリセル構造と比較して、駆動用の信号線を大幅に減少させることができ、周辺回路を大幅に削減することができる。
【０２０５】
（実施の形態３）
実施の形態３は、実施の形態２の不揮発性メモリの変形例である。その回路図を図９に示し、模式的な一部断面図を図１０に示す。実施の形態３の不揮発性メモリにおいては、メモリユニット数Ｎが４である。即ち、この不揮発性メモリは、ビット線ＢＬ1と、４個の選択用トランジスタＴＲ1Nと、それぞれが８個のメモリセルＭＣ1NMから構成された、４個のメモリユニットＭＵ1Nと、８本のプレート線ＰＬMから構成されている。
【０２０６】
また、各メモリセルＭＣ1nmは、第１の電極２１，３１，４１，５１と強誘電体層２２，３２，４２，５２と第２の電極２３，３３，４３，５３とから成る。各メモリユニットＭＵ1nにおいて、メモリセルＭＣ1nmの第１の電極は共通である。即ち、共通ノードＣＮ1nを構成する。
【０２０７】
また、メモリユニットＭＵ1nにおける共通の第１の電極（共通ノードＣＮ1n）は、選択用トランジスタＴＲ1nを介してビット線ＢＬ1に接続されている。更には、メモリユニットＭＵ1nにおいて、メモリセルＭＣ1nmの第２の電極は、メモリユニット間（ＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14）で共通とされたプレート線ＰＬmに接続されている。
【０２０８】
実施の形態３においては、４つのメモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14は、それぞれ、層間絶縁層２６，３６，４６を介して積層されている。メモリユニットＭＵ14は絶縁膜５６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、ＭＯＳ型ＦＥＴから構成された選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲ11、第２の選択用トランジスタＴＲ12、第３の選択用トランジスタＴＲ13、第４の選択用トランジスタＴＲ14の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。また、第１の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して第１の共通ノードＣＮ11に接続されている。更には、第２の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４は、接続孔１８、絶縁層１６上に形成された接続部２５、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して第２の共通ノードＣＮ12に接続されている。また、第３の選択用トランジスタＴＲ13の他方のソース／ドレイン領域１４は、接続孔１８、接続部２５、接続孔２８、層間絶縁層２６上に形成された接続部３５、層間絶縁層３６に形成された開口部３７中に設けられた接続孔３８を介して第３の共通ノードＣＮ13に接続されている。更には、第４の選択用トランジスタＴＲ14の他方のソース／ドレイン領域１４は、接続孔１８、接続部２５、接続孔２８、接続部３５、接続孔３８、層間絶縁層３６上に形成された接続部４５、層間絶縁層４６に形成された開口部４７中に設けられた接続孔４８を介して第４の共通ノードＣＮ14に接続されている。
【０２０９】
ワード線ＷＬ11，ＷＬ12，ＷＬ13，ＷＬ14は、図１０の紙面垂直方向に延びている。また、第２の電極２１は、図１０の紙面垂直方向に隣接するメモリセルＭＣ21mと共通であり、プレート線ＰＬmを兼ねている。更には、第２の電極３３，４３，５３も、図１０の紙面垂直方向に隣接するメモリセルＭ22m，ＭＣ23m，ＭＣ24mと共通であり、プレート線ＰＬmを兼ねている。各メモリセルＭＣ11m，ＭＣ12m，ＭＣ13m，ＭＣ14m，ＭＣ21m，ＭＣ22m，ＭＣ23m，ＭＣ24mを結ぶこれらの各プレート線ＰＬmは、図１０の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリユニットＭＵ1nは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積をより一層小さくすることができ、集積度のより一層の向上を図ることができる。
【０２１０】
実施の形態３の不揮発性メモリの動作は、実施の形態２の不揮発性メモリの動作と実質的に同一とすることができるので、詳細な説明は省略する。尚、各メモリセルＭＣ1nm（ｎ＝１〜４、ｍ＝１〜８）に１ビットがデータとして記憶される。実際の不揮発性メモリにおいては、この３２ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。そして、このアレイ構成では、プレート線ＰＬmの最小ピッチでロー方向の寸法が規定され、プレート線１本、ビット線２本が囲む領域に４ビットが記憶される。従って、アレイ構成上の限界セル面積は２Ｆ2である。また、４本のワード線ＷＬ11〜ＷＬ14と８本のプレート線ＰＬm（ｍ＝１〜８）との２次元マトリクスにより、ローアドレスの選択が行われるようになっている。即ち、ワード線４本、プレート線８本の組み合わせで、ロ向の３２ビットのアクセスが可能であり、ローアドレスの選択に必要なドライバは、１アドレス当たり０．３７５本と少ない。従って、従来型セル選択に比較して駆動する信号線を低減することができ、周辺回路を大幅に削減することができる。
【０２１１】
実施の形態３の不揮発性メモリにおいては、第１のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mにおける強誘電体層２２と、第２のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mにおける強誘電体層３２と、第３のメモリユニットＭＵ13を構成する各メモリセルＭＣ13mにおける強誘電体層４２と、第４のメモリユニットＭＵ14を構成する各メモリセルＭＣ14mにおける強誘電体層５２とを、同一の材料から構成してもよいが、本発明の第６の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２，３２，４２，５２を、以下の表１０あるいは表１１に例示する材料から構成することができる。
【０２１２】
Figure 0004670177
【０２１３】
Figure 0004670177
【０２１４】
尚、強誘電体薄膜を構成する材料として、例えば、Ｂｉ2Ｓｒ（Ｔａ1.8Ｎｂ0.2）Ｏ9を使用する場合、結晶化促進のための熱処理を、７３０゜Ｃの酸素ガス雰囲気で１時間、行い、例えば、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9を使用する場合、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行う。また、強誘電体薄膜を構成する材料として、例えば、Ｂｉ2Ｓｒ（Ｔａ1.65Ｎｂ0.35）Ｏ9を使用する場合、結晶化促進のための熱処理を、７１５゜Ｃの酸素ガス雰囲気で１時間、行い、例えば、Ｐｂ（Ｚｒ0.48Ｔｉ0.52）Ｏ3を使用する場合、結晶化促進のための熱処理を、６５０゜Ｃの酸素ガス雰囲気で１時間、行い、ＰｂＴｉＯ3を使用する場合、結晶化促進のための熱処理を、６００゜Ｃの酸素ガス雰囲気で１時間、行う。
【０２１５】
（実施の形態４）
実施の形態４は、本発明の第３の態様に係る不揮発性メモリに関する。実施の形態４の不揮発性メモリの模式的な一部断面図を図１１に示す。尚、実施の形態４の不揮発性メモリの回路図は、図９に示したと同様である。
【０２１６】
この不揮発性メモリは、センスアンプＳＡに接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成された２Ｎ個（但し、Ｎ≧１であり、実施の形態４においてはＮ＝２）の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14と、２Ｎ個（実施の形態４においてはＮ＝２）のメモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14と、プレート線から構成されている。第１番目のメモリユニットＭＵ11は、Ｍ個（但し、Ｍ≧２であり、実施の形態４においてはＭ＝８）のメモリセルＭＣ12m（ｍ＝１，２，・・・８）から構成されている。また、第２番目のメモリユニットＭＵ12も、Ｍ個（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝１，２・・・８）から構成されている。更には、第３番目のメモリユニットＭＵ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m（ｍ＝１，２・・・８）から構成され、第４番目のメモリユニットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭＣ14m（ｍ＝１，２・・・８）から構成されている。プレート線の数は、Ｍ本（実施の形態４においては８本）であり、ＰＬm（ｍ＝１，２・・・８）で表している。選択用トランジスタＴＲ1nのゲート電極に接続されたワード線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０２１７】
また、第１のメモリユニット第１のＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、第２のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成り、第３のメモリユニットＭＵ13を構成する各メモリセルＭＣ13mは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、第４のメモリユニットＭＵ14を構成する各メモリセルＭＣ14mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。そして、各メモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，ＣＮ14と呼ぶ。
【０２１８】
ここで、第１番目のメモリユニットＭＵ11における共通の第１の電極２１Ａ（第１の共通ノードＣＮ11）は、第１番目の選択用トランジスタＴＲ11を介してビット線ＢＬ1に接続されている。また、第２番目のメモリユニットＭＵ12における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ12）は、第２番目の選択用トランジスタＴＲ12を介してビット線ＢＬ1に接続されている。更には、第３番目のメモリユニットＭＵ13における共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）は、第３番目の選択用トランジスタＴＲ13を介してビット線ＢＬ1に接続されている。また、第４番目のメモリユニットＭＵ14における共通の第１の電極３１Ｂ（第４の共通ノードＣＮ14）は、第４番目の選択用トランジスタＴＲ14を介してビット線ＢＬ1に接続されている。
【０２１９】
また、第１番目のメモリユニットＭＵ11を構成するメモリセルＭＣ11mと、第２番目のメモリユニットＭＵ12を構成するメモリセルＭＣ12mは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬmに接続されている。更には、第３番目のメモリユニットＭＵ13を構成するメモリセルＭＣ13mと、第４番目のメモリユニットＭＵ14を構成するメモリセルＭＣ14mは、第２の電極３３を共有しており、この共有された第ｍ番目の第２の電極３３はプレート線ＰＬmに接続されている。
【０２２０】
実施の形態４の不揮発性メモリにおいては、メモリユニットＭＵ11，ＭＵ12とメモリユニットＭＵ13，ＭＵ14は、層間絶縁層２６を介して積層されている。メモリユニットＭＵ14は絶縁膜３６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲ11、第２の選択用トランジスタＴＲ12、第３の選択用トランジスタＴＲ13、第４の選択用トランジスタＴＲ14の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。また、第１の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して第１の共通ノードＣＮ11に接続されている。更には、第２の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４は、接続孔１８を介して第２の共通ノードＣＮ12に接続されている。また、第３の選択用トランジスタＴＲ13の他方のソース／ドレイン領域１４は、接続孔１８、絶縁層１６上に形成された接続部２５、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して第３の共通ノードＣＮ13に接続されている。更には、第４の選択用トランジスタＴＲ14の他方のソース／ドレイン領域１４は、接続孔１８、接続部２５、接続孔２８を介して第４の共通ノードＣＮ14に接続されている。
【０２２１】
実施の形態４の不揮発性メモリの動作は、実施の形態２の不揮発性メモリの動作と実質的に同一とすることができるので、詳細な説明は省略する。尚、各メモリセルＭＣ1nm（ｎ＝１〜４、ｍ＝１〜８）に１ビットがデータとして記憶される。実際の不揮発性メモリにおいては、この３２ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０２２２】
また、実施の形態４の不揮発性メモリにおいては、第１のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mにおける強誘電体層２２Ａと、第２のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mにおける強誘電体層２２Ｂと、第３のメモリユニットＭＵ13を構成する各メモリセルＭＣ13mにおける強誘電体層３２Ａと、第４のメモリユニットＭＵ14を構成する各メモリセルＭＣ14mにおける強誘電体層３２Ｂとを、同一の材料から構成してもよいが、本発明の第６の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層の結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２Ａ，２２Ｂを表２の強誘電体層２２に例示した材料から構成し、強誘電体層３２Ａ，３２Ｂを表２の強誘電体層３２に例示した材料から構成することができる。
【０２２３】
（実施の形態５）
実施の形態５は、実施の形態２の不揮発性メモリの変形である。実施の形態５においては、実施の形態１と異なり、図１２の回路図に示すように、プレート線の延びる方向に隣接する２つの不揮発性メモリＭ1，Ｍ2において、第１の選択用トランジスタＴＲ11，ＴＲ21のゲート電極がワード線Ｗ1に接続され、第２の選択用トランジスタＴＲ12，ＴＲ22のゲート電極がワード線Ｗ2に接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。その他の構成は、実施の形態２の不揮発性メモリと同様である。
【０２２４】
このような構成の実施の形態５の不揮発性メモリにおいては、対となったメモリセルＭＣ11m，ＭＣ21m、あるいは、対となったメモリセルＭＣ12m，ＭＣ22mに相補的なデータを書き込むことで１ビットを記憶する。また、４つの選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22と、１６個のメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mによって、１つのメモリユニット（アクセス単位ユニット）が構成され、８ビットを記憶する。実際の不揮発性メモリにおいては、この８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０２２５】
次に、実施の形態５の不揮発性メモリからデータを読み出し、再書き込みする方法について、以下、説明する。尚、一例として、対となったメモリセルＭＣ111，ＭＣ211からデータを読み出すものとし、メモリセルＭＣ111にはデータ「１」が、メモリセルＭＣ211にはデータ「０」が記憶されているとする。図１３に動作波形を示す。尚、図１３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０２２６】
（４−１Ａ）待機状態では、全ビット線、全ワード線、全プレート線が接地されている。
【０２２７】
（４−２Ａ）データ読み出しが開始されると、先ず、選択されたメモリユニット（アクセス単位ユニット）における全プレート線ＰＬm（ｍ＝１，２，３，４）を（１／２）Ｖcc（但し、Ｖccは電源電圧）にプレチャージし、更に、ビット線ＢＬ1，ＢＬ2を（１／２）Ｖccにプレチャージする。その後、ワード線ＷＬ1，ＷＬ2をハイレベルとすることによって、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22をオン状態とする。これによって、共通の第１の電極２１（共通ノードＣＮ11，ＣＮ12、ＣＮ21，ＣＮ22）がビット線ＢＬ1，ＢＬ2に接続され、共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22の電位は（１／２）Ｖccとなる。
【０２２８】
（４−３Ａ）次いで、非選択のワード線ＷＬ2をロウレベルとすることによって、選択用トランジスタＴＲ12，ＴＲ22をオフ状態とする。これによって、非選択の共通ノードＣＮ12，ＣＮ22は、電位が（１／２）Ｖccのまま、浮遊状態となる。
【０２２９】
（４−４Ａ）その後、選択プレート線ＰＬ1、及び、ビット線ＢＬ1，ＢＬ2を接地線（図示せず）を介して０ボルトまで放電させる。このとき、ビット線ＢＬ1，ＢＬ2に接続されている共通ノードＣＮ11，ＣＮ21も０ボルトとなる。ビット線ＢＬ1，ＢＬ2の放電が完了したならば、接地線とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０２３０】
（４−５Ａ）次に、選択プレート線ＰＬ1にＶccを印加する。これによって、データ「１」を記憶していたメモリセルＭＣ111からは、反転電荷が放出され、その結果、ビット線ＢＬ1，ＢＬ2の間に電位差が生じる。次に、センスアンプＳＡを活性化して、かかるビット線ＢＬ1，ＢＬ2の間の電位差をデータとして読み出す。
【０２３１】
（４−６Ａ）その後、ビット線ＢＬ1，ＢＬ2を、センスアンプＳＡによって充放電させ、ビット線ＢＬ1にはＶccを印加し、ビット線ＢＬ2には０ボルトを印加する。その結果、メモリセルＭＣ211には、データ「０」が再び書き込まれる。
【０２３２】
（４−７Ａ）その後、選択プレート線ＰＬ1を０ボルトとすることによって、メモリセルＭＣ111には、データ「１」が再び書き込まれる。
【０２３３】
（４−８Ａ）データの読み出しを終了する場合には、次いで、ビット線ＢＬ1，ＢＬ2を０ボルトまで放電する。次に、プレート線ＰＬm（ｍ＝１，２，３，４）を０ボルトまで放電した後、非選択のワード線ＷＬ2を再びハイレベルとし、選択用トランジスタＴＲ12，ＴＲ22をオン状態として、メモリユニット（アクセス単位ユニット）の全ての共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22を０ボルトとする。
【０２３４】
尚、引き続き、対となった次のメモリセルのデータを読み出す場合には、再び、全プレート線ＰＬm（ｍ＝１，２，３，４）を（１／２）Ｖccにプレチャージし、上述の（４−２Ａ）〜（４−７Ａ）の動作を繰り返す。
【０２３５】
以上のシーケンスに従えば、非選択のメモリセルに加わるディスターブは、常に、（１／２）Ｖcc以下に抑えられる。
【０２３６】
尚、非選択状態であって、しかも、浮遊状態の共通ノードＣＮ21，ＣＮ22の電位は、選択プレート線ＰＬ1と（１／２）Ｖccに固定された非選択プレート線ＰＬm（ｍ＝２，３，４）とのカップリング比に従って変動するが、非選択プレート線側のカップリング容量の方が大きい。従って、共通ノードＣＮ12，ＣＮ22の電位変動は、（１／２）Ｖcc〜Ｖccの範囲に抑えられ、メモリセルＭＣ12m，ＭＣ22m（ｍ＝１〜４）に加わるディスターブは、（１／２）Ｖcc以下である。
【０２３７】
また、このような回路構成においては、ディスターブ回数を有限回に制限するために、プレート線又は共通ノードを共有する全メモリセルを一括して、且つ、連続してシリアルにアクセスする仕様とすることが望ましい。即ち、ワード線ＷＬ1にアクセスした場合には、共通ノードＣＮ11，ＣＮ21に関連したメモリセル11m，ＭＣ21m（ｍ＝１，２，３，４）の全てを、順次アクセスする。続いて、ワード線ＷＬ2にアクセスし、共通ノードＣＮ12，ＣＮ22に関連したメモリセルＭＣ12m，ＭＣ22m（ｍ＝１，２，３，４）の全てを、順次アクセスする。これにより、メモリユニット（アクセス単位ユニット）内のメモリセルの全てからデータを読み出し、その後、再書き込みを行って、ディスターブによる劣化を回復させる。このようにすれば、ディスターブ回数の上限は、メモリユニット（アクセス単位ユニット）に記憶されるビット数から１を減じた回数となり、信頼性を保証することができる。以上に説明した実施の形態５におけるディスターブ回数は７回である。
【０２３８】
実施の形態５におけるメモリアレイの構成上の限界寸法は、プレート線ＰＬmと、ビット線ＢＬ1，ＢＬ2のピッチによって決定される。そして、プレート線ＰＬmと、ビット線ＢＬ1，ＢＬ2によって囲まれた領域に２ビットが格納される。従って、限界寸法は４Ｆ2である。
【０２３９】
また、実施の形態５においては、２本のワード線ＷＬ1，ＷＬ2と４本のプレート線ＰＬm（ｍ＝１，２，３，４）との２次元マトリックスにより、ロー・アドレスの選択が行われる。即ち、ワード線２本と、プレート線４本の組み合わせで、ロー方向の８ビットのアクセスが可能であり、ロー・アドレスの選択に必要とされるドライバーは１アドレス当たり０．７５本と少ない。従って、従来型のメモリセル構造と比較して、駆動用の信号線を減少させることができ、周辺回路を大幅に削減することができる。
【０２４０】
実施の形態５の不揮発性メモリにおいては、対となったメモリセルＭＣ11m，ＭＣ21mによる相補的なデータ記憶を例に挙げたが、例えば、ダミーセル等を用いて、参照側ビット線に、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与えることによって、メモリセル毎に１ビットを記憶することも可能である。
【０２４１】
また、先に説明した実施の形態２〜実施の形態４の不揮発性メモリにおいて、メモリセルを対として（例えば、メモリセルＭＣ11mとメモリセルＭＣ21m、メモリセルＭＣ12mとメモリセルＭＣ22m）、相補的なデータ記憶を行ってもよい。
【０２４２】
また、実施の形態５の不揮発性メモリを実施の形態１にて説明した不揮発性メモリに適用することができ、この場合の回路図は、図１４に示すとおりとなる。更には、図１及び図１４に示した等価回路を有する実施の形態１の不揮発性メモリにおいて、実施の形態５と同様に、相補的なデータ記憶を行ってもよい。
【０２４３】
（実施の形態６）
実施の形態６は、本発明の第４の態様に係る不揮発性メモリに関する。実施の形態６の不揮発性メモリの回路図を図１５に示し、模式的な一部断面図を図１６に示す。
【０２４４】
実施の形態６の不揮発性メモリは、第１のメモリユニットＭＵ1及び第２のメモリユニットＭＵ2から構成されている。
【０２４５】
そして、第１のメモリユニットＭＵ1は、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態６においては、Ｎ＝２）の第１の選択用トランジスタＴＲ11，ＴＲ12と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２である、実施の形態６においては、Ｍ＝４）の第１のメモリセルＭＣ1NMから構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間（ＳＭＵ11，ＳＭＵ12）において、Ｎ個の第１のサブメモリユニット（ＳＭＵ11，ＳＭＵ12）のそれぞれを構成する第１のメモリセルＭＣ1nmで共通とされたＭ本のプレート線Ｐm、
から成る。
【０２４６】
また、第２のメモリユニットＭＵ2は、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個（実施の形態６においては、Ｎ＝２）の第２の選択用トランジスタＴＲ21，ＴＲ22と、
（Ｃ−２）それぞれがＭ個（実施の形態６においては、Ｍ＝４）の第２のメモリセルＭＣ2NMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ21，ＳＭＵ22と、
（Ｄ−２）Ｎ個の第２のサブメモリユニット（ＳＭＵ21，ＳＭＵ22）間において、Ｎ個の第２のサブメモリユニット（ＳＭＵ21，ＳＭＵ22）のそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る。
【０２４７】
そして、第１のサブメモリユニットＳＭＵ11，ＳＭＵ12は、層間絶縁層２６を介して、第２のサブメモリユニットＳＭＵ21，ＳＭＵ22と積層されている。
【０２４８】
各メモリセルＭＵ1nm，ＭＣ2nmは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３から成る。
【０２４９】
また、第１のメモリユニットＭＵ1において、第１番目の第１のサブメモリユニットＳＭＵ11を構成する第１のメモリセルＭＣ11mの第１の電極２１は、第１番目の第１のサブメモリユニットＳＭＵ11において共通であり、この共通の第１の電極２１（共通ノードＣＮ11）は、第１番目の第１の選択用トランジスタＴＲ11を介して第１のビット線ＢＬ1に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルＭＣ11mの第２の電極２３は共通の第ｍ番目のプレート線ＰＬmに接続されている。
【０２５０】
更には、第１のメモリユニットＭＵ1において、第２番目の第１のサブメモリユニットＳＭＵ12を構成する第１のメモリセルＭＣ12mの第１の電極２１は、第２番目の第１のサブメモリユニットＳＭＵ12において共通であり、この共通の第１の電極２１（共通ノードＣＮ12）は、第２番目の第１の選択用トランジスタＴＲ12を介して第１のビット線ＢＬ1に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルＭＣ12mの第２の電極２３は共通の第ｍ番目のプレート線ＰＬmに接続されている。尚、これらは図示していないが、図１６の紙面垂直方向に隣接して設けられている。
【０２５１】
第２のメモリユニットＭＵ2において、第１番目の第２のサブメモリユニットＳＭＵ21を構成する第２のメモリセルＭＣ21mの第１の電極３１は、第１番目の第２のサブメモリユニットＳＭＵ21において共通であり、この共通の第１の電極３１（共通ノードＣＮ21）は、第１番目の第２の選択用トランジスタＴＲ21を介して第２のビット線ＢＬ2に接続され、第ｍ番目の第２のメモリセルＭＣ21mの第２の電極３３は共通の第ｍ番目のプレート線ＰＬmに接続されている。
【０２５２】
また、第２のメモリユニットＭＵ2において、第２番目の第２のサブメモリユニットＳＭＵ22を構成する第２のメモリセルＭＣ22mの第１の電極３１は、第２番目の第２のサブメモリユニットＳＭＵ22において共通であり、この共通の第１の電極３１（共通ノードＣＮ22）は、第２番目の第２の選択用トランジスタＴＲ22を介して第２のビット線ＢＬ2に接続され、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３は共通の第ｍ番目のプレート線ＰＬmに接続されている。尚、これらは図示していないが、図１６の紙面垂直方向に隣接して設けられている。
【０２５３】
各選択用トランジスタのゲート電極に接続されたワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬ1，ＢＬ2はセンスアンプＳＡに接続されている。尚、ビット線ＢＬ2も同じセンスアンプＳＡに接続されているが、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発性メモリとも共有されている。
【０２５４】
ここで、ワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22は、図１６の紙面垂直方向に延びている。また、第２の電極２３，３３は、図１６の紙面垂直方向に隣接するサブメモリユニットＳＭＵ12，ＳＭＵ22を構成するメモリセルと共通であり、プレート線ＰＬmを兼ねている。各メモリセルを結ぶこれらの各プレート線は、図１６の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、サブメモリユニットＳＭＵ11とサブメモリユニットＳＭＣ21とは、垂直方向に揃っている。このような構造にすることによって、メモリユニットの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０２５５】
実施の形態６の不揮発性メモリにおいては、第１のメモリユニットＭＵ1における第１番目の第１のサブメモリユニットＳＭＵ11を構成する各メモリセルＭＣ11mの強誘電体層２２と、第２のメモリユニットＭＵ2における第１番目の第２のサブメモリユニットＳＭＵ21を構成する各メモリセルＭＣ21mの強誘電体層３２とを同一の材料から構成してもよいが、本発明の第１の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層３２の結晶化温度は、下方に位置するメモリセルを構成する強誘電体層２２の結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２，３２を、表２に例示した材料から構成することができる。
【０２５６】
実施の形態６においては、２つのサブメモリユニットＳＭＵ11，ＳＭＵ21は、それぞれ、層間絶縁層２６を介して積層されている。また、２つのサブメモリユニットＳＭＵ12，ＳＭＵ22も、それぞれ、層間絶縁層２６を介して積層されている。サブメモリユニットＳＭＵ21，ＳＭＵ22は絶縁膜３６Ａで被覆されている。また、サブメモリユニットＳＭＵ11，ＳＭＵ12は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、ＭＯＳ型ＦＥＴから構成された選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲ11，ＴＲ21の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。更に、第２の選択用トランジスタＴＲ21，ＴＲ22の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ2に接続されている。
【０２５７】
また、第１の選択用トランジスタＴＲ11，ＴＲ12の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して第１の共通ノードＣＮ11，ＣＮ12に接続されている。更には、第２の選択用トランジスタＴＲ12，ＴＲ22の他方のソース／ドレイン領域１４は、接続孔１８、絶縁層１６上に形成された接続部２５、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して第２の共通ノードＣＮ21，ＣＮ22に接続されている。尚、第２の選択用トランジスタＴＲ12，ＴＲ22における接続孔１８、接続部２５、接続孔２８は、第１の選択用トランジスタＴＲ11，ＴＲ12における接続孔１８と同一垂直面内に存在しておらず、図１６においては本来見えない部分に位置しているが、図１６においてはこれらを図示した。
【０２５８】
尚、実施の形態６の不揮発性メモリにおいて、サブメモリユニットＳＭＵ12，ＳＭＵ22は、図１６の模式的な一部断面図において、サブメモリユニットＳＭＵ11，ＳＭＵ21と紙面垂直方向に隣接している。
【０２５９】
そして、各メモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m（ｍ＝１，２，３，４）に１ビットがデータとして記憶される。あるいは又、対となったメモリセルＭＣ11m，ＭＣ21m及び対となったメモリセルＭＣ12m，ＭＣ22mに相補的なデータが記憶される。
【０２６０】
実施の形態６の不揮発性メモリの動作は、実施の形態２あるいは実施の形態５にて説明した動作と同様とすることができるので、詳細な説明は省略する。
【０２６１】
尚、実施の形態６の不揮発性メモリを、図１２に等価回路を示したと同様の等価回路に変更してもよい。
【０２６２】
また、Ｎ＝４とした例の回路図を図１７に示し、模式的な一部断面図を図１８に示す。この場合、ワード線ＷＬ11〜ワード線ＷＬ14を選択した場合、サブメモリユニットＳＭＵ11〜サブメモリユニットＳＭＵ14がアクセスされ、ビット線ＢＬ1にのみ、記憶されたデータに相当する電圧（電位）が出現する。尚、同じセンスアンプＳＡに接続されたビット線ＢＬ2には、データ「１」の読み出し電圧（電位）と、データ「０」の読み出し電圧（電位）の中間の参照電位を与える。一方、ワード線ＷＬ21〜ワード線ＷＬ24を選択した場合、サブメモリユニットＳＭＵ21〜サブメモリユニットＳＭＵ24がアクセスされ、ビット線ＢＬ2にのみ、記憶されたデータに相当する電圧（電位）が出現する。尚、同じセンスアンプＳＡに接続されたビット線ＢＬ1には、データ「１」の読み出し電圧（電位）と、データ「０」の読み出し電圧（電位）の中間の参照電位を与える。この場合、次の図１９を参照して説明する不揮発性メモリの場合と比較した、信号量（電位差）が約半分となり、しかも、参照電位のばらつき等から動作マージンは低下するが、不揮発性メモリの集積度は約２倍になる。尚、例えば、ワード線ＷＬ11とワード線ＷＬ21とを同時に選択すれば、対となったメモリセルＭＣ111，ＭＣ211からデータを相補的な読み出すことができる。尚、後述する実施の形態６の不揮発性メモリの構造に対して、実施の形態５の不揮発性メモリの変形を適用することもできる。
【０２６３】
図１８において、選択用トランジスタＴＲ21〜ＴＲ24の配置を変更することで、図１９に回路図を示す構成とすることもできる。この場合には、対となったメモリセルＭＣ11m，ＭＣ21m、対となったメモリセルＭＣ12m，ＭＣ22m、対となったメモリセルＭＣ13m，ＭＣ23m、対となったメモリセルＭＣ14m，ＭＣ24mに相補的なデータを書き込むことで１ビットを記憶する。即ち、８つの選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24と、６４個のメモリセルＭＣ11m〜ＭＣ14m，ＭＣ21m〜ＭＣ24mによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビットを記憶する。このメモリアレイの構成上の限界寸法は、プレート線ＰＬmの最小ピッチに基づきロー方向の寸法が規定され、プレート線１本、及び、ビット線ＢＬ1，ＢＬ2で囲まれた領域に４ビットが記憶される。従って、限界寸法は２Ｆ2である。また、４本のワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4と８本のプレート線ＰＬMの２次元マトリックスによって、ロー・アドレスの選択が行われる。即ち、４本のワード線と８本のプレート線によって、ロー方向の３２ビットのアクセスが可能であり、ロー・アドレスの選択に必要とされるドライバは、１アドレス当たり０．３７５本でよい。従って、従来型のメモリセル構造と比較して、駆動用の信号線を大幅に減少させることができ、周辺回路を大幅に削減することができる。
【０２６４】
（実施の形態７）
実施の形態７は、本発明の第５の態様に係る不揮発性メモリに関する。実施の形態７の不揮発性メモリの模式的な一部断面図を図２０に示す。尚、不揮発性メモリの回路図は図１７と同様である。尚、実施の形態７においては、Ｎ＝４としたが、Ｎの値はこのような値に限定するものではない。
【０２６５】
実施の形態７の不揮発性メモリは、第１のメモリユニットＭＵ1及び第２のメモリユニットＭＵ2から構成されている。
【０２６６】
そして、第１のメモリユニットＭＵ1は、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態７においては、Ｎ＝４）の第１の選択用トランジスタＴＲ1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態７においては、Ｍ＝８）の第１のメモリセルＭＣ1NMから構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ1n間において、Ｎ個の第１のサブメモリユニットＳＭＵ1nmのそれぞれを構成する第１のメモリセルＳＭＵ1nで共通とされたＭ本のプレート線ＰＬm、
から成る。
【０２６７】
また、第２のメモリユニットＭＵ2は、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個（実施の形態７においては、Ｎ＝４）の第２の選択用トランジスタＴＲ2Nと、
（Ｃ−２）それぞれがＭ個（実施の形態７においては、Ｍ＝８）の第２のメモリセルＭＣ2NMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、
（Ｄ−２）Ｎ個の第２のサブメモリユニットＳＭＵ2n間において、Ｎ個の第２のサブメモリユニットＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る。
【０２６８】
そして、メモリセルＭＣ11m，ＭＣ13mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、メモリセルＭＣ21m，ＭＣ23mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成る。また、メモリセルＭＣ12m，ＭＣ14mは、第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成り、メモリセルＭＣ22m，ＭＣ24mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成る。
【０２６９】
更には、第１のメモリユニットＭＵ1において、第ｎ番目の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第１の電極２１Ａ，３１Ａは、第ｎ番目の第１のサブメモリユニットＳＭＵ1nにおいて共通であり、これらの共通の第１の電極２１Ａ，３１Ａ（共通ノードＣＮ1n）は、第ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続されている。
【０２７０】
また、第２のメモリユニットＭＵ2において、第ｎ番目の第２のサブメモリユニットＳＭＵ1nを構成する第２のメモリセルＭＣ2nmの第１の電極２１Ｂ，３１Ｂは、第ｎ番目の第２のサブメモリユニットＳＭＵ2nにおいて共通であり、これらの共通の第１の電極２１Ｂ，３１Ｂ（共通ノードＣＮ2n）は、第ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続されている。
【０２７１】
更には、第１のメモリユニットＭＵ1における第ｎ番目の第１のサブメモリユニットＳＭＵ1nを構成する第ｍ番目の第１のメモリセルＭＣ1nmと、第２のメモリユニットＭＵ2における第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第ｍ番目の第２のメモリセルＭＣ2nmは、第２の電極２３，３３を共有しており、これらの共有された第２の電極２３，３３は第ｍ番目のプレート線ＰＬmに接続されている。
【０２７２】
各選択用トランジスタのゲート電極に接続されたワード線ＷＬ11〜ＷＬ14，ＷＬ21〜ＷＬ24は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬ1，ＢＬ2はセンスアンプＳＡに接続されている。尚、ビット線ＢＬ2も同じセンスアンプＳＡに接続されているが、ビット線ＢＬ2は、異なるセンスアンプＳＡに接続されていてもよい。また、ビット線ＢＬ1，ＢＬ2は、ビット線ＢＬ1，ＢＬ2の延びる方向に隣接する他の不揮発性メモリとも共有されている。
【０２７３】
ここで、ワード線ＷＬ11〜ＷＬ14，ＷＬ21〜ＷＬ24は、図２０の紙面垂直方向に延びている。また、第２の電極２３，３３は、図２０の紙面垂直方向に隣接するサブメモリユニットＳＭＵ13，ＳＭＵ14，ＳＭＵ23，ＳＭＵ24を構成するメモリセルと共通であり、プレート線ＰＬmを兼ねている。各メモリセルを結ぶこれらの各プレート線は、図２０の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、サブメモリユニットＳＭＵ11，ＳＭＵ12とサブメモリユニットＳＭＣ21，ＳＭＵ22とは、垂直方向に揃っている。このような構造にすることによって、メモリユニットの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０２７４】
実施の形態７の不揮発性メモリにおいては、第１のメモリユニットＭＵ1における第１のサブメモリユニットＳＭＵ1nを構成する各メモリセルＭＣ1nmの強誘電体層２２Ａ，３２Ａと、第２のメモリユニットＭＵ2における第２のサブメモリユニットＳＭＵ2nを構成する各メモリセルＭＣ2nmにの強誘電体層２２Ｂ，３２Ｂとを同一の材料から構成してもよいが、本発明の第１の態様に係る不揮発性メモリのように、上方に位置するメモリセルを構成する強誘電体層３２Ａ，３２Ｂの結晶化温度は、下方に位置するメモリセルを構成する強誘電体層２２Ａ，２２Ｂの結晶化温度よりも低い構成とすることが好ましい。具体的には、強誘電体層２２Ａ，２２Ｂを表２の強誘電体層２２に例示した材料から構成し、強誘電体層３２Ａ，３２Ｂを表２の強誘電体層３２に例示した材料から構成することができる。
【０２７５】
実施の形態７においては、サブメモリユニットＳＭＵ21〜ＳＭＵ24は、層間絶縁層２６を介して、サブメモリユニットＳＭＵ11〜ＳＭＵ14の上に積層されている。サブメモリユニットＳＭＵ22，ＳＭＵ24は絶縁膜３６Ａで被覆されている。また、サブメモリユニットＳＭＵ11，ＳＭＵ13は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24は、ゲート電極１３、ゲート絶縁膜１２、ソース／ドレイン領域１４から構成されている。そして、第１の選択用トランジスタＴＲ11〜ＴＲ14の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ1に接続されている。更に、第２の選択用トランジスタＴＲ21〜ＴＲ24の一方のソース／ドレイン領域１４はコンタクトホール１５を介してビット線ＢＬ2に接続されている。
【０２７６】
また、第１の選択用トランジスタＴＲ11，ＴＲ13の他方のソース／ドレイン領域１４、及び、第２の選択用トランジスタＴＲ21，ＴＲ23の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して共通ノードＣＮ11，ＣＮ13，ＣＮ21，ＣＮ23に接続されている。更には、第１の選択用トランジスタＴＲ12，ＴＲ14の他方のソース／ドレイン領域１４、及び、第２の選択用トランジスタＴＲ22，ＴＲ24の他方のソース／ドレイン領域１４は、接続孔１８、絶縁層１６上に形成された接続部２５、層間絶縁層２６に形成された開口部２７中に設けられた接続孔２８を介して、共通ノードＣＮ12，ＣＮ14，ＣＮ22，ＣＮ24に接続されている。
【０２７７】
尚、実施の形態７の不揮発性メモリにおいて、サブメモリユニットＳＭＵ13，ＳＭＵ14，ＳＭＵ23，ＳＭＵ24は、図２０の模式的な一部断面図において、サブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ21，ＳＭＵ22と紙面垂直方向に隣接している。
【０２７８】
そして、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１〜４、ｍ＝１〜８）に１ビットがデータとして記憶される。この場合、ワード線ＷＬ1nを選択した場合、サブメモリユニットＳＭＵ1nがアクセスされ、ビット線ＢＬ1にのみ、記憶されたデータに相当する電位が出現する。尚、同じセンスアンプＳＡに接続されたビット線ＢＬ2には、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与える。一方、ワード線ＷＬ2nを選択した場合、サブメモリユニットＳＭＵ2nがアクセスされ、ビット線ＢＬ2にのみ、記憶されたデータに相当する電位が出現する。尚、同じセンスアンプＳＡに接続されたビット線ＢＬ1には、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与える。このような構成においては、次に説明する構成と比較して、信号量（電位差）が約半分となり、しかも、参照電位のばらつき等から動作マージンは低下するが、不揮発性メモリの集積度は約２倍になる。
【０２７９】
あるいは又、対となったメモリセル（ＭＣ11m，ＭＣ21m），（ＭＣ12m，ＭＣ22m），（ＭＣ13m，ＭＣ23m），（ＭＣ14m，ＭＣ24m）に相補的なデータが記憶される。即ち、８つの選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24と、６４個のメモリセルＭＣ1nm，ＭＣ2nmによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビットを記憶する。
【０２８０】
実際の不揮発性メモリにおいては、この３２ビットあるいは６４ビットを記憶する不揮発性メモリの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０２８１】
実施の形態７の不揮発性メモリの動作は、実施の形態２あるいは実施の形態５にて説明した動作と同様とすることができるので、詳細な説明は省略する。
【０２８２】
尚、メモリセルＭＣ11M，ＭＣ12M，ＭＣ13M，ＭＣ14M、ＭＣ21M，ＭＣ22M，ＭＣ23M，ＭＣ24Mは、例えば、
・第１の電極２１Ａを構成する第１の電極材料層の形成
・強誘電体層２２Ａを構成する強誘電体薄膜の形成
・第１の電極２１Ａを構成する第１の電極材料層及び強誘電体層２２Ａを構成する強誘電体薄膜のパターニング
・第２の電極２３を構成する第２の電極材料層の形成及びパターニング
・強誘電体層２２Ｂを構成する強誘電体薄膜の形成
・強誘電体層２２Ａ及び強誘電体層２２Ｂを構成する強誘電体薄膜の結晶化促進のための熱処理
・第１の電極２１Ｂを構成する第１の電極材料層の形成及びパターニング
といった工程を経て、ＭＣ11M，ＭＣ13M，ＭＣ21M，ＭＣ23Mを形成した後、
・層間絶縁層２６の形成
・第１の電極３１Ａを構成する第１の電極材料層の形成
・強誘電体層３２Ａを構成する強誘電体薄膜の形成
・第１の電極３１Ａを構成する第１の電極材料層及び強誘電体層３２Ａを構成する強誘電体薄膜のパターニング
・第２の電極３３を構成する第２の電極材料層の形成及びパターニング
・強誘電体層３２Ｂを構成する強誘電体薄膜の形成
・強誘電体層３２Ａ及び強誘電体層３２Ｂを構成する強誘電体薄膜の結晶化促進のための熱処理
・第１の電極３１Ｂを構成する第１の電極材料層の形成及びパターニング
といった工程を経て、ＭＣ12M，ＭＣ14M，ＭＣ22M，ＭＣ24Mを形成することで、得ることができる。
【０２８３】
尚、実施の形態７の不揮発性メモリを、図１９に等価回路を示したように変更してもよい。この場合のメモリアレイの構成上の限界寸法は、プレート線ＰＬmの最小ピッチに基づきロー方向の寸法が規定され、プレート線１本、及び、ビット線ＢＬ1，ＢＬ2で囲まれた領域に４ビットが記憶される。従って、限界寸法は２Ｆ2である。また、４本のワード線ＷＬ1〜ＷＬ4と８本のプレート線ＰＬMの２次元マトリックスによって、ロー・アドレスの選択が行われる。即ち、４本のワード線と８本のプレート線によって、ロー方向の３２ビットのアクセスが可能であり、ロー・アドレスの選択に必要とされるドライバは、１アドレス当たり０．３７５本でよい。従って、従来型のメモリセル構造と比較して、駆動用の信号線を大幅に減少させることができ、周辺回路を大幅に削減することができる。
【０２８４】
（実施の形態８）
実施の形態８は、本発明の第７の態様に係る不揮発性メモリに関する。実施の形態８の不揮発性メモリにおけるメモリユニットは、具体的には、特開平９−１２１０３２号公報に開示された構造を有する。実施の形態８の不揮発性メモリの回路図を図２１に示す。更には、実施の形態８の不揮発性メモリの模式的な一部断面図を図２２に示す。
【０２８５】
実施の形態８の不揮発性メモリは、強誘電体層を有するキャパシタ部を備えたメモリセルＭＣ1MあるいはＭＣ2M（例えば、Ｍ＝４）が、複数、配列されて成るメモリユニットＭＵ1あるいはＭＵ2を備え、選択されたメモリセルへのアクセス時、非選択のメモリセルにディスターブが発生する構造を有する。そして、キャパシタ部に接続され、出力が負の温度特性を有する電源電圧回路６０を備えている。ここで、出力が負の温度特性を有するとは、不揮発性メモリの動作温度が高くなるに従い、出力電圧が減少（低下）するような特性を意味する。具体的には、メモリセルＭＣ1M，ＭＣ2Mを構成するそれぞれのキャパシタ部の一端はビット線ＢＬ1，ＢＬ2に接続され、他端はプレート線ＰＬM（Ｍ＝４）に接続され、ビット線ＢＬ1，ＢＬ2には電源電圧回路６０（具体的には、センスアンプＳＡに含まれる）が接続され、プレート線ＰＬMには電源電圧回路６０（具体的には、プレート線デコーダ／ドライバＰＤに含まれる）が接続されている。
【０２８６】
あるいは又、実施の形態８の不揮発性メモリは、ビット線ＢＬ1と、選択用トランジスタＴＲ1と、Ｍ個（但し、実施の形態８においては、Ｍ＝４）のメモリセルＭＣ1m（ｍ＝１，２，３，４）と、Ｍ本のプレート線ＰＬm（ｍ＝１，２，３，４）から構成されている。そして、各メモリセルＭＣ1mは、第１の電極（下部電極）２１と強誘電体層２２と第２の電極（上部電極）２３とから成り、メモリセルＭＣ1mを構成するキャパシタ部の第１の電極２１は、メモリユニットＭＵ1において共通であり、共通の第１の電極２１（共通ノードＣＮ1と呼ぶ場合がある）は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続され、第２の電極２３はプレート線ＰＬmに接続されている。メモリセルＭＣ1mは、絶縁膜２６Ａによって被覆されている。
【０２８７】
あるいは又、実施の形態８の不揮発性メモリは、ビット線ＢＬ2と、選択用トランジスタＴＲ2と、Ｍ個（但し、実施の形態８においては、Ｍ＝４）のメモリセルＭＣ2m（ｍ＝１，２，３，４）と、Ｍ本のプレート線ＰＬm（ｍ＝１，２，３，４）から構成されている。そして、各メモリセルＭＣ2mは、第１の電極２１（下部電極）と強誘電体層２２と第２の電極（上部電極）２３とから成り、メモリセルＭＣ2mを構成するキャパシタ部の第１の電極２１は、メモリユニットＭＵ2において共通であり、共通の第１の電極２１（共通ノードＣＮ2と呼ぶ場合がある）は、選択用トランジスタＴＲ2を介してビット線ＢＬ2に接続され、第２の電極２３はプレート線ＰＬmに接続されている。図２２の模式的な一部断面図において、これらのビット線ＢＬ2、選択用トランジスタＴＲ2及びメモリセルＭＣ2mは、ビット線ＢＬ1、選択用トランジスタＴＲ1及びメモリセルＭＣ1mと、紙面垂直方向に隣接している。
【０２８８】
メモリセルＭＣ2mにおけるプレート線ＰＬmは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。また、選択用トランジスタＴＲ1，ＴＲ2のゲート電極は共通のワード線ＷＬに接続され、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。更には、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。
【０２８９】
尚、図２２においては、選択用トランジスタＴＲ1及びメモリセルＭＣ1m、並びに、ビット線ＢＬ1の延びる方向に隣接する選択用トランジスタＴＲ’1及びメモリセルＭＣ’1mの一部分を併せて図示した。ビット線ＢＬ1の延びる方向に隣接するメモリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ1は共通化されている。
【０２９０】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）に相補的なデータが記憶される。
【０２９１】
実施の形態８の不揮発性メモリからデータを読み出す方法の一例を、以下、説明する。尚、一例として、対となったメモリセルＭＣ11，ＭＣ21からデータを読み出すものとし、メモリセルＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデータ「０」が記憶されているとする。図２３に動作波形を示す。尚、図２３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０２９２】
（８−１）待機状態では、全ビット線、全ワード線、全プレート線が接地されている。そして、接地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０２９３】
（８−２）データ読み出しの開始時、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲ1，ＴＲ2をオン状態とする。併せて、選択されたプレート線ＰＬ1にＶCCを印加し、非選択のプレート線ＰＬm（ｍ＝２，３，４）に（１／２）ＶCCを印加する。これによって、データ「１」を記憶していたキャパシタ部から構成されたメモリセルＭＣ11からは反転電荷が放出され、その結果、ビット線ＢＬ1，ＢＬ2の間に電位差が生じる。次に、センスアンプＳＡを活性化して、かかるビット線ＢＬ1，ＢＬ2の間の電位差をデータとして読み出す。
【０２９４】
（８−３）その後、ビット線ＢＬ1，ＢＬ2を、センスアンプＳＡによって充放電させ、ビット線ＢＬ1にはＶCCを印加し、ビット線ＢＬ2には０ボルトを印加する。その結果、メモリセルＭＣ21には、データ「０」が再び書き込まれる。
【０２９５】
（８−４）その後、プレート線ＰＬ1を０ボルトとすることによって、メモリセルＭＣ11には、データ「１」が再び書き込まれる。
【０２９６】
（８−５）データの読み出しを終了する場合には、次いで、ビット線ＢＬ1，ＢＬ2を０ボルトまで放電し、プレート線ＰＬm（ｍ＝２，３，４）を０ボルトまで放電する。
【０２９７】
以上のシーケンスに従えば、非選択のメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３，４）におけるキャパシタ部に加わるディスターブは、常に、（１／２）ＶCC以下に抑えられる。
【０２９８】
センスアンプＳＡに含まれている、ビット線ＢＬ1，ＢＬ1に電圧を印加するための電源電圧回路６０、及び、プレート線デコーダ／ドライバＰＤに含まれている、プレート線ＰＬMに電圧を印加するための電源電圧回路６０は、出力が負の温度特性を有するが、これらの電源電圧回路６０の構成例を以下に説明する。
【０２９９】
この電源電圧回路６０は、図２４の（Ａ）に回路図を示すように、参照電圧回路６１と、参照電圧回路６１から出力された参照電圧［例えば、Ｖccや（１／２）Ｖcc］と出力電圧との電位差を検出する比較器７０と、比較器７０からの出力電圧に従って、比較器７０からの出力電圧に負のフィードバックをかける回路、例えば、比較結果に応じてＰＭＯＳ型ＦＥＴ７３を制御する帰還ループから構成されている。具体的には、電源電圧回路６０は、参照電圧回路６１と、参照電圧回路６１から出力された参照電圧が第１の入力部６１に入力される比較器７０と、比較器７０からの出力電圧がゲート部に入力され、ドレイン領域が比較器７０の第２の入力部７２及びキャパシタ部に接続されたＰＭＯＳ型ＦＥＴ７３から成る。ＰＭＯＳ型ＦＥＴ７３のドレイン領域は、具体的には、ビット線ＢＬ1，ＢＬ2、あるいは、プレート線ＰＬmに接続されている。比較器７０は、例えば、カレントミラー差動アンプから構成することができる。
【０３００】
出力に接続されている負荷にＶDL端子７４からグランドに向けて過渡電流が流れようとすると、ＰＭＯＳ型ＦＥＴ７３が或るインピーダンスとして作用し、ＰＭＯＳ型ＦＥＴ７３のドレイン電圧は負側に変動する。出力電圧が参照電圧よりも低くなり始めると、ＰＭＯＳ型ＦＥＴ７３のゲート電圧はより低くなって、ＰＭＯＳ型ＦＥＴ７３はオン状態となり、負荷に電流を供給しながら出力を充電し始める。或るレベルまで充電し、参照電圧よりも出力電圧が高くなり始めると、今度はＰＭＯＳ型ＦＥＴ７３のゲート電圧が上昇し、ＰＭＯＳ型ＦＥＴ７３はオフ状態となり、充電が停止する。これによって、ＰＭＯＳ型ＦＥＴ７３からの出力電圧［例えば、Ｖccや（１／２）Ｖcc］の安定化を図ることができる。
【０３０１】
図２４の（Ｂ）に回路図を示すように、参照電圧回路６１は、一端が電源ＶDDに接続された第１の抵抗素子６２と、一端が第１の抵抗素子６２の他端に接続され、他端が接地された第２の抵抗素子６３から成り、第１の抵抗素子６２と第２の抵抗素子６３との接続部から参照電圧が出力される。そして、第１の抵抗素子６２は抵抗体から成り、第２の抵抗素子６３は、ドレイン部とゲート部が短絡された少なくとも１つのＰＭＯＳ型ＦＥＴから成る。
【０３０２】
図２４の（Ｂ）に示した例では、第２の抵抗素子６３は、３つのＰＭＯＳ型ＦＥＴを直列に接続した構造を有し、各ＰＭＯＳ型ＦＥＴの閾値電圧をＶthとしたとき、第１の抵抗素子６２の抵抗値が充分に高い場合、出力される参照電圧は３Ｖthとなる。ＭＯＳ型ＦＥＴの閾値電圧Ｖthは、一般に、負の温度特性を有する（即ち、温度が上昇するに従い、抵抗値が減少する）。第２の抵抗素子６３を構成するＰＭＯＳ型ＦＥＴの段数、ＰＭＯＳ型ＦＥＴを構成する各種の半導体領域の不純物濃度を調整することによって、第２の抵抗素子６３に所望の抵抗値や所望の負の温度特性を与えることができる。
【０３０３】
図２５の（Ａ）には、別の形式の参照電圧回路６１Ａを示す。この参照電圧回路６１Ａにおいては、第１の抵抗素子６４及び第２の抵抗素子６５は負の温度特性を有し（即ち、温度が上昇するに従い、抵抗値が減少し）、第２の抵抗素子６５の抵抗値の温度変化量の絶対値は、第１の抵抗素子６４の抵抗値の温度変化量の絶対値よりも大きい。具体的には、第１の抵抗素子６４及び第２の抵抗素子６５は抵抗体から構成されている。より具体的には、例えば、第１の抵抗素子６４は不純物がドープされた半導体層（例えば、ポリシリコン層）から成り、第２の抵抗素子６５は、第１の抵抗素子６４を構成する半導体層の不純物濃度よりも低い濃度の不純物がドープされた半導体層（例えば、ポリシリコン層）から成る構成とすることができる。あるいは又、ポリシリコン層にＧｅをイオン注入してバンドギャップを狭めて温度変化量を小さくしたＳｉ−Ｇｅ半導体層から成る第１の抵抗素子６４と、Ｓｉ半導体層（具体的には、ポリシリコン層）から成る第２の抵抗素子６５とから、参照電圧回路６１Ａを構成することもできる。このような構成にすることで、不揮発性メモリの動作温度が上昇すると、第２の抵抗素子６５における電圧降下が、動作温度上昇前よりも小さくなり、その結果、参照電圧回路６１Ａから出力される参照電圧が低下する。
【０３０４】
図２５の（Ｂ）には、更に別の形式の参照電圧回路６１Ｂを示す。この参照電圧回路６１Ｂにおいては、第１の抵抗素子６６は正の温度特性を有し（即ち、温度が上昇するに従い、抵抗値が増加し）、第２の抵抗素子６７は負の温度特性を有する（即ち、温度が上昇するに従い、抵抗値が減少する）。具体的には、第１の抵抗素子６６は、ゲート部が接地されたＰＭＯＳ型ＦＥＴから成り、第２の抵抗素子６７は、不純物がドープされた半導体層から成る抵抗体から構成されている。第１の抵抗素子６６は、電圧に依存せず、第１の抵抗素子６６の抵抗値（具体的には、チャネル抵抗の値）が直線的に変化し、しかも、正の温度特性を有する。従って、このような構成にすることで、不揮発性メモリの動作温度が上昇すると、第２の抵抗素子６７における電圧降下が、動作温度上昇前よりも小さくなり、その結果、参照電圧回路６１Ｂから出力される参照電圧が低下する。
【０３０５】
電源電圧回路からの出力電圧として、不揮発性メモリの動作温度が２０゜Ｃのとき１．５ボルト、１０５゜Ｃのとき１．０ボルトとすれば、いずれの動作温度においてもメモリセルにおけるキャパシタ部においては６μＣ／ｃｍ2以上の信号電荷を保持することができ、且つ、非選択のメモリセルにおけるデータ破壊が生じることはない。
【０３０６】
以上に説明した電源電圧回路及び各種の参照電圧回路は、周知の方法にて作製することができる。尚、場合によっては、参照電圧回路６１，６１Ａ，６１Ｂのいずれかのみから電源電圧回路を構成することもできる。また、電源電圧回路をセンスアンプＳＡにのみ含ませてもよいし、プレート線デコーダ／ドライバＰＤにのみ含ませてもよいし、電源電圧回路からの出力電圧をセンスアンプＳＡ及び／又はプレート線デコーダ／ドライバＰＤに供給する形態としてもよい。以下の実施の形態にて説明する不揮発性メモリにおいても同様である。
【０３０７】
実施の形態８の不揮発性メモリにおいては、対となったメモリセルＭＣ1m，ＭＣ2mによる相補的なデータ記憶を例に挙げたが、例えば、ダミーセル等を用いて、参照側ビット線に、データ「１」の読み出し電位と、データ「０」の読み出し電位の中間の参照電位を与えることによって、メモリセル毎に１ビットを記憶することも可能である。この場合の回路図を、図２６に示す。図２１に示した構成と異なり、この不揮発性メモリの変形例においては、選択用トランジスタＴＲ1及び選択用トランジスタＴＲ2のそれぞれは、ワード線ＷＬ1及びＷＬ2に接続され、これらのワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。
【０３０８】
尚、実施の形態８にて説明した不揮発性メモリに、実施の形態１〜実施の形態７にて説明した不揮発性メモリにおけるメモリユニットあるいはサブメモリユニットの構造を適用することができる。
【０３０９】
（実施の形態９）
実施の形態９は、本発明の第８の態様に係る不揮発性メモリに関する。実施の形態９の不揮発性メモリにおけるメモリユニットは、具体的には、実施の形態８にて説明したメモリユニットと同様であり、その模式的な一部断面図は図２２に示したと同様である。それ故、メモリユニットの詳細な説明は省略する。
【０３１０】
実施の形態９の不揮発性メモリの回路図を図２７に示す。実施の形態９の不揮発性メモリにおいては、メモリセルＭＣ1M，ＭＣ2Mを構成するキャパシタ部のそれぞれの一端はビット線ＢＬ1，ＢＬ2に接続され、他端はプレート線ＰＬmに接続されている。そして、ビット線ＢＬ1，ＢＬ2には、クランプ電圧（クランプ電位）が負の温度特性を有するクランプ回路８０が接続されている。このような構成においては、センスアンプＳＡには、実施の形態８にて説明した電源電圧回路６０を含ませる必要はない。センスアンプＳＡに実施の形態８にて説明した電源電圧回路６０を含ませた場合、電源電圧回路の電流供給能力が充分でないと、不要なノイズが発生し、データの読み出しを誤る虞がある。このような場合には、センスアンプＳＡとして、従来のセンスアンプＳＡを用い、ビット線ＢＬ1，ＢＬ2の電圧（電位）をクランプするクランプ回路８０をビット線ＢＬ1，ＢＬ2に接続すればよい。
【０３１１】
クランプ電圧が負の温度特性を有するクランプ回路８０は、図２８に回路図を示すように、ドレイン部とゲート部が短絡されたＰＭＯＳ型ＦＥＴ８１を直列に接続した構造を有する、従来のクランプ回路から構成することができる。クランプ回路８０を構成するＰＭＯＳ型ＦＥＴ８１の段数、ＰＭＯＳ型ＦＥＴを構成する各種の半導体領域の不純物濃度を調整することによって、クランプ回路８０に所望のクランプ電圧値や所望の負の温度特性を与えることができる。
【０３１２】
このような、クランプ電圧が負の温度特性を有するクランプ回路８０をビット線ＢＬ1，ＢＬ2に接続することによって、不揮発性メモリの動作温度が高いときにはビット線が高い電圧（電位）にクランプされ、動作温度が低いときにはビット線が低い電圧（電位）にクランプされる。それ故、不揮発性メモリの動作温度が高くなり、抗電圧が減少しても、ビット線の電圧（電位）を低い電圧（電位）にクランプすることができる結果、非選択のメモリセルにおけるキャパシタ部の電荷反転を防止することができる。
【０３１３】
尚、プレート線に電圧を印加するための電源電圧回路は、出力が負の温度特性を有することが望ましい。具体的には、実施の形態８にて説明した電源電圧回路６０及び各種の参照電圧回路６１，６１Ａ，６１Ｂが、実施の形態９の不揮発性メモリに備えられていることが望ましい。
【０３１４】
尚、実施の形態９の不揮発性メモリを、実施の形態８の不揮発性メモリの変形例と同様の構成とすることもできる。
【０３１５】
また、実施の形態９にて説明した不揮発性メモリに、実施の形態１〜実施の形態７にて説明した不揮発性メモリにおけるメモリユニットあるいはサブメモリユニットの構造を適用することができる。
【０３１６】
（実施の形態１０）
実施の形態１０は、本発明の第９の態様及び第１０の態様に係る不揮発性メモリに関する。実施の形態１０の不揮発性メモリの回路図を図２９に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図３０に示し、不揮発性メモリの模式的な一部断面図を図３１及び図３２に示す。尚、図３０において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図３１に示す不揮発性メモリの模式的な一部断面図は、図３０の線Ａ−Ａに沿った模式的な一部断面図であり、図３２に示す不揮発性メモリの模式的な一部断面図は、図３０の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０３１７】
実施の形態１０の不揮発性メモリは、所謂ゲインセルタイプの不揮発性メモリであり、ビット線ＢＬと、書込用トランジスタ（本発明の第１０の態様に係る不揮発性メモリにおける構成要素であり、本発明の第９の態様に係る不揮発性メモリにおける選択用トランジスタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、実施の形態１０においては、Ｍ＝８）のメモリセルＭＣMから構成されたメモリユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモリユニットＭＵから構成されている。そして、各メモリセルＭＣMは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットＭＵを構成するメモリセルＭＣMの第１の電極２１は、メモリユニットＭＵにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲWを介してビット線ＢＬに接続され、各メモリセルＭＣmを構成する第２の電極２３はプレート線ＰＬmに接続されている。メモリセルＭＣMは絶縁膜２６Ａによって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０３１８】
更には、実施の形態１０の不揮発性メモリは、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。あるいは又、検出用トランジスタＴＲS、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲS及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続され、各メモリセルＭＣmに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。
【０３１９】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの一方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１５を介してビット線ＢＬに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲSの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、開口部１７Ａ中に設けられた接続孔１８Ａ、ワード線ＷＬSを介して検出用トランジスタＴＲSのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW及び読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０３２０】
先ず、実施の形態１０の不揮発性メモリへのデータの書き込み動作を、以下、説明する。尚、一例として、プレート線ＰＬ1に接続されたメモリセルＭＣ1にデータを書き込むものとする。図３３に動作波形を示す。尚、図３３及び後述する図３４中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０３２１】
（１０−１Ａ）待機状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０３２２】
（１０−２Ａ）データ書き込みの開始時、選択プレート線ＰＬ1の電位をＶccとし、非選択プレート線ＰＬk（ｋ＝２，３・・・８）の電位を（１／２）Ｖccとする。これによって、浮遊状態の共通ノードＣＮの電位は、プレート線ＰＬMとのカップリングにより、概ね（１／２）Ｖcc近傍まで上昇する。また、選択メモリセルにデータ「１」を書き込む場合には、ビット線ＢＬの電位をＶccとし、データ「０」を書き込む場合には、ビット線ＢＬの電位を０ボルトとする。
【０３２３】
（１０−３Ａ）その後、書込用トランジスタＴＲWをオン状態とする。これによって、共通ノードの電位は、選択メモリセルにデータ「１」を書き込む場合には、Ｖccとなり、データ「０」を書き込む場合には、０ボルトとなる。尚、選択プレート線ＰＬ1にはＶccが印加された状態にあるので、共通ノードの電位が０ボルトの場合、選択メモリセルにデータ「０」が書き込まれる。一方、共通ノードの電位がＶccの場合、選択メモリセルには何らデータが書き込まれない。
【０３２４】
（１０−４Ａ）次いで、選択プレート線ＰＬ1の電位を０ボルトとする。共通ノードの電位がＶccの場合、選択メモリセルにデータ「１」が書き込まれる。選択メモリセルに既にデータ「０」が書き込まれている場合には、選択メモリセルに何ら変化は生じない。
【０３２５】
（１０−５Ａ）その後、ビット線ＢＬを０ボルトと印加する。
【０３２６】
（１０−６Ａ）更に、非選択プレート線ＰＬkを０ボルトとし、書込用トランジスタＴＲWをオフ状態とする。
【０３２７】
他のメモリセルＭＣm（ｍ＝２，３・・・８）にデータを書き込む場合には、同様の操作を繰り返す。このような書き込み動作においては、非選択メモリセルＭＣkに（±１／２）Ｖccのディスターブが発生するが、Ｖccの値を適切に設定することによって、非選択メモリセルＭＣkにおけるデータの破壊を確実に防止することができる。
【０３２８】
次に、実施の形態１０の不揮発性メモリからデータを読み出し、データを再書き込みする動作を、以下、説明する。尚、一例として、プレート線ＰＬ1に接続されたメモリセルＭＣ1からデータを読み出し、データを再書き込みするものとする。図３４に動作波形を示す。
【０３２９】
（１０−１Ｂ）待機状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０３３０】
（１０−２Ｂ）データ読み出し時、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣ1にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣ1にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬkにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ1に記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。
【０３３１】
（１０−３Ｂ）次に、ビット線ＢＬを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。一方、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。具体的には、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲSは導通状態となり、検出用トランジスタＴＲSの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲS及び読出用トランジスタＴＲRを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ）の電位変化が検出され、この検出結果がビット線ＢＬに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲSの閾値をＶth、検出用トランジスタＴＲSのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲSをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成することもできる。
【０３３２】
（１０−４Ｂ）次いで、読出用トランジスタＴＲRをオフ状態とする。そして、ビット線ＢＬの電位をビット線ＢＬに接続されたセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読み出し動作を完了する。
【０３３３】
以上の動作によって、選択メモリセルに記憶されていたデータが一旦破壊されてしまうので、データの再書き込み動作を行う。
【０３３４】
（１０−５Ｂ）そのために、先ず、ビット線ＢＬをセンスアンプＳＡによって充放電させ、ビット線ＢＬにＶcc又は０ボルトを印加する。
【０３３５】
（１０−６Ｂ）次いで、非選択プレート線ＰＬk（ｋ＝２，３・・・８）の電位を（１／２）Ｖccとする。
【０３３６】
（１０−７Ｂ）その後、書込用トランジスタＴＲWをオン状態とする。これによって、共通ノードＣＮの電位はビット線ＢＬの電位と等しくなる。即ち、選択メモリセルＭＣ1に記憶されていたデータが「１」の場合には、共通ノードＣＮの電位はＶccとなり、選択メモリセルＭＣ1に記憶されていたデータが「０」の場合には、共通ノードＣＮの電位は０ボルトとなる。選択プレート線ＰＬ1の電位はＶccのままであるが故に、共通ノードＣＮの電位が０ボルトの場合、選択メモリセルＭＣ1にはデータ「０」が再書き込みされる。
【０３３７】
（１０−８Ｂ）次に、選択プレート線ＰＬ1の電位を０ボルトとする。これによって、選択メモリセルＭＣ1に記憶されていたデータが「１」の場合には、共通ノードＣＮの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣ1にデータ「０」が既に再書き込みされていた場合には、選択メモリセルに変化は生じない。
【０３３８】
（１０−９Ｂ）その後、ビット線ＢＬを０ボルトとする。
【０３３９】
（１０−１０Ｂ）最後に、非選択プレート線ＰＬkを０ボルトとし、書込用トランジスタＴＲWをオフ状態とする。
【０３４０】
他のメモリセルＭＣm（ｍ＝２，３・・・８）からデータを読み出し、データを再書き込みする場合には、同様の操作を繰り返す。
【０３４１】
上述の工程（１０−２Ｂ）において、メモリユニットＭＵを構成するメモリセルの個数（Ｍ）は、選択メモリセルの強誘電体層に十分に大きな電界を与えて、かかる強誘電体層に確実に分極反転が生じるような個数とする必要がある。即ち、Ｍの値が値が小さ過ぎると、工程（１０−２Ｂ）において、選択プレート線ＰＬ1にＶccを印加したとき、第２の電極と第１の電極とのカップリングによって、浮遊状態にある第１の電極の電位が大きく上昇してしまい、第２の電極と第１の電極との間に十分なる電界が形成されず、強誘電体層に分極反転が生じなくなる。一方、第１の電極に現れる電位（信号電位と呼ぶ）は、蓄積電荷量を負荷容量で除したものなので、Ｍの値が大き過ぎると、第１の電極に現れる電位が低くなり過ぎる。
【０３４２】
図３５に、Ｍの値と信号電位との関係をシミュレーションした結果を示す。ここでは、メモリセルにおける強誘電体層のヒステリシス実測値を基に、図２９に示した回路におけるメモリセルの個数（Ｍ）と信号電位の関係を求めた。尚、各メモリセルを構成する強誘電体層の面積を０．５μｍ2とし、共通ノードＣＮのメモリセル以外の負荷容量（主に、検出用トランジスタＴＲSのゲート容量）を２ｆＦ、電源電圧Ｖccを２．５ボルトとした。
【０３４３】
選択プレート線ＰＬ1にＶccを印加したとき、選択メモリセルにデータ「１」が記憶されていれば、第１の電極と第２の電極との間にあっては、強誘電体層の分極を反転する方向に電界が生じる。従って、このような選択メモリセルからの信号電位（浮遊状態の第１の電極に現れる電位であり、検出用トランジスタＴＲSのゲート電極に印加される電位Ｖg）は、データ「０」が記憶されていた場合よりも高くなる。そして、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位との差が大きいほど、データ読み出しの信頼性が高くなる。
【０３４４】
Ｍの値が１の場合、図５７の（Ｂ）に示した回路と等価となり、共通ノードＣＮにおける負荷容量が小さ過ぎる結果、データ「１」が記憶されていた場合の信号電位と、データ「０」が記憶されていた場合の信号電位は、共に２．２ボルト程度まで上昇してしまい、選択プレート線ＰＬ1に印加されたＶcc（＝２．５ボルト）との間の電位差は、約０．３ボルトしかない。従って、強誘電体層の分極反転が不十分であり、選択メモリセルからのデータの読み出しが困難となる。
【０３４５】
一方、Ｍの値が２以上となると、選択メモリセルにおいては、選択プレート線ＰＬ1に印加されたＶcc（＝２．５ボルト）と信号電位との間の電位差（図３５では、「信号量」で表示する）が十分に大きくなり、選択メモリセルからデータを確実に読み出すことが可能となる。尚、Ｍの値を増加させるに従い、共通ノードＣＮの負荷容量が増加し、Ｍの値が或るレベルを超えると、今度は、選択プレート線ＰＬ1に印加されたＶccと信号電位との間の電位差である信号量の値が低下し始める。
【０３４６】
このように、Ｍの値には最適値が存在し、かかるＭの最適値は、２≦Ｍ≦１２８、好ましくは、４≦Ｍ≦３２であることが判った。
【０３４７】
実施の形態１にて説明したメモリユニットの構造を実施の形態１０における不揮発性メモリに適用することができるし、実施の形態８、実施の形態９にて説明した不揮発性メモリを実施の形態１０に適用することもできる。
【０３４８】
（実施の形態１１）
実施の形態１１は、本発明の第１１の態様に係る不揮発性メモリに関する。実施の形態１１の不揮発性メモリの回路図を図３６に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図３７に示す。尚、図３７において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。
【０３４９】
実施の形態１１の不揮発性メモリも、所謂ゲインセルタイプの不揮発性メモリであり、ビット線ＢＬと、書込用トランジスタＴＲWと、Ｍ個（但し、Ｍ≧２であり、実施の形態１１においては、Ｍ＝８）のメモリセルＭＣMから構成されたＮ個（但し、Ｎ≧２であり、実施の形態１１においては、Ｎ＝２）のメモリユニットＭＵ1，ＭＵ2と、Ｎ個の選択用トランジスタＴＲ1，ＴＲ2と、Ｎ個のメモリユニットＭＵ1，ＭＵ2のそれぞれを構成するメモリセルＭＣ1m，ＭＣ2mで共通とされたＭ本のプレート線ＰＬmから構成されている。
【０３５０】
そして、各メモリセルＭＣmは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第ｎ番目（ｎ＝１，２・・・Ｎであり、実施の形態１１においては、ｎ＝１，２）のメモリユニットＭＵ1，ＭＵ2を構成するメモリセルＭＣ1M，ＭＣ2Mの第１の電極２１は、第ｎ番目のメモリユニットＭＵ1，ＭＵ2において共通であり、この共通の第１の電極（共通ノードＣＮ1，ＣＮ2）は、第ｎ番目の選択用トランジスタＴＲ1，ＴＲ2及び書込用トランジスタＴＲWを介してビット線ＢＬに接続され、第２の電極２３は共通のプレート線ＰＬmに接続されている。尚、不揮発性メモリのメモリユニットＭＵ1，ＭＵ2を構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。また、Ｎの数も２に限定されず、例えば２のべき数（２，４，８・・・）とすることができる。
【０３５１】
更には、実施の形態１１の不揮発性メモリは、検出用トランジスタＴＲS、及び、読出用トランジスタＴＲRを備えている。そして、検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続され、第ｎ番目のメモリユニットＭＵ1，ＭＵ2を構成する各メモリセルＭＣ1m，ＭＣ2mに記憶されたデータの読み出し時、第ｎ番目の選択用トランジスタＴＲ1，ＴＲ2及び読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣ1m，ＭＣ2mに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ1，ＣＮ2）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。
【０３５２】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタＴＲWの一方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬに接続され、他方のソース／ドレイン領域は、接続孔１８Ｂ、図示しない副ビット線、接続孔１８Ｃを介して、選択用トランジスタＴＲ1，ＴＲ2のそれぞれの一方のソース／ドレイン領域に接続されている。また、選択用トランジスタＴＲ1，ＴＲ2のそれぞれの他方のソース／ドレイン領域は、各メモリユニットＭＵ1，ＭＵ2のそれぞれを構成する共通の第１の電極（共通ノードＣＮ1，ＣＮ2）に、接続孔１８1，１８2を介して接続されている。更には、検出用トランジスタＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。また、読出用トランジスタＴＲRの他方のソース／ドレイン領域は、コンタクトホール１５を介してビット線ＢＬに接続されている。更に、各メモリユニットＭＵ1，ＭＵ2を構成する共通の第１の電極（共通ノードＣＮ1，ＣＮ2、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、検出用トランジスタＴＲSのゲート電極に、図示しない副ビット線及び接続孔１８Ａを介して接続されている。検出用トランジスタＴＲSの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW、読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬR、及び、選択用トランジスタＴＲ1，ＴＲ2のゲート電極に接続されたワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０３５３】
各メモリユニットＭＵ1，ＭＵ2の構造は、実質的に、実施の形態１０にて説明したメモリユニットＭＵと同様の構造とすることができるので、詳細な説明は省略する。尚、メモリユニットＭＵ1を構成する共通の第１の電極（共通ノードＣＮ1）は、選択用トランジスタＴＲ1の他方のソース／ドレイン領域と、絶縁層１６に設けられた接続孔１８1を介して接続されており、メモリユニットＭＵ2を構成する共通の第１の電極（共通ノードＣＮ2）は、選択用トランジスタＴＲ2の他方のソース／ドレイン領域と、絶縁層１６に設けられた接続孔１８2を介して接続されている。また、書込用トランジスタＴＲWの一方のソース／ドレイン領域、及び、読出用トランジスタＴＲRの他方のソース／ドレイン領域は、下層絶縁層上に形成されたビット線ＢＬに、下層絶縁層に設けられたコンタクトホール１５を介して接続されている。更には、選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域、書込用トランジスタＴＲWの他方のソース／ドレイン領域、検出用トランジスタＴＲSのゲート電極（ワード線ＷＬS）は、下層絶縁層に設けられた接続孔１８Ｃ，１８Ｂ，１８Ａを介して、下層絶縁層上に形成された副ビット線（図示せず）に接続されている。ここで、副ビット線は、下層絶縁層上を延び、ビット線ＢＬに接続されている。
【０３５４】
実施の形態１１の不揮発性メモリにおいては、複数のメモリユニットが設けられているので、実施の形態１０にて説明した不揮発性メモリよりも更に１ビット当たりのセル面積の一層の縮小化を図ることができる。即ち、実施の形態１１の不揮発性メモリの大きさ（占有面積）は、基本的には、一方向においては、プレート線ＰＬMのピッチと本数（Ｍの値）で決定され、かかる方向と直交する方向においては、共通ノードのピッチと本数（Ｎの値）で決定される。不揮発性メモリが占める半導体基板の領域の面積（大きさ）は、選択用トランジスタＴＲ1，ＴＲ2の占める面積（大きさ）によって主に決定される。書込用トランジスタＴＲW、読出用トランジスタＴＲR、検出用トランジスタＴＲSは、半導体基板の空領域に形成すればよく、空領域の面積は、メモリユニットの数（Ｎ）、メモリユニットを構成するメモリセルの数（Ｍ）が大きくなるほど、広くなる。従って、このように、書込用トランジスタＴＲW、読出用トランジスタＴＲR、検出用トランジスタＴＲSを、半導体基板の空領域に形成すれば、半導体基板を極めて効果的に利用することができる。
【０３５５】
実施の形態１１の不揮発性メモリにおけるデータ書き込み動作、データ読み出し及び再書き込み動作は、選択用トランジスタＴＲ1，ＴＲ2によってメモリユニットＭＵ1，ＭＵ2を適宜選択することを付加した状態で、実施の形態１０の不揮発性メモリにて説明したデータ書き込み動作、データ読み出し及び再書き込み動作と同様の動作を行えばよいので、詳細な説明は省略する。
【０３５６】
メモリユニットの数Ｎは２に限定されない。Ｎ＝４とした場合の不揮発性メモリのメモリユニットの構造は、例えば、図６に示したと同様とすることができる。また、実施の形態２〜実施の形態７にて説明したメモリユニットの構造を実施の形態１１における不揮発性メモリに適用することができるし、実施の形態８、実施の形態９にて説明した不揮発性メモリを実施の形態１１に適用することもできる。
【０３５７】
実施の形態１０あるいは実施の形態１１において、検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶccとする必要がある。そのためには、図３８に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０３５８】
（実施の形態１２）
実施の形態１２は、本発明の第１２Ａの態様に係る不揮発性メモリ、及び、本発明の第１の構成に係る不揮発性メモリの駆動方法に関する。図３９に実施の形態１２の不揮発性メモリの回路図を示し、図４０に模式的な一部断面図を示す。
【０３５９】
実施の形態１２の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、実施の形態１２では、Ｎ≧１であり、具体的には、Ｎ＝１）の第１の選択用トランジスタＴＲ1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１２においては、Ｍ＝４）の第１のメモリセルＭＣ1nm（ｍ＝１，２・・・Ｍ、ｎ＝１，２・・・Ｎ）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ1Nにおいて、Ｎ個の第１のサブメモリユニットＳＭＵ1nのそれぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nmから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、
（Ｄ−２）Ｎ個の第２のサブメモリユニットＳＭＵ2Nにおいて、Ｎ個の第２のサブメモリユニットＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０３６０】
尚、実施の形態１２〜実施の形態１５においては、Ｎ＝１としたが故に、以下においては、添字「Ｎ」、「ｎ」を省略し、第１の選択用トランジスタＴＲ1Nを第１の選択用トランジスタＴＲ1と表現し、第１のメモリセルＭＣ1nM，ＭＣ1nmを第１のメモリセルＭＣ1M，ＭＣ1mと表現し、第１のサブメモリユニットＳＭＵ1NをサブメモリユニットＳＭＵ1と表現し、第２の選択用トランジスタＴＲ2Nを第２の選択用トランジスタＴＲ2と表現し、第２のメモリセルＭＣ2nM，ＭＣ2nmを第２のメモリセルＭＣ2M，ＭＣ2mと表現し、第２のサブメモリユニットＳＭＵ2Nを第２のサブメモリユニットＳＭＵ2と表現する。
【０３６１】
図４０の模式的な一部断面図において、これらの第２のビット線ＢＬ2、第２の選択用トランジスタＴＲ2及び第２のメモリセルＭＣ2mは、第１のビット線ＢＬ1、第１の選択用トランジスタＴＲ1及び第１のメモリセルＭＣ1mと、紙面垂直方向に隣接している。また、図４０においては、第１の選択用トランジスタＴＲ1及び第１のメモリセルＭＣ1mと、ビット線ＢＬ1の延在する方向に隣接する第１の選択用トランジスタＴＲ’1及び第１のメモリセルＭＣ’1mの一部分を併せて図示した。ビット線ＢＬ1の延在する方向に隣接する第１のメモリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ1は共通化されている。
【０３６２】
そして、各メモリセルＭＣ1m，ＭＣ2mは、第１の電極２１（下部電極）と、強誘電体層２２と、第２の電極（上部電極）２３とから成る。第１のメモリユニットＭＵ1において、第ｎ番目（但し、ｎ＝１，２・・・Ｎであり、実施の形態１２においては、ｎ＝１）の第１のサブメモリユニットＳＭＵ1を構成する第１のメモリセルＭＣ1mの第１の電極２１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1において共通であり、該共通の第１の電極２１（共通ノードＣＮ1）は、第ｎ番目の第１の選択用トランジスタＴＲ1を介して第１のビット線ＢＬ1に接続され、第２の電極２３は共通のプレート線ＰＬmに接続されている。一方、第２のメモリユニットＭＵ2において、第ｎ番目（実施の形態１２においては、ｎ＝１）の第２のサブメモリユニットＳＭＵ2を構成する第２のメモリセルＭＣ2mの第１の電極２１は、第ｎ番目の第２のサブメモリユニットＳＭＵ1において共通であり、該共通の第１の電極２１（共通ノードＣＮ2）は、第ｎ番目の第２の選択用トランジスタＴＲ2を介して第２のビット線ＢＬ2に接続され、第２の電極２３は共通のプレート線ＰＬmに接続されている。
【０３６３】
メモリセルＭＣ2mにおけるプレート線ＰＬmは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ1のゲート電極はワード線ＷＬ1に接続され、第２の選択用トランジスタＴＲ2のゲート電極は第２のワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。
【０３６４】
尚、不揮発性メモリのサブメモリユニットを構成するメモリセルの数（Ｍ）は４個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０３６５】
実施の形態１２の不揮発性メモリにおいては、更に、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間に、第１のメモリセルＭＣ1m及び第２のメモリセルＭＣ2mのそれぞれに記憶されたデータをラッチするためのＰ個のラッチ回路が設けられている。実施の形態１２においては、Ｎ＝１であり、Ｐ＝２Ｎを満たす。そして、第（２ｎ−１）番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルに記憶されたデータをラッチし、第２ｎ番目のラッチ回路は、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに記憶されたデータをラッチする。実施の形態１２の不揮発性メモリにおいては、プレート線を共有した（即ち、対となった）メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）のそれぞれには、１ビットのデータが記憶される。
【０３６６】
具体的には、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間に、第１のメモリセルＭＣ1mに記憶されたデータをラッチするための第１のラッチ回路ＬＣ1、及び、第２のメモリセルＭＣ2mに記憶されたデータをラッチするための第２のラッチ回路ＬＣ2が設けられている。尚、第１のラッチ回路ＬＣ1と第１のビット線ＢＬ1との間にはスイッチング用のトランジスタＴＲSW11が配設され、第１のラッチ回路ＬＣ1と第２のビット線ＢＬ2との間にはスイッチング用のトランジスタＴＲSW12が配設されている。一方、第２のラッチ回路ＬＣ2と第１のビット線ＢＬ1との間にはスイッチング用のトランジスタＴＲSW21が配設され、第２のラッチ回路ＬＣ2と第２のビット線ＢＬ2との間にはスイッチング用のトランジスタＴＲSW22が配設されている。第１のセンスアンプＳＡ1は、第１のラッチ回路ＬＣ1から構成されており、第２のセンスアンプＳＡ2は、第２のラッチ回路ＬＣ2から構成されているが、このような構成に限定するものではない。スイッチング用のトランジスタＴＲSW11，ＴＲSW12のゲート電極は第１のラッチ制御線ＣＬ1に接続され、スイッチング用のトランジスタＴＲSW21，ＴＲSW22のゲート電極は第２のラッチ制御線ＣＬ2に接続されている。
【０３６７】
そして、第（２ｎ−１）番目のラッチ回路（実施の形態１２においては、具体的には、第１のラッチ回路ＬＣ1）にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットＳＭＵ1を構成する第１のメモリセルＭＣ1mへのデータの再書き込みを行い、第２ｎ番目のラッチ回路（実施の形態１２においては、具体的には、第２のラッチ回路ＬＣ2）にラッチされたデータに基づき、第ｎ番目の第２のサブメモリユニットＳＭＵ2を構成する第２のメモリセルＭＣ2mへのデータの再書き込みを行う。そして、第１のメモリセルＭＣ1mに記憶されたデータの読み出しを行うとき、第１の選択用トランジスタＴＲ1をオン状態とし、第２の選択用トランジスタＴＲ2をオフ状態とし、且つ、第２のビット線ＢＬ2に参照電位を印加し、第２のメモリセルＭＣ2mに記憶されたデータの読み出しを行うとき、第２の選択用トランジスタＴＲ2をオン状態とし、第１の選択用トランジスタＴＲ1をオフ状態とし、且つ、第１のビット線ＢＬ1に参照電位を印加する。
【０３６８】
ラッチ回路ＬＣ1の回路図を、図４１に例示する。このラッチ回路は、２つのＣＭＯＳインバータの組み合わせから構成されている。尚、それぞれのＣＭＯＳインバータは、ｐチャネル型ＭＯＳトランジスタＴＲＬ1とｎチャネル型ＭＯＳトランジスタＴＲＬ2、及び、ｐチャネル型ＭＯＳトランジスタＴＲＬ3とｎチャネル型ＭＯＳトランジスタＴＲＬ4から構成されている。また、このラッチ回路には、スイッチング用のトランジスタＴＲSW11，ＴＲSW12，ＴＲSW-A，ＴＲSW-Bが備えられている。そして、このラッチ回路ＬＣ1においては、センスイネーブル信号Φp，Φnを受けて活性化されることにより、ビット線ＢＬ1のビット線電位とビット線ＢＬ2のビット線電位とを比較することで、ビット線のアナログ電位を２値データ（例えば、Ｖcc及び０ボルト）に変換し、保持（ラッチ）することが可能である。尚、ラッチ回路ＬＣ2も同様の構成とすることができる。
【０３６９】
実施の形態１２の不揮発性メモリからデータを読み出し、データを再書き込みする不揮発性メモリの駆動方法を、以下、説明する。尚、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセルＭＣ11，ＭＣ21からデータを読み出し、再書き込みするものとし、メモリセルＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデータ「０」が記憶されているとする。図４２及び図４３に動作波形を示す。尚、図４２及び図４３中、括弧内の数字は、以下に説明する工程の番号と対応している。また、動作波形を示す図面における「センスアンプＳＡ1」及び「センスアンプＳＡ2」は、これらのセンスアンプの出力部における電位を意味する。
【０３７０】
先ず、選択された第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21のデータの読み出しを行う（図４２参照）。
【０３７１】
（１Ａ）待機状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０３７２】
（２Ａ）データ読み出しの開始時、選択されたプレート線ＰＬ1の電位立ち上げを行い、即ち、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）のままとする。このとき、共通ノードＣＮ1，ＣＮ2は、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）とのカップリング要素が強いため、０ボルトよりの値となる。その結果、データ「１」が書き込まれていた第１のメモリセルＭＣ11においては、強誘電体層における分極反転が生じ、共通ノードＣＮ1の電位は上昇する。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1を選択すると共に、第１のセンスアンプＳＡ1の両端の電位を０ボルトにイコライズしておく。その後、接地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０３７３】
（３Ａ）次いで、ワード線ＷＬ1をハイレベルとすることによって、第１の選択用トランジスタＴＲ1をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線ＢＬ1に接続される。一方、ダミーセル等を用いて、第２のビット線ＢＬ2に、データ「１」のときのビット線電位と、データ「０」のときのビット線電位の中間の参照電位を与える。この場合、第１のビット線ＢＬ1の電位（ビット線電位）は、第２のビット線ＢＬ2の電位（ビット線電位）よりも高くなる。
【０３７４】
（４Ａ）その後、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０３７５】
（５Ａ）そして、第１のラッチ回路ＬＣ1を活性化して、データを確定し、かかるデータ（この例では、データ「１」）を第１のセンスアンプＳＡ1内の第１のラッチ回路ＬＣ1にラッチする。一方、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによって、選択された第１のメモリセルＭＣ11には、データ「０」が書き込まれる。
【０３７６】
（６Ａ）次に、ワード線ＷＬ1をロウレベルとすることによって、第１の選択用トランジスタＴＲ1をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線ＢＬ1との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2を選択すると共に、第２のセンスアンプＳＡ2の両端の電位を０ボルトにイコライズしておく。その後、接地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０３７７】
（７Ａ）次いで、ワード線ＷＬ2をハイレベルとすることによって、第２の選択用トランジスタＴＲ2をオン状態とする。これによって、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線ＢＬ2に接続される。データ「０」が書き込まれていた第２のメモリセルＭＣ21においては、強誘電体層における分極反転が生じない。従って、第２のビット線ＢＬ2に生じる電位（ビット線電位）は低い。一方、ダミーセル等を用いて、第１のビット線ＢＬ1に、データ「１」のときのビット線電位と、データ「０」のときのビット線電位の中間の参照電位を与える。この場合、第１のビット線ＢＬ1の電位（ビット線電位）は、第２のビット線ＢＬ2の電位（ビット線電位）よりも高い。
【０３７８】
（８Ａ）その後、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０３７９】
（９Ａ）そして、第２のラッチ回路ＬＣ2を活性化して、データを確定し、かかるデータ（この例では、データ「０」）を第２のセンスアンプＳＡ2内の第２のラッチ回路ＬＣ2にラッチする。一方、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによって、選択された第２のメモリセルＭＣ21には、データ「０」が書き込まれる。
【０３８０】
（１０Ａ）次に、ワード線ＷＬ2をロウレベルとすることによって、選択用トランジスタＴＲ2をオフ状態とする。これによって、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2と第２のビット線ＢＬ2との接続が解かれる。併せて、選択されたプレート線ＰＬ1の電位立ち下げを行う。即ち、選択されたプレート線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０３８１】
以上の操作によって、第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21におけるデータの読み出しが完了する。この状態においては、第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21には、データ「０」が書き込まれている。また、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2には、それぞれ、第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶されていたデータがラッチされている。
【０３８２】
次に、選択された第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21におけるデータの再書き込み、具体的には、データ「１」の再書き込みを行う（図４３参照）。
【０３８３】
（１Ｂ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０３８４】
（２Ｂ）次に、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L（＝０ボルト）のままである。
【０３８５】
（３Ｂ）その後、ワード線ＷＬ1をハイレベルとすることによって、第１の選択用トランジスタＴＲ1をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線ＢＬ1に接続される。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッチ回路ＬＣ1にラッチされていたデータ（この例では、データ「１」）に従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択された第１のメモリセルＭＣ11は、その分極状態が再度反転し、データ「１」が書き込まれる。
【０３８６】
（４Ｂ）次いで、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズし、共通ノードＣＮ1を０ボルトに戻す。
【０３８７】
（５Ｂ）そして、ワード線ＷＬ1をロウレベルとすることによって、第１の選択用トランジスタＴＲ1をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線ＢＬ1との接続が解かれる。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０３８８】
（６Ｂ）その後、ワード線ＷＬ2をハイレベルとすることによって、第２の選択用トランジスタＴＲ2をオン状態とする。これによって、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッチ回路ＬＣ2にラッチされていたデータ（この例では、データ「０」）に従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられるが、第２のビット線ＢＬ2の電位はＶBL-L（＝０ボルト）のままである。その結果、選択された第２のメモリセルＭＣ21は、その分極状態が変化せず、データ「０」のままとなる。
【０３８９】
（７Ｂ）次いで、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズし、共通ノードＣＮ2を０ボルトに戻す。
【０３９０】
（８Ｂ）そして、ワード線ＷＬ2をロウレベルとすることによって、第２の選択用トランジスタＴＲ2をオフ状態とする。これによって、第２のサブメモリユニットＳＭＵ2と第２のビット線ＢＬ2との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０３９１】
（９Ｂ）その後、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻す。
【０３９２】
以上の操作によって、データ「１」の再書き込みが完了するが、プレート線ＰＬ1を共有した第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ（ＶPL-L→ＶPL-H）［工程（２Ａ）］及び電位立ち下げ（ＶPL-H→ＶPL-L）［工程（１０Ａ）］にて行っている。
【０３９３】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ12及び第２のメモリセルＭＣ22、プレート線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対して、順次、工程（１Ａ）〜（１０Ａ）、工程（１Ｂ）〜（９Ｂ）の操作を行う。
【０３９４】
尚、新たにデータの書き込みを行う場合には、先ず、（１Ａ）〜（１０Ａ）の操作を行った後、新たにデータを書き込むべきメモリセルに関連するラッチ回路（即ち、第１のメモリセルに対しては第１のラッチ回路、第２のメモリセルに対しては第２のラッチ回路）を所望の値に書き換えて、（１Ｂ）〜（９Ｂ）の操作を行えばよい。
【０３９５】
尚、本特許出願人は、平成１１年６月４日に提出した特願平１１−１５８６３２号においても、同様の不揮発性メモリを提案した。この特許出願における不揮発性メモリにおいては、第１のメモリユニットＭＵ1における第１のメモリセルＭＣ1Mにおいて、ＭＣ11→ＭＣ12→ＭＣ13→ＭＣ14の順にデータの読み出し、再書き込みを行った後、第２のメモリユニットＭＵ2における第２のメモリセルＭＣ2Mにおいて、ＭＣ21→ＭＣ22→ＭＣ23→ＭＣ24の順にデータの読み出し、再書き込みを行う。即ち、プレート線ＰＬ1を共有した第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶されたデータの読み出し及びデータの再書き込みを、１回ではなく、２回のプレート線の電位立ち上げ及び電位立ち下げにて行っている。
【０３９６】
ところで、複数のメモリセルに接続されているプレート線は負荷容量が大きく、駆動速度が遅い（即ち、充放電に時間を要する）。また、消費電力も大きい。従って、２回のプレート線の電位立ち上げ及び電位立ち下げにてプレート線ＰＬ1を共有した第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21に記憶されたデータの読み出し及びデータの再書き込みを行う特願平１１−１５８６３２号にて提案された不揮発性メモリの駆動方法よりも、これらを１回のプレート線の電位立ち上げ及び電位立ち下げにて行う実施の形態１２の不揮発性メモリの駆動方法の方が、駆動速度、消費電力の観点から有利である。
【０３９７】
また、特願平１１−１５８６３２号にて提案された不揮発性メモリの駆動方法においては、選択された第１のメモリセルＭＣ11におけるデータの読み出し、データの再書き込みを行う際、プレート線ＰＬ1を共有した非選択の第２のメモリセルＭＣ21はディスターブを受けてデータの劣化が生じる虞がある。ここで、ディスターブとは、非選択のメモリセルのキャパシタを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０３９８】
実施の形態１２の不揮発性メモリの駆動方法においては、（ＭＣ11，ＭＣ21）→（ＭＣ12，ＭＣ22）→（ＭＣ13，ＭＣ23）→（ＭＣ14，ＭＣ24）の順にデータの読み出し、再書き込みを行う。従って、プレート線ＰＬmを共有し、そして、データの読み出し、再書き込みを行う第１のメモリセルＭＣ1m及び第２のメモリセルＭＣ2mにおいてはディスターブが加わらない。
【０３９９】
尚、（１Ａ）〜（１０Ａ）の工程において、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）はＶPL-L（＝０ボルト）に固定されている。また、各ビット線ＢＬ1，ＢＬ2は、０ボルトからビット線電位（読み出し信号量）の間で変動する。ここで、ビット線電位（読み出し信号量）は、通常、０．５ボルト程度以下である。従って、（１Ａ）〜（１０Ａ）の工程においては、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３・・・Ｍ）にはディスターブが殆ど発生しない。
【０４００】
一方、（１Ｂ）〜（９Ｂ）の工程においては、選択されたプレート線ＰＬ1の電位はＶPL-L（＝０ボルト）、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）は（１／２）ＶPL-H［＝（１／２）Ｖcc］に固定されている。また、ビット線ＢＬ1，ＢＬ2の一方はＶBL-L（＝０ボルト）、他方はＶBL-H（＝Ｖcc）である。従って、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルには±（１／２）Ｖccのディスターブが加わるものの、これらのメモリセルに加わる電位は安定しており、抗電圧をそれ以上に設定してあれば分極の反転は起こらない。また、選択されたプレート線ＰＬ1に接続されたメモリセルＭＣ11，ＭＣ21には実効的にディスターブは加わらない。
【０４０１】
（実施の形態１３）
実施の形態１３は、実施の形態１２の変形である。実施の形態１３においては、所謂フラッシュメモリと同様に、選択されたプレート線に接続されたメモリセルを一括して書き換える。この場合には、書き換えの際の読み出し動作を省略して、動作の簡素化と、書き換えの高速化を図ることができる。実施の形態１３における不揮発性メモリの構造は、実施の形態１２の不揮発性メモリの構造と同様とすることができる。以下、図４４の動作波形を参照して、実施の形態１３の不揮発性メモリの駆動方法を説明する。尚、図４４中、括弧内の数字は、以下に説明する工程の番号と対応している。ここでは、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセルＭＣ11，ＭＣ21にデータを書き込むものとし、メモリセルＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデータ「０」が記憶されているものとする。
【０４０２】
（１Ｃ）待機状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。また、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態としておく。
【０４０３】
（２Ｃ）そして、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。
【０４０４】
（３Ｃ）次に、選択されたプレート線ＰＬ1の電位立ち上げを行い、即ち、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）にＶPL-L（＝０ボルト）を印加する。併せて、ワード線ＷＬ1，ＷＬ2をハイレベルとすることによって、第１の選択用トランジスタＴＲ1、第２の選択用トランジスタＴＲ2をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線ＢＬ2に接続される。その結果、選択された第１のメモリセルＭＣ11、第２のメモリセルＭＣ21にデータ「０」が書き込まれる。
【０４０５】
（４Ｃ）その後、ワード線ＷＬ1，ＷＬ2をロウレベルとすることによって、第１の選択用トランジスタＴＲ1、第２の選択用トランジスタＴＲ2をオフ状態とする。併せて、選択されたプレート線ＰＬ1の電位立ち下げを行う。即ち、選択されたプレート線ＰＬ1をＶPL-L（＝０ボルト）とする。
【０４０６】
以上の操作で、選択されたプレート線ＰＬ1に接続されたメモリセルＭＣ11，ＭＣ21にはデータ「０」が書き込まれる。尚、これまでの操作の間に、第１のラッチ回路ＬＣ1、第２のラッチ回路ＬＣ2には所望の書き込みデータを転送しておく。
【０４０７】
（５Ｃ）その後、実施の形態１２の工程（１Ｂ）〜（９Ｂ）の再書き込みと同じ操作を行う。これにより、データ「１」の書き込みが行われ、書き込みが完了する。
【０４０８】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ12及び第２のメモリセルＭＣ22、プレート線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対して、順次、工程（１Ｃ）〜（４Ｃ）、工程（１Ｂ）〜（９Ｂ）の操作を行う。
【０４０９】
（実施の形態１４）
実施の形態１４も、実施の形態１２の変形である。実施の形態１４においては、データの再書き込み時、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（２／３）Ｖccを印加する。また、ビット線ＢＬ1，ＢＬ2を、０ボルトではなく、（１／３）Ｖccにイコライズする。実施の形態１４における不揮発性メモリの構造も、実施の形態１２の不揮発性メモリの構造と同様とすることができる。尚、データの読み出しは、実施の形態１２の（１Ａ）〜（１０Ａ）の工程と同じ工程を実行すればよい。以下、図４５の動作波形を参照して、実施の形態１４の不揮発性メモリの駆動方法におけるデータの再書き込み操作を説明するが、選択された第１のメモリセルＭＣ11及び第２のメモリセルＭＣ21にデータの再書き込みを行うものとする。尚、図４５中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０４１０】
（１Ｄ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更に、各共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。また、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2のそれぞれには、第１のメモリセルＭＣ11、第２のメモリセルＭＣ21に関するデータがラッチされている。
【０４１１】
（２Ｄ）次に、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（２／３）ＶPL-H［＝（２／３）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L（＝０ボルト）のままである。併せて、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズする。尚、図示しないラッチ回路のグランド駆動線は切り離しておく。
【０４１２】
（３Ｄ）その後、ワード線ＷＬ1をハイレベルとすることによって、第１の選択用トランジスタＴＲ1をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線ＢＬ1に接続される。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッチ回路ＬＣ1にラッチされていたデータに従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択された第１のメモリセルＭＣ11は、その分極状態が再度反転し、データ「１」が書き込まれる。一方、ラッチ回路のグランド駆動線が切り離されているので、第２のビット線ＢＬ2の電位はＶBL-L［＝（１／３）Ｖcc］のままである。
【０４１３】
（４Ｄ）次いで、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズし、共通ノードＣＮ1をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４１４】
（５Ｄ）そして、ワード線ＷＬ1をロウレベルとすることによって、第１の選択用トランジスタＴＲ1をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線ＢＬ1との接続が解かれる。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４１５】
（６Ｄ）その後、ワード線ＷＬ2をハイレベルとすることによって、第２の選択用トランジスタＴＲ2をオン状態とする。これによって、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッチ回路ＬＣ2にラッチされていたデータに従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられるが、ラッチ回路のグランド駆動線が切り離されているので、第２のビット線ＢＬ2の電位はＶBL-L［＝（１／３）Ｖcc］のままである。その結果、選択された第２のメモリセルＭＣ21は、その分極状態が変化せず、データ「０」のままとなる。
【０４１６】
（７Ｄ）次いで、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズし、共通ノードＣＮ2をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４１７】
（８Ｄ）そして、ワード線ＷＬ2をロウレベルとすることによって、第２の選択用トランジスタＴＲ2をオフ状態とする。これによって、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2と第２のビット線ＢＬ2との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４１８】
（９Ｄ）その後、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻し、ビット線ＢＬ1，ＢＬ2を０ボルトに戻す。
【０４１９】
以上の操作によって、データ「１」の再書き込みが完了する。
【０４２０】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ12及び第２のメモリセルＭＣ22、プレート線ＰＬ3を共有した第１のメモリセルＭＣ13及び第２のメモリセルＭＣ23、プレート線ＰＬ4を共有した第１のメモリセルＭＣ14及び第２のメモリセルＭＣ24に対して、順次、工程（１Ａ）〜（１０Ａ）、工程（１Ｄ）〜（９Ｄ）の操作を行う。
【０４２１】
実施の形態１４においては、データの再書き込み時、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）は（２／３）ＶPL-H［＝（２／３）Ｖcc］に固定されている。一方、ビット線ＢＬ1はＶBL-H（＝Ｖcc）に、ビット線ＢＬ2はＶBL-L［＝（１／３）Ｖcc］に駆動される。従って、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３・・・Ｍ）には、±（１／３）Ｖccのディスターブしか加わらない。尚、選択されたプレート線ＰＬ1に接続された第２のメモリセルＭＣ21にも（１／３）Ｖccのディスターブが加わる点が実施の形態１２と異なっている。しかしながら、この程度のディスターブは全く問題とはならない。
【０４２２】
実施の形態１４においては、回路の動作中に２つの中間電位［（１／３）Ｖcc及び（２／３）Ｖcc］が必要になるものの、ディスターブの最大レベルは、実施の形態１２の±（１／２）Ｖccから大きく低減され、安定したデータの読み出しが可能となる。
【０４２３】
（実施の形態１５）
実施の形態１５も、実施の形態１２の不揮発性メモリの変形である。実施の形態１５の不揮発性メモリは、不揮発性メモリを構成する第１のメモリユニットＭＵ1と、この不揮発性メモリと第１のビット線ＢＬ1の延在する方向に隣接した不揮発性メモリを構成する第１のメモリユニットＭＵ’1とを層間絶縁層２６を介して積層し、不揮発性メモリを構成する第２のメモリユニットＭＵ2と、この不揮発性メモリと第２のビット線ＢＬ2の延在する方向に隣接した不揮発性メモリを構成する第２のメモリユニットＭＵ’2とを層間絶縁層２６を介して積層した構成を有する。かかる実施の形態１５の不揮発性メモリの模式的な一部断面図を図４６に示す。但し、図４６においては、第１のメモリユニットＭＵ1，ＭＵ’1のみを図示した。第２のメモリユニットＭＵ2，ＭＵ’2は、図４６の紙面垂直方向に隣接している。尚、第１のメモリユニットＭＵ’1の構成要素に関する参照番号には「’」を付した。
【０４２４】
より具体的には、図４６に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る選択用トランジスタＴＲ1，ＴＲ’1が形成されている。選択用トランジスタＴＲ1，ＴＲ’1は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ1，ＷＬ’1を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ+型不純物を含有するソース／ドレイン領域１４から構成されている。
【０４２５】
そして、全面に形成された下層絶縁層上にビット線ＢＬ1が形成され、ビット線ＢＬ1は、下層絶縁層に形成された接続孔（コンタクトホール）１５を介して、選択用トランジスタＴＲ1，ＴＲ’1の一方のソース／ドレイン領域１４に接続されている。また、ビット線ＢＬ1を含む下層絶縁層上には上層絶縁層が形成されている。尚、図面においては、下層絶縁層及び上層絶縁層を纏めて絶縁層１６で表した。また、ビット線ＢＬ1は、後述する接続孔（コンタクトホール）１８と接触しないように、図４６の左右方向に延びている。
【０４２６】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ1Mが構成されている。第１の電極２１は、メモリセルＭＣ1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４に接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ1で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０４２７】
更に、メモリセルＭＣ1M及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極（下部電極）２１’が形成され、第１の電極２１’上に強誘電体層２２’が形成され、強誘電体層２２’上に第２の電極（上部電極）２３’が形成され、これらによってメモリセルＭＣ’1Mが構成されている。第１の電極２１’は、メモリセルＭＣ’1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１’は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成された接続部２５、及び、接続孔１８を介して、選択用トランジスタＴＲ’1の他方のソース／ドレイン領域１４に接続されている。尚、共通の第１の電極２１’を、共通ノードＣＮ’1で示す。強誘電体層２２’は、第２の電極２３’と略同じパターンにて形成されている。更には、メモリセルＭＣ’1M及び層間絶縁層２６上には、絶縁膜３６Ａが形成されている。
【０４２８】
ワード線ＷＬ1，ＷＬ’1は、図４６の紙面垂直方向に延びている。また、第２の電極２３，２３’は、図４６の紙面垂直方向に隣接するメモリセルＭＣ2m，ＭＣ’2mと共通であり、プレート線ＰＬmを兼ねている。また、メモリセルＭＣ1MとメモリセルＭＣ’1Mとは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０４２９】
尚、表２に示したように、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低くしてもよい。
【０４３０】
（実施の形態１６）
実施の形態１６は、本発明の第１２Ｂの態様に係る不揮発性メモリ、及び、本発明の第２の構成に係る不揮発性メモリの駆動方法に関する。図４７に実施の形態１６の不揮発性メモリの回路図を示す。尚、断面構造は図６と同様である。
【０４３１】
実施の形態１６の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、実施の形態１６では、Ｎ≧２であり、具体的には、Ｎ＝２）の第１の選択用トランジスタＴＲ1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１６においては、Ｍ＝４）の第１のメモリセルＭＣ1nm（ｍ＝1,２・・・Ｍ、ｎ＝１，２・・・Ｎ）から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態１６においては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ1Nにおいて、Ｎ個の第１のサブメモリユニットＳＭＵ1nのそれぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nmから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、
（Ｄ−２）Ｎ個の第２のサブメモリユニットＳＭＵ2Nにおいて、Ｎ個の第２のサブメモリユニットＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０４３２】
ここで、これらの第２のビット線ＢＬ2、第２の選択用トランジスタＴＲ2N及び第２のメモリユニットＭＵ2は、第１のビット線ＢＬ1、第１の選択用トランジスタＴＲ1N及び第１のメモリユニットＭＵ1と隣接している。
【０４３３】
尚、表２に示したように、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低くしてもよい。
【０４３４】
そして、各メモリセルＭＣ1nm(ｍ＝１，２・・・Ｍであり、ｎ＝１，２・・・Ｎであり、実施の形態１６においては、ｍ＝１，２，３，４、ｎ＝１，２）は、第１の電極（下部電極）２１，３１と、強誘電体層２２，３２と、第２の電極（上部電極）２３，３３とから成る。そして、第１のメモリユニットＭＵ1において、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第１の電極２１，３１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ1n）は、第ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続され、第２の電極２３，３３は共通のプレート線ＰＬmに接続されている。一方、第２のメモリユニットＭＵ2において、第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第２のメモリセルＭＣ2nmの第１の電極２１，３１は、第ｎ番目の第２のサブメモリユニットＳＭＵ2nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ2n）は、第ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続され、第２の電極２３，３３は共通のプレート線ＰＬmに接続されている。
【０４３５】
尚、不揮発性メモリのメモリユニットを構成するメモリセルの数は４個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０４３６】
実施の形態１６の不揮発性メモリにおいても、更に、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間に、第１のメモリセルＭＣ1nm及び第２のメモリセルＭＣ2nmに記憶されたデータをラッチするためのＰ個のラッチ回路が設けられている。実施の形態１６においては、Ｎ＝２であり、Ｐ＝Ｎを満たす。そして、第ｎ番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nm及び第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第２のメモリセルＭＣ2nmに記憶されたデータをラッチする。実施の形態１６の不揮発性メモリにおいては、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ1nを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルＭＣ1nmと、第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第ｍ番目の第２のメモリセルＭＣ2nmとは、対となって相補的なデータを記憶する。
【０４３７】
具体的には、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間には、第１のメモリセルＭＣ1nm及び第２のメモリセルＭＣ2nmに記憶されたデータをラッチするためのＰ＝Ｎ個のラッチ回路（実施の形態１６においては、第１のメモリセルＭＣ11m，ＭＣ21mに記憶されたデータをラッチするための第１のラッチ回路ＬＣ1、及び、第２のメモリセルＭＣ12m，ＭＣ22mに記憶されたデータをラッチするための第２のラッチ回路ＬＣ2）が設けられている。尚、第１のラッチ回路ＬＣ1と第１のビット線ＢＬ1との間にはスイッチング用のトランジスタＴＲSW11が配設され、第１のラッチ回路ＬＣ1と第２のビット線ＢＬ2との間にはスイッチング用のトランジスタＴＲSW12が配設されている。一方、第２のラッチ回路ＬＣ2と第１のビット線ＢＬ1との間にはスイッチング用のトランジスタＴＲSW21が配設され、第２のラッチ回路ＬＣ2と第２のビット線ＢＬ2との間にはスイッチング用のトランジスタＴＲSW22が配設されている。第１のセンスアンプＳＡ1は、第１のラッチ回路ＬＣ1から構成されており、第２のセンスアンプＳＡ2は、第２のラッチ回路ＬＣ2から構成されているが、このような構成に限定するものではない。スイッチング用のトランジスタＴＲSW11，ＴＲSW12のゲート電極は第１のラッチ制御線ＣＬ1に接続され、スイッチング用のトランジスタＴＲSW21，ＴＲSW22のゲート電極は第２のラッチ制御線ＣＬ2に接続されている。
【０４３８】
そして、第ｎ番目のラッチ回路にラッチされたデータに基づき、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルへのデータの再書き込みを行う。具体的には、第１のラッチ回路ＬＣ1にラッチされたデータに基づき、第１番目の第１のサブメモリユニットＳＭＵ11を構成する第１のメモリセルＭＣ11m及び第１番目の第２のサブメモリユニットＳＭＵ21を構成する第２のメモリセルＭＣ21mへのデータの再書き込みを行い、第２のラッチ回路ＬＣ2にラッチされたデータに基づき、第２番目の第１のサブメモリユニットＳＭＵ12を構成する第１のメモリセルＭＣ12m及び第２番目の第２のサブメモリユニットＳＭＵ22を構成する第２のメモリセルＭＣ22mへのデータの再書き込みを行う。
【０４３９】
メモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mにおけるプレート線ＰＬmは共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ11のゲート電極と第２の選択用トランジスタＴＲ21のゲート電極はワード線ＷＬ1に接続され、第１の選択用トランジスタＴＲ12のゲート電極と第２の選択用トランジスタＴＲ22のゲート電極はワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。
【０４４０】
実施の形態１６の不揮発性メモリにおいては、第１のメモリユニットＭＵ1を構成する第１のサブメモリユニットＳＭＵ11，ＳＭＵ12のそれぞれは層間絶縁層２６を介して積層されており、第２のメモリユニットＭＵ2を構成する第２のサブメモリユニットＳＭＵ21，ＳＭＵ22のそれぞれは層間絶縁層２６を介して積層されている。即ち、第１のメモリユニットＭＵ1を構成する第１番目のサブメモリユニットＳＭＵ11と第２番目のサブメモリユニットＳＭＵ12とは層間絶縁層２６を介して積層されている。更には、第２のメモリユニットＭＵ2を構成する第１番目のサブメモリユニットＳＭＵ21と第２番目のサブメモリユニットＳＭＵ22も層間絶縁層２６を介して積層されている。これによって、不揮発性メモリの高集積化を図ることができる。
【０４４１】
実施の形態１６の不揮発性メモリからデータを読み出し、データを再書き込みする不揮発性メモリの駆動方法を、以下、説明する。尚、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）からデータを読み出し、再書き込みするものとし、第１のメモリセルＭＣ111，ＭＣ121にはデータ「１」が記憶され、第２のメモリセルＭＣ211，ＭＣ221にはデータ「０」が記憶されているものとする。動作波形は、図４２及び図４３に示したと同様である。尚、図４２及び図４３中、括弧内の数字は、以下に説明する工程の番号と対応している。但し、図４２及び図４３中の括弧内の数字の次のアルファベット「Ａ」及び「Ｂ」は、以下の説明における工程番号の数字の次のアルファベット「Ｅ」及び「Ｆ」と対応している。
【０４４２】
先ず、選択されたメモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）のデータの読み出しを行う（図４２参照）。
【０４４３】
（１Ｅ）待機状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０４４４】
（２Ｅ）データ読み出しの開始時、選択されたプレート線ＰＬ1の電位立ち上げを行い、即ち、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）にＶPL-L（＝０ボルト）を印加する。このとき、共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22は、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）とのカップリング要素が強いため、０ボルトよりの値となる。その結果、データ「１」が書き込まれていた第１のメモリセルＭＣ111，ＭＣ121においては、強誘電体層における分極反転が生じ、共通ノードＣＮ11，ＣＮ12の電位は上昇する。一方、データ「０」が書き込まれていた第２のメモリセルＭＣ211，ＭＣ221においては、強誘電体層における分極反転が生ぜず、共通ノードＣＮ21，ＣＮ22の電位は変化しない。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1を選択すると共に、第１のセンスアンプＳＡ1の両端の電位を０ボルトにイコライズしておく。その後、接地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０４４５】
（３Ｅ）次いで、ワード線ＷＬ1をハイレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2に接続される。その結果、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11が０ボルト近くに低下し、データ「１」が書き込まれていた第１のメモリセルＭＣ111においては、強誘電体層における分極反転が一層進行する。このようにして、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間には電位差が生じる。
【０４４６】
（４Ｅ）その後、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４４７】
（５Ｅ）そして、第１のラッチ回路ＬＣ1を活性化して、データを確定し、かかるデータ（この例では、データ「１」）を第１のセンスアンプＳＡ1内の第１のラッチ回路ＬＣ1にラッチする。一方、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによって、選択された第１のメモリセルＭＣ111及び第２のメモリセルＭＣ211には、データ「０」が書き込まれる。
【０４４８】
（６Ｅ）次に、ワード線ＷＬ1をロウレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１のビット線ＢＬ1との接続が解かれ、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21と第２のビット線ＢＬ2との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2を選択すると共に、第２のセンスアンプＳＡ2の両端の電位を０ボルトにイコライズしておく。その後、接地線（図示せず）とビット線ＢＬ1，ＢＬ2との電気的な接続を解き、ビット線ＢＬ1，ＢＬ2を浮遊状態とする。
【０４４９】
（７Ｅ）次いで、ワード線ＷＬ2をハイレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2に接続される。データ「１」が書き込まれていた第１のメモリセルＭＣ121においては、強誘電体層における分極反転が生じており、共通ノードＣＮ12の電位は高い。一方、データ「０」が書き込まれた第２のメモリセルＭＣ221においては、強誘電体層における分極反転が生ぜず、共通ノードＣＮ22の電位は低い。
【０４５０】
（８Ｅ）その後、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４５１】
（９Ｅ）そして、第２のラッチ回路ＬＣ2を活性化して、データを確定し、かかるデータ（この例では、データ「１」）を第２のセンスアンプＳＡ2内の第２のラッチ回路ＬＣ2にラッチする。一方、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。これによって、選択された第１のメモリセルＭＣ121には、データ「０」が書き込まれる。
【０４５２】
（１０Ｅ）次に、ワード線ＷＬ2をロウレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12と第２のビット線ＢＬ2との接続が解かれ、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線ＢＬ2との接続が解かれる。併せて、選択されたプレート線ＰＬ1の電位立ち下げを行う。即ち、選択されたプレート線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０４５３】
以上の操作によって、メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）におけるデータの読み出しが完了する。この状態においては、第１のメモリセルＭＣ111及びメモリセルＭＣ121には、データ「０」が書き込まれている。また、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2には、それぞれ、メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）に記憶されていたデータがラッチされている。
【０４５４】
次に、選択されたメモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）におけるデータの再書き込み、具体的には、データ「１」の再書き込みを行う（図４３参照）。
【０４５５】
（１Ｆ）初期状態では、全ビット線、全ワード線、全プレート線が接地されている。更には、各共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボルトで浮遊状態となっている。
【０４５６】
（２Ｆ）次に、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L（＝０ボルト）のままである。
【０４５７】
（３Ｆ）その後、ワード線ＷＬ1をハイレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2に接続される。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッチ回路ＬＣ1にラッチされていたデータ（この例では、データ「１」）に従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択された第１のメモリセルＭＣ111は、その分極状態が再度反転し、データ「１」が書き込まれる。一方、選択された第２のメモリセルＭＣ211は、その分極状態がそのままであり、データ「０」が保持される。
【０４５８】
（４Ｆ）次いで、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズし、各共通ノードＣＮ11，ＣＮ21を０ボルトに戻す。
【０４５９】
（５Ｆ）そして、ワード線ＷＬ1をロウレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１のビット線ＢＬ1との接続が解かれ、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21と第２のビット線ＢＬ2との接続が解かれる。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４６０】
（６Ｆ）その後、ワード線ＷＬ2をハイレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッチ回路ＬＣ2にラッチされていたデータ（この例では、データ「０」）に従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられるが、第２のビット線ＢＬ2の電位はＶBL-L（＝０ボルト）のままである。その結果、選択された第１のメモリセルＭＣ121は、その分極状態が再度反転し、データ「１」が書き込まれる。一方、選択された第２のメモリセルＭＣ221は、その分極状態がそのままであり、データ「０」が保持される。
【０４６１】
（７Ｆ）次いで、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズし、各共通ノードＣＮ12，ＣＮ22を０ボルトに戻す。
【０４６２】
（８Ｆ）そして、ワード線ＷＬ2をロウレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12と第１のビット線ＢＬ1との接続が解かれ、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線ＢＬ2との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４６３】
（９Ｆ）その後、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻す。
【０４６４】
以上の操作によって、データ「１」の再書き込みが完了するが、プレート線ＰＬ1を共有した第１のメモリセルＭＣ111，ＭＣ121及び第２のメモリセルＭＣ211，ＭＣ221に記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ（ＶPL-L→ＶPL-H）［工程（２Ｅ）］及び電位立ち下げ（ＶPL-H→ＶPL-L）［工程（１０Ｅ）］にて行っている。
【０４６５】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモリセルＭＣ113，ＭＣ123及び第２のメモリセルＭＣ213、ＭＣ223、プレート線ＰＬ4を共有した第１のメモリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ214，ＭＣ224に対して、順次、工程（１Ｅ）〜（１０Ｅ）、工程（１Ｆ）〜（９Ｆ）の操作を行う。
【０４６６】
尚、新たにデータの書き込みを行う場合には、先ず、工程（１Ｅ）〜（１０Ｅ）の操作を行った後、新たにデータを書き込むべきメモリセルに関連するラッチ回路を所望の値に書き換えて、工程（１Ｆ）〜（９Ｆ）の操作を行えばよい。
【０４６７】
（実施の形態１７）
実施の形態１７は、実施の形態１６の変形である。実施の形態１７においては、所謂フラッシュメモリと同様に、選択されたプレート線に接続されたメモリセルを一括して書き換える。この場合には、書き換えの際の読み出し動作を省略して、動作の簡素化と、書き換えの高速化を図ることができる。実施の形態１７における不揮発性メモリの構造は、実施の形態１６の不揮発性メモリの構造と同様とすることができる。動作波形は、図４４に示したと同様である。尚、図４４中、括弧内の数字は、以下に説明する工程の番号と対応している。但し、図４４中の括弧内の数字の次のアルファベット「Ｃ」は、以下の説明における工程番号の数字の次のアルファベット「Ｇ」と対応している。以下の説明においては、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）にデータを書き込むものとし、メモリセルＭＣ111，ＭＣ121にはデータ「１」が、メモリセルＭＣ211，ＭＣ221にはデータ「０」が記憶されているとする。
【０４６８】
（１Ｇ）待機状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボルトで浮遊状態となっている。また、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態としておく。
【０４６９】
（２Ｇ）そして、ビット線ＢＬ1，ＢＬ2を０ボルトにイコライズする。
【０４７０】
（３Ｇ）次に、選択されたプレート線ＰＬ1の電位立ち上げを行い、即ち、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）にＶPL-L（＝０ボルト）を印加する。併せて、ワード線ＷＬ1，ＷＬ2をハイレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ11，ＳＭＵ12の共通ノードＣＮ11，ＣＮ12が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ21，ＳＭＵ22の共通ノードＣＮ21，ＣＮ22が第２のビット線ＢＬ2に接続される。その結果、選択された第１のメモリセルＭＣ111，ＭＣ121、及び、第２のメモリセルＭＣ211，ＭＣ221にデータ「０」が書き込まれる。
【０４７１】
（４Ｇ）その後、ワード線ＷＬ1，ＷＬ2をロウレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオフ状態とする。併せて、選択されたプレート線ＰＬ1の電位立ち下げを行う。即ち、選択されたプレート線ＰＬ1をＶPL-L（＝０ボルト)とする。
【０４７２】
以上の操作で、選択されたプレート線ＰＬ1に接続されたメモリセルＭＣ111，ＭＣ121，ＭＣ211，ＭＣ221にはデータ「０」が書き込まれる。尚、これまでの操作の間に、第１のラッチ回路ＬＣ1、第２のラッチ回路ＬＣ2には所望の書き込みデータを転送しておく。
【０４７３】
（５Ｇ）その後、実施の形態１６の工程（１Ｆ）〜（９Ｆ）の再書き込みと同じ操作を行う。これにより、データ「１」の書き込みが行われ、書き込みが完了する。
【０４７４】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモリセルＭＣ113，ＭＣ123及び第２のメモリセルＭＣ213、ＭＣ223、プレート線ＰＬ4を共有した第１のメモリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ214，ＭＣ224に対して、順次、工程（１Ｇ）〜（４Ｇ）、工程（１Ｆ）〜（９Ｆ）の操作を行う。
【０４７５】
（実施の形態１８）
実施の形態１８も、実施の形態１６の変形である。実施の形態１８においては、データの再書き込み時、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（２／３）Ｖccを印加する。また、ビット線ＢＬ1，ＢＬ2を、０ボルトではなく、（１／３）Ｖccにイコライズする。実施の形態１８における不揮発性メモリの構造も、実施の形態１６の不揮発性メモリの構造と同様とすることができる。尚、データの読み出しは、実施の形態１６の（１Ｅ）〜（１０Ｅ）の工程と同じ工程を実行すればよい。動作波形は、図４５に示したと同様である。尚、図４５中、括弧内の数字は、以下に説明する工程の番号と対応している。但し、図４５中の括弧内の数字の次のアルファベット「Ｄ」は、以下の説明における工程番号の数字の次のアルファベット「Ｈ」と対応している。以下の説明においては、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）からデータを読み出し、再書き込みするものとし、メモリセルＭＣ111，ＭＣ121にはデータ「１」が、メモリセルＭＣ211，ＭＣ221にはデータ「０」が記憶されているとする。
【０４７６】
（１Ｈ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更に、各共通ノードＣＮ11，ＣＮ12，ＣＮ21，ＣＮ22も０ボルトで浮遊状態となっている。また、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2のそれぞれには、メモリセル（ＭＣ111，ＭＣ211）及びメモリセル（ＭＣ121，ＭＣ221）に関するデータがラッチされている。
【０４７７】
（２Ｈ）次に、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（２／３）ＶPL-H［＝（２／３）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L（＝０ボルト）のままである。併せて、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズする。尚、図示しないラッチ回路のグランド駆動線は切り離しておく。
【０４７８】
（３Ｈ）その後、ワード線ＷＬ1をハイレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21が第２のビット線ＢＬ2に接続される。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオン状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2に接続する。これによって、第１のラッチ回路ＬＣ1にラッチされていたデータに従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択された第１のメモリセルＭＣ111は、その分極状態が再度反転し、データ「１」が書き込まれる。一方、ラッチ回路のグランド駆動線が切り離されているので、第２のビット線ＢＬ2の電位はＶBL-L［＝（１／３）Ｖcc］のままであり、選択された第２のメモリセルＭＣ211は、その分極状態が変化せず、データ「０」のままとなる。
【０４７９】
（４Ｈ）次いで、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズし、各共通ノードＣＮ11，ＣＮ21をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４８０】
（５Ｈ）そして、ワード線ＷＬ1をロウレベルとすることによって、第１番目の第１の選択用トランジスタＴＲ11、及び、第１番目の第２の選択用トランジスタＴＲ21をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ11の共通ノードＣＮ11と第１のビット線ＢＬ1との接続が解かれ、第２のサブメモリユニットＳＭＵ21の共通ノードＣＮ21と第２のビット線ＢＬ2との接続が解かれる。併せて、第１のラッチ制御線ＣＬ1を介してスイッチング用のトランジスタＴＲSW11，ＴＲSW12をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬ1，ＢＬ2から切り離す。
【０４８１】
（６Ｈ）その後、ワード線ＷＬ2をハイレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22が第２のビット線ＢＬ2に接続される。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオン状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2に接続する。これによって、第２のラッチ回路ＬＣ2にラッチされていたデータに従い、第１のビット線ＢＬ1の電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択された第１のメモリセルＭＣ121は、その分極状態が再度反転し、データ「１」が書き込まれる。一方、ラッチ回路のグランド駆動線が切り離されているので、第２のビット線ＢＬ2の電位はＶBL-L［＝（１／３）Ｖcc］のままであり、選択された第２のメモリセルＭＣ221は、その分極状態が変化せず、データ「０」のままとなる。
【０４８２】
（７Ｈ）次いで、ビット線ＢＬ1，ＢＬ2をＶBL-L［＝（１／３）Ｖcc］にイコライズし、各共通ノードＣＮ12，ＣＮ22をＶBL-L［＝（１／３）Ｖcc］に戻す。
【０４８３】
（８Ｈ）そして、ワード線ＷＬ2をロウレベルとすることによって、第２番目の第１の選択用トランジスタＴＲ12、及び、第２番目の第２の選択用トランジスタＴＲ22をオフ状態とする。これによって、第１のサブメモリユニットＳＭＵ12の共通ノードＣＮ12と第１のビット線ＢＬ1との接続が解かれ、第２のサブメモリユニットＳＭＵ22の共通ノードＣＮ22と第２のビット線ＢＬ2との接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介してスイッチング用のトランジスタＴＲSW21，ＴＲSW22をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬ1，ＢＬ2から切り離す。
【０４８４】
（９Ｈ）その後、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻し、ビット線ＢＬ1，ＢＬ2を０ボルトに戻す。
【０４８５】
以上の操作によって、データ「１」の再書き込みが完了する。
【０４８６】
以降、プレート線ＰＬ2を共有した第１のメモリセルＭＣ112，ＭＣ122及び第２のメモリセルＭＣ212，ＭＣ222、プレート線ＰＬ3を共有した第１のメモリセルＭＣ113，ＭＣ123及び第２のメモリセルＭＣ213，ＭＣ223、プレート線ＰＬ4を共有した第１のメモリセルＭＣ114，ＭＣ124及び第２のメモリセルＭＣ214，ＭＣ224に対して、順次、工程（１Ｅ）〜（１０Ｅ）、工程（１Ｈ）〜（９Ｈ）の操作を行う。
【０４８７】
実施の形態１８においては、データの再書き込み時、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）は（２／３）ＶPL-H［＝（２／３）Ｖcc］に固定されている。一方、ビット線ＢＬ1はＶBL-H（＝Ｖcc）に、ビット線ＢＬ2はＶBL-L［＝（１／３）Ｖcc］に駆動される。従って、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m（ｍ＝２，３・・・Ｍ）には、±（１／３）Ｖccのディスターブしか加わらない。尚、選択されたプレート線ＰＬ1に接続された第２のメモリセルＭＣ211，ＭＣ221にも（１／３）Ｖccのディスターブが加わる点が実施の形態１６と異なっている。しかしながら、この程度のディスターブは全く問題とはならない。
【０４８８】
実施の形態１８においては、回路の動作中に２つの中間電位［（１／３）Ｖcc及び（２／３）Ｖcc］が必要になるものの、ディスターブの最大レベルは、実施の形態１６の±（１／２）Ｖccから大きく低減され、安定したデータの読み出しが可能となる。
【０４８９】
（実施の形態１９）
実施の形態１９の不揮発性メモリも、実施の形態１６の不揮発性メモリの変形である。実施の形態１９の不揮発性メモリの断面構造は図１０と同じであり、等価回路は図１９と同じである。尚、図１９に示したビット線ＢＬ1，ＢＬ2には、図３９に示したと同様のラッチ回路ＬＣn（ｎ＝１，２・・・Ｎであり、実施の形態１９においては、Ｎ＝４）、スイッチング用のトランジスタＴＲSWn1，ＴＲSWn2、ラッチ制御線ＣＬn、センスアンプＳＡnが配設されているが、図１９においては、これらの図示は省略した。
【０４９０】
実施の形態１９の不揮発性メモリにおいては、第１のメモリユニットＭＵ1を構成するサブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14が４段に積層されている。また、図示しないが、第２のメモリユニットＭＵ2を構成するサブメモリユニットＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24も４段に積層されている。
【０４９１】
実施の形態１９の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、実施の形態１９では、Ｎ≧２であり、具体的には、Ｎ＝４）の第１の選択用トランジスタＴＲ1N（ＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14）と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１９においては、Ｍ＝８）の第１のメモリセルＭＣ1nM（ＭＣ11M，ＭＣ12M，ＭＣ13M，ＭＣ14M）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1N（ＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14）と、
（Ｄ−１）Ｎ個の第１のサブメモリユニットＳＭＵ1Nにおいて、Ｎ個の第１のサブメモリユニットＳＭＵ1nのそれぞれを構成する第１のメモリセルＭＣ1nm（ＭＣ11m，ＭＣ12m，ＭＣ12m，ＭＣ14m）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2N（ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24）と、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nM（ＭＣ21M，ＭＣ22M，ＭＣ23M，ＭＣ24M）から構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2N（ＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24）と、
（Ｄ−２）Ｎ個の第２のサブメモリユニットＳＭＵ2Nにおいて、Ｎ個の第２のサブメモリユニットＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ2nm（ＭＣ21m，ＭＣ22m，ＭＣ22m，ＭＣ24m）で共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０４９２】
即ち、実施の形態１９の不揮発性メモリは、メモリユニットを構成するサブメモリユニットが４層構成である。尚、サブメモリユニットを構成するメモリセルの数は８個に限定されず、また、メモリユニットを構成するメモリセルの数は３２個に限定されない。
【０４９３】
尚、表１０や表１１に示したように、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低くしてもよい。
【０４９４】
そして、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、メモリセルＭＣ11M及びメモリセルＭＣ21Mのそれぞれは、第１の電極２１と、強誘電体層２２と、第２の電極２３とから成る。また、メモリセルＭＣ12M及びメモリセルＭＣ22Mのそれぞれは、第１の電極３１と、強誘電体層３２と、第２の電極３３とから成る。更には、メモリセルＭＣ13M及びメモリセルＭＣ23Mのそれぞれは、第１の電極４１と、強誘電体層４２と、第２の電極４３とから成る。また、メモリセルＭＣ14M及びメモリセルＭＣ24Mのそれぞれは、第１の電極５１と、強誘電体層５２と、第２の電極５３とから成る。
【０４９５】
第１のメモリユニットＭＵ1において、第ｎ番目（ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬmに接続されている。
【０４９６】
第２のメモリユニットＭＵ2において、第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第２のメモリセルＭＣ2nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第２のサブメモリユニットＳＭＵ2nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬmに接続されている。
【０４９７】
そして、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間には、第１のメモリセルＭＣ11mと第２のメモリセルＭＣ21mに記憶されたデータをラッチするための第１のラッチ回路ＬＣ1、第１のメモリセルＭＣ12mと第２のメモリセルＭＣ22mに記憶されたデータをラッチするための第２のラッチ回路ＬＣ2、第１のメモリセルＭＣ13mと第２のメモリセルＭＣ23mに記憶されたデータをラッチするための第３のラッチ回路ＬＣ3、並びに、第１のメモリセルＭＣ14mと第２のメモリセルＭＣ24mに記憶されたデータをラッチするための第４のラッチ回路ＬＣ4が設けられている。
【０４９８】
そして、プレート線ＰＬ1を共有したメモリセルＭＣ11m，ＭＣ21m、プレート線ＰＬ2を共有したメモリセルＭＣ12m，ＭＣ22m、プレート線ＰＬ3を共有したＭＣ13m，ＭＣ23m、プレート線ＰＬ4を共有したメモリセルＭＣ14m，ＭＣ24mに相補的なデータを書き込むことで、それぞれに、１ビットを記憶する。また、８つの選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24と、６４個のメモリセルＭＣ11m〜ＭＣ14m，ＭＣ21m〜ＭＣ24mによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビットを記憶する。
【０４９９】
センスアンプＳＡ1，ＳＡ2，ＳＡ3，ＳＡ4は、ラッチ回路ＬＣ1，ＬＣ2，ＬＣ3，ＬＣ4から構成されている。
【０５００】
実際の不揮発性メモリにおいては、この３２ビットを記憶する不揮発性メモリの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０５０１】
実施の形態１９の不揮発性メモリからデータを読み出す方法は、実施の形態１６にて説明したと実質的に同じであるが故に、詳細な説明は省略する。
【０５０２】
実施の形態１９のメモリアレイの構成上の限界寸法は、プレート線ＰＬmの最小ピッチに基づきロー方向の寸法が規定され、プレート線１本、及び、ビット線ＢＬ1，ＢＬ2で囲まれた領域に４ビットが記憶される。従って、限界寸法は２Ｆ2である。また、４本のワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4と８本のプレート線ＰＬMの２次元マトリックスによって、ロー・アドレスの選択が行われる。即ち、４本のワード線と８本のプレート線によって、ロー方向の３２ビットのアクセスが可能であり、ロー・アドレスの選択に必要とされるドライバは、１アドレス当たり０．３７５本でよい。従って、従来型のメモリセル構造と比較して、駆動用の信号線を大幅に減少させることができ、周辺回路を大幅に削減することができる。
【０５０３】
（実施の形態２０）
実施の形態２０においては、実施の形態１９の不揮発性メモリの構造を変更し、実施の形態１２にて説明した不揮発性メモリの構造と同様とする。即ち、図１７に示した等価回路と同様に、メモリユニットＭＵ21，ＭＵ22，ＭＵ23，ＭＵ24に接続された選択用トランジスタＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24のゲート電極のそれぞれを、ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4ではなく、ワード線ＷＬ21，ＷＬ22，ＷＬ23，ＷＬ24に接続する。そして、プレート線ＰＬmを共有した第１のメモリセル及び第２のメモリセルの数の合計と一致する数のラッチ回路が、第１のビット線ＢＬ1と第２のビット線ＢＬ2の間に設けられている。
【０５０４】
即ち、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間には、図３９に示したと同様の第１のラッチ回路ＬＣP、スイッチング用のトランジスタＴＲSWP1，ＴＲSWP2、ラッチ制御線ＣＬP、センスアンプＳＡP（但し、Ｐ＝２Ｎであり、実施の形態２０においては、Ｐ＝８）が配設されている。尚、図１７においては、これらの図示は省略した。
【０５０５】
この実施の形態２０の不揮発性メモリにおいて、ワード線ＷＬ11〜ワード線ＷＬ14を選択した場合、メモリユニットＭＵ11〜メモリユニットＭＵ14がアクセスされ、ビット線ＢＬ1にのみ、記憶されたデータに相当する電圧（ビット線電位）が出現する。尚、同じセンスアンプＳＡ1〜ＳＡ8に接続されたビット線ＢＬ2には、データ「１」の読み出し電圧（ビット線電位）と、データ「０」の読み出し電圧（ビット線電位）の中間の参照電位を与える。一方、ワード線ＷＬ21〜ワード線ＷＬ24を選択した場合、メモリユニットＭＵ21〜メモリユニットＭＵ24がアクセスされ、ビット線ＢＬ2にのみ、記憶されたデータに相当する電圧（ビット線電位）が出現する。尚、同じセンスアンプＳＡ1〜ＳＡ8に接続されたビット線ＢＬ1には、データ「１」の読み出し電圧（ビット線電位）と、データ「０」の読み出し電圧（ビット線電位）の中間の参照電位を与える。
【０５０６】
そして、第（２ｎ−１）番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルに記憶されたデータをラッチし、第２ｎ番目のラッチ回路は、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに記憶されたデータをラッチする。具体的には、第１番目のラッチ回路ＬＣ1は、第１番目の第１のサブメモリユニットＳＭＵ11を構成する第１のメモリセルＭＣ11mに記憶されたデータをラッチし、第２番目のラッチ回路ＬＣ2は、第１番目の第２のサブメモリユニットＳＭＵ21を構成する第２のメモリセルＭＣ21mに記憶されたデータをラッチする。また、第３番目のラッチ回路ＬＣ3は、第２番目の第１のサブメモリユニットＳＭＵ12を構成する第１のメモリセルＭＣ12mに記憶されたデータをラッチし、第４番目のラッチ回路ＬＣ4は、第２番目の第２のサブメモリユニットＳＭＵ22を構成する第２のメモリセルＭＣ22mに記憶されたデータをラッチする。更には、第５番目のラッチ回路ＬＣ5は、第３番目の第１のサブメモリユニットＳＭＵ13を構成する第１のメモリセルＭＣ13mに記憶されたデータをラッチし、第６番目のラッチ回路ＬＣ6は、第３番目の第２のサブメモリユニットＳＭＵ23を構成する第２のメモリセルＭＣ23mに記憶されたデータをラッチする。更には、第７番目のラッチ回路ＬＣ7は、第４番目の第１のサブメモリユニットＳＭＵ14を構成する第１のメモリセルＭＣ14mに記憶されたデータをラッチし、第８番目のラッチ回路ＬＣ8は、第４番目の第２のサブメモリユニットＳＭＵ24を構成する第２のメモリセルＭＣ24mに記憶されたデータをラッチする。
【０５０７】
この実施の形態２０の不揮発性メモリにおいては、信号量（電位差）が実施の形態１９と比較して約半分となり、しかも、参照電位のばらつき等から動作マージンは低下するが、不揮発性メモリの集積度は約２倍になる。実施の形態２０の不揮発性メモリにおいて、例えば、ワード線ＷＬ11とワード線ＷＬ21とを同時に選択すれば、プレート線ＰＬmを共有した（対となった）メモリセルＭＣ1nm，ＭＣ2nmからデータを読み出すことができ、実質的に、実施の形態１９にて説明した不揮発性メモリと同様の動作を行うことができる。
【０５０８】
尚、実施の形態１６の不揮発性メモリの構造を同様に変更し、実施の形態１２にて説明した不揮発性メモリの構造と同様とすることもできる。即ち、メモリユニットＭＵ21，ＭＵ22に接続された選択用トランジスタＴＲ21，ＴＲ22のゲート電極のそれぞれを、ワード線ＷＬ1，ＷＬ2ではなく、図５に示したと同様に、ワード線ＷＬ21，ＷＬ22に接続すればよい。この場合には、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間には、図３９に示したと同様の第１のラッチ回路ＬＣP、スイッチング用のトランジスタＴＲSWP1，ＴＲSWP2、ラッチ制御線ＣＬP、センスアンプＳＡP（但し、Ｐ＝２Ｎであり、Ｐ＝４）を配設すればよい。そして、第（２ｎ−１）番目のラッチ回路は、第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセルに記憶されたデータをラッチし、第２ｎ番目のラッチ回路は、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに記憶されたデータをラッチする。具体的には、第１番目のラッチ回路ＬＣ1は、第１番目の第１のサブメモリユニットＳＭＵ11を構成する第１のメモリセルＭＣ11mに記憶されたデータをラッチし、第２番目のラッチ回路ＬＣ2は、第１番目の第２のサブメモリユニットＳＭＵ21を構成する第２のメモリセルＭＣ21mに記憶されたデータをラッチする。また、第３番目のラッチ回路ＬＣ3は、第２番目の第１のサブメモリユニットＳＭＵ12を構成する第１のメモリセルＭＣ12mに記憶されたデータをラッチし、第４番目のラッチ回路ＬＣ4は、第２番目の第２のサブメモリユニットＳＭＵ22を構成する第２のメモリセルＭＣ22mに記憶されたデータをラッチする。
【０５０９】
尚、面積的には不利になるが、絶縁層１６上にサブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ21，ＳＭＵ22を形成し、層間絶縁層２６をその上に形成し、層間絶縁層２６上にサブメモリユニットＳＭＵ13，ＳＭＵ14，ＳＭＵ23，ＳＭＵ24を形成する構造としてもよい。
【０５１０】
実施の形態１〜実施の形態１１にて説明したメモリユニットの構造を実施の形態１２〜実施の形態２０における不揮発性メモリに適宜適用することができる。
【０５１１】
（実施の形態２１）
実施の形態２１は、本発明の第１３の態様に係る不揮発性メモリ、並びに、本発明の第２の態様及び第３の態様に係る駆動方法に関する。図４８に実施の形態２１の不揮発性メモリの回路図を示し、図４９に模式的な一部断面図を示す。
【０５１２】
実施の形態２１の不揮発性メモリは、
（Ａ）ビット線ＢＬと、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態２１においては、具体的には、Ｎ＝２）の選択用トランジスタＴＲ1，ＴＲ2と、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態２１においては、具体的には、Ｍ＝８）のメモリセルＭＣnm（ｎ＝１，２、ｍ＝１，２・・・Ｍ）から構成された、Ｎ個のメモリユニットＭＵ1，ＭＵ2と、
（Ｄ）Ｍ本のプレート線ＰＬm、
から構成されている。
【０５１３】
そして、各メモリセルＭＣnmは、第１の電極２１，３１と強誘電体層２２，３２と第２の電極２３，３３とから成る。また、第１番目のメモリユニットＭＵ1を構成するメモリセルＭＣ1mの第１の電極２１は、第１番目のメモリユニットＭＵ1において共通であり、この共通の第１の電極（共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してビット線ＢＬに接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ1mの第２の電極２３は、メモリユニット間で共通とされた共通の第ｍ番目のプレート線ＰＬmに接続されている。一方、第２番目のメモリユニットＭＵ2を構成するメモリセルＭＣ2mの第１の電極３１は、第２番目のメモリユニットＭＵ2において共通であり、この共通の第１の電極（共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してビット線ＢＬに接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ2mの第２の電極３３は、メモリユニット間で共通とされた共通の第ｍ番目のプレート線ＰＬmに接続されている。
【０５１４】
尚、不揮発性メモリのメモリユニットを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０５１５】
そして、ビット線ＢＬには、メモリセルに記憶されたデータをラッチするため、少なくともＮ個のラッチ回路が接続されている。具体的には、実施の形態２１においては、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のラッチ回路ＬＣnは、第ｎ番目のメモリユニットＭＵnのそれぞれを構成するメモリセルＭＣnmに記憶されたデータをラッチする。尚、第１のラッチ回路ＬＣ1とビット線ＢＬとの間には第１のスイッチング用のトランジスタＴＲSW1が配設され、第２のラッチ回路ＬＣ2とビット線ＢＬとの間には第２のスイッチング用のトランジスタＴＲSW2が配設されている。第１のセンスアンプＳＡ1は、第１のラッチ回路ＬＣ1から構成されており、第２のセンスアンプＳＡ2は、第２のラッチ回路ＬＣ2から構成されているが、このような構成に限定するものではない。スイッチング用のトランジスタＴＲSW1，ＴＲSW2のゲート電極は、それぞれ、第１のラッチ制御線ＣＬ1、第２のラッチ制御線ＣＬ2に接続されている。ラッチ回路は、図４１に示したと同様の回路とすればよいので、詳細な説明は省略する。
【０５１６】
メモリセルＭＣ2mにおけるプレート線ＰＬmは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１番目の選択用トランジスタＴＲ1のゲート電極は第１のワード線ＷＬ1に接続され、第２番目の選択用トランジスタＴＲ2のゲート電極は第２のワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。
【０５１７】
実施の形態２１の不揮発性メモリからデータを読み出し、データを再書き込みする不揮発性メモリの駆動方法を、以下、説明する。尚、一例として、プレート線ＰＬ1を共有したメモリセルＭＣ11，ＭＣ21からデータを読み出し、再書き込みするものとし、メモリセルＭＣ11にはデータ「１」が、メモリセルＭＣ21にはデータ「０」が記憶されているとする。図５０及び図５１に動作波形を示す。尚、図５０及び図５１中、括弧内の数字は、以下に説明する工程の番号と対応している。また、動作波形を示す図面における「センスアンプＳＡ1」及び「センスアンプＳＡ2」は、これらのセンスアンプの出力部における電位を意味する。
【０５１８】
先ず、選択されたメモリセルＭＣ11及びメモリセルＭＣ21のデータの読み出しを行う（図５０参照）。
【０５１９】
（１Ａ）待機状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０５２０】
（２Ａ）データ読み出しの開始時、選択されたプレート線ＰＬ1の電位立ち上げを行い、即ち、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加し、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）のままとする。このとき、共通ノードＣＮ1，ＣＮ2は、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）とのカップリング要素が強いため、０ボルトよりの値となる。その結果、データ「１」が書き込まれていたメモリセルＭＣ11においては、強誘電体層における分極反転が生じ、共通ノードＣＮ1の電位は上昇する。併せて、第１のラッチ制御線ＣＬ1を介して第１のスイッチング用のトランジスタＴＲSW1をオン状態とし、第１のラッチ回路ＬＣ1を選択すると共に、第１のセンスアンプＳＡ1の電位を０ボルトとしておく。その後、接地線（図示せず）とビット線ＢＬとの電気的な接続を解き、ビット線ＢＬを浮遊状態とする。
【０５２１】
（３Ａ）次いで、第１のワード線ＷＬ1をハイレベルとすることによって、第１番目の選択用トランジスタＴＲ1をオン状態とする。これによって、第１番目のメモリユニットＭＵ1の共通ノードＣＮ1がビット線ＢＬに接続される。
【０５２２】
（４Ａ）その後、第１のラッチ制御線ＣＬ1を介して第１のスイッチング用のトランジスタＴＲSW1をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬから切り離す。
【０５２３】
（５Ａ）そして、第１のラッチ回路ＬＣ1を活性化して、データを確定し、かかるデータ（この例では、データ「１」）を第１のセンスアンプＳＡ1内の第１のラッチ回路ＬＣ1にラッチする。一方、ビット線ＢＬを０ボルトとする。これによって、選択されたメモリセルＭＣ11には、データ「０」が書き込まれる。
【０５２４】
（６Ａ）次に、第１のワード線ＷＬ1をロウレベルとすることによって、第１番目の選択用トランジスタＴＲ1をオフ状態とする。これによって、第１番目のメモリユニットＭＵ1の共通ノードＣＮ1とビット線ＢＬとの接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介して第２のスイッチング用のトランジスタＴＲSW2をオン状態とし、第２のラッチ回路ＬＣ2を選択すると共に、第２のセンスアンプＳＡ2の電位を０ボルトとしておく。その後、接地線（図示せず）とビット線ＢＬとの電気的な接続を解き、ビット線ＢＬを浮遊状態とする。
【０５２５】
（７Ａ）次いで、第２のワード線ＷＬ2をハイレベルとすることによって、第２番目の選択用トランジスタＴＲ2をオン状態とする。これによって、第２番目のメモリユニットＭＵ2の共通ノードＣＮ2がビット線ＢＬに接続される。データ「０」が書き込まれていたメモリセルＭＣ21においては、強誘電体層における分極反転が生じない。従って、ビット線ＢＬに生じる電位（ビット線電位）は低い。
【０５２６】
（８Ａ）その後、第２のラッチ制御線ＣＬ2を介して第２のスイッチング用のトランジスタＴＲSW2をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬから切り離す。
【０５２７】
（９Ａ）そして、第２のラッチ回路ＬＣ2を活性化して、データを確定し、かかるデータ（この例では、データ「０」）を第２のセンスアンプＳＡ2内の第２のラッチ回路ＬＣ2にラッチする。一方、ビット線ＢＬを０ボルトとする。これによって、選択されたメモリセルＭＣ21には、データ「０」が書き込まれる。
【０５２８】
（１０Ａ）次に、第２のワード線ＷＬ2をロウレベルとすることによって、第２番目の選択用トランジスタＴＲ2をオフ状態とする。これによって、第２番目のメモリユニットＭＵ2の共通ノードＣＮ2とビット線ＢＬとの接続が解かれる。併せて、選択されたプレート線ＰＬ1の電位立ち下げを行う。即ち、選択されたプレート線ＰＬ1の電位をＶPL-L（＝０ボルト）に戻す。
【０５２９】
以上の操作によって、メモリセルＭＣ11及びメモリセルＭＣ21におけるデータの読み出しが完了する。この状態においては、メモリセルＭＣ11及びメモリセルＭＣ21には、データ「０」が書き込まれている。また、第１のラッチ回路ＬＣ1及び第２のラッチ回路ＬＣ2には、それぞれ、第１番目のメモリユニットを構成するメモリセルＭＣ11及び第２番目のメモリユニットを構成するメモリセルＭＣ21に記憶されていたデータがラッチされている。
【０５３０】
次に、選択されたメモリセルＭＣ11及びメモリセルＭＣ21におけるデータの再書き込み、具体的には、データ「１」の再書き込みを行う（図５１参照）。
【０５３１】
（１Ｂ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０５３２】
（２Ｂ）次に、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に（１／２）ＶPL-H［＝（１／２）Ｖcc］を印加する。選択プレート線ＰＬ1はＶPL-L（＝０ボルト）のままである。
【０５３３】
（３Ｂ）その後、第１のワード線ＷＬ1をハイレベルとすることによって、第１番目の選択用トランジスタＴＲ1をオン状態とする。これによって、第１番目のメモリユニットＭＵ1の共通ノードＣＮ1がビット線ＢＬに接続される。併せて、第１のラッチ制御線ＣＬ1を介して第１のスイッチング用のトランジスタＴＲSW1をオン状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬに接続する。これによって、第１のラッチ回路ＬＣ1にラッチされていたデータ（この例では、データ「１」）に従い、ビット線ＢＬの電位がＶBL-H（＝Ｖcc）に引き上げられる。その結果、選択されたメモリセルＭＣ11は、その分極状態が再度反転し、データ「１」が書き込まれる。
【０５３４】
（４Ｂ）次いで、ビット線ＢＬを０ボルトとし、共通ノードＣＮ1を０ボルトに戻す。
【０５３５】
（５Ｂ）そして、第１のワード線ＷＬ1をロウレベルとすることによって、第１番目の選択用トランジスタＴＲ1をオフ状態とする。これによって、第１番目のメモリユニットＭＵ1の共通ノードＣＮ1とビット線ＢＬとの接続が解かれる。併せて、第１のラッチ制御線ＣＬ1を介して第１のスイッチング用のトランジスタＴＲSW1をオフ状態とし、第１のラッチ回路ＬＣ1をビット線ＢＬから切り離す。
【０５３６】
（６Ｂ）その後、第２のワード線ＷＬ2をハイレベルとすることによって、第２番目の選択用トランジスタＴＲ2をオン状態とする。これによって、第２番目のメモリユニットＭＵ2の共通ノードＣＮ2がビット線ＢＬに接続される。併せて、第２のラッチ制御線ＣＬ2を介して第２のスイッチング用のトランジスタＴＲSW2をオン状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬに接続する。これによって、第２のラッチ回路ＬＣ2にラッチされていたデータ（この例では、データ「０」）に従い、ビット線ＢＬの電位はＶBL-L（＝０ボルト）のままである。その結果、選択されたメモリセルＭＣ21は、その分極状態が変化せず、データ「０」のままとなる。
【０５３７】
（７Ｂ）次いで、ビット線ＢＬを０ボルトとし、共通ノードＣＮ2を０ボルトに戻す。
【０５３８】
（８Ｂ）そして、第２のワード線ＷＬ2をロウレベルとすることによって、第２番目の選択用トランジスタＴＲ2をオフ状態とする。これによって、第２番目のメモリユニットＭＵ2とビット線ＢＬとの接続が解かれる。併せて、第２のラッチ制御線ＣＬ2を介して第２のスイッチング用のトランジスタＴＲSW2をオフ状態とし、第２のラッチ回路ＬＣ2をビット線ＢＬから切り離す。
【０５３９】
（９Ｂ）その後、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）をＶPL-L（＝０ボルト）に戻す。
【０５４０】
以上の操作によって、データ「１」の再書き込みが完了するが、２個のメモリユニットＭＵ1，ＭＵ2において、プレート線ＰＬ1を共有したメモリセルＭＣ11及びメモリセルＭＣ21に記憶されたデータの読み出し及びデータの再書き込みを、１回のプレート線の電位立ち上げ（ＶPL-L→ＶPL-H）［工程（２Ａ）］及び電位立ち下げ（ＶPL-H→ＶPL-L）［工程（１０Ａ）］にて行っている。
【０５４１】
また、２個のメモリユニットＭＵ1，ＭＵ2において、プレート線ＰＬ1を共有したメモリユニットにおけるメモリセルに記憶されたデータの読み出しを、先ず、該プレート線にパルスを与え［工程（２Ａ）］、次いで、Ｎ個の選択用トランジスタを順次選択して行う。即ち、工程（３Ａ）〜（５Ａ）及び工程（７Ａ）〜（９Ａ）を行っている。
【０５４２】
以降、プレート線ＰＬ2を共有したメモリセルＭＣ12及びメモリセルＭＣ22、プレート線ＰＬ3を共有したメモリセルＭＣ13及びメモリセルＭＣ23、プレート線ＰＬ4を共有したメモリセルＭＣ14及びメモリセルＭＣ24等に対して、順次、工程（１Ａ）〜（１０Ａ）、工程（１Ｂ）〜（９Ｂ）の操作を行う。
【０５４３】
尚、新たにデータの書き込みを行う場合には、先ず、（１Ａ）〜（１０Ａ）の操作を行った後、新たにデータを書き込むべきメモリセルに関連するラッチ回路（即ち、第１番目のメモリユニットを構成するメモリセルに対しては第１のラッチ回路、第２番目のメモリユニットを構成するメモリセルに対しては第２のラッチ回路）を所望の値に書き換えて、（１Ｂ）〜（９Ｂ）の操作を行えばよい。
【０５４４】
ところで、複数のメモリセルに接続されているプレート線は負荷容量が大きく、駆動速度が遅い（即ち、充放電に時間を要する）。また、消費電力も大きい。従って、２回のプレート線の電位立ち上げ及び電位立ち下げにてプレート線ＰＬ1を共有したメモリセルＭＣ11及びメモリセルＭＣ21に記憶されたデータの読み出し及びデータの再書き込みを行う特願平１１−１５８６３２号にて提案された不揮発性メモリの駆動方法よりも、これらを１回のプレート線の電位立ち上げ及び電位立ち下げにて行う実施の形態２１の不揮発性メモリの駆動方法の方が、駆動速度、消費電力の観点から有利である。
【０５４５】
実施の形態２１の不揮発性メモリの駆動方法においては、（ＭＣ11，ＭＣ21）→（ＭＣ12，ＭＣ22）→（ＭＣ13，ＭＣ23）→（ＭＣ14，ＭＣ24）・・・の順にデータの読み出し、再書き込みを行う。従って、プレート線ＰＬmを共有し、そして、データの読み出し、再書き込みを行うメモリセルＭＣ1m及びメモリセルＭＣ2mにおいてはディスターブが加わらない。
【０５４６】
尚、（１Ａ）〜（１０Ａ）の工程において、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）はＶPL-L（＝０ボルト）に固定されている。また、各ビット線ＢＬは、０ボルトからビット線電位（読み出し信号量）の間で変動する。ここで、ビット線電位（読み出し信号量）は、通常、０．５ボルト程度以下である。従って、（１Ａ）〜（１０Ａ）の工程においては、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルＭＣ1m，ＭＣ2m（ｍ＝２，３・・・Ｍ）にはディスターブが殆ど発生しない。
【０５４７】
一方、（１Ｂ）〜（９Ｂ）の工程においては、選択されたプレート線ＰＬ1の電位はＶPL-L（＝０ボルト）、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）は（１／２）ＶPL-H［＝（１／２）Ｖcc］に固定されている。また、ビット線ＢＬＶBL-L（＝０ボルト）あるいはＶBL-H（＝Ｖcc）である。従って、非選択のプレート線ＰＬm（ｍ＝２，３・・・Ｍ）に接続されたメモリセルには±（１／２）Ｖccのディスターブが加わるものの、これらのメモリセルに加わる電位は安定しており、抗電圧をそれ以上に設定してあれば分極の反転は起こらない。また、選択されたプレート線ＰＬ1に接続されたメモリセルＭＣ11，ＭＣ21には実効的にディスターブは加わらない。
【０５４８】
実施の形態１〜実施の形態１１にて説明したメモリユニットの構造を実施の形態２１における不揮発性メモリに適宜適用することができる。また、実施の形態１３にて説明した所謂フラッシュメモリと同様に選択されたプレート線に接続されたメモリセルを一括して書き換える不揮発性メモリの駆動方法を実施の形態２１に適用することもできるし、更には、実施の形態１４にて説明した不揮発性メモリの駆動方法を実施の形態２１に適用することもできる。
【０５４９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０５５０】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数はメモリセルの積層段数に一致し、プレート線本数はメモリユニットあるいはサブメモリユニットを構成するメモリセルの数に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「１」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。
【０５５１】
例えば、図５２に示すように、実施の形態２の不揮発性メモリの変形例として、第１の電極２１’を上部電極とし、第２の電極２３’を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。尚、図５２中、参照番号２６Ｂ，２６Ｃは、それぞれ、第１の層間絶縁層の下層及び上層を示し、参照番号３６Ｂ，３６Ｃは、それぞれ、上部絶縁層の下層及び上層を示す。
【０５５２】
強誘電体層２２，３２，４２，５２は、不揮発性メモリの製造方法に依って、第１の電極と略同じ平面形状を有し、第１の電極を覆うように形成されていてもよい。あるいは又、強誘電体層をパターニングしない構成としてもよい。
【０５５３】
また、発明の実施の形態においては、専ら、１つの選択用トランジスタに複数のメモリセルが接続された構成の不揮発性メモリを説明したが、本発明の第７の態様若しくは第８の態様に係る不揮発性メモリの構成は、非選択のメモリセルにディスターブが発生する構造を有する如何なる形式、構成の不揮発性メモリにも適用することができる。例えば、選択用トランジスタとキャパシタ部とが一体になった構成の不揮発性メモリ、具体的には、電界効果型トランジスタのゲート絶縁膜の代わりに、強誘電体薄膜が形成された構造のメモリセルが、複数、配列されて成るメモリユニットから構成された不揮発性メモリに、本発明の第７の態様若しくは第８の態様に係る不揮発性メモリを適用することもできる。
【０５５４】
【発明の効果】
本発明の第１の態様〜第５の態様に係る不揮発性メモリによれば、複数のメモリセルが設けられているが故に、１ビット当たりのセル面積の減少を図ることができ、しかも、メモリユニットやサブメモリユニットが積層されているが故に、より一層、高集積化された、例えば、ギガバイト級の不揮発性メモリを実現することが可能となる。また、最小加工寸法に制限されずに、不揮発性メモリの大容量化を図ることができる。更には、アドレス選択における駆動配線数を削減することで周辺回路の縮小を図ることができる。しかも、メモリセルの縮小と周辺回路の削減とを両立させることができ、デバイス全体として整合のとれた集積度向上が可能となる。
【０５５５】
また、本発明の第６の態様に係る不揮発性メモリによれば、各段に位置するキャパシタ部やメモリユニット、サブメモリユニットを構成するメモリセルの強誘電体層の結晶化温度を規定することによって、積層されたキャパシタ部やメモリユニット、サブメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するキャパシタ部やメモリユニット、サブメモリユニットを構成するメモリセルやキャパシタ部の特性劣化といった問題が生ぜず、優れた性能を有する不揮発性メモリを得ることができる。
【０５５６】
また、本発明の第７の態様〜第８の態様に係る不揮発性メモリにおいては、出力が負の温度特性を有する電源電圧回路を備え、あるいは又、クランプ電圧が負の温度特性を有するクランプ回路を備えているが故に、不揮発性メモリの動作温度が高くなり、強誘電体層の抗電圧が減少しても、非選択のメモリセルにおける強誘電体層に加わる電界を緩和することができる結果、非選択のメモリセルにおける強誘電体層の電荷反転を確実に防止することができる。それ故、要求される温度範囲での不揮発性メモリの動作を確実に保証することが可能となり、安定した特性を有する不揮発性メモリを提供することができる。
【０５５７】
更には、本発明の第９の態様〜第１１の態様に係る不揮発性メモリにおいては、第１の電極は、メモリユニットあるいは又サブメモリユニットを構成する複数のメモリセルに共通であるが故に、第１の電極に一種の追加の負荷容量が付加された状態にあり、データの読み出し時、プレート線に電圧を印加した際、浮遊状態にある第１の電極の電位上昇を抑制することができ、第１の電極と第２の電極との間に十分な電位差を生じさせることができるので、強誘電体層に分極反転を確実に発生させることが可能となる。
【０５５８】
本発明第１２の態様〜第１３の態様に係る不揮発性メモリ及び本発明第１の態様〜第３の態様に係る駆動方法においては、不揮発性メモリの高集積化を達成することができる。しかも、本発明の第１の態様〜第２の態様に係る不揮発性メモリの駆動方法においては、プレート線を共有した第１のメモリセル及び第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを１回のプレート線の電位立ち上げ及び電位立ち下げにて行い、第３の態様に係る不揮発性メモリの駆動方法においては、プレート線を共有したメモリセルに記憶されたデータの読み出しを、先ず、該プレート線にパルスを与え、次いで、Ｎ個の選択用トランジスタを順次選択して行うので、このとき、プレート線を共有したメモリセル、あるいは又、第１のメモリセル及び第２のメモリセルがディスターブを受けることがなく、各メモリセルがディスターブを受ける回数を少なくすることができる。また、複数のメモリセルに接続されているプレート線は負荷容量が大きく、駆動速度が遅い（即ち、充放電に時間を要する）が、メモリセル、あるいは、第１のメモリセル及び第２のメモリセルに記憶されたデータの読み出し及びデータの再書き込みを１回のプレート線の電位立ち上げ及び電位立ち下げにて行うので、高速動作、低消費電力が可能となる。また、本発明の第１２の態様〜第１３の態様に係る不揮発性メモリにおいては、ラッチ回路、あるいは、第１のラッチ回路及び第２のラッチ回路を備えているので、メモリセル、あるいは、第１及び第２のメモリセルへのデータの再書き込みを確実に行うことができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導体メモリへのデータ書き込み時の動作波形を示す図である。
【図４】発明の実施の形態１の強誘電体型不揮発性半導体メモリからデータを読み出し、データを再書き込みするときの動作波形を示す図である。
【図５】発明の実施の形態２の強誘電体型不揮発性半導体メモリの回路図である。
【図６】発明の実施の形態２の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図７】発明の実施の形態２の強誘電体型不揮発性半導体メモリへのデータ書き込み時の動作波形を示す図である。
【図８】発明の実施の形態２の強誘電体型不揮発性半導体メモリからデータを読み出し、データを再書き込みするときの動作波形を示す図である。
【図９】発明の実施の形態３の強誘電体型不揮発性半導体メモリの回路図である。
【図１０】発明の実施の形態３の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１１】発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１２】発明の実施の形態５の強誘電体型不揮発性半導体メモリの回路図である。
【図１３】発明の実施の形態５の強誘電体型不揮発性半導体メモリからデータを読み出し、データを再書き込みするときの動作波形を示す図である。
【図１４】発明の実施の形態５の強誘電体型不揮発性半導体メモリに発明の実施の形態１にて説明した強誘電体型不揮発性半導体メモリを適用したときの回路図である。
【図１５】発明の実施の形態６の強誘電体型不揮発性半導体メモリの回路図である。
【図１６】発明の実施の形態６の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１７】発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例（Ｎ＝４）の回路図である。
【図１８】図１６に回路図を示した発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例（Ｎ＝４）の模式的な一部断面図である。
【図１９】発明の実施の形態６の強誘電体型不揮発性半導体メモリの別の変形例（Ｎ＝４）の回路図である。
【図２０】発明の実施の形態７の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２１】発明の実施の形態８の強誘電体型不揮発性半導体メモリの回路図である。
【図２２】発明の実施の形態８の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２３】発明の実施の形態８の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図２４】発明の実施の形態８の強誘電体型不揮発性半導体メモリにおける電源電圧回路、及び、参照電圧回路の一例を示す回路図である。
【図２５】発明の実施の形態８の強誘電体型不揮発性半導体メモリにおける参照電圧回路の変形例を示す回路図である。
【図２６】発明の実施の形態８の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図２７】発明の実施の形態９の強誘電体型不揮発性半導体メモリの回路図である。
【図２８】発明の実施の形態９の強誘電体型不揮発性半導体メモリにおけるクランプ回路の回路図である。
【図２９】発明の実施の形態１０の強誘電体型不揮発性半導体メモリの回路図である。
【図３０】発明の実施の形態１０の強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図３１】発明の実施の形態１０の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図３２】発明の実施の形態１０の強誘電体型不揮発性半導体メモリの、図３１とは異なる断面で見たときの模式的な一部断面図である。
【図３３】発明の実施の形態１０の強誘電体型不揮発性半導体メモリのデータ書き込み動作における動作波形を示す図である。
【図３４】発明の実施の形態１０の強誘電体型不揮発性半導体メモリのデータ読み出し及び再書き込み動作における動作波形を示す図である。
【図３５】発明の実施の形態１０において、サブメモリユニットを構成するメモリセルの個数（Ｍ）の値と信号電位との関係をシミュレーションした結果を示すグラフである。
【図３６】発明の実施の形態１１の強誘電体型不揮発性半導体メモリの回路図である。
【図３７】発明の実施の形態１１の強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図３８】検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図３９】発明の実施の形態１２の強誘電体型不揮発性半導体メモリの回路図である。
【図４０】発明の実施の形態１２の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図４１】ラッチ回路の回路図の一例である。
【図４２】発明の実施の形態１２及び発明の実施の形態１６の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図４３】発明の実施の形態１２及び発明の実施の形態１６の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図４４】発明の実施の形態１３び発明の実施の形態１７の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図４５】発明の実施の形態１４及び発明の実施の形態１８の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図４６】発明の実施の形態１５の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図４７】発明の実施の形態１６の強誘電体型不揮発性半導体メモリの回路図である。
【図４８】発明の実施の形態２１の強誘電体型不揮発性半導体メモリの回路図である。
【図４９】発明の実施の形態２１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図５０】発明の実施の形態２１の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図５１】発明の実施の形態２１の強誘電体型不揮発性半導体メモリの動作波形を示す図である。
【図５２】発明の実施の形態４の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図５３】強誘電体のＰ−Ｅヒステリシスループ図である。
【図５４】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図５５】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図５６】２０゜Ｃ及び１０５゜Ｃにおける強誘電体材料のＰ−Ｅヒステリシスループを例示した図である。
【図５７】ＤＲＡＭにおけるゲインセルの回路図、及び、従来の米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリにこのゲインセルを適用した場合の回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６・・・絶縁層、１７，２７，３７、４７・・・開口部、１８，１８1，１８2，１８Ａ，１８Ｂ，１８Ｃ，２８，３８，４８・・・接続孔、２１，２１Ａ，２１Ｂ・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ，４２，５２・・・強誘電体層、２３，３３，４３，５３・・・第２の電極、２５，３５，４５・・・接続部、２６，３６，４６・・・層間絶縁層、２６Ａ，３６Ａ，５６Ａ・・・層間絶縁層、６１，６１Ａ，６１Ｂ・・・参照電圧回路、６２，６４，６６・・・第１の抵抗素子、６３，６５，６７・・・第２の抵抗素子、７０・・・比較器、７１・・・第１の入力部、７２・・・第２の入力部、７３，８１・・・ＰＭＯＳ型ＦＥＴ、７４・・・ＶDL端子、８０・・・クランプ回路、ＭＵ・・・メモリユニット、ＳＭＵ・・・サブメモリユニット、ＭＣ・・・メモリセル、ＴＲ・・・選択用トランジスタ、ＴＲW・・・書込用トランジスタ、ＴＲR・・・読出用トランジスタ、ＴＲS・・・検出用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード、ＬＣ・・・ラッチ回路、ＣＬ・・・ラッチ制御線、ＴＲSW・・・スイッチング用のトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a ferroelectric nonvolatile semiconductor memory (so-called FERAM) and a driving method thereof.
[0002]
[Prior art]
In recent years, research on large-capacity ferroelectric nonvolatile semiconductor memories has been actively conducted. A ferroelectric type nonvolatile semiconductor memory (hereinafter sometimes abbreviated as “nonvolatile memory”) is capable of high-speed access, is nonvolatile, is small in size and has low power consumption, and is also susceptible to impact. For example, various electronic devices having file storage and resume functions, such as portable computers, mobile phones, game machines as main storage devices, or recording media for recording audio and video Use is expected.
[0003]
This non-volatile memory is a high-speed rewritable non-volatile memory that utilizes the high-speed polarization reversal of the ferroelectric thin film and its remanent polarization to detect changes in the amount of stored charge in the capacitor portion having the ferroelectric layer. Basically, it is composed of a capacitor portion (memory cell) and a selection transistor (switching transistor). The capacitor part is composed of, for example, a lower electrode, an upper electrode, and a ferroelectric layer having a high relative dielectric constant ε sandwiched between these electrodes. Data is written into and read from the nonvolatile memory by applying a ferroelectric PE hysteresis loop shown in FIG. That is, when an external electric field is applied to the ferroelectric layer and then the external electric field is removed, the ferroelectric layer exhibits spontaneous polarization. Then, the remanent polarization of the ferroelectric layer is + P when an external electric field in the positive direction is applied.rWhen an external electric field in the negative direction is applied, -PrIt becomes. Here, the remanent polarization is + PrIn the case of the state (see “D” in FIG. 53), the residual polarization is −P.rIn this state (see “A” in FIG. 53), “1” is set.
[0004]
In order to determine the state of “1” or “0”, for example, an external electric field in the positive direction is applied to the ferroelectric layer. As a result, the polarization of the ferroelectric layer becomes the state “C” in FIG. At this time, if the data is “0”, the polarization state of the ferroelectric layer changes from “D” to “C”. On the other hand, if the data is “1”, the polarization state of the ferroelectric layer changes from “A” to “C” via “B”. When the data is “0”, the polarization inversion of the ferroelectric layer does not occur. On the other hand, when the data is “1”, polarization inversion occurs in the ferroelectric layer. As a result, a difference occurs in the amount of charge stored in the capacitor portion. By turning on the selection transistor of the selected nonvolatile memory, this accumulated charge is detected as a signal current. When the external electric field is set to 0 after the data is read, the polarization state of the ferroelectric layer becomes the state “D” in FIG. 53 regardless of whether the data is “0” or “1”. That is, at the time of reading, the data “1” is once destroyed. Therefore, when the data is “1”, an external electric field in the negative direction is applied to make the state “A” along the paths “D” and “E”, and the data “1” is written again.
[0005]
The structure and operation of nonvolatile memories which are currently mainstream are disclosed in US Pat. Shefiled et al. As shown in the circuit diagram of FIG. 54, this nonvolatile memory is composed of two nonvolatile memory cells. In FIG. 54, one nonvolatile memory is surrounded by a dotted line. Each nonvolatile memory includes, for example, a selection transistor TR11, TR12Capacitor part (memory cell) FC11, FC12It is composed of
[0006]
Note that a two-digit or three-digit subscript, for example, the subscript “11” is originally a subscript to be displayed as the subscript “1,1”. For example, “111” is originally a subscript “1,1,1”. Although it is a subscript to be displayed, it is displayed with a 2-digit or 3-digit subscript for simplification of display. The subscript “M” is used, for example, when collectively displaying a plurality of memory cells or plate lines, and the subscript “m” is used, for example, when displaying a plurality of memory cells or plate lines individually. The subscript “N” is used, for example, when the selection transistors and sub-memory units are collectively displayed, and the subscript “n” is used, for example, when the selection transistors and sub-memory units are individually displayed.
[0007]
Then, 1 bit is stored by writing complementary data in each memory cell. In FIG. 54, “WL” represents a word line, “BL” represents a bit line, and “PL” represents a plate line. Focusing on one nonvolatile memory, the word line WL1Are connected to a word line decoder / driver WD. In addition, the bit line BL1, BL2Are connected to the sense amplifier SA. Furthermore, the plate line PL1Are connected to a plate line decoder / driver PD.
[0008]
When reading stored data in a nonvolatile memory having such a structure, the word line WL1And, further, plate line PL1Is driven, complementary data is paired with the capacitor part FC.11, FC12To transistor for selection TR11, TR12Bit line BL paired via1, BL2Appears as a voltage (bit line potential). The paired bit lines BL1, BL2Is detected by the sense amplifier SA.
[0009]
One nonvolatile memory is a word line WL1And paired bit lines BL1, BL2Occupies the area surrounded by. Therefore, if the word lines and the bit lines are arranged at the shortest pitch, the minimum area of one nonvolatile memory is 8F when the minimum processing dimension is F.2It is. Therefore, the minimum area of the nonvolatile memory having such a structure is 8F.2It is.
[0010]
In order to increase the capacity of the nonvolatile memory having such a structure, the realization of the nonvolatile memory depends only on the miniaturization of the processing dimensions. In addition, two selection transistors and two capacitor units are required to form one nonvolatile memory. Furthermore, it is necessary to arrange plate lines at the same pitch as the word lines. Therefore, it is almost impossible to arrange the nonvolatile memories at the minimum pitch. In reality, the area occupied by one nonvolatile memory is 8F.2Will increase significantly.
[0011]
Moreover, it is necessary to dispose the word line decoder / driver WD and the plate line decoder / driver PD at the same pitch as that of the nonvolatile memory. In other words, two decoders / drivers are required to select one row address. Therefore, the layout of the peripheral circuit becomes difficult, and the area occupied by the peripheral circuit becomes large.
[0012]
One means for reducing the area of the nonvolatile memory is known from Japanese Patent Laid-Open No. 9-121022. As shown in an equivalent circuit in FIG. 55, the non-volatile memory disclosed in this patent publication includes one selection transistor TR.1Memory cells MC each having one end connected in parallel to one end of the memory cell1M(For example, M = 4), and the memory cell paired with the memory cell is also a single selection transistor TR.2Memory cells MC each having one end connected in parallel to one end of the memory cell2MIt is composed of Selection transistor TR1, TR2The other end of each bit line BL1, BL2It is connected to the. Paired bit lines BL1, BL2Are connected to the sense amplifier SA. In addition, the memory cell MC1m, MC2mThe other end of (m = 1, 2,... M) is the plate line PLmIs connected to the plate line PLmAre connected to a plate line decoder / driver PD. Furthermore, the word line WL is connected to a word line decoder / driver WD.
[0013]
The paired memory cells MC1m, MC2mComplementary data is stored in (m = 1, 2,... M). For example, the memory cell MC1k, MC2kWhen reading the data stored in (where k is 1, 2, 3 or 4), the word line WL is selected and the plate line PLm(1/2) V for (m ≠ k)ccWith the voltage ofkDrive. Where VccIs, for example, a power supply voltage. As a result, the complementary data is converted into a pair of memory cells MC.1k, MC2kTo transistor for selection TR1, TR2Bit line BL paired via1, BL2Appears as a voltage (bit line potential). The paired bit lines BL1, BL2Is detected by the sense amplifier SA.
[0014]
A pair of selection transistors TR in a paired nonvolatile memory1And TR2Are the word line WL and the paired bit line BL.1, BL2Occupies the area surrounded by. Accordingly, if the word lines and the bit lines are arranged at the shortest pitch, a pair of selection transistors TR in the paired nonvolatile memory is assumed.1And TR2The minimum area is 8F2It is. However, a pair of selection transistors TR1, TR2M pairs of memory cells MC1m, MC2m(M = 1, 2,... M), so that the selection transistor TR per bit is shared.1, TR2Since the number of memory cells is small and the arrangement of the word lines WL is gradual, it is easy to reduce the size of the nonvolatile memory. In addition, for the peripheral circuit, M bits can be selected by one word line decoder / driver WD and M plate line decoder / driver PD. Therefore, by adopting such a configuration, the cell area is 8F.2A layout close to that of a DRAM can be realized, and a chip size comparable to that of a DRAM can be realized.
[0015]
[Problems to be solved by the invention]
When it is attempted to increase the capacity of the nonvolatile memory with the conventional structure, the capacity is defined by the minimum processing dimension. As can be seen from the above conventional example, the minimum cell area is 8F.2It is. This limit value is the same in the DRAM. When all semiconductor memories such as EPROM are considered, the cell area when the bit lines and the word lines are arranged at the minimum pitch and the memory cells are arranged in the area occupied by one bit line and one word line. Is 4F2Is the limit.
[0016]
However, the reduction of the minimum processing dimension F, that is, the design rule, must wait for the progress of micro-processing technology centering on lithography. In addition, the microfabrication technology has become more difficult as the generation progresses, and the amount of investment has increased, leading to an increase in chip costs. Therefore, it is difficult for semiconductor memories to achieve dramatic improvements in storage capacity in a short period from the current state.
[0017]
As described above, the following two points can be cited as the essential reason that the upper limit of the degree of integration of the semiconductor memory is defined.
[0018]
First, each memory cell in the semiconductor memory is two-dimensionally arranged on the surface of the semiconductor substrate and is not stacked three-dimensionally. This is because most of conventional semiconductor memories include one or more transistors (FETs) in a storage unit. Since a transistor can be manufactured only on a high-quality semiconductor substrate, memory cells must be two-dimensionally arranged on the semiconductor substrate. At present, attempts have been made to stack semiconductor single crystal layers by crystallization using an epitaxial growth technique or a laser annealing technique, but a sufficient yield and performance have not yet been obtained. Even if these are realized, if an attempt is made to form a memory cell in the semiconductor single crystal layer again, the number of processes increases almost twice, and the cost merit is lost.
[0019]
Second, access to the semiconductor memory is made by a two-dimensional matrix of word lines (row direction) and bit lines (column direction) that intersect each other. In the conventional semiconductor memory, selection in the row direction is performed one-dimensionally using word lines, and column selection is performed from the data string read out to each bit line. In the conventional example shown in FIGS. 54 and 55, the row direction is selected by the plate line, but the selection is substantially one-dimensional.
[0020]
Here, if the integration degree of the semiconductor memory is doubled while keeping the page length the same, naturally, twice as many word lines and plate lines are required. Therefore, it is necessary to double the degree of integration of peripheral circuits for decoding and driving word lines and plate lines. Since these circuits naturally require transistors, they are two-dimensionally arranged around the cell array. Along with this, the layout of peripheral circuits becomes difficult this time.
[0021]
As described above, the memory cell itself is limited to a two-dimensional arrangement, and even if the memory cell can be reduced, the layout of peripheral circuits is difficult with the current address selection method. Therefore, the increase in the capacity of the semiconductor memory depends only on the progress of the design rule.
[0022]
The technique for reducing the area of the nonvolatile memory disclosed in Japanese Patent Application Laid-Open No. 9-121032 is a very effective technique, but has the following problems.
[0023]
That is, for example, a pair of memory cells MC11, MCtwenty oneMemory cell MC11When data “1” is written to the plate line PL1To the ground level (0 volt) and the bit line BL1VccTo polarize the ferroelectric layer, but at this time, the memory cell MCtwenty oneIn order to hold the data “0” in the bit line BL2Must be at the ground level (0 volts).
[0024]
On the other hand, unselected plate line PLmMemory cell MC connected to (m = 2, 3, 4)1m, MC2mIn order to prevent destruction of data stored in (m = 2, 3, 4), the non-selected plate line PLm(M = 2, 3, 4) is replaced with the bit line BL1, BL2(1/2) V which is the middle voltage ofccNon-selected memory cell MC1m, MC2mThe electric field applied to the ferroelectric layer constituting the capacitor portion of the capacitor is relaxed. That is, the non-selected memory cell MC1m, MC2m(1/2) VccThe disturbance is added.
[0025]
By the way, the ferroelectric material which comprises a ferroelectric layer has a temperature characteristic with a negative inversion voltage as an essential physical property. 56A and 56B illustrate PE hysteresis loops of a ferroelectric material at 20 ° C. and 105 ° C. FIG. 56A and 56B, the solid line PE hysteresis loop is Vcc= 1.5 volts, the dotted PE hysteresis loop is Vcc= Shows the case of 1.0 volts. The difference in polarization between the data “1” state and the data “0” state at 0 volt is 2P.rThis 2P is shown asrThe value corresponds to the signal amount (signal charge). In FIG. 56, the inversion voltage at an operating temperature of 20 ° C. is about ± 0.9 volts. Therefore, VccIf the non-volatile memory is operated at 1.5 volts, the disturb voltage is (1/2) VccThen, the data stored in the non-selected capacitor unit is not destroyed, and 7.9 μC / cm2The signal charge can be retained. On the other hand, the inversion voltage at 105 ° C. is about ± 0.55 volts. Therefore, Vcc= 11 μC / cm if the non-volatile memory is operated at 1.5 volts2(1/2) V, which is the disturb voltage,ccThen, the charge of the non-selected capacitor portion is inverted, and the stored data is destroyed.
[0026]
On the contrary, in order not to invert the charge of the non-selected capacitor portion at the operating temperature of 105 ° C., Vcc= 1 volt or so. In this case, 6.9 μC / cm2Can be retained at 20 ° C, but 2.8 μC / cm2Thus, only the signal charge can be held, and the signal amount becomes extremely small.
[0027]
Thus, the coercive voltage of the nonvolatile memory has a large negative temperature dependency. That is, when the temperature rises, the coercive voltage of the non-volatile memory decreases and the charge of the non-selected capacitor portion is easily inverted. Therefore, unless some measures are taken against the characteristic that the inversion voltage of the ferroelectric material constituting the ferroelectric layer has a negative temperature characteristic, the nonvolatile memory in the temperature range required for the LSI is required. Operation may not be guaranteed.
[0028]
In addition, when the miniaturization of the nonvolatile memory having these structures is advanced, the area of the capacitor portion must be reduced. In addition, since data is stored based on polarization in the ferroelectric layer, the accumulated charge amount in the ferroelectric layer does not increase even if the thickness of the ferroelectric layer is reduced like the insulating film in DRAM. The amount of accumulated charge decreases in proportion to the area of the capacitor portion.
[0029]
For example, when realizing a 256 Mbit nonvolatile memory, the area of the capacitor portion is 0.1 μm.2It will be about. At this time, the accumulated charge amount is about 10 fC, and when the bit line capacitance is 200 fF, only a sense signal amount (potential appearing on the bit line during the read operation) of about 50 mV can be obtained. With such a sense signal amount, the sense margin is insufficient, and if the non-volatile memory is further miniaturized, the data stored in the non-volatile memory cannot be read.
[0030]
One measure for dealing with a decrease in the amount of sense signal in a DRAM is an amplifying memory cell called a gain cell (see, for example, Japanese Patent Laid-Open Nos. 62-67861 and 1-255269). The gain cell whose circuit diagram is shown in FIG.WAnd reading transistor TRRAnd detection transistor TRSAnd the capacitor portion C. Write transistor TR when writing data to gain cellWIs turned on, and charges are accumulated in the capacitor portion C. When reading data from the gain cell, the reading transistor TRRIs turned on. On the other hand, the detection transistor TRSDepending on the data stored in the capacitor part C, it is turned on or off.
[0031]
FIG. 57B shows a circuit diagram in the case where the gain cell having such a configuration is applied to a nonvolatile memory disclosed in US Pat. No. 4,873,664. Such a gain cell type nonvolatile memory cell includes a write transistor TR.WRead transistor TRR, Detection transistor TRS, And the capacitor unit FC. Write transistor TRWOne source / drain region is connected to the bit line BL, and the other source / drain region is connected to the lower electrode of the capacitor unit FC. Detection transistor TRSOne end of theccIs connected to a wiring (for example, a power supply line composed of an impurity layer), and the other end is a reading transistor TR.RTo the bit line BL. Furthermore, the lower electrode of the capacitor part FC is a detection transistor TR.SConnected to the gate electrode.
[0032]
In the nonvolatile memory cell having such a configuration, a depletion type NMOSFET is applied depending on the amount of accumulated charge caused by the presence or absence of polarization inversion in the capacitor unit FC by applying a pulse voltage to the plate line PL when reading data. Detecting transistor TR composed ofSIs controlled. That is, after the bit line BL is equalized to 0 volts, the read transistor TRRIs turned on, the power supply VccTo TR for detection TRSAnd reading transistor TRRA current flows through the bit line BL, and a potential appears on the bit line BL. The potential on the bit line BL depends on data stored in the nonvolatile memory cell. Thereby, it is possible to know whether the data stored in the capacitor unit FC is “1” or “0”. That is, a large bit line load can be driven based on a small accumulated charge in the capacitor unit FC.
[0033]
However, in the nonvolatile memory having such a configuration, three transistors are required for each nonvolatile memory cell, and the cell area per bit greatly increases, resulting in an increase in cost per bit. There is.
[0034]
Further, when data is read, when a pulse voltage is applied to the plate line PL, an upper electrode connected to the plate line PL, which constitutes a capacitor unit, and a detection transistor TRSUnless a sufficient potential difference is generated between the lower electrode connected to the gate electrode, polarization inversion does not occur in the capacitor unit FC. However, when reading data, the detection transistor TRSThe lower electrode connected to the gate electrode of the transistor is in a floating state, and its load capacitance is the detection transistor TRSThere is only about the gate capacity. Therefore, when a pulse voltage is applied to the plate line PL, the coupling between the upper electrode and the lower electrode greatly increases the potential of the lower electrode, and a sufficient electric field is formed between the upper electrode and the lower electrode. Therefore, there is a problem that polarization inversion does not occur in the ferroelectric layer. On the other hand, in order to suppress the potential increase of the lower electrode due to such coupling, it is necessary to add a load capacity several times that of the capacitor unit FC to the lower electrode. For this purpose, a capacitor is added separately. Will have to do. However, this greatly increases the cell area.
[0035]
Therefore, a first object of the present invention is to provide a ferroelectric nonvolatile semiconductor memory that can be increased in capacity without being limited to the minimum processing size and is further highly integrated.
A second object of the present invention is to provide a ferroelectric nonvolatile semiconductor memory in which peripheral circuits can be reduced by reducing the number of drive lines in address selection.
[0036]
Furthermore, a third object of the present invention is to provide a ferroelectric nonvolatile semiconductor memory that can achieve both the reduction of memory cells and the reduction of peripheral circuits, and the matching degree can be improved as a whole device. It is to provide.
[0037]
A fourth object of the present invention is to provide a characteristic that the inversion voltage of the ferroelectric material constituting the ferroelectric layer has a negative temperature characteristic, that is, a negative coercive voltage of the ferroelectric nonvolatile semiconductor memory. An object of the present invention is to provide a ferroelectric-type nonvolatile semiconductor memory that has a countermeasure against temperature dependence and can reliably guarantee operation in a required temperature range.
[0038]
Furthermore, the fifth object of the present invention is that the area per bit can be reduced, and the stored data can be read out reliably, that is, a sufficient sense signal amount can be obtained. Another object is to provide a so-called gain cell type ferroelectric nonvolatile semiconductor memory.
[0039]
The sixth object of the present invention is to provide a ferroelectric-type nonvolatile semiconductor memory and a driving method thereof, which are further highly integrated, have excellent disturbance resistance, and enable high-speed operation and low power consumption. There is.
[0040]
[Means for Solving the Problems]
In order to achieve the above first to third objects, the ferroelectric nonvolatile semiconductor memory according to the first aspect of the present invention includes:
(A) a bit line;
(B) a selection transistor;
(C) N (where N ≧ 2) memory units each composed of M (where M ≧ 2) memory cells;
(D) M × N plate wires,
Consisting of
N memory units are stacked via an interlayer insulating layer,
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common, and the common first electrode is connected to the bit line via the selection transistor,
In the n th (where n = 1, 2,... N) memory unit, the second electrode of the m th (where m = 1, 2,... M) memory cell is the [( n-1) connected to the (M + m) th plate line.
[0041]
In order to achieve the above first to third objects, the ferroelectric type nonvolatile semiconductor memory according to the second aspect of the present invention has the configuration of the selection transistor and the configuration of the plate line of the first aspect of the present invention. This is different from the ferroelectric nonvolatile semiconductor memory according to the embodiment. That is, the ferroelectric nonvolatile semiconductor memory according to the second aspect of the present invention is
(A) a bit line;
(B) N (where N ≧ 2) selection transistors;
(C) N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the nth (where n = 1, 2,..., N) memory unit is connected to the bit line via the nth selection transistor,
In the nth memory unit, the second electrode of the mth memory cell (where m = 1, 2,... M) is connected to the mth plate line common to the memory units. It is characterized by being.
[0042]
In the preferred form of the ferroelectric nonvolatile semiconductor memory according to the second aspect, it is desirable that the N memory units are stacked via an interlayer insulating layer.
[0043]
In order to achieve the above first to third objects, the ferroelectric nonvolatile semiconductor memory according to the third aspect of the present invention has a configuration in which the second electrode has a strong structure according to the second aspect of the present invention. This is different from a dielectric nonvolatile semiconductor memory. That is, the ferroelectric nonvolatile semiconductor memory according to the third aspect of the present invention is
(A) a bit line;
(B) 2N (where N ≧ 1) selection transistors;
(C) 2N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the (2n-1) th (where n = 1, 2,... N) memory memory is connected to the bit line via the (2n-1) th selection transistor. And
The common first electrode in the 2nth memory unit is connected to the bit line via the 2nth selection transistor,
The m-th (m = 1, 2... M) memory cells constituting the (2n−1) -th memory unit and the m-th memory cell constituting the 2n-th memory unit are: The second electrode is shared, and the shared mth second electrode is connected to the mth plate line.
[0044]
In order to achieve the above first to third objects, the ferroelectric nonvolatile semiconductor memory according to the fourth aspect of the present invention includes:
(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is A second memory unit composed of M plate lines and M plate lines in common;
The first sub memory unit is stacked with the second sub memory unit through an interlayer insulating layer,
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. The common first electrode is connected to the first bit line via the nth first selection transistor, and the mth (where m = 1). , 2... M) the second electrode of the first memory cell is connected to the common mth plate line,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor, and the second electrode of the mth second memory cell is the common mth plate. It is connected to a line.
[0045]
In order to achieve the above first to third objects, the ferroelectric nonvolatile semiconductor memory according to the fifth aspect of the present invention has a second electrode configuration in which the strong structure according to the fourth aspect of the present invention is used. This is different from a dielectric nonvolatile semiconductor memory. That is, the ferroelectric nonvolatile semiconductor memory according to the fifth aspect of the present invention is
(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is A second memory unit composed of M plate lines and M plate lines in common;
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. Common to one sub-memory unit, and the common first electrode is connected to the first bit line via the nth first selection transistor,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor,
The mth (where m = 1, 2... M) first memory cells constituting the nth first submemory unit in the first memory unit, and the second memory unit in the second memory unit. The mth second memory cell constituting the nth second sub memory unit shares the second electrode, and the shared second electrode is connected to the mth plate line. It is characterized by being.
[0046]
In the ferroelectric nonvolatile semiconductor memory according to the fourth aspect or the fifth aspect of the present invention, the first bit line and the second bit line are connected to the same sense amplifier. preferable. In this case, the nth first selection transistor and the nth second selection transistor may be connected to the same word line or different word lines. May be. Depending on the driving method of the ferroelectric nonvolatile semiconductor memory, one bit can be stored in one memory cell, or complementary data can be stored in a pair of memory cells.
[0047]
In the ferroelectric nonvolatile semiconductor memory according to the first aspect or the second aspect of the present invention, it is only necessary to satisfy M ≧ 2, and as an actual value of M, for example, a power of 2 (2, 4, 8...). Further, it is only necessary to satisfy N ≧ 2. As a practical value of N, for example, a power number of 2 (2, 4, 8,...) Can be given.
[0048]
In the ferroelectric nonvolatile semiconductor memory according to the third to fifth aspects of the present invention, it is sufficient that M ≧ 2 is satisfied. As an actual value of M, for example, 2 A power number (2, 4, 8...) Can be mentioned. Further, it is only necessary to satisfy N ≧ 1, and examples of practical values of N include power numbers of 1 or 2 (2, 4, 8,...).
[0049]
In the ferroelectric nonvolatile semiconductor memory according to the first to fifth aspects of the present invention, one selection transistor is shared by a plurality of memory cells. The memory unit or sub memory unit has a three-dimensional stacked structure, so that it is not limited by the number of transistors occupying the surface of the semiconductor substrate, which is dramatically higher than that of conventional ferroelectric nonvolatile semiconductor memories. The storage capacity can be increased, and the effective occupation area of the bit storage unit can be greatly reduced.
[0050]
In the ferroelectric nonvolatile semiconductor memory according to the second to fifth aspects of the present invention, the address selection in the row direction is further performed by a two-dimensional matrix constituted by a selection transistor and a plate line. . For example, if a row address selection unit is composed of eight selection transistors and eight plate lines, for example, a 64-bit memory cell can be selected by 16 decoder / driver circuits. Therefore, even if the integration degree of the ferroelectric nonvolatile semiconductor memory is equivalent to the conventional one, the storage capacity can be increased four times. Further, it is possible to reduce the number of peripheral circuits and drive wirings in address selection.
[0051]
In the ferroelectric nonvolatile semiconductor memory according to the first to fifth aspects of the present invention, the memory unit or the sub memory unit has two layers such as a two-layer configuration, a four-layer configuration, and an eight-layer configuration.pA layer structure (p = 1, 2, 3,...) Is preferable.
[0052]
In a preferred embodiment of the ferroelectric nonvolatile semiconductor memory according to the first and second aspects of the present invention, the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located above is lower It is preferable that the temperature is lower than the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located in the region. In the ferroelectric nonvolatile semiconductor memory according to the third aspect of the present invention, N ≧ 2 The crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit set located above is lower than the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit set located below Preferably, in the ferroelectric nonvolatile semiconductor memory according to the fourth to fifth aspects of the present invention, the forcing that constitutes the memory cell of the sub memory unit located above is provided. Crystallization temperature of the material layer is preferably lower than the crystallization temperature of the ferroelectric layer constituting the memory cell of the sub-memory unit positioned below.
[0053]
In order to achieve the above first object, a ferroelectric nonvolatile semiconductor memory according to the sixth aspect of the present invention comprises:
A ferroelectric nonvolatile semiconductor memory in which a memory cell composed of a first electrode, a ferroelectric layer, and a second electrode is laminated via an interlayer insulating layer,
The crystallization temperature of the ferroelectric layer constituting the memory cell located above is lower than the crystallization temperature of the ferroelectric layer constituting the memory cell located below.
[0054]
In the ferroelectric nonvolatile semiconductor memory according to the sixth aspect of the present invention, the memory cell has two layers such as a two-layer configuration, a four-layer configuration, and an eight-layer configuration.pA layer structure (p = 1, 2, 3,...) Can be adopted.
[0055]
In a preferred embodiment of the sixth aspect of the present invention or the ferroelectric nonvolatile semiconductor memory according to the first to fifth embodiments of the present invention, the crystallization temperature of the ferroelectric layer constituting the memory cell is For example, it can be examined using an X-ray diffractometer or a surface scanning electron microscope. Specifically, for example, after the ferroelectric material layer is formed, the heat treatment temperature for crystallization of the ferroelectric material layer is changed variously to perform the heat treatment for promoting crystallization. The crystallization temperature of the ferroelectric layer can be determined by performing X-ray diffraction analysis of the body material layer and evaluating the diffraction pattern intensity (diffraction peak height) peculiar to the ferroelectric material.
[0056]
By the way, when manufacturing a ferroelectric nonvolatile semiconductor memory having a structure in which a capacitor unit, a memory unit, and a sub memory unit, which will be described later, are laminated, a ferroelectric layer or a ferroelectric material constituting the ferroelectric layer. In order to crystallize the thin film, heat treatment (referred to as crystallization heat treatment) must be performed for the number of stacked capacitor portions, memory units, and sub memory units. Therefore, the capacitor section, memory unit, and sub-memory unit located in the lower stage are subjected to a longer crystallization heat treatment, and the capacitor section, memory unit, and sub-memory unit are subjected to a shorter crystallization heat treatment as they are located in the upper stage. It will be. Therefore, if an optimal crystallization heat treatment is applied to the capacitor section, memory unit, and sub memory unit located in the upper stage, the capacitor section, memory unit, and sub memory unit located in the lower stage may be subjected to an excessive heat load. There is a possibility that characteristic deterioration of the capacitor unit, the memory unit, and the sub memory unit located in the lower stage may occur. Although a method of performing crystallization heat treatment at a time after manufacturing multi-stage capacitor units, memory units, and sub-memory units is also conceivable, a large volume change may occur in the ferroelectric layer during crystallization, There is a high possibility of degassing from the dielectric layer, and problems such as cracking and peeling off of the ferroelectric layer are likely to occur.
[0057]
In a sixth aspect of the present invention, or a preferred aspect of the ferroelectric-type nonvolatile semiconductor memory according to the first to fifth aspects of the present invention, the capacitor section, the memory unit, and the sub memory unit located above are provided. The crystallization temperature of the ferroelectric layer to be configured is lower than the crystallization temperature of the ferroelectric layer that constitutes the lower capacitor portion, the memory unit, and the sub memory unit. Even if the crystallization heat treatment is performed for the number of stages of the sub memory unit, there is no problem of deterioration of characteristics of the capacitor portion, the memory unit, and the memory cell constituting the sub memory unit. In addition, the crystallization heat treatment can be performed under optimum conditions for the memory cells constituting the capacitor unit, the memory unit, and the sub memory unit in each stage, and a ferroelectric nonvolatile semiconductor memory having excellent characteristics can be obtained. be able to.
[0058]
In order to achieve the fourth object, a ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention comprises:
A memory cell having a capacitor unit having a ferroelectric layer includes a plurality of arranged memory units, and has a structure in which disturbance is generated in a non-selected memory cell when the selected memory cell is accessed. A dielectric nonvolatile semiconductor memory,
A power supply voltage circuit connected to the capacitor portion and having an output having negative temperature characteristics is provided.
[0059]
It is to be noted that the ferroelectric nonvolatile semiconductor memory according to the first to sixth aspects of the present invention including the preferred embodiment is applied to the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention. it can.
[0060]
Thus, in the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention, the power supply voltage circuit connected to the capacitor unit and having the negative temperature characteristic is provided. Even if the temperature increases and the coercive voltage decreases, the voltage output from the power supply voltage circuit also decreases. As a result, (1/2) VccThe value of can be reduced, and charge reversal of the capacitor portion in the non-selected memory cell can be prevented. Here, disturb means that an electric field is applied to the ferroelectric layer of the capacitor portion of a non-selected memory cell in a direction in which polarization is reversed, that is, in a direction in which stored data is deteriorated or destroyed. Refers to the phenomenon.
[0061]
In the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention,
One end of the capacitor unit is connected to the bit line, the other end is connected to the plate line,
The power supply voltage circuit can be connected to the bit line, connected to the plate line, or connected to the bit line and the plate line.
[0062]
In the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention, the power supply voltage circuit includes:
(A) a reference voltage circuit;
(B) a comparator in which the reference voltage output from the reference voltage circuit is input to the first input unit;
(C) A circuit that applies negative feedback to the output voltage from the comparator according to the output voltage from the comparator, for example, the output voltage from the comparator is input to the gate unit, and the drain region is the second input of the comparator PMOS FET connected to the capacitor portion and the capacitor portion,
However, it is also possible to configure the power supply voltage circuit only from the reference voltage circuit. Note that the drain region of the PMOS type FET is connected to the capacitor portion, specifically, connected to the bit line, or connected to the plate line, or connected to the bit line and the plate line. Means that
[0063]
Here, the reference voltage circuit includes a first resistance element having one end connected to the power supply, and a second resistance element having one end connected to the other end of the first resistance element and the other end grounded. A configuration in which the reference voltage is output from the connection portion between the first resistance element and the second resistance element is preferable from the viewpoint of circuit simplification.
[0064]
In this case, the first resistance element and the second resistance element have negative temperature characteristics (that is, the resistance value decreases as the temperature increases), and the temperature of the resistance value of the second resistance element. The absolute value of the change amount can be configured to be larger than the absolute value of the temperature change amount of the resistance value of the first resistance element. Here, the absolute value of the temperature variation of the resistance value is the temperature t1The electrical resistance value at ° C is r1, Temperature t2° C (t2> T1) R2If | r2-R1| Specifically, the first resistance element and the second resistance element can be formed from resistors. More specifically, for example, the first resistance element is formed of a semiconductor layer doped with impurities, and the second resistance element is an impurity having a lower concentration than the impurity concentration of the semiconductor layer constituting the first resistance element. The first resistive element may be composed of a Si—Ge semiconductor layer, and the second resistive element may be composed of a Si semiconductor layer. However, the first resistance element and the second resistance element are not limited to these configurations. The first resistance element and the second resistance element have positive temperature characteristics (that is, the resistance value increases as the temperature rises), and the temperature change amount of the resistance value of the second resistance element. The absolute value may be smaller than the absolute value of the temperature change amount of the resistance value of the first resistance element.
[0065]
Alternatively, in this case, the first resistance element is formed of a resistor, and the second resistance element is at least one PMOS FET whose drain and gate are short-circuited (in some cases, the PMOS FET is connected in series). It is also possible to make a structure consisting of
[0066]
Alternatively, in this case, the first resistance element has a positive temperature characteristic (that is, the resistance value increases as the temperature increases), and the second resistance element has a negative temperature characteristic (that is, The resistance value decreases as the temperature rises). Specifically, the first resistance element can be composed of a PMOS type FET whose gate is grounded, and the second resistance element can be composed of a resistor, but is not limited to these configurations. .
[0067]
In order to achieve the fourth object, a ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention comprises:
A memory cell having a capacitor unit having a ferroelectric layer includes a plurality of arranged memory units, and has a structure in which disturbance is generated in a non-selected memory cell when the selected memory cell is accessed. A dielectric nonvolatile semiconductor memory,
One end of the capacitor unit is connected to the bit line, the other end is connected to the plate line,
A clamp circuit connected to the bit line and having a negative temperature characteristic of a clamp voltage is provided.
[0068]
It is to be noted that the ferroelectric nonvolatile semiconductor memory according to the first to sixth aspects of the present invention including the preferred embodiment is applied to the ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention. it can. Moreover, the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention and the ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention can be combined.
[0069]
Thus, in the ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention, the clamp voltage has a negative temperature characteristic (that is, the clamp voltage decreases or decreases as the temperature increases). Because the clamp circuit is connected to the bit line, even if the operating temperature rises and the coercive voltage decreases, the bit line voltage (potential) is clamped to a low voltage (potential). Charge reversal of the capacitor portion can be prevented.
[0070]
The ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention further includes a power supply voltage circuit connected to the plate line, and an output of the power supply voltage circuit has a negative temperature characteristic. it can. The configuration of the power supply voltage circuit connected to the plate line can be the same as the configuration of the power supply voltage circuit connected to the plate line in the ferroelectric nonvolatile semiconductor memory according to the seventh aspect of the present invention.
[0071]
In the ferroelectric nonvolatile semiconductor memory according to the eighth aspect of the present invention, the clamp circuit has a structure in which a PMOS FET whose drain and gate are short-circuited is connected in series. Although desirable, it is not limited to this.
[0072]
In order to achieve the fifth object, a ferroelectric nonvolatile semiconductor memory according to the ninth aspect of the present invention comprises:
(A) a bit line;
(B) a selection transistor;
(C) a memory unit composed of M memory cells (where M ≧ 2),
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the memory unit, the first electrode of the memory cell is common, the common first electrode is connected to the bit line via the selection transistor, and the second electrode constituting each memory cell is a plate line. A ferroelectric nonvolatile semiconductor memory connected to
(E) a signal detection circuit that detects a potential change of the common first electrode and transmits the detection result to the bit line as a current or a voltage;
It is characterized by having.
[0073]
In the ferroelectric nonvolatile semiconductor memory according to the ninth aspect of the present invention, the selection transistor and the signal detection circuit are provided on a semiconductor substrate, and the memory unit is provided on an insulating layer formed on the semiconductor substrate. It is preferable to be provided. The number of memory units may be 1 or 2 or more. In the latter case, it is preferable that a plurality of memory units be stacked via an interlayer insulating layer.
[0074]
The ferroelectric nonvolatile semiconductor memory according to the tenth aspect of the present invention for achieving the fifth object is a so-called gain cell type ferroelectric nonvolatile semiconductor memory,
(A) a bit line;
(B) a writing transistor;
(C) a memory unit composed of M memory cells (where M ≧ 2),
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the memory unit, the first electrode of the memory cell is common, the common first electrode is connected to the bit line via the writing transistor, and the second electrode constituting each memory cell is a plate. A ferroelectric nonvolatile semiconductor memory connected to a line,
(E) a detection transistor, and
(F) a reading transistor;
Further comprising
One end of the detection transistor is connected to a wiring having a predetermined potential, and the other end is connected to the bit line via the reading transistor,
At the time of reading data stored in each memory cell, the reading transistor is turned on, and the operation of the detection transistor is controlled by the potential generated at the common first electrode based on the data stored in each memory cell. It is characterized by being.
[0075]
The ferroelectric nonvolatile semiconductor memory according to the eleventh aspect of the present invention for achieving the fifth object is a so-called gain cell type ferroelectric nonvolatile semiconductor memory,
(A) a bit line;
(B) a writing transistor;
(C) N (where N ≧ 2) memory units each composed of M (where M ≧ 2) memory cells;
(D) N selection transistors;
(E) M plate lines common to the memory cells constituting each of the N memory units;
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the nth (n = 1, 2,... N) memory unit, the first electrode of the memory cell is common, and the common first electrode is the nth selection transistor and the write A ferroelectric type nonvolatile memory connected to a bit line via a transistor, and a second electrode constituting a memory cell (m = 1, 2... M) is connected to a common mth plate line A semiconductor memory,
(F) a detection transistor, and
(G) a reading transistor;
Further comprising
One end of the detection transistor is connected to a wiring having a predetermined potential, and the other end is connected to the bit line via the reading transistor,
At the time of reading data stored in each memory cell constituting the nth memory unit, the nth selection transistor and the reading transistor are turned on, and the common data is stored based on the data stored in each memory cell. The operation of the detection transistor is controlled by the potential generated in the first electrode.
[0076]
In the ferroelectric nonvolatile semiconductor memory according to the eleventh aspect of the present invention, it is only necessary to satisfy N ≧ 2. As a practical value of N, for example, a power of 2 (2, 4, 8,... ).
[0077]
In the ferroelectric nonvolatile semiconductor memory according to the ninth aspect, the tenth aspect or the eleventh aspect of the present invention, the value of M satisfies 2 ≦ M ≦ 128, preferably 4 ≦ M ≦ 32. It is desirable to do.
[0078]
In the ferroelectric nonvolatile semiconductor memory according to the tenth aspect or the eleventh aspect of the present invention, for example, various transistors are formed on a silicon semiconductor substrate, and an insulating layer is formed on the various transistors. It is preferable to form a memory cell on the insulating layer from the viewpoint of reducing the cell area. In some cases, a plurality of memory units may be stacked via an interlayer insulating layer. That is, the ferroelectric nonvolatile semiconductor memory according to the tenth aspect or the eleventh aspect of the present invention and the ferroelectric nonvolatile memory according to the ninth aspect of the present invention, in which the number of memory units is two or more. The ferroelectric-type nonvolatile semiconductor memory according to the first to sixth aspects of the present invention including preferred embodiments can be applied to the volatile semiconductor memory. Here, as a material constituting the insulating layer or the interlayer insulating layer, silicon oxide (SiO2), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, and LTO. Further, the ferroelectric nonvolatile semiconductor memory according to the ninth aspect, the tenth aspect or the eleventh aspect of the present invention, and the ferroelectric nonvolatile memory according to the seventh aspect or the eighth aspect of the present invention. It can also be combined with a semiconductor memory.
[0079]
As a specific configuration of the ferroelectric-type nonvolatile semiconductor memory according to the tenth aspect of the present invention, when various transistors are composed of FETs, one source / drain region of the writing transistor is connected to the bit line. The other source / drain region is connected to the common first electrode, and one source / drain region of the detection transistor is connected to a wiring having a predetermined potential (for example, a power supply line composed of an impurity layer). The other source / drain region is connected to one source / drain region of the reading transistor, the other source / drain region of the reading transistor is connected to the bit line, and a common first electrode ( Alternatively, the other source / drain region of the writing transistor is connected to the gate electrode of the detecting transistor. It is possible. In the configuration in which the other source / drain region of the detection transistor is connected to one source / drain region of the readout transistor, the other source / drain region of the detection transistor and one source / drain region of the readout transistor are included. A configuration in which the drain region occupies one source / drain region is included.
[0080]
As a specific configuration of the ferroelectric nonvolatile semiconductor memory according to the eleventh aspect of the present invention, when various transistors are composed of FETs, one source / drain region of the writing transistor is connected to the bit line. The other source / drain region is connected to one source / drain region of each of the N selection transistors, and the other source / drain region of the nth selection transistor is the nth memory unit. And one source / drain region of the detection transistor is connected to a wiring having a predetermined potential, and the other source / drain region is one source of the read transistor. The other source / drain region of the reading transistor is connected to the bit line, and each memory Common first electrode constituting the re unit (or other source / drain region of the write transistor) may be a configuration that is connected to the gate electrode of the detection transistor. In the configuration in which the other source / drain region of the detection transistor is connected to one source / drain region of the readout transistor, the other source / drain region of the detection transistor and one source / drain region of the readout transistor are included. A configuration in which the drain region occupies one source / drain region is included.
[0081]
In the ferroelectric nonvolatile semiconductor memory according to the ninth aspect of the present invention, M memory cells are provided for one selection transistor and the signal detection circuit. The cell area can be reduced. In the ferroelectric nonvolatile semiconductor memory according to the tenth aspect of the present invention, M memory cells are provided for one write transistor, one detection transistor, and one read transistor. Therefore, the cell area per bit can be reduced. Furthermore, in the ferroelectric nonvolatile semiconductor memory according to the eleventh aspect of the present invention, one write transistor, one detection transistor, one read transistor, and N selection transistors are provided. Since M × N memory cells are provided, the cell area per bit can be further reduced. In addition, the potential change of the common first electrode is detected by the signal detection circuit, or the operation of the detection transistor is controlled by the potential generated at the common first electrode based on the data stored in each memory cell. However, since the first electrode is common to the M memory cells, a kind of additional load capacitance is added to the first electrode. As a result, when data is read, when a voltage is applied to the plate line, the potential increase of the first electrode can be suppressed, and a sufficient potential difference is generated between the first electrode and the second electrode. The polarization inversion surely occurs in the ferroelectric layer.
[0082]
A method for driving a ferroelectric nonvolatile semiconductor memory according to the first aspect of the present invention to achieve the sixth object is as follows.
(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is A second memory unit composed of M plate lines and M plate lines in common;
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. The common first electrode is connected to the first bit line via the nth first selection transistor, and the mth (where m = 1). , 2... M) the second electrode of the first memory cell is connected to the common mth plate line,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor, and the second electrode of the mth second memory cell is the common mth plate. A method for driving a ferroelectric nonvolatile semiconductor memory connected to a line, comprising:
The reading and rewriting of data stored in the first memory cell in the first sub-memory unit and the second memory cell in the second sub-memory unit sharing the plate line are performed in one plate line. It is characterized in that it is performed by raising and lowering the potential.
[0083]
In the method for driving a ferroelectric nonvolatile semiconductor memory according to the first aspect of the present invention (hereinafter, abbreviated as the driving method according to the first aspect of the present invention),
Between the first bit line and the second bit line, 2N latch circuits for latching data stored in each of the first memory cell and the second memory cell are provided,
Based on the data latched by the (2n-1) th latch circuit, data is rewritten to the first memory cell constituting the nth first submemory unit, and the second nth latch Based on the data latched in the circuit, data can be rewritten to the second memory cell included in the nth second sub-memory unit. That is, the first memory cell constituting the nth first submemory unit and the second constituting the nth second submemory unit sharing the plate line (that is, paired). One bit can be stored in each memory cell, whereby high integration of the ferroelectric nonvolatile semiconductor memory can be achieved. The driving method according to the first aspect of the present invention having such a configuration is referred to as a driving method according to the first configuration of the present invention.
[0084]
In the driving method according to the first configuration of the present invention, when the data stored in the first memory cell is read, the first selection transistor is turned on and the second selection transistor is turned off. In addition, when a reference potential is applied to the second bit line and data stored in the second memory cell is read, the second selection transistor is turned on, and the first selection transistor is turned on. A structure can be employed in which the reference potential is applied to the first bit line in the off state.
[0085]
In the driving method according to the first configuration of the present invention, the first memory cell in the first sub-memory unit and the second sub-memory unit in the second sub-memory unit sharing the plate line when the selection transistor is in the OFF state. In order to read data stored in the second memory cell and rewrite data, it is desirable to raise the potential of the plate line and then turn on the selection transistor. In addition, after reading data stored in the first memory cell in the first sub-memory unit sharing the plate line and the second memory cell in the second sub-memory unit, the data is latched in the latch circuit. Then, once one of the binary data (for example, data “0”) is written in these memory cells, the potential of the plate line is lowered, and then the data (for example, data “ It is desirable to rewrite 1)).
[0086]
Alternatively, in the driving method according to the first aspect of the present invention,
N ≧ 2,
N latch circuits for latching data stored in the first memory cell and the second memory cell are provided between the first bit line and the second bit line,
Based on the data latched by the nth latch circuit, the first memory cell constituting the nth first submemory unit and the second memory constituting the nth second submemory unit A configuration in which data is rewritten to a cell can be employed. That is, the first memory cell constituting the nth first submemory unit and the second constituting the nth second submemory unit sharing the plate line (that is, paired). One bit of a complementary data configuration can be stored in the memory cell. The driving method according to the first aspect of the present invention having such a configuration is referred to as a driving method according to the second configuration of the present invention.
[0087]
In the driving method according to the second configuration of the present invention, the mth (where m = 1, 2... M) first memory cells constituting the nth first submemory unit, The nth second sub-memory unit and the mth second memory cell constituting the nth second submemory unit can be paired to store complementary data.
[0088]
Also in the driving method according to the second configuration of the present invention, the first memory cell in the first sub-memory unit and the second sub-memory unit in the second sub-memory unit sharing the plate line when the selection transistor is off. In order to read data stored in the second memory cell and rewrite data, it is desirable to raise the potential of the plate line and then turn on the selection transistor. In addition, after reading data stored in the first memory cell in the first sub-memory unit sharing the plate line and the second memory cell in the second sub-memory unit, the data is latched in the latch circuit. Then, once one of the binary data (for example, data “0”) is written in these memory cells, the potential of the plate line is lowered, and then the data (for example, data “ It is desirable to rewrite 1)).
[0089]
A ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention for achieving the sixth object described above,
(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is A second memory unit composed of M plate lines and M plate lines in common;
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. The common first electrode is connected to the first bit line via the nth first selection transistor, and the mth (where m = 1). , 2... M) the second electrode of the first memory cell is connected to the common mth plate line,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor, and the second electrode of the mth second memory cell is the common mth plate. A ferroelectric nonvolatile semiconductor memory connected to a line,
Further, P latch circuits for latching data stored in the first memory cell and the second memory cell are provided between the first bit line and the second bit line. It is characterized by that.
[0090]
In the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, N ≧ 1 and P = 2N can be satisfied. The ferroelectric nonvolatile semiconductor memory of the present invention having such a configuration is referred to as a ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention. With such a configuration, the driving method according to the first configuration of the present invention can be executed. In the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, the (2n−1) th latch circuit is the first memory constituting the nth first submemory unit. Preferably, the data stored in the cell is latched, and the second nth latch circuit latches the data stored in the second memory cell constituting the nth second submemory unit.
[0091]
Alternatively, in the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, N ≧ 2 and P = N can be satisfied. The ferroelectric nonvolatile semiconductor memory of the present invention having such a configuration is referred to as a ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention. With such a configuration, the driving method according to the second configuration of the present invention can be executed. Note that, in the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, the nth latch circuit includes the first memory cell and the nth memory cell constituting the nth first submemory unit. It is preferable to latch data stored in the second memory cell constituting the second sub memory unit.
[0092]
A method for driving a ferroelectric nonvolatile semiconductor memory according to the second aspect of the present invention to achieve the sixth object (hereinafter sometimes referred to as a driving method according to the second aspect of the present invention). Is
(A) a bit line;
(B) N (where N ≧ 2) selection transistors;
(C) N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the nth (where n = 1, 2,..., N) memory unit is connected to the bit line via the nth selection transistor,
In the nth memory unit, the second electrode of the mth memory cell (where m = 1, 2,... M) is connected to the mth plate line common to the memory units. A method of driving a ferroelectric-type nonvolatile semiconductor memory,
In the N memory units, reading of data stored in memory cells sharing the plate line and rewriting of data are performed by raising and lowering the potential of the plate line once.
[0093]
A method for driving a ferroelectric nonvolatile semiconductor memory according to the third aspect of the present invention to achieve the sixth object (hereinafter sometimes referred to as a driving method according to the third aspect of the present invention). Is
(A) a bit line;
(B) N (where N ≧ 2) selection transistors;
(C) N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the nth (where n = 1, 2,..., N) memory unit is connected to the bit line via the nth selection transistor,
In the nth memory unit, the second electrode of the mth memory cell (where m = 1, 2,... M) is connected to the mth plate line common to the memory units. A method for driving a ferroelectric-type nonvolatile semiconductor memory,
In N memory units, data stored in memory cells sharing a plate line is read by first applying a pulse to the plate line and then sequentially selecting N selection transistors. And
[0094]
In the driving method according to the second aspect or the third aspect of the present invention, it is preferable that the N memory units are stacked via an interlayer insulating layer. In this case, the ferroelectric nonvolatile semiconductor memory according to the sixth aspect of the present invention including the preferred embodiment can be applied.
[0095]
The ferroelectric nonvolatile semiconductor memory according to the thirteenth aspect of the present invention for achieving the sixth object is
(A) a bit line;
(B) N (where N ≧ 2) selection transistors;
(C) N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the nth (where n = 1, 2,..., N) memory unit is connected to the bit line via the nth selection transistor,
In the nth memory unit, the second electrode of the mth memory cell (where m = 1, 2,... M) is connected to the mth plate line common to the memory units. A ferroelectric-type nonvolatile semiconductor memory,
Further, at least N latch circuits are connected to the bit line in order to latch data stored in the memory cell.
[0096]
In the ferroelectric nonvolatile semiconductor memory according to the thirteenth aspect of the present invention, the nth (where n = 1, 2,... N) latch circuit is provided for each of the nth memory units. It is preferable to latch the data stored in the memory cells constituting the memory cell. Further, it is desirable that the N memory units are stacked via an interlayer insulating layer.
[0097]
The ferroelectric nonvolatile semiconductor memory according to the twelfth aspect or the thirteenth aspect of the present invention includes the ferroelectric nonvolatile semiconductor memory according to the first to sixth aspects of the present invention including the preferable form. A flexible semiconductor memory can be applied as appropriate.
[0098]
That is, for example, in the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, in order to achieve higher integration, the first memory unit constituting the ferroelectric nonvolatile semiconductor memory and The ferroelectric nonvolatile semiconductor memory and the first memory unit constituting the ferroelectric nonvolatile semiconductor memory adjacent to the extending direction of the first bit line are stacked via an interlayer insulating layer, A second memory unit constituting the dielectric nonvolatile semiconductor memory, and a second nonvolatile memory constituting the ferroelectric nonvolatile semiconductor memory adjacent to the ferroelectric nonvolatile semiconductor memory in the extending direction of the second bit line. These memory units can be stacked with an interlayer insulating layer interposed therebetween.
[0099]
Further, for example, in the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention, each of the first sub-memory units constituting the first memory unit is achieved in order to achieve higher integration. Are stacked via an interlayer insulating layer, and each of the second sub-memory units constituting the second memory unit can be stacked via an interlayer insulating layer. Alternatively, the first sub memory unit constituting the first memory unit and the second sub memory unit constituting the second memory unit may be laminated via an interlayer insulating layer. it can.
[0100]
Alternatively, the ferroelectric type nonvolatile semiconductor memory according to the seventh aspect to the eleventh aspect of the present invention, which includes preferred forms in the ferroelectric type nonvolatile semiconductor memory according to the twelfth aspect or the thirteenth aspect of the present invention. Memory can also be applied.
[0101]
In the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect or thirteenth aspect of the present invention or the driving method according to the second aspect or the third aspect of the present invention, it is sufficient if M ≧ 2 is satisfied. As an actual value of M, for example, a power of 2 (2, 4, 8,...) Can be mentioned. In the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention or the driving method according to the first configuration, N ≧ 1 may be satisfied. As a practical value of N, for example, And a power of 2 (2, 4, 8...). Further, in the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention or the driving method according to the second configuration, it is only necessary to satisfy N ≧ 2, and the actual value of N should be, for example, 2. Numbers (2, 4, 8...) Can be mentioned.
[0102]
The latch circuit in the ferroelectric nonvolatile semiconductor memory or the ferroelectric nonvolatile semiconductor memory driving method according to the twelfth or thirteenth aspect of the present invention may be constituted by a known latch circuit.
[0103]
In the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect of the present invention or the driving method according to the first aspect of the present invention, the first and second selection transistors include a plurality of first and second memories. Since the cells are connected in parallel and the plate lines are shared by the first and second memory cells, high integration of the ferroelectric nonvolatile semiconductor memory can be achieved. Moreover, in the driving method according to the first aspect of the present invention, the reading and rewriting of data stored in the first memory cell and the second memory cell sharing the plate line are performed once. Therefore, the number of times each memory cell is disturbed can be reduced, and high-speed operation and low power consumption can be achieved. In addition, since the ferroelectric nonvolatile semiconductor memory according to the twelfth aspect or the thirteenth aspect of the present invention includes the latch circuit, the data is rewritten to the memory cell or the first and first The data can be reliably rewritten to the second memory cell.
[0104]
In the driving method according to the second aspect of the present invention, in the N memory units, the reading and rewriting of data stored in the memory cells sharing the plate line are performed once at the potential rise of the plate line. Since it is performed by raising and lowering the potential, the number of times each memory cell is disturbed can be reduced, and high-speed operation and low power consumption are possible. In the driving method according to the third aspect of the present invention, in the N memory units, reading of data stored in the memory cells sharing the plate line is first performed by applying a pulse to the plate line, and then Since the N selection transistors are sequentially selected and performed, the number of times each memory cell is disturbed can be reduced, and high-speed operation and low power consumption can be achieved.
[0105]
Examples of the material constituting the ferroelectric layer in the ferroelectric nonvolatile semiconductor memory of the present invention include a bismuth layered compound, more specifically, a Bi-based layered structure perovskite ferroelectric material. Bi-based layered structure perovskite type ferroelectric materials belong to so-called non-stoichiometric compounds and are tolerant of compositional shifts at both sites of metal elements and anion (O, etc.) elements. It is also not uncommon for optimal electrical characteristics to be exhibited at a slight deviation from the stoichiometric composition. Bi-based layered structure perovskite type ferroelectric materials include, for example, the general formula2O2)2+(Am-1BmO3m + 1)2-Can be expressed as Here, “A” represents one type of metal selected from the group consisting of metals such as Bi, Pb, Ba, Sr, Ca, Na, K, and Cd, and “B” represents Ti, Nb. , Ta, W, Mo, Fe, Co, Cr, and one type selected from the group consisting of a plurality of types, or a combination based on an arbitrary ratio. M is an integer of 1 or more.
[0106]
Alternatively, the material constituting the ferroelectric layer is
(BiX, Sr1-X)2(SrY, Bi1-Y) (TaZ, Nb1-Z)2Od  Formula (1)
(However, 0.9 ≦ X ≦ 1.0, 0.7 ≦ Y ≦ 1.0, 0 ≦ Z ≦ 1.0, 8.7 ≦ d ≦ 9.3) It is preferable to include as a phase. Alternatively, the material constituting the ferroelectric layer is
BiXSrYTa2Od  Formula (2)
However, it is preferable that a crystal phase represented by (X + Y = 3, 0.7 ≦ Y ≦ 1.3, 8.7 ≦ d ≦ 9.3) is included as a main crystal phase. In these cases, it is more preferable that 85% or more of the crystal phase represented by the formula (1) or (2) is contained as the main crystal phase. In formula (1), (BiX, Sr1-X) Means that Sr occupies the site originally occupied by Bi in the crystal structure, and the ratio of Bi and Sr at this time is X: (1-X). Also, (SrY, Bi1-Y) Means that Bi occupies the site originally occupied by Sr in the crystal structure, and the ratio of Sr and Bi at this time is Y: (1-Y). The material constituting the ferroelectric layer including the crystal phase represented by the formula (1) or (2) as the main crystal phase includes Bi oxide, Ta and Nb oxide, Bi, Ta and Nb. There may be some composite oxides.
[0107]
Alternatively, the material constituting the ferroelectric layer is
BiX(Sr, Ca, Ba)Y(TaZ, Nb1-Z)2Od  Formula (3)
(However, the crystal phase represented by 1.7 ≦ X ≦ 2.5, 0.6 ≦ Y ≦ 1.2, 0 ≦ Z ≦ 1.0, 8.0 ≦ d ≦ 10.0) is included. May be. “(Sr, Ca, Ba)” means one type of element selected from the group consisting of Sr, Ca, and Ba. If the composition of the material constituting the ferroelectric layer represented by each of these formulas is represented by the stoichiometric composition, for example, Bi2SrTa2O9, Bi2SrNb2O9, Bi2BaTa2O9, Bi2SrTaNbO9Etc. Alternatively, as a material constituting the ferroelectric layer, BiFourSrTiFourO15, BiFourTiThreeO12, Bi2PbTa2O9In these cases, the ratio of each metal element can be changed to such an extent that the crystal structure does not change. That is, there may be a composition shift at both sites of the metal element and oxygen element.
[0108]
Alternatively, as a material constituting the ferroelectric layer, PbTiOThreePbZrO having a perovskite structureThreeAnd PbTiOThreeZirconate titanate [PZT, Pb (Zr1-y, Tiy) OThree(Where 0 <y <1)], PZT compounds such as PLZT, which is a metal oxide obtained by adding La to PZT, or PNZT, which is a metal oxide obtained by adding Nb to PZT.
[0109]
In the materials constituting the ferroelectric layer described above, the crystallization temperature can be changed by removing these compositions from the stoichiometric composition.
[0110]
In the sixth aspect of the present invention or the preferable aspect of the ferroelectric nonvolatile semiconductor memory according to the first to fifth aspects and the seventh to twelfth aspects of the present invention, By appropriately selecting the material constituting the dielectric layer, the crystallization temperature of the ferroelectric layer constituting the upper memory cell is changed to the crystallization temperature of the ferroelectric layer constituting the lower memory cell. Or the crystallization temperature of the ferroelectric layer of the memory cell that constitutes the upper memory unit or sub memory unit is configured as the lower memory unit or sub memory unit. It can be made lower than the crystallization temperature of the ferroelectric layer of the memory cell. Table 1 below shows crystallization temperatures of typical materials constituting the ferroelectric layer, but the material constituting the ferroelectric layer is not limited to such materials.
[0111]
[Table 1]
Material name Crystallization temperature
Bi2SrTa2O9                   700-800 ° C
Bi2Sr (Ta1.5, Nb0.5) O9    650-750 ° C
BiFourTiThreeO12                      600-700 ° C
Pb (Zr0.48, Ti0.52) OThree       550-650 ° C
PbTiOThree                         500-600 ° C
[0112]
In the ferroelectric nonvolatile semiconductor memory according to various aspects of the present invention, the first electrode is formed under the ferroelectric layer, and the second electrode is formed over the ferroelectric layer (that is, The first electrode corresponds to the lower electrode, and the second electrode corresponds to the upper electrode), or the first electrode is formed on the ferroelectric layer, and below the ferroelectric layer. The second electrode may also be formed (that is, the first electrode corresponds to the upper electrode and the second electrode corresponds to the lower electrode). The plate line may be configured to extend from the second electrode, or may be configured separately from the second electrode and connected to the second electrode. In the latter case, examples of the wiring material constituting the plate wire include aluminum and aluminum-based alloys. As a structure in which the first electrode is common, specifically, a configuration in which a stripe-shaped first electrode is formed and a ferroelectric layer is formed so as to cover the entire surface of the stripe-shaped first electrode. Can be mentioned. In such a structure, the overlapping region of the first electrode, the ferroelectric layer, and the second electrode corresponds to a memory cell or a capacitor portion. As a structure in which the first electrode is common, a structure in which each ferroelectric layer is formed in a predetermined region of the first electrode and the second electrode is formed on the ferroelectric layer, or In addition, each first electrode is formed on a predetermined surface region of the wiring layer, a ferroelectric layer is formed on each first electrode, and a second electrode is formed on the ferroelectric layer. However, the present invention is not limited to these configurations.
[0113]
In order to obtain the ferroelectric layer, the ferroelectric thin film may be patterned in the process after the ferroelectric thin film is formed. In some cases, patterning of the ferroelectric thin film is not necessary. The ferroelectric thin film can be formed by a method suitable for the material constituting the ferroelectric thin film, such as MOCVD, pulse laser ablation, sputtering, or sol-gel. The patterning of the ferroelectric thin film can be performed by, for example, an anisotropic ion etching (RIE) method.
[0114]
In the present invention, examples of materials constituting the first electrode and the second electrode include Ir and IrO.2-X, SrIrOThree, Ru, RuO2-X, SrRuOThree, Pt, Pt / IrO2-X, Pt / RuO2-X, Pd, Pt / Ti laminated structure, Pt / Ta laminated structure, Pt / Ti / Ta laminated structure, La0.5Sr0.5CoOThree(LSCO), Pt / LSCO laminated structure, YBa2CuThreeO7Can be mentioned. Here, the value of X is 0 ≦ X <2. In the laminated structure, the material described before “/” constitutes the upper layer, and the material described after “/” constitutes the lower layer. The first electrode and the second electrode may be made of the same material, may be made of the same material, or may be made of different materials. In order to form the first electrode or the second electrode, the first electrode material layer or the second electrode material layer is formed in the step after the formation of the first electrode material layer or the second electrode material layer. May be patterned. The first electrode material layer or the second electrode material layer is formed by, for example, a first electrode material layer or a second electrode material such as a sputtering method, a reactive sputtering method, an electron beam evaporation method, an MOCVD method, or a pulse laser ablation method. It can carry out by the method suitably suited for the material which comprises an electrode material layer. The patterning of the first electrode material layer and the second electrode material layer can be performed by, for example, an ion milling method or an RIE method.
[0115]
In the present invention, silicon oxide (SiO 2) is used as a material constituting the interlayer insulating layer.2), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, or LTO.
[0116]
The selection transistor (switching transistor) and various types of transistors can be constituted by, for example, a well-known MIS type FET or MOS type FET. Examples of the material constituting the bit line include polysilicon doped with impurities and a refractory metal material. The common first electrode and the selection transistor are electrically connected via a connection hole (contact hole) provided in an insulating layer formed between the common first electrode and the selection transistor. Alternatively, it can be performed through a connection hole (contact hole) provided in the insulating layer and a wiring layer formed on the insulating layer. As a material constituting the insulating layer, silicon oxide (SiO2), Silicon nitride (SiN), SiON, SOG, NSG, BPSG, PSG, BSG, or LTO.
[0117]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the invention (hereinafter abbreviated as embodiments) with reference to the drawings.
[0118]
(Embodiment 1)
The first embodiment relates to a ferroelectric nonvolatile semiconductor memory (hereinafter abbreviated as a nonvolatile memory) according to the first and sixth aspects of the present invention. A circuit diagram of the nonvolatile memory according to Embodiment 1 is shown in FIG. 1, and a schematic partial cross-sectional view is shown in FIG. In FIG. 1, two nonvolatile memories M1, M2These non-volatile memories are the same circuit. In the following description, the nonvolatile memory M1Will be described.
[0119]
This nonvolatile memory M1The bit line BL1And a selection transistor TR composed of a MOS FET1And N (where N ≧ 2, N = 2 in the first embodiment) memory units MU11, MU12And a plate wire. Memory unit MU11Is M (where M ≧ 2 and M = 4 in the first embodiment).11m(M = 1, 2, 3, 4). In addition, the memory unit MU12M memory cells MC (M = 4)12m(M = 1, 2, 3, 4). The number of plate lines is M × N (8 in the first embodiment), and PL1m, PL2m(M = 1, 2, 3, 4). Selection transistor TR1Word line WL connected to the gate electrode of1Are connected to a word line decoder / driver WD. On the other hand, each plate line PL1m, PL2mAre connected to a plate line decoder / driver PD.
[0120]
In addition, the memory unit MU11Each memory cell MC comprising11mIncludes a first electrode 21, a ferroelectric layer 22, and a second electrode 23, and includes a memory unit MU.12Each memory cell MC comprising12mConsists of a first electrode 31, a ferroelectric layer 32 and a second electrode 33. And each memory unit MU11, MU12Memory cell MC11m, MC12mThe first electrodes 21 and 31 are common. The common first electrodes 21 and 31 are connected to the common node CN for convenience.11, CN12Call it. Common node CN11, CN12(Common first electrodes 21 and 31) are transistors for selection TR1Via the bit line BL1It is connected to the. The nth (where n = 1, 2,... N) memory unit MU11, MU12, The m-th memory cell MC (where m = 1, 2,... M)11m, MC12mThe second electrodes 23 and 33 are connected to the [(n−1) M + m] -th plate line PL.1m, PL2mIt is connected to the. Specifically, the memory unit MU11Memory cell MC in11mThe second electrodes 23 of the plate line PL respectively1mConnected to the memory unit MU12Memory cell MC in12mThe second electrodes 33 of the plate line PL respectively2mIt is connected to the.
[0121]
In the first embodiment, two memory units MU11, MU12Are stacked with an interlayer insulating layer 26 interposed therebetween. Memory unit MU12Is covered with an insulating film 36A. In addition, the memory unit MU11Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. The selection transistor TR1Consists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. One source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. The other source / drain region 14 is connected to the common node CN via a connection hole 18 provided in an opening 17 formed in the insulating layer 16.11And a common node CN via a connection hole 28 provided in an opening 27 formed in the interlayer insulating layer 26.12It is connected to the.
[0122]
Here, the word line WL1Extends in the direction perpendicular to the paper surface of FIG. Further, the second electrode 23 is connected to the memory unit MU adjacent in the direction perpendicular to the plane of FIG.twenty oneIs the same as the memory cells that make up the plate line PL1mDoubles as Furthermore, the second electrode 32 is also connected to the memory unit MU adjacent in the direction perpendicular to the plane of FIG.twenty twoIs the same as the memory cells that make up the plate line PL2mDoubles as These plate lines connecting the memory cells extend in the direction perpendicular to the plane of FIG. 2, and are connected via connection holes in a region not shown. In addition, the memory cell MC11MAnd memory cell MC12MAre aligned in the vertical direction. With such a structure, the area occupied by the memory unit can be reduced, and the degree of integration can be improved.
[0123]
The nonvolatile memory M shown in FIG.22 is a schematic partial cross-sectional view of FIG. 2, as described above, the nonvolatile memory M1Are adjacent to each other in the vertical direction.
[0124]
Furthermore, the bit line BL1Are connected to the sense amplifier SA. The bit line BL2Are connected to the same sense amplifier SA, but the bit line BL2May be connected to different sense amplifiers SA. In addition, the bit line BL1, BL2The bit line BL1, BL2It is also shared with other non-volatile memories adjacent in the extending direction.
[0125]
And each memory cell MC11m, MC12mOne bit is stored as data at (m = 1, 2, 3, 4). In an actual nonvolatile memory, a set of memory units for storing these 8 bits is arranged in an array as an access unit unit.
[0126]
An example of a method for writing data in the nonvolatile memory of Embodiment 1 will be described below. As an example, the memory cell MC111Data shall be written to FIG. 3 shows operation waveforms. In FIG. 3, the numbers in parentheses correspond to the numbers of the steps described below.
[0127]
(1-1A) In the standby state, the bit line BL1, Word line WL1, All plate lines PL1m, PL2mIs 0 volts. Furthermore, the common node CN11, CN12Is also floating at 0 volts.
[0128]
(1-2A) At the start of data writing, the selected plate line PL11The potential of VccUnselected plate line PL1k(K = 2, 3, 4), PL2kThe potential of (k = 1, 2, 3, 4) is (1/2) VccAnd As a result, the floating common node CN11, CN12Is the plate line PL1M, PL2M(1/2) V due to coupling withccIt rises to the vicinity. In addition, the selected memory cell MC111When data “1” is written to the bit line BL,1The potential of VccWhen data “0” is written, the bit line BL1Is set to 0 volts.
[0129]
(1-3A) Thereafter, the transistor for selection TR1Is turned on. As a result, the common node CN11, CN12Of the selected memory cell MC111When data “1” is written toccThus, when data “0” is written, it becomes 0 volt. Select plate line PL11VccIs applied, so the common node CN11, CN12When the potential of the memory cell is 0 volts, the selected memory cell MC111Data “0” is written in Meanwhile, common node CN11, CN12Potential is VccIn the case of the selected memory cell MC111No data is written to.
[0130]
(1-4A) Next, the selected plate line PL11Is set to 0 volts. Common node CN11, CN12Potential is VccIn the case of the selected memory cell MC111Data “1” is written in Selected memory cell MC111If data “0” has already been written to the selected memory cell MC111There will be no change.
[0131]
(1-5A) After that, the bit line BL1Is applied at 0 volts.
[0132]
(1-6A) Further, non-selected plate line PL1k, PL2kIs set to 0 volts, and the transistor for selection TR1Is turned off.
[0133]
Other memory cells MC11m(M = 2, 3, 4), MC12mWhen data is written in (m = 1, 2, 3, 4), the same operation is repeated. In such a write operation, the non-selected memory cell MC11k, MC12k(± 1/2) VccDisturbance occurs but VccBy appropriately setting the value of the unselected memory cell MC11k, MC12kCan reliably prevent data destruction.
[0134]
Next, an operation of reading data from the nonvolatile memory of Embodiment 1 and rewriting the data will be described below. As an example, plate wire PL11Memory cell MC connected to111It is assumed that data is read from and data is rewritten. FIG. 4 shows operation waveforms.
[0135]
(1-1B) In the standby state, the bit line BL1, Word line WL1, All plate lines PL1m, PL2mIs 0 volts. Furthermore, the common node CN11, CN12Is also floating at 0 volts.
[0136]
(1-2B) When reading data, select plate line PL11VccIs applied. At this time, the selected memory cell MC111If the data “1” is stored in the ferroelectric layer, polarization inversion occurs in the ferroelectric layer, the amount of accumulated charges increases, and the common node CN11, CN12The potential increases. On the other hand, the selected memory cell MC111If data “0” is stored in the ferroelectric layer, polarization inversion does not occur in the ferroelectric layer, and the common node CN11, CN12The potential of is hardly increased. That is, the common node CN11, CN12Through the ferroelectric layer of the non-selected memory cell, a plurality of non-selected plate lines PL1k(K = 2, 3, 4), PL2kSince it is coupled to (k = 1, 2, 3, 4), the common node CN11, CN12Is maintained at a level relatively close to 0 volts. In this way, the selected memory cell MC111Depending on the data stored in the common node CN11, CN12Changes in the potential. Therefore, the selected memory cell MC111A sufficient electric field for polarization inversion can be applied to the ferroelectric layer.
[0137]
(1-3B) Next, the bit line BL1Is in a floating state, and the selection transistor TR1Is turned on. As a result, the selected memory cell MC111Based on the data stored in the common first electrode (common node CN11, CN12), The bit line BL1An electric potential is generated at
[0138]
(1-4B) Next, the selection transistor TR1Is turned off. Then, the bit line BL1Is latched by the sense amplifier SA, the sense amplifier SA is activated to amplify the data, and the data read operation is completed.
[0139]
As a result of the above operation, data stored in the selected memory cell is once destroyed, so that a data rewrite operation is performed.
[0140]
(1-5B) Therefore, first, the bit line BL1Is charged / discharged by the sense amplifier SA, and the bit line BL1VccOr apply 0 volts.
[0141]
(1-6B) And non-selected plate line PL1k(K = 2, 3, 4), PL2kThe potential of (k = 1, 2, 3, 4) is (1/2) VccAnd
[0142]
(1-7B) After that, the selection transistor TR1Is turned on. As a result, the common node CN11, CN12Of the bit line BL1Is equal to the potential. That is, the selected memory cell MC111If the data stored in is “1”, the common node CN11, CN12The potential of V is VccThe selected memory cell MC111If the data stored in is “0”, the common node CN11, CN12The potential is 0 volts. Selection plate line PL11Potential is VccThe common node CN11, CN12When the potential of the memory cell is 0 volts, the selected memory cell MC111The data “0” is rewritten to.
[0143]
(1-8B) Next, the selected plate line PL11Is set to 0 volts. As a result, the selected memory cell MC111If the data stored in is “1”, the common node CN11, CN12Potential is VccTherefore, the data “1” is rewritten. Selected memory cell MC111When data “0” has already been rewritten in the selected memory cell MC111No change will occur.
[0144]
(1-9B) After that, the bit line BL1Is 0 volts.
[0145]
(1-10B) Finally, unselected plate line PL1k, PL2kIs set to 0 volts, and the transistor for selection TR1Is turned off.
[0146]
Other memory cells MC11m(M = 2, 3, 4), MC12mWhen data is read from (m = 1, 2, 3, 4) and rewritten, the same operation is repeated.
[0147]
In the nonvolatile memory of the first embodiment, the memory unit MU11Each memory cell MC comprising11mFerroelectric layer 22 and memory unit MU in FIG.12Each memory cell MC comprising12mThe ferroelectric layer 32 may be made of the same material, but like the nonvolatile memory according to the sixth aspect of the present invention, the ferroelectric layer 32 constituting the memory cell located above is formed. It is preferable that the crystallization temperature is lower than the crystallization temperature of the ferroelectric layer 22 constituting the memory cell located below. Specifically, the ferroelectric layers 22 and 32 can be made of materials exemplified in Table 2 below.
[0148]
Figure 0004670177
[0149]
Hereinafter, a method for manufacturing a nonvolatile memory having such a configuration will be described. However, the nonvolatile memory in other embodiments or modifications thereof can be manufactured in a substantially similar manner.
[0150]
[Step-100]
First, a MOS transistor that functions as a selection transistor in the nonvolatile memory is formed on the semiconductor substrate 10. Therefore, for example, the element isolation region 11 having a LOCOS structure is formed based on a known method. The element isolation region may have a trench structure, or a combination of a LOCOS structure and a trench structure. Thereafter, the surface of the semiconductor substrate 10 is oxidized by, for example, a pyrogenic method to form the gate insulating film 12. Next, after a polysilicon layer doped with impurities is formed on the entire surface by a CVD method, the polysilicon layer is patterned to form the gate electrode 13. The gate electrode 13 also serves as a word line. The gate electrode 13 can be made of polycide or metal silicide instead of the polysilicon layer. Next, ion implantation is performed on the semiconductor substrate 10 to form an LDD structure. Then, SiO is deposited on the entire surface by CVD.2After forming the layer, this SiO 22By etching back the layer, a gate sidewall (not shown) is formed on the side surface of the gate electrode 13. Next, after ion implantation is performed on the semiconductor substrate 10, a source / drain region 14 is formed by performing activation annealing of the implanted impurities.
[0151]
[Step-110]
Then SiO2After forming the lower insulating layer made of the above by the CVD method, an opening is formed in the lower insulating layer above the one source / drain region 14 by the RIE method. Then, a polysilicon layer doped with impurities is formed by CVD on the lower insulating layer including the inside of the opening. Thereby, the contact plug 15 is formed. Next, the bit line BL is formed by patterning the polysilicon layer on the lower insulating layer. Thereafter, an upper insulating layer made of BPSG is formed on the entire surface by a CVD method. Note that it is preferable that after the formation of the upper insulating layer made of BPSG, the upper insulating layer is reflowed in a nitrogen gas atmosphere, for example, at 900 ° C. for 20 minutes. Furthermore, it is desirable to planarize the upper insulating layer by chemically and mechanically polishing the top surface of the upper insulating layer, for example, by a chemical mechanical polishing method (CMP method) as necessary. The lower insulating layer and the upper insulating layer are collectively referred to as an insulating layer 16.
[0152]
[Step-120]
Next, after an opening 17 is formed in the insulating layer 16 above the other source / drain region 14 by RIE, the inside of the opening 17 is filled with impurity-doped polysilicon, and a connection hole (contact plug) is formed. ) Complete 18 The bit line BL extends on the lower insulating layer so as not to contact the connection hole 18 in the left-right direction in the drawing.
[0153]
The connection hole 18 is formed in the opening 17 formed in the insulating layer 16, for example, tungsten, Ti, Pt, Pd, Cu, TiW, TiNW, WSi.2, MoSi2It can also be formed by embedding a metal wiring material composed of a refractory metal such as metal or a metal silicide. The top surface of the connection hole 18 may exist in substantially the same plane as the surface of the insulating layer 16, or the top portion of the connection hole 18 may extend to the surface of the insulating layer 16. The conditions for filling the opening 17 with tungsten and forming the connection hole 18 are illustrated in Table 3 below. Before the opening 17 is filled with tungsten, it is preferable that the Ti layer and the TiN layer are sequentially formed on the insulating layer 16 including the inside of the opening 17 by, for example, magnetron sputtering. Here, the reason for forming the Ti layer and the TiN layer is to obtain an ohmic low contact resistance, to prevent damage to the semiconductor substrate 10 in the blanket tungsten CVD method, and to improve the adhesion of tungsten.
[0154]
[Table 3]
Sputtering conditions for Ti layer (thickness: 20 nm)
Process gas: Ar = 35 sccm
Pressure: 0.52 Pa
RF power: 2kW
Substrate heating: None
Sputtering conditions for TiN layer (thickness: 100 nm)
Process gas: N2/ Ar = 100 / 35sccm
Pressure: 1.0 Pa
RF power: 6kW
Substrate heating: None
Conditions for tungsten CVD
Gas used: WF6/ H2/ Ar = 40/400 / 2250sccm
Pressure: 10.7kPa
Formation temperature: 450 ° C
Etching conditions for tungsten layer, TiN layer, and Ti layer
First stage etching: Tungsten layer etching
Gas used: SF6/ Ar / He = 110: 90: 5 sccm
Pressure: 46Pa
RF power: 275W
Second stage etching: TiN layer / Ti layer etching
Gas used: Ar / Cl2= 75 / 5sccm
Pressure: 6.5Pa
RF power: 250W
[0155]
[Step-130]
Next, it is desirable to form an adhesion layer (not shown) made of titanium oxide on the insulating layer 16. Then, a first electrode material layer constituting the first electrode (lower electrode) 21 made of Ir is formed on the adhesion layer by, for example, sputtering, and the first electrode material layer and the adhesion layer are formed by a photolithography technique. The first electrode 21 can be obtained by patterning based on the dry etching technique. Also in the following steps, it is desirable to form an adhesion layer on the interlayer insulating layer before forming the first electrode material layer.
[0156]
[Step-140]
Thereafter, a Bi-based layered structure perovskite ferroelectric material (specifically, for example, Bi having a crystallization temperature of 750 ° C.) is formed by, for example, MOCVD.2SrTa2O9Is formed over the entire surface. Thereafter, after drying in air at 250 ° C., heat treatment is performed in an oxygen gas atmosphere at 750 ° C. for 1 hour to promote crystallization.
[0157]
[Step-150]
Next, IrO2-XAfter a layer and a Pt layer are sequentially formed on the entire surface by sputtering, a Pt layer, an IrO layer are formed on the basis of a photolithography technique and a dry etching technique.2-XLayer, Bi2SrTa2O9The thin film is sequentially patterned to form the second electrode 23 and the ferroelectric layer 22. When the ferroelectric layer 22 is damaged by etching, heat treatment may be performed at a temperature required for damage recovery.
[0158]
[Step-160]
afterwards,
-Formation and planarization of the interlayer insulating layer 26
-Formation of the opening 27 and formation of the connection hole 28
First electrode 31, Bi with crystallization temperature 700 ° C2Sr (Ta1.5Nb0.5) O9Formation of the ferroelectric layer 32 and the second electrode 33
Formation of insulating film 36A
Are sequentially performed. Bi2Sr (Ta1.5Nb0.5) O9A heat treatment for promoting crystallization may be performed on the ferroelectric layer 32 made of the material in an oxygen gas atmosphere at 700 ° C. for 1 hour.
[0159]
Each second electrode may not serve as a plate line. In this case, after the formation of the insulating film 36A is completed, the second electrode 23 and the second electrode 33 are connected by a connection hole (via hole), and a plate connected to the connection hole on the insulating film 36A. A line may be formed.
[0160]
For example, Bi2SrTa2O9Table 4 below illustrates the conditions for forming a ferroelectric thin film comprising: In Table 4, “thd” is an abbreviation for tetramethylheptanedione. The source materials shown in Table 4 are dissolved in a solvent containing tetrahydrofuran (THF) as a main component.
[0161]
Figure 0004670177
[0162]
Alternatively, Bi2SrTa2O9It is also possible to form a ferroelectric thin film made of the above by the pulse laser ablation method, the sol-gel method, or the RF sputtering method. The formation conditions in these cases are exemplified below. When a thick ferroelectric thin film is formed by the sol-gel method, a desired number of times of spin coating and drying, or spin coating and baking (or annealing treatment) may be repeated.
[0163]
[Table 5]
Formation by pulsed laser ablation
Target: Bi2SrTa2O9
Laser used: KrF excimer laser (wavelength 248 nm, pulse width 25 ns, 5 Hz)
Formation temperature: 400-800 ° C
Oxygen concentration: 3 Pa
[0164]
Figure 0004670177
[0165]
[Table 7]
Formation by RF sputtering
Target: Bi2SrTa2O9Ceramic target
RF power: 1.2W-2.0W / target 1cm2
Atmospheric pressure: 0.2 to 1.3 Pa
Formation temperature: Room temperature to 600 ° C
Process gas: Ar / O2Flow rate ratio = 2/1 to 9/1
[0166]
Table 8 below shows the conditions for forming PZT or PLZT by magnetron sputtering when the ferroelectric layer is made of PZT or PLZT. Alternatively, PZT or PLZT can be formed by reactive sputtering, electron beam evaporation, sol-gel, or MOCVD.
[0167]
[Table 8]
Target: PZT or PLZT
Process gas: Ar / O2= 90% by volume / 10% by volume
Pressure: 4Pa
Power: 50W
Formation temperature: 500 ° C
[0168]
Furthermore, PZT and PLZT can be formed by a pulse laser ablation method. The formation conditions in this case are illustrated in Table 9 below.
[0169]
[Table 9]
Target: PZT or PLZT
Laser used: KrF excimer laser (wavelength 248 nm, pulse width 25 ns, 3 Hz)
Output energy: 400 mJ (1.1 J / cm2)
Formation temperature: 550-600 ° C
Oxygen concentration: 40 to 120 Pa
[0170]
(Embodiment 2)
The second embodiment relates to a nonvolatile memory according to the second aspect of the present invention. FIG. 5 shows a circuit diagram of the nonvolatile memory according to the second embodiment, and FIG. 6 shows a schematic partial sectional view thereof. FIG. 5 shows two nonvolatile memories M1, M2These non-volatile memories are the same circuit. In the following description, the nonvolatile memory M1Will be described.
[0171]
This nonvolatile memory M1The bit line BL1N transistors (where N ≧ 2 and N = 2 in the second embodiment) composed of MOS type FETs11, TR12N memory units MU (N = 2 in the second embodiment)11, MU12And a plate wire. 1st memory unit MU11Is M (where M ≧ 2 and M = 4 in the second embodiment).11m(M = 1, 2, 3, 4). Also, the second memory unit MU12M memory cells MC (M = 4)12m(M = 1, 2, 3, 4). The number of plate lines is M (four in the second embodiment), and PLm(M = 1, 2, 3, 4). First selection transistor TR11Word line WL connected to the gate electrode of11, Second selection transistor TR12Word line WL connected to the gate electrode of12Are connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD.
[0172]
Also, the first memory unit first MU11Each memory cell MC comprising11mConsists of a first electrode 21, a ferroelectric layer 22, and a second electrode 23, and the second memory unit MU12Each memory cell MC comprising12mConsists of a first electrode 31, a ferroelectric layer 32 and a second electrode 33. And each memory unit MU11, MU121, the first electrodes 21 and 31 of the memory cell are common. The common first electrodes 21 and 31 are connected to the common node CN for convenience.11, CN12Call it. 1st memory unit MU11First electrode 21 (first common node CN)11) Is the first selection transistor TR11Via the bit line BL1It is connected to the. Also, the second memory unit MU12First electrode 31 (second common node CN)12) Is the second selection transistor TR12Via the bit line BL1It is connected to the. Further, the nth (where n = 1, 2,... N) memory unit MU1n, The m-th memory cell MC (where m = 1, 2,... M)1nmThe second electrode is connected between the memory units (MU11, MU12M-th plate line PL common tomIt is connected to the. Specifically, the first memory unit MU11Memory cell MC11mThe second electrode 23 of the plate line PLmIt is connected to the. Also, the second memory unit MU12Memory cell MC12mThe second electrode 33 of the plate line PLmIt is connected to the.
[0173]
In the nonvolatile memory according to the second embodiment, the first memory unit MU11Each memory cell MC comprising11mFerroelectric layer 22 and second memory unit MU in FIG.12Each memory cell MC comprising12mThe ferroelectric layer 32 may be made of the same material, but like the nonvolatile memory according to the sixth aspect of the present invention, the ferroelectric layer 32 constituting the memory cell located above is formed. It is preferable that the crystallization temperature is lower than the crystallization temperature of the ferroelectric layer 22 constituting the memory cell located below. Specifically, the ferroelectric layers 22 and 32 can be made of the materials exemplified in Table 2.
[0174]
In the second embodiment, two memory units MU11, MU12Are stacked with an interlayer insulating layer 26 interposed therebetween. Memory unit MU12Is covered with an insulating film 36A. In addition, the memory unit MU11Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. The selection transistor TR11, TR12Consists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. The first selection transistor TR11And a second selection transistor TR12One source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. The first selection transistor TR11The other source / drain region 14 of the first common node CN is connected via a connection hole 18 provided in an opening 17 formed in the insulating layer 16.11It is connected to the. Further, the second selection transistor TR12The other source / drain region 14 is connected to the second via a connection hole 18, a connection part 25 formed on the insulating layer 16, and a connection hole 28 provided in an opening part 27 formed in the interlayer insulating layer 26. Common node CN12It is connected to the.
[0175]
Here, the word line WL1Extends in the direction perpendicular to the paper surface of FIG. The second electrode 23 is connected to the memory unit MU adjacent in the direction perpendicular to the paper surface of FIG.twenty oneIs the same as the memory cells that make up the plate line PLmDoubles as Furthermore, the second electrode 32 is also connected to the memory unit MU adjacent in the direction perpendicular to the plane of FIG.twenty twoIs the same as the memory cells that make up the plate line PLmDoubles as These plate lines connecting the memory cells extend in the direction perpendicular to the plane of FIG. 6 and are connected via connection holes in a region not shown. In addition, the memory cell MC11MAnd memory cell MC12MAre aligned in the vertical direction. With such a structure, the area occupied by the memory unit can be reduced, and the degree of integration can be improved.
[0176]
Note that the nonvolatile memory M shown in FIG.2FIG. 6 is a schematic partial sectional view of FIG.1Are adjacent to each other in the vertical direction.
[0177]
Furthermore, the bit line BL1Are connected to the sense amplifier SA. The bit line BL2Are connected to the same sense amplifier SA, but the bit line BL2May be connected to different sense amplifiers SA. In addition, the bit line BL1, BL2The bit line BL1, BL2It is also shared with other non-volatile memories adjacent in the extending direction.
[0178]
And each memory cell MC11m, MC12mOne bit is stored as data at (m = 1, 2, 3, 4). In an actual nonvolatile memory, a set of memory units for storing these 8 bits is arranged in an array as an access unit unit.
[0179]
An example of a method for writing data in the nonvolatile memory of Embodiment 2 will be described below. As an example, the memory cell MC111Data shall be written to FIG. 7 shows operation waveforms. In FIG. 7, the numbers in parentheses correspond to the numbers of the steps described below.
[0180]
(2-1A) In the standby state, the bit line BL1, Word line WL11, WL12, All plate lines PLmIs 0 volts. Furthermore, the common node CN11, CN12Is also floating at 0 volts.
[0181]
(2-2A) Selected plate line PL at the start of data writing1The potential of VccUnselected plate line PLkThe potential of (k = 2, 3, 4) is set to (1/2) VccAnd As a result, the floating common node CN11, CN12Is the plate line PLM(1/2) V due to coupling withccIt rises to the vicinity. In addition, the selected memory cell MC111When data “1” is written to the bit line BL,1The potential of VccWhen data “0” is written, the bit line BL1Is set to 0 volts.
[0182]
(2-3A) Thereafter, the first selection transistor TR11Is turned on. As a result, the first common node CN11Of the selected memory cell MC111When data “1” is written toccThus, when data “0” is written, it becomes 0 volt. Select plate line PL1VccIs applied, so that the first common node CN11When the potential of the memory cell is 0 volts, the selected memory cell MC111Data “0” is written in Meanwhile, the first common node CN11Potential is VccIn the case of the selected memory cell MC111No data is written to. Second common node CN in a floating state12Is approximately (1/2) VccBecause it remains in the vicinity, the non-selected memory cell MC121Disturbance does not occur.
[0183]
(2-4A) Next, the selected plate line PL1Is set to 0 volts. First common node CN11Potential is VccIn the case of the selected memory cell MC111Data “1” is written in Selected memory cell MC111If data “0” has already been written to the selected memory cell MC111There will be no change.
[0184]
(2-5A) After that, the bit line BL1Is applied at 0 volts.
[0185]
(2-6A) Furthermore, non-selected plate line PLkIs set to 0 volts, and the first selection transistor TR11Is turned off.
[0186]
Other memory cells MC11m(M = 2, 3, 4), MC12mWhen data is written in (m = 1, 2, 3, 4), the same operation is repeated. In such a write operation, the non-selected memory cell MC11k, MC12k(± 1/2) VccDisturbance occurs but VccBy appropriately setting the value of the unselected memory cell MC11k, MC12kCan reliably prevent data destruction.
[0187]
Next, an operation of reading data from the nonvolatile memory of Embodiment 2 and rewriting the data will be described below. As an example, plate wire PL1Memory cell MC connected to111It is assumed that data is read from and data is rewritten. FIG. 8 shows operation waveforms.
[0188]
(2-1B) In the standby state, the bit line BL1, Word line WL11, WL12, All plate lines PLmIs 0 volts. Furthermore, the common node CN11, CN12Is also floating at 0 volts.
[0189]
(2-2B) When reading data, select plate line PL1VccIs applied. At this time, the selected memory cell MC111If the data “1” is stored in the ferroelectric layer, polarization inversion occurs in the ferroelectric layer, the amount of stored charge increases, and the first common node CN11The potential increases. On the other hand, the selected memory cell MC111If data “0” is stored in the ferroelectric layer, polarization inversion does not occur in the ferroelectric layer, and the first common node CN11The potential of is hardly increased. That is, the first common node CN11Through the ferroelectric layer of the non-selected memory cell, a plurality of non-selected plate lines PLkIs coupled to the first common node CN11Is maintained at a level relatively close to 0 volts. In this way, the selected memory cell MC111Depending on the data stored in the first common node CN11Changes in the potential. Therefore, the selected memory cell MC111A sufficient electric field for polarization inversion can be applied to the ferroelectric layer.
[0190]
(2-3B) Next, the bit line BL1Is in a floating state, and the first selection transistor TR11Is turned on. As a result, the selected memory cell MC111Common first electrode (first common node CN based on the data stored in11), The bit line BL1An electric potential is generated at
[0191]
(2-4B) Next, the first selection transistor TR11Is turned off. Then, the bit line BL1Is latched by the sense amplifier SA, the sense amplifier SA is activated to amplify the data, and the data read operation is completed.
[0192]
As a result of the above operation, data stored in the selected memory cell is once destroyed, so that a data rewrite operation is performed.
[0193]
(2-5B) Therefore, first, the bit line BL1Is charged / discharged by the sense amplifier SA, and the bit line BL1VccOr apply 0 volts.
[0194]
(2-6B) And unselected plate line PLkThe potential of (k = 2, 3, 4) is set to (1/2) VccAnd
[0195]
(2-7B) Thereafter, the first selection transistor TR11Is turned on. As a result, the first common node CN11Of the bit line BL1Is equal to the potential. That is, the selected memory cell MC111When the data stored in “1” is “1”, the first common node CN11The potential of V is VccThe selected memory cell MC111If the data stored in “0” is “0”, the first common node CN11The potential is 0 volts. Selection plate line PL1The potential of V is VccThe first common node CN11When the potential of the memory cell is 0 volts, the selected memory cell MC111The data “0” is rewritten to.
[0196]
(2-8B) Next, the selected plate line PL1Is set to 0 volts. As a result, the selected memory cell MC111When the data stored in “1” is “1”, the first common node CN11Potential is VccTherefore, the data “1” is rewritten. Selected memory cell MC111When data “0” has already been rewritten in the selected memory cell MC111No change will occur.
[0197]
(2-9B) After that, the bit line BL1Is 0 volts.
[0198]
(2-10B) Finally, unselected plate line PLkIs set to 0 volts, and the first selection transistor TR11Is turned off.
[0199]
Other memory cells MC11m(M = 2, 3, 4), MC12mWhen data is read from (m = 1, 2, 3, 4) and rewritten, the same operation is repeated.
[0200]
In the nonvolatile memory according to the second embodiment, the word line WL11Or word line WL12Is selected, memory unit MU11Or memory unit MU12Is accessed and the bit line BL1Only, a potential corresponding to the stored data appears. Here, the bit lines BL connected to the same sense amplifier SA2In addition, a reference potential intermediate between the read potential of data “1” and the read potential of data “0” may be applied. On the other hand, word line WLtwenty oneOr word line WLtwenty twoIs selected, memory unit MUtwenty oneOr memory unit MUtwenty twoIs accessed and the bit line BL2Only, a potential corresponding to the stored data appears. Here, the bit lines BL connected to the same sense amplifier SA1In addition, a reference potential intermediate between the read potential of data “1” and the read potential of data “0” may be applied.
[0201]
In the nonvolatile memory of the second embodiment, the signal amount (potential difference) is about half that of the fifth embodiment described later, and the operation margin is reduced due to variations in the reference potential. The degree of integration is approximately doubled.
[0202]
In this case as well, the plate line PLmDisturbance also occurs in the non-access memory cells sharing the memory, so that the four memory units MU11, MU12, MUtwenty one, MUtwenty twoIt is desirable to access all at once and continuously. That is, the word line WL11Is accessed, the common node CN11Memory cell MC in11mAre sequentially accessed, and then the word line WL12To access. Similarly, the word line WLtwenty one, Word line WLtwenty twoAre accessed continuously. As a result, the common node CN11, CN12, CNtwenty one, CNtwenty twoMemory cell MC in11m, MC12m, MC21m, MC22mThe data is read from all the data and rewritten to restore the deterioration caused by the disturbance.
[0203]
The critical dimension of the configuration of the memory array of the second embodiment is the word line WL11, WL12, WLtwenty one, WLtwenty twoOr plate line PLmPitch and bit line BL1, BL22 bits are stored in an area surrounded by one plate line and one bit line. Therefore, the critical dimension is 2F2It is.
[0204]
In the nonvolatile memory according to the second embodiment, the row address is selected by a two-dimensional matrix of four word lines and four plate lines. That is, 16-bit access in the row direction is possible with a combination of four word lines and four plate lines, and the number of drivers required to select a row address may be 0.5 per address. Therefore, as compared with the conventional memory cell structure, driving signal lines can be greatly reduced, and peripheral circuits can be greatly reduced.
[0205]
(Embodiment 3)
The third embodiment is a modification of the nonvolatile memory of the second embodiment. The circuit diagram is shown in FIG. 9, and a schematic partial sectional view is shown in FIG. In the nonvolatile memory according to the third embodiment, the number N of memory units is four. In other words, this nonvolatile memory has the bit line BL1And four selection transistors TR1NAnd 8 memory cells MC each1NM4 memory units MU composed of1NAnd 8 plate lines PLMIt is composed of
[0206]
Each memory cell MC1nmConsists of first electrodes 21, 31, 41, 51, ferroelectric layers 22, 32, 42, 52 and second electrodes 23, 33, 43, 53. Each memory unit MU1nMemory cell MC1nmThe first electrode is common. That is, the common node CN1nConfigure.
[0207]
In addition, the memory unit MU1nCommon first electrode (common node CN)1n) Is a transistor for selection TR1nVia the bit line BL1It is connected to the. Furthermore, the memory unit MU1nMemory cell MC1nmThe second electrode is connected between the memory units (MU11, MU12, MU13, MU14) Common plate line PLmIt is connected to the.
[0208]
In the third embodiment, four memory units MU11, MU12, MU13, MU14Are stacked via interlayer insulating layers 26, 36, and 46, respectively. Memory unit MU14Is covered with an insulating film 56A. In addition, the memory unit MU11Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. Also, a selection transistor TR composed of a MOS FET11, TR12, TR13, TR14Consists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. The first selection transistor TR11, Second selection transistor TR12, Third selection transistor TR13, Fourth selection transistor TR14One source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. The first selection transistor TR11The other source / drain region 14 of the first common node CN is connected via a connection hole 18 provided in an opening 17 formed in the insulating layer 16.11It is connected to the. Further, the second selection transistor TR12The other source / drain region 14 is connected to the second via a connection hole 18, a connection part 25 formed on the insulating layer 16, and a connection hole 28 provided in an opening part 27 formed in the interlayer insulating layer 26. Common node CN12It is connected to the. The third selection transistor TR13The other source / drain region 14 is provided in a connection hole 18, a connection part 25, a connection hole 28, a connection part 35 formed on the interlayer insulating layer 26, and an opening 37 formed in the interlayer insulating layer 36. The third common node CN via the connection hole 3813It is connected to the. Furthermore, the fourth selection transistor TR14The other source / drain region 14 is formed in the connection hole 18, the connection part 25, the connection hole 28, the connection part 35, the connection hole 38, the connection part 45 formed on the interlayer insulating layer 36, and the interlayer insulating layer 46. The fourth common node CN through the connection hole 48 provided in the opening 4714It is connected to the.
[0209]
Word line WL11, WL12, WL13, WL14Extends in the direction perpendicular to the paper surface of FIG. The second electrode 21 is connected to the memory cell MC adjacent in the direction perpendicular to the paper surface of FIG.21mAnd plate wire PLmDoubles as Further, the second electrodes 33, 43 and 53 are also adjacent to the memory cell M adjacent in the direction perpendicular to the paper surface of FIG.22m, MC23m, MC24mAnd plate wire PLmDoubles as Each memory cell MC11m, MC12m, MC13m, MC14m, MC21m, MC22m, MC23m, MC24mEach of these plate lines PLmExtends in the direction perpendicular to the paper surface of FIG. 10 and is connected via a connection hole in a region not shown. In addition, the memory unit MU1nAre aligned vertically. With such a structure, the area occupied by the memory cells can be further reduced, and the degree of integration can be further improved.
[0210]
Since the operation of the nonvolatile memory according to the third embodiment can be substantially the same as the operation of the nonvolatile memory according to the second embodiment, detailed description thereof is omitted. Each memory cell MC1nmOne bit is stored as data at (n = 1 to 4, m = 1 to 8). In an actual nonvolatile memory, a set of memory units storing 32 bits is arranged in an array as an access unit unit. In this array configuration, the plate line PLmThe dimension in the row direction is defined with a minimum pitch of 4 bits, and 4 bits are stored in an area surrounded by one plate line and two bit lines. Therefore, the limit cell area in the array configuration is 2F.2It is. Four word lines WL11~ WL14And 8 plate lines PLmA row address is selected by a two-dimensional matrix (m = 1 to 8). That is, the combination of 4 word lines and 8 plate lines enables 32-bit access in the low direction, and the number of drivers required for selecting a row address is as few as 0.375 per address. Therefore, the signal lines to be driven can be reduced as compared with the conventional cell selection, and the peripheral circuits can be greatly reduced.
[0211]
In the nonvolatile memory according to the third embodiment, the first memory unit MU11Each memory cell MC comprising11mFerroelectric layer 22 and second memory unit MU in FIG.12Each memory cell MC comprising12mAnd the third memory unit MU in FIG.13Each memory cell MC comprising13mAnd the fourth memory unit MU in FIG.14Each memory cell MC comprising14mThe ferroelectric layer 52 may be made of the same material, but, like the nonvolatile memory according to the sixth aspect of the present invention, the ferroelectric layer constituting the memory cell located above is formed. The crystallization temperature is preferably lower than the crystallization temperature of the ferroelectric layer constituting the memory cell located below. Specifically, the ferroelectric layers 22, 32, 42, and 52 can be made of materials exemplified in Table 10 or Table 11 below.
[0212]
Figure 0004670177
[0213]
Figure 0004670177
[0214]
As a material constituting the ferroelectric thin film, for example, Bi2Sr (Ta1.8Nb0.2) O9Is used, heat treatment for promoting crystallization is performed in an oxygen gas atmosphere at 730 ° C. for 1 hour, for example, Bi.2Sr (Ta1.5Nb0.5) O9Is used, heat treatment for promoting crystallization is performed in an oxygen gas atmosphere at 700 ° C. for 1 hour. Further, as a material constituting the ferroelectric thin film, for example, Bi2Sr (Ta1.65Nb0.35) O9Is used, a heat treatment for promoting crystallization is performed in an oxygen gas atmosphere at 715 ° C. for 1 hour. For example, Pb (Zr0.48Ti0.52) OThreeIs used, heat treatment for promoting crystallization is performed in an oxygen gas atmosphere at 650 ° C. for 1 hour, and PbTiOThreeIs used, heat treatment for promoting crystallization is performed in an oxygen gas atmosphere at 600 ° C. for 1 hour.
[0215]
(Embodiment 4)
Embodiment 4 relates to a nonvolatile memory according to a third aspect of the present invention. FIG. 11 shows a schematic partial cross-sectional view of the nonvolatile memory according to the fourth embodiment. The circuit diagram of the nonvolatile memory according to the fourth embodiment is the same as that shown in FIG.
[0216]
This nonvolatile memory includes a bit line BL connected to the sense amplifier SA.1And 2N selection transistors TR composed of MOS type FETs (where N ≧ 1 and N = 2 in the fourth embodiment).11, TR12, TR13, TR14And 2N (N = 2 in the fourth embodiment) memory units MU11, MU12, MU13, MU14And a plate wire. 1st memory unit MU11Is M (where M ≧ 2 and M = 8 in the fourth embodiment).12m(M = 1, 2,... 8). Also, the second memory unit MU12M memory cells MC (M = 8)12m(M = 1, 2,... 8). Furthermore, the third memory unit MU13M memory cells MC (M = 8)13m(M = 1, 2,... 8) and the fourth memory unit MU14M memory cells MC (M = 8)14m(M = 1, 2,... 8). The number of plate lines is M (8 in the fourth embodiment), and PLm(M = 1, 2,... 8). Selection transistor TR1nWord line WL connected to the gate electrode of1nAre connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD.
[0217]
Also, the first memory unit first MU11Each memory cell MC comprising11mConsists of a first electrode 21A, a ferroelectric layer 22A, and a second electrode 23, and a second memory unit MU.12Each memory cell MC comprising12mConsists of a first electrode 21B, a ferroelectric layer 22B, and a second electrode 23, and a third memory unit MU.13Each memory cell MC comprising13mConsists of a first electrode 31A, a ferroelectric layer 32A, and a second electrode 33, and a fourth memory unit MU.14Each memory cell MC comprising14mConsists of a first electrode 31B, a ferroelectric layer 32B, and a second electrode 33. And each memory unit MU11, MU12, MU13, MU14, The first electrodes 21A, 21B, 31A, 31B of the memory cells are common. For the sake of convenience, the common first electrodes 21A, 21B, 31A, 31B are connected to the common node CN.11, CN12, CN13, CN14Call it.
[0218]
Here, the first memory unit MU11First electrode 21A (first common node CN)11) Is the first selection transistor TR11Via the bit line BL1It is connected to the. Also, the second memory unit MU12First electrode 21B (second common node CN)12) Is the second selection transistor TR12Via the bit line BL1It is connected to the. Furthermore, the third memory unit MU13First electrode 31A (third common node CN)13) Is the third selection transistor TR13Via the bit line BL1It is connected to the. The fourth memory unit MU14Common electrode 31B (fourth common node CN)14) Is the fourth selection transistor TR14Via the bit line BL1It is connected to the.
[0219]
Also, the first memory unit MU11Memory cell MC constituting11mAnd the second memory unit MU12Memory cell MC constituting12mShare the second electrode 23, and the shared m-th second electrode 23 is the plate line PL.mIt is connected to the. Furthermore, the third memory unit MU13Memory cell MC constituting13mAnd the fourth memory unit MU14Memory cell MC constituting14mShare the second electrode 33, and the shared m-th second electrode 33 is the plate line PL.mIt is connected to the.
[0220]
In the nonvolatile memory according to the fourth embodiment, the memory unit MU11, MU12And memory unit MU13, MU14Are stacked via an interlayer insulating layer 26. Memory unit MU14Is covered with an insulating film 36A. In addition, the memory unit MU11Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. The selection transistor TR11, TR12, TR13, TR14Consists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. The first selection transistor TR11, Second selection transistor TR12, Third selection transistor TR13, Fourth selection transistor TR14One source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. The first selection transistor TR11The other source / drain region 14 of the first common node CN is connected via a connection hole 18 provided in an opening 17 formed in the insulating layer 16.11It is connected to the. Further, the second selection transistor TR12The other source / drain region 14 is connected to the second common node CN via the connection hole 18.12It is connected to the. The third selection transistor TR13The other source / drain region 14 is connected to the connection hole 18, the connection part 25 formed on the insulating layer 16, and the connection hole 28 provided in the opening part 27 formed in the interlayer insulating layer 26. Common node CN13It is connected to the. Furthermore, the fourth selection transistor TR14The other source / drain region 14 is connected to the fourth common node CN via the connection hole 18, the connection portion 25, and the connection hole 28.14It is connected to the.
[0221]
Since the operation of the nonvolatile memory according to the fourth embodiment can be substantially the same as that of the nonvolatile memory according to the second embodiment, detailed description thereof is omitted. Each memory cell MC1nmOne bit is stored as data at (n = 1 to 4, m = 1 to 8). In an actual nonvolatile memory, a set of memory units storing 32 bits is arranged in an array as an access unit unit.
[0222]
In the nonvolatile memory according to the fourth embodiment, the first memory unit MU11Each memory cell MC comprising11mAnd the second memory unit MU.12Each memory cell MC comprising12mAnd the third memory unit MU.13Each memory cell MC comprising13mAnd the fourth memory unit MU.14Each memory cell MC comprising14mThe ferroelectric layer 32B in FIG. 5 may be made of the same material, but like the nonvolatile memory according to the sixth aspect of the present invention, the ferroelectric layer constituting the memory cell located above is formed. The crystallization temperature is preferably lower than the crystallization temperature of the ferroelectric layer constituting the memory cell located below. Specifically, the ferroelectric layers 22A and 22B are made of the material exemplified for the ferroelectric layer 22 of Table 2, and the ferroelectric layers 32A and 32B are made of the material exemplified for the ferroelectric layer 32 of Table 2. Can be configured.
[0223]
(Embodiment 5)
The fifth embodiment is a modification of the nonvolatile memory of the second embodiment. In the fifth embodiment, unlike the first embodiment, as shown in the circuit diagram of FIG. 12, two nonvolatile memories M adjacent in the direction in which the plate line extends are provided.1, M2, The first selection transistor TR11, TRtwenty oneThe gate electrode of the word line W1Connected to the second selection transistor TR12, TRtwenty twoThe gate electrode of the word line W2It is connected to the. In addition, the bit line BL1, BL2Are connected to the sense amplifier SA. Other configurations are the same as those of the nonvolatile memory of the second embodiment.
[0224]
In the nonvolatile memory of the fifth embodiment having such a configuration, a pair of memory cells MC11m, MC21mOr a pair of memory cells MC12m, MC22mOne bit is stored by writing complementary data into the. Four selection transistors TR11, TR12, TRtwenty one, TRtwenty twoAnd 16 memory cells MC11m, MC21m, MC12m, MC22mThus, one memory unit (access unit unit) is configured and stores 8 bits. In an actual nonvolatile memory, a set of memory units for storing these 8 bits is arranged in an array as an access unit unit.
[0225]
Next, a method for reading and rewriting data from the nonvolatile memory according to Embodiment 5 will be described below. As an example, a pair of memory cells MC111, MC211Data is read from the memory cell MC111The data “1” is stored in the memory cell MC.211Assume that data “0” is stored in. FIG. 13 shows operation waveforms. In FIG. 13, the numbers in parentheses correspond to the numbers of steps to be described below.
[0226]
(4-1A) In the standby state, all bit lines, all word lines, and all plate lines are grounded.
[0227]
(4-2A) When data reading is started, first, all plate lines PL in the selected memory unit (access unit) are selected.m(M = 1, 2, 3, 4) to (1/2) Vcc(However, VccIs precharged to the power supply voltage), and the bit line BL1, BL2(1/2) VccTo precharge. Then, word line WL1, WL2Is set to the high level to select transistor TR11, TR12, TRtwenty one, TRtwenty twoIs turned on. As a result, the common first electrode 21 (common node CN11, CN12, CNtwenty one, CNtwenty two) Is the bit line BL1, BL2Connected to the common node CN11, CN12, CNtwenty one, CNtwenty twoPotential is (1/2) VccIt becomes.
[0228]
(4-3A) Next, an unselected word line WL2Is set to a low level to select transistor TR12, TRtwenty twoIs turned off. As a result, the non-selected common node CN12, CNtwenty twoHas a potential of (1/2) VccIt will be in a floating state.
[0229]
(4-4A) Then, selected plate line PL1And bit line BL1, BL2Is discharged to 0 volts through a ground line (not shown). At this time, the bit line BL1, BL2Common node CN connected to11, CNtwenty oneIs also 0 volts. Bit line BL1, BL2When the discharge of the ground is completed, the ground line and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0230]
(4-5A) Next, the selected plate line PL1VccIs applied. As a result, the memory cell MC storing the data “1” is stored.111Inverted charges are released from the bit line BL, and as a result, the bit line BL1, BL2A potential difference occurs between the two. Next, the sense amplifier SA is activated and the bit line BL is activated.1, BL2The potential difference between is read as data.
[0231]
(4-6A) After that, the bit line BL1, BL2Is charged / discharged by the sense amplifier SA, and the bit line BL1VccBit line BL2Is applied with 0 volts. As a result, the memory cell MC211The data “0” is written again in.
[0232]
(4-7A) After that, the selected plate line PL1By setting the voltage to 0 volts, the memory cell MC111The data “1” is written again in.
[0233]
(4-8A) Next, when the data reading is finished, the bit line BL1, BL2Is discharged to 0 volts. Next, plate line PLmAfter discharging (m = 1, 2, 3, 4) to 0 volts, the non-selected word line WL2Is again set to the high level, and the selection transistor TR12, TRtwenty twoAll the common nodes CN of the memory unit (access unit unit)11, CN12, CNtwenty one, CNtwenty twoIs 0 volts.
[0234]
If the data of the next memory cell in the pair continues to be read, all the plate lines PL are againm(M = 1, 2, 3, 4) to (1/2) VccAnd the above operations (4-2A) to (4-7A) are repeated.
[0235]
According to the above sequence, the disturbance applied to the non-selected memory cell is always (1/2) V.ccThe following is suppressed.
[0236]
Note that the common node CN is in a non-selected state and in a floating state.twenty one, CNtwenty twoIs the selected plate line PL1And (1/2) VccUnselected plate line PL fixed tomAlthough it varies according to the coupling ratio with (m = 2, 3, 4), the coupling capacity on the non-selected plate line side is larger. Therefore, the common node CN12, CNtwenty twoThe potential fluctuation of (1/2) Vcc~ VccMemory cell MC12m, MC22mThe disturbance added to (m = 1 to 4) is (1/2) V.ccIt is as follows.
[0237]
In such a circuit configuration, in order to limit the number of disturbances to a finite number of times, all memory cells sharing a plate line or a common node should be collectively and serially accessed. Is desirable. That is, the word line WL1When accessing the common node CN11, CNtwenty oneMemory cells related to11m, MC21mAll of (m = 1, 2, 3, 4) are sequentially accessed. Subsequently, the word line WL2To the common node CN12, CNtwenty twoMemory cell MC related to12m, MC22mAll of (m = 1, 2, 3, 4) are sequentially accessed. As a result, data is read from all of the memory cells in the memory unit (access unit unit), and then rewritten to restore degradation due to disturbance. In this way, the upper limit of the number of disturbances is the number obtained by subtracting 1 from the number of bits stored in the memory unit (access unit unit), and the reliability can be guaranteed. The number of disturbances in the fifth embodiment described above is seven.
[0238]
The critical dimension of the configuration of the memory array in the fifth embodiment is the plate line PLmAnd bit line BL1, BL2Determined by the pitch. And plate line PLmAnd bit line BL1, BL22 bits are stored in the area surrounded by. Therefore, the critical dimension is 4F2It is.
[0239]
In the fifth embodiment, the two word lines WL1, WL2And four plate lines PLmThe row address is selected by a two-dimensional matrix (m = 1, 2, 3, 4). That is, a combination of two word lines and four plate lines enables 8-bit access in the row direction, and the number of drivers required for selecting a row address is as few as 0.75 per address. Therefore, as compared with the conventional memory cell structure, the number of driving signal lines can be reduced, and the peripheral circuits can be greatly reduced.
[0240]
In the nonvolatile memory of the fifth embodiment, a pair of memory cells MC11m, MC21mAs an example, a reference potential intermediate between the read potential of data “1” and the read potential of data “0” is applied to the reference-side bit line using, for example, a dummy cell. Thus, it is possible to store one bit for each memory cell.
[0241]
Further, in the nonvolatile memories of Embodiments 2 to 4 described above, memory cells are paired (for example, memory cells MC11mAnd memory cell MC21m, Memory cell MC12mAnd memory cell MC22m), Complementary data storage may be performed.
[0242]
Further, the nonvolatile memory of Embodiment 5 can be applied to the nonvolatile memory described in Embodiment 1, and the circuit diagram in this case is as shown in FIG. Further, in the nonvolatile memory of the first embodiment having the equivalent circuit shown in FIGS. 1 and 14, complementary data storage may be performed as in the fifth embodiment.
[0243]
(Embodiment 6)
Embodiment 6 relates to a nonvolatile memory according to a fourth aspect of the present invention. A circuit diagram of the nonvolatile memory according to the sixth embodiment is shown in FIG. 15, and a schematic partial cross-sectional view is shown in FIG.
[0244]
The nonvolatile memory according to the sixth embodiment is the first memory unit MU.1And the second memory unit MU2It is composed of
[0245]
And the first memory unit MU1Is
(A-1) First bit line BL1When,
(B-1) N first selection transistors TR (where N ≧ 1, N = 2 in the sixth embodiment)11, TR12When,
(C-1) M memory cells (where M ≧ 2, in the sixth embodiment, M = 4) each of the first memory cells MC1NMN first sub-memory units SMU composed of1NWhen,
(D-1) Between N first sub-memory units (SMU11, SMU12) N first sub-memory units (SMU)11, SMU12) Of first memory cells MC constituting each of1nmPlate wires P common to allm,
Consists of.
[0246]
Also, the second memory unit MU2Is
(A-2) Second bit line BL2When,
(B-2) N (N = 2 in the sixth embodiment) second selection transistors TRtwenty one, TRtwenty twoWhen,
(C-2) M (M = 4 in the sixth embodiment) second memory cells MC each2NMN second sub-memory units SMU composed oftwenty one, SMUtwenty twoWhen,
(D-2) N second sub-memory units (SMUtwenty one, SMUtwenty two) N second sub-memory units (SMU)twenty one, SMUtwenty two) Second memory cells MC constituting each of2nmAnd the first memory unit MU1M plate lines PL constitutingmM plate lines PL in commonm,
Consists of.
[0247]
The first sub memory unit SMU11, SMU12Through the interlayer insulating layer 26, the second sub-memory unit SMUtwenty one, SMUtwenty twoAre stacked.
[0248]
Each memory cell MU1nm, MC2nmConsists of first electrodes 21, 31, ferroelectric layers 22, 32 and second electrodes 23, 33.
[0249]
Also, the first memory unit MU11st first sub memory unit SMU11First memory cell MC constituting11mThe first electrode 21 of the first sub-memory unit SMU is the first first sub-memory unit SMU.11Common first electrode 21 (common node CN).11) Is the first first selection transistor TR11Via the first bit line BL1And the mth (where m = 1, 2,... M) first memory cell MC.11mOf the second electrode 23 is a common mth plate line PL.mIt is connected to the.
[0250]
Furthermore, the first memory unit MU1In the second first sub-memory unit SMU12First memory cell MC constituting12mThe first electrode 21 is connected to the second first sub memory unit SMU.12Common first electrode 21 (common node CN).12) Is the second first selection transistor TR12Via the first bit line BL1And the mth (where m = 1, 2,... M) first memory cell MC.12mOf the second electrode 23 is a common mth plate line PL.mIt is connected to the. Although not shown, these are provided adjacent to each other in the direction perpendicular to the paper surface of FIG.
[0251]
Second memory unit MU2The first second sub-memory unit SMUtwenty oneSecond memory cell MC constituting21mThe first electrode 31 of the first sub-memory unit SMU is the first second sub-memory unit SMU.twenty oneCommon first electrode 31 (common node CN).twenty one) Is the first second selection transistor TRtwenty oneThrough the second bit line BL2To the mth second memory cell MC21mOf the second electrode 33 is a common mth plate line PL.mIt is connected to the.
[0252]
Also, the second memory unit MU2In the second second sub-memory unit SMUtwenty twoSecond memory cell MC constituting22mThe first electrode 31 of the second sub-memory unit SMUtwenty twoCommon first electrode 31 (common node CN).twenty two) Is the second second selection transistor TRtwenty twoThrough the second bit line BL2To the mth second memory cell MC22mOf the second electrode 33 is a common mth plate line PL.mIt is connected to the. Although not shown, these are provided adjacent to each other in the direction perpendicular to the paper surface of FIG.
[0253]
Word line WL connected to the gate electrode of each selection transistor11, WL12, WLtwenty one, WLtwenty twoAre connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD. Furthermore, the bit line BL1, BL2Is connected to the sense amplifier SA. The bit line BL2Are connected to the same sense amplifier SA, but the bit line BL2May be connected to different sense amplifiers SA. In addition, the bit line BL1, BL2The bit line BL1, BL2It is also shared with other non-volatile memories adjacent in the extending direction.
[0254]
Here, the word line WL11, WL12, WLtwenty one, WLtwenty twoExtends in the direction perpendicular to the paper surface of FIG. Further, the second electrodes 23 and 33 are arranged in the sub memory unit SMU adjacent in the direction perpendicular to the paper surface of FIG.12, SMUtwenty twoIs the same as the memory cells that make up the plate line PLmDoubles as These plate lines connecting the memory cells extend in the direction perpendicular to the paper surface of FIG. 16, and are connected through connection holes in a region not shown. Also, the sub memory unit SMU11And sub memory unit SMCtwenty oneAre aligned in the vertical direction. With such a structure, the area occupied by the memory unit can be reduced, and the degree of integration can be improved.
[0255]
In the nonvolatile memory according to the sixth embodiment, the first memory unit MU1First sub-memory unit SMU in11Each memory cell MC comprising11mFerroelectric layer 22 and second memory unit MU2First second sub-memory unit SMU intwenty oneEach memory cell MC comprising21mThe ferroelectric layer 32 may be made of the same material, but like the nonvolatile memory according to the first aspect of the present invention, the ferroelectric layer 32 constituting the memory cell located above is formed. It is preferable that the crystallization temperature is lower than the crystallization temperature of the ferroelectric layer 22 constituting the memory cell located below. Specifically, the ferroelectric layers 22 and 32 can be made of the materials exemplified in Table 2.
[0256]
In the sixth embodiment, two sub memory units SMU11, SMUtwenty oneAre stacked with an interlayer insulating layer 26 interposed therebetween. Also, two sub memory units SMU12, SMUtwenty twoAlso, they are stacked via an interlayer insulating layer 26, respectively. Sub memory unit SMUtwenty one, SMUtwenty twoIs covered with an insulating film 36A. Also, the sub memory unit SMU11, SMU12Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. Also, a selection transistor TR composed of a MOS FET11, TR12, TRtwenty one, TRtwenty twoConsists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. The first selection transistor TR11, TRtwenty oneOne source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. Further, the second selection transistor TRtwenty one, TRtwenty twoOne source / drain region 14 is connected to the bit line BL via the contact hole 15.2It is connected to the.
[0257]
The first selection transistor TR11, TR12The other source / drain region 14 of the first common node CN is connected via a connection hole 18 provided in an opening 17 formed in the insulating layer 16.11, CN12It is connected to the. Further, the second selection transistor TR12, TRtwenty twoThe other source / drain region 14 is connected to the second via a connection hole 18, a connection part 25 formed on the insulating layer 16, and a connection hole 28 provided in an opening part 27 formed in the interlayer insulating layer 26. Common node CNtwenty one, CNtwenty twoIt is connected to the. The second selection transistor TR12, TRtwenty twoAre connected to the first selection transistor TR.11, TR1216 are not present in the same vertical plane as the connection hole 18 in FIG. 16, and are located in a portion that is not originally visible in FIG. 16, but these are shown in FIG.
[0258]
In the nonvolatile memory according to the sixth embodiment, the sub memory unit SMU12, SMUtwenty twoFIG. 16 is a schematic partial sectional view of FIG.11, SMUtwenty oneAre adjacent to each other in the vertical direction.
[0259]
And each memory cell MC11m, MC12m, MC21m, MC22mOne bit is stored as data at (m = 1, 2, 3, 4). Alternatively, paired memory cells MC11m, MC21mAnd paired memory cells MC12m, MC22mComplementary data is stored.
[0260]
Since the operation of the nonvolatile memory according to the sixth embodiment can be the same as the operation described in the second or fifth embodiment, detailed description thereof is omitted.
[0261]
Note that the nonvolatile memory of Embodiment 6 may be changed to an equivalent circuit similar to that shown in FIG.
[0262]
Further, FIG. 17 shows a circuit diagram of an example in which N = 4, and FIG. 18 shows a schematic partial sectional view. In this case, the word line WL11~ Word line WL14Is selected, the sub memory unit SMU11~ Sub memory unit SMU14Is accessed and the bit line BL1Only a voltage (potential) corresponding to the stored data appears. The bit line BL connected to the same sense amplifier SA2Is given a reference potential intermediate between the read voltage (potential) of data “1” and the read voltage (potential) of data “0”. On the other hand, word line WLtwenty one~ Word line WLtwenty fourIs selected, the sub memory unit SMUtwenty one~ Sub memory unit SMUtwenty fourIs accessed and the bit line BL2Only a voltage (potential) corresponding to the stored data appears. The bit line BL connected to the same sense amplifier SA1Is given a reference potential intermediate between the read voltage (potential) of data “1” and the read voltage (potential) of data “0”. In this case, the signal amount (potential difference) is about half that of the nonvolatile memory described with reference to FIG. 19 and the operation margin is reduced due to variations in the reference potential. The degree of integration is about double. For example, the word line WL11And word line WLtwenty oneAre selected at the same time, a pair of memory cells MC111, MC211Data can be read out complementary. Note that the modification of the nonvolatile memory of the fifth embodiment can be applied to the structure of the nonvolatile memory of the sixth embodiment described later.
[0263]
In FIG. 18, the transistor for selection TRtwenty one~ TRtwenty four19 can be changed to a configuration shown in a circuit diagram in FIG. In this case, a pair of memory cells MC11m, MC21m, Paired memory cells MC12m, MC22m, Paired memory cells MC13m, MC23m, Paired memory cells MC14m, MC24mOne bit is stored by writing complementary data into the. That is, eight selection transistors TR11~ TR14, TRtwenty one~ TRtwenty fourAnd 64 memory cells MC11m~ MC14m, MC21m~ MC24mThus, one memory unit (access unit unit) is constructed and stores 32 bits. The critical dimension of this memory array configuration is the plate line PLmThe dimension in the row direction is defined based on the minimum pitch of one plate line, and one bit line1, BL24 bits are stored in the area surrounded by. Therefore, the critical dimension is 2F2It is. Four word lines WL1, WL2, WLThree, WLFourAnd 8 plate lines PLMThe row address is selected by the two-dimensional matrix. In other words, 32-bit access in the row direction is possible by four word lines and eight plate lines, and the number of drivers required for selecting a row address may be 0.375 per address. Therefore, as compared with the conventional memory cell structure, driving signal lines can be greatly reduced, and peripheral circuits can be greatly reduced.
[0264]
(Embodiment 7)
Embodiment 7 relates to a nonvolatile memory according to a fifth aspect of the present invention. FIG. 20 shows a schematic partial cross-sectional view of the nonvolatile memory according to the seventh embodiment. The circuit diagram of the nonvolatile memory is the same as that of FIG. In the seventh embodiment, N = 4, but the value of N is not limited to such a value.
[0265]
The nonvolatile memory according to the seventh embodiment includes the first memory unit MU.1And the second memory unit MU2It is composed of
[0266]
And the first memory unit MU1Is
(A-1) First bit line BL1When,
(B-1) N (where N ≧ 1 and N = 4 in the seventh embodiment) N first selection transistors TR1NWhen,
(C-1) M memory cells (where M ≧ 2 and M = 8 in the seventh embodiment), respectively.1NMN first sub-memory units SMU composed of1NWhen,
(D-1) N first sub-memory units SMU1nBetween the N first sub-memory units SMU1nmFirst memory cell SMU constituting each of1nPlate lines PL common to allm,
Consists of.
[0267]
Also, the second memory unit MU2Is
(A-2) Second bit line BL2When,
(B-2) N second selection transistors TR (N = 4 in the seventh embodiment)2NWhen,
(C-2) M (M = 8 in the seventh embodiment) second memory cells MC each2NMN second sub-memory units SMU composed of2NWhen,
(D-2) N second sub-memory units SMU2nBetween the N second sub-memory units SMU2nSecond memory cells MC constituting each of the2nmAnd the first memory unit MU1M plate lines PL constitutingmM plate lines PL in commonm,
Consists of.
[0268]
And the memory cell MC11m, MC13mIs composed of a first electrode 21A, a ferroelectric layer 22A, and a second electrode 23, and includes a memory cell MC.21m, MC23mConsists of a first electrode 21B, a ferroelectric layer 22B, and a second electrode 23. In addition, the memory cell MC12m, MC14mIncludes a first electrode 31A, a ferroelectric layer 32A, and a second electrode 33, and includes a memory cell MC.22m, MC24mConsists of a first electrode 31B, a ferroelectric layer 32B, and a second electrode 33.
[0269]
Furthermore, the first memory unit MU1Nth first sub-memory unit SMU1nFirst memory cell MC constituting1nmThe first electrodes 21A, 31A of the nth first sub-memory unit SMU1nThese common first electrodes 21A and 31A (common node CN)1n) Is the nth first selection transistor TR.1nVia the first bit line BL1It is connected to the.
[0270]
Also, the second memory unit MU2Nth second sub-memory unit SMU1nSecond memory cell MC constituting2nmThe first electrodes 21B and 31B of the nth second sub-memory unit SMU2nThese common first electrodes 21B and 31B (common node CN)2n) Is the nth second selection transistor TR2nThrough the second bit line BL2It is connected to the.
[0271]
Furthermore, the first memory unit MU1Nth first sub-memory unit SMU in1nThe mth first memory cell MC constituting1nmAnd the second memory unit MU2Nth second sub-memory unit SMU in2nThe mth second memory cell MC constituting2nmShare the second electrodes 23, 33, and these shared second electrodes 23, 33 are the m-th plate line PL.mIt is connected to the.
[0272]
Word line WL connected to the gate electrode of each selection transistor11~ WL14, WLtwenty one~ WLtwenty fourAre connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD. Furthermore, the bit line BL1, BL2Is connected to the sense amplifier SA. The bit line BL2Are connected to the same sense amplifier SA, but the bit line BL2May be connected to different sense amplifiers SA. In addition, the bit line BL1, BL2The bit line BL1, BL2It is also shared with other non-volatile memories adjacent in the extending direction.
[0273]
Here, the word line WL11~ WL14, WLtwenty one~ WLtwenty fourExtends in the direction perpendicular to the plane of FIG. Further, the second electrodes 23 and 33 are connected to the sub memory unit SMU adjacent in the direction perpendicular to the plane of FIG.13, SMU14, SMUtwenty three, SMUtwenty fourIs the same as the memory cells that make up the plate line PLmDoubles as These plate lines connecting the memory cells extend in the direction perpendicular to the plane of FIG. 20, and are connected through connection holes in a region not shown. Also, the sub memory unit SMU11, SMU12And sub memory unit SMCtwenty one, SMUtwenty twoAre aligned in the vertical direction. With such a structure, the area occupied by the memory unit can be reduced, and the degree of integration can be improved.
[0274]
In the nonvolatile memory according to the seventh embodiment, the first memory unit MU1First sub-memory unit SMU in1nEach memory cell MC comprising1nmFerroelectric layers 22A and 32A and the second memory unit MU2Second sub-memory unit SMU in2nEach memory cell MC comprising2nmAlthough the ferroelectric layers 22B and 32B may be made of the same material, the ferroelectric material constituting the memory cell located above like the nonvolatile memory according to the first aspect of the present invention. The crystallization temperatures of the layers 32A and 32B are preferably lower than the crystallization temperature of the ferroelectric layers 22A and 22B constituting the memory cell located below. Specifically, the ferroelectric layers 22A and 22B are made of the material exemplified for the ferroelectric layer 22 of Table 2, and the ferroelectric layers 32A and 32B are made of the material exemplified for the ferroelectric layer 32 of Table 2. Can be configured.
[0275]
In the seventh embodiment, the sub memory unit SMUtwenty one~ SMUtwenty fourIs connected to the sub memory unit SMU via the interlayer insulating layer 26.11~ SMU14Are stacked on top of each other. Sub memory unit SMUtwenty two, SMUtwenty fourIs covered with an insulating film 36A. Also, the sub memory unit SMU11, SMU13Is formed above the semiconductor substrate 10 via an insulating layer 16. An element isolation region 11 is formed in the semiconductor substrate 10. The selection transistor TR11~ TR14, TRtwenty one~ TRtwenty fourConsists of a gate electrode 13, a gate insulating film 12, and source / drain regions 14. The first selection transistor TR11~ TR14One source / drain region 14 is connected to the bit line BL via the contact hole 15.1It is connected to the. Further, the second selection transistor TRtwenty one~ TRtwenty fourOne source / drain region 14 is connected to the bit line BL via the contact hole 15.2It is connected to the.
[0276]
The first selection transistor TR11, TR13Source / drain region 14 and the second selection transistor TRtwenty one, TRtwenty threeThe other source / drain region 14 is connected to the common node CN via a connection hole 18 provided in the opening 17 formed in the insulating layer 16.11, CN13, CNtwenty one, CNtwenty threeIt is connected to the. Further, the first selection transistor TR12, TR14Source / drain region 14 and the second selection transistor TRtwenty two, TRtwenty fourThe other source / drain region 14 is shared by a connection hole 18, a connection part 25 formed on the insulating layer 16, and a connection hole 28 provided in an opening part 27 formed in the interlayer insulating layer 26. Node CN12, CN14, CNtwenty two, CNtwenty fourIt is connected to the.
[0277]
In the nonvolatile memory according to the seventh embodiment, the sub memory unit SMU13, SMU14, SMUtwenty three, SMUtwenty fourIs a sub-memory unit SMU in the schematic partial sectional view of FIG.11, SMU12, SMUtwenty one, SMUtwenty twoAre adjacent to each other in the vertical direction.
[0278]
And each memory cell MC1nm, MC2nmOne bit is stored as data at (n = 1 to 4, m = 1 to 8). In this case, the word line WL1nIs selected, the sub memory unit SMU1nIs accessed and the bit line BL1Only, a potential corresponding to the stored data appears. The bit line BL connected to the same sense amplifier SA2Is supplied with an intermediate reference potential between the read potential of data “1” and the read potential of data “0”. On the other hand, word line WL2nIs selected, the sub memory unit SMU2nIs accessed and the bit line BL2Only, a potential corresponding to the stored data appears. The bit line BL connected to the same sense amplifier SA1Is supplied with an intermediate reference potential between the read potential of data “1” and the read potential of data “0”. In such a configuration, the signal amount (potential difference) is about half that of the configuration described below, and the operation margin is reduced due to variations in the reference potential, but the degree of integration of the nonvolatile memory is about Doubled.
[0279]
Alternatively, a pair of memory cells (MC11m, MC21m), (MC12m, MC22m), (MC13m, MC23m), (MC14m, MC24mComplementary data is stored. That is, eight selection transistors TR11~ TR14, TRtwenty one~ TRtwenty fourAnd 64 memory cells MC1nm, MC2nmThus, one memory unit (access unit unit) is constructed and stores 32 bits.
[0280]
In an actual non-volatile memory, a set of non-volatile memories storing 32 bits or 64 bits is arranged in an array as an access unit unit.
[0281]
Since the operation of the nonvolatile memory according to the seventh embodiment can be the same as the operation described in the second or fifth embodiment, detailed description thereof is omitted.
[0282]
The memory cell MC11M, MC12M, MC13M, MC14M, MC21M, MC22M, MC23M, MC24MFor example,
-Formation of the first electrode material layer constituting the first electrode 21A
Formation of a ferroelectric thin film that constitutes the ferroelectric layer 22A
Patterning of the first electrode material layer constituting the first electrode 21A and the ferroelectric thin film constituting the ferroelectric layer 22A
Formation and patterning of the second electrode material layer constituting the second electrode 23
Formation of a ferroelectric thin film that constitutes the ferroelectric layer 22B
Heat treatment for promoting crystallization of the ferroelectric thin film constituting the ferroelectric layer 22A and the ferroelectric layer 22B
-Formation and patterning of the first electrode material layer constituting the first electrode 21B
After going through the process, MC11M, MC13M, MC21M, MC23MAfter forming
Formation of the interlayer insulating layer 26
-Formation of the first electrode material layer constituting the first electrode 31A
Formation of a ferroelectric thin film that constitutes the ferroelectric layer 32A
Patterning of the first electrode material layer constituting the first electrode 31A and the ferroelectric thin film constituting the ferroelectric layer 32A
Formation and patterning of the second electrode material layer constituting the second electrode 33
-Formation of a ferroelectric thin film constituting the ferroelectric layer 32B
Heat treatment for promoting crystallization of the ferroelectric thin film constituting the ferroelectric layer 32A and the ferroelectric layer 32B
Formation and patterning of the first electrode material layer constituting the first electrode 31B
After going through the process, MC12M, MC14M, MC22M, MC24MCan be obtained.
[0283]
Note that the nonvolatile memory of the seventh embodiment may be changed as shown in an equivalent circuit in FIG. In this case, the critical dimension of the memory array configuration is the plate line PLmThe dimension in the row direction is defined based on the minimum pitch of one plate line, and one bit line1, BL24 bits are stored in the area surrounded by. Therefore, the critical dimension is 2F2It is. Four word lines WL1~ WLFourAnd 8 plate lines PLMThe row address is selected by the two-dimensional matrix. In other words, 32-bit access in the row direction is possible by four word lines and eight plate lines, and the number of drivers required for selecting a row address may be 0.375 per address. Therefore, as compared with the conventional memory cell structure, driving signal lines can be greatly reduced, and peripheral circuits can be greatly reduced.
[0284]
(Embodiment 8)
Embodiment 8 relates to a nonvolatile memory according to a seventh aspect of the present invention. Specifically, the memory unit in the nonvolatile memory according to the eighth embodiment has a structure disclosed in Japanese Patent Laid-Open No. 9-121022. FIG. 21 shows a circuit diagram of the nonvolatile memory according to the eighth embodiment. Furthermore, FIG. 22 shows a schematic partial cross-sectional view of the nonvolatile memory according to the eighth embodiment.
[0285]
The nonvolatile memory according to the eighth embodiment is a memory cell MC including a capacitor unit having a ferroelectric layer.1MOr MC2M(For example, M = 4) is a plurality of arranged memory units MU1Or MU2And has a structure in which disturbance is generated in a non-selected memory cell when the selected memory cell is accessed. The power supply voltage circuit 60 is connected to the capacitor unit and has an output having a negative temperature characteristic. Here, that the output has a negative temperature characteristic means a characteristic that the output voltage decreases (decreases) as the operating temperature of the nonvolatile memory increases. Specifically, the memory cell MC1M, MC2MOne end of each capacitor portion constituting the bit line BL1, BL2And the other end is a plate line PLM(M = 4) connected to the bit line BL1, BL2Is connected to the power supply voltage circuit 60 (specifically, included in the sense amplifier SA), and the plate line PLMIs connected to a power supply voltage circuit 60 (specifically, included in the plate line decoder / driver PD).
[0286]
Alternatively, the nonvolatile memory according to the eighth embodiment has the bit line BL.1And selection transistor TR1And M (however, in the eighth embodiment, M = 4) memory cells MC1m(M = 1, 2, 3, 4) and M plate lines PLm(M = 1, 2, 3, 4). And each memory cell MC1mConsists of a first electrode (lower electrode) 21, a ferroelectric layer 22, and a second electrode (upper electrode) 23, and is a memory cell MC.1mThe first electrode 21 of the capacitor part constituting the memory unit MU1Common first electrode 21 (common node CN)1May be referred to as a select transistor TR1Via the bit line BL1The second electrode 23 is connected to the plate line PLmIt is connected to the. Memory cell MC1mIs covered with an insulating film 26A.
[0287]
Alternatively, the nonvolatile memory according to the eighth embodiment has the bit line BL.2And selection transistor TR2And M (however, in the eighth embodiment, M = 4) memory cells MC2m(M = 1, 2, 3, 4) and M plate lines PLm(M = 1, 2, 3, 4). And each memory cell MC2mConsists of a first electrode 21 (lower electrode), a ferroelectric layer 22 and a second electrode (upper electrode) 23, and is a memory cell MC.2mThe first electrode 21 of the capacitor part constituting the memory unit MU2Common first electrode 21 (common node CN)2May be referred to as a select transistor TR2Via the bit line BL2The second electrode 23 is connected to the plate line PLmIt is connected to the. In the schematic partial cross-sectional view of FIG. 22, these bit lines BL2, Selection transistor TR2And memory cell MC2mThe bit line BL1, Selection transistor TR1And memory cell MC1mAnd adjacent to each other in the direction perpendicular to the paper surface.
[0288]
Memory cell MC2mPlate line atmIs a memory cell MC1mPlate line atmAnd is connected to a plate line decoder / driver PD. The selection transistor TR1, TR2Are connected to a common word line WL, and the word line WL is connected to a word line decoder / driver WD. Furthermore, the bit line BL1, BL2Are connected to the sense amplifier SA.
[0289]
In FIG. 22, the transistor for selection TR1And memory cell MC1mAnd bit line BL1Selection transistor TR 'adjacent in the extending direction of1And memory cell MC '1mA part of is shown together. Bit line BL1Memory cells MC adjacent to each other in the extending direction1m, MC ’1mBit line BL at ...1Are standardized.
[0290]
The paired memory cells MC1m, MC2mComplementary data is stored in (m = 1, 2, 3, 4).
[0291]
An example of a method for reading data from the nonvolatile memory according to Embodiment 8 will be described below. As an example, a pair of memory cells MC11, MCtwenty oneData is read from the memory cell MC11The data “1” is stored in the memory cell MC.twenty oneAssume that data “0” is stored in. FIG. 23 shows operation waveforms. In FIG. 23, the numbers in parentheses correspond to the numbers of the steps described below.
[0292]
(8-1) In the standby state, all bit lines, all word lines, and all plate lines are grounded. Then, a ground line (not shown) and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0293]
(8-2) At the start of data reading, the word line WL is set to the high level to thereby select the transistor TR.1, TR2Is turned on. In addition, the selected plate line PL1VCCIs applied to the non-selected plate line PLm(1/2) V in (m = 2, 3, 4)CCIs applied. As a result, the memory cell MC composed of the capacitor portion storing the data “1”.11As a result, inverted charges are released from the bit line BL.1, BL2A potential difference occurs between the two. Next, the sense amplifier SA is activated and the bit line BL is activated.1, BL2The potential difference between is read as data.
[0294]
(8-3) After that, the bit line BL1, BL2Is charged / discharged by the sense amplifier SA, and the bit line BL1VCCBit line BL2Is applied with 0 volts. As a result, the memory cell MCtwenty oneThe data “0” is written again in.
[0295]
(8-4) Then, plate line PL1By setting the voltage to 0 volts, the memory cell MC11The data “1” is written again in.
[0296]
(8-5) To finish reading data, the bit line BL1, BL2Is discharged to 0 volts and the plate line PLmDischarge (m = 2, 3, 4) to 0 volts.
[0297]
If the above sequence is followed, unselected memory cells MC1m, MC2mThe disturbance applied to the capacitor section at (m = 2, 3, 4) is always (1/2) V.CCThe following is suppressed.
[0298]
Bit line BL included in sense amplifier SA1, BL1The plate line PL included in the power supply voltage circuit 60 and the plate line decoder / driver PD for applying a voltage toMAlthough the power supply voltage circuit 60 for applying a voltage to the output has a negative temperature characteristic, a configuration example of the power supply voltage circuit 60 will be described below.
[0299]
As shown in the circuit diagram of FIG. 24A, the power supply voltage circuit 60 includes a reference voltage circuit 61 and a reference voltage output from the reference voltage circuit 61 [for example, Vcc(1/2) Vcc] And a circuit that applies negative feedback to the output voltage from the comparator 70 in accordance with the output voltage from the comparator 70, for example, a PMOS FET 73 according to the comparison result. It consists of a feedback loop to be controlled. Specifically, the power supply voltage circuit 60 includes a reference voltage circuit 61, a comparator 70 to which the reference voltage output from the reference voltage circuit 61 is input to the first input unit 61, and an output voltage from the comparator 70. Is input to the gate portion, and the drain region is composed of the PMOS type FET 73 connected to the second input portion 72 and the capacitor portion of the comparator 70. Specifically, the drain region of the PMOS FET 73 is the bit line BL.1, BL2Or plate line PLmIt is connected to the. The comparator 70 can be composed of, for example, a current mirror differential amplifier.
[0300]
V to the load connected to the outputDLWhen a transient current flows from the terminal 74 toward the ground, the PMOS FET 73 acts as a certain impedance, and the drain voltage of the PMOS FET 73 fluctuates to the negative side. When the output voltage starts to become lower than the reference voltage, the gate voltage of the PMOS FET 73 becomes lower, and the PMOS FET 73 is turned on, and starts to charge the output while supplying current to the load. When the battery is charged to a certain level and the output voltage starts to become higher than the reference voltage, the gate voltage of the PMOS FET 73 increases this time, the PMOS FET 73 is turned off, and charging is stopped. As a result, the output voltage from the PMOS FET 73 [eg, Vcc(1/2) Vcc] Can be stabilized.
[0301]
As shown in the circuit diagram of FIG. 24B, the reference voltage circuit 61 has one end at the power source V.DDAnd a second resistance element 63 having one end connected to the other end of the first resistance element 62 and the other end grounded. The first resistance element 62 and the first resistance element 62 The reference voltage is output from the connection portion with the two resistance elements 63. The first resistance element 62 is made of a resistor, and the second resistance element 63 is made of at least one PMOS FET whose drain and gate are short-circuited.
[0302]
In the example shown in FIG. 24B, the second resistance element 63 has a structure in which three PMOS FETs are connected in series, and the threshold voltage of each PMOS FET is set to VthWhen the resistance value of the first resistance element 62 is sufficiently high, the output reference voltage is 3VthIt becomes. MOS type threshold voltage VthGenerally has a negative temperature characteristic (ie, the resistance value decreases as the temperature increases). By adjusting the number of PMOS FET stages constituting the second resistance element 63 and the impurity concentration of various semiconductor regions constituting the PMOS FET, the second resistance element 63 has a desired resistance value and a desired negative value. Temperature characteristics can be given.
[0303]
FIG. 25A shows another type of reference voltage circuit 61A. In the reference voltage circuit 61A, the first resistance element 64 and the second resistance element 65 have negative temperature characteristics (that is, the resistance value decreases as the temperature rises), and the second resistance element The absolute value of the temperature change amount of the resistance value of 65 is larger than the absolute value of the temperature change amount of the resistance value of the first resistance element 64. Specifically, the first resistance element 64 and the second resistance element 65 are constituted by resistors. More specifically, for example, the first resistance element 64 is made of a semiconductor layer doped with impurities (for example, a polysilicon layer), and the second resistance element 65 is a semiconductor constituting the first resistance element 64. The semiconductor layer (for example, a polysilicon layer) doped with an impurity having a lower concentration than the impurity concentration of the layer may be used. Alternatively, the first resistance element 64 made of a Si—Ge semiconductor layer in which Ge is ion-implanted into the polysilicon layer to narrow the band gap and thereby the temperature change amount is small, and the Si semiconductor layer (specifically, the polysilicon layer). The reference voltage circuit 61 </ b> A can also be configured from the second resistance element 65 made of a layer. With this configuration, when the operating temperature of the nonvolatile memory rises, the voltage drop in the second resistance element 65 becomes smaller than before the operating temperature rises, and as a result, the voltage is output from the reference voltage circuit 61A. The reference voltage decreases.
[0304]
FIG. 25B shows still another type of reference voltage circuit 61B. In the reference voltage circuit 61B, the first resistance element 66 has a positive temperature characteristic (that is, the resistance value increases as the temperature rises), and the second resistance element 67 has a negative temperature characteristic. (Ie, the resistance value decreases as the temperature increases). Specifically, the first resistance element 66 is composed of a PMOS FET whose gate is grounded, and the second resistance element 67 is composed of a resistor composed of a semiconductor layer doped with impurities. The first resistance element 66 does not depend on the voltage, the resistance value of the first resistance element 66 (specifically, the value of the channel resistance) changes linearly, and has a positive temperature characteristic. Therefore, with this configuration, when the operating temperature of the nonvolatile memory increases, the voltage drop in the second resistance element 67 becomes smaller than before the operating temperature rises. As a result, the output from the reference voltage circuit 61B The reference voltage is reduced.
[0305]
As the output voltage from the power supply voltage circuit, if the operating temperature of the nonvolatile memory is 1.5 volts when the operating temperature is 20 ° C. and 1.0 volts when the operating temperature is 105 ° C., the capacitor portion in the memory cell at any operating temperature 6μC / cm2The above signal charges can be held, and data destruction in non-selected memory cells does not occur.
[0306]
The power supply voltage circuit and various reference voltage circuits described above can be manufactured by a known method. In some cases, the power supply voltage circuit can be configured from only one of the reference voltage circuits 61, 61A, 61B. Further, the power supply voltage circuit may be included only in the sense amplifier SA, may be included only in the plate line decoder / driver PD, or the output voltage from the power supply voltage circuit may be included in the sense amplifier SA and / or the plate line decoder. / It may be configured to be supplied to the driver PD. The same applies to the nonvolatile memory described in the following embodiments.
[0307]
In the nonvolatile memory according to the eighth embodiment, a pair of memory cells MC1m, MC2mAs an example, a reference potential intermediate between the read potential of data “1” and the read potential of data “0” is applied to the reference-side bit line using, for example, a dummy cell. Thus, it is possible to store one bit for each memory cell. A circuit diagram in this case is shown in FIG. Unlike the configuration shown in FIG. 21, in the modified example of this nonvolatile memory, the transistor for selection TR1And selection transistor TR2Each of which is a word line WL1And WL2Connected to these word lines WL1, WL2Are connected to a word line decoder / driver WD.
[0308]
Note that the structure of the memory unit or sub-memory unit in the nonvolatile memory described in Embodiments 1 to 7 can be applied to the nonvolatile memory described in Embodiment 8.
[0309]
(Embodiment 9)
Embodiment 9 relates to a nonvolatile memory according to an eighth aspect of the present invention. The memory unit in the nonvolatile memory according to the ninth embodiment is specifically the same as the memory unit described in the eighth embodiment, and a schematic partial cross-sectional view thereof is the same as that shown in FIG. . Therefore, detailed description of the memory unit is omitted.
[0310]
A circuit diagram of the nonvolatile memory according to Embodiment 9 is shown in FIG. In the nonvolatile memory according to the ninth embodiment, the memory cell MC1M, MC2MOne end of each of the capacitor portions constituting the bit line BL1, BL2And the other end is a plate line PLmIt is connected to the. And the bit line BL1, BL2Is connected to a clamp circuit 80 having a negative temperature characteristic of a clamp voltage (clamp potential). In such a configuration, the sense amplifier SA does not need to include the power supply voltage circuit 60 described in the eighth embodiment. When the power supply voltage circuit 60 described in the eighth embodiment is included in the sense amplifier SA, if the current supply capability of the power supply voltage circuit is not sufficient, unnecessary noise is generated, and there is a risk of erroneous data reading. In such a case, a conventional sense amplifier SA is used as the sense amplifier SA, and the bit line BL is used.1, BL2The clamp circuit 80 for clamping the voltage (potential) of the bit line BL1, BL2Connect to
[0311]
As shown in the circuit diagram of FIG. 28, the clamp circuit 80 having a negative temperature characteristic of the clamp voltage has a structure in which a PMOS FET 81 whose drain and gate are short-circuited is connected in series. Can be configured. By adjusting the number of stages of the PMOS type FET 81 constituting the clamp circuit 80 and the impurity concentration of various semiconductor regions constituting the PMOS type FET, a desired clamp voltage value and a desired negative temperature characteristic are given to the clamp circuit 80. Can do.
[0312]
Such a clamp circuit 80 having a negative temperature characteristic of the clamp voltage is connected to the bit line BL.1, BL2When the operating temperature of the nonvolatile memory is high, the bit line is clamped at a high voltage (potential), and when the operating temperature is low, the bit line is clamped at a low voltage (potential). Therefore, even if the operating temperature of the nonvolatile memory becomes high and the coercive voltage decreases, the voltage (potential) of the bit line can be clamped to a low voltage (potential). As a result, the capacitor portion in the non-selected memory cell The charge reversal can be prevented.
[0313]
The power supply voltage circuit for applying a voltage to the plate line desirably has a negative temperature characteristic at the output. Specifically, the power supply voltage circuit 60 and various reference voltage circuits 61, 61A, 61B described in the eighth embodiment are desirably provided in the nonvolatile memory of the ninth embodiment.
[0314]
Note that the non-volatile memory of the ninth embodiment can have the same configuration as that of the modification of the non-volatile memory of the eighth embodiment.
[0315]
The structure of the memory unit or the sub memory unit in the nonvolatile memory described in Embodiments 1 to 7 can be applied to the nonvolatile memory described in Embodiment 9.
[0316]
(Embodiment 10)
Embodiment 10 relates to a ninth aspect and a nonvolatile memory according to the tenth aspect of the present invention. A circuit diagram of the nonvolatile memory according to Embodiment 10 is shown in FIG. 29, a schematic layout of various transistors constituting the nonvolatile memory is shown in FIG. 30, and a schematic partial sectional view of the nonvolatile memory is shown in FIG. 31 and FIG. In FIG. 30, various transistor regions are surrounded by dotted lines, active regions and wirings are indicated by solid lines, and gate electrodes or word lines are indicated by alternate long and short dash lines. 31 is a schematic partial cross-sectional view taken along line AA in FIG. 30, and is a schematic partial cross-sectional view of the nonvolatile memory shown in FIG. The partial cross-sectional view is a schematic partial cross-sectional view taken along line BB in FIG.
[0317]
The nonvolatile memory according to the tenth embodiment is a so-called gain cell type nonvolatile memory, and includes a bit line BL and a writing transistor (a constituent element in the nonvolatile memory according to the tenth aspect of the present invention. TR is a selection transistor in the nonvolatile memory according to the ninth aspect of the inventionWAnd M memory cells MC (where M ≧ 2 and M = 8 in the tenth embodiment).MA memory unit MU composed of the following and M plate lines PLMIt is comprised from the memory unit MU which consists of. And each memory cell MCMIncludes a first electrode 21, a ferroelectric layer 22, and a second electrode 23, and constitutes a memory unit MU.MThe first electrode 21 is common in the memory unit MU, and the common first electrode (common node CN) is the write transistor TR.WConnected to the bit line BL through the memory cell MCmThe second electrode 23 constituting the plate line PLmIt is connected to the. Memory cell MCMIs covered with an insulating film 26A. Note that the number (M) of the memory cells constituting the memory unit MU of the nonvolatile memory is not limited to eight. In general, it is sufficient that M ≧ 2 is satisfied, and a power of 2 (M = 2, 4, 4). 8, 16...
[0318]
Further, the nonvolatile memory of Embodiment 10 includes a signal detection circuit that detects a potential change of the common first electrode and transmits the detection result to the bit line as a current or a voltage. Alternatively, the detection transistor TRSAnd reading transistor TRRIt has. The signal detection circuit includes a detection transistor TRSAnd reading transistor TRRIt is composed of Then, the detection transistor TRSOne end of theccIs connected to a wiring (for example, a power supply line composed of an impurity layer), and the other end is a reading transistor TR.RConnected to the bit line BL through the memory cell MCmWhen the data stored in is read, the reading transistor TRRIs rendered conductive, and each memory cell MCmTransistor TR for detection based on the potential generated at the common first electrode (common node CN) based on the data stored inSIs controlled.
[0319]
Specifically, the various transistors are composed of MOS type FETs, and write transistors (selection transistors) TRWOne source / drain region is connected to the bit line BL through a contact hole 15 formed in the insulating layer 16, and the other source / drain region is provided in an opening 17 formed in the insulating layer 16. Further, the common first electrode (common node CN) is connected through the connection hole 18. Also, the detection transistor TRSOne source / drain region of the transistor has a predetermined potential VccThe other source / drain region is connected to a wiring having a read transistor TRRAre connected to one of the source / drain regions. More specifically, the detection transistor TRSThe other source / drain region and the reading transistor TRROne of the source / drain regions occupies one source / drain region. Further, the reading transistor TRRThe other source / drain region is connected to the bit line BL through the contact hole 15, and is further connected to the common first electrode (the common node CN or the write transistor TR).WThe other source / drain region is a connection hole 18A provided in the opening 17A and the word line WL.SDetection transistor TR viaSConnected to the gate electrode. Also, the writing transistor TRWWord line WL connected to the gate electrode ofWAnd reading transistor TRRWord line WL connected to the gate electrode ofRAre connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD. Further, the bit line BL is connected to the sense amplifier SA.
[0320]
First, a data write operation to the nonvolatile memory according to the tenth embodiment will be described below. As an example, plate wire PL1Memory cell MC connected to1Data shall be written to FIG. 33 shows operation waveforms. In FIG. 33 and FIG. 34 described later, the numbers in parentheses correspond to the numbers of steps to be described below.
[0321]
(10-1A) In the standby state, the bit lines, word lines, and all plate lines are at 0 volts. Furthermore, the common node CN is also floating at 0 volts.
[0322]
(10-2A) At the start of data writing, the selected plate line PL1The potential of VccUnselected plate line PLkThe potential of (k = 2, 3... 8) is set to (1/2) V.ccAnd As a result, the potential of the common node CN in the floating state becomes the plate line PL.M(1/2) V due to coupling withccIt rises to the vicinity. When data “1” is written to the selected memory cell, the potential of the bit line BL is set to VccWhen data “0” is written, the potential of the bit line BL is set to 0 volts.
[0323]
(10-3A) Thereafter, the writing transistor TRWIs turned on. As a result, the potential of the common node is V V when data “1” is written to the selected memory cell.ccThus, when data “0” is written, it becomes 0 volt. Select plate line PL1VccTherefore, when the potential of the common node is 0 volt, data “0” is written in the selected memory cell. On the other hand, the potential of the common node is VccIn this case, no data is written in the selected memory cell.
[0324]
(10-4A) Next, the selected plate line PL1Is set to 0 volts. Common node potential is VccIn this case, data “1” is written in the selected memory cell. When data “0” is already written in the selected memory cell, no change occurs in the selected memory cell.
[0325]
(10-5A) Thereafter, the bit line BL is applied with 0 volt.
[0326]
(10-6A) Furthermore, non-selected plate line PLkIs 0 volt, and the writing transistor TRWIs turned off.
[0327]
Other memory cells MCmWhen writing data in (m = 2, 3... 8), the same operation is repeated. In such a write operation, the non-selected memory cell MCk(± 1/2) VccDisturbance occurs but VccBy appropriately setting the value of the unselected memory cell MCkCan reliably prevent data destruction.
[0328]
Next, the operation of reading data from the nonvolatile memory of Embodiment 10 and rewriting the data will be described below. As an example, plate wire PL1Memory cell MC connected to1It is assumed that data is read from and data is rewritten. FIG. 34 shows operation waveforms.
[0329]
(10-1B) In the standby state, the bit lines, word lines, and all plate lines are at 0 volts. Furthermore, the common node CN is also floating at 0 volts.
[0330]
(10-2B) When reading data, select plate line PL1VccIs applied. At this time, the selected memory cell MC1If data “1” is stored in the ferroelectric layer, polarization inversion occurs in the ferroelectric layer, the amount of stored charge increases, and the potential of the common node CN increases. On the other hand, the selected memory cell MC1If data “0” is stored in the ferroelectric layer, polarization inversion does not occur in the ferroelectric layer, and the potential of the common node CN hardly increases. That is, the common node CN is connected to a plurality of unselected plate lines PL via the ferroelectric layers of the unselected memory cells.kTherefore, the potential of the common node CN is kept at a level relatively close to 0 volts. In this way, the selected memory cell MC1The potential of the common node CN changes depending on the data stored in the memory. Therefore, an electric field sufficient for polarization inversion can be applied to the ferroelectric layer of the selected memory cell.
[0331]
(10-3B) Next, the bit line BL is brought into a floating state, and the read transistor TRRIs turned on. On the other hand, the selected memory cell MC1Transistor TR for detection based on the potential generated at the common first electrode (common node CN) based on the data stored inSIs controlled. Specifically, the selected memory cell MC1If a high potential is generated at the common first electrode (common node CN) based on the data stored in the detection transistor TR,SBecomes conductive, and the detection transistor TRSOne source / drain region of the transistor has a predetermined potential VccIs connected to the wiring having the detection transistor TR.SAnd reading transistor TRRA current flows through the bit line BL through the bit line, and the potential of the bit line BL rises. That is, the potential change of the common first electrode (common node CN) is detected by the signal detection circuit, and the detection result is transmitted to the bit line BL as a voltage (potential). Here, the detection transistor TRSThreshold of Vth, Detection transistor TRSThe potential of the gate electrode (that is, the potential of the common node CN) is VgThen, the potential of the bit line BL is approximately (Vg-Vth) The detection transistor TRSIs a depletion type NMOSFET, the threshold VthTakes a negative value. Thereby, a stable sense signal amount can be ensured regardless of the load of the bit line BL. The detection transistor TRSCan also be constructed from PMOSFETs.
[0332]
(10-4B) Next, the reading transistor TRRIs turned off. Then, the potential of the bit line BL is latched by the sense amplifier SA connected to the bit line BL, the sense amplifier SA is activated to amplify the data, and the data read operation is completed.
[0333]
As a result of the above operation, data stored in the selected memory cell is once destroyed, so that a data rewrite operation is performed.
[0334]
(10-5B) For this purpose, first, the bit line BL is charged / discharged by the sense amplifier SA, and the bit line BL is charged to VccOr apply 0 volts.
[0335]
(10-6B) Next, non-selected plate line PLkThe potential of (k = 2, 3... 8) is set to (1/2) V.ccAnd
[0336]
(10-7B) Thereafter, the writing transistor TRWIs turned on. As a result, the potential of the common node CN becomes equal to the potential of the bit line BL. That is, the selected memory cell MC1When the data stored in “1” is “1”, the potential of the common node CN is VccThe selected memory cell MC1When the data stored in is “0”, the potential of the common node CN is 0 volts. Selection plate line PL1The potential of V is VccTherefore, when the potential of the common node CN is 0 volt, the selected memory cell MC1The data “0” is rewritten to.
[0337]
(10-8B) Next, the selected plate line PL1Is set to 0 volts. As a result, the selected memory cell MC1When the data stored in “1” is “1”, the potential of the common node CN is VccTherefore, the data “1” is rewritten. Selected memory cell MC1If data “0” has already been rewritten in the memory cell, no change occurs in the selected memory cell.
[0338]
(10-9B) Thereafter, the bit line BL is set to 0 volts.
[0339]
(10-10B) Finally, unselected plate line PLkIs 0 volt, and the writing transistor TRWIs turned off.
[0340]
Other memory cells MCmWhen data is read from (m = 2, 3,..., 8) and rewritten, the same operation is repeated.
[0341]
In the above-described step (10-2B), the number (M) of the memory cells constituting the memory unit MU applies a sufficiently large electric field to the ferroelectric layer of the selected memory cell, and reliably The number must be such that polarization inversion occurs. That is, if the value of M is too small, in the step (10-2B), the selected plate line PL1VccIs applied, the potential of the first electrode in a floating state is greatly increased due to the coupling between the second electrode and the first electrode, and the gap between the second electrode and the first electrode is increased. A sufficient electric field is not formed, and polarization inversion does not occur in the ferroelectric layer. On the other hand, the potential appearing on the first electrode (referred to as signal potential) is obtained by dividing the amount of accumulated charge by the load capacitance. Therefore, if the value of M is too large, the potential appearing on the first electrode becomes too low.
[0342]
FIG. 35 shows the result of simulating the relationship between the value of M and the signal potential. Here, the relationship between the number (M) of memory cells and the signal potential in the circuit shown in FIG. 29 was obtained based on the hysteresis measurement value of the ferroelectric layer in the memory cell. The area of the ferroelectric layer constituting each memory cell is 0.5 μm.2And load capacitance other than the memory cell of the common node CN (mainly, the detection transistor TRS2fF, power supply voltage VccWas 2.5 volts.
[0343]
Selection plate line PL1VccWhen data “1” is stored in the selected memory cell when an electric field is applied, an electric field is generated in the direction of inverting the polarization of the ferroelectric layer between the first electrode and the second electrode. Accordingly, the signal potential from such a selected memory cell (the potential appearing on the first electrode in the floating state, and the detection transistor TRSPotential V applied to the gate electrode ofg) Is higher than when data “0” is stored. Then, the greater the difference between the signal potential when the data “1” is stored and the signal potential when the data “0” is stored, the higher the reliability of data reading.
[0344]
When the value of M is 1, it is equivalent to the circuit shown in FIG. 57B, and as a result of the load capacitance at the common node CN being too small, the signal potential when data “1” is stored and the data “ The signal potential when “0” is stored rises to about 2.2 volts, and the selected plate line PL1V applied toccThe potential difference between (= 2.5 volts) is only about 0.3 volts. Therefore, the polarization inversion of the ferroelectric layer is insufficient, and it becomes difficult to read data from the selected memory cell.
[0345]
On the other hand, when the value of M is 2 or more, the selected plate line PL is selected in the selected memory cell.1V applied toccThe potential difference between (= 2.5 volts) and the signal potential (indicated by “signal amount” in FIG. 35) becomes sufficiently large, and data can be reliably read from the selected memory cell. As the value of M increases, the load capacity of the common node CN increases, and when the value of M exceeds a certain level, this time, the selected plate line PL1V applied toccThe value of the signal amount, which is the potential difference between the signal potential and the signal potential, starts to decrease.
[0346]
As described above, it has been found that there is an optimum value for M, and the optimum value for M is 2 ≦ M ≦ 128, preferably 4 ≦ M ≦ 32.
[0347]
The structure of the memory unit described in Embodiment 1 can be applied to the nonvolatile memory in Embodiment 10, and the nonvolatile memory described in Embodiment 8 and Embodiment 9 can be applied to Embodiment 10. It can also be applied to.
[0348]
(Embodiment 11)
Embodiment 11 relates to a nonvolatile memory according to an eleventh aspect of the present invention. A circuit diagram of the nonvolatile memory according to Embodiment 11 is shown in FIG. 36, and a schematic layout of various transistors constituting the nonvolatile memory is shown in FIG. In FIG. 37, various transistor regions are surrounded by dotted lines, active regions and wirings are indicated by solid lines, and gate electrodes or word lines are indicated by alternate long and short dash lines.
[0349]
The nonvolatile memory according to the eleventh embodiment is also a so-called gain cell type nonvolatile memory, and includes a bit line BL and a write transistor TR.WAnd M memory cells MC (where M ≧ 2 and M = 8 in the eleventh embodiment).MN memory units MU (where N ≧ 2 and N = 2 in the eleventh embodiment)1, MU2And N selection transistors TR1, TR2And N memory units MU1, MU2Memory cells MC constituting each of the1m, MC2mPlate lines PL common to allmIt is composed of
[0350]
And each memory cell MCmIs composed of the first electrode 21, the ferroelectric layer 22, and the second electrode 23. The nth (n = 1, 2,... N, and in the eleventh embodiment, n = 1, 2) Memory unit MU1, MU2Memory cell MC constituting1M, MC2MThe first electrode 21 of the nth memory unit MU1, MU2And the common first electrode (common node CN1, CN2) Is the nth selection transistor TR1, TR2And writing transistor TRWThe second electrode 23 is connected to the bit line BL via the common plate line PL.mIt is connected to the. Note that the memory unit MU of the nonvolatile memory1, MU2The number (M) of memory cells constituting the memory cell is not limited to eight, and generally, it is sufficient if M ≧ 2 is satisfied, and a power number of 2 (M = 2, 4, 8, 16,...). It is preferable. Also, the number of N is not limited to 2, and can be a power of 2, for example (2, 4, 8,...).
[0351]
Furthermore, the nonvolatile memory according to the eleventh embodiment includes a detection transistor TR.SAnd reading transistor TRRIt has. Then, the detection transistor TRSOne end of theccIs connected to a wiring (a power supply line composed of an impurity layer), and the other end is a reading transistor TR.RConnected to the bit line BL via the nth memory unit MU1, MU2Each memory cell MC comprising1m, MC2mWhen reading the data stored in the memory, the nth selection transistor TR1, TR2And reading transistor TRRIs rendered conductive, and each memory cell MC1m, MC2mBased on the data stored in the common first electrode (common node CN1, CN2), The detection transistor TRSIs controlled.
[0352]
Specifically, the various transistors are composed of MOS type FETs, and the writing transistor TRWOne source / drain region is connected to the bit line BL via the contact hole 15, and the other source / drain region is connected to the selection transistor TR via the connection hole 18B, a sub-bit line (not shown), and the connection hole 18C.1, TR2Are connected to one of the source / drain regions. The selection transistor TR1, TR2The other source / drain region of each of the memory units MU1, MU2Common first electrode (common node CN)1, CN2) And connection hole 181, 182Connected through. Further, the detection transistor TRSOne source / drain region of the transistor has a predetermined potential VccThe other source / drain region is connected to a wiring having a read transistor TRRAre connected to one of the source / drain regions. Further, the reading transistor TRRThe other source / drain region is connected to the bit line BL via the contact hole 15. Furthermore, each memory unit MU1, MU2Common first electrode (common node CN)1, CN2Or, the writing transistor TRWThe other source / drain region) of the detection transistor TRSTo the gate electrode via a sub-bit line and a connection hole 18A (not shown). Detection transistor TRSThe other source / drain region and the reading transistor TRROne of the source / drain regions occupies one source / drain region. Also, the writing transistor TRWWord line WL connected to the gate electrode ofWRead transistor TRRWord line WL connected to the gate electrode ofR, And a selection transistor TR1, TR2Word line WL connected to the gate electrode of1, WL2Are connected to a word line decoder / driver WD. On the other hand, each plate line PLmAre connected to a plate line decoder / driver PD. Further, the bit line BL is connected to the sense amplifier SA.
[0353]
Each memory unit MU1, MU2Since the structure can be substantially the same as the structure of the memory unit MU described in the tenth embodiment, detailed description thereof is omitted. Memory unit MU1Common first electrode (common node CN)1) Is a transistor for selection TR1Of the other source / drain region and the connection hole 18 provided in the insulating layer 16.1Connected through the memory unit MU2Common first electrode (common node CN)2) Is a transistor for selection TR2Of the other source / drain region and the connection hole 18 provided in the insulating layer 16.2Connected through. Also, the writing transistor TRWOne source / drain region and the reading transistor TRRThe other source / drain region is connected to a bit line BL formed on the lower insulating layer through a contact hole 15 provided in the lower insulating layer. Furthermore, the transistor for selection TR1, TR2One source / drain region, write transistor TRWOther source / drain region, detection transistor TRSGate electrode (word line WLS) Is connected to a sub-bit line (not shown) formed on the lower insulating layer via connection holes 18C, 18B, 18A provided in the lower insulating layer. Here, the sub-bit line extends on the lower insulating layer and is connected to the bit line BL.
[0354]
In the nonvolatile memory according to the eleventh embodiment, since a plurality of memory units are provided, the cell area per bit is further reduced as compared with the nonvolatile memory described in the tenth embodiment. Can do. That is, the size (occupied area) of the nonvolatile memory according to the eleventh embodiment is basically the plate line PL in one direction.MAnd the number (value of M), and in the direction orthogonal to the direction, the pitch and number of common nodes (value of N) are determined. The area (size) of the region of the semiconductor substrate occupied by the nonvolatile memory is the selection transistor TR.1, TR2It is mainly determined by the area (size) occupied by. Write transistor TRWRead transistor TRR, Detection transistor TRSMay be formed in an empty region of a semiconductor substrate, and the area of the empty region becomes wider as the number of memory units (N) and the number of memory cells (M) constituting the memory unit increase. Therefore, in this way, the writing transistor TRWRead transistor TRR, Detection transistor TRSIs formed in an empty region of the semiconductor substrate, the semiconductor substrate can be used very effectively.
[0355]
The data write operation, data read operation, and rewrite operation in the nonvolatile memory of the eleventh embodiment are performed by the selection transistor TR.1, TR2By the memory unit MU1, MU2With the addition of appropriate selection, the same operation as the data write operation, data read operation, and rewrite operation described in the nonvolatile memory of Embodiment 10 may be performed, and thus detailed description thereof is omitted.
[0356]
The number N of memory units is not limited to two. The structure of the memory unit of the nonvolatile memory when N = 4 can be the same as that shown in FIG. 6, for example. The structure of the memory unit described in Embodiments 2 to 7 can be applied to the nonvolatile memory in Embodiment 11, and the nonvolatile memory described in Embodiments 8 and 9 can be applied. The memory can be applied to the eleventh embodiment.
[0357]
In Embodiment 10 or 11, the predetermined potential of the wiring to which one end of the detection transistor is connected is VccFor example, it may be grounded. That is, the predetermined potential of the wiring to which one end of the detection transistor is connected may be 0 volts. However, in this case, the potential (Vcc) Appears on the bit line, the potential of the bit line is set to 0 volt at the time of rewriting, and when 0 volt appears on the bit line at the time of reading data in the selected memory cell, the potential of the bit line is set to V at the time of rewriting.ccIt is necessary to. For this purpose, a transistor TR as illustrated in FIG.IV-1, TRIV-2, TRIV-3, TRIV-4A kind of switch circuit (inversion circuit) composed of the above is arranged between the bit lines, and when reading data, the transistor TRIV-2, TRIV-4Is turned on, and the transistor TRIV-1, TRIV-3Can be turned on.
[0358]
(Embodiment 12)
Embodiment 12 relates to a nonvolatile memory according to the twelfth aspect of the present invention and a method for driving the nonvolatile memory according to the first configuration of the present invention. FIG. 39 shows a circuit diagram of the nonvolatile memory according to Embodiment 12, and FIG. 40 shows a schematic partial cross-sectional view.
[0359]
The nonvolatile memory of the twelfth embodiment is
(A-1) First bit line BL1When,
(B-1) N (in the twelfth embodiment, N ≧ 1, specifically N = 1) first selection transistors TR1NWhen,
(C-1) M memory cells (where M ≧ 2 and M = 4 in the twelfth embodiment), respectively.1nmN first sub-memory units SMU composed of (m = 1, 2,... M, n = 1, 2,... N)1NWhen,
(D-1) N first sub-memory units SMU1NN first sub-memory units SMU1nFirst memory cells MC constituting each of the1nmM plate lines PL common to (m = 1, 2,... M)m,
A first memory unit MU comprising1As well as
(A-2) Second bit line BL2When,
(B-2) N second selection transistors TR2NWhen,
(C-2) Each of the M second memory cells MC2nmN second sub-memory units SMU composed of2NWhen,
(D-2) N second sub-memory units SMU2NN second sub-memory units SMU2nSecond memory cells MC constituting each of the2nmAnd the first memory unit MU1M plate lines PL constitutingmM plate lines PL in commonm,
A second memory unit MU comprising2It is composed of
[0360]
In the twelfth to fifteenth embodiments, since N = 1, in the following, the subscripts “N” and “n” are omitted, and the first selection transistor TR is omitted.1NThe first selection transistor TR1And the first memory cell MC1nM, MC1nmThe first memory cell MC1M, MC1mAnd the first sub-memory unit SMU1NSub memory unit SMU1The second selection transistor TR2NThe second selection transistor TR2The second memory cell MC2nM, MC2nmTo the second memory cell MC2M, MC2mAnd the second sub-memory unit SMU2NTo the second sub-memory unit SMU2It expresses.
[0361]
In the schematic partial cross-sectional view of FIG. 40, these second bit lines BL2, Second selection transistor TR2And the second memory cell MC2mIs the first bit line BL1, First selection transistor TR1And the first memory cell MC1mAnd adjacent to each other in the direction perpendicular to the paper surface. In FIG. 40, the first selection transistor TR1And the first memory cell MC1mAnd bit line BL1First selection transistor TR 'adjacent in the extending direction of1And the first memory cell MC '1mA part of is shown together. Bit line BL1First memory cell MC adjacent in the extending direction of1m, MC ’1mBit line BL at ...1Are standardized.
[0362]
And each memory cell MC1m, MC2mConsists of a first electrode 21 (lower electrode), a ferroelectric layer 22, and a second electrode (upper electrode) 23. First memory unit MU1Nth (where n = 1, 2,... N, and n = 1 in the twelfth embodiment) the first sub-memory unit SMU1First memory cell MC constituting1mThe first electrode 21 of the nth first sub-memory unit SMU1Common first electrode 21 (common node CN).1) Is the nth first selection transistor TR.1Via the first bit line BL1The second electrode 23 is connected to the common plate line PLmIt is connected to the. On the other hand, the second memory unit MU2The second sub memory unit SMU of the nth (n = 1 in the twelfth embodiment)2Second memory cell MC constituting2mThe first electrode 21 of the nth second sub-memory unit SMU1Common first electrode 21 (common node CN).2) Is the nth second selection transistor TR2Through the second bit line BL2The second electrode 23 is connected to the common plate line PLmIt is connected to the.
[0363]
Memory cell MC2mPlate line atmIs a memory cell MC1mPlate line atmAnd is connected to a plate line decoder / driver PD. Further, the first selection transistor TR1The gate electrode of the word line WL1Connected to the second selection transistor TR2The gate electrode of the second word line WL2Connected to the word line WL1, WL2Are connected to a word line decoder / driver WD.
[0364]
The number of memory cells (M) constituting the sub memory unit of the nonvolatile memory is not limited to four. Generally, it is sufficient that M ≧ 2 is satisfied, and a power of 2 (M = 2, 4, 4). 8, 16...
[0365]
In the nonvolatile memory according to the twelfth embodiment, the first bit line BL is further reduced.1And the second bit line BL2Between the first memory cell MC1mAnd the second memory cell MC2mP latch circuits are provided for latching the data stored in each of the two. In the twelfth embodiment, N = 1 and P = 2N is satisfied. The (2n-1) th latch circuit latches data stored in the first memory cell constituting the nth first submemory unit, and the second nth latch circuit The data stored in the second memory cell constituting the nth second sub memory unit is latched. In the nonvolatile memory according to the twelfth embodiment, memory cells MC sharing a plate line (that is, paired)1m, MC2mEach bit (m = 1, 2,... M) stores 1-bit data.
[0366]
Specifically, the first bit line BL1And the second bit line BL2Between the first memory cell MC1mFirst latch circuit LC for latching data stored in1And the second memory cell MC2mA second latch circuit LC for latching the data stored in2Is provided. The first latch circuit LC1And the first bit line BL1Between the transistors TR for switchingSW11And the first latch circuit LC1And the second bit line BL2Between the transistors TR for switchingSW12Is arranged. On the other hand, the second latch circuit LC2And the first bit line BL1Between the transistors TR for switchingSW21And the second latch circuit LC2And the second bit line BL2Between the transistors TR for switchingSW22Is arranged. First sense amplifier SA1The first latch circuit LC1And the second sense amplifier SA.2The second latch circuit LC2However, the present invention is not limited to such a configuration. Switching transistor TRSW11, TRSW12The gate electrode of the first latch control line CL1Transistor TR for switchingSW21, TRSW22The gate electrode of the second latch control line CL2It is connected to the.
[0367]
The (2n-1) th latch circuit (specifically, in the twelfth embodiment, the first latch circuit LC1) To the nth first sub-memory unit SMU.1First memory cell MC constituting1mTo the second nth latch circuit (specifically, in the twelfth embodiment, the second latch circuit LC2) Based on the latched data, the nth second sub-memory unit SMU2Second memory cell MC constituting2mRewrite data to. Then, the first memory cell MC1mWhen the data stored in is read, the first selection transistor TR1Is turned on, and the second selection transistor TR2In the OFF state and the second bit line BL2A reference potential is applied to the second memory cell MC2mWhen reading the data stored in the second selection transistor TR2Is turned on, and the first selection transistor TR1In the off state and the first bit line BL1A reference potential is applied to.
[0368]
Latch circuit LC1A circuit diagram of this is illustrated in FIG. This latch circuit is composed of a combination of two CMOS inverters. Each CMOS inverter has a p-channel MOS transistor TRL.1And n-channel MOS transistor TRL2And p-channel MOS transistor TRLThreeAnd n-channel MOS transistor TRLFourIt is composed of The latch circuit includes a switching transistor TR.SW11, TRSW12, TRSW-A, TRSW-BIs provided. And this latch circuit LC1Sense enable signal Φp, ΦnIs activated by receiving the bit line BL.1Bit line potential and bit line BL2The analog potential of the bit line is converted into binary data (for example, VccAnd 0 volt) and can be held (latched). The latch circuit LC2Can be configured similarly.
[0369]
A method for driving the nonvolatile memory in which data is read from the nonvolatile memory according to the twelfth embodiment and the data is rewritten will be described below. As an example, plate wire PL1Memory cells MC sharing (ie, paired) memory cells11, MCtwenty oneThe data is read from and rewritten from the memory cell MC11The data “1” is stored in the memory cell MC.twenty oneAssume that data “0” is stored in. 42 and 43 show operation waveforms. In FIGS. 42 and 43, the numbers in parentheses correspond to the numbers of steps to be described below. In addition, “sense amplifier SA” in the drawing showing the operation waveform1And Sense Amplifier SA2"Means the potential at the output of these sense amplifiers.
[0370]
First, the selected first memory cell MC11And the second memory cell MCtwenty oneIs read (see FIG. 42).
[0371]
(1A) In the standby state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts.
[0372]
(2A) At the start of data reading, the selected plate line PL1Is raised, that is, the selected plate line PL1VPL-H(= Vcc), And unselected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts). At this time, the common node CN1, CN2Is the unselected plate line PLmSince the coupling element (m = 2, 3... M) is strong, the value is less than 0 volts. As a result, the first memory cell MC in which the data “1” has been written is written.11, Polarization inversion occurs in the ferroelectric layer, and the common node CN1The potential increases. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1And the first sense amplifier SA1Is equalized to 0 volts. Thereafter, a ground line (not shown) and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0373]
(3A) Next, the word line WL1Is set to the high level, the first selection transistor TR1Is turned on. As a result, the first sub-memory unit SMU1Common node CN1Is the first bit line BL1Connected to. On the other hand, by using a dummy cell or the like, the second bit line BL2A reference potential intermediate between the bit line potential at the time of data “1” and the bit line potential at the time of data “0” is applied. In this case, the first bit line BL1Potential (bit line potential) of the second bit line BL2Higher than the potential (bit line potential).
[0374]
(4A) Thereafter, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0375]
(5A) And the first latch circuit LC1Is activated to determine the data, and the data (in this example, data “1”) is transferred to the first sense amplifier SA.11st latch circuit LC in1Latch on. On the other hand, bit line BL1, BL2Is equalized to 0 volts. As a result, the selected first memory cell MC11Is written with data “0”.
[0376]
(6A) Next, the word line WL1Is set to the low level, the first selection transistor TR1Is turned off. As a result, the first sub-memory unit SMU1Common node CN1And the first bit line BL1Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2And the second sense amplifier SA2Is equalized to 0 volts. Thereafter, a ground line (not shown) and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0377]
(7A) Next, the word line WL2Is set to the high level, the second selection transistor TR2Is turned on. As a result, the second sub-memory unit SMU2Common node CN2Is the second bit line BL2Connected to. Second memory cell MC in which data “0” was writtentwenty oneIn, no polarization inversion occurs in the ferroelectric layer. Therefore, the second bit line BL2Is low (bit line potential). On the other hand, using the dummy cell or the like, the first bit line BL1A reference potential intermediate between the bit line potential at the time of data “1” and the bit line potential at the time of data “0” is applied. In this case, the first bit line BL1Potential (bit line potential) of the second bit line BL2Higher than the potential (bit line potential).
[0378]
(8A) Thereafter, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0379]
(9A) And the second latch circuit LC2Is activated to determine the data, and the data (in this example, data “0”) is transferred to the second sense amplifier SA.2Second latch circuit LC in2Latch on. On the other hand, bit line BL1, BL2Is equalized to 0 volts. As a result, the selected second memory cell MCtwenty oneIs written with data “0”.
[0380]
(10A) Next, the word line WL2Is set to a low level to select transistor TR2Is turned off. As a result, the second sub-memory unit SMU2Common node CN2And the second bit line BL2Is disconnected. In addition, the selected plate line PL1The potential is lowered. That is, the selected plate line PL1The potential of VPL-LReturn to (= 0 volts).
[0381]
By the above operation, the first memory cell MC11And the second memory cell MCtwenty oneReading of data at is completed. In this state, the first memory cell MC11And the second memory cell MCtwenty oneThe data “0” is written in. The first latch circuit LC1And the second latch circuit LC2Includes first memory cells MC, respectively.11And the second memory cell MCtwenty oneThe data stored in is latched.
[0382]
Next, the selected first memory cell MC11And the second memory cell MCtwenty oneThe data is rewritten, specifically, the data “1” is rewritten (see FIG. 43).
[0383]
(1B) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts.
[0384]
(2B) Next, unselected plate line PLm(M = 2,3 ... M) to (1/2) VPL-H[= (1/2) Vcc] Is applied. Selection plate line PL1Is VPL-L(= 0 volts).
[0385]
(3B) Thereafter, the word line WL1Is set to the high level, the first selection transistor TR1Is turned on. As a result, the first sub-memory unit SMU1Common node CN1Is the first bit line BL1Connected to. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1Bit line BL1, BL2Connect to. As a result, the first latch circuit LC1In accordance with the data latched in (in this example, data “1”), the first bit line BL1Potential is VBL-H(= Vcc). As a result, the selected first memory cell MC11Is inverted again, and data “1” is written.
[0386]
(4B) Next, the bit line BL1, BL2Is equalized to 0 volts and the common node CN1Return to 0 volts.
[0387]
(5B) And the word line WL1Is set to the low level, the first selection transistor TR1Is turned off. As a result, the first sub-memory unit SMU1Common node CN1And the first bit line BL1Is disconnected. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0388]
(6B) Thereafter, the word line WL2Is set to the high level, the second selection transistor TR2Is turned on. As a result, the second sub-memory unit SMU2Common node CN2Is the second bit line BL2Connected to. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2Bit line BL1, BL2Connect to. As a result, the second latch circuit LC2In accordance with the data latched in (in this example, data “0”), the first bit line BL1Potential is VBL-H(= Vcc), But the second bit line BL2The potential of V is VBL-L(= 0 volts). As a result, the selected second memory cell MCtwenty oneIn this case, the polarization state does not change, and the data remains as “0”.
[0389]
(7B) Next, the bit line BL1, BL2Is equalized to 0 volts and the common node CN2Return to 0 volts.
[0390]
(8B) And the word line WL2Is set to the low level, the second selection transistor TR2Is turned off. As a result, the second sub-memory unit SMU2And the second bit line BL2Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0390]
(9B) Then, non-selected plate line PLm(M = 2,3 ... M) to VPL-LReturn to (= 0 volts).
[0392]
The above operation completes rewriting of data “1”, but the plate line PL1First memory cell MC sharing11And the second memory cell MCtwenty oneThe reading of data stored in the memory and the rewriting of data are performed by raising the potential of the plate line once (VPL-L→ VPL-H) [Step (2A)] and potential drop (VPL-H→ VPL-L) [Step (10A)].
[0393]
After that, plate line PL2First memory cell MC sharing12And the second memory cell MCtwenty two, Plate line PLThreeFirst memory cell MC sharing13And the second memory cell MCtwenty three, Plate line PLFourFirst memory cell MC sharing14And the second memory cell MCtwenty fourOn the other hand, operations of steps (1A) to (10A) and steps (1B) to (9B) are sequentially performed.
[0394]
When data is newly written, first, after the operations (1A) to (10A) are performed, a latch circuit (that is, the first memory cell) related to the memory cell to which data is newly written. (1B) to (9B) may be performed by rewriting the first latch circuit for the second memory cell and the second latch circuit for the second memory cell) to desired values.
[0395]
The applicant of the present patent also proposed a similar nonvolatile memory in Japanese Patent Application No. 11-158632 filed on June 4, 1999. In the non-volatile memory in this patent application, the first memory unit MU1First memory cell MC in1MMC11→ MC12→ MC13→ MC14After reading and rewriting data in this order, the second memory unit MU2Second memory cell MC in2MMCtwenty one→ MCtwenty two→ MCtwenty three→ MCtwenty fourData is read and rewritten in the order of. That is, plate line PL1First memory cell MC sharing11And the second memory cell MCtwenty oneThe reading and rewriting of the data stored in the memory are performed not by one time but by raising and lowering the potential of the plate line twice.
[0396]
By the way, the plate line connected to the plurality of memory cells has a large load capacity and a low driving speed (that is, it takes time to charge and discharge). In addition, power consumption is large. Therefore, the plate line PL is generated by raising and lowering the potential of the plate line twice.1First memory cell MC sharing11And the second memory cell MCtwenty oneIn contrast to the nonvolatile memory driving method proposed in Japanese Patent Application No. 11-158632 which reads data stored in the memory and rewrites data, the potential rise and fall of the plate line are performed once. The non-volatile memory driving method according to the twelfth embodiment is more advantageous from the viewpoint of driving speed and power consumption.
[0397]
In the method of driving the nonvolatile memory proposed in Japanese Patent Application No. 11-158632, the selected first memory cell MC11When reading and rewriting data at the plate line PL1Non-selected second memory cell MC sharingtwenty oneMay suffer from data degradation due to disturbance. Here, the disturbance is the direction in which the polarization is reversed with respect to the ferroelectric layer constituting the capacitor of the non-selected memory cell, that is, the direction in which the stored data is deteriorated or destroyed, that is, This refers to a phenomenon in which an electric field is applied in a direction in which stored data is deteriorated or destroyed.
[0398]
In the driving method of the nonvolatile memory according to the twelfth embodiment, (MC11, MCtwenty one) → (MC12, MCtwenty two) → (MC13, MCtwenty three) → (MC14, MCtwenty fourData is read and rewritten in the order of Therefore, plate line PLmAnd the first memory cell MC for reading and rewriting data1mAnd the second memory cell MC2mNo disturbance is added in.
[0399]
In the steps (1A) to (10A), the non-selected plate line PLm(M = 2,3 ... M) is VPL-L(= 0 volts). In addition, each bit line BL1, BL2Fluctuates between 0 volts and the bit line potential (read signal amount). Here, the bit line potential (read signal amount) is usually about 0.5 volts or less. Therefore, in the steps (1A) to (10A), the non-selected plate line PLmMemory cell MC connected to (m = 2, 3... M)1m, MC2mDisturbance hardly occurs at (m = 2, 3... M).
[0400]
On the other hand, in the steps (1B) to (9B), the selected plate line PL1The potential of V is VPL-L(= 0 volts), unselected plate line PLm(M = 2,3 ... M) is (1/2) VPL-H[= (1/2) Vcc] Is fixed. In addition, the bit line BL1, BL2One of the VBL-L(= 0 volts), the other is VBL-H(= Vcc). Therefore, unselected plate line PLm± (1/2) V for memory cells connected to (m = 2, 3... M)ccHowever, the potential applied to these memory cells is stable, and if the coercive voltage is set higher than that, polarization inversion does not occur. Also, the selected plate line PL1Memory cell MC connected to11, MCtwenty oneIs not effectively disturbed.
[0401]
(Embodiment 13)
The thirteenth embodiment is a modification of the twelfth embodiment. In the thirteenth embodiment, the memory cells connected to the selected plate line are rewritten at once as in the so-called flash memory. In this case, the reading operation at the time of rewriting can be omitted, and the operation can be simplified and the rewriting speed can be increased. The structure of the nonvolatile memory in the thirteenth embodiment can be the same as the structure of the nonvolatile memory in the twelfth embodiment. Hereinafter, the driving method of the nonvolatile memory according to the thirteenth embodiment will be described with reference to the operation waveforms of FIG. In FIG. 44, the numbers in parentheses correspond to the numbers of processes described below. Here, as an example, plate line PL1Memory cells MC sharing (ie, paired) memory cells11, MCtwenty oneIt is assumed that data is written to the memory cell MC11The data “1” is stored in the memory cell MC.twenty oneIt is assumed that data “0” is stored in.
[0402]
(1C) In the standby state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts. The first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned off, and the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off.
[0403]
(2C) And bit line BL1, BL2Is equalized to 0 volts.
[0404]
(3C) Next, the selected plate line PL1Is raised, that is, the selected plate line PL1VPL-H(= Vcc), And unselected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts) is applied. In addition, word line WL1, WL2Is set to the high level, the first selection transistor TR1, Second selection transistor TR2Is turned on. As a result, the first sub-memory unit SMU1Common node CN1Is the first bit line BL1Connected to the second sub-memory unit SMU2Common node CN2Is the second bit line BL2Connected to. As a result, the selected first memory cell MC11, Second memory cell MCtwenty oneData “0” is written in
[0405]
(4C) Thereafter, the word line WL1, WL2Is set to the low level, the first selection transistor TR1, Second selection transistor TR2Is turned off. In addition, the selected plate line PL1The potential is lowered. That is, the selected plate line PL1VPL-L(= 0 volts).
[0406]
With the above operation, the selected plate line PL1Memory cell MC connected to11, MCtwenty oneThe data “0” is written in. In addition, during the operation so far, the first latch circuit LC1, Second latch circuit LC2In this case, desired write data is transferred.
[0407]
(5C) Thereafter, the same operation as the rewriting in steps (1B) to (9B) of the twelfth embodiment is performed. Thereby, the data “1” is written and the writing is completed.
[0408]
After that, plate line PL2First memory cell MC sharing12And the second memory cell MCtwenty two, Plate line PLThreeFirst memory cell MC sharing13And the second memory cell MCtwenty three, Plate line PLFourFirst memory cell MC sharing14And the second memory cell MCtwenty fourOn the other hand, operations of steps (1C) to (4C) and steps (1B) to (9B) are sequentially performed.
[0409]
(Embodiment 14)
The fourteenth embodiment is also a modification of the twelfth embodiment. In the fourteenth embodiment, when data is rewritten, the non-selected plate line PLm(M = 2,3 ... M) to (2/3) VccIs applied. In addition, the bit line BL1, BL2(1/3) V instead of 0 voltsccEqualize. The structure of the nonvolatile memory in the fourteenth embodiment can be the same as the structure of the nonvolatile memory in the twelfth embodiment. Note that the data reading may be performed by performing the same steps as the steps (1A) to (10A) of the twelfth embodiment. Hereinafter, the data rewriting operation in the nonvolatile memory driving method of the fourteenth embodiment will be described with reference to the operation waveform of FIG. 45. The selected first memory cell MC11And the second memory cell MCtwenty oneIt is assumed that the data is rewritten to. In FIG. 45, the numbers in parentheses correspond to the numbers of the steps described below.
[0410]
(1D) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, each common node CN1, CN2Is also floating at 0 volts. The first latch circuit LC1And the second latch circuit LC2For each of the first memory cells MC11, Second memory cell MCtwenty oneData about is latched.
[0411]
(2D) Next, a non-selected plate line PLm(M = 2,3 ... M) to (2/3) VPL-H[= (2/3) Vcc] Is applied. Selection plate line PL1Is VPL-L(= 0 volts). In addition, bit line BL1, BL2VBL-L[= (1/3) Vcc] To equalize. Note that a ground drive line of a latch circuit (not shown) is separated.
[0412]
(3D) Thereafter, the word line WL1Is set to the high level, the first selection transistor TR1Is turned on. As a result, the first sub-memory unit SMU1Common node CN1Is the first bit line BL1Connected to. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1Bit line BL1, BL2Connect to. As a result, the first latch circuit LC1In accordance with the data latched in the first bit line BL1Potential is VBL-H(= Vcc). As a result, the selected first memory cell MC11Is inverted again, and data “1” is written. On the other hand, since the ground drive line of the latch circuit is disconnected, the second bit line BL2The potential of V is VBL-L[= (1/3) Vcc].
[0413]
(4D) Next, the bit line BL1, BL2VBL-L[= (1/3) Vcc] To the common node CN1VBL-L[= (1/3) VccReturn to].
[0414]
(5D) And word line WL1Is set to the low level, the first selection transistor TR1Is turned off. As a result, the first sub-memory unit SMU1Common node CN1And the first bit line BL1Is disconnected. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0415]
(6D) Thereafter, the word line WL2Is set to the high level, the second selection transistor TR2Is turned on. As a result, the second sub-memory unit SMU2Common node CN2Is the second bit line BL2Connected to. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2Bit line BL1, BL2Connect to. As a result, the second latch circuit LC2In accordance with the data latched in the first bit line BL1Potential is VBL-H(= VccHowever, since the ground drive line of the latch circuit is disconnected, the second bit line BL2The potential of V is VBL-L[= (1/3) Vcc]. As a result, the selected second memory cell MCtwenty oneIn this case, the polarization state does not change, and the data remains as “0”.
[0416]
(7D) Next, the bit line BL1, BL2VBL-L[= (1/3) Vcc] To the common node CN2VBL-L[= (1/3) VccReturn to].
[0417]
(8D) And the word line WL2Is set to the low level, the second selection transistor TR2Is turned off. As a result, the second sub-memory unit SMU2Common node CN2And the second bit line BL2Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0418]
(9D) Then, non-selected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts), bit line BL1, BL2Return to 0 volts.
[0419]
With the above operation, rewriting of data “1” is completed.
[0420]
After that, plate line PL2First memory cell MC sharing12And the second memory cell MCtwenty two, Plate line PLThreeFirst memory cell MC sharing13And the second memory cell MCtwenty three, Plate line PLFourFirst memory cell MC sharing14And the second memory cell MCtwenty fourOn the other hand, operations of steps (1A) to (10A) and steps (1D) to (9D) are sequentially performed.
[0421]
In the fourteenth embodiment, when data is rewritten, the non-selected plate line PLm(M = 2,3 ... M) is (2/3) VPL-H[= (2/3) Vcc] Is fixed. On the other hand, bit line BL1Is VBL-H(= Vcc) And bit line BL2Is VBL-L[= (1/3) Vcc] Is driven. Therefore, unselected plate line PLmMemory cell MC connected to (m = 2, 3... M)1m, MC2m(M = 2,3... M) includes ± (1/3) VccOnly the disturbance of. The selected plate line PL1Second memory cell MC connected totwenty oneAlso (1/3) VccThis is different from the twelfth embodiment in that the disturbance is added. However, this degree of disturbance is not a problem at all.
[0422]
In the fourteenth embodiment, two intermediate potentials [(1/3) V during circuit operation.ccAnd (2/3) VccHowever, the maximum disturb level is ± (1/2) V of the twelfth embodiment.ccTherefore, stable data reading can be performed.
[0423]
(Embodiment 15)
The fifteenth embodiment is also a modification of the nonvolatile memory of the twelfth embodiment. The nonvolatile memory according to the fifteenth embodiment is the first memory unit MU constituting the nonvolatile memory.1And the nonvolatile memory and the first bit line BL1First memory unit MU 'constituting a non-volatile memory adjacent in the extending direction of1And a second memory unit MU constituting a nonvolatile memory.2And this nonvolatile memory and the second bit line BL2Second memory unit MU 'constituting a non-volatile memory adjacent in the extending direction of2Are stacked with an interlayer insulating layer 26 interposed therebetween. A schematic partial cross-sectional view of the nonvolatile memory according to Embodiment 15 is shown in FIG. However, in FIG. 46, the first memory unit MU1, MU ’1Only illustrated. Second memory unit MU2, MU ’2Are adjacent in the direction perpendicular to the plane of FIG. The first memory unit MU ′1The reference numerals for the constituent elements are marked with “’ ”.
[0424]
More specifically, in the nonvolatile memory shown in FIG. 46, in the element isolation region 11 formed of the LOCOS structure, the shallow trench structure, or the combination of the LOCOS structure and the shallow trench structure formed in the p-type silicon semiconductor substrate 10. In the enclosed active region, a selection transistor TR composed of a MOS type FET1, TR ’1Is formed. Selection transistor TR1, TR ’1Are formed on the surface of the silicon semiconductor substrate 10, for example, a gate insulating film 12 made of a silicon oxide film, and a gate electrode 13 (word line WL) formed on the gate insulating film 12.1, WL ’1And n is formed in the active region of the silicon semiconductor substrate 10 and n+It comprises source / drain regions 14 containing type impurities.
[0425]
Then, the bit line BL is formed on the lower insulating layer formed on the entire surface.1Is formed and the bit line BL is formed.1Is a transistor for selection TR through a connection hole (contact hole) 15 formed in the lower insulating layer.1, TR ’1Are connected to one of the source / drain regions 14. In addition, the bit line BL1An upper insulating layer is formed on the lower insulating layer including. In the drawings, the lower insulating layer and the upper insulating layer are collectively represented by the insulating layer 16. In addition, the bit line BL1Extends in the left-right direction of FIG. 46 so as not to contact a connection hole (contact hole) 18 described later.
[0426]
A first electrode (lower electrode) 21 is formed on the insulating layer 16, a ferroelectric layer 22 is formed on the first electrode 21, and a second electrode (upper electrode) is formed on the ferroelectric layer 22. 23 are formed, whereby the memory cell MC1MIs configured. The first electrode 21 is connected to the memory cell MC1MAnd has a striped planar shape. The first electrode 21 is connected to the selection transistor TR via the connection hole 18 provided in the opening 17 formed in the insulating layer 16.1The other source / drain region 14 is connected. The common first electrode 21 is connected to the common node CN.1It shows with. The ferroelectric layer 22 is formed in substantially the same pattern as the second electrode 23.
[0427]
Furthermore, the memory cell MC1MAn interlayer insulating layer 26 is formed on the insulating layer 16. A first electrode (lower electrode) 21 ′ is formed on the interlayer insulating layer 26, a ferroelectric layer 22 ′ is formed on the first electrode 21 ′, and a first electrode is formed on the ferroelectric layer 22 ′. Two electrodes (upper electrodes) 23 ′ are formed, and thereby, the memory cell MC ′1MIs configured. The first electrode 21 'is connected to the memory cell MC'1MAnd has a striped planar shape. The first electrode 21 ′ is connected via the connection hole 28 provided in the opening 27 formed in the interlayer insulating layer 26, the connection part 25 formed on the insulating layer 16, and the connection hole 18. , Selection transistor TR '1The other source / drain region 14 is connected. The common first electrode 21 'is connected to the common node CN'.1It shows with. The ferroelectric layer 22 'is formed in substantially the same pattern as the second electrode 23'. Furthermore, the memory cell MC '1MAn insulating film 36 </ b> A is formed on the interlayer insulating layer 26.
[0428]
Word line WL1, WL ’1Extends in the direction perpendicular to the plane of FIG. The second electrodes 23 and 23 'are adjacent to the memory cell MC adjacent in the direction perpendicular to the paper surface of FIG.2m, MC ’2mAnd plate wire PLmDoubles as In addition, the memory cell MC1MAnd memory cell MC ′1MAre aligned in the vertical direction. With such a structure, the area occupied by the memory cells can be reduced and the degree of integration can be improved.
[0429]
As shown in Table 2, the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located above is set to the crystal of the ferroelectric layer constituting the memory cell of the memory unit located below. It may be lower than the crystallization temperature.
[0430]
(Embodiment 16)
Embodiment 16 relates to a nonvolatile memory according to the twelfth aspect of the present invention and a method for driving the nonvolatile memory according to the second configuration of the present invention. FIG. 47 shows a circuit diagram of the nonvolatile memory according to the sixteenth embodiment. The cross-sectional structure is the same as in FIG.
[0431]
The nonvolatile memory of the sixteenth embodiment is
(A-1) First bit line BL1When,
(B-1) N (in the sixteenth embodiment, N ≧ 2, specifically N = 2) first selection transistors TR1NWhen,
(C-1) M memory cells (where M ≧ 2 and M = 4 in the sixteenth embodiment), respectively.1nm(M = 1, 2... M, n = 1, 2,... N) N (where N ≧ 2, N = 2 in the sixteenth embodiment) 1 sub memory unit SMU1NWhen,
(D-1) N first sub-memory units SMU1NN first sub-memory units SMU1nFirst memory cells MC constituting each of the1nmM plate lines PL common to (m = 1, 2,... M)m,
A first memory unit MU comprising1As well as
(A-2) Second bit line BL2When,
(B-2) N second selection transistors TR2NWhen,
(C-2) Each of the M second memory cells MC2nmN second sub-memory units SMU composed of2NWhen,
(D-2) N second sub-memory units SMU2NN second sub-memory units SMU2nSecond memory cells MC constituting each of the2nmAnd the first memory unit MU1M plate lines PL constitutingmM plate lines PL in commonm,
A second memory unit MU comprising2It is composed of
[0432]
Here, these second bit lines BL2, Second selection transistor TR2NAnd the second memory unit MU2Is the first bit line BL1, First selection transistor TR1NAnd the first memory unit MU1And is adjacent.
[0433]
As shown in Table 2, the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located above is set to the crystal of the ferroelectric layer constituting the memory cell of the memory unit located below. It may be lower than the crystallization temperature.
[0434]
And each memory cell MC1nm(m = 1, 2,... M, n = 1, 2,... N, and in the sixteenth embodiment, m = 1, 2, 3, 4, n = 1, 2) It consists of first electrodes (lower electrodes) 21 and 31, ferroelectric layers 22 and 32, and second electrodes (upper electrodes) 23 and 33. And the first memory unit MU1Nth (where n = 1, 2,... N) first sub-memory unit SMU1nFirst memory cell MC constituting1nmThe first electrodes 21, 31 of the nth first sub-memory unit SMU1nCommon first electrode 21, 31 (common node CN).1n) Is the nth first selection transistor TR.1nVia the first bit line BL1The second electrodes 23 and 33 are connected to a common plate line PLmIt is connected to the. On the other hand, the second memory unit MU2Nth second sub-memory unit SMU2nSecond memory cell MC constituting2nmThe first electrodes 21 and 31 of the nth second sub-memory unit SMU2nCommon first electrode 21, 31 (common node CN).2n) Is the nth second selection transistor TR2nThrough the second bit line BL2The second electrodes 23 and 33 are connected to a common plate line PLmIt is connected to the.
[0435]
The number of memory cells constituting the memory unit of the nonvolatile memory is not limited to four. In general, it is sufficient that M ≧ 2 is satisfied, and a power of 2 (M = 2, 4, 8, 16,. ··) is preferred.
[0436]
Also in the nonvolatile memory according to the sixteenth embodiment, the first bit line BL is further reduced.1And the second bit line BL2Between the first memory cell MC1nmAnd the second memory cell MC2nmP latch circuits are provided for latching data stored in. In the sixteenth embodiment, N = 2 and P = N is satisfied. The nth latch circuit includes the nth first sub memory unit SMU.1nFirst memory cell MC constituting1nmAnd the nth second sub-memory unit SMU2nSecond memory cell MC constituting2nmThe data stored in is latched. In the nonvolatile memory according to the sixteenth embodiment, the n-th (where n = 1, 2,... N) first sub-memory unit SMU1nM-th (where m = 1, 2,... M) first memory cells MC constituting1nmAnd the nth second sub-memory unit SMU2nThe mth second memory cell MC constituting2nmAnd stores complementary data in pairs.
[0437]
Specifically, the first bit line BL1And the second bit line BL2Between the first memory cell MC1nmAnd the second memory cell MC2nmP = N latch circuits for latching the data stored in (in the sixteenth embodiment, the first memory cell MC11m, MC21mFirst latch circuit LC for latching data stored in1And the second memory cell MC12m, MC22mA second latch circuit LC for latching the data stored in2) Is provided. The first latch circuit LC1And the first bit line BL1Between the transistors TR for switchingSW11And the first latch circuit LC1And the second bit line BL2Between the transistors TR for switchingSW12Is arranged. On the other hand, the second latch circuit LC2And the first bit line BL1Between the transistors TR for switchingSW21And the second latch circuit LC2And the second bit line BL2Between the transistors TR for switchingSW22Is arranged. First sense amplifier SA1The first latch circuit LC1And the second sense amplifier SA.2The second latch circuit LC2However, the present invention is not limited to such a configuration. Switching transistor TRSW11, TRSW12The gate electrode of the first latch control line CL1Transistor TR for switchingSW21, TRSW22The gate electrode of the second latch control line CL2It is connected to the.
[0438]
Then, based on the data latched by the nth latch circuit, the first memory cell constituting the nth first submemory unit and the second constituting the nth second submemory unit. Data is rewritten to the memory cell. Specifically, the first latch circuit LC1The first sub memory unit SMU based on the data latched in11First memory cell MC constituting11mAnd the first second sub-memory unit SMUtwenty oneSecond memory cell MC constituting21mData is rewritten to the second latch circuit LC2Second sub memory unit SMU based on the data latched in12First memory cell MC constituting12mAnd the second second sub-memory unit SMUtwenty twoSecond memory cell MC constituting22mRewrite data to.
[0439]
Memory cell MC11m, MC12m, MC21m, MC22mPlate line atmAre shared and connected to the plate line decoder / driver PD. Further, the first selection transistor TR11Gate electrode and second selection transistor TRtwenty oneThe gate electrode of the word line WL1Connected to the first selection transistor TR12Gate electrode and second selection transistor TRtwenty twoThe gate electrode of the word line WL2Connected to the word line WL1, WL2Are connected to a word line decoder / driver WD.
[0440]
In the nonvolatile memory according to the sixteenth embodiment, the first memory unit MU1The first sub memory unit SMU constituting11, SMU12Are stacked via an interlayer insulating layer 26, and the second memory unit MU2The second sub memory unit SMU constitutingtwenty one, SMUtwenty twoAre stacked with an interlayer insulating layer 26 interposed therebetween. That is, the first memory unit MU1The first sub memory unit SMU constituting11And the second sub memory unit SMU12Are stacked with an interlayer insulating layer 26 interposed therebetween. Furthermore, the second memory unit MU2The first sub memory unit SMU constitutingtwenty oneAnd the second sub memory unit SMUtwenty twoAre also laminated via an interlayer insulating layer 26. As a result, high integration of the nonvolatile memory can be achieved.
[0441]
A method for driving the nonvolatile memory in which data is read from the nonvolatile memory in the sixteenth embodiment and rewritten is described below. As an example, plate wire PL1Shared (ie, paired) memory cells (MC111, MC211) And memory cells (MC121, MC221) From the first memory cell MC.111, MC121Data “1” is stored in the second memory cell MC.211, MC221It is assumed that data “0” is stored in. The operation waveforms are the same as those shown in FIGS. In FIGS. 42 and 43, the numbers in parentheses correspond to the numbers of steps to be described below. However, the alphabets “A” and “B” next to the numbers in parentheses in FIGS. 42 and 43 correspond to the alphabets “E” and “F” next to the numbers of the process numbers in the following description. .
[0442]
First, the selected memory cell (MC111, MC211) And memory cells (MC121, MC221) Is read (see FIG. 42).
[0443]
(1E) In the standby state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts.
[0444]
(2E) At the start of data reading, the selected plate line PL1Is raised, that is, the selected plate line PL1VPL-H(= Vcc), And unselected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts) is applied. At this time, the common node CN11, CN12, CNtwenty one, CNtwenty twoIs the unselected plate line PLmSince the coupling element (m = 2, 3... M) is strong, the value is less than 0 volts. As a result, the first memory cell MC in which the data “1” has been written is written.111, MC121, Polarization inversion occurs in the ferroelectric layer, and the common node CN11, CN12The potential increases. On the other hand, the second memory cell MC in which the data “0” has been written211, MC221In the ferroelectric layer, the polarization inversion does not occur and the common node CNtwenty one, CNtwenty twoThe potential of does not change. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1And the first sense amplifier SA1Is equalized to 0 volts. Thereafter, a ground line (not shown) and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0445]
(3E) Next, the word line WL1Is set to the high level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned on. As a result, the first sub-memory unit SMU11Common node CN11Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty oneCommon node CNtwenty oneIs the second bit line BL2Connected to. As a result, the first sub memory unit SMU11Common node CN11Decreases to near 0 volts and the first memory cell MC in which data “1” was written111In, the polarization inversion in the ferroelectric layer further proceeds. In this way, the first bit line BL1And the second bit line BL2There is a potential difference between the two.
[0446]
(4E) Thereafter, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0447]
(5E) And the first latch circuit LC1Is activated to determine the data, and the data (in this example, data “1”) is transferred to the first sense amplifier SA.11st latch circuit LC in1Latch on. On the other hand, bit line BL1, BL2Is equalized to 0 volts. As a result, the selected first memory cell MC111And the second memory cell MC211Is written with data “0”.
[0448]
(6E) Next, the word line WL1Is set to the low level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned off. As a result, the first sub-memory unit SMU11Common node CN11And the first bit line BL1To the second sub memory unit SMUtwenty oneCommon node CNtwenty oneAnd the second bit line BL2Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2And the second sense amplifier SA2Is equalized to 0 volts. Thereafter, a ground line (not shown) and the bit line BL1, BL2The bit line BL1, BL2Is in a floating state.
[0449]
(7E) Next, the word line WL2Is set to the high level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned on. As a result, the first sub-memory unit SMU12Common node CN12Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty twoCommon node CNtwenty twoIs the second bit line BL2Connected to. First memory cell MC in which data “1” was written121, The polarization inversion occurs in the ferroelectric layer, and the common node CN12The potential of is high. On the other hand, the second memory cell MC in which data “0” is written221In the ferroelectric layer, the polarization inversion does not occur and the common node CNtwenty twoThe potential of is low.
[0450]
(8E) Thereafter, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0451]
(9E) And the second latch circuit LC2Is activated to determine the data, and the data (in this example, data “1”) is transferred to the second sense amplifier SA.2Second latch circuit LC in2Latch on. On the other hand, bit line BL1, BL2Is equalized to 0 volts. As a result, the selected first memory cell MC121Is written with data “0”.
[0452]
(10E) Next, the word line WL2Is set to a low level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned off. As a result, the first sub-memory unit SMU12Common node CN12And the second bit line BL2To the second sub memory unit SMUtwenty twoCommon node CNtwenty twoAnd the second bit line BL2Is disconnected. In addition, the selected plate line PL1The potential is lowered. That is, the selected plate line PL1The potential of VPL-LReturn to (= 0 volts).
[0453]
Through the above operation, the memory cell (MC111, MC211) And memory cells (MC121, MC221Reading of data in () is completed. In this state, the first memory cell MC111And memory cell MC121The data “0” is written in. The first latch circuit LC1And the second latch circuit LC2Respectively include memory cells (MC111, MC211) And memory cells (MC121, MC221The data stored in () is latched.
[0454]
Next, the selected memory cell (MC111, MC211) And memory cells (MC121, MC221), Specifically, data “1” is rewritten (see FIG. 43).
[0455]
(1F) In the initial state, all bit lines, all word lines, and all plate lines are grounded. Furthermore, each common node CN11, CN12, CNtwenty one, CNtwenty twoIs also floating at 0 volts.
[0456]
(2F) Next, non-selected plate line PLm(M = 2,3 ... M) to (1/2) VPL-H[= (1/2) Vcc] Is applied. Selection plate line PL1Is VPL-L(= 0 volts).
[0457]
(3F) Then, word line WL1Is set to the high level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned on. As a result, the first sub-memory unit SMU11Common node CN11Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty oneCommon node CNtwenty oneIs the second bit line BL2Connected to. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1Bit line BL1, BL2Connect to. As a result, the first latch circuit LC1In accordance with the data latched in (in this example, data “1”), the first bit line BL1Potential is VBL-H(= Vcc). As a result, the selected first memory cell MC111Is inverted again, and data “1” is written. On the other hand, the selected second memory cell MC211The polarization state remains as it is, and data “0” is retained.
[0458]
(4F) Next, the bit line BL1, BL2Is equalized to 0 volts and each common node CN11, CNtwenty oneReturn to 0 volts.
[0459]
(5F) And word line WL1Is set to the low level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned off. As a result, the first sub-memory unit SMU11Common node CN11And the first bit line BL1To the second sub memory unit SMUtwenty oneCommon node CNtwenty oneAnd the second bit line BL2Is disconnected. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0460]
(6F) Then, word line WL2Is set to the high level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned on. As a result, the first sub-memory unit SMU12Common node CN12Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty twoCommon node CNtwenty twoIs the second bit line BL2Connected to. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2Bit line BL1, BL2Connect to. As a result, the second latch circuit LC2In accordance with the data latched in (in this example, data “0”), the first bit line BL1Potential is VBL-H(= Vcc), But the second bit line BL2The potential of V is VBL-L(= 0 volts). As a result, the selected first memory cell MC121Is inverted again, and data “1” is written. On the other hand, the selected second memory cell MC221The polarization state remains as it is, and data “0” is retained.
[0461]
(7F) Next, the bit line BL1, BL2Is equalized to 0 volts and each common node CN12, CNtwenty twoReturn to 0 volts.
[0462]
(8F) And word line WL2Is set to a low level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned off. As a result, the first sub-memory unit SMU12Common node CN12And the first bit line BL1To the second sub memory unit SMUtwenty twoCommon node CNtwenty twoAnd the second bit line BL2Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0463]
(9F) Then, unselected plate line PLm(M = 2,3 ... M) to VPL-LReturn to (= 0 volts).
[0464]
The above operation completes rewriting of data “1”, but the plate line PL1First memory cell MC sharing111, MC121And the second memory cell MC211, MC221The reading of data stored in the memory and the rewriting of data are performed by raising the potential of the plate line once (VPL-L→ VPL-H) [Step (2E)] and potential fall (VPL-H→ VPL-L) [Step (10E)].
[0465]
After that, plate line PL2First memory cell MC sharing112, MC122And the second memory cell MC212, MC222, Plate line PLThreeFirst memory cell MC sharing113, MCone two ThreeAnd the second memory cell MC213, MC223, Plate line PLFourFirst memory cell MC sharing114, MC124And the second memory cell MC214, MC224On the other hand, operations of steps (1E) to (10E) and steps (1F) to (9F) are sequentially performed.
[0466]
When data is newly written, first, the operations of steps (1E) to (10E) are performed, and then the latch circuit related to the memory cell to which data is newly written is rewritten to a desired value. The operations of steps (1F) to (9F) may be performed.
[0467]
(Embodiment 17)
The seventeenth embodiment is a modification of the sixteenth embodiment. In the seventeenth embodiment, the memory cells connected to the selected plate line are rewritten at once as in the so-called flash memory. In this case, the reading operation at the time of rewriting can be omitted, and the operation can be simplified and the rewriting speed can be increased. The structure of the nonvolatile memory in the seventeenth embodiment can be the same as the structure of the nonvolatile memory in the sixteenth embodiment. The operation waveform is the same as that shown in FIG. In FIG. 44, the numbers in parentheses correspond to the numbers of processes described below. However, the alphabet “C” next to the number in parentheses in FIG. 44 corresponds to the alphabet “G” next to the number of the process number in the following description. In the following description, as an example, the plate line PL1Shared (ie, paired) memory cells (MC111, MC211) And memory cells (MC121, MC221) To write data to the memory cell MC111, MC121The data “1” is stored in the memory cell MC.211, MC221Assume that data “0” is stored in.
[0468]
(1G) In the standby state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN11, CN12, CNtwenty one, CNtwenty twoIs also floating at 0 volts. The first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned off, and the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off.
[0469]
(2G) And bit line BL1, BL2Is equalized to 0 volts.
[0470]
(3G) Next, the selected plate line PL1Is raised, that is, the selected plate line PL1VPL-H(= Vcc), And unselected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts) is applied. In addition, word line WL1, WL2Is set to the high level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned on. As a result, the first sub-memory unit SMU11, SMU12Common node CN11, CN12Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty one, SMUtwenty twoCommon node CNtwenty one, CNtwenty twoIs the second bit line BL2Connected to. As a result, the selected first memory cell MC111, MC121And the second memory cell MC211, MC221Data “0” is written in
[0471]
(4G) Thereafter, the word line WL1, WL2Is set to the low level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned off. In addition, the selected plate line PL1The potential is lowered. That is, the selected plate line PL1VPL-L(= 0 volts).
[0472]
With the above operation, the selected plate line PL1Memory cell MC connected to111, MC121, MC211, MC221The data “0” is written in. In addition, during the operation so far, the first latch circuit LC1, Second latch circuit LC2In this case, desired write data is transferred.
[0473]
(5G) Thereafter, the same operation as the rewriting in steps (1F) to (9F) of the sixteenth embodiment is performed. Thereby, the data “1” is written and the writing is completed.
[0474]
After that, plate line PL2First memory cell MC sharing112, MC122And the second memory cell MC212, MC222, Plate line PLThreeFirst memory cell MC sharing113, MCone two ThreeAnd the second memory cell MC213, MC223, Plate line PLFourFirst memory cell MC sharing114, MC124And the second memory cell MC214, MC224On the other hand, operations of steps (1G) to (4G) and steps (1F) to (9F) are sequentially performed.
[0475]
(Embodiment 18)
The eighteenth embodiment is also a modification of the sixteenth embodiment. In the eighteenth embodiment, when data is rewritten, the non-selected plate line PLm(M = 2,3 ... M) to (2/3) VccIs applied. In addition, the bit line BL1, BL2(1/3) V instead of 0 voltsccEqualize. The structure of the nonvolatile memory in the eighteenth embodiment can be the same as the structure of the nonvolatile memory in the sixteenth embodiment. Note that the data reading may be performed by the same steps as the steps (1E) to (10E) of the sixteenth embodiment. The operation waveform is the same as that shown in FIG. In FIG. 45, the numbers in parentheses correspond to the numbers of the steps described below. However, the alphabet “D” next to the number in parentheses in FIG. 45 corresponds to the alphabet “H” next to the number of the process number in the following description. In the following description, as an example, the plate line PL1Shared (ie, paired) memory cells (MC111, MC211) And memory cells (MC121, MC221) From the memory cell MC111, MC121The data “1” is stored in the memory cell MC.211, MC221Assume that data “0” is stored in.
[0476]
(1H) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, each common node CN11, CN12, CNtwenty one, CNtwenty twoIs also floating at 0 volts. The first latch circuit LC1And the second latch circuit LC2Each includes a memory cell (MC111, MC211) And memory cells (MC121, MC221) Is latched.
[0477]
(2H) Next, unselected plate line PLm(M = 2,3 ... M) to (2/3) VPL-H[= (2/3) Vcc] Is applied. Selection plate line PL1Is VPL-L(= 0 volts). In addition, bit line BL1, BL2VBL-L[= (1/3) Vcc] To equalize. Note that a ground drive line of a latch circuit (not shown) is separated.
[0478]
(3H) Thereafter, the word line WL1Is set to the high level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned on. As a result, the first sub-memory unit SMU11Common node CN11Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty oneCommon node CNtwenty oneIs the second bit line BL2Connected to. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12Is turned on, and the first latch circuit LC1Bit line BL1, BL2Connect to. As a result, the first latch circuit LC1In accordance with the data latched in the first bit line BL1Potential is VBL-H(= Vcc). As a result, the selected first memory cell MC111Is inverted again, and data “1” is written. On the other hand, since the ground drive line of the latch circuit is disconnected, the second bit line BL2The potential of V is VBL-L[= (1/3) VccAnd the selected second memory cell MC211In this case, the polarization state does not change, and the data remains as “0”.
[0479]
(4H) Next, the bit line BL1, BL2VBL-L[= (1/3) Vcc] To each common node CN11, CNtwenty oneVBL-L[= (1/3) VccReturn to].
[0480]
(5H) And word line WL1Is set to the low level, the first first selection transistor TR11, And the first second selection transistor TRtwenty oneIs turned off. As a result, the first sub-memory unit SMU11Common node CN11And the first bit line BL1To the second sub memory unit SMUtwenty oneCommon node CNtwenty oneAnd the second bit line BL2Is disconnected. In addition, the first latch control line CL1Transistor TR for switching viaSW11, TRSW12And the first latch circuit LC1Bit line BL1, BL2Disconnect from.
[0481]
(6H) Then, word line WL2Is set to the high level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned on. As a result, the first sub-memory unit SMU12Common node CN12Is the first bit line BL1Connected to the second sub-memory unit SMUtwenty twoCommon node CNtwenty twoIs the second bit line BL2Connected to. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned on, and the second latch circuit LC2Bit line BL1, BL2Connect to. As a result, the second latch circuit LC2In accordance with the data latched in the first bit line BL1Potential is VBL-H(= Vcc). As a result, the selected first memory cell MC121Is inverted again, and data “1” is written. On the other hand, since the ground drive line of the latch circuit is disconnected, the second bit line BL2The potential of V is VBL-L[= (1/3) VccAnd the selected second memory cell MC221In this case, the polarization state does not change, and the data remains as “0”.
[0482]
(7H) Next, the bit line BL1, BL2VBL-L[= (1/3) Vcc] To each common node CN12, CNtwenty twoVBL-L[= (1/3) VccReturn to].
[0483]
(8H) And word line WL2Is set to a low level, the second first selection transistor TR12, And the second second selection transistor TRtwenty twoIs turned off. As a result, the first sub-memory unit SMU12Common node CN12And the first bit line BL1To the second sub memory unit SMUtwenty twoCommon node CNtwenty twoAnd the second bit line BL2Is disconnected. In addition, the second latch control line CL2Transistor TR for switching viaSW21, TRSW22Is turned off, and the second latch circuit LC2Bit line BL1, BL2Disconnect from.
[0484]
(9H) Then, non-selected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts), bit line BL1, BL2Return to 0 volts.
[0485]
With the above operation, rewriting of data “1” is completed.
[0486]
After that, plate line PL2First memory cell MC sharing112, MC122And the second memory cell MC212, MC222, Plate line PLThreeFirst memory cell MC sharing113, MCone two ThreeAnd the second memory cell MC213, MC223, Plate line PLFourFirst memory cell MC sharing114, MC124And the second memory cell MC214, MC224On the other hand, operations of steps (1E) to (10E) and steps (1H) to (9H) are sequentially performed.
[0487]
In the eighteenth embodiment, when data is rewritten, the non-selected plate line PLm(M = 2,3 ... M) is (2/3) VPL-H[= (2/3) Vcc] Is fixed. On the other hand, bit line BL1Is VBL-H(= Vcc) And bit line BL2Is VBL-L[= (1/3) Vcc] Is driven. Therefore, unselected plate line PLmMemory cell MC connected to (m = 2, 3... M)11m, MC12m, MC21m, MC22m(M = 2,3... M) includes ± (1/3) VccOnly the disturbance of. The selected plate line PL1Second memory cell MC connected to211, MC221Also (1/3) VccThis is different from the sixteenth embodiment in that the disturbance is added. However, this degree of disturbance is not a problem at all.
[0488]
In the eighteenth embodiment, two intermediate potentials [(1/3) V during circuit operation.ccAnd (2/3) VccHowever, the maximum disturb level is ± (1/2) V of the sixteenth embodiment.ccTherefore, stable data reading can be performed.
[0489]
(Embodiment 19)
The nonvolatile memory according to the nineteenth embodiment is also a modification of the nonvolatile memory according to the sixteenth embodiment. The cross-sectional structure of the nonvolatile memory according to Embodiment 19 is the same as that in FIG. 10, and the equivalent circuit is the same as that in FIG. The bit line BL shown in FIG.1, BL2Includes a latch circuit LC similar to that shown in FIG.n(N = 1, 2,... N, N = 4 in the nineteenth embodiment), switching transistor TRSWn1, TRSWn2, Latch control line CLnSense amplifier SAnHowever, these are not shown in FIG.
[0490]
In the nonvolatile memory according to Embodiment 19, the first memory unit MU1Sub memory unit SMU constituting11, SMU12, SMU13, SMU14Are stacked in four stages. Although not shown, the second memory unit MU2Sub memory unit SMU constitutingtwenty one, SMUtwenty two, SMUtwenty three, SMUtwenty fourAre also stacked in four stages.
[0491]
The nonvolatile memory of the nineteenth embodiment is
(A-1) First bit line BL1When,
(B-1) N (in the nineteenth embodiment, N ≧ 2, specifically N = 4) first selection transistors TR1N(TR11, TR12, TR13, TR14)When,
(C-1) M memory cells (where M ≧ 2 and M = 8 in the nineteenth embodiment), respectively.1nM(MC11M, MC12M, MC13M, MC14MN first sub-memory units SMU composed of1N(SMU11, SMU12, SMU13, SMU14)When,
(D-1) N first sub-memory units SMU1NN first sub-memory units SMU1nFirst memory cells MC constituting each of the1nm(MC11m, MC12m, MC12m, MC14m) Common M plate lines PLm,
A first memory unit MU comprising1As well as
(A-2) Second bit line BL2When,
(B-2) N second selection transistors TR2N(TRtwenty one, TRtwenty two, TRtwenty three, TRtwenty four)When,
(C-2) Each of the M second memory cells MC2nM(MC21M, MC22M, MC23M, MC24MN second sub-memory units SMU composed of2N(SMUtwenty one, SMUtwenty two, SMUtwenty three, SMUtwenty four)When,
(D-2) N second sub-memory units SMU2NN second sub-memory units SMU2nSecond memory cells MC constituting each of the2nm(MC21m, MC22m, MC22m, MC24mM plate lines PL common to M plate lines constituting the first memory unit.m,
A second memory unit MU comprising2It is composed of
[0492]
That is, in the nonvolatile memory according to Embodiment 19, the sub memory unit constituting the memory unit has a four-layer structure. Note that the number of memory cells constituting the sub memory unit is not limited to eight, and the number of memory cells constituting the memory unit is not limited to 32.
[0493]
As shown in Table 10 and Table 11, the crystallization temperature of the ferroelectric layer constituting the memory cell of the upper memory unit is set to the ferroelectric substance constituting the memory cell of the lower memory unit. It may be lower than the crystallization temperature of the layer.
[0494]
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode. Specifically, the memory cell MC11MAnd memory cell MC21MEach includes a first electrode 21, a ferroelectric layer 22, and a second electrode 23. In addition, the memory cell MC12MAnd memory cell MC22MEach includes a first electrode 31, a ferroelectric layer 32, and a second electrode 33. Furthermore, the memory cell MC13MAnd memory cell MC23MEach includes a first electrode 41, a ferroelectric layer 42, and a second electrode 43. In addition, the memory cell MC14MAnd memory cell MC24MEach includes a first electrode 51, a ferroelectric layer 52, and a second electrode 53.
[0495]
First memory unit MU1Nth (n = 1, 2,... N) first sub-memory unit SMU1nFirst memory cell MC constituting1nmThe first electrodes 21, 31, 41, 51 of the nth first sub-memory unit SMU1nThe common first electrodes 21, 31, 41, 51 are common to the nth first selection transistor TR.1nVia the first bit line BL1And the second electrodes 23, 33, 43, 53 are connected to a common plate line PL.mIt is connected to the.
[0496]
Second memory unit MU2Nth second sub-memory unit SMU2nSecond memory cell MC constituting2nmThe first electrodes 21, 31, 41, 51 of the nth second sub-memory unit SMU2nThe common first electrodes 21, 31, 41, 51 are common to the nth second selection transistor TR.2nThrough the second bit line BL2And the second electrodes 23, 33, 43, 53 are connected to a common plate line PL.mIt is connected to the.
[0497]
Then, the first bit line BL1And the second bit line BL2Between the first memory cell MC11mAnd the second memory cell MC21mFirst latch circuit LC for latching data stored in1, First memory cell MC12mAnd the second memory cell MC22mA second latch circuit LC for latching the data stored in2, First memory cell MC13mAnd the second memory cell MC23mA third latch circuit LC for latching data stored inThreeAnd the first memory cell MC14mAnd the second memory cell MC24mThe fourth latch circuit LC for latching the data stored in the memoryFourIs provided.
[0498]
And plate line PL1Memory cell MC sharing11m, MC21m, Plate line PL2Memory cell MC sharing12m, MC22m, Plate line PLThreeMC that shared13m, MC23m, Plate line PLFourMemory cell MC sharing14m, MC24m1 bit is stored in each by writing complementary data into the. Also, eight selection transistors TR11~ TR14, TRtwenty one~ TRtwenty fourAnd 64 memory cells MC11m~ MC14m, MC21m~ MC24mThus, one memory unit (access unit unit) is constructed and stores 32 bits.
[0499]
Sense amplifier SA1, SA2, SAThree, SAFourThe latch circuit LC1, LC2, LCThree, LCFourIt is composed of
[0500]
In an actual non-volatile memory, a set of non-volatile memories storing these 32 bits is arranged in an array as an access unit unit.
[0501]
Since the method of reading data from the nonvolatile memory according to the nineteenth embodiment is substantially the same as that described in the sixteenth embodiment, detailed description thereof is omitted.
[0502]
The configuration critical dimension of the memory array of the nineteenth embodiment is the plate line PLmThe dimension in the row direction is defined based on the minimum pitch of one plate line, and one bit line1, BL24 bits are stored in the area surrounded by. Therefore, the critical dimension is 2F2It is. Four word lines WL1, WL2, WLThree, WLFourAnd 8 plate lines PLMThe row address is selected by the two-dimensional matrix. In other words, 32-bit access in the row direction is possible by four word lines and eight plate lines, and the number of drivers required for selecting a row address may be 0.375 per address. Therefore, as compared with the conventional memory cell structure, driving signal lines can be greatly reduced, and peripheral circuits can be greatly reduced.
[0503]
(Embodiment 20)
In the twentieth embodiment, the structure of the nonvolatile memory of the nineteenth embodiment is changed to be the same as the structure of the nonvolatile memory described in the twelfth embodiment. That is, similarly to the equivalent circuit shown in FIG. 17, the memory unit MUtwenty one, MUtwenty two, MUtwenty three, MUtwenty fourSelection transistor TR connected totwenty one, TRtwenty two, TRtwenty three, TRtwenty fourEach of the gate electrodes of the word line WL1, WL2, WLThree, WLFourNot word line WLtwenty one, WLtwenty two, WLtwenty three, WLtwenty fourConnect to. And plate line PLmThe number of latch circuits equal to the sum of the number of first memory cells and second memory cells sharing the first bit line BL1And the second bit line BL2It is provided between.
[0504]
That is, the first bit line BL1And the second bit line BL2Between the first latch circuit LC similar to that shown in FIG.P, Transistor TR for switchingSWP1, TRSWP2, Latch control line CLPSense amplifier SAP(However, P = 2N, and P = 8 in the twentieth embodiment). Note that these illustrations are omitted in FIG.
[0505]
In the nonvolatile memory according to Embodiment 20, the word line WL11~ Word line WL14Is selected, memory unit MU11~ Memory unit MU14Is accessed and the bit line BL1Only, the voltage (bit line potential) corresponding to the stored data appears. The same sense amplifier SA1~ SA8Bit line BL connected to2Is supplied with an intermediate reference potential between the read voltage (bit line potential) of data “1” and the read voltage (bit line potential) of data “0”. On the other hand, word line WLtwenty one~ Word line WLtwenty fourIs selected, memory unit MUtwenty one~ Memory unit MUtwenty fourIs accessed and the bit line BL2Only, the voltage (bit line potential) corresponding to the stored data appears. The same sense amplifier SA1~ SA8Bit line BL connected to1Is supplied with an intermediate reference potential between the read voltage (bit line potential) of data “1” and the read voltage (bit line potential) of data “0”.
[0506]
The (2n-1) th latch circuit latches data stored in the first memory cell constituting the nth first submemory unit, and the second nth latch circuit The data stored in the second memory cell constituting the nth second sub memory unit is latched. Specifically, the first latch circuit LC1Is the first first sub-memory unit SMU11First memory cell MC constituting11mLatches the data stored in the second latch circuit LC2Is the first second sub-memory unit SMUtwenty oneSecond memory cell MC constituting21mThe data stored in is latched. The third latch circuit LCThreeIs the second first sub-memory unit SMU12First memory cell MC constituting12mLatch the data stored in the fourth latch circuit LCFourIs the second second sub-memory unit SMUtwenty twoSecond memory cell MC constituting22mThe data stored in is latched. Furthermore, the fifth latch circuit LCFiveIs the third first sub-memory unit SMU13First memory cell MC constituting13mLatches the data stored in the sixth latch circuit LC6Is the third second sub-memory unit SMUtwenty threeSecond memory cell MC constituting23mThe data stored in is latched. Furthermore, the seventh latch circuit LC7Is the fourth first sub-memory unit SMU14First memory cell MC constituting14mLatches the data stored in the eighth latch circuit LC8Is the fourth second sub-memory unit SMUtwenty fourSecond memory cell MC constituting24mThe data stored in is latched.
[0507]
In the nonvolatile memory of the twentieth embodiment, the signal amount (potential difference) is about half that of the nineteenth embodiment, and the operation margin is reduced due to variations in the reference potential. The degree is doubled. In the nonvolatile memory according to the twentieth embodiment, for example, the word line WL11And word line WLtwenty oneIs selected at the same time, the plate line PLmMemory cell MC that shared (paired)1nm, MC2nmThe data can be read from the memory, and substantially the same operation as that of the nonvolatile memory described in Embodiment 19 can be performed.
[0508]
Note that the structure of the nonvolatile memory of the sixteenth embodiment can be similarly changed to be the same as the structure of the nonvolatile memory described in the twelfth embodiment. That is, the memory unit MUtwenty one, MUtwenty twoSelection transistor TR connected totwenty one, TRtwenty twoEach of the gate electrodes of the word line WL1, WL2Instead, as shown in FIG. 5, the word line WLtwenty one, WLtwenty twoConnect to In this case, the first bit line BL1And the second bit line BL2Between the first latch circuit LC similar to that shown in FIG.P, Transistor TR for switchingSWP1, TRSWP2, Latch control line CLPSense amplifier SAP(However, P = 2N and P = 4) may be provided. The (2n-1) th latch circuit latches data stored in the first memory cell constituting the nth first submemory unit, and the second nth latch circuit The data stored in the second memory cell constituting the nth second sub memory unit is latched. Specifically, the first latch circuit LC1Is the first first sub-memory unit SMU11First memory cell MC constituting11mLatches the data stored in the second latch circuit LC2Is the first second sub-memory unit SMUtwenty oneSecond memory cell MC constituting21mThe data stored in is latched. The third latch circuit LCThreeIs the second first sub-memory unit SMU12First memory cell MC constituting12mLatch the data stored in the fourth latch circuit LCFourIs the second second sub-memory unit SMUtwenty twoSecond memory cell MC constituting22mThe data stored in is latched.
[0509]
Although it is disadvantageous in terms of area, the sub memory unit SMU is formed on the insulating layer 16.11, SMU12, SMUtwenty one, SMUtwenty twoThe interlayer insulating layer 26 is formed thereon, and the sub memory unit SMU is formed on the interlayer insulating layer 26.13, SMU14, SMUtwenty three, SMUtwenty fourIt is good also as a structure which forms.
[0510]
The structure of the memory unit described in Embodiments 1 to 11 can be applied as appropriate to the nonvolatile memories in Embodiments 12 to 20.
[0511]
(Embodiment 21)
Embodiment 21 relates to a nonvolatile memory according to a thirteenth aspect of the present invention, and a driving method according to the second and third aspects of the present invention. FIG. 48 shows a circuit diagram of the nonvolatile memory according to Embodiment 21, and FIG. 49 shows a schematic partial cross-sectional view.
[0512]
The nonvolatile memory of the embodiment 21 is
(A) a bit line BL;
(B) N selection transistors TR (where N ≧ 2, specifically N = 2 in the twenty-first embodiment)1, TR2When,
(C) Each of M memory cells MC (where M ≧ 2 and, specifically, in the twenty-first embodiment, M = 8)nmN memory units MU composed of (n = 1, 2, m = 1, 2,... M)1, MU2When,
(D) M plate wires PLm,
It is composed of
[0513]
And each memory cell MCnmConsists of first electrodes 21, 31, ferroelectric layers 22, 32 and second electrodes 23, 33. Also, the first memory unit MU1Memory cell MC constituting1mThe first electrode 21 of the first memory unit MU1And the common first electrode (common node CN1) Is the first selection transistor TR1To the bit line BL, and the mth (where m = 1, 2,... M) memory cell MC1mThe second electrode 23 is a common mth plate line PL shared between the memory units.mIt is connected to the. On the other hand, the second memory unit MU2Memory cell MC constituting2mThe first electrode 31 of the second memory unit MU2And the common first electrode (common node CN2) Is the second selection transistor TR2To the bit line BL, and the mth (where m = 1, 2,... M) memory cell MC2mThe second electrode 33 is a common mth plate line PL shared between the memory units.mIt is connected to the.
[0514]
Note that the number (M) of the memory cells constituting the memory unit of the nonvolatile memory is not limited to eight. In general, it is sufficient that M ≧ 2 is satisfied, and a power of 2 (M = 2, 4, 8). , 16...
[0515]
The bit line BL is connected with at least N latch circuits for latching data stored in the memory cell. Specifically, in the twenty-first embodiment, the nth (where n = 1, 2,... N) latch circuit LC.nIs the nth memory unit MUnMemory cells MC constituting each of thenmThe data stored in is latched. The first latch circuit LC1And a bit line BL between the first switching transistor TRSW1And the second latch circuit LC2And a bit line BL between the second switching transistor TRSW2Is arranged. First sense amplifier SA1The first latch circuit LC1And the second sense amplifier SA.2The second latch circuit LC2However, the present invention is not limited to such a configuration. Switching transistor TRSW1, TRSW2Are respectively connected to the first latch control line CL.1, Second latch control line CL2It is connected to the. Since the latch circuit may be a circuit similar to that shown in FIG. 41, detailed description thereof is omitted.
[0516]
Memory cell MC2mPlate line atmIs a memory cell MC1mPlate line atmAnd is connected to a plate line decoder / driver PD. Furthermore, the first selection transistor TR1The gate electrode of the first word line WL1Connected to the second selection transistor TR2The gate electrode of the second word line WL2Connected to the word line WL1, WL2Are connected to a word line decoder / driver WD.
[0517]
A method for driving the nonvolatile memory in which data is read from the nonvolatile memory in Embodiment 21 and rewritten is described below. As an example, plate wire PL1Memory cell MC sharing11, MCtwenty oneThe data is read from and rewritten from the memory cell MC11The data “1” is stored in the memory cell MC.twenty oneAssume that data “0” is stored in. 50 and 51 show operation waveforms. In FIGS. 50 and 51, the numbers in parentheses correspond to the numbers of the steps described below. In addition, “sense amplifier SA” in the drawing showing the operation waveform1And Sense Amplifier SA2"Means the potential at the output of these sense amplifiers.
[0518]
First, the selected memory cell MC11And memory cell MCtwenty oneIs read out (see FIG. 50).
[0519]
(1A) In the standby state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts.
[0520]
(2A) At the start of data reading, the selected plate line PL1Is raised, that is, the selected plate line PL1VPL-H(= Vcc), And unselected plate line PLm(M = 2,3 ... M) to VPL-L(= 0 volts). At this time, the common node CN1, CN2Is the unselected plate line PLmSince the coupling element (m = 2, 3... M) is strong, the value is less than 0 volts. As a result, the memory cell MC in which the data “1” has been written11, Polarization inversion occurs in the ferroelectric layer, and the common node CN1The potential increases. In addition, the first latch control line CL1Through the first switching transistor TRSW1Is turned on, and the first latch circuit LC1And the first sense amplifier SA1Is set to 0 volts. Thereafter, the electrical connection between the ground line (not shown) and the bit line BL is released, and the bit line BL is brought into a floating state.
[0521]
(3A) Next, the first word line WL1Is set to the high level, the first selection transistor TR1Is turned on. As a result, the first memory unit MU1Common node CN1Is connected to the bit line BL.
[0522]
(4A) Thereafter, the first latch control line CL1Through the first switching transistor TRSW1And the first latch circuit LC1Is disconnected from the bit line BL.
[0523]
(5A) And the first latch circuit LC1Is activated to determine the data, and the data (in this example, data “1”) is transferred to the first sense amplifier SA.11st latch circuit LC in1Latch on. On the other hand, the bit line BL is set to 0 volts. As a result, the selected memory cell MC11Is written with data “0”.
[0524]
(6A) Next, the first word line WL1Is set to the low level, the first selection transistor TR1Is turned off. As a result, the first memory unit MU1Common node CN1And the bit line BL are disconnected. In addition, the second latch control line CL2Through the second switching transistor TRSW2Is turned on, and the second latch circuit LC2And the second sense amplifier SA2Is set to 0 volts. Thereafter, the electrical connection between the ground line (not shown) and the bit line BL is released, and the bit line BL is brought into a floating state.
[0525]
(7A) Next, the second word line WL2Is set to the high level, the second selection transistor TR2Is turned on. As a result, the second memory unit MU2Common node CN2Is connected to the bit line BL. Memory cell MC in which data “0” was writtentwenty oneIn, no polarization inversion occurs in the ferroelectric layer. Accordingly, the potential generated on the bit line BL (bit line potential) is low.
[0526]
(8A) Thereafter, the second latch control line CL2Through the second switching transistor TRSW2Is turned off, and the second latch circuit LC2Is disconnected from the bit line BL.
[0527]
(9A) And the second latch circuit LC2Is activated to determine the data, and the data (in this example, data “0”) is transferred to the second sense amplifier SA.2Second latch circuit LC in2Latch on. On the other hand, the bit line BL is set to 0 volts. As a result, the selected memory cell MCtwenty oneIs written with data “0”.
[0528]
(10A) Next, the second word line WL2Is set to the low level, the second selection transistor TR2Is turned off. As a result, the second memory unit MU2Common node CN2And the bit line BL are disconnected. In addition, the selected plate line PL1The potential is lowered. That is, the selected plate line PL1The potential of VPL-LReturn to (= 0 volts).
[0529]
With the above operation, the memory cell MC11And memory cell MCtwenty oneReading of data at is completed. In this state, the memory cell MC11And memory cell MCtwenty oneThe data “0” is written in. The first latch circuit LC1And the second latch circuit LC2Includes memory cells MC constituting the first memory unit, respectively.11And the memory cell MC constituting the second memory unittwenty oneThe data stored in is latched.
[0530]
Next, the selected memory cell MC11And memory cell MCtwenty oneThe data is rewritten, specifically, the data “1” is rewritten (see FIG. 51).
[0531]
(1B) In the initial state, all bit lines, all word lines, and all plate lines are at 0 volts. Furthermore, the common node CN1, CN2Is also floating at 0 volts.
[0532]
(2B) Next, unselected plate line PLm(M = 2,3 ... M) to (1/2) VPL-H[= (1/2) Vcc] Is applied. Selection plate line PL1Is VPL-L(= 0 volts).
[0533]
(3B) Thereafter, the first word line WL1Is set to the high level, the first selection transistor TR1Is turned on. As a result, the first memory unit MU1Common node CN1Is connected to the bit line BL. In addition, the first latch control line CL1Through the first switching transistor TRSW1Is turned on, and the first latch circuit LC1Is connected to the bit line BL. As a result, the first latch circuit LC1In accordance with the data latched in (in this example, data “1”), the potential of the bit line BL is VBL-H(= Vcc). As a result, the selected memory cell MC11Is inverted again, and data “1” is written.
[0534]
(4B) Next, the bit line BL is set to 0 volt, and the common node CN is set.1Return to 0 volts.
[0535]
(5B) And the first word line WL1Is set to the low level, the first selection transistor TR1Is turned off. As a result, the first memory unit MU1Common node CN1And the bit line BL are disconnected. In addition, the first latch control line CL1Through the first switching transistor TRSW1And the first latch circuit LC1Is disconnected from the bit line BL.
[0536]
(6B) Thereafter, the second word line WL2Is set to the high level, the second selection transistor TR2Is turned on. As a result, the second memory unit MU2Common node CN2Is connected to the bit line BL. In addition, the second latch control line CL2Through the second switching transistor TRSW2Is turned on, and the second latch circuit LC2Is connected to the bit line BL. As a result, the second latch circuit LC2In accordance with the data latched in (in this example, data “0”), the potential of the bit line BL is VBL-L(= 0 volts). As a result, the selected memory cell MCtwenty oneIn this case, the polarization state does not change, and the data remains as “0”.
[0537]
(7B) Next, the bit line BL is set to 0 volt, and the common node CN is set.2Return to 0 volts.
[0538]
(8B) And the second word line WL2Is set to the low level, the second selection transistor TR2Is turned off. As a result, the second memory unit MU2And the bit line BL are disconnected. In addition, the second latch control line CL2Through the second switching transistor TRSW2Is turned off, and the second latch circuit LC2Is disconnected from the bit line BL.
[0539]
(9B) Then, non-selected plate line PLm(M = 2,3 ... M) to VPL-LReturn to (= 0 volts).
[0540]
With the above operation, rewriting of the data “1” is completed, but the two memory units MU1, MU2Plate line PL1Memory cell MC sharing11And memory cell MCtwenty oneThe reading of data stored in the memory and the rewriting of data are performed by raising the potential of the plate line once (VPL-L→ VPL-H) [Step (2A)] and potential drop (VPL-H→ VPL-L) [Step (10A)].
[0541]
Two memory units MU1, MU2Plate line PL1First, a pulse is applied to the plate line [step (2A)], and then N selection transistors are sequentially selected. That is, steps (3A) to (5A) and steps (7A) to (9A) are performed.
[0542]
After that, plate line PL2Memory cell MC sharing12And memory cell MCtwenty two, Plate line PLThreeMemory cell MC sharing13And memory cell MCtwenty three, Plate line PLFourMemory cell MC sharing14And memory cell MCtwenty fourEtc., operations of steps (1A) to (10A) and steps (1B) to (9B) are sequentially performed.
[0543]
When data is newly written, first, after the operations (1A) to (10A) are performed, a latch circuit (that is, the first memory) associated with the memory cell to which data is to be newly written. Rewrite the first latch circuit for the memory cells constituting the unit and the second latch circuit for the memory cells constituting the second memory unit) to desired values, The operation of 9B) may be performed.
[0544]
By the way, the plate line connected to the plurality of memory cells has a large load capacity and a low driving speed (that is, it takes time to charge and discharge). In addition, power consumption is large. Therefore, the plate line PL is generated by raising and lowering the potential of the plate line twice.1Memory cell MC sharing11And memory cell MCtwenty oneIn contrast to the nonvolatile memory driving method proposed in Japanese Patent Application No. 11-158632, which reads out data stored in the memory and rewrites data, the potential rise and fall of the plate line are performed once. The non-volatile memory driving method according to the twenty-first embodiment is more advantageous from the viewpoint of driving speed and power consumption.
[0545]
In the driving method of the nonvolatile memory according to the twenty-first embodiment, (MC11, MCtwenty one) → (MC12, MCtwenty two) → (MC13, MCtwenty three) → (MC14, MCtwenty four)... Data is read and rewritten in this order. Therefore, plate line PLmMemory cell MC for reading and rewriting data1mAnd memory cell MC2mNo disturbance is added in.
[0546]
In the steps (1A) to (10A), the non-selected plate line PLm(M = 2,3 ... M) is VPL-L(= 0 volts). Each bit line BL varies between 0 volt and the bit line potential (read signal amount). Here, the bit line potential (read signal amount) is usually about 0.5 volts or less. Therefore, in the steps (1A) to (10A), the non-selected plate line PLmMemory cell MC connected to (m = 2, 3... M)1m, MC2mDisturbance hardly occurs at (m = 2, 3... M).
[0547]
On the other hand, in the steps (1B) to (9B), the selected plate line PL1The potential of V is VPL-L(= 0 volts), unselected plate line PLm(M = 2,3 ... M) is (1/2) VPL-H[= (1/2) Vcc] Is fixed. In addition, the bit line BLVBL-L(= 0 volts) or VBL-H(= Vcc). Therefore, unselected plate line PLm± (1/2) V for memory cells connected to (m = 2, 3... M)ccHowever, the potential applied to these memory cells is stable, and if the coercive voltage is set higher than that, polarization inversion does not occur. Also, the selected plate line PL1Memory cell MC connected to11, MCtwenty oneIs not effectively disturbed.
[0548]
The structure of the memory unit described in Embodiments 1 to 11 can be applied to the nonvolatile memory in Embodiment 21 as appropriate. In addition, a driving method of a nonvolatile memory in which memory cells connected to selected plate lines are rewritten in the same manner as the so-called flash memory described in the thirteenth embodiment can be applied to the twenty-first embodiment. Furthermore, the nonvolatile memory driving method described in the fourteenth embodiment can be applied to the twenty-first embodiment.
[0549]
As mentioned above, although this invention was demonstrated based on embodiment of this invention, this invention is not limited to these. The structure of the nonvolatile memory, the materials used, various formation conditions, the circuit configuration, the driving method, and the like described in the embodiment of the invention are examples, and can be changed as appropriate.
[0550]
In general, A = B + C, where A is the total number of signal lines for driving the unit units, B is the number of word lines, and C is the number of plate lines. Here, when the total number A is constant, in order to maximize the total number of addresses (= B × C) of the unit unit, it is sufficient to satisfy B = C. Therefore, in order to arrange peripheral circuits most efficiently, the number B of word lines and the number C of plate lines in the unit unit may be made equal. In addition, the number of word lines in the row address access unit unit matches the number of stacked memory cells, and the number of plate lines matches the number of memory cells constituting the memory unit or sub memory unit. As the number of plate lines increases, the degree of substantial non-volatile memory integration increases. The product of the number of word lines and the number of plate lines is the number of accessible addresses. Here, on the premise of continuous and continuous access, the value obtained by subtracting “1” from the product is the number of disturbances. Therefore, the value of the product of the number of word lines and the number of plate lines is determined from the disturbance tolerance of the memory cells, process factors, and the like.
[0551]
For example, as shown in FIG. 52, as a modification of the nonvolatile memory of the second embodiment, the first electrode 21 'can be an upper electrode and the second electrode 23' can be a lower electrode. Such a structure can also be applied to the nonvolatile memory in other embodiments. In FIG. 52, reference numbers 26B and 26C indicate the lower layer and the upper layer of the first interlayer insulating layer, respectively, and reference numbers 36B and 36C indicate the lower layer and the upper layer of the upper insulating layer, respectively.
[0552]
The ferroelectric layers 22, 32, 42, and 52 may have substantially the same planar shape as the first electrode and may be formed so as to cover the first electrode, depending on the method for manufacturing the nonvolatile memory. . Alternatively, the ferroelectric layer may not be patterned.
[0553]
In the embodiment of the present invention, the nonvolatile memory having a configuration in which a plurality of memory cells are connected to one selection transistor has been described. However, according to the seventh aspect or the eighth aspect of the present invention. The configuration of the non-volatile memory can be applied to any type and configuration of non-volatile memory having a structure in which disturbance occurs in unselected memory cells. For example, a nonvolatile memory having a configuration in which a selection transistor and a capacitor portion are integrated, specifically, a memory cell having a structure in which a ferroelectric thin film is formed instead of a gate insulating film of a field effect transistor The nonvolatile memory according to the seventh aspect or the eighth aspect of the present invention can also be applied to a nonvolatile memory composed of a plurality of arranged memory units.
[0554]
【The invention's effect】
According to the nonvolatile memory of the first to fifth aspects of the present invention, since a plurality of memory cells are provided, the cell area per bit can be reduced, and the memory Since the unit and the sub memory unit are stacked, it is possible to realize a non-volatile memory of, for example, a gigabyte class that is further highly integrated. In addition, the capacity of the nonvolatile memory can be increased without being limited to the minimum processing dimension. Further, the peripheral circuits can be reduced by reducing the number of drive wirings in address selection. In addition, the reduction in memory cells and the reduction in peripheral circuits can be achieved at the same time, and it is possible to improve the degree of integration with which the entire device is matched.
[0555]
According to the nonvolatile memory of the sixth aspect of the present invention, the crystallization temperature of the ferroelectric layer of the memory cell constituting the capacitor unit, the memory unit, or the sub memory unit located in each stage is specified. Even if the crystallization heat treatment is performed for the number of stacked capacitor parts, memory units, and sub memory units, the characteristics of the memory cells and capacitor parts constituting the lower capacitor parts, memory units, and sub memory units are deteriorated. A non-volatile memory having excellent performance without causing problems can be obtained.
[0556]
In addition, the nonvolatile memory according to the seventh to eighth aspects of the present invention includes a power supply voltage circuit whose output has a negative temperature characteristic, or a clamp circuit whose clamp voltage has a negative temperature characteristic. As a result, the electric field applied to the ferroelectric layer in the non-selected memory cell can be relaxed even when the operating temperature of the nonvolatile memory increases and the coercive voltage of the ferroelectric layer decreases. Therefore, it is possible to reliably prevent the charge reversal of the ferroelectric layer in the non-selected memory cell. Therefore, the operation of the nonvolatile memory within the required temperature range can be reliably ensured, and a nonvolatile memory having stable characteristics can be provided.
[0557]
Furthermore, in the nonvolatile memory according to the ninth to eleventh aspects of the present invention, the first electrode is common to a plurality of memory cells constituting the memory unit or the sub memory unit. A kind of additional load capacitance is added to the first electrode, and when a voltage is applied to the plate line at the time of reading data, an increase in potential of the first electrode in a floating state can be suppressed. Since a sufficient potential difference can be generated between the first electrode and the second electrode, polarization inversion can be reliably generated in the ferroelectric layer.
[0558]
In the nonvolatile memory according to the twelfth to thirteenth aspects of the present invention and the driving methods according to the first to third aspects of the present invention, high integration of the nonvolatile memory can be achieved. In addition, in the method for driving the nonvolatile memory according to the first to second aspects of the present invention, the first memory cell sharing the plate line and the reading of data stored in the second memory cell and the data Is rewritten by one rise and fall of the potential of the plate line. In the nonvolatile memory driving method according to the third aspect, the data stored in the memory cells sharing the plate line is read. First, a pulse is applied to the plate line, and then the N selection transistors are sequentially selected. At this time, the memory cell sharing the plate line or the first memory cell and the second memory cell This memory cell is not disturbed, and the number of times each memory cell is disturbed can be reduced. Further, the plate line connected to the plurality of memory cells has a large load capacity and a low driving speed (that is, it takes time to charge and discharge). However, the memory cell, or the first memory cell and the second memory Since reading and rewriting of data stored in the cell are performed by raising and lowering the potential of the plate line once, high-speed operation and low power consumption are possible. In addition, the nonvolatile memory according to the twelfth to thirteenth aspects of the present invention includes a latch circuit, or a first latch circuit and a second latch circuit. Data can be rewritten to the first and second memory cells without fail.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a first embodiment of the invention.
FIG. 2 is a schematic partial cross-sectional view of the ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention.
FIG. 3 is a diagram showing operation waveforms at the time of data writing to the ferroelectric nonvolatile semiconductor memory according to the first embodiment of the present invention;
FIG. 4 is a diagram showing operation waveforms when data is read from the ferroelectric nonvolatile semiconductor memory according to the first embodiment of the invention and rewritten.
5 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a second embodiment of the present invention. FIG.
FIG. 6 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a second embodiment of the invention.
FIG. 7 is a diagram showing operation waveforms at the time of data writing to the ferroelectric nonvolatile semiconductor memory according to the second embodiment of the present invention.
FIG. 8 is a diagram showing operation waveforms when data is read from the ferroelectric nonvolatile semiconductor memory according to the second embodiment of the invention and rewritten.
FIG. 9 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a third embodiment of the invention.
FIG. 10 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a third embodiment of the invention.
FIG. 11 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a fourth embodiment of the invention.
12 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a fifth embodiment of the present invention. FIG.
FIG. 13 is a diagram showing operation waveforms when data is read from the ferroelectric nonvolatile semiconductor memory according to the fifth embodiment of the present invention and the data is rewritten.
FIG. 14 is a circuit diagram when the ferroelectric nonvolatile semiconductor memory described in the first embodiment of the present invention is applied to the ferroelectric nonvolatile semiconductor memory of the fifth embodiment of the present invention;
FIG. 15 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a sixth embodiment of the invention.
FIG. 16 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a sixth embodiment of the invention.
FIG. 17 is a circuit diagram of a modification (N = 4) of the ferroelectric nonvolatile semiconductor memory according to the sixth embodiment of the present invention.
FIG. 18 is a schematic partial sectional view of a modification (N = 4) of the ferroelectric nonvolatile semiconductor memory according to the sixth embodiment of the present invention whose circuit diagram is shown in FIG. 16;
FIG. 19 is a circuit diagram of another modification (N = 4) of the ferroelectric nonvolatile semiconductor memory according to the sixth embodiment of the present invention.
FIG. 20 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a seventh embodiment of the present invention.
FIG. 21 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to an eighth embodiment of the present invention.
FIG. 22 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to an eighth embodiment of the present invention.
FIG. 23 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the eighth embodiment of the present invention.
FIG. 24 is a circuit diagram showing an example of a power supply voltage circuit and a reference voltage circuit in a ferroelectric nonvolatile semiconductor memory according to an eighth embodiment of the invention.
FIG. 25 is a circuit diagram showing a modification of the reference voltage circuit in the ferroelectric nonvolatile semiconductor memory according to the eighth embodiment of the present invention.
FIG. 26 is a circuit diagram of a modification of the ferroelectric nonvolatile semiconductor memory according to the eighth embodiment of the present invention.
FIG. 27 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a ninth embodiment of the present invention.
FIG. 28 is a circuit diagram of a clamp circuit in the ferroelectric nonvolatile semiconductor memory according to the ninth embodiment of the present invention.
FIG. 29 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a tenth embodiment of the present invention.
30 is a layout diagram of the ferroelectric nonvolatile semiconductor memory according to the tenth embodiment of the invention. FIG.
FIG. 31 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a tenth embodiment of the present invention.
32 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a tenth embodiment of the present invention when viewed in a cross section different from that of FIG. 31;
FIG. 33 is a diagram showing operation waveforms in a data write operation of the ferroelectric nonvolatile semiconductor memory according to the tenth embodiment of the invention;
FIG. 34 is a diagram showing operation waveforms in data read and rewrite operations of the ferroelectric nonvolatile semiconductor memory according to the tenth embodiment of the invention;
FIG. 35 is a graph showing the result of simulating the relationship between the value of the number (M) of memory cells constituting the sub memory unit and the signal potential in the tenth embodiment of the invention.
FIG. 36 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to an eleventh embodiment of the present invention.
FIG. 37 is a layout diagram of the ferroelectric nonvolatile semiconductor memory according to the eleventh embodiment of the present invention.
FIG. 38 is a circuit diagram showing a kind of switch circuit disposed between bit lines when a predetermined potential of a wiring to which one end of a detection transistor is connected is 0 volt.
FIG. 39 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a twelfth embodiment of the present invention.
40 is a schematic partial sectional view of a ferroelectric nonvolatile semiconductor memory according to a twelfth embodiment of the present invention. FIG.
FIG. 41 is an example of a circuit diagram of a latch circuit.
FIG. 42 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the twelfth embodiment and the sixteenth embodiment of the present invention.
43 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the twelfth embodiment and the sixteenth embodiment of the present invention; FIG.
FIG. 44 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the thirteenth and seventeenth embodiments of the present invention.
FIG. 45 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the fourteenth embodiment and the eighteenth embodiment of the present invention.
46 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a fifteenth embodiment of the present invention. FIG.
47 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a sixteenth embodiment of the present invention. FIG.
48 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory according to a twenty-first embodiment of the present invention. FIG.
49 is a schematic partial cross-sectional view of a ferroelectric nonvolatile semiconductor memory according to a twenty-first embodiment of the present invention. FIG.
FIG. 50 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the twenty-first embodiment of the invention.
FIG. 51 is a diagram showing operation waveforms of the ferroelectric nonvolatile semiconductor memory according to the twenty-first embodiment of the present invention.
FIG. 52 is a schematic partial cross-sectional view of a modified example of the ferroelectric nonvolatile semiconductor memory according to the fourth embodiment of the present invention.
FIG. 53 is a PE hysteresis loop diagram of a ferroelectric.
54 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory disclosed in US Pat. No. 4,873,664. FIG.
FIG. 55 is a circuit diagram of a ferroelectric nonvolatile semiconductor memory disclosed in Japanese Patent Application Laid-Open No. 9-121022.
56 is a diagram illustrating a PE hysteresis loop of a ferroelectric material at 20 ° C. and 105 ° C. FIG.
FIG. 57 is a circuit diagram of a gain cell in a DRAM and a circuit diagram in the case where this gain cell is applied to a ferroelectric nonvolatile semiconductor memory disclosed in US Pat. No. 4,873,664.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Silicon semiconductor substrate, 11 ... Element isolation region, 12 ... Gate insulating film, 13 ... Gate electrode, 14 ... Source / drain region, 15 ... Contact hole, 16 ... -Insulating layer, 17, 27, 37, 47 ... opening, 18, 181, 182, 18A, 18B, 18C, 28, 38, 48 ... connection hole, 21, 21A, 21B ... first electrode, 22, 22A, 22B, 32, 32A, 32B, 42, 52 ... strong Dielectric layer, 23, 33, 43, 53 ... second electrode, 25, 35, 45 ... connection, 26, 36, 46 ... interlayer insulation layer, 26A, 36A, 56A ... Interlayer insulating layer, 61, 61A, 61B ... reference voltage circuit, 62, 64, 66 ... first resistance element, 63, 65, 67 ... second resistance element, 70 ... comparator , 71 ... 1st input part, 72 ... 2nd input part, 73, 81 ... PMOS type FET, 74 ... VDLTerminal, 80 ... Clamp circuit, MU ... Memory unit, SMU ... Sub memory unit, MC ... Memory cell, TR ... Transistor for selection, TRW... Write transistors, TRR... Reading transistors, TRS... Detection transistor, WL ... Word line, BL ... Bit line, PL ... Plate line, WD ... Word line decoder / driver, SA ... Sense amplifier, PD ... Plate Line decoder / driver, CN ... common node, LC ... latch circuit, CL ... latch control line, TRSW... Switching transistors

Claims (9)

（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
第［（ｎ−１）Ｍ＋ｍ］番目のプレート線の内、ｍを共通とするプレート線は互いに前記層間絶縁層を介して積層されており、ｎを共通とするプレート線は互いに同一階層に配されていることを特徴とする強誘電体型不揮発性半導体メモリ。(A) a bit line;
(B) a selection transistor;
(C) N (where N ≧ 2) memory units each composed of M (where M ≧ 2) memory cells;
(D) M × N plate wires,
Consisting of
N memory units are stacked via an interlayer insulating layer,
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common, and the common first electrode is connected to the bit line via the selection transistor,
In the n th (where n = 1, 2,... N) memory unit, the second electrode of the m th (where m = 1, 2,... M) memory cell is the [( n-1) connected to the (M + m) th plate line,
Of the [(n−1) M + m] -th plate lines, the plate lines having the same m are stacked on each other via the interlayer insulating layer, and the plate lines having the same n are arranged on the same layer. A ferroelectric-type non-volatile semiconductor memory characterized by the above. 上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。  The crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located above is lower than the crystallization temperature of the ferroelectric layer constituting the memory cell of the memory unit located below The ferroelectric-type nonvolatile semiconductor memory according to claim 1. （Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
Ｎ個のメモリユニットは層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。(A) a bit line;
(B) N (where N ≧ 2) selection transistors;
(C) N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
N memory units are stacked via an interlayer insulating layer,
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the nth (where n = 1, 2,..., N) memory unit is connected to the bit line via the nth selection transistor,
In the nth memory unit, the second electrode of the mth memory cell (where m = 1, 2,... M) is connected to the mth plate line common to the memory units. A ferroelectric-type non-volatile semiconductor memory characterized by the above. （Ａ）ビット線と、
（Ｂ）２Ｎ個（但し、Ｎ≧１）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第（２ｎ−１）番目（但し、ｎ＝１，２・・・Ｎ）のメモリユニットにおける共通の第１の電極は、第（２ｎ−１）番目の選択用トランジスタを介してビット線に接続され、
第２ｎ番目のメモリユニットにおける共通の第１の電極は、第２ｎ番目の選択用トランジスタを介してビット線に接続され、
第（２ｎ−１）番目のメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルと、第２ｎ番目のメモリユニットを構成する第ｍ番目のメモリセルは、第２の電極を共有し、第（２ｎ−１）番目のメモリユニットを構成する第ｍ番目のメモリセルの第１の電極と第２ｎ番目のメモリユニットを構成する第ｍ番目のメモリセルの第１の電極とは、第２の電極を介して積層されており、該共有された第ｍ番目の第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。(A) a bit line;
(B) 2N (where N ≧ 1) selection transistors;
(C) 2N memory units each composed of M (where M ≧ 2) memory cells;
(D) M plate wires,
Consisting of
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In each memory unit, the first electrode of the memory cell is common,
The common first electrode in the (2n-1) th (where n = 1, 2,... N) memory memory is connected to the bit line via the (2n-1) th selection transistor. And
The common first electrode in the 2nth memory unit is connected to the bit line via the 2nth selection transistor,
The m-th (m = 1, 2... M) memory cells constituting the (2n−1) -th memory unit and the m-th memory cell constituting the 2n-th memory unit are: The first electrode of the mth memory cell that shares the second electrode and constitutes the (2n-1) th memory unit and the mth memory cell that constitutes the 2nth memory unit. The first electrode is laminated through a second electrode, and the shared m-th second electrode is connected to the m-th plate line. Body type non-volatile semiconductor memory. （Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
第１のサブメモリユニットは、層間絶縁層を介して、第２のサブメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第ｍ番目の第２のメモリセルの第２の電極は共通の第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is M plate wires in common with the M plate wires constituting,
A second memory unit comprising:
The first sub memory unit is stacked with the second sub memory unit through an interlayer insulating layer,
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. The common first electrode is connected to the first bit line via the nth first selection transistor, and the mth (where m = 1). , 2... M) the second electrode of the first memory cell is connected to the common mth plate line,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor, and the second electrode of the mth second memory cell is the common mth plate. A ferroelectric nonvolatile semiconductor memory characterized by being connected to a line. 上方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度は、下方に位置するサブメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。  The crystallization temperature of the ferroelectric layer constituting the memory cell of the upper sub memory unit is lower than the crystallization temperature of the ferroelectric layer constituting the memory cell of the lower sub memory unit. A ferroelectric nonvolatile semiconductor memory according to claim 5. 第１のビット線及び第２のビット線は同一のセンスアンプに接続されていることを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。  6. The ferroelectric nonvolatile semiconductor memory according to claim 5, wherein the first bit line and the second bit line are connected to the same sense amplifier. （Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間において、Ｎ個の第１のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個の第２のサブメモリユニット間において、Ｎ個の第２のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、
第１のメモリユニットにおける第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルと、第２のメモリユニットにおける第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルは、第２の電極を共有し、第１のメモリユニットにおける第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目の第１のメモリセルの第１の電極と、第２のメモリユニットにおける第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルの第１の電極とは、第２の電極を介して積層されており、該共有された第２の電極は第ｍ番目のプレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。(A-1) a first bit line;
(B-1) N (where N ≧ 1) first selection transistors;
(C-1) N first sub-memory units each composed of M (where M ≧ 2) first memory cells;
(D-1) M plate lines that are common to the first memory cells constituting each of the N first submemory units among the N first submemory units,
A first memory unit comprising:
(A-2) a second bit line;
(B-2) N second selection transistors;
(C-2) N second sub-memory units each composed of M second memory cells;
(D-2) Among the N second sub-memory units, the second memory cell constituting each of the N second sub-memory units is shared, and the first memory unit is M plate wires in common with the M plate wires constituting,
A second memory unit comprising:
Each memory cell includes a first electrode, a ferroelectric layer, and a second electrode,
In the first memory unit, the first electrode of the first memory cell constituting the n-th (where n = 1, 2,... N) first sub-memory unit has an n-th number. Common to one sub-memory unit, and the common first electrode is connected to the first bit line via the nth first selection transistor,
In the second memory unit, the first electrode of the second memory cell constituting the nth second submemory unit is common to the nth second submemory unit. The first electrode is connected to the second bit line via the nth second selection transistor,
The mth (where m = 1, 2... M) first memory cells constituting the nth first submemory unit in the first memory unit, and the second memory unit in the second memory unit. The mth second memory cell constituting the nth second submemory unit shares the second electrode and constitutes the nth first submemory unit in the first memory unit. A first electrode of an mth first memory cell, a first electrode of an mth second memory cell constituting an nth second submemory unit in the second memory unit, Are stacked via a second electrode, and the shared second electrode is connected to the m-th plate line. 第１のビット線及び第２のビット線は同一のセンスアンプに接続されていることを特徴とする請求項８に記載の強誘電体型不揮発性半導体メモリ。  9. The ferroelectric nonvolatile semiconductor memory according to claim 8, wherein the first bit line and the second bit line are connected to the same sense amplifier.
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