JP4665631B2 - 電子基板とその製造方法及び電気光学装置の製造方法並びに電子機器の製造方法 - Google Patents
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Description
例えば特許文献1には、ポリシリコンに不純物をドープした多結晶粒界を用いて抵抗を形成する技術が開示されている。
また、特許文献2には、半導体素子上の再配置配線部に、厚膜形成法によって抵抗ペーストを塗布・硬化させて、抵抗部を形成する技術が開示されている。
基板上に設けられた抵抗等の受動素子を用いてインピーダンス制御等を行う際には、抵抗値を高精度に管理する必要があるが、上記の技術では要求された精度を確保することが困難であり、信頼性の高い抵抗部が得られないという問題がある。
また、上記の技術では、抵抗部を形成するための独立したプロセスが必要であり、生産性が低下するという問題が生じる。
本発明の電子基板の製造方法は、配線パターンを有する基板に対して、開口部を有するマスクを設ける工程と、前記開口部を介して前記配線パターンを所定の大きさで加工する工程とを有する電子基板の製造方法であって、前記配線パターンは、第1配線パターンと、前記第1配線パターンとは異なる材料で形成され前記第1配線パターン上に積層された第2配線パターンとを有し、前記第1配線パターンは、前記第2配線パターンよりも抵抗値が大きい材料で形成され、前記基板と前記マスクとの位置合わせ誤差に基づく大きさで前記開口部を形成し、前記第2配線パターンの一部を除去して前記第1配線パターンが露出した抵抗素子を形成し、直線状に延在して樹脂突起が形成され、前記第1配線パターン及び前記第2配線パターンは、前記樹脂突起の頂部を越えて互いに並行する第1導電膜を形成するとともに、該第1導電膜と直交する方向に延びて前記第1導電膜の端部間を接続する第2導電膜を形成し、前記抵抗素子は、前記第2導電膜における前記第2配線パターンの一部を除去して形成されることを特徴とするものである。
この場合、前記開口部を、前記所定の大きさよりも前記位置合わせ誤差以上の大きさで形成することが好ましい。
また、本発明では、直線状に延在して樹脂突起が形成され、前記第1配線パターン及び前記第2配線パターンは、前記樹脂突起の頂部を越えて互いに並行する第1導電膜を形成するとともに、該第1導電膜と直交する方向に延びて前記第1導電膜の端部間を接続する第2導電膜を形成し、前記抵抗素子は、前記第2導電膜における前記第2配線パターンの一部を除去して形成されることが好ましい。
また、本発明では、開口部を介しての配線パターンの加工により、配線パターンの一部を除去して、抵抗素子を形成することが好ましい。
この抵抗素子は、配線パターンを加工することで形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
この構成では、例えば開口部を介しての加工により第2配線パターンを除去することにより、配線パターンの一部が局所的に第1配線パターンで構成される抵抗素子を形成することができる。また、エッチング処理等により第2配線パターンを除去する場合には、第2配線パターンに対応したエッチング材を選択することにより、容易に第2配線パターンのみを除去することが可能になる。
これにより、本発明では、抵抗値が大きい抵抗素子を容易に形成することが可能になる。
これにより、本発明では、抵抗素子を保護し、腐食や短絡を防止することが可能になる。
この場合、スピンコート、液滴吐出方式、印刷法等により、容易にマスクを形成することができる。
この場合、予め開口部を形成したフィルム材を用いることにより、容易にマスクを形成することができる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体チップを能動領域に実装する構成とすることができる。
また、本発明では、基板に半導体素子が非搭載状態、つまり半導体素子が設けられていない、例えばシリコン基板状態であっても適用可能である。
また、前記配線パターンとしては、基板上に形成された絶縁膜上に形成されている構成にも適用可能である。
従って、本発明では、抵抗素子が精度よく形成された高品質の電気光学装置及び電子機器を得ることができるとともに、生産性が低下することなく効率的な電気光学装置製造及び電子機器製造を実現することができる。
従って、本発明の電子基板では、基板とマスクとの位置合わせの際に誤差が生じた場合でも、マスクの開口部が位置合わせ誤差に基づく位置ズレを含む大きさで形成されているため、配線パターンが所定の大きさよりも小さく形成されてしまい、所定面積で加工できなくなることを容易に防止することができる。
また、本発明では、直線状に延在して樹脂突起が形成され、前記第1配線パターン及び前記第2配線パターンは、前記樹脂突起の頂部を越えて互いに並行する第1導電膜を形成するとともに、該第1導電膜と直交する方向に延びて前記第1導電膜の端部間を接続する第2導電膜を形成し、前記抵抗素子は、前記第2導電膜における前記第2配線パターンの一部を除去して形成されることが好ましい。
この抵抗素子は、配線パターンを加工することで形成されるため、別途抵抗素子を形成するための独立したプロセスを要せず、生産性の低下を回避することができる。
この場合、半導体素子としては、能動領域に形成される配線パターンによりトランジスタ等のスイッチング素子を形成する構成や、半導体素子を内蔵する半導体チップを能動領域に実装する構成とすることができる。
また、本発明では、前記配線パターンが基板上に形成された絶縁膜上に形成されている構成にも適用可能である。
[電気光学装置]
図1は本発明の電気光学装置の一実施形態である液晶表示装置を示す模式図である。
図示の液晶表示装置100は、液晶パネル110と、半導体装置121とを有する。また、必要に応じて、図示しない偏光板、反射シート、バックライト等の付帯部材が適宜に設けられる。
次に、半導体装置121の端子構造について説明する。図3は、端子が形成される半導体装置121の能動面側の構造を示す部分斜視図である。
半導体装置121は、例えば液晶表示装置の画素を駆動するICチップであり、その能動面側には薄膜トランジスタ等の複数の電子素子や各電子素子間を接続する配線等の電子回路(集積回路)が形成されている(いずれも不図示)。
図4に示すように、半導体装置121の能動面121aの周縁部には、Al等の導電性材料からなる複数の電極パッド24が配列形成されている。また、半導体装置121の能動面全体にSiN等の電気絶縁性材料からなる保護膜としてのパッシベーション膜26が形成されており、上述した各電極パッド24の表面に、パッシベーション膜26の開口部26aが形成されている。パッシベーション膜26上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜が、開口部以外全表面もしくは一部に、更に形成されていても良い。
使用される各々の導電膜の材質・膜組成および抵抗部の面積は、得たい抵抗値によって適宜変更することができる。以下本実施形態では、二層の導電膜構成について説明するが、詳細は後述するが、得たい抵抗値や温度特性に応じて三層以上の導電膜を組み合わせても構わない。また、導電膜の形成はスパッタリング以外にも、蒸着、メッキなど公知の手法を用いても構わない。
次に、半導体装置の製造方法について、特に、上記バンプ電極10を形成する工程について説明する。
図5〜図7は、半導体装置121の製造方法の一例を示す工程図である。この製造工程は、パッシベーション膜26を形成する工程と、樹脂突起12を形成する工程と、導電膜20、21を形成する工程とを有している。本実施形態では、樹脂突起12をインクジェット法を用いて形成する。
パッシベーション膜26上には、応力緩和性の高い、ポリイミドなどの有機樹脂膜を、開口部以外全表面もしくは一部に、更にフォトリソ法等を用いて形成しても良い。すなわち、以下手法で形成される抵抗素子Rは、有機樹脂膜(絶縁膜)上に形成されていても良い。
また、フォトリソ法等で樹脂突起12を形成し、硬化時に突起周辺をだらすことにより、所望の樹脂突起12形状を得ても良い。
次に、パターニングされた導電膜20b、21bをマスクとして、エッチング処理を行うことにより、図6(b)に示すように、導電膜20a、21aが導電膜20b、21bと同一形状でパターニングされて二層に積層された導電膜20、21が形成される。
次いで、抵抗素子Rの形状に対応した開口を有するマスクを用いてレジスト層に露光処理及び現像処理を施し、図7に示すように、レジスト層22に開口部22aを形成する。そして、このレジスト層22をマスクとして導電膜21bのみを選択的にエッチングして除去し、導電膜21aを露出させる。このときのエッチング液としては、例えば塩化第二鉄や過硫酸アンモニウム等が用いられる。
そして、剥離液等を用いてレジスト層22を除去することにより、図4に示したように、導電膜21の中、抵抗値が高い抵抗素子Rが形成される。
導電膜20a、21aを構成するTiWは、厚さ1000Åの場合、7×10−2Ω/μm2程度であり、導電膜20b、21bを構成するAuは、厚さ3000Åの場合、2×10−4Ω/μm2程度であり、抵抗素子Rに70Ωの抵抗値が要求される場合には、例えば幅10μm、長さ100μmで導電膜20b、21bを除去して抵抗素子Rを形成すればよい。このとき、下層に位置する導電膜20a、21aは、上層に位置する導電膜20b、21bよりも抵抗が大きいため、より大きな抵抗値を容易に得ることができる。
上記の導電膜の厚さ、もしくは抵抗素子Rの面積を変更することで、例えば終端抵抗値として一般的に採用される、50Ωの抵抗素子Rは、容易に形成することができる。
具体的には、想定される最大位置ずれ量をΔEとすると、図8に示すように、開口部22aの大きさ(長さLX、LY)は、二点鎖線で示す設計上で形成すべき開口部22aの大きさ(長さLDX、LDY)に対して下式で設定される。
LX=LDX …(1)
LY=LDY+2×ΔE …(2)
このように設定された開口部22aにより抵抗素子Rを形成することで、所定の抵抗値を得ることができる。
また、本実施形態では、二層構造の導電膜21のうちの導電膜21bを除去することにより容易に抵抗素子Rを形成することができ、特に下層に位置する導電膜21aが上層の導電膜21bよりも大きな抵抗を有しているので、より大きな抵抗値を容易に得ることが可能である。
なお、三層以上の構造も同様である。
次に、上述した電気光学装置又は半導体装置を備えた電子機器について説明する。
図9は、本発明に係る電子機器の一例を示す斜視図である。この図に示す携帯電話1300は、上述した電気光学装置を小サイズの表示部1301として備え、複数の操作ボタン1302、受話口1303、及び送話口1304を備えて構成されている。
上述した電気光学装置は、上記携帯電話に限らず、電子ブック、パーソナルコンピュータ、ディジタルスチルカメラ、液晶テレビ、ビューファインダ型あるいはモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等々の画像表示手段として好適に用いることができ、いずれの場合にも抵抗値が高精度に確保されて品質に優れた電子機器を提供することができる。
材料の選択と組み合わせによっては、単なる得たい抵抗値を得られるばかりではなく、例えば、各材料が持つ抵抗−温度特性に着目し、それらを適宜組み合わせることで、得たい抵抗−温度特性を得ることもできる。
また、上述した導電膜20、21も本実施形態ではスパッタリングやメッキ法を用いて形成されているが、インクジェット法を用いてもよい。
この場合、抵抗素子の大きさに対応する開口部を予めフィルム材に形成し、このフィルム材を、導電膜20、21が成膜された基板Pに貼付すればよい。このときの開口部の大きさは、上述した式(1)、(2)で設定されるLX、LYとすればよい。
Claims (13)
- 配線パターンを有する基板に対して、開口部を有するマスクを設ける工程と、前記開口部を介して前記配線パターンを所定の大きさで加工する工程とを有する電子基板の製造方法であって、
前記配線パターンは、第1配線パターンと、前記第1配線パターンとは異なる材料で形成され前記第1配線パターン上に積層された第2配線パターンとを有し、
前記第1配線パターンは、前記第2配線パターンよりも抵抗値が大きい材料で形成され、
前記基板と前記マスクとの位置合わせ誤差に基づく大きさで前記開口部を形成し、
前記第2配線パターンの一部を除去して前記第1配線パターンが露出した抵抗素子を形成し、
直線状に延在して樹脂突起が形成され、
前記第1配線パターン及び前記第2配線パターンは、前記樹脂突起の頂部を越えて互いに並行する第1導電膜を形成するとともに、該第1導電膜と直交する方向に延びて前記第1導電膜の端部間を接続する第2導電膜を形成し、
前記抵抗素子は、前記第2導電膜における前記第2配線パターンの一部を除去して形成されることを特徴とする電子基板の製造方法。 - 請求項1記載の電子基板の製造方法において、
前記開口部を、前記所定の大きさよりも前記位置合わせ誤差以上の大きさで形成することを特徴とする電子基板の製造方法。 - 請求項1または2記載の電子基板の製造方法において、
前記開口部を介して加工した配線パターンを保護膜で覆う工程を有することを特徴とする電子基板の製造方法。 - 請求項1から3のいずれか一項に記載の電子基板の製造方法において、
前記マスクは、前記基板上に塗布された樹脂材であることを特徴とする電子基板の製造方法。 - 請求項1から3のいずれか一項に記載の電子基板の製造方法において、
前記マスクは、前記基板上に貼付されたフィルム材であることを特徴とする電子基板の製造方法。 - 請求項1から5のいずれか一項に記載の電子基板の製造方法において、
前記基板が半導体素子を有することを特徴とする電子基板の製造方法。 - 請求項1から5のいずれか一項に記載の電子基板の製造方法において、
前記基板に半導体素子が非搭載状態であることを特徴とする電子基板の製造方法。 - 請求項1から7のいずれか一項に記載の電子基板の製造方法において、
前記配線パターンは、基板上に形成された絶縁膜上に形成されていることを特徴とする電子基板の製造方法。 - 電子基板が実装される電気光学装置の製造方法であって、
前記電子基板を請求項1から8のいずれか一項に記載の製造方法で製造することを特徴とする電気光学装置の製造方法。 - 電気光学装置を備えた電子機器の製造方法であって、
前記電気光学装置を請求項9記載の製造方法で製造することを特徴とする電子機器の製造方法。 - 開口部を有するマスクが配線パターンを有する基板に対して設けられ、前記開口部を介して前記配線パターンが所定の大きさに加工された電子基板であって、
前記配線パターンは、第1配線パターンと、前記第1配線パターンとは異なる材料で形成され前記第1配線パターン上に積層された第2配線パターンとを有し、
前記第1配線パターンは、前記第2配線パターンよりも抵抗値が大きい材料で形成され、
前記開口部は、前記基板と前記マスクとの位置合わせ誤差に基づく大きさで形成され、
前記第2配線パターンの一部が除去されて前記第1配線パターンが露出した、抵抗素子が形成され、
直線状に延在して樹脂突起が形成され、
前記第1配線パターン及び前記第2配線パターンは、前記樹脂突起の頂部を越えて互いに並行する第1導電膜を形成するとともに、該第1導電膜と直交する方向に延びて前記第1導電膜の端部間を接続する第2導電膜を形成し、
前記抵抗素子は、前記第2導電膜における前記第2配線パターンの一部を除去して形成されることを特徴とする電子基板。 - 請求項11記載の電子基板において、
前記基板が半導体素子を有することを特徴とする電子基板。 - 請求項11または12記載の電子基板において、
前記配線パターンは、基板上に形成された絶縁膜上に形成されていることを特徴とする電子基板。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163430A (ja) * | 1996-11-29 | 1998-06-19 | Sony Corp | 半導体装置およびその製造方法 |
JPH10173127A (ja) * | 1996-12-09 | 1998-06-26 | Sony Corp | 抵抗の製造方法 |
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JPH02100341A (ja) * | 1988-10-06 | 1990-04-12 | Toshiba Corp | 半導体装置のパターン形成方法 |
JP2858975B2 (ja) * | 1991-03-08 | 1999-02-17 | アンリツ株式会社 | 損失測定装置 |
EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
US5759422A (en) * | 1996-02-14 | 1998-06-02 | Fort James Corporation | Patterned metal foil laminate and method for making same |
JP4565678B2 (ja) * | 1998-05-28 | 2010-10-20 | 株式会社ハイニックスセミコンダクター | 半導体素子の多層配線構造の製造方法 |
JP3702858B2 (ja) * | 2001-04-16 | 2005-10-05 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163430A (ja) * | 1996-11-29 | 1998-06-19 | Sony Corp | 半導体装置およびその製造方法 |
JPH10173127A (ja) * | 1996-12-09 | 1998-06-26 | Sony Corp | 抵抗の製造方法 |
JPH11121692A (ja) * | 1997-10-17 | 1999-04-30 | Sony Corp | 抵抗の製造方法 |
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