JP4664056B2 - 電子機器の動作をエミュレートする装置 - Google Patents
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Description
ネットリストが記述するIC論理を検証するために必要な時間を短縮する他の方法は、プログラマブルな論理デバイス(PLD)と他のハードウェア機器を用いてIC論理をエミュレートすることである。たとえば、下記の特許文献1には、IC論理をエミュレートするようにプログラムされるフィールドプログラマブルゲートアレイ(FPGA)を用いた論理エミュレーションシステムが記載されている。回路動作をエミュレートするためにFPGAが高速の論理ゲートと他の機器を採用しているので、FPGAを用いたエミュレーションシステムは、通常、シミュレータよりもはるかに高速にIC動作を検証することができる。
各FPGA14は、多数のI/O端子を具備すると共に各回路ボード12は、各FPGA間とその各FPGAと外部機器の間に信号通路を提供し、それらが互いに通信することができるものでなくてはならない。図11は、回路ボード12上の各線が各FPGA14のIO端子を他のFPGA14の多く又は全てのIO端子に接続している各FPGAの間に信号を送る一つの先行技術の方法を図示する。回路ボード12に取り付けられたバッファ32は、ケーブル又はマザーボード背面のワイヤ線34を介して回路ボード12と他のリソースボードと試験機器の間を通過する信号を一時的に保持する。FPGAを相互接続するこのハードワイヤードな配線方法は、比較的に安価ではあるが、各対のFPGA14の間とリソースボードと他のリソースボード又は試験機器の間のダイレクトな信号通路の数が決まっているので、非常に柔軟性に欠けるものである。互いに通信を行うべき2つのFPGA14の間に、ダイレクトな通路が存在しない場合、又は、不十分な数のダイレクトな信号通路しかない場合、余分な信号は中間に介在するFPGAを通して送られるが、しかし、このような場合、FPGAリソースのいくつかは信号送信負荷を浪費してしまい、論理エミュレーションには利用できない。
図1は、本発明に関する、例示のエミュレーションシステム40を図示しているが、それは、コンピュータワークステーション42と、一又はそれ以上の「リソースボード」44と、従来のネットワークローターやスイッチやハブによって相互接続される一又はそれ以上のバスを含むパケットルーティングネットワーク46を具備している。各リソースボード44は、ICの部分をエミュレートするときに使用する一又はそれ以上のエミュレーションリソース48を保持している。
図2は、図1のリソースボード44の一つとして適切に使用される本発明のリソースボードの一例の平面図である。リソースボード44上に搭載されたエミュレーションリソースは、8個一組のFPGAであるF1−F8と、8個一組のRAMであるM1−M8を具備している。そのボードのネットワーク/リソースのためのインタフェース回路49は、リソースコントローラ50と、バススイッチ52と、一組のRAM53(適切な高速SDRAM又はDDR若しくはQDR)と、一対の発振器54と、入出力クロックバッファIC55と、ネットワークインタフェース回路56を有する。ネットワークインタフェース回路56は、パケットルーティングネットワーク46とリソースコントローラ50の間のパケット通信を取り扱う。各FPGAであるF1−F8は、1104個のIOピンを有し、400Kまでのゲートを提供するXilinx社のモデルVirtex−II6000FF1517であることが適切であるが、他のFPGAメーカーのモデルも使用できる。他のタイプのPLDも、また、FPGAであるF1−F8と共に又はそれに代わって、リソースボード上に搭載することも可能である。ブートPROMとXilinx社のモデルVirtex−IIのFPGAで実装されることが好適であるリソースコントローラ50は、以下に記載するように、いくつかの機能を有する。
リソースボード44の各層上又はそれを介して形成された線又は経路は、そのリソースボード上の搭載された各構成部品間に信号通路を提供する。図3乃至図8は、リソースボード44に提供された各種の信号通路を図示している。
44 リソースボード
46 パケットルーティングネットワーク
48 エミュレーションリソース
49 ネットワーク/リソースのためのインタフェース回路
50 リソースコントローラ
52 バススイッチ
53 RAM
54 発振器
55 バッファ
56 ネットワークインタフェース回路
60,62,74 線
64 コントロールレジスタ
66 ローカルバス
68 ローカルコントローラ
70 クロックバス
72 クロック論理回路
78 セレクトマップコントローラ
J1−J8 コネクタ
Claims (25)
- 電子回路のエミュレーションを行う装置であって、
コンピュータと、
少なくとも一つの第1の回路ボードと、
前記エミュレーションに関連するデータを搬送するパケットの送受信をするために、前記コンピュータと前記第1の回路ボードに接続されたネットワークと、
前記第1の回路ボード上に搭載された少なくとも一つのエミュレーションリソースであって、それぞれが入力されたプログラミングデータによって制御される方法で入力信号に応じて出力信号を発生することによって前記電子回路の少なくとも一部の動作をエミュレートすると共に各エミュレーションリソースがネットワークアドレスを有するものと、
前記第1の回路ボードに搭載された、ネットワーク/リソースのためのインタフェース回路であって、前記ネットワークを介して到達するパケットによって前記ネットワーク/リソースのためのインタフェース回路に搬送されたデータによって制御されるステートの入力信号を前記エミュレーション中に少なくとも一つのエミュレーションリソースに送信すると共に、前記エミュレーション中に、前記ネットワーク上に、前記少なくとも一つのエミュレーションリソースによって生成された出力信号のステートを表すデータを搬送するパケットを送信するものを具備し、
前記第1の回路ボード上に搭載された少なくとも一つのエミュレーションリソースが、前記エミュレーション中に、前記コンピュータと通信し、
前記パケットが更に強制コマンドと宛先アドレスを有し、
前記ネットワーク/リソースのためのインタフェース回路が、
前記第1の回路ボードに搭載された第1のリソースコントローラであって、入力として受信した強制コマンドに応じて前記データによって前記一つのエミュレーションリソースの入力信号のステートを制御するものと、
前記第1の回路ボードに搭載された、第1のネットワークインタフェース回路であって、前記ネットワークを介して前記宛先アドレスと前記強制コマンドを搬送するパケットを受信すると共に、前記宛先アドレスが前記一つのエミュレーションリソースのネットワークアドレスと一致したときには受信したパケットで搬送された強制コマンドを入力として前記第1のリソースコントローラに提供するものを具備することを特徴とする装置。 - 更に、前記第1の回路ボード上に搭載されたランダムアクセスメモリ(RAM)を具備し、
前記ネットワーク/リソースのためのインタフェース回路が、エミュレーション中に前記RAMに、前記少なくとも一つのエミュレーションリソースによって生成された出力信号のステートを表すデータを記憶すると共に、その後前記RAM内に記憶されていたデータを搬送するパケットをネットワーク上に送信することを特徴とする請求項1に記載の装置。 - 更に、前記第1の回路ボード上に搭載されたランダムアクセスメモリ(RAM)を具備し、
前記ネットワーク/リソースのためのインタフェース回路が、前記エミュレーションを実行する前に、ネットワーク経由で到着するパケットによって搬送されたデータを前記RAMに記憶すると共に、ついで前記少なくとも一つのエミュレーションリソースに送られる入力信号のステートを前記RAM内に記憶されたデータに応じて制御することを特徴とする請求項1に記載の装置。 - 前記ネットワーク/リソースのためのインタフェース回路が、また、入力プログラミングデータとして、ネットワーク経由で受信したパケットによって搬送されたデータを前記少なくとも一つのエミュレーションリソースに供給することを特徴とする請求項1に記載の装置。
- 前記少なくとも一つのエミュレーションリソースが、それぞれがその入力信号を受信すると共にその出力信号を送信するための複数の端子を有する複数のプログラマブル論理デバイス(PLD)を具備し、
前記装置が、更に、互いにその出力信号を搬送するために、各PLDの各端子のうちの第1の組の端子を他のPLDの端子に連結する、前記第1の回路ボード上に形成された複数の第1の信号通路を有することを特徴とする請求項1に記載の装置。 - 各PLDがフィールドプログラマブルゲートアレイ(FPGA)からなることを特徴とする請求項5に記載の装置。
- 更に、各PLDと前記ネットワーク/リソースのためのインタフェース回路と間に入出力信号を搬送するために、前記第1の回路ボード上に形成されて、各PLDの各端子のうちの第2の組の端子に並列接続されるバスを具備することを特徴とする請求項5に記載の装置。
- 前記ネットワーク/リソースのためのインタフェース回路が、少なくとも一つのクロック信号を発生し、
前記装置が、更に、エミュレーション中に各PLD内の論路回路をクロック制御するために前記少なくとも一つのクロック信号の各エッジを各PLDに同時に配信するために、前記ネットワーク/リソースのためのインタフェース回路と各PLDの間を接続するクロックバスを具備することを特徴とする請求項5に記載の装置。 - 前記ネットワーク/リソースのためのインタフェース回路が、前記ネットワークを介して受信したパケットに応じて、前記少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項8に記載の装置。
- 前記ネットワーク/リソースのためのインタフェース回路が、前記装置の外部で発生された一次クロック信号を受信すると共に、前記一次クロック信号の各エッジに応じて前記少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項8に記載の装置。
- 更に、前記第1の回路ボードに搭載された、一次クロック信号を発生するための発振器を具備し、前記ネットワーク/リソースのためのインタフェース回路が前記一次クロック信号の各エッジに応じて前記少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項8に記載の装置。
- 前記ネットワーク/リソースのためのインタフェース回路へ入力するクロックゲート信号として少なくとも各PLDの出力信号を搬送するために、前記第1の回路ボード上に搭載された導体を更に具備し、
前記ネットワーク/リソースのためのインタフェース回路が前記各PLDのうちの少なくとも一つから受信したクロックゲート信号の機能として、前記少なくとも一つのクロック信号を発生することを特徴とする請求項8に記載の装置。 - 更に、それぞれが個々のPLDに対応する複数のケーブルコネクタと、
各ケーブルコネクタをそれに対応するPLDの第2の組の端子に連結する信号通路を具備することを特徴とする請求項5に記載の装置。 - 更に、それぞれが個々のPLDに対応する複数のランダムアクセスメモリ(RAM)と、
各PLDが、それにアクセスして読み書きできるようにプログラムされたときには、そのようにすることができるように、各RAMをそれに対応するPLDの第2の組の端子に連結する信号通路を具備することを特徴とする請求項5に記載の装置。 - 更に、それぞれが個々のPLDに対応する複数のケーブルコネクタと、
各ケーブルコネクタをそれに対応するPLDの第2の組の端子に連結する信号通路と、
それぞれが個々のPLDに対応する複数のランダムアクセスメモリ(RAM)と、
それぞれが個々のRAMに対応する複数のスイッチ(S1−S8)であって、それに対応するRAMに連結されたときに、各PLDがそれにアクセスして読み書きできるようにプログラムされている場合には、各PLDがそのようにできるように、それぞれがそのRAMに対応するPLDの第2の組の端子に対応するRAMを選択的に連結するものを具備することを特徴とする請求項5に記載の装置。 - 前記ネットワーク/リソースのためのインタフェース回路が、前記ネットワーク経由で受信したパケットで搬送されたデータに応じて、前記複数のスイッチを制御することを特徴とする請求項15に記載の装置。
- 前記ネットワーク/リソースのためのインタフェース回路が、少なくとも一つのクロック信号を発生し、
前記装置が、更に、
各FPGAと前記ネットワーク/リソースのためのインタフェース回路と間に入出力信号を搬送するために、前記第1の回路ボード上に形成されて、各FPGAの各端子のうちの第2の組の端子に並列接続されるローカルバスと、
エミュレーション中に各PLD内の論路回路をクロック制御するために前記少なくとも一つのクロック信号の各エッジを各FPGAに同時に配信するために、前記第1の回路ボード上に搭載されたクロックバスと、
前記ネットワーク/リソースのためのインタフェース回路へ入力するクロックゲート信号として少なくとも各FPGAの出力信号を搬送するために、前記第1の回路ボード上に搭載された導体を具備し、
前記ネットワーク/リソースのためのインタフェース回路が前記FPGAのうちの少なくとも一つから受信したクロックゲート信号の機能として前記少なくとも一つのクロック信号を発生することを特徴とする請求項6に記載の装置。 - 更に、それぞれが個々のFPGAに対応する複数のケーブルコネクタと、
各ケーブルコネクタをそれに対応するFPGAの第2の組の端子に連結する信号通路
と、
それぞれが個々のFPGAに対応する複数のランダムアクセスメモリ(RAM)と、
それぞれが個々のRAMに対応する複数のスイッチであって、それに対応するRAMに連結されたときに、各FPGAがそれにアクセスして読み書きできるようにプログラムされている場合には、各FPGAがそのようにできるように、それぞれがそれに対応するRAMを、そのRAMに対応するFPGAの第2の組の端子に選択的に連結するものを具備し、
前記ネットワーク/リソースのためのインタフェース回路が、ネットワーク経由で受信したパケットで搬送されたデータに応じて、前記複数のスイッチを制御することを特徴とする請求項17に記載の装置。 - 前記ネットワーク/リソースのためのインタフェース回路が、前記ネットワークを介して受信したパケットに応じて、前記少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項17に記載の装置。
- 前記ネットワーク/リソースのためのインタフェース回路が、前記装置の外部で発生された一次クロック信号を受信すると共に、前記一次クロック信号の各エッジに応じて少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項17に記載の装置。
- 更に、前記第1の回路ボードに搭載された、一次クロック信号を発生するための発振器を具備し、
前記ネットワーク/リソースのためのインタフェース回路が前記一次クロック信号の各エッジに応じて少なくとも一つのクロック信号のエッジを発生することを特徴とする請求項17に記載の装置。 - 更に、前記第1の回路ボード上に搭載されたランダムアクセスメモリ(RAM)を具備し、
前記ネットワーク/リソースのためのインタフェース回路が、前記エミュレーションを実行する前に、ネットワーク経由で到着するパケットによって搬送されたデータを前記RAMに記憶し、ついで前記少なくとも一つのエミュレーションリソースに送られる入力信号のステートを前記RAM内に記憶されたデータに応じて制御することを特徴とする請求項17に記載の装置。 - 更に、前記第1の回路ボード上に搭載されたランダムアクセスメモリ(RAM)を具備し、
前記ネットワーク/リソースのためのインタフェース回路がエミュレーション中に前記RAMに、少なくとも一つのエミュレーションリソースによって生成された出力信号のステートを表すデータを記憶し、その後前記RAM内に記憶されていたデータを搬送するパケットをネットワーク上に送信することを特徴とする請求項17に記載の装置。 - 更に、少なくとも2つの前記PLDの第2の組の端子の間の信号通路を選択的に相互接続する他のスイッチ(S9)を具備することを特徴とする請求項15に記載の装置。
- 少なくとも一つの第2の回路ボードと、
前記第2の回路ボード上に搭載された少なくとも一つのエミュレーションリソースであって、それぞれが入力されたプログラミングデータによって制御される方法で入力信号に応じて出力信号を発生することによって前記電子回路の少なくとも一部の動作をエミュレートすると共に前記第2の回路ボード上に搭載された各エミュレーションリソースがネットワークアドレスを有するものを具備し、
前記ネットワークが前記エミュレーションに関連するデータを含むパケットの送受信をするために前記第2の回路ボードに接続され、
前記第2の回路ボードに搭載された、ネットワーク/リソースのための第2のインタフェース回路であって、前記ネットワークを介して到達するパケットによって前記ネットワーク/リソースのための第2のインタフェース回路に搬送されたデータによって制御されるステートの入力信号を前記エミュレーション中に前記第2の回路ボード上の前記少なくとも一つのエミュレーションリソースに送信すると共に、前記エミュレーション中に、前記ネットワーク上に、前記第2の回路ボード上の前記少なくとも一つのエミュレーションリソースによって生成された出力信号のステートを表すデータを搬送するパケットを送信するものを更に具備し、
前記第1の回路ボード上に搭載された前記少なくとも一つのエミュレーションリソースが、前記エミュレーション中に、前記第2の回路ボード上に搭載された前記少なくとも一つのエミュレーションリソースと通信し、更に、
前記第2のネットワーク/リソースのためのインタフェース回路が、
前記第2の回路ボードに搭載された第2のリソースコントローラであって、該第2のリソースコントローラにより入力として受信した強制コマンドに応じて前記データによって前記第2の回路ボードに搭載された前記一つのエミュレーションリソースの入力信号のステートを制御するものと、
前記第2の回路ボードに搭載された、第2のネットワークインタフェース回路であって、前記ネットワークを介して前記宛先アドレスと前記強制コマンドを搬送するパケットを受信すると共に、前記宛先アドレスが前記第2の回路ボードに搭載された前記一つのエミュレーションリソースのネットワークアドレスと一致したときには受信したパケットで搬送された強制コマンドを入力として前記第2のリソースコントローラに提供するものを具備することを特徴とする請求項1に記載の装置。
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