JP4659772B2 - 半導体素子の製造方法 - Google Patents
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Y.Nishioka et.al."Giga-bit Scale DRAM Cell with New Simple Ru/(Ba,Sr)TiO3/Ru Stacked Capacitors Using X-ray Lithography"IEDM95,1995, PP.903〜906
まず、下地11と下部電極15との間に、シリコン窒化膜(Si3N4)31を具えた半導体素子およびその製造方法について説明する。
次に、下地11と下部電極15との間に、該金属膜とシリコンとのシリサイド膜41xを具えた半導体素子およびその製造方法について説明する。図2はそのための説明図であり、図1と同様に示した工程図である。
次に、下地11上にシリコン窒化膜31を形成し、このシリコン窒化膜31上に下部電極15を形成し、該下部電極15を非酸化性雰囲気で熱処理した後に高誘電体膜17を形成する手順をとる製造方法について説明する。図3はそのための説明図であり、図1と同様に示した工程図である。
次に、下地11上に下部電極15を形成し、該試料に対し非酸化性雰囲気で熱処理をし、その後に、高誘電体膜17を形成する手順をとる製造方法について、説明する。図4はそのための説明図であり、図1と同様に示した工程図である。
次に、この出願の発明の理解を深めるために、実験例および比較例を説明する。
シリコン基板上にCVD法により膜厚300nmのSiO2膜を形成する。次に、このSiO2膜上にCVD法により膜厚150nmのシリコン窒化膜を形成する。次に、このシリコン窒化膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚10nmのTa2O5膜を形成する。このような試料を複数作製する。
第1実験例のポストアニールの第2ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第1実験例と同様にして、第2実験例の半導体素子をそれぞれ作製した。
第1実験例の製造手順において、下部電極を形成した後であって高誘電体膜を形成する前に、試料を700℃の温度の窒素雰囲気中に30秒さらす。それ以外は、第1実験例と同様にして、第3実験例の半導体素子をそれぞれ作製した。
第3実験例の手順での、ポストアニールの第2ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第3実験例と同様にして、第4実験例の半導体素子をそれぞれ作製した。
シリコン基板上にCVD法により膜厚300nmのSiO2膜を形成する。次に、このSiO2膜上に下部電極として所定膜厚のルテニウム膜をスパッタ法により形成する。次に、このルテニウム膜上に高誘電体膜として膜厚10nmのTa2O5膜を形成する。このような試料を複数作製する。
第1比較例のポストアニールの第2ステップの雰囲気を、窒素雰囲気に変更する。それ以外は、第1比較例と同様にして、第2比較例の半導体素子をそれぞれ作製した。
このように製造した各実験例および各比較例の試料で下部電極の剥がれが生じているか否かを、光学顕微鏡により観察した。また、上部および下部電極間に直流1Vの電圧を印加した時のリーク電流を、各試料についてそれぞれ測定した。これらの結果を下記の表1に示した。
11a:スルーホール
13:配線(スルーホール内配線)
15:下部電極
17:高誘電体膜
19:上部電極
21:キャパシタ
31:シリコン窒化膜
41a:ポリシリコン膜
41x:シリサイド膜
Claims (2)
- 半導体素子の製造方法において、
シリコン酸化膜からなる層間絶縁膜としての下地上にシリコン窒化膜を形成する第1工程と、
前記シリコン窒化膜上に、白金族から選ばれた金属を含む下部電極を形成する第2工程と、
前記シリコン窒化膜及び前記下部電極を窒素雰囲気中で600〜750℃の温度で熱処理する第3工程と、
前記下部電極上に、高誘電体膜により構成されるキャパシタ誘電体膜を形成する第4工程と、
前記高誘電体膜中の不純物を除去するため、および、酸素欠損を補うための酸素雰囲気中で450〜600℃の範囲の温度での熱処理を行う第5工程と、
非酸化性雰囲気中で該高誘電体膜を結晶化させる700℃の温度の熱処理を行う第6工程と、
前記キャパシタ誘電体膜上に上部電極を形成する第7工程と、
を有し、
前記高誘電体膜が、五酸化二タンタル(Ta2O5)、ジルコン酸チタン酸鉛(PZT)およびチタン酸バリウムストロンチウム(BST)のいずれかを含むとともに、
前記第5及び第6工程は任意の順番で行われることを特徴とする半導体素子の製造方法。 - 請求項1に記載の半導体素子の製造方法において、
前記金属がルテニウムであることを特徴とする半導体素子の製造方法。
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