JP4658329B2 - 帯電粒子を収容するナノカプセル、その用法及び形成法 - Google Patents

帯電粒子を収容するナノカプセル、その用法及び形成法 Download PDF

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Description

【０００１】
＜関連出願の相互参照＞
本願は１９９９年２月１２日付けの米国仮特許出願第６０／１２０，０２３号に基づく優先権を主張する。
【０００２】
本発明は、マイクロメモリデバイスに関し、特に、帯電粒子を収容するカーボンナノチューブから形成されるナノスケールメモリデバイスに関する。
【０００３】
＜発明の背景＞
通常直径わずか数ナノメートルの継ぎ目のない原子的に完全なグラファイトシリンダーでできたカーボンナノチューブは、大量に合成されている。その分子的特性とマイクロメートルサイズの長さとの稀有な結合は、これらのシステムの並はずれた電子工学的性質を生じさせる。個々のナノチューブの電気的輸送についての測定値は、これらのシステムが真正の量子ワイヤ、非線形電子工学的素子もしくはトランジスタとして作用することを示している。
【０００４】
＜発明の概要＞
コンピュータシミュレーションは、ナノチューブが少なくとも一つの帯電粒子か、さもなければ、本明細書にバッキーシャトルとして言及されるものを収容することを示し、そのようなメカニズムをナノスケールメモリデバイスに活用できるようにする並はずれたダイナミックな作用を示す。そのようなナノスケールメモリデバイスは、高速スイッチングスピード、高記録密度、安定性を記憶データの不揮発性と結合する。
【０００５】
通常少なくとも一つのカーボンナノチューブに収容されたフラーレン分子という形態をとる、少なくとも一つの帯電粒子を含むナノスケールメカニズムは、平均直径４〜６ｎｍのダイヤモンドパウダーをＴｏｒｏｎ社により報告されたデトネーション法を用いて焼きなますことにより生産される。このデトネーション法に従えば、ダイヤモンドパウダーは１時間の間、不活性アルゴン雰囲気中のグラファイトるつぼ内で１８００℃に熱せられる。この処理は、透過電子顕微鏡の像で確認できるように、ダイヤモンドパウダーをグラファイトのナノ構造体に変化させる。興味深いことに、この方法のもとに生産されたマテリアルの大部分が、多重壁のカプセルで構成されている。
【０００６】
図５に示された構造体に類似の、他のバッキーシャトル構造体はしばしば、“ナノ−ピーポッド”として言及されるが、Ｓｍｉｔｈ ｅｔ ａｌ． ＮＡＴＵＲＥ，３９６，３２３（１９９８）に報告されたように、１．２％のＮｉ／Ｃｏ触媒を染み込ませたグラファイトターゲットのパルスレーザー切除により生産されるカーボンナノチューブを酸精製することにより合成されうる。同様にナノ−ピーポッドは、Ｌｕｚｚｉ ｅｔ ａｌ．， Ｓｃｉｅｎｃｅ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｎａｎｏｔｕｂｅｓ， Ｐ．６７（２０００）に報告されたように、５％のＮｉ／Ｙ触媒を用いて放電させたカーボンアークにより生産されてきた。
【０００７】
＜発明の詳細な説明＞
図１を参照すると、ナノスケール記憶素子内で使用されるためのナノメカニズム１０は、空洞１６を有するナノアセンブリ１４の形態をとった第１の素子１２と、空洞内を移動できるように配置されたナノ構造体２０の形態をとった第２の素子１８を含むものとして示されている。
【０００８】
ナノメカニズムは、ナノアセンブリに対して相対的にナノ構造体を動かすという観点から説明されるが、当業者には、以下に説明するように、ナノ構造体は一定の位置に固定され、ナノアセンブリは状態に変化を引き起こすために相対的にそこに移動されうると理解されるべきである。さらに、ナノ構造体とナノアセンブリがどちらも可動的に配置可能なことが、充分に理解される。説明上の便宜のため、ナノアセンブリはＣ４８０カプセルとして図示され、ナノ構造体はＣ６０フラーレン分子として図示される。当業者には、ナノ構造体２０はナノチューブのナノアセンブリの空洞内部に収容できるようなものであれば、他の帯電粒子、分子、ナノチューブという形態をとることも可能なことは注記されるべきである。さらに、図６に示したように、参照番号２０と２０Ａで表わした２つ以上のナノ構造体が単一のナノアセンブリ内部に配置されることもありうる。上述のナノメカニズムは、高速で信頼性の高い情報の読み出し書き込みのために、図１、３、７、８、９に示されたようなナノ記憶素子３０において使用できる。さらに、データは不揮発的な方法で、容易に分析され記憶されうる。
【０００９】
Ｃ４８０内部のＣ６０分子のエネルギー論が、図２に示されている。外側のカプセルの両端はＣ２４０フラーレンの半体であり、望ましい構造はＣ６０分子を３．４Åの壁間距離で収容する。これらの端キャップは、長さ１．５ｎｍのナノチューブ片のカプセルのシリンダー部分に、継ぎ目なしで接合している。変更されていないＣ６０分子と包んでいるカプセルとの間の相互作用は、グラファイト、Ｃ６０結晶体やナノチューブ束に見られるのと同様である。すなわち、それは組成物間の接触領域に比例するファン・デル・ワールスの力と弱い共有結合壁間相互作用に支配されている。Ｃ６０の位置にほとんど左右されない付加イメージ電荷相互作用は、以下に論じるように、Ｃ６０分子が正味陽電荷を帯びる場合に生じる。接触領域が最大となるカプセルの両端で、ファン・デル・ワールス相互作用がＣ６０分子を安定させることが認められる。これは、図２に示されたポテンシャルエネルギーの作用に反映され、カプセルの両端付近でＣ６０が見出される可能性を結果として生じる。前記観点において、ナノメカニズムを情報記憶媒体として活用するという構想をこれから説明する。
【００１０】
最も効果的にナノ構造体２０をナノアセンブリ１４の一端から他端に移動させ（書き込みの分子的アナローグ）、ナノアセンブリ内のそれの位置を決定する（読み出しの分子的アナローグ）ためには、ナノアセンブリ内部に収容されるナノ構造体は正味電荷を帯びなければならない。この正味電荷は例えば、Ｋ＠Ｃ６０錯体を活用することにより得られ、これはカリウム（Ｋ）が存在する合成条件下で自発的に形成される。その際、カプセルに入れられたＫ原子の価電子は完全にＣ６０殻に移し変えられる。Ｋ＠Ｃ６０錯体は、中性のＣ４８０ナノアセンブリと接触したとき、この価電子を自発的にＣ６０殻から取り囲んでいるナノアセンブリへと移し変え、そのようにして、Ｃ４８０ナノアセンブリ内に封入されたＫ＠Ｃ６０ ＋イオンを結果として生じさせる。
【００１１】
書き込み過程は、ナノアセンブリの一方の端２２、以下では“ビット０”端、とナノアセンブリのもう一方の端２４、以下では“ビット１”端、との間で、Ｃ６０ ＋イオンの状態もしくは均衡位置のスイッチングに対応している。状態の変化を達成するには、電界はナノアセンブリ１４の空洞１６内部に印加されなければならない。望ましくは、ナノアセンブリ１４は少なくとも一つの電極２６が設けられ、この電極は、ナノアセンブリによるフィールドスクリーニングを減少するために、ナノアセンブリの形成の間に接続される。
【００１２】
印加フィールドの不在およびナノアセンブリの両端間に〜１．５Ｖの電圧を印加することにより生じる、スイッチングフィールドＥＳ＝０．１Ｖ／ÅにおけるＣ６０ ＋のエネルギー論が、図２に表示されている。局所的最小値の１つが、臨界フィールド強度以上で不安定になり、Ｃ６０ ＋イオンを唯一の安定位置へと移動させる原因となる。スイッチングフィールドＥＳ＝０．１Ｖ／Åは相対的に小さいので、ナノメカニズムの一体性に、たとえあったとしても劇的な影響を与えることはない。グラファイト構造は３．０Ｖ／Åより大きいフィールドにおいてのみ崩壊するからである。
【００１３】
ナノ構造体をナノアセンブリ内部で変位させる他の方法は、レーザービームによりナノアセンブリを照射することにより遂行されうる。図１３は、従って、ナノ構造体に沿って引きずることができる電流を誘起する。これは、出典を明記することによりその開示内容を本願明細書の一部とするＫｒａｌとＴｏｍａｎｅｋによるＰｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ ８２， ５３７３（１９９９）で報告されている。
【００１４】
ナノ構造体をナノアセンブリ内部で変位させるもう１つの方法は、原子間力顕微鏡（ＡＦＭ）などの走査型プローブ顕微鏡のチップを利用するものである。局所的に印加された力がナノアセンブリを、一端から他端へのナノ構造体の移動を引き起こすような仕方で、変形させる。
【００１５】
ナノ構造体、すなわちナノアセンブリ内部に収容されたＣ６０ ＋イオンの位置に物理的に記憶されている情報は安定しており、ナノアセンブリ１４の空洞１６内に、スイッチングフィールドより大きいフィールドが現われない限り変化せず、結果として記憶された情報の非揮発性が保証される。本発明のナノメカニズムのデータ記憶能力という点においては、ナノメカニズムにより発生する情報は多数の方法で読み出しうる。制限を加えない例としては、読み出し機能はデバイスの極性を検査すること、ナノ構造体の動きを検出すること、あるいはデバイスの抵抗を検査することによりデバイスの状態を決定することで実行されうる。
【００１６】
ナノアセンブリの極性を検査することは、ナノアセンブリ内部の帯電したナノ構造体の接近を、従ってその位置を示すであろう。極性は、両端２２と２４間の電気化学的ポテンシャルの差を測定することにより検査される。極性を測定するには、図１５に示したように、電圧計をナノメカニズムに両端で結合することができる。電圧計はナノ構造体の位置に応じて異なった極性を検出することになる。
【００１７】
破壊読み出し過程は、印加された探査電圧による帯電ナノ構造体の動きにより引き起こされる、接続電極の電流パルスの測定を含む。電流パルスと結びついた全電荷移送（この例においては１つの電子）は、図９に示されたように、１ビットを表わすいくつかのナノアセンブリを並列に接続することにより、また、＋１ｅの正味電荷を運ぶＫ＠Ｃ６０ ＋イオンの代りに＋３ｅの正味電荷を運ぶＬａ＠Ｃ８２ ３＋のような高帯電錯体を用いることにより、増加しうる。電流パルスは、ＤＲＡＭセルにおいて使用される差動増幅器と同様の電流増幅器を用いて測定されうる。単一の電子変化の動きにより引き起こされる電流を正確に検出するのは困難であるが、以下に説明される配列の実施形態において示されたような、複数の電荷が電流パルスを引き起こす場合はもっと正確になる。
【００１８】
読み出し機能を実行するもう１つの方法は、交互に導電性セグメント２８と非導電性セグメント２８Ａをそれぞれ有するナノアセンブリの活用を含む。このタイプのナノアセンブリを使うことにより、ナノメモリデバイス全体の抵抗はナノアセンブリ内部の（導電性の）ナノ構造体の位置に基づいて変化させられる。図７に示されたようにナノ構造体が第１の端２２（左端）に位置していれば、ナノメモリデバイスの抵抗は、ナノ構造体が第２の端２４（右端）にあるときよりも小さい。ナノ構造体が第１の端にあるとき、それはナノアセンブリの両端の間に電流が流れるようにする電気的ブリッジとして働く。対照的に、ナノ構造体が右端にあるときは、ナノアセンブリの両端間に通電経路は存在せず、従って生じた高い抵抗が測定される。ナノアセンブリ１４の導電性セグメントと非導電性セグメントは、異なった素材で作ってもよいし、または、同じ素材でも原子配列の異なったもので作ってもよい。それは、ナノチューブの場合はカイラリティーと呼ばれる。抵抗は、例えば、ナノメカニズムと直列に抵抗器を電極に接続するなど、多くの方法で測定されうる。この場合、小さな電位差が、抵抗器とナノメカニズム両方を通じて印加され、抵抗器とナノメカニズム間の差が測定される。
【００１９】
読み出し機能はまた、図８と図１４に示されたように、ナノメカニズムに接続された離して配置した複数の電極を用いることによっても実行されうる。第１と第２の電極２６と２６Ａは、互いから少なくとも一つの絶縁セグメント２８Ａに隔てられて、ナノアセンブリ１４の両端に置かれる。第３の電極２６Ｂは、中間点４０に配置される。望ましくは、それぞれの電極は隣り合った電極から等距離に置かれている方がよい。ナノ構造体が一端にあるとき、他端と中間点電極間の抵抗が高いままなのに対して、この端と中間点電極との間には低抵抗接続が提供される。したがって、ナノ構造体の位置は、上述のように抵抗器を使って、中間点電極と一端間の抵抗と中間点電極と他端間の抵抗を比較することにより、検出可能である。
【００２０】
ナノアセンブリ内のナノ構造体の位置を検出するもう１つの方法は、原子間力顕微鏡（ＡＦＭ）などの走査型プローブ顕微鏡のチップを活用することである。ナノアセンブリが局所的にはナノ構造体近くまで圧縮しがたいという事実により、図１６に示すように、走査型プローブ顕微鏡はナノ構造体の周辺では異なった偏差を示すことになる。
【００２１】
ナノアセンブリ内のナノ構造体の位置を検出するさらにもう１つの方法は、図１７に示されたように、不透明なナノ構造体が、ナノアセンブリの左端（“ビット０”）付近に位置するとき、ナノアセンブリの透明部分で構成されるウィンドウを通る透過光線を遮断するという事実に基づいている。図１７Ａに示されたように、ナノ構造体がナノアセンブリの右端（“ビット１”）付近に位置するときには、光線は遮断されずこのウィンドウを通して伝達され検出される。
【００２２】
情報が外部電源により維持される必要がある従来のソリッドステートのランダムアクセス記憶素子（ＤＲＡＭやＳＲＡＭのような）の多くとは異なり、上述の記憶情報の不揮発性は、ナノメカニズムの“ビット０”と“ビット１”の両端付近での比較的深いトラップポテンシャルから結果的に生じ、従って、外部電源には依存しない。熱安定性とデータの不揮発性は、このトラップポテンシャルの深さにより決まる。この深さはカプセルに封入されたフラーレン錯体を変化させることにより調整されうる。例えば、ゼロ電界でのナノアセンブリの両端付近で算定したＫ＠Ｃ６０ ＋イオンのトラップポテンシャル深度は０．２４ｅＶであり、これは、記憶情報が室温を超えても安定しており、破壊されるには約３０００Ｋの温度を必要とすることを示唆している。熱安定性のさらなる向上は、上述のようなＬａ＠Ｃ８２ ３＋などの２ないし３価のドナー原子を含む高電荷多面体内錯体を用いることで達成される。
【００２３】
高次の記憶密度を目指す場合には、記憶情報のアドレス指定能力が重要となる。高密度メモリボードを実現する１つの可能な方法が図３に表わされている。最高密度は、ナノチューブ記憶素子をハニカム状にパッキングすることにより達成される。ナノアセンブリの列は上端と下端で、１つの記憶素子がその交差点でアドレス指定されるような仕方で、“ナノワイヤ”電極により接続されうる。２つの交差する電極［例えば、図３（ｂ）ではｂＣのペア］間にスイッチング電圧を印加すると、この記憶素子［例えば、ｂＣと表示される］のみをスイッチングするのに十分なフィールドを生じさせる。その際、他の記憶素子、特に電極ｃと電極Ｂに接続された素子の列の内部のフィールドは、スイッチングを開始できるほど大きくならない。このようなアドレス指定スキームを用いることで、大抵のソリッドステートのメモリデバイスと同様、多数の記憶素子が並列にアドレス指定可能となる。この配列は、上述の書き込み読み出し両方の過程に適用可能で、複数のビットが並列に書き込み読み出しされることを可能とする。
【００２４】
同様の仕方で、シングルビットのナノスケール記憶素子のマトリックスが、図１０に示すように、ナノメモリデバイスとして使用されうる。Ａ．Ｔｈｅｓｓ ｅｔ ａｌ．， ＳＣＩＥＮＣＥ，Ｖｏｌ．２３７，ｐｇ．４８３（１９９６）；Ｇ．Ｃｈｅ ｅｔ ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３７，ｐｇ．６０５（１９８８）およびＳ．Ｊ．Ｔａｎｓ ｅｔ ａｌ，ＮＡＴＵＲＥ，ｖｏｌ．３９３，４９（１９９８）で論じられたように、ユニットエリアごとの大量のナノメカニズムが電極に接続されうる。同様の技術は、図９にさらに詳細に示されているように、シングルビット素子を形成するために２つの通電層間に配置されたユニットエリアごとの大量のナノメカニズムを創り出すために使われうる。一般に、ビットごとのナノメカニズムの数は、電極用に使われるリソグラフィ過程の最小ラインサイズにより決まる。例えば、７０ｎｍワイヤ幅を使うリソグラフィ過程では、ほぼ１，０００個のナノメカニズムがシングルビットの情報を記憶するのに使用される。書き込みは、２．０Ｖの電位差がナノ構造体をナノアセンブリの一端から他端に移動させることを前提として行われうる（ナノアセンブリ内をＣ６０ ＋イオンを移動させるのに必要な約０．１Ｖ／Åないしそれ以上のフィールドは、従って、両端間の距離が約２ｎｍ以下の場合に達成される）。従って、図１０に示されたように、記憶素子“４”に情報“ビット０”を書き込むためには、ワイヤＢに＋１．０Ｖの電位を印加しつつ、ワイヤＤに−１．０Ｖの電位を印加する。他の全ての電極が接地している場合、アドレス指定された素子にのみ、各ナノアセンブリ内でナノ構造体を移動させるのに充分な強さの電界が生じる。他の電極を接地したままで同じ電極の電圧を逆転させることで、“ビット１”情報がその素子に書き込まれる。“ビット０”と“ビット１”の情報は異なる時間に書き込まれなければならないので、行全体（または列全体）への書き込みは、二段階の過程となる。
【００２５】
本質的にランダムアクセス可能な本発明のメモリ配列は、少なくとも一つのナノメモリデバイスで構成されるメモリ−セルを有する従来のＤＲＡＭコンデンサ／トランジスタメモリセルと置換するために製作されうる。図１１は、現在マイクロエレクトロニクスのアプリケーションに広く使われているＤＲＡＭセルではなく、ナノスケールメモリデバイスの配列を使用する、最新のメモリ配列を示している。図示したように、デコーダ５０は、上述のように読み出し書き込みのために、適当なワイヤ（複数も可）５２を選択する。マルチプレクサ（ＭＵＸ）５４は、ナノスケールメモリデバイスからアウトプット用の信号を集める。デコーダとＭＵＸは、従来のＶＬＳＩ技術を用いて製作可能な、もしくはナノチューブから製作可能な、従来のデバイスである。
【００２６】
ここで、ユニットエリアごとの多数のナノアセンブリによる破壊的読み出しについて考察する。ナノアセンブリの“森”は、検出可能な動きを有する多数の帯電イオンの動きを引き起こす。読み出しを行う過程でデータが破壊されるが、従来のＤＲＡＭでのデータの処理法と同様に、データは後で書き込み直すことができる。
【００２７】
上述のナノメモリデバイスは、多くの有用な特質を有する。それは不揮発的であり、デバイス自体は極めて迅速にスイッチングでき、現代のリソグラフィ過程において有用である。
【００２８】
他の実施形態のもとでは、ナノメモリデバイスは、金属またはポリシリコンの電極の全体または一部分を“カーボンナノワイヤ”で代置し、製作することができる。このようないわゆるナノワイヤは導電性のカーボンナノチューブの形態をとる。メモリの各ビットはここでは単一のナノスケールメモリデバイスのみを使うことになる。ナノメモリデバイス内のデータの読み出しと書き込みは、限定を意図しない例として、上述のように達成され、図１１に示したように達成される。
【００２９】
書き込み過程の効率を研究するために、われわれはＣ６０ ＋＠Ｃ４８０ナノアセンブリのミクロカノニカル集合で“ビット０”から“ビット１”へのスイッチングの分子力学的シミュレーションを遂行した。われわれは、ロングレンジのファン・デル・ワールス相互作用により増幅された原子軌道（ＬＣＡＯ）総エネルギー汎関数のパラメータ化した線状結合を使った。個々の原子にかかる力を決定するわれわれのアプローチは、フラーレンの壊変力学と複壁ナノチューブの成長をうまく説明するのに以前から使われてきた。５×１０−１６ｓの時間ステップと５次のルンゲ＝クッタ補間法スキームが、連続する時間ステップ間のΔＥ／Ｅ〜＜１０−１０の総エネルギー保存量を保証するために使用された。
【００３０】
われわれのシミュレーションの結果が、図４に示されている。最初、ナノ構造体２０（Ｃ６０ ＋イオン）は左端の“ビット０”位置付近で均衡を保たれている。時刻ｔ＝０に、０．１Ｖ／Åの定電界がナノアセンブリ１４の軸に沿って印加される。当初は安定している“ビット０”構成は、図２に描かれたように、総エネルギー表面の変化につれて不安定になる。Ｃ６０ ＋イオンは、右方向への休みない加速を受け、図４（ａ）に見られるように、わずか４ピコ秒（ｐｓ）後に“ビット１”位置に到達する。図４（ｂ）に見られるように、このスイッチング過程の間に、Ｃ６０ ＋イオンにより失われたポテンシャルエネルギーは運動エネルギーに変換される。ナノ構造体（Ｃ６０ ＋イオン）とナノアセンブリ（ナノチューブ）間の小さな（無視できるものではないが）相互作用により、最初に獲得された運動エネルギーはナノ構造体の剛体並進運動エネルギーとして生じる。図４（ｃ）に示されたように、振動温度の若干の上昇として現われる、原子スケールの摩擦による内部の自由度へのほとんど無視可能なエネルギー転送が、このスイッチング過程の初期段階中に観察される。
【００３１】
スイッチングフィールドの印加後およそ４ピコ秒（ｐｓ）で、ナノ構造体はナノアセンブリの反対端に到達し、１．５電子ボルト（ｅＶ）の正味運動エネルギーを獲得する。Ｃ６０を巻き込む非弾性的衝突が生じるには２００ｅＶ以上のエネルギーを要するので、この運動エネルギーはナノアセンブリを損傷するほど大きくない。封入するナノアセンブリに与えられる内部からの衝撃については、このエネルギーの実質的部分は熱に変換され、従って、ナノアセンブリの振動温度を１０Ｋ、Ｃ６０ ＋イオンのナノ構造体の振動温度を２Ｋ、上昇させる。グラファイト製ナノ構造体の高熱導電率とＴＭ〜４，０００Ｋの溶解温度により、高アクセスレートであっても、この些少の熱発生が有意な構造的損傷をもたらすことはまずない。
【００３２】
図４（ｂ）に見られるように、ナノアセンブリとの関係におけるナノ構造体の正味運動エネルギーは、この衝突の間に著しく縮減される。Ｃ６０ ＋はナノアセンブリの中央に向かって跳ね返り、反対の電界によりスローダウンされ、ついには再び“ビット１”の端に向かって戻って行く。図４（ｃ）は、衝突後のシステム内の温度均衡が段階的に達成されることを表示している。１ｐｓのステップ周期が、擬似弾性的衝突の間に励起されて、温度の上がった周囲の（enclosing）ナノアセンブリと、低温の封入されたＣ６０ ＋イオンの低周波数の４極変形モード間のビートから結果的に生じる。
【００３３】
エネルギーを巨視的度合から内部の自由度に転送することにより減衰される、ナノアセンブリ内部のナノ構造体の１つまたはいくつかの振動が、トラップポテンシャルの深度を超えない運動エネルギーで、新たな均衡を得る“ビット１”位置にナノ構造体を安定させる必要がある。図４（ｂ）に見られるように、この状況は最初のスイッチングフィールドの開始の１０ｐｓ後に起こり、従って、理想的なメモリスイッチングと０．１ＴＨｚに近いアクセスレートを結果としてもたらす。もっと遅いシーケンシャルモードでは、これは、現在では磁気大量記憶デバイスで達成されるデータスループットよりも数オーダーかの開きで速い、１０ＧＢ／ｓのデータスループット率に換算される。
【００３４】
スイッチング時間をさらに縮減するためには、印加されたフィールドが“ビット０”と“ビット１”の２つの状態間の転送時間を短縮するように増幅されうる。そのような場合には減衰過程が長引くことがあるのを心に留めなければならない。われわれのモデルシミュレーションとは異なり、ビットフリップ過程全体の間、定スイッチング電界を印加する必要はない。０．１〜０．５Ｖ／Åフィールドの１つの０．５ｐｓパルスが、Ｃ６０ ＋イオンを安定位置から引き離し、従って、メモリステートを変化させるのに充分であることが見出される。このアプローチは、異なったフラーレン錯体によるトラップポテンシャルの増加が望まれる場合には、特に有用である。
【００３５】
本明細書で論じられたようなナノメモリデバイスの大量生産は、秩序立って密集した配列を形成するのにナノチューブやナノカプセルの相性が良いことにより、費用効率の高い仕方で達成されうる。外側のカプセルより短い封入構造体を持った、二重壁のナノチューブもしくはナノカプセルであればどのようなものでも調整可能な２レベルシステムとして働くため、提案されたナノスケールメモリデバイスの機能性は基本的にナノ構造体とナノアセンブリの正確なサイズや形には依存しないことは、注記されるべきである。
【００３６】
以上に説明され図示された閉じたナノアセンブリに代わる他のナノアセンブリが、開放端中空チューブ／シリンダーとして、図５に示されている。直径が小さく一端が閉じている２つのチューブ３４と３４Ａが、ナノアセンブリ１４の空洞１６の内側に、これら２つのチューブの閉じた端３６と３６Ａの間にほぼシリンダー状の空間ができるように置かれうる。このシリンダー／カプセルは、少なくとも一つの帯電ナノ構造体２０を収容し、チューブ３４と３４Ａの間にバイアス電圧を印加することにより一旦内部に電界が生成されれば、このナノ構造体は端を切られた（truncated）シリンダー部分３８の軸に沿って移動することができる。ゼロ電界で２つの同等に安定した均衡状態をもてば、これはバイナリデータ記憶に使用されうる２レベルシステムである。
【００３７】
開示された本発明の好適な実施形態は、記載した目的を達成するために充分に考察を重ねたものであることは言うまでもないが、本発明が、その精神から逸脱することなく修正、変形、変更をなし得ることは理解されるであろう。
【図面の簡単な説明】
【図１】 ナノアセンブリＣ４８０に収容される帯電したナノ構造体Ｋ＠Ｃ＋ ６０を含むナノメカニズムの構造モデルを示す図である。
【図２】 ゼロ電界（実線）およびスイッチングフィールドＥＳ＝０．１Ｖ／Å（破線）におけるナノアセンブリに対して、Ｋ＠Ｃ＋ ６０の位置の関数としてのポテンシャルエネルギーを示す図である。
【図３ａ】 高密度メモリボードの概略上面図である。
【図３ｂ】 導体ｂおよびＣ間に印加されるスイッチング電圧を示す、高密度メモリボードの概略側面図であり、隠れたデバイスとして示された記憶素子“ｂＣ”に、対応するビット情報を格納した状態を示す図である。
【図４ａ】 ０．１Ｖ／Åの定電界がナノアセンブリの軸に沿って印加されるときの、“ビット０”から“ビット１”へのスイッチング過程の分子力学シミュレーションを示した図であり、ナノアセンブリに対する帯電ナノ構造の位置を時間の関数として示した図である。
【図４ｂ】 時間の関数としてのポテンシャルエネルギーと運動エネルギーの電荷を示す図であり、上側の線が運動エネルギーを、下側の線がポテンシャルエネルギーを、中央の線がナノアセンブリに対する帯電ナノ構造体の運動エネルギーを示す図である。
【図４ｃ】 時間の関数としての、ナノアセンブリおよび帯電ナノ構造体の振動温度を示す図である。
【図５】 本発明の教示に沿ったデータ記憶素子として有用な、もう１つのナノメカニズムの構成の断面図である。
【図６】 本発明の教示に沿ったデータ記憶素子として有用な、もう１つのナノメカニズムの構成の側断面図である。
【図７】 状態間のスイッチングを遂行するために異なる導電性と非導電性セグメントと二電極アクチベータとを有するナノメカニズムを含む、ナノスケールメモリデバイスの側面図である。
【図８】 状態間のスイッチングを遂行するために異なる導電性と非導電性セグメントと三電極アクチベータとを有するナノメカニズムを含むナノスケールメモリデバイスの側面図である。
【図９】 二電極アクチベータの間に延びる複数のナノメカニズムを含むナノスケール記憶素子の斜視図である。
【図１０】 ナノスケール記憶素子の４ビット配列の斜視図である。
【図１１】 本発明の教示に沿ったナノスケールメモリデバイスにアドレス指定するために使用される回路の概略図である。
【図１２】 一端をナノメカニズムに、他端を電源に接続された電極を含むナノスケール記憶素子の概略図である。
【図１３】 ナノ構造体をナノアセンブリ内で変位させて状態間のスイッチングを行う正味電流を発生させるレーザーアクチベータを含む、ナノスケール記憶素子の概略図である。
【図１４】 状態を区別するために電気抵抗を測定する検出器を含む、ナノスケール記憶素子の概略図である。
【図１５】 状態を区別するために極性を測定する極性検出器を含む、ナノスケール記憶素子の概略図である。
【図１６】 状態を区別するために電子分布もしくは弾性変形の局所的変化を測定するナノプローブ検出器を含む、ナノスケール記憶素子の概略図である。
【図１７】 不透明なナノ構造体がナノアセンブリの透明部分を通した透過光線を遮る、“ビット０”状態におけるナノスケール記憶素子の概略図である。
【図１７ａ】 不透明なナノ構造体が光線を遮らない、“ビット１”状態におけるナノスケール記憶素子の概略図である。

Claims (80)

  1. ナノスケール記憶素子内で使用されるナノメカニズムであって、
    ａ）空洞を有するナノアセンブリの形態をとる第１の素子と、
    ｂ）空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子とを備え、
    前記ナノアセンブリが導電性のセグメントと非導電性のセグメントとを含み、
    状態間のスイッチングを達成するために、第１と第２の素子のうち少なくとも一方が、
    前記第１と第２の素子の他方に対して相対的に移動可能であるナノメカニズム。
  2. 前記ナノアセンブリがナノチューブである請求項１記載のナノメカニズム。
  3. 前記ナノチューブが、炭素、ホウ素、窒素、およびそれらの混合物で構成されるグループから選ばれる少なくとも一つの要素から形成される請求項２記載のナノメカニズム。
  4. 前記ナノ構造体が帯電している請求項１記載のナノメカニズム。
  5. 前記ナノ構造体がフラーレン分子の形態をとる請求項１記載のナノメカニズム。
  6. 前記フラーレン分子が、内部に帯電粒子を配置した中空の本体を含む請求項５記載のナノメカニズム。
  7. 前記フラーレン分子が帯電している請求項５記載のナノメカニズム。
  8. 少なくとも一つのナノ構造体が、前記ナノアセンブリの空洞内に収容された複数のナノ構造体を含む請求項１記載のナノメカニズム。
  9. 前記複数のナノ構造体のうちの少なくとも一つが帯電している請求項８記載のナノメカニズム。
  10. 前記複数のナノ構造体のうちの少なくとも一つがフラーレン分子である請求項９記載のナノメカニズム。
  11. ナノスケールメモリデバイス内で使用されるナノスケール記憶素子であって、
    ａ）空洞を有するナノアセンブリの形態をとる第１の素子、および前記空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子とを含むナノメカニズムであって、前記ナノアセンブリは、導電性のセグメントおよび非導電性のセグメントを含む、ナノメカニズムと、
    ｂ）状態間のスイッチングを達成するために、第１と第２の素子のうちの少なくとも一方を前記第１と第２の素子の他方に対して相対的に移動させるためのアクチベータと、
    ｃ）前記ナノメカニズムの状態を識別するための検出器とを備えるナノスケール記憶素子。
  12. ナノスケールメモリデバイス内で使用されるナノスケール記憶素子であって、
    ａ）空洞を有するナノアセンブリの形態をとる第１の素子と空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子とを含むナノメカニズムと、
    ｂ）状態間のスイッチングを達成するために、第１と第２の素子のうちの少なくとも一方を前記第１と第２の素子の他方に対して相対的に移動させるためのアクチベータとを備え、
    前記ナノアセンブリが導電性のセグメントと非導電性のセグメントとを含むナノスケール記憶素子。
  13. 前記ナノアセンブリがナノチューブである請求項１１又は１２記載のナノスケール記憶素子。
  14. 前記ナノチューブが、炭素、ホウ素、窒素、およびそれらの混合物で構成されるグループから選ばれた少なくとも一つの要素から形成される請求項１３記載のナノスケール記憶素子。
  15. 前記ナノ構造体が帯電している請求項１１又は１２記載のナノスケール記憶素子。
  16. 前記ナノ構造体がフラーレン分子の形態をとる請求項１１又は１２記載のナノスケール記憶素子。
  17. 前記フラーレン分子が、内部に帯電粒子を配置した中空の本体を含む請求項１６記載のナノスケール記憶素子。
  18. 前記フラーレン分子が帯電している請求項１６記載のナノスケール記憶素子。
  19. 少なくとも一つのナノ構造体が、前記ナノアセンブリの空洞内に収容された複数のナノ構造体を含む請求項１１又は１２記載のナノスケール記憶素子。
  20. 前記複数のナノ構造体のうちの少なくとも一つが帯電している請求項１９記載のナノスケール記憶素子。
  21. 前記複数のナノ構造体のうちの少なくとも一つがフラーレン分子である請求項１９記載のナノスケール記憶素子。
  22. 前記アクチベータが、前記ナノメカニズム近傍に配置される電界を印加するための構造を含む請求項１１又は１２記載のナノスケール記憶素子。
  23. 前記構造が、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された電極である請求項２２記載のナノスケール記憶素子。
  24. 前記構造が、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された複数の電極を含む請求項２２記載のナノスケール記憶素子。
  25. 前記複数の電極が、前記ナノメカニズムに第１の端部が接続される第１の電極と、前記ナノメカニズムに第２の端部が接続される第２の電極とを含む請求項２４記載のナノスケール記憶素子。
  26. 少なくとも一つの追加の電極が、前記ナノメカニズムに、前記第１と第２の電極間で接続される請求項２５記載のナノスケール記憶素子。
  27. 前記電極のそれぞれが、隣り合った電極から等距離に離間している請求項２６記載のナノスケール記憶素子。
  28. 前記アクチベータが、状態の変化を生じさせる電磁放射線源である請求項１１又は１２記載のナノスケール記憶素子。
  29. 前記電磁放射線源がレーザーである請求項２８記載のナノスケール記憶素子。
  30. 更に、前記ナノメカニズムの状態を識別するための検出器を備える請求項１２記載のナノスケール記憶素子。
  31. ａ）空洞を有するナノアセンブリの形態をとる第１の素子、および前記空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子を含み、状態間のスイッチングを達成するために前記第１および第２の素子のうち少なくとも一方が前記第１および第２の素子の他方に対して相対的に移動するナノメカニズムであって、前記ナノアセンブリは、導電性のセグメントおよび非導電性のセグメントを含む、ナノメカニズムと、
    前記ナノメカニズムの状態を識別する検出器とを備えるナノスケール記憶素子。
  32. 前記ナノアセンブリがナノチューブである請求項３１記載のナノスケール記憶素子。
  33. 前記ナノチューブが、炭素、ホウ素、窒素、およびそれらの混合物で構成されるグループから選ばれた少なくとも一つの要素から形成される請求項３２記載のナノスケール記憶素子。
  34. 前記ナノ構造体が帯電している請求項３１記載のナノスケール記憶素子。
  35. 前記ナノ構造体がフラーレン分子の形態をとる請求項３１記載のナノスケール記憶素子。
  36. 前記フラーレン分子が、内部に帯電粒子を配置した中空の本体を含む請求項３５記載のナノスケール記憶素子。
  37. 前記フラーレン分子が帯電している請求項３５記載のナノスケール記憶素子。
  38. 少なくとも一つのナノ構造体が、前記ナノアセンブリの空洞内に収容された複数のナノ構造体を含む請求項３１記載のナノスケール記憶素子。
  39. 前記複数のナノ構造体のうちの少なくとも一つが帯電している請求項３８記載のナノスケール記憶素子。
  40. 前記複数のナノ構造体のうちの少なくとも一つがフラーレン分子で
    ある請求項３８記載のナノスケール記憶素子。
  41. 前記検出器が、前記ナノメカニズム近傍に配置される電界を印加するためのデバイスを含む請求項３１記載のナノスケール記憶素子。
  42. 前記デバイスが、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された電極である請求項４１記載のナノスケール記憶素子。
  43. 前記デバイスが、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された複数の電極を含む請求項４１記載のナノスケール記憶素子。
  44. 前記複数の電極が、前記ナノメカニズムに第１の端部が接続される第１の電極と、前記ナノメカニズムに第２の端部が接続される第２の電極とを含む請求項４３記載のナノスケール記憶素子。
  45. 少なくとも一つの追加の電極が、前記ナノメカニズムに、前記第１と第２の電極間で接続される請求項４４記載のナノスケール記憶素子。
  46. 前記電極のそれぞれが、隣り合った電極から等距離に離間される請求項４５記載のナノスケール記憶素子。
  47. 中央の電極と他の少なくとも一つの電極が、電気抵抗値を測定するために使用される請求項４６記載のナノスケール記憶素子。
  48. 電気抵抗値を読み取ることによりナノスケール記憶素子の状態を決定するために、回路が利用される請求項４６記載のナノスケール記憶素子。
  49. ナノ構造体の位置がナノスケール記憶素子の電気極性により決定される請求項４１記載のナノスケール記憶素子。
  50. ナノスケール記憶素子の電気抵抗が、ナノアセンブリの導電性セクションと非導電性セクションとに対するナノ構造体の位置により変化する請求項３１記載のナノスケール記憶素子。
  51. 電気抵抗の変化が、ナノスケール記憶素子の状態を検出するのに利用される請求項５０記載のナノスケール記憶素子。
  52. 検出器がナノプローブである請求項３１記載のナノスケール記憶素子。
  53. 前記ナノプローブが走査型プローブ顕微鏡である請求項５２記載のナノスケール記憶素子。
  54. 検出器が、ナノスケール記憶素子の光学特性を測定するための装置である請求項３１記載のナノスケール記憶素子。
  55. 前記ナノスケール記憶素子がまた、第１と第２の素子のうちの少なくとも一方を前記第１と第２の素子の他方に対して相対的に移動させるためのアクチベータを備えている請求項３１記載のナノスケール記憶素子。
  56. ナノスケール記憶素子を備えるナノスケールメモリデバイスであって、
    前記ナノスケール記憶素子は、
    ａ）空洞を有するナノアセンブリの形態をとる第１の素子、および前記空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子であって、前記ナノアセンブリは、導電性のセグメントおよび非導電性のセグメントを含む、第１の素子および第２の素子と、
    ｂ）前記複数の状態間のスイッチングを達成するために、第１と第２の素子のうちの少なくとも一方を前記第１および第２の素子の他方に対して移動させるためのアクチベータと、
    ｃ）前記ナノメカニズムの状態を識別するための検出器と、
    前記ナノスケール記憶素子の状態の変化をモニタする回路と
    を含むナノスケールメモリデバイス。
  57. ナノスケール記憶素子を備えるナノスケールメモリデバイスであって、ナノスケール記憶素子が、
    ａ）空洞を有するナノアセンブリの形態をとる第１の素子と空洞内に配置される少なくとも一つのナノ構造体の形態をとる第２の素子と、
    ｂ）前記複数の状態間のスイッチングを達成するために、第１と第２の素子のうちの少なくとも一方を前記第１と第２の素子の他方に対して移動させるためのアクチベータと、
    を含み、
    前記ナノスケールメモリデバイスの電気抵抗が、ナノアセンブリの導電性セクションと非導電性セクションとに対するナノ構造体の位置により変化することを含むナノスケール
    メモリデバイス。
  58. 前記アクチベータが前記ナノメカニズム近傍に配置される電界に印加するための構造を含む請求項５６又は５７記載のナノスケールメモリデバイス。
  59. 前記構造が、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された電極である請求項５８記載のナノスケールメモリデバイス。
  60. 前記構造が、第１の端部を前記ナノメカニズムに、第２の端部を電源に接続された複数の電極を含む請求項５９記載のナノスケールメモリデバイス。
  61. 前記複数の電極が、前記ナノメカニズムに第１の端部が接続される第１の電極と、前記ナノメカニズムに第２の端部が接続される第２の電極とを含む請求項６０記載のナノスケールメモリデバイス。
  62. 少なくとも一つの追加電極が、前記ナノメカニズムに、前記第１と第２の電極間で接続される請求項６１記載のナノスケールメモリデバイス。
  63. 前記電極のそれぞれが、隣り合った電極から等距離に離間される請求項６２記載のナノスケールメモリデバイス。
  64. 前記アクチベータが状態の変化を生じさせる電磁放射線源である請求項５６又は５７記載のナノスケールメモリデバイス。
  65. ナノ構造体の位置がナノスケール記憶素子の電気極性により決定される請求項５６又は５７記載のナノスケールメモリデバイス。
  66. ナノスケールメモリデバイスの電気抵抗が、ナノアセンブリの導電性セクションと非導電性セクションとに対するナノ構造体の位置により変化する請求項５６記載のナノスケールメモリデバイス。
  67. 電気抵抗の変化がナノスケール記憶素子の状態を検出するのに利用される請求項５７又は６６記載のナノスケールメモリデバイス。
  68. 検出器がナノプローブである請求項５６記載のナノスケールメモリデバイス。
  69. 前記ナノプローブが走査型プローブ顕微鏡である請求項６８記載のナノスケールメモリデバイス。
  70. 検出器が、ナノスケール記憶素子の光学特性を測定するための装置である請求項５６記載のナノスケールメモリデバイス。
  71. ナノスケール記憶素子の状態が前に存在した状態に復元されうる請求項５６又は５７記載のナノスケールメモリデバイス。
  72. 更に、少なくとも１ビットの情報が記憶できるように配置されたナノスケール記憶素子配列を備える請求項５６又は５７記載のナノスケールメモリデバイス。
  73. 前記配列が、情報のユニットを単独又はグループでアドレス指定するために使われる導電性の電極を含む請求項７２記載のナノスケールメモリデバイス。
  74. 前記電極が、金属、ポリシリコン、導電性ナノチューブで構成されるグループから選ばれた少なくとも一つの素材から形成される請求項７３記載のナノスケールメモリデバイス。
  75. 前記電極の１つの機能が、前記ナノメカニズム内に状態変化を生じさせる電気信号を伝えることである請求項７３記載のナノスケールメモリデバイス。
  76. 前記電極の１つの機能が、デバイスの状態を決定させうる電気信号を伝えることである請求項７３記載のナノスケールメモリデバイス。
  77. 前記電極が、分析用にコンピュータに情報を送る請求項７３記載のナノスケールメモリデバイス。
  78. 必要な電極の数は、記憶されるビット数の平方根にほぼ比例する請求項７３記載のナノスケールメモリデバイス。
  79. 前記デバイスが高密度メモリボードとして使用されうる請求項５６又は５７記載のナノスケールメモリデバイス。
  80. 前記デバイスがリソグラフィ装置で利用されうる請求項５６又は５７記載のナノスケールメモリデバイス。
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