JP4656080B2

JP4656080B2 - 情報処理装置のシステム部品

Info

Publication number: JP4656080B2
Application number: JP2007106655A
Authority: JP
Inventors: 俊臣森木; 敬太郎上原; 雄次對馬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2007-04-16
Filing date: 2007-04-16
Publication date: 2011-03-23
Anticipated expiration: 2023-01-14
Also published as: JP2007265421A

Description

本発明は、単一の計算機で複数のOSを稼動させる仮想計算機システムに関し、
OS間での不正アクセスによる誤動作の防止・エラー発生時の処理方法ならびに、
それらを用いた計算機システムに関係する。

米国特許公開公報US2002/0010811A1
論理分割(Logical Partitioning)は、単一のサーバ上で複数のオペレーティン
グシステム(Operating System、以下OS)を同時に動作させる技術である。論理分
割では、ハイパバイザと呼ばれる管理プログラムがサーバ管理者からの指示に従
って、サーバの計算機資源(メモリ領域、及びIOデバイスなどを含む)を複数の論
理区画(LPAR)に分割して、各LPAR上で1つずつのOSを動作させる。

論理分割では、あるOSの動作によって他のLPAR上のOSが停止、もしくは誤動作
してはならない。そのためには、あるOSが他のLPARの資源へアクセスできないこ
と(以下、アイソレーション)を保証する必要がある。

ところで、Intel社のIA-32、およびIA-64^TM アーキテクチャに代表されるPCサ
ーバでは、IOバスとしてPCIバスが広く用いられている。PCIバスは論理分割を意
識した設計を為されていないため、IOデバイス発のアクセスによってアイソレー
ションが保たれない(以下、アイソレーション障害)恐れがある。具体的にはOSに
不良がある場合や、IOカードの故障時でハードウェアによってエラーを検出でき
なかった場合に、アイソレーションが保証できない。そのため、PCサーバで論理
分割を実現するためには、IOデバイス発のアクセスに対してアイソレーションを
保証することが従来から課題となっていた。
上記の課題に対して、従来では公知例US2002/0010811A1(以下、公知例1)が提案
されている。公知例1では、Terminal Bridgeと呼ばれるPCI to PCIブリッジが、
IOデバイス発のトランザクションでアクセス可能なアドレス範囲を記憶している
。公知例1はトランザクションの宛先アドレスがアクセス可能な領域外である場
合、受信したトランザクションを中止(Abort)することで、Isolationを実現する
としている。
米国特許公開公報US2002/0010811A1

しかし、公知例１では以下に示すような課題が解決されていない。

第1の課題は、受信したIOデバイス発のトランザクションをIOバス上で正常に
終了させ、かつハイパバイザへの通知の実現である。トランザクションの受信を
単に中止するのみでは、発行元IOデバイスがタイムアウトしたり、他のIOデバイ
スのデータ転送が正しく出来なくなる。また、ハイパバイザに通知しないと、該
当するOSをリブートするなどの適切なエラー処理が実現できない。

第2の課題は、公知例1がIOデバイス間の転送を考慮していないことである。一
般的にサーバは多数のIOスロットを保持しているため、アドレス範囲でアクセス
可否を記憶する方式ではIOスロットの組み合わせが多く、大量の記憶領域を必要
としてしまう。

第3の課題は、公知例1がIOデバイスをスロット単位で各LPARに割り付けたり、
初期化することを考慮していないことである。そのため、あるIOスロットをリセ
ットする際に、他のLPARに割り付けられたIOカードもリセットしてしまう問題が
ある。

本発明は、上記の課題を解決することを目的とする。

PCIバスに代表される汎用のIOバスを用いるサーバにおいて、チップセットの一
部に本発明を適用することによって、下記の利点が得られる。
論理分割運用時にIOデバイスからのアクセスによるアイソレーション障害を防止
しつつ、アイソレーション障害が発生した場合に、他のLPARに属するIOデバイス
の動作の継続を実現しつつ、障害を生じたLPARに対する適切なエラー処理を実現
する。
論理分割運用時に、IOデバイス間のアクセスに対して効率的なアイソレーション
障害の検出手段を提供する。
アイソレーション障害発生時に、スロット単位で障害LPARに属するIOデバイスの
みをリセットする手段を提供し、該IOデバイスを再度他のLPARに割り付けること
を可能にする。

以下に図面を用いて、本発明の実施の形態例を示す。

図1に本発明が想定するサーバの概略を示す。本実施例では、複数のCPUを接続
可能な110 CPUバスに、4つのCPU(100〜103)が接続されている例を示す。本実施
例ではCPU数を4としているが、4以外でも構わない。

このCPUバスを制御する120 チップセットがあり、チップセットはCPUバスのほ
かに、130 IOバス#0及び131 IOバス#1、160 メモリインタフェース、140 クロス
バインタフェースの制御を行っている。このIOバスは現在一般に使われているPC
Iバスなどを想定している。

なお本実施例ではIOバスを130及び131のように2バス接続する構成例を示して
いるが、2本以外の構成でも構わない。

120チップセットは、CPUバスを制御する 121 CPU Bus Ctrl Unitと、メモリイ
ンタフェースを制御する122 Memory Ctrl Unitと、IOバスを制御する123 IO Ctr
l Unit、およびクロスバインタフェースの制御を行う124 CrossBar Ctrl Unitか
ら成る。

本発明では、このCPUとチップセット、150メモリと、IOバスに接続されるIO機
器(図面では示していない)をまとめてノードとして扱い、複数のノードを180ク
ロスバを用いて接続可能なサーバを想定している。なお、図1では190ノード#0と
191ノード#1の2ノード構成の例を示しているが、2ノードでなくても良い。

このサーバで提供される仮想計算機システムは、ハイパバイザと呼ばれるソフ
トウェアによって実現される。
図2に仮想計算機システムで使用されるアドレスマップの相関図を示す。
図1のサーバにより提供されるアドレスマップを絶対アドレス空間と呼ぶ。図2の
実アドレス空間はOSが使用するアドレスを示し、図2の仮想アドレス空間とはア
プリケーションプログラムが使用するアドレスを示している。
図2は2つのOSが各LPAR上で動作している例を示しており、それぞれOS A、およ
びOS Bであるものとしている。OS A及び OS Bの上で動作する異なるアプリケ
ーションプログラムが使用する仮想アドレスVAとVBが、それぞれ非論理分割運用
時にはRAとRBで示されるアドレスに変換されるものとする。論理分割運用時でハ
イパバイザによるアドレス変換が無い場合、RAとRBが同じ値であると、同じ絶対
アドレスをOS AとOS Bがそれぞれアクセスするため、正常に動作できない。ハイ
パバイザはこれを防ぐために、RA及びRBに対応する、PA及びPB(≠PA)に対するア
クセスを行わせている。

仮想計算機システムにおける、CPU及びIOデバイスからのアクセスを以下に説
明する。

CPUからのアクセスの場合、OS AがVAをRAに変換するTLBエントリをCPUに登録
しようとするのをハイパバイザが検知し、ハイパバイザが OSに代わってVAをPA
に変換するTLBエントリの登録を行う。ハイパバイザは、各LPARへのメモリの割
り付け状況と RAから、PAを算出可能である。実際にアプリケーションプログラ
ムがVAにアクセスする際には、VAをPAに変換するTLBエントリがハイパバイザに
よって登録されているため、該アクセスはRAでなくPAをアクセスすることになり
、図2で示すLPARごとのアドレス変換が実現されている。

一方、IOデバイスからのアクセスの場合、CPUからのアクセスと異なりTLBに相
当するアドレス変換機能がないため、ハイパバイザによるアドレス変換はできな
い。そこで本発明では、図1における123 I/O Ctrl Unitを図3のように構成する
ことによって、IOからのアクセスに応じて該アクセスを発生させたLPARを識別し
て、LPAR毎に異なるアドレスにアクセスするようにアドレス変換を行う。以下こ
のアドレス変換の仕組みを、図を用いて説明する。

図3は 123 I/O Ctrl Unitの構成例を示す。123 I/O Ctrl Unitは 130および13
1 IOバスの制御を行っている。本実施例では個々のIOバスにはそれぞれSlot#0か
らSlot#3がある構成を示している。IOバスには、これらのスロット上のIOデバイ
スからのアクセス要求を調停する信号線206aおよび206bを備えており、206a、20
6bによるアクセス要求は204a、204bのBus Arb(バス調停回路)が調停し、アクセ
ス要求を発行可能なスロットに対してAck応答を行う。

また、通常のIOバスではバス上のIOデバイスを初期化するためのリセット信号
を1本のみ持っており、全てのスロットで共通に用いられている。しかし本発明
では、205a、205bリセット信号線を個々のスロット毎に独立に用意すると共に、
リセット信号のアサート・ディアサートは204a, 204b Bus Arbによって制御され
る。これにより、スロット単位での初期化が可能となり、各LPARごとのリブート
、および再初期化が可能となる。205a, 206aリセット信号を用いたIOスロットの
再初期化の手順については、図12を用いて後述する。

130及び131 IOバスの何れかのスロットから、上記のバス調停回路により調停
された結果、他のIOバスまたはCPU、メモリに対するアクセスが発行された場合
、IOバスを介して該アクセス要求が123 I/O Ctrl Unitに伝達される。I/O Ctrl
Unitでは、該アクセス要求の宛先アドレスを203a, または203bのアドレス修飾部
で、そのアドレスの値に基づいて修飾する。この修飾の内容は前述の各LPARごと
に異なるアドレスにアクセスするよう、アドレス変換することを指している。
図4にこのアドレス修飾部203aの構成例を示す。なお、203bについても全く同じ
回路を使用するため、本実施例では203aのみの説明を行う。図4に示す回路例で
は、201a ADR変換情報に格納されたアドレス変換に関する情報を使用する。この
情報には次のものが含まれる。(1)インタリーブおよびアドレス領域情報、(2)ス
ロット単位での所属LPAR情報、(3)実アドレス範囲に応じたLPARごとのアドレス
加算値。図6にこれらの情報を格納するレジスタのフォーマットを示す。
(1)インターリーブおよびアドレス領域情報については、図2で説明したアドレス
マップのうちの絶対アドレスで指定された範囲に対して、アドレス種別、インタ
リーブ有無・範囲指定、宛先バス・スロット番号の各情報が含まれる。アドレス
種別は該アドレス範囲がメモリデバイス、もしくはMemory Mapped IO(以下MMIO)
によってIOデバイスに割り付けられているかの区別が格納されている。該アドレ
ス範囲がメモリデバイスに割り付けられている場合、特定のノードのメモリデバ
イスに割り付けられているか、もしくは複数のノードのメモリデバイス間でイン
タリーブされているかの情報が、インタリーブ有無・範囲指定のフィールドに格
納される。該アドレス範囲がIOデバイスに割り付けられている(以下、MMIO領域)
場合、アクセス対象となるIOデバイスのバス番号、およびスロット番号が、宛先
バス・スロット番号のフィールドに格納される。(1)インタリーブおよびアドレ
ス領域情報はサーバの初期化シーケンス中にBIOS (Basic IO System)、もしくは
ファームウェアによって設定され、特に論理分割をサポートしないサーバにおい
ても、これに類する情報を所持している。
(2)スロット単位での所属LPAR情報は、発行元PCIスロットごとにアクセス可能な
(= 同一のLPARに属している) PCIスロットを識別するための情報である。本情報
中の許可ビットが1にセットされているスロットに対してのみアクセスが許可さ
れる。本情報は各LPARの生成時にハイパバイザによって設定される。また本レジ
スタフォーマットのバリエーションとして、許可ビットが0になっているスロッ
トに対してのみアクセスを許可するとしても構わない。
本情報は、発行元IOスロットと発行先IOスロットの組み合わせ1つに対して1ビッ
トの記憶容量ですむため、各組み合わせに対してアドレス範囲を記憶する必要が
ある公知例1の方式に対し、格段に少ない記憶容量で同等の効果を達成でき、先
に挙げた第2の課題を解決する。
(3)実アドレス範囲に応じたLPARごとのアドレス加算値は、LPARごとに固有の、
実アドレスから絶対アドレスへのアドレス変換を行うための情報である。本情報
は各LPARの生成時にハイパバイザによって設定される。
図6の各情報の設定手順を、図11を用いて説明する。
601 電源が投入されると、ハードウェアに故障がないかチェックする目的でPOST
(Power On Self Test)が実施される。
602 次に BIOS、およびFirmwareの初期化コードが実行される。ここでメモリの
搭載状況、及びIOデバイスの接続状況の調査が行われ、図6中の (1)インタリー
ブおよびアドレス領域情報の設定が行われる。
603 次にハイパバイザのロードが行われる。ブートデバイスとしては他のOSと同
様、フレキシブルディスクやハードディスクが一般的であるが、他のものでも構
わない。その後、ハイパバイザはハイパバイザ自身の初期化を行う。
604 ハイパバイザは、サーバ管理者からの新規LPAR作成要求を待つ。サーバ管理
者から指示を受けるためのインタフェースとしては、CRTもしくはシリアル回線
を通してのコンソール画面や、液晶(LCD)パネル、電子メールなどが考えられる
が、特にこれらでなくとも構わない。サーバ管理者は上述のハイパバイザのイン
タフェースを通じて、新規に立ち上げるLPARに割り付ける絶対メモリアドレス範
囲、およびIOデバイス(もしくはスロット)番号、OSのブートデバイスを指定する
が、オプションとしてそれ以外の情報を与えても構わない。オプションとしては
、各LPARに対するCPUの割り当て方法やCPU時間の割合の指定などが考えられる。
605 ハイパバイザはサーバ管理者から指定されたメモリ領域を、新規に作成する
LPARに割り付ける。
606 次にハイパバイザはサーバ管理者から指定されたIOデバイスを、新規に作成
するLPARに割り付ける。
607 ハイパバイザはサーバ管理者から指定されたメモリ領域、およびIOデバイス
の割り付け状況に基づき、図6中の (2)SLOT単位での所属LPAR情報、および(3)実
アドレス範囲に応じたLPARごとのアドレス加算値の設定を行う。これらのレジス
タの設定を行うことで、後述する 202a, 202b Adr Dec, 及び203a, 203b Adr修
飾部の機能が有効になる。
608 ハイパバイザは、サーバ管理者から指定されたブートデバイスに格納された
OSのブートローダを呼び出し、新規LPAR上でOSの動作を開始させる。

図4に示す203a Adr修飾部は、(3) 304a, 304b アドレス加算値と、(1)アドレ
ス領域情報、204a Bus Arbから入力される210a 発行元スロット番号、及びIOバ
ストランザクションを入力として受信する。本実施例では、アドレス加算値が 2
10a 発行元スロット番号ごとに2つある例を示しているが、2つ以外でも構わない
。
IOバストランザクションは、301 Tx復号回路により、リード・ライトなどのトラ
ンザクションの種別を示すTx情報、およびアクセス先を示す307 実アドレスに分
離される。Tx情報については何も操作せずに、そのまま出力される。
304a, 304bアドレス加算値は、210a発行元スロット番号によって選択された後、
305a BASE及びSIZE部と、306a, 306b OFFSET部に分離される。
307実アドレスは、303a, 303b 加算器に入力され、306a, 306b OFFSETと加算さ
れる。
302 ADR変換判定回路は、309a, 309b加算結果と、307実アドレスのうちの1つを
選択し、312絶対アドレスとして出力する。本回路での判定手順は下記の通りで
ある。
307実アドレスと、アドレス領域情報の絶対アドレス範囲を比較し、307実アドレ
スがMMIO領域であるか判定する。本実施例では、MMIO領域はアドレス変換を行わ
ないことを前提としている。MMIO領域である場合、307実アドレスを312 絶対ア
ドレスに出力する。同時に311アドレス変換有無の信号をディアサートし、アド
レス変換を実施しなかったことを通知する。
307実アドレスがMMIO領域でない場合、307実アドレスが、305a, 305b BASE, SIZ
Eで指定される実アドレス範囲に合致するか判定する。合致する場合、対応する3
09a, もしくは 309b加算結果を選択し、312絶対アドレスとして出力する。同時
に311アドレス変換有無の信号をアサートし、アドレス変換を実施したことを通
知する。
307実アドレスが、305a, 305b BASE, SIZEで指定される実アドレス範囲に合致し
なかった場合、307実アドレスを312絶対アドレスとして出力する。同時に311ア
ドレス変換有無の信号をディアサートし、アドレス変換を実施しなかったことを
通知する。

図5は 202a Adr Decの構成例を示す。本実施例では202a, 及び202bでは全く同
じ回路を使用するため、202aのみ図示している。202a Adr Decは、図4の203a Ad
r修飾部から出力される308 Tx情報、および312絶対アドレス、311アドレス変換
有無を受信し、さらに201a ADR変換情報からインタリーブおよびアドレス領域情
報、SLOT単位での所属LPAR情報を、204a Bus Arbからは210a 発行元スロット番
号を受信して、図2の200 他Ctrl Unit IF制御部に対し、チップセット内トラン
ザクション(以下 Inbound Tx)を発行する。
401アクセス先判定回路は、312絶対アドレス、308Tx情報、インタリーブおよび
アドレス領域情報を受信し、該トランザクションのアクセス先の判定を行い、41
3 Inbound Txを出力する。同時に411 アドレス種別でアクセス先の種別(メモリ
、もしくはIOデバイス、CPUなど)を、412宛先スロット番号で宛先のIOバス番号
、およびIOスロット番号を402アクセス可否判定に通知する。
402アクセス可否判定は311アドレス変換有無、411アドレス種別、412宛先スロッ
ト番号、および210発行元スロット番号で選択されたSLOT単位での所属LPAR情報
を受信して、Inbound Tx IFに発行するTxを選択する。本回路での発行可否決定
手順は下記の通りである。
411アドレス種別がIOデバイス(MMIO)である場合、SLOT単位での所属LPAR情報の
ビットマップのうち、412宛先スロット番号で示されるアクセス可否ビットが1(
もしくは0)である場合、アクセスを許可する。
411アドレス種別がCPU(IOデバイスからの割り込みトランザクション)である場合
、アクセスを許可する。本実施例では、CPUは全LPARで時分割で共有されること
を前提としており、各LPARの割り込みベクタはハイパバイザによって管理される
ため、他のOSの動作に支障をきたすことはない。
411アドレス種別がメモリであり、かつ311アドレス変換有無がアサートされてい
る場合、アクセスを許可する。
上記(1)〜(3)によってアクセスが許可された場合、413 Inbound Txを Inbound T
x IFに出力する。
上記(1)〜(3)に当てはまらなかった場合、402アクセス可否判定はアクセスを拒
否し、413 Inbound Tx IFのアクセス対象アドレスを、403宛先Regに登録されて
いるアドレスと交換し、Inbound Tx IFに発行すると共に、404INT 生成に CPUに
対する割り込みトランザクションを生成させ、Inbound Txとして発行させる。同
時に、405アイソレーション障害レジスタに、発行元スロット番号、および312絶
対アドレスを格納する。405アイソレーション障害レジスタは、CPUから読み出し
可能であるものとする。

該割り込みトランザクションを受けたCPUは、エラー処理を実施する。その手
順を図12を用いて説明する。

701において、該割り込みトランザクションを受信したCPUは、割り込みベクタ
に登録されたハイパバイザのエラー処理ルーチンを起動する。

702において、ハイパバイザはチップセット内のエラーレジスタの値や、ファ
ームウェアから報告されるエラーレコードの情報から、発生したエラーがLPAR間
のアイソレーション障害であることを特定する。

703において、ハイパバイザは該アイソレーション障害によって影響を受けた
範囲を特定する。図3の構成例では、発行元のIOスロットが属するLPAR以外には
影響が及ぼされないことが、構成上保証されている。そのため、405アイソレー
ション障害レジスタに記録された発行元スロット番号から、アイソレーション障
害を引き起こしたIOスロット番号を取得し、そのIOスロットが所属するLPARを特
定する。本特許では、各IOスロットはLPARの生成時に占有的に割り付けられ他
のLPARとは共用しないため、IOスロット番号から所属するLPARを一意に特定可能
である。

704において、ハイパバイザは該LPARで動作しているOS(以下、ゲストOS)の停
止を指示する。ハイパバイザからゲストOSを停止させる方法としては (1)ゲスト
OSに対して、アドレスパリティエラーなどの致命的なエラーが発生したと通知す
ることで、ゲストOSにリブート処理を行わせる方法や、(2)ハイパバイザ内のCPU
割り当てキューから該当LPARを取り除く方法などが考えられる。また、OSのデバ
ッグなどの必要に応じて、ゲストOSのメモリイメージなど障害ログ情報をハイパ
バイザ、もしくは該ゲストOSが取得する。

705において、ハイパバイザは該当するLPARに属する全てのIOスロットを、ス
ロット単位に設けられた 205a RST#信号を用いてリセットしたうえで、該IOスロ
ットがどのLPARにも属していない状態に開放する。本処理により、該IOスロット
を他のLPARに再度割り付けることが可能になり、先に挙げた第3の課題を解決す
る。

706において、ハイパバイザは該当するLPARに割り付けられていたメモリ領域
を、どのLPARにも属していない状態に開放する。本処理により、該メモリ領域を
他のLPARに再度割り付けることが可能になる。

707において、ハイパバイザは該当するLPARがアイソレーション障害を発生さ
せたことを、サーバ管理者に通知する。障害通知手段としては、サーバの状態表
示用のLCDパネルやブザー、管理用コンソール画面、電子メールなどが挙げられ
る。該障害通知手段は、アイソレーション障害の通知のために専用に用意しても
良いし、他の障害発生時の通知手段と兼用しても構わない。
図5中403宛先Regにはハイパバイザのみが使用し、各LPARには割り付けられてい
ないメモリアドレスを、図6の603ハイパバイザロード中のハイパバイザ自身の
初期化において設定しておく。これにより、アイソレーション障害発生時に他の
LPARのデータが破壊されることを防ぐとともに、通常のIOデバイス発アクセスの
処理と同一の経路で該IOバストランザクションに対する完了をIOバスに対して行
うことを可能にし、IOデバイスのタイムアウトによるシステム停止を防止する。
上述の処理を終えたトランザクションは図2中 220他Ctrl Unit IF制御部に入力
され、Tx情報、および絶対アドレスに基づいて121 CPU Ctrl Unit、または124 C
rossBar Ctrl Unit、または122 Memory Ctrl Unit、または他IOバスに対し、信
号線132または133を介して、Inbound Txを発行し、宛先の各Unitからの応答を待
って、該アクセス要求を行ったIOバス上のIOデバイスに応答トランザクションを
IOバスに発行し、該アクセス要求をIOバス上で完了させる。
これによってIOデバイスからのアクセスでアイソレーション障害が生じた場合に
、他のLPARに属するIOデバイスの動作を継続しつつ、アイソレーション障害の発
生を報告、およびエラー処理を実施することが可能になり、先に挙げた第1の課
題を解決する。

本実施例は実施例1の変形であり、図1における 123 I/O Ctrl Unitに、137 I/
O to I/O Bridgeを付加した例を示している。

実施例2では、紙面の都合で 123 I/O Ctrl Unitに接続されるIOバスは、134 I
Oバスを1本とした構成例である。137 I/O to I/O Bridgeは 1つのIOバスを複数
のIOバスに振り分ける機能を有するLSIである。なお本実施例では134、135、136
は単にIOバスと記しているが、それぞれ異なる種類のIOバスであっても、同じ種
類のIOバスであっても構わない。

実施例2は実施例1における 201a, 201b ADR変換情報と、202a, 202b Adr Dec
、203a, 203dAdr修飾部を、図7のように138アクセス監視カード#0, 及び 139 ア
クセス監視カード#1上に、201c, 201d ADR変換情報(2)、および 202c, 202d Adr
Dec(2)、203c, 203d Adr修飾部(2)として搭載した例である。138, 139は全く同
じ回路を使用するため、138 アクセス監視カード#0のみについて説明する。
実施例2では実施例1と異なり、IOデバイスをIOスロット単位ではなく、IOバス単
位で各LPARに割り付ける。そのため、201c ADR変換情報(2)は、201aの一部の情
報のみを保持する。具体的には図6中の(1)インタリーブ情報およびアドレス領域
情報のうち宛先スロット番号以外の情報を、(2)所属LPAR情報の許可ビットがバ
ス一本につき1ビットのみを保持し、(3)実アドレス範囲に応じたLPARごとのアド
レス加算値はIOスロット単位でなく、IOバス単位の情報として保持する。
203c Adr修飾部(2)は、同一バス上の他のIOスロットから発行されるIOバストラ
ンザクションを監視し、該IOバストランザクションを入力として前述のアドレス
修飾を実施する。前述の通り実施例2ではIOデバイスの割り付け単位が IOバス単
位であるため、実施例1の203a Adr修飾部とは異なり、304a, 304b アドレス加算
値は 1つずつの情報のみを受信し、210a 発行元スロット番号は受信しない。
202c Adr Dec(2)は、受信したIOバストランザクションの宛先アドレスをチェッ
クする。実施例1の202a Adr Decと異なり、202c Adr Dec(2)は210a発行元スロッ
ト番号、及び 413 Inbound TxをInbound Tx IFに発行する経路、403宛先Regを具
備しない。402アクセス可否判定においてアクセス可能である場合、Inbound Tx
IF(この場合IOバス)に対して何のトランザクションを発行しない。アクセス不可
である場合、CPUに対して割り込みトランザクションを作成しアイソレーション
障害が起こったことを報告する。
これによって、135 IOバスと136 IOバスが異なるLPARに属していた場合に、135
IOバスのIOデバイスから発行されたトランザクションが、137 I/O to I/O Bridg
eを介して 136 IOバス上のIOデバイスに対してアクセスすることを、アイソレー
ション障害として検出することが可能になる。また、逆に136 IOバスから 135 I
Oバスへアクセスする場合も同様に検出できる。
これによってアイソレーション障害の発生を完全には防げないものの、アイソレ
ーション障害が発生したことを通知できるため、図12に示すエラー発生時の処理
を実施することが可能になる。その際 703 影響範囲の特定について、原因とな
ったトランザクションの発行元LPARに加え宛先LPARを特定し、該当するゲストOS
をリブートさせる。宛先LPARは、405アイソレーション障害レジスタに格納され
た 312絶対アドレスから特定可能である。

本実施例は実施例1の変形であり、図3の 123 I/O Ctrl Unitを図8の 126 I/O
Ctrl Unitのように構成する。

実施例1の 202a Adr Decを変更し、図9に示す 202e Adr Dec(3)のように構成
する。202f Adr Dec(3)も全く同じ回路を有するため、以下 202e Adr Dec(3)の
みを説明する。421アクセス判定可否(2)は、実施例1の402アクセス判定可否と同
様のトランザクション発行可否判定、および割り込みトランザクションの発行を
実施するが、アクセス不可と判定したときに該Inbound TxをInbound Tx IFに発
行せず、209a 応答発行要求を用いて、207aに該Inbound Txに対する応答トラン
ザクションの発行を要求する。また420アクセス先判定回路(2)は、211a Tx応答
情報を用いて該トランザクションの種別など応答トランザクションの発行に必要
な情報を伝達する。
207a 応答発行は、126 I/O Ctrl Unitから 130 IOバス#0に対して発行するIOバ
ストランザクションを制御する。207b 応答発行も207a と全く同じ回路を有する
ため、以下図10を用いて、207a のみを説明する。
502応答選択部は208a Bus権要求・許可の信号を用いて 204a Bus Arbにバス権の
要求を行い、Bus権が獲得できたときのみ 130 IOバス#0に対して IOバストラン
ザクションを発行する。502応答選択部は、209a信号により応答発行要求が行わ
れていない場合、200 他Ctrl Unit I/F制御部から入力されるトランザクション
を130 IOバス#0に出力する。209a信号により応答発行要求が行われた場合、211a
Tx応答情報より受信したトランザクションの情報と、501応答データ生成部のデ
ータを用いて、IOバスに対して肯定的な応答トランザクションを送信する。具体
的には該トランザクションがメモリリードなど応答データを必要とする場合、50
1応答データ生成部で生成されるデータを応答データとして送信し、メモリライ
トなど応答データを必要としない場合は、Ack応答のみを送信する。これによっ
てアイソレーション障害を引き起こしたIOバストランザクションに対する完了を
IOバスに対して行うことを可能にし、IOデバイスのタイムアウトによるシステム
停止を防止する。
さらに実施例3のバリエーションとして、アイソレーション障害を引き起こしたI
Oバストランザクションに対し、常にリトライなど否定的な応答トランザクショ
ンを送信する構成が考えられる。本構成は、リトライが長く続いてしまいシステ
ムが停止することを避ける目的で、IOデバイスが独自にタイムアウト検出を行っ
ている場合には用いることが出来ないが、一般的に否定的な応答トランザクショ
ンは応答データを必要としないので、501応答データ生成部を省略できるメリッ
トがある。

本実施例は実施例1の変形であり、図4の 203a Adr修飾部を図13の203g Adr修
飾部のように構成する。実施例4における 203g Adr修飾部は実施例1の203a Adr
修飾部と異なり、304a アドレス加算値を受信せず、代わりに 323a〜323d イン
デックステーブルを保持する。307実アドレスは、321インデックスビットと、32
2オフセットビットに分離される。図13では、上位3ビットを321インデックスビ
ットとして取り出し、その値は ”010”であるとしている一例を示しているが、
インデックスビットの長さ、およびどのビットを321インデックスビットとして
用いるかは、これ以外でも構わない。203g Adr修飾部は、323a〜323dのインデッ
クステーブル中の、321インデックスビットの値が指し示すエントリの値を読み
出し、210a 発行元スロット番号でセレクトして324置換後インデックスビットを
得る。前述の302アドレス変換判定回路で、アドレス変換の必要がある場合は324
置換後インデックスビットを選択し、変換不用の場合は321インデックスビット
を選択したのち、322オフセットビットと結合させて、312絶対アドレスとして出
力する。
実施例4の場合、図6の(3)実アドレス範囲に応じたLPARごとの加算値を記録する
必要がない代わりに、323a〜323dのインデックステーブルを記録するための記憶
容量が必要である。実施例1に比べ、LPARの生成・消滅を繰り返しメモリの断片
化(フラグメンテーション)が著しい場合には、アドレス変換に必要な情報を削減
できる。323a〜323dのインデックステーブルの情報は、図11中の607レジスタ更
新において設定する必要があり、この情報を設定することで 203g Adr修飾部が
動作するようになる。

本発明が想定するサーバの構成例のブロック図。本発明が想定するアドレスマップ図。本発明におけるI/O Ctrl Unitの構成例1のブロック図。本発明におけるAdr修飾部の構成ブロック図。本発明におけるAdr Dec構成ブロック図。本発明におけるADR変換情報のフォーマット図。本発明におけるI/O Ctrl Unitの構成例2のブロック図。本発明におけるI/O Ctrl Unitの構成例3のブロック図。本発明におけるAdr Dec構成例2のブロック図。本発明における応答発行の構成例のブロック図。本発明におけるブート時の処理フローチャート。本発明におけるエラー発生時の処理フローチャート。本発明におけるAdr修飾部の構成例2のブロック図。

符号の説明

100、…、103 CPU#0、…、CPU#3
110 CPUバス
120 チップセット
121 CPU Bus Ctrl Unit
122 Memory Ctrl Unit
123 I/O Ctrl Unit
124 CrossBar Ctrl Unit
130、131 IOバス#0、IOバス#1
140 クロスバインタフェース
150 メモリ
160 メモリインタフェース
180 クロスバ
190, 191 ノード#0, ノード#1
200 他Ctrl Unit I/F 制御部
201a、201b ADR変換情報
202a、202b Adr Dec
203a、203b Adr修飾部
204a, 204b Bus Arb
205a, 205b RST#
206a, 206b req#, ack#
210a, 210b 発行元スロット番号
301 Tx復号回路
302 ADR変換判定回路
303a, 303b 加算器
304a, 304b アドレス加算値
305a, 305b BASE、SIZE
306a, 306b OFFSET
307 実アドレス
308 Tx情報
309a, 309b 加算結果
311 アドレス変換有無
312 絶対アドレス
401 アクセス先判定回路
402 アクセス可否判定
403 宛先Reg
404 INT生成
405 アイソレーション障害レジスタ
411 アドレス種別
412 宛先スロット番号
413 Inbound Tx
137 I/O to I/O Bridge
138, 139 アクセス監視カード#0, アクセス監視カード#1
201c, 201d ADR変換情報(2)
202c, 202d Adr Dec (2)
203c, 203d Adr修飾部(2)
207a, 207b 応答発行
208a, 208b Bus権要求・許可
202e, 202f Adr Dec(3)
209a, 209b 応答発行要求
211a, 211b Tx応答情報
420 アクセス先判定回路(2)
421 アクセス可否判定(2)
501 応答データ生成部
502 応答選択部
601 POST実行
602 BIOS/Firmware実行
603 ハイパバイザをロード
604 新規LPARの生成要求受付
605 メモリ領域確保
606 I/Oデバイス確保
607 レジスタ更新
608 OSブートローダ呼び出し
701 割り込みトランザクションによるエラー通知
702 割り込み要因特定
703 影響範囲特定
704 該当ゲストOSの停止指示
705 該当LPARに属するI/Oスロットのリセット・開放
706 該当LPARに属するメモリ領域を開放
707 管理者への障害発生・要因通知
321 インデックスビット
322 オフセットビット
323a、…、323d インデックステーブル#1、…、インデックステーブル#4
324 置換後インデックスビット。

Claims

複数の論理区画が設定され、前記論理区画のそれぞれにメモリ資源及びCPU資源が割り
付けられ、前記論理区画のそれぞれにおいて個別にオペレーティングシステムが稼動する情報処理装置の制御を行うシステム部品であって、
複数のIOスロットにそれぞれ接続された複数のIOデバイスを接続するIOインターフェースと、
前記IOスロットに接続された前記IOデバイスのそれぞれに前記論理区画の一つを割り付ける手段と、
前記IOインターフェースを経由して、前記IOデバイスから得られたチップセット内のメモリアクセストランザクションの宛先アドレスに、前記IOデバイスが発行する前記メモリアクセストランザクションの属する論理区画にしたがって決められるアドレスオフセット値を加算するアドレス修飾部と、
前記宛先アドレスへの加算結果が、前記IOデバイスが発行する前記メモリアクセストランザクションの属する論理区画に割り付けられたメモリアドレス領域内のメモリアドレスを示しているか、前記加算結果を確認し、かつ前記確認結果が容認されたとき、宛先アドレスとして加算結果を含んだチップセット内のメモリアクセストランザクションの発行を許可するアクセス先判定回路と、
前記加算結果が否認されたとき、チップセット内のメモリアクセストランザクションの宛先アドレスを、いずれの論理区画にも割り付けられていない特定のメモリ領域内のメモリアドレスに置き換えるアドレス置換手段とを有することを特徴とする情報処理装置のシステム部品。