JP4651851B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴと略記）で構成された回路を有する半導体装置の作製法に関する。特に、光露光プロセスに於ける、レジスト処理方法とエッチング加工に関するものである。
【０００２】
【従来の技術】
近年、ＴＦＴを利用したアクティブマトリクス型の液晶ディスプレイ技術が、注目されている。アクティブマトリクス表示はパッシブマトリクス表示に比べ、各画素にＴＦＴスイッチが付設されており、ＴＮ（Twisted-Nematicの略）モードの液晶配向状態を利用することができ、応答速度、視野角、コントラストの点で有利な為、現在のノートパソコン、液晶テレビ等の主流になっている。
【０００３】
ＴＦＴは、非晶質シリコン又は多結晶シリコンをチャネル層とするものが一般的である。特に低温プロセス（一般に、６００℃以下）のみで作製される多結晶シリコンＴＦＴは、低価格化、大面積化と同時に、電子又は正孔が大きな電界移動度を有する為、液晶ディスプレイに用いた場合、画素用トランジスタだけでなく周辺回路であるドライバーの一体化が達成できる特徴があり、各液晶ディスプレイメーカーで開発が進められてきた。しかし、多結晶シリコンＴＦＴの場合、連続駆動させると移動度やオン電流（ＴＦＴがオン状態の場合に流れる電流）の低下及びオフ電流（ＴＦＴがオフ状態の場合に流れる電流）の増加等信頼性上の劣化現象が観測されることがある。この原因はホットキャリア効果と呼ばれており、ドレイン近傍の高電界により発生したホットキャリアの仕業であることが知られている。
【０００４】
ところで、設計ルール１．５μｍ以下のＭＯＳトランジスタでは、オフ電流を低減し、ドレイン近傍の高電界を緩和する方法として、ＬＤＤ（Lightly-Doped-Drainの略）構造が採用されている。ＮＭＯＳトランジスタのＬＤＤ構造では、ゲート側壁のサイドウォールを利用してドレイン端部にｎ−領域を設け、ドレイン接合の不純物濃度に傾斜を持たせることにより、ドレイン近傍の電界集中を緩和している。しかし、ＬＤＤ構造の場合、シングルドレイン構造に比べ、ドレイン耐圧はかなり向上するが、ｎ−領域の抵抗が大きい為、ドレイン電流が減少するという難点が有る。また、サイドウォールの真下に高電界領域が存在し、そこで衝突電離が最大になり、ホットエレクトロンがサイドウォールに注入される為、ｎ−領域が空乏化し、更に抵抗が増加するＬＤＤ特有の劣化モードが問題になっている。チャネル長の縮小に伴い、以上の問題が顕在化してきた為、０．５μｍ以下のＭＯＳトランジスタでは、この問題を克服する構造として、ゲート電極の端部にオーバーラップしてｎ−領域を形成するＧＯＬＤ（Gate-drain-Overlapped LDD）構造が考案され採用されている。
【０００５】
多結晶シリコンＴＦＴに於いても、ドレイン近傍の高電界を緩和する目的で、ＧＯＬＤ構造の採用が検討されており、ゲート電極近傍の多結晶シリコン層に高濃度領域（ｎ＋領域）であるソース及びドレイン領域と、その内側に低濃度領域（ｎ−領域）をゲート電極端部にオーバーラップして形成しているのが特徴である。高濃度領域（ｎ＋領域）及び低濃度領域（ｎ−領域）の形成は、レジストマスクのみで形成する方法と、ゲート電極をマスクにセルフアラインで形成する方法とが有る。レジストマスクのみを用いて形成する方法の場合、レジストマスクを形成する為のフォトリソグラフィ工程が２回必要となり、フォトリソグラフィ工程の増加が大きな難点である。一方のゲート電極をマスクにセルフアラインで形成する方法の場合、フォトリソグラフィ工程の増加が抑制される利点が有り、量産プロセスに適している。
【０００６】
以上の様に、多結晶シリコンＴＦＴに於いては、ＬＤＤ構造及びＧＯＬＤ構造のゲート電極構造が採用されている。そして、ゲート電極の加工には、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型レジストを利用した通常のフォトリソグラフィ工程と、ドライエッチング等のエッチング工程が適用されている。
【０００７】
【発明が解決しようとする課題】
ゲート電極をマスクにセルフアラインでＧＯＬＤ構造ＴＦＴを形成する上記の方法に於いて、レジストパターンの大小により、レジストパターンのテーパー角にバラツキが生じ、結果的にゲート電極のエッチング形状のバラツキを引き起こす問題が明らかになった。液晶ディスプレイには様々な寸法のゲート電極が混在しており、レジストパターンの大小によるテーパー角のバラツキは、エッチングパターンの大小によるゲート電極のエッチング形状のバラツキに影響を及ぼし、更には当該ＴＦＴの電気特性のバラツキにまで影響することが懸念される。レジストパターンの面積の大小によるテーパー角の変動を伴ったパターン変形、即ちレジストパターンのテーパー角の面積依存性について以下に記載する。
【０００８】
尚、レジストパターン側壁テーパー角の面積依存性の問題は、他社に於いても見出されており、詳細は特開平０９−５４４３８号公報に開示されている。
【０００９】
ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジレジストを用いるフォトリソグラフィの場合、［密着助剤（ＨＭＤＳ）処理］→［レジスト塗布］→［プリベーク］→［露光］→［露光後ベーク（Post Exposure Bake：以下、ＰＥＢと略記）処理］→［現像］→［ポストベーク］のプロセスフローで処理が行われている。上記プロセスフローに基づき、プロセス処理した際に、微細パターン（０．３〜３μｍ程度）のレジスト形状は矩形の良好なパターンが得られるが、大面積パターン（１０μｍ程度〜）ではレジスト形状の側壁部に変形が発生し、テーパー角が小さくなる現象が確認された（図１参照）。この現象は、［プリベーク温度（９０℃−１分）］→［ＰＥＢ温度（１１０℃−３分）］→［ポストベーク温度（１２０℃−４分）］のプロセス条件の場合に発生していることから、ＰＥＢ温度に比べ現像後のポストベーク温度が高い為、ポストベーク時の残留溶媒の脱溶媒によるレジストパターンの体積収縮現象が原因であると推定できる。
【００１０】
微細パターン（０．３〜３μｍ程度）のレジスト形状は矩形の良好なパターンが得られるが、大面積パターン（１０μｍ程度〜）ではレジスト形状の側壁部にテーパー角の変動を伴うパターン変形が発生しており、テーパー角が小さくなる現象が認められる。この為、パターン面積に依存したレジストテーパー角の変動の影響を受け、ゲート電極のエッチング形状もパターン面積に依存して変動することになる。液晶ディスプレイには様々な寸法のゲート電極が混在していることから、前記パターン面積に依存したエッチング形状の変動の問題は、ＴＦＴの電気特性の変動に影響することが懸念され、液晶ディスプレイ全体にとっても重要な課題である。
【００１１】
本発明は、上記課題を解決することのできるＴＦＴで構成された半導体装置の作製方法を提供することを目的とする。そして本発明は、上記従来技術の問題を解決することを課題とする。より特定すれば、ＴＦＴのゲート電極形成工程に於けるジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジレジストを利用するフォトリソグラフィでの、レジストパターン側壁テーパー角の面積依存性の問題を解決することを課題とする。
【００１２】
【課題を解決する為の手段】
〔レジストパターン変形の解決手段〕
最初に、フォトリソグラフィ工程に於ける、パターン面積に依存したテーパー角の変動を伴ったレジストパターン変形を解決する為の手段について記載する。
【００１３】
上記の様に、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型レジストを利用したフォトリソグラフィ工程に於いて、図１に示す様に、大面積レジストパターン（１０μm程度以上）の側壁テーパー角の変動を伴うパターン変形が発生した。このパターン変形は、同時に形成されている微細パターン（３μm程度以下）に於いては、発生してないことから、当該パターン変形はレジストパターンの寸法、即ちレジストパターンの面積に依存することが認められている（図１参照）。
【００１４】
図１に示すレジストパターンの形成に於いては、露光装置に縮小投影露光装置が適用されており、縮小投影露光装置には色収差対策として単波長（具体的には超高圧水銀灯のｉ線）が使用されている。この為、露光光の単波長に起因した定在波による悪影響が考えられ、露光と現像の間にはＰＥＢ処理が一般に適用され、当社に於いても、縮小投影露光装置を使用するフォトリソグラフィ工程の場合には、ＰＥＢ処理を適用している。
【００１５】
よって、側壁テーパー角の変動を伴った当該レジストパターンの変形は、露光と現像の間にＰＥＢ処理を適用したフォトリソグラフィ工程、即ち［レジスト塗布］→［プリベーク（９０℃−１分）］→［露光（縮小投影露光装置を適用）］→［ＰＥＢ（１１０℃−３分）］→［現像］→［ポストベーク（１２０℃−４分）］から成るフォトプロセスに於いて発生している。当該フォトプロセスに於いては、レジストの軟化点であるガラス転移温度（１５０℃程度）以下のポストベーク（１２０℃−４分）処理後にレジストパターン変形が発生していることから、当該レジストパターン変形の原因はレジストの熱軟化による影響でないことが判る。よって、レジストパターンの変形要因に関し、熱軟化による影響以外の変形要因を以下の方法で検討した。
【００１６】
上記に記載した様に、熱軟化による影響以外の変形要因としては、大面積パターン（１０μｍ程度〜）に於けるレジストパターン側壁部の変形の原因として、ポストベーク時の残留溶媒の脱溶媒によるレジストパターンの体積収縮現象が考えられる。よって、仮説として、露光後のレジスト膜全体をベークするＰＥＢ温度をポストベーク温度と同等以上に上げることにより、ＰＥＢ処理時の溶媒成分の脱溶媒を促進させ、ポストベーク時のレジストパターンからの脱溶媒を相対的に低減させる対策が考えられる。
【００１７】
前記仮説の検証実験として、ＰＥＢ温度を１１０〜１５０℃まで振ることにより、大面積レジストパターンエッジ部寸法への影響を調査した。尚、大面積レジストパターンエッジ部寸法は、測長ＳＥＭで測定した。図２の結果より、ＰＥＢ温度の上昇に伴い、大面積レジストパターンエッジ部の寸法が徐々に小さくなっており、ポストベーク温度（１２０℃）付近の温度より高いＰＥＢ温度で安定傾向にあること、即ち体積収縮現象による大面積レジストパターン側壁部のテーパー角の変動を伴ったパターン変形がポストベーク温度（１２０℃）付近の温度より高い温度領域で小さくなっていることが確認された（図２参照）。
【００１８】
大面積レジストパターンエッジ部の寸法が小さくなるということは、大面積レジストパターンの側壁テーパー角が大きくなることであり、より急峻になることを意味する為、ポストベーク温度（１２０℃）より高いＰＥＢ温度領域で、大面積レジストパターンの側壁テーパー角が大きく、且つ安定していることが判明した。従って、大面積レジストパターンでのレジストテーパー角の変動を伴ったパターン変形の対策として、ＰＥＢ温度をポストベーク温度と同等以上に上げることが有効であることが証明された（図２参照）。
【００１９】
ところで、ＰＥＢ処理は縮小投影露光装置（通称ステッパ）等の単波長（高圧水銀灯のｇ線及びｉ線）露光の際に発生する現像後レジストパターン側壁部の干渉縞を低減する為に導入されている工程であるが、多波長露光の等倍露光装置（通称ＭＰＡ）で露光する場合には、現像後レジストパターン側壁部の干渉縞の発生が基本的にない為、必ずしもＰＥＢ処理は導入されない場合がある。この場合についても、プリベーク温度（通常９０〜１００℃程度）に対し、ポストベーク温度（通常１１０〜１４０℃程度）が高いと温度差に依存して、ポストベーク時にレジストパターンから残留溶媒の脱溶媒が進行し、レジストパターンの体積収縮現象によるテーパー角の変動を伴うレジストパターン変形が発生することが考えられる。
【００２０】
以上の考えの下、ＰＥＢ処理のないフォトリソグラフィ工程に於いて、ポストベーク温度（１４０℃−２分）を固定した状態でプリベーク温度（９０℃，１１０℃，１３０℃−１．５分）の条件を振って、レジストパターン形状への影響を評価した。得られたレジストパターン形状を断面ＳＥＭで観察し、結果を図３に示す。尚、本実験に於いては、露光装置に等倍露光装置であるＣａｎｏｎ製ＭＰＡを使用し、評価パターンは３μmラインのレジストパターンで評価した（図３参照）。
【００２１】
図３は多波長利用の等倍露光装置で露光し、ＰＥＢ処理無しで、そのまま現像＋ポストベーク（１４０℃）処理した場合のレジスト断面形状のＳＥＭ写真で、プリベーク温度９０℃と１１０℃と１３０℃の場合が示してある。この図から判る様に、プリベーク温度９０℃及び１１０℃の場合は、１３０℃プリベークの場合に比べ、ポストベーク時の脱溶媒によるレジストパターンの体積収縮現象が激しく、レジストパターン形状の変形が認められる。従って、この場合の対策案としては、プリベーク温度とポストベーク温度の温度差を１０℃以下になる迄近づけることで解決できる（図３参照）。
【００２２】
尚、本実験に於いては、大面積レジストパターン（１０μm〜）については、特に評価してない。仮に大面積レジストパターンで評価した場合、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象の点では、より厳しい条件で評価することになる為、ＰＥＢ処理有りの場合の実験と同様に、プリベーク温度の適性範囲が、ポストベーク温度と同等以上になることも考えられる。しかし、プリベーク温度の適性範囲をポストベーク温度と同等以上とすると、プリベーク温度の上昇に伴い、感度等の露光特性に悪影響を及ぼす懸念がある。また、ポストベーク温度の方は、レジストパターンの下地基板への密着性の点で無闇に下げない方が好ましい。この様な事情から、プリベーク温度については、大面積レジストパターンでなく、通常のレジストパターン（３μmラインパターン）で評価し、プリベーク温度はポストベーク温度に対し、±１０℃以内になる様にベーク条件を限定することにした。
【００２３】
以上により、レジストパターンの大小によるテーパー角の変動を抑制する為、ＰＥＢ処理の有無にかかわらず一般的に言えることは、レジストパターンのみをベークするポストベーク時の脱溶媒による体積収縮現象を低減する為、現像工程に於けるパターニングの前の段階、即ちレジスト膜の段階で、レジスト膜内部の残留溶媒の脱溶媒を促進させると良いことが判る。具体的には、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件に限定を加える。
【００２４】
従って、ポストベーク時のレジストパターンからの脱溶媒による体積収縮起因の形状劣化現象であるレジストパターン側壁テーパー角の面積依存性の対策として、以下の技術的思想の創作が導かれる。
【００２５】
（創作１）ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型レジストを利用したＰＥＢ処理有りのフォトリソグラフィ工程に於いて、ＰＥＢ温度をポストベーク温度と同等以上になる様に限定することにより、ポストベーク時のレジストパターンからの脱溶媒による体積収縮起因の形状劣化現象を対策する。
【００２６】
（創作２）ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型レジストを利用したＰＥＢ処理無しのフォトリソグラフィ工程に於いて、プリベーク温度をポストベーク温度に対し±１０℃以内に限定することにより、ポストベーク時のレジストパターンからの脱溶媒による体積収縮起因の形状劣化現象を対策する。
【００２７】
尚、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるフォトレジストパターン側壁テーパー角の面積依存性の問題は、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型フォトレジストに特有の問題でなく、溶剤を含有したフォトレジストパターンに共通する問題である点を付記しておく。その根拠は、ポストベーク時の脱溶媒による体積収縮現象は、現像後のフォトレジストパターン内部に溶剤が存在する以上、フォトレジストパターン一般に対し、避けて通れない共通現象と考えられる為である。また、特開平０９−５４４３８号公報に於いて、フォトレジストパターン側壁テーパー角の面積依存性の問題は、ネガ型化学増幅フォトレジストについても存在することが開示されており、この点からも、当該問題はフォトレジストパターン一般に対する共通問題であることが推認される。
【００２８】
〔半導体装置の作製方法〕
ＴＦＴのゲート電極形成工程である半導体装置の作製方法に於いて、フォトリソグラフィ工程が抱える問題点であるレジストパターン側壁テーパー角の面積依存性の解決手段を以下に記載する。
【００２９】
（１）ＰＥＢ処理有りの場合
本発明の構成は、被膜上にレジストパターンを形成する第１の工程と、前記レジストパターンを用いて前記被膜をドライエッチングする第２の工程とを有し、前記第１の工程は、前記被膜上にレジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、ＰＥＢ処理を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記ＰＥＢ温度を前記ポストベーク温度と同等以上に限定することを特徴としている。
【００３０】
また、他の発明の構成は、絶縁膜上に第１の導電膜と第２の導電膜を形成する第１の工程と、前記第２の導電膜上にレジストパターンを形成する第２の工程と、前記第１の導電膜と第２の導電膜を第１のドライエッチング処理により第１の形状の導電層を形成する第３の工程と、前記第１の形状の導電層の外側に第１の不純物領域を形成する第４の工程と、前記第１の形状の導電層を第２のドライエッチング処理により第２の形状の導電層を形成する第５の工程と、前記第２の形状の導電層と重なる第２の不純物領域を形成する第６の工程と、前記第２の形状の導電層を第３のドライエッチング処理により第３の形状の導電層を形成する第７の工程とを有し、前記第２の工程は、前記第２の導電膜上にレジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、ＰＥＢ処理を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記ＰＥＢ温度を前記ポストベーク温度と同等以上に限定することを特徴としている。
【００３１】
（２）ＰＥＢ処理無しの場合
また、他の発明の構成は、被膜上にレジストパターンを形成する第１の工程と、前記レジストパターンを用いて前記被膜をドライエッチングする第２の工程とを有し、前記第１の工程は、前記被膜上にレジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記プリベーク温度を前記ポストベーク温度に対し±１０℃以内に限定することを特徴としている。
【００３２】
また、他の発明の構成は、絶縁膜上に第１の導電膜と第２の導電膜を形成する第１の工程と、前記第２の導電膜上にレジストパターンを形成する第２の工程と、前記第１の導電膜と第２の導電膜を第１のドライエッチング処理により第１の形状の導電層を形成する第３の工程と、前記第１の形状の導電層の外側に第１の不純物領域を形成する第４の工程と、前記第１の形状の導電層を第２のドライエッチング処理により第２の形状の導電層を形成する第５の工程と、前記第２の形状の導電層と重なる第２の不純物領域を形成する第６の工程と、前記第２の形状の導電層を第３のドライエッチング処理により第３の形状の導電層を形成する第７の工程とを有し、前記第２の工程は、前記第２の導電膜上にレジストを塗布するステップと、プリベークを行うステップと、露光を行うステップと、現像を行うステップと、ポストベークを行うステップとから成り、前記プリベーク温度を前記ポストベーク温度に対し±１０℃以内に限定することを特徴としている。
【００３３】
【発明の実施の形態】
本発明はＧＯＬＤ構造多結晶シリコンＴＦＴの形成に於いて、互いに寸法の異なる２層構造のゲート電極を形成する為のフォトリソグラフィ工程のプリベーク温度又はＰＥＢ温度とポストベーク温度の間のベーク条件に前記限定を加えることで、様々な寸法のレジストパターンのテーパー角を高精度に制御し、結果的に様々な寸法の２層構造のゲート電極の形状が高精度に制御されることを特徴としている。本発明のＧＯＬＤ構造ＴＦＴの作製方法に関する、実施の形態について以下に記載する。
【００３４】
〔実施形態１〕
最初に、ＧＯＬＤ構造ＴＦＴの作製方法に関する図４の一実施形態について記載する。基板１０１上に多結晶シリコン層１０２を形成し、その上にゲート絶縁膜１０３を堆積し、次に第１層ゲート電極膜１０４及び第２層ゲート電極膜１０５を積層する。その後、フォトリソグラフィ工程によりゲート電極のエッチングマスクとなるレジストパターン１０６を形成する。この際、フォトリソグラフィ工程に於いて、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件に限定を加えることにより、高精度に制御されたテーパー角を有するレジストパターン１０６を形成する（図４−Ａ参照）。
【００３５】
次に、前記レジストパターン１０６をマスクに第２層ゲート電極膜１０５のみをテーパーエッチング（第１ステップのエッチング）する（図４−Ｂ参照）。
【００３６】
次に、前記第２層ゲート電極膜１０５をマスクに、連続して第１層ゲート電極膜１０４を異方性エッチング（第２ステップのエッチング）し、その後ｎ＋イオン注入を行い、高濃度不純物領域であるソース及びドレイン領域となるｎ＋領域１０７を形成する（図４−Ｃ参照）。
【００３７】
次に、レジストパターン１０６をマスクに第２層ゲート電極膜１０５と第１層ゲート電極膜１０４の両方を異方性エッチング（第３ステップのエッチング）することにより、ゲート絶縁膜１０３上の所定の領域を後退させる。この際、露出したゲート絶縁膜１０３には、先の第２ステップのエッチングの際に若干エッチングされることにより形成された段差と、第３ステップのエッチングの際に若干エッチングされることにより形成された段差が存在することになる（図４−Ｄ参照）。
【００３８】
次に、レジストパターン１０６をマスクに第２層ゲート電極膜１０５のみを選択的に異方性エッチング（第４ステップのエッチング）し、第１層ゲート電極膜１０４は残した状態になっている。この際、第１層ゲート電極膜１０４は端部に近づく程、エッチングガスに長い時間曝されている為、エッチングされ膜厚が薄くなっている（図４−Ｅ参照）。
【００３９】
次に、レジストパターン１０６をレジスト除去し、その後にｎ−イオン注入を行うことにより、第１層ゲート電極膜１０４とオーバーラップしている領域に低濃度不純物領域であるｎ−−領域（Ｌｏｖ領域）１０８を形成し、その外側の第１層ゲート電極膜１０４とオーバーラップしない領域でゲート絶縁膜１０３が比較的厚い領域に低濃度不純物領域であるｎ−領域（Ｌｏｆｆ領域）１０９を形成する（図４−Ｆ参照）。
【００４０】
以上の工程により、多結晶シリコン膜を活性層とするＧＯＬＤ構造ＴＦＴを作製することができる。そして、当該ＧＯＬＤ構造ＴＦＴの作製工程であるゲート電極形成用フォトリソグラフィ工程に於いて、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件に限定を加える。このことにより、レジストパターンの面積に依存しない、高精度に制御されたテーパー角を有するレジストパターン１０６を形成することが可能である。この為、当該レジストパターン１０６をマスクにドライエッチングして形成されるゲート電極についても、ゲート電極の大きさに依存せず、安定した形状のゲート電極を形成することが可能である。
【００４１】
〔実施形態２〕
次に、ＧＯＬＤ構造ＴＦＴの作製方法に関する図５の一実施形態について記載する。基本的に第２ステップのエッチング工程及びｎ＋イオン注入工程までの図５−Ａから図５−Ｃまでの作製方法は図４の考案と同一であるので、此処では省略して第３ステップのエッチング工程から記載する。レジストパターン２０６をマスクに第２層ゲート電極膜２０５のみを選択的に異方性エッチング（第３ステップのエッチング）し、第１層ゲート電極膜２０４は残した状態になっている。この際、第１層ゲート電極膜２０４は端部に近づく程、エッチングガスに長い時間曝されている為、エッチングされ膜厚が薄くなっている。この後、ｎ−イオン注入を行うことにより、低濃度不純物領域であるｎ−領域２０８を形成する（図５−Ｄ参照）。
【００４２】
次に、第１層ゲート電極膜２０４のみを異方性エッチング（第４ステップのエッチング）し、第１層ゲート電極膜２０４の寸法をゲート絶縁膜２０３上の所定の領域まで後退させる。このことにより、前記ｎ−領域２０８は、第２層ゲート電極膜２０５とオーバーラップしているＬｏｖ領域２０９とオーバーラップしないＬｏｆｆ領域２１０に区分される。最後に、レジストパターン２０６をレジスト除去する（図５−Ｅ，図５−Ｆ参照）。
【００４３】
本発明のＧＯＬＤ構造ＴＦＴによれば、互いに寸法の異なる２層構造のゲート電極をマスクにイオン注入することにより、ゲート電極とオーバーラップしているＬｏｖ領域と、その外側にゲート電極とオーバーラップしてないＬｏｆｆ領域を同時に形成することが可能である。また、前記ゲート電極を形成する際のフォトリソグラフィ工程に於いて、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件に限定を加えることにより、高精度に制御されたテーパー角を有するレジストパターンを形成し、結果的に互いに寸法の異なる２層構造のゲート電極の形状を高精度に制御することが可能となる。
【００４４】
【実施例】
〔実施例１〕
本発明の実施例であるアクティブマトリクス型液晶表示装置の作製方法について、図６〜図１０により説明する。此処では、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００４５】
基板３０１は、ガラス基板、石英基板、セラミック基板等を用いることができる。また、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
【００４６】
次いで、図６−Ａに示す様に、基板３０１上に酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜等の絶縁膜から成る下地膜３０２を形成する。本実施例では下地膜３０２として２層構造を用いるが、前記絶縁膜の単層膜又は２層以上積層させた構造を用いても良い。下地膜３０２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜３０２ａを５０〜１００ｎｍ堆積する。次いで、下地膜３０２の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜３０２ｂを１００〜１５０ｎｍの厚さに積層形成する。尚、前記下地膜３０２は、基板３０１からの不純物拡散を防止する為のものである（図６−Ａ参照）。
【００４７】
次いで、非晶質半導体膜３０４を形成する。非晶質半導体膜は、公知の手段（スパッタ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ法等）により成膜を行う。この非晶質半導体膜の厚さは３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉＧｅ）合金等で形成すると良い（図６−Ａ参照）。
【００４８】
その後に、非晶質半導体膜３０４の脱水素化（５００℃−１時間）を行い、次いでファーネスアニール炉による熱処理（５５０℃−４時間）を行う。必要であれば、この後にレーザーアニールを加えても良い。この様にして得られる結晶質半導体膜を図６−Ｂで示す様に、フォトリソグラフィ工程とエッチング工程により所望の形状にパターニングして結晶質半導体層３０５〜３０９を形成する（図６−Ｂ参照）。
【００４９】
次いで、半導体層３０５〜３０９を覆うゲート絶縁膜３１０を形成する。ゲート絶縁膜３１０は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層又は積層構造として用いても良い（図６−Ｂ参照）。
【００５０】
次いで、ゲート絶縁膜３１０上にゲート導電膜形成を行う。本実施例では、膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）３１１と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）３１２とを積層形成する。ゲート導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしても良い（図６−Ｂ参照）。
【００５１】
次に、結晶質半導体層３０５〜３０９上に位置する第２の導電膜（Ｗ膜）上にレジストパターン３１３〜３１８を形成する。この際、フォトリソグラフィ工程に於いて、ＰＥＢ処理有りのプロセスの場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定し、ＰＥＢ処理無しのプロセスの場合には、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件に限定を加えることにより、高精度に制御されたテーパー角を有するレジストパターンを形成する。尚、本実施例に於いては、プリベーク温度１３０℃及びポストベーク温度１４０℃のベーク条件で処理している（図６−Ｃ参照）。
【００５２】
そして、図６−Ｃに示す様に、ゲート電極及びゲート配線を形成する為の第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、各々のガス流量比を２５／２５／１０（sccm）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件により、Ｗ膜をエッチングして第１の導電膜の端部をテーパー形状とする。レジストパターンの形状を高精度に制御することにより、このテーパー形状の角度も３０〜４０度の範囲に制御することができる（図６−Ｃ参照）。
【００５３】
この後、レジストマスク３１３〜３１８を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、各々のガス流量比を３０／３０（sccm）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。尚、ゲート絶縁膜上に残渣を残すことなくエッチングする為には、１０〜２０％程度の割合でエッチング時間を増加させると良い（図６−Ｃ参照）。
【００５４】
そして、レジストマスク３１３〜３１８を除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms／cm2とし、加速電圧を６０〜１００ｋＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）又は砒素（Ａｓ）を用いる。この場合、導電層３２０〜３２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３２６〜３３０が形成される。第１の不純物領域３２６〜３３０には、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与する不純物元素を添加する。この領域は、ｎ＋領域とする（図６−Ｃ参照）。
【００５５】
次に、レジストマスク３１３〜３１８を除去せずに図７−Ａに示す様に、第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、各々のガス流量比を２５／２５／１０（sccm）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約２０秒程度のエッチングを行う。基板側（試料ステージ）には、２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件により、Ｗ膜をエッチングする。こうして、上記第３のエッチング条件により、Ｗ膜を異方性エッチングして第２の形状の導電層３３２〜３３７を形成する。この際、第２の導電層（Ｗ膜）３３２ｂ〜３３７ｂのみが主としてエッチングされる為、第１の導電層（ＴａＮ膜）３３２ａ〜３３７ａが両側に飛び出た形状に形成されている（図７−Ａ参照）。
【００５６】
次いで、レジストマスク３１３〜３１８を除去せずに図７−Ａに示す様に、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋＶ、本実施例では９０ｋＶの加速電圧とし、３．５×１０12atoms／cm2のドーズ量で行い、図６−Ｃで形成した第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層３３２〜３３６を不純物元素に対するマスクとして用い、第１の導電層３３２ａ〜３３６ａの下部に於ける半導体層にも不純物元素が添加される様にドーピングする（図７−Ａ参照）。
【００５７】
こうして、第１の導電層３３２ａ〜３３６ａと重なる第２の不純物領域３３８〜３４２と、第１の不純物領域３２６〜３３０とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms／cm3の濃度となる様にする。第２の不純物領域は、ｎ−領域となる（図７−Ａ参照）。
【００５８】
次いで、レジストマスク３１３〜３１８を除去せずに図７−Ｂに示す様に、ゲート絶縁膜のエッチングを行う。ゲート絶縁膜エッチング中に第２の導電層３３２b〜３３７bも同時にエッチングされ、第３の形状の導電層３４３〜３４８が形成される。これにより、第２の不純物領域を、第１の導電層３４３ａ〜３４８ａと重なる領域と重ならない領域に区別することができる（図７−Ｂ参照）。
【００５９】
そして、レジストマスク３１３〜３１８を除去した後、新たにレジストからなるマスク３５４〜３５６を形成して図７−Ｃに示す様に、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第３の不純物領域３５７〜３６２を形成する。第３の形状の導電層３４４、３４７を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第３の不純物領域を形成する。本実施例では、不純物領域３５７〜３６２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストマスク３５４〜３５６で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３５７〜３６２には各々異なる濃度でリンが添加されているが、その何れの領域に於いても、ｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms／cm3となる様にドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する為に何ら問題は生じない（図７−Ｃ参照）。
【００６０】
以上までの工程で、各々の半導体層に不純物領域が形成される。半導体層と重なる第３の形状の導電層３４３〜３４７がゲート電極として機能する。また、３４８はソース配線、３４７は保持容量を形成する為の第２の電極として機能する。
【００６１】
次いで、レジストマスク３５４〜３５６を除去し、全面を覆う第１の層間絶縁膜３６３を形成する。この第１の層間絶縁膜３６３としては、プラズマＣＶＤ法又はスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの窒化シリコン膜を形成する。勿論、第１の層間絶縁膜３６３は窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層又は積層構造として用いても良い（図８−Ａ参照）。
【００６２】
次いで、図８−Ａに示す様に、各々の半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いた熱処理により行う。熱処理の温度は４００〜７００℃、代表的には５００〜５５０℃で行えば良い。尚、熱アニール法の他に、レーザーアニール法、又はラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。この熱処理により、第１の層間絶縁膜３６３が含有する水素が放出され、半導体層を水素化することができる（図８−Ａ参照）。
【００６３】
次いで、第１の層間絶縁膜３６３上に有機絶縁物材料から成る第２の層間絶縁膜３６４を形成する。次いで、ソース配線３４８に達するコンタクトホールと各不純物領域３４９、３５１、３５２、３５７、３６０に達するコンタクトホールを形成する為のパターニングを行う。そして、図８−Ｂに示す様に、駆動回路４０６に於いて、第１の不純物領域又は第３の不純物領域と各々電気的に接続する配線３６５〜３７０を形成する。尚、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する（図８−Ｂ参照）。
【００６４】
また、画素部４０７に於いては、画素電極３７３、ゲート導電膜３７２、接続電極３７１を形成する。この接続電極３７１によりソース配線３４８は、画素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート導電膜３７２は、第１の電極（第３の形状の導電層３４７）と電気的な接続が形成される。また、画素電極３７３は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極３７３としては、Ａｌ又はＡｇを主成分とする膜、又はそれらの積層膜等、反射性の優れた材料を用いることが望ましい（図８−Ｂ参照）。
【００６５】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中では、このような基板を便宜上アクティブマトリクス基板と呼ぶ（図８−Ｂ参照）。
【００６６】
駆動回路４０６のｎチャネル型ＴＦＴ４０１は、チャネル形成領域３７４、ゲート電極を形成する第３の形状の導電層３４３と重なる第２の不純物領域３３８ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域３３８ａ（ＬＤＤ領域）とソース領域又はドレイン領域として機能する第１の不純物領域３４９を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域３７５、ゲート電極を形成する第３の形状の導電層３４４と重なる第３の不純物領域３５９、ゲート電極の外側に形成される第３の不純物領域３５８、ソース領域又はドレイン領域として機能する第３の不純物領域３５７を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域３７６、ゲート電極を形成する第３の形状の導電層３４５と重なる第２の不純物領域３４０ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域３４０ａ（ＬＤＤ領域）とソース領域又はドレイン領域として機能する第１の不純物領域３５１を有している（図８−Ｂ参照）。
【００６７】
画素部の画素ＴＦＴ４０４にはチャネル形成領域３７７、ゲート電極を形成する第３の形状の導電層３４６と重なる第２の不純物領域３４１ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域３４１ａ（ＬＤＤ領域）とソース領域又はドレイン領域として機能する第１の不純物領域３５２を有している。また、保持容量４０５の一方の電極として機能する半導体層３６０〜３６２には第３の不純物領域と同じ濃度で、各々ｐ型を付与する不純物元素が添加されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極３４７と、半導体層３６０〜３６２とで形成している（図８−Ｂ参照）。
【００６８】
本実施例のＴＦＴの作製方法によれば、ｎチャネル型ＴＦＴに関し、３回のエッチング処理と２回のドーピング処理により、ソース及びドレイン領域の他にＬＤＤ領域を形成することが可能である。さらに、該ＬＤＤ領域は、ゲート電極とオーバーラップするＬｏｖ領域と、その外側にオーバーラップしないＬｏｆｆ領域を同時に形成することが可能である。そしてこのＬｏｖ領域とＬｏｆｆ領域に含まれるｎ型を付与する不純物元素の濃度を同程度となり、ホットキャリア効果による劣化とオフ電流の増大を同時に防ぐことを可能としている。
【００６９】
また、前記ゲート電極を形成する際のフォトリソグラフィ工程に於いて、プリベーク温度をポストベーク温度に対し±１０℃以内になる様にベーク条件を限定することにより、高精度に制御されたテーパー角を有するレジストパターンが形成でき、結果的にゲート電極の大小（面積の違い）によるゲート電極の形状の変動を抑制することが可能となる。
【００７０】
本実施例で作製する、アクティブマトリクス基板の画素部の上面図を図９に示す。尚、図６〜図８に対応する部分には同じ符号を用いている。図９中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図９中の鎖線Ｂ−Ｂ’は図８中の鎖線Ｂ―Ｂ’で切断した断面図に対応している（図９参照）。
【００７１】
この様に、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極３４６とゲート導電膜３７２とを異なる層に形成し、ゲート導電膜３７２で半導体層を遮光することを特徴としている。また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光される様に、画素電極の端部をソース配線と重なる様に配置形成する。また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。上述の画素構造とすることにより、大きな面積を有する画素電極を配置でき、開口率を向上させることができる（図９参照）。
【００７２】
〔実施例２〕
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。先ず、実施例１に従い、図８−Ｂの状態のアクティブマトリクス基板を得た後、図１０で示す様に柱状のスペーサ５０６を形成する。このような柱状スペーサは、感光性の樹脂膜を形成し、露光及び現像処理して所定の位置に形成する。感光性の樹脂膜の材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布し、クリーンオーブンを用い１５０〜２００℃で加熱して硬化させて形成する。この様にして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、柱状スペーサ５０６の高さは２〜７μm、より好ましくは４〜６μmとし、その形状は柱状で頂部が平坦な形状となる様にすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。その上に配向膜５０１を形成しラビング処理をする（図１０参照）。
【００７３】
対向基板５０３には、着色層が形成される。着色層は画素電極に対応して設けられ、ＲＧＢカラー表示を行う為に赤、緑、青の３色が形成される。図１０では着色層５０４、５０５が形成された状態を示し、画素ＴＦＴ４０４上及び駆動回路４０６の各ＴＦＴ上で着色層５０４、５０５が重なって設けられている。２色の着色層を重ねることにより遮光性が高まり、遮光膜として利用することができる。その場合の可能な組合せは、赤と青の積層又は赤と緑の積層である（図１０参照）。
【００７４】
着色層上には有機樹脂材料で形成する平坦化膜５０７が形成され、その上に対向電極５１０が形成されている。対向電極は、透明導電膜により形成される。さらに、配向膜５０８を形成した後、ラビング処理を行う。そして、アクティブマトリクス基板と対向基板とをシール剤５０２で貼り合わせる。シール剤５０２にはフィラーが混入されていて、このフィラーとスペーサ５０６によって、均一な間隔を持って２枚の基板が貼り合わせることができる。その後、両基板の間に液晶材料５０９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には、公知の液晶材料を用いれば良い。この様にして、図１０に示すアクティブマトリクス型液晶表示装置が完成する（図１０参照）。
【００７５】
〔実施例３〕
本発明を実施して形成されたＴＦＴは、様々な電気光学装置（代表的にはアクティブマトリクス型液晶ディスプレイ等）に用いることができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明を実施できる。尚、当該電気光学装置には、アクティブマトリクス型の液晶表示装置及びＥＬ表示装置等が含まれている。
【００７６】
その様な電子機器としては、ビデオカメラ，デジタルカメラ，プロジェクター（リア型又はフロント型），ヘッドマウントディスプレイ（ゴーグル型ディスプレイ），カーナビゲーション，カーステレオ，パーソナルコンピュータ，携帯情報端末機器（モバイルコンピュータ，携帯電話又は電子書籍等）等が挙げられる。それらの一例を図１１〜図１３に示す。
【００７７】
図１１−Ａはパーソナルコンピュータであり、本体１２０１と画像入力部１２０２と表示部１２０３とキーボード１２０４等を含む。本発明は、画像入力部１２０２と表示部１２０３やその他の信号制御回路に適用することができる。
【００７８】
図１１−Ｂはビデオカメラであり、本体１２０５と表示部１２０６と音声入力部１２０７と操作スイッチ１２０８とバッテリー１２０９と受像部１２１０等を含む。本発明は、表示部１２０６やその他の信号制御回路に適用することができる。
【００７９】
図１１−Ｃはモバイルコンピュータ（モービルコンピュータ）であり、本体１２１１とカメラ部１２１２と受像部１２１３と操作スイッチ１２１４と表示部１２１５等を含む。本発明は、表示部１２１５やその他の信号制御回路に適用できる。
【００８０】
図１１−Ｄはゴーグル型ディスプレイであり、本体１２１６と表示部１２１７とアーム部１２１８等を含む。本発明は、表示部１２１７やその他の信号制御回路に適用することができる。
【００８１】
図１１−Ｅはプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１２１９と表示部１２２０とスピーカ部１２２１と記録媒体１２２２と操作スイッチ１２２３等を含む。尚、このプレーヤーは記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は、表示部１２２０やその他の信号制御回路に適用することができる。
【００８２】
図１１−Ｆはデジタルカメラであり、本体１２２４と表示部１２２５と接眼部１２２６と操作スイッチ１２２７と受像部（図示しない）等を含む。本発明は、表示部１２２５やその他の信号制御回路に適用することができる。
【００８３】
図１２−Ａはフロント型プロジェクターであり、投射装置１３０１とスクリーン１３０２等を含む。本発明は、投射装置１３０１の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【００８４】
図１２−Ｂはリア型プロジェクターであり、本体１３０３と投射装置１３０４とミラー１３０５とスクリーン１３０６等を含む。本発明は、投射装置１３０４の一部を構成する液晶表示装置１３１４や、その他の信号制御回路に適用することができる。
【００８５】
尚、図１２−Ｃは、図１２−Ａ及び図１２−Ｂ中に於ける投射装置１３０１と１３０４の構造の一例を示した図である。投射装置１３０１と１３０４は、光源光学系１３０７とミラー１３０８と１３１０〜１３１２とダイクロイックミラー１３０９とプリズム１３１３と液晶表示装置１３１４と位相差板１３１５と投射光学系１３１６とで構成される。投射光学系１３１６は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１２−Ｃ中に於いて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節する為のフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８６】
また、図１２−Ｄは、図１２−Ｃ中に於ける光源光学系１３０７の構造の一例を示した図である。本実施例では、光源光学系１３０７は、リフレクター１３１８と光源１３１９とレンズアレイ１３２０，１３２１と偏光変換素子１３２２と集光レンズ１３２３とで構成される。尚、図１２−Ｄに示した光源光学系は、一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【００８７】
但し、図１２に示したプロジェクターに於いては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置の適用例は図示していない。
【００８８】
図１３−Ａは携帯電話であり、表示用パネル１４０１と操作用パネル１４０２と接続部１４０３とセンサー内蔵ディスプレイ１４０４と音声出力部１４０５と操作キー１４０６と電源スイッチ１４０７と音声入力部１４０８とアンテナ１４０９等を含む。本発明は、センサー内蔵ディスプレイ１４０４と音声出力部１４０５と音声入力部１４０８やその他の信号制御回路に適用することができる。
【００８９】
図１３−Ｂは携帯書籍（電子書籍）であり、本体１４１１と表示部１４１２と記憶媒体１４１３と操作スイッチ１４１４とアンテナ１４１５等を含む。本発明は、表示部１４１２と記憶媒体１４１３やその他の信号回路に適用することができる。
【００９０】
図１３−Ｃはディスプレイであり、本体１４１６と支持台１４１７と表示部１４１８等を含む。本発明は、表示部１４１８に適用することができる。本発明のディスプレイは特に大画面化した場合に於いて有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【００９１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００９２】
【発明の効果】
ゲート電極を形成する際のフォトリソグラフィ工程に於いて、プリベーク温度とポストベーク温度の温度差を１０℃程度になる様にベーク条件を限定することにより、高精度に制御されたテーパー角を有するレジストパターンが形成でき、結果的にゲート電極の大小（面積の違い）によるゲート電極の形状の変動を抑制することが可能となる。その結果、ゲート電極をマスクとして自己整合的に形成されるLDD領域の寸法を正確に形成することが可能となり、また、基板面内の変動を小さくすることができ、ＴＦＴ特性のバラツキを低減させることができる。以上の様な特徴を有する本発明の効果について、詳細に列記する。
【００９３】
（効果１）ＧＯＬＤ構造及びＬＤＤ構造ＴＦＴを有する半導体装置の作製工程に於いて、ジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジ型レジストを利用したフォトリソグラフィ工程を適用する際、ＰＥＢ処理無しのフォトリソグラフィの場合には、プリベーク温度はポストベーク温度に対し±１０℃以内になる様にベーク条件を限定し、ＰＥＢ処理有りのフォトリソグラフィ工程の場合には、ＰＥＢ温度をポストベーク温度と同等以上になる様にベーク条件を限定する。この様なベーク条件の限定により、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるレジストパターンテーパー角の面積依存性の問題を対策することが可能である。
【００９４】
（効果２）ＧＯＬＤ構造及びＬＤＤ構造ＴＦＴを有する半導体装置の作製工程であるフォトリソグラフィ工程に於いて、ポストベーク時の脱溶媒による体積収縮起因の形状劣化現象であるレジストパターンテーパー角の面積依存性の問題を対策できる為、次工程であるゲート電極のドライエッチング工程に於いても、パターン面積に依存しない安定したエッチング形状を実現することができ、ゲート電極形状の安定化を図ることが可能である。
【００９５】
（効果３）ＧＯＬＤ構造及びＬＤＤ構造ＴＦＴを有する半導体装置の作製工程であるドライエッチング工程に於いて、パターン面積に依存しない安定したエッチング形状を実現することができる為、当該半導体装置の品質の向上と歩留の向上に有効である。
【図面の簡単な説明】
【図１】大面積レジストパターンに於けるレジスト形状の変形例を示すＳＥＭ写真である。
【図２】大面積レジストパターンエッジ部寸法のＰＥＢ温度依存性を示すグラフとＳＥＭ写真である。
【図３】等倍露光装置（ＭＰＡ）に於けるレジストパターン形状の改善例を示すＳＥＭ写真である。
【図４】本発明のＧＯＬＤ構造ＴＦＴの作製工程を説明する基板断面図である。
【図５】本発明のＧＯＬＤ構造ＴＦＴの作製工程を説明する基板断面図である。
【図６】アクティブマトリクス型液晶表示装置の作製工程を説明する基板断面図である。
【図７】アクティブマトリクス型液晶表示装置の作製工程を説明する基板断面図である。
【図８】アクティブマトリクス型液晶表示装置の作製工程を説明する基板断面図である。
【図９】本実施例１で作製するアクティブマトリクス基板の画素部の上面図である。
【図１０】アクティブマトリクス型液晶表示装置の基板断面図である。
【図１１】半導体装置の一例を説明する図である。
【図１２】プロジェクターの一例を説明する図である。
【図１３】半導体装置の一例を説明する図である。
【符号の説明】
101 ：基板
102 ：多結晶シリコン層
103 ：ゲート絶縁膜
104 ：第１層ゲート電極膜
105 ：第２層ゲート電極膜
106 ：レジストパターン
107 ：ｎ＋領域（ソース／ドレイン領域）
108 ：ｎ−−領域（Ｌｏｖ領域）
109 ：ｎ−領域（Ｌｏｆｆ領域）
201 ：基板
202 ：多結晶シリコン層
203 ：ゲート絶縁膜
204 ：第１層ゲート電極膜
205 ：第２層ゲート電極膜
206 ：レジストパターン
207 ：ｎ＋領域（ソース／ドレイン領域）
208 ：ｎ−領域
209 ：Ｌｏｖ領域
210 ：Ｌｏｆｆ領域
301 ：基板
302 ：下地膜
302a：酸化窒化シリコン膜
302b：酸化窒化シリコン膜
304 ：非晶質半導体膜
305〜309：（結晶質）半導体層
310 ：ゲート絶縁膜
311 ：第１の導電膜（ＴａＮ）
312 ：第２の導電膜（Ｗ）
313 〜318 ：レジストパターン
319 ：ゲート絶縁膜
320 〜323 ：導電層
324 ：導電層
325 ：導電層
326 〜330 ：第１の不純物領域
332 〜337 ：第２の形状の導電層
332a〜337a：第１の導電層（ＴａＮ膜）
332b〜337b：第２の導電層（Ｗ膜）
338 〜342 ：第２の不純物領域
343 〜348 ：第３の形状の導電層
343a〜348a：第１の導電層（ＴａＮ膜）
343b〜348b：第２の導電層（Ｗ膜）
348 ：ソース配線
354 〜356 ：レジストパターン
357 〜362 ：第３の不純物領域
363 ：第１の層間絶縁膜
364 ：第2の層間絶縁膜
365 〜370 ：配線
371 ：接続電極
372 ：ゲート導電膜（ゲート配線）
373 ：画素電極
374 〜377 ：チャネル形成領域（第１の半導体層）
379 〜380 ：第２の半導体層
381 ：画素電極
401 ：ｎチャネル型ＴＦＴ
402 ：ｐチャネル型ＴＦＴ
403 ：ｎチャネル型ＴＦＴ
404 ：画素ＴＦＴ
405 ：保持容量
406 ：駆動回路
407 ：画素部
501 ：配向膜
502 ：シール剤
503 ：対向基板
504 〜505 ：着色層
506 ：柱状スペーサ
507 ：平坦化膜
508 ：配向膜
509 ：液晶材料
510 ：対向電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a circuit including a thin film transistor (hereinafter abbreviated as TFT). In particular, the present invention relates to a resist processing method and etching processing in a light exposure process.
[0002]
[Prior art]
In recent years, active matrix type liquid crystal display technology using TFTs has attracted attention. Compared with the passive matrix display, the active matrix display has a TFT switch attached to each pixel, and can use the liquid crystal alignment state of TN (Twisted-Nematic) mode. Because it is advantageous, it has become the mainstream of current notebook computers and LCD TVs.
[0003]
A TFT generally uses amorphous silicon or polycrystalline silicon as a channel layer. In particular, polycrystalline silicon TFTs produced only by a low-temperature process (generally 600 ° C. or lower) are used for liquid crystal displays because they have a high electric field mobility for electrons or holes as well as cost reduction and area increase. In addition to pixel transistors, it has the feature that it can achieve integration of drivers that are peripheral circuits, and development has been promoted by each liquid crystal display manufacturer. However, in the case of a polycrystalline silicon TFT, when continuously driven, reliability such as a decrease in mobility and on-current (current that flows when the TFT is on) and an increase in off-current (current that flows when the TFT is off). The above deterioration phenomenon may be observed. This cause is called the hot carrier effect, and it is known that the hot carrier is generated by a high electric field near the drain.
[0004]
By the way, in a MOS transistor having a design rule of 1.5 μm or less, an LDD (abbreviation of Lightly-Doped-Drain) structure is adopted as a method for reducing off-current and alleviating a high electric field near the drain. In the LDD structure of the NMOS transistor, an n-region is provided at the drain end using the sidewall of the gate sidewall, and the concentration of the electric field near the drain is reduced by providing a gradient in the impurity concentration of the drain junction. However, in the case of the LDD structure, the drain breakdown voltage is considerably improved as compared with the single drain structure, but there is a problem that the drain current is reduced because the resistance in the n− region is large. Also, there is a high electric field region directly under the sidewall, where impact ionization is maximized, and hot electrons are injected into the sidewall, so that the n-region is depleted and the resistance is further increased. Is a problem. As the channel length is reduced, the above problem has become apparent. Therefore, in a MOS transistor having a thickness of 0.5 μm or less, an n− region is formed so as to overlap the end portion of the gate electrode as a structure to overcome this problem. A GOLD (Gate-drain-Overlapped LDD) structure has been devised and adopted.
[0005]
In the polycrystalline silicon TFT, the adoption of the GOLD structure is being studied for the purpose of relaxing the high electric field in the vicinity of the drain, and the source which is a high concentration region (n + region) in the polycrystalline silicon layer in the vicinity of the gate electrode and The drain region and the low concentration region (n− region) inside the drain region overlap with the end portion of the gate electrode. The high concentration region (n + region) and the low concentration region (n− region) can be formed by a method using only a resist mask or a method using a gate electrode as a mask for self-alignment. In the case of a method using only a resist mask, a photolithography process for forming the resist mask is required twice, which increases the photolithography process. The method of forming one gate electrode by self-alignment using a mask has an advantage of suppressing an increase in the photolithography process, and is suitable for a mass production process.
[0006]
As described above, the polycrystalline silicon TFT employs the gate electrode structure of the LDD structure and the GOLD structure. For processing the gate electrode, an ordinary photolithography process using a diazonaphthoquinone (DNQ) -novolak resin-based positive resist and an etching process such as dry etching are applied.
[0007]
[Problems to be solved by the invention]
In the above-described method of forming a GOLD structure TFT by self-alignment using a gate electrode as a mask, the resist pattern varies in taper angle due to the size of the resist pattern, resulting in variations in the etching shape of the gate electrode. Became clear. A liquid crystal display has a mixture of gate electrodes of various dimensions, and the variation in the taper angle due to the size of the resist pattern affects the variation in the etching shape of the gate electrode due to the size of the etching pattern. There is concern that it may affect the variation in characteristics. Described below is the pattern deformation accompanied by a change in the taper angle depending on the size of the resist pattern, that is, the area dependency of the taper angle of the resist pattern.
[0008]
The problem of the area dependence of the resist pattern side wall taper angle has also been found in other companies, and details are disclosed in Japanese Patent Application Laid-Open No. 09-54438.
[0009]
In the case of photolithography using a diazonaphthoquinone (DNQ) -novolak resin-based positive resist, [adhesion aid (HMDS) treatment] → [resist coating] → [pre-bake] → [exposure] → [post exposure bake: Hereinafter, the process is performed in the process flow of PEB) Process] → [Development] → [Post Bake]. When the process is performed based on the above process flow, a fine pattern (about 0.3 to 3 μm) of a resist having a rectangular shape can be obtained, but a large area pattern (about 10 μm or more) has a resist-shaped side wall. It was confirmed that the deformation occurred and the taper angle was reduced (see FIG. 1). This phenomenon occurs in the case of the process conditions of [pre-bake temperature (90 ° C.-1 min)] → [PEB temperature (110 ° C.-3 min)] → [post bake temperature (120 ° C.-4 min)]. Therefore, since the post-baking temperature after development is higher than the PEB temperature, it can be presumed that this is due to the volume shrinkage phenomenon of the resist pattern due to the removal of the residual solvent during post-baking.
[0010]
A resist pattern with a fine pattern (about 0.3 to 3 μm) can be obtained as a good rectangular pattern. However, with a large area pattern (about 10 μm or more), pattern deformation with a change in taper angle occurs on the side wall of the resist shape. And a phenomenon that the taper angle becomes small is recognized. For this reason, the etching shape of the gate electrode also varies depending on the pattern area under the influence of the variation of the resist taper angle depending on the pattern area. Since gate electrodes of various sizes are mixed in the liquid crystal display, the problem of the variation in the etching shape depending on the pattern area is concerned that it may affect the variation in the electrical characteristics of the TFT. This is a very important issue.
[0011]
An object of the present invention is to provide a method for manufacturing a semiconductor device including a TFT that can solve the above-described problems. And this invention makes it a subject to solve the problem of the said prior art. More specifically, it is an object to solve the problem of the area dependence of the resist pattern side wall taper angle in photolithography using a diazonaphthoquinone (DNQ) -novolak resin-based positive resist in the TFT gate electrode formation process. And
[0012]
[Means for solving the problems]
[Means for solving resist pattern deformation]
First, a means for solving the resist pattern deformation accompanied by the variation of the taper angle depending on the pattern area in the photolithography process will be described.
[0013]
As described above, in the photolithography process using a diazonaphthoquinone (DNQ) -novolac resin-based positive resist, as shown in FIG. 1, the fluctuation of the side wall taper angle of a large area resist pattern (about 10 μm or more) is changed. The accompanying pattern deformation occurred. Since this pattern deformation does not occur in the fine pattern (about 3 μm or less) formed at the same time, it is recognized that the pattern deformation depends on the size of the resist pattern, that is, the area of the resist pattern. (See FIG. 1).
[0014]
In the formation of the resist pattern shown in FIG. 1, a reduction projection exposure apparatus is applied to the exposure apparatus, and the reduction projection exposure apparatus has a single wavelength (specifically, the i-line of an ultrahigh pressure mercury lamp) as a countermeasure for chromatic aberration. in use. For this reason, adverse effects due to standing waves caused by a single wavelength of exposure light are considered, and PEB processing is generally applied between exposure and development. In our company, a photolithography process using a reduction projection exposure apparatus In this case, PEB processing is applied.
[0015]
Therefore, the deformation of the resist pattern accompanied by the fluctuation of the side wall taper angle is a photolithography process in which PEB treatment is applied between exposure and development, that is, [resist application] → [prebaking (90 ° C.-1 min)] → [ It occurs in a photo process consisting of exposure (applying reduced projection exposure apparatus) → [PEB (110 ° C.−3 minutes)] → [development] → [post baking (120 ° C.−4 minutes)]. In the photo process, since the resist pattern is deformed after post-baking (120 ° C.-4 minutes) below the glass transition temperature (about 150 ° C.) which is the softening point of the resist, the resist pattern deformation It can be seen that the cause of this is not the influence of thermal softening of the resist. Therefore, as for the deformation factors of the resist pattern, the deformation factors other than the influence of thermal softening were examined by the following method.
[0016]
As described above, as a deformation factor other than the influence of thermal softening, as a cause of deformation of the resist pattern side wall portion in a large area pattern (about 10 μm or more), a resist due to desolvation of the residual solvent at the time of post-baking A pattern volume shrinkage phenomenon is considered. Therefore, as a hypothesis, the PEB temperature for baking the entire resist film after exposure is increased to be equal to or higher than the post-bake temperature, thereby promoting the desolvation of the solvent component during the PEB treatment, and removing from the resist pattern during the post-bake. A measure to relatively reduce the solvent can be considered.
[0017]
As a hypothesis verification experiment, the influence on the size of the large area resist pattern edge was investigated by swinging the PEB temperature to 110 to 150 ° C. In addition, the large area resist pattern edge part dimension was measured by length measurement SEM. From the results of FIG. 2, as the PEB temperature rises, the dimension of the large area resist pattern edge portion is gradually reduced and tends to be stable at a PEB temperature higher than the temperature near the post-bake temperature (120 ° C.). That is, it was confirmed that the pattern deformation accompanied by the change in the taper angle of the side wall portion of the large area resist pattern due to the volume shrinkage phenomenon was smaller in the temperature region higher than the temperature near the post-baking temperature (120 ° C.) (see FIG. 2). ).
[0018]
The reduction in the size of the large area resist pattern edge means that the side wall taper angle of the large area resist pattern is increased, which means that it becomes steeper, so that the PEB higher than the post bake temperature (120 ° C.). It was found that the sidewall taper angle of the large area resist pattern is large and stable in the temperature region. Therefore, it has been proved that it is effective to raise the PEB temperature to be equal to or higher than the post-bake temperature as a countermeasure against pattern deformation accompanied by a change in resist taper angle in a large area resist pattern (see FIG. 2).
[0019]
By the way, PEB processing is introduced in order to reduce interference fringes on the side walls of the resist pattern after development, which occurs during single-wavelength exposure (g-line and i-line of a high-pressure mercury lamp) such as a reduction projection exposure apparatus (commonly called a stepper). However, when exposure is performed using a multi-wavelength exposure unity exposure apparatus (commonly known as MPA), there is basically no interference fringes on the resist pattern side wall after development, and therefore PEB processing is not necessarily introduced. There is. Also in this case, if the post-baking temperature (usually about 110 to 140 ° C.) is higher than the pre-baking temperature (usually about 90 to 100 ° C.), the residual solvent is removed from the resist pattern during post-baking depending on the temperature difference. It is considered that the resist pattern is deformed with a change in the taper angle due to the volume shrinkage phenomenon of the resist pattern.
[0020]
Based on the above considerations, in the photolithography process without PEB treatment, the pre-baking temperature (90 ° C., 110 ° C., 130 ° C.-1.5 minutes) is maintained with the post-baking temperature (140 ° C.-2 minutes) fixed. The influence on the resist pattern shape was evaluated under various conditions. The obtained resist pattern shape was observed with a cross-sectional SEM, and the results are shown in FIG. In this experiment, Canon's MPA, which is a 1 × exposure apparatus, was used as the exposure apparatus, and the evaluation pattern was evaluated with a 3 μm line resist pattern (see FIG. 3).
[0021]
FIG. 3 is an SEM photograph of a resist cross-sectional shape when exposed with a multi-wavelength equal-size exposure apparatus and subjected to development + post-bake (140 ° C.) without PEB treatment, and pre-bake temperatures of 90 ° C., 110 ° C. and 130 ° C. The case of ° C is shown. As can be seen from this figure, when the pre-baking temperature is 90 ° C. and 110 ° C., the volume shrinkage phenomenon of the resist pattern due to desolvation during post-baking is more severe, and deformation of the resist pattern shape is recognized. . Therefore, a countermeasure for this case can be solved by bringing the temperature difference between the pre-bake temperature and the post-bake temperature closer to 10 ° C. or less (see FIG. 3).
[0022]
In this experiment, the large area resist pattern (from 10 μm) is not particularly evaluated. If it is evaluated with a large area resist pattern, in terms of shape deterioration due to volume shrinkage due to solvent removal during post-baking, it will be evaluated under more severe conditions, so as with the experiment with PEB treatment, It is conceivable that the appropriate range of the pre-bake temperature is equal to or higher than the post-bake temperature. However, if the suitable range of the pre-bake temperature is equal to or higher than the post-bake temperature, there is a concern that exposure characteristics such as sensitivity may be adversely affected as the pre-bake temperature increases. Further, it is preferable that the post-bake temperature is not lowered as much as possible in terms of adhesion of the resist pattern to the base substrate. For this reason, the pre-bake temperature is evaluated not with a large area resist pattern but with a normal resist pattern (3 μm line pattern), and the pre-bake temperature is within ± 10 ° C. with respect to the post-bake temperature. Decided to limit.
[0023]
As described above, in order to suppress the change in the taper angle due to the size of the resist pattern, what can generally be said regardless of the presence or absence of the PEB treatment is to reduce the volume shrinkage phenomenon due to desolvation at the time of post-baking only the resist pattern. Therefore, it can be seen that it is preferable to promote the removal of the residual solvent in the resist film at the stage before patterning in the development process, that is, at the stage of the resist film. Specifically, in the case of a process with PEB treatment, the baking conditions are limited so that the PEB temperature becomes equal to or higher than the post-bake temperature. In the case of a process without PEB treatment, the pre-bake temperature is set to the post-bake temperature. The baking conditions are limited so that the temperature is within ± 10 ° C.
[0024]
Therefore, creation of the following technical idea is led as a countermeasure against the area dependency of the resist pattern side wall taper angle, which is a shape deterioration phenomenon caused by volume shrinkage due to solvent removal from the resist pattern during post-baking.
[0025]
(Creation 1) In a photolithographic process with PEB treatment using a diazonaphthoquinone (DNQ) -novolak resin-based positive resist, the PEB temperature is limited to be equal to or higher than the post-bake temperature. Measures against shape deterioration due to volume shrinkage due to solvent removal from the resist pattern.
[0026]
(Creation 2) In a photolithographic process without PEB treatment using a diazonaphthoquinone (DNQ) -novolak resin-based positive resist, the pre-baking temperature is limited to within ± 10 ° C. with respect to the post-baking temperature. Measures against shape deterioration due to volume shrinkage due to solvent removal from the resist pattern.
[0027]
The problem of the area dependence of the photoresist pattern side wall taper angle, which is a shape deterioration phenomenon caused by volume shrinkage due to solvent removal during post-baking, is a problem peculiar to diazonaphthoquinone (DNQ) -novolak resin-based positive photoresist. In addition, it should be noted that this is a problem common to a photoresist pattern containing a solvent. The reason for this is that the volume shrinkage phenomenon due to solvent removal during post-baking is considered to be an inevitable common phenomenon for photoresist patterns in general, as long as the solvent exists in the photoresist pattern after development. JP-A 09-54438 discloses that the problem of the area dependency of the photoresist pattern side wall taper angle also exists in the negative chemically amplified photoresist. It is presumed that the problem is a common problem for photoresist patterns in general.
[0028]
[Method for Manufacturing Semiconductor Device]
A method for solving the area dependency of the resist pattern side wall taper angle, which is a problem in the photolithography process in the method of manufacturing a semiconductor device which is a gate electrode formation process of a TFT, will be described below.
[0029]
(1) With PEB processing
The configuration of the present invention includes a first step of forming a resist pattern on the coating, and a second step of dry etching the coating using the resist pattern, wherein the first step includes the coating It comprises a step of applying a resist, a step of performing pre-baking, a step of performing exposure, a step of performing PEB processing, a step of performing development, and a step of performing post-baking. It is characterized by being limited to the same or higher temperature.
[0030]
According to another aspect of the invention, there is provided a first step of forming a first conductive film and a second conductive film on an insulating film, and a second step of forming a resist pattern on the second conductive film. A third step of forming a first shape conductive layer on the first conductive film and the second conductive film by a first dry etching process; and a third step outside the first shape conductive layer. A fourth step of forming one impurity region; a fifth step of forming a second shape conductive layer by subjecting the first shape conductive layer to a second dry etching process; and the second shape. A sixth step of forming a second impurity region overlapping with the conductive layer, and a seventh step of forming a third shape conductive layer from the second shape conductive layer by a third dry etching process; And the second step includes a step of applying a resist on the second conductive film; A step of performing baking, a step of performing exposure, a step of performing PEB processing, a step of performing development, and a step of performing post-baking, and limiting the PEB temperature to be equal to or higher than the post-baking temperature. It is a feature.
[0031]
(2) Without PEB processing
According to another aspect of the invention, there is provided a first step of forming a resist pattern on the coating, and a second step of dry etching the coating using the resist pattern, wherein the first step includes: , A step of applying a resist on the film, a step of performing pre-baking, a step of performing exposure, a step of performing development, and a step of performing post-baking, and the pre-baking temperature is ±± It is characterized by being limited to within 10 ° C.
[0032]
According to another aspect of the invention, there is provided a first step of forming a first conductive film and a second conductive film on an insulating film, and a second step of forming a resist pattern on the second conductive film. A third step of forming a first shape conductive layer on the first conductive film and the second conductive film by a first dry etching process; and a third step outside the first shape conductive layer. A fourth step of forming one impurity region; a fifth step of forming a second shape conductive layer by subjecting the first shape conductive layer to a second dry etching process; and the second shape. A sixth step of forming a second impurity region overlapping with the conductive layer, and a seventh step of forming a third shape conductive layer from the second shape conductive layer by a third dry etching process; And the second step includes a step of applying a resist on the second conductive film; Performing a click, and performing exposure, and performing development, consists of a step of performing post-baking, is characterized in that to limit the prebake temperature within ± 10 ℃ to the post-baking temperature.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
According to the present invention, in the formation of a GOLD structure polycrystalline silicon TFT, the baking condition between the pre-bake temperature or the PEB temperature and the post-bake temperature in the photolithography process for forming a gate electrode having a two-layer structure with different dimensions is used. By adding a limitation, the taper angle of resist patterns having various dimensions can be controlled with high precision, and as a result, the shape of the gate electrode having a two-layer structure with various dimensions can be controlled with high precision. Embodiments relating to a method for manufacturing a GOLD structure TFT of the present invention will be described below.
[0034]
First, an embodiment of FIG. 4 relating to a method for manufacturing a GOLD structure TFT will be described. A
[0035]
Next, only the second-layer gate electrode film 105 is taper-etched (first-step etching) using the resist pattern 106 as a mask (see FIG. 4-B).
[0036]
Next, using the second-layer gate electrode film 105 as a mask, the first-layer gate electrode film 104 is successively anisotropically etched (second step etching), and then n + ion implantation is performed to form a high-concentration impurity region. N +
[0037]
Next, both the second layer gate electrode film 105 and the first layer gate electrode film 104 are anisotropically etched (third step etching) using the resist pattern 106 as a mask, whereby a predetermined upper surface of the gate insulating film 103 is formed. Retreat area. At this time, the exposed gate insulating film 103 is formed by being slightly etched at the time of the second step etching and slightly etched at the time of the third step. There will be a step difference (see FIG. 4-D).
[0038]
Next, only the second layer gate electrode film 105 is selectively anisotropically etched (fourth step etching) using the resist pattern 106 as a mask, and the first layer gate electrode film 104 is left. At this time, the first layer gate electrode film 104 is exposed to the etching gas for a longer time as it approaches the end portion, so that the film thickness is reduced by etching (see FIG. 4-E).
[0039]
Next, the resist pattern 106 is removed, and then n- ion implantation is performed, so that an n−− region (Lov region) which is a low concentration impurity region is formed in a region overlapping the first layer gate electrode film 104. ) 108, and an n− region (Loff region) 109, which is a low concentration impurity region, is formed in a region where the gate insulating film 103 is relatively thick in a region that does not overlap with the first-layer gate electrode film 104 on the outer side thereof ( (See FIG. 4-F).
[0040]
Through the above steps, a GOLD structure TFT having a polycrystalline silicon film as an active layer can be produced. In the photolithography process for forming a gate electrode, which is a manufacturing process of the GOLD structure TFT, in the case of a process with PEB treatment, the baking conditions are limited so that the PEB temperature becomes equal to or higher than the post-baking temperature. In the case of a process without PEB treatment, the baking conditions are limited so that the pre-baking temperature is within ± 10 ° C. with respect to the post-baking temperature. Accordingly, it is possible to form the resist pattern 106 having a taper angle controlled with high accuracy that does not depend on the area of the resist pattern. Therefore, the gate electrode formed by dry etching using the resist pattern 106 as a mask can be formed with a stable shape regardless of the size of the gate electrode.
[0041]
[Embodiment 2]
Next, an embodiment of FIG. 5 relating to a method for manufacturing a GOLD structure TFT will be described. Basically, the manufacturing method from FIG. 5A to FIG. 5C up to the second step etching process and the n + ion implantation process is the same as the device of FIG. 4, and is omitted here for the third step etching. It describes from a process. Using the resist pattern 206 as a mask, only the second layer gate electrode film 205 is selectively anisotropically etched (third step etching), leaving the first layer gate electrode film 204 remaining. At this time, since the first layer gate electrode film 204 is exposed to the etching gas for a longer time as it approaches the end portion, it is etched and the film thickness is reduced. Thereafter, n − ion implantation is performed to form an n −
[0042]
Next, only the first layer gate electrode film 204 is anisotropically etched (fourth step etching), and the dimension of the first layer gate electrode film 204 is set back to a predetermined region on the gate insulating film 203. Accordingly, the n−
[0043]
According to the GOLD structure TFT of the present invention, a gate electrode having a two-layer structure with different dimensions is ion-implanted to mask a Lov region overlapping with the gate electrode, and the gate electrode is overlapped with the gate electrode outside. It is possible to simultaneously form a non-off Loff region. In the photolithography process when forming the gate electrode, in the case of a process with PEB treatment, the baking conditions are limited so that the PEB temperature is equal to or higher than the post-bake temperature, and no PEB treatment is performed. In the case of the process, by limiting the baking conditions so that the pre-baking temperature is within ± 10 ° C. with respect to the post-baking temperature, a resist pattern having a taper angle controlled with high accuracy is formed. It becomes possible to control the shape of the two-layered gate electrode having different dimensions with high accuracy.
[0044]
【Example】
[Example 1]
A method for manufacturing an active matrix liquid crystal display device which is an embodiment of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing a pixel portion and TFTs (n-channel TFT and p-channel TFT) of a driver circuit provided around the pixel portion on the same substrate will be described in detail.
[0045]
As the
[0046]
Next, as illustrated in FIG. 6A, a
[0047]
Next, an
[0048]
After that, dehydrogenation (500 ° C.-1 hour) of the
[0049]
Next, a
[0050]
Next, a gate conductive film is formed over the
[0051]
Next, resist
[0052]
Then, as shown in FIG. 6C, a first etching process for forming a gate electrode and a gate wiring is performed. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, and CF is used as an etching gas. Four And Cl 2 And O 2 Each gas flow rate ratio is 25/25/10 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. . 150 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Under this first etching condition, the W film is etched so that the end of the first conductive film is tapered. By controlling the shape of the resist pattern with high accuracy, the angle of the tapered shape can also be controlled within a range of 30 to 40 degrees (see FIG. 6C).
[0053]
Thereafter, the resist
[0054]
Then, a first doping process is performed without removing the resist
[0055]
Next, a second etching process is performed as shown in FIG. 7A without removing the resist
[0056]
Next, a second doping process is performed as shown in FIG. 7-A without removing the resist
[0057]
Thus,
[0058]
Next, the gate insulating film is etched as shown in FIG. 7B without removing the resist
[0059]
Then, after removing the resist
[0060]
Through the above steps, an impurity region is formed in each semiconductor layer. The third shape
[0061]
Next, the resist
[0062]
Next, as shown in FIG. 8A, a step of activating the impurity element added to each semiconductor layer is performed. This activation step is performed by heat treatment using a furnace annealing furnace. The temperature of the heat treatment may be 400 to 700 ° C., typically 500 to 550 ° C. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. By this heat treatment, hydrogen contained in the first
[0063]
Next, a second
[0064]
In the pixel portion 407, a
[0065]
As described above, the driver circuit 406 including the n-channel TFT 401, the p-channel TFT 402, and the n-channel TFT 403, and the pixel portion 407 including the
[0066]
The n-channel TFT 401 of the driver circuit 406 includes a
[0067]
The
[0068]
According to the manufacturing method of the TFT of this embodiment, it is possible to form an LDD region in addition to the source and drain regions by performing the etching process three times and the doping process twice with respect to the n-channel TFT. Further, in the LDD region, it is possible to simultaneously form a Lov region that overlaps with the gate electrode and a Loff region that does not overlap outside. The concentration of the impurity element imparting n-type contained in the Lov region and the Loff region is approximately the same, so that deterioration due to the hot carrier effect and an increase in off-current can be prevented at the same time.
[0069]
Further, in the photolithography process when forming the gate electrode, the taper angle controlled with high accuracy can be obtained by limiting the baking conditions so that the pre-baking temperature is within ± 10 ° C. with respect to the post-baking temperature. As a result, it is possible to suppress the variation in the shape of the gate electrode due to the size of the gate electrode (difference in area).
[0070]
A top view of a pixel portion of an active matrix substrate manufactured in this embodiment is shown in FIG. In addition, the same code | symbol is used for the part corresponding to FIGS. A chain line AA ′ in FIG. 9 corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. 9 corresponds to a cross-sectional view taken along the chain line BB ′ in FIG. 8 (see FIG. 9).
[0071]
As described above, in the active matrix substrate having the pixel structure of this embodiment, the first electrode 346 that partially functions as the gate electrode and the gate
[0072]
[Example 2]
In this embodiment, a process for manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in
[0073]
A colored layer is formed on the
[0074]
A
[0075]
Example 3
A TFT formed by implementing the present invention can be used in various electro-optical devices (typically, active matrix liquid crystal displays). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices and semiconductor circuits are incorporated as parts. The electro-optical device includes an active matrix liquid crystal display device, an EL display device, and the like.
[0076]
Such electronic devices include video cameras, digital cameras, projectors (rear or front type), head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones). Telephone or electronic book). Examples of these are shown in FIGS.
[0077]
FIG. 11A shows a personal computer, which includes a main body 1201, an
[0078]
11B shows a video camera, which includes a main body 1205, a display unit 1206, an
[0079]
FIG. 11C illustrates a mobile computer (mobile computer) including a main body 1211, a camera unit 1212, an
[0080]
FIG. 11D shows a goggle type display including a main body 1216, a
[0081]
FIG. 11E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 1219, a
[0082]
FIG. 11-F shows a digital camera, which includes a main body 1224, a
[0083]
FIG. 12A shows a front type projector including a
[0084]
FIG. 12B shows a rear projector, which includes a main body 1303, a
[0085]
12C is a diagram showing an example of the structure of the
[0086]
FIG. 12-D is a diagram showing an example of the structure of the light source
[0087]
However, the projector shown in FIG. 12 shows a case where a transmissive electro-optical device is used, and an application example of the reflective electro-optical device is not shown.
[0088]
FIG. 13A shows a mobile phone, which includes a
[0089]
FIG. 13B illustrates a portable book (electronic book), which includes a
[0090]
FIG. 13C shows a display, which includes a main body 1416, a support base 1417, a
[0091]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields.
[0092]
【The invention's effect】
Resist having a taper angle controlled with high precision by limiting the baking conditions so that the temperature difference between the pre-bake temperature and the post-bake temperature is about 10 ° C. in the photolithography process when forming the gate electrode. A pattern can be formed, and as a result, variation in the shape of the gate electrode due to the size of the gate electrode (difference in area) can be suppressed. As a result, it is possible to accurately form the dimension of the LDD region formed in a self-aligned manner using the gate electrode as a mask, and also the variation in the substrate surface can be reduced, thereby reducing variations in TFT characteristics. be able to. The effects of the present invention having the features as described above will be listed in detail.
[0093]
(Effect 1) When applying a photolithography process using a diazonaphthoquinone (DNQ) -novolac resin-based positive resist in a manufacturing process of a semiconductor device having a GOLD structure and an LDD structure TFT, photolithography without PEB treatment In this case, the baking conditions are limited so that the pre-baking temperature is within ± 10 ° C. with respect to the post-baking temperature. In the case of a photolithography process with PEB processing, the PEB temperature is equal to or higher than the post-baking temperature. In this way, the baking conditions are limited. By limiting the baking conditions as described above, it is possible to take measures against the area dependency of the resist pattern taper angle, which is a shape deterioration phenomenon caused by volume shrinkage due to solvent removal during post-baking.
[0094]
(Effect 2) Area dependence of resist pattern taper angle, which is a shape deterioration phenomenon caused by volume shrinkage due to solvent removal during post-baking in a photolithography process, which is a manufacturing process of a semiconductor device having a GOLD structure and an LDD structure TFT Therefore, even in the next gate electrode dry etching process, a stable etching shape that does not depend on the pattern area can be realized, and the gate electrode shape can be stabilized. is there.
[0095]
(Effect 3) In a dry etching process, which is a manufacturing process of a semiconductor device having a GOLD structure and an LDD structure TFT, a stable etching shape independent of the pattern area can be realized, so that the quality of the semiconductor device is improved. And effective in improving yield.
[Brief description of the drawings]
FIG. 1 is an SEM photograph showing a modification of a resist shape in a large area resist pattern.
FIG. 2 is a graph and SEM photograph showing PEB temperature dependence of large area resist pattern edge dimensions.
FIG. 3 is an SEM photograph showing an example of improving a resist pattern shape in a 1X exposure apparatus (MPA).
FIG. 4 is a cross-sectional view of a substrate for explaining a manufacturing process of a GOLD structure TFT of the present invention.
FIG. 5 is a substrate cross-sectional view illustrating a manufacturing process of a GOLD structure TFT of the present invention.
FIG. 6 is a cross-sectional view of a substrate illustrating a manufacturing process of an active matrix liquid crystal display device.
FIG. 7 is a cross-sectional view of a substrate illustrating a manufacturing process of an active matrix liquid crystal display device.
FIG. 8 is a cross-sectional view of a substrate illustrating a manufacturing process of an active matrix liquid crystal display device.
9 is a top view of a pixel portion of an active matrix substrate manufactured in Example 1. FIG.
FIG. 10 is a cross-sectional view of a substrate of an active matrix liquid crystal display device.
FIG. 11 illustrates an example of a semiconductor device.
FIG. 12 is a diagram illustrating an example of a projector.
FIG. 13 illustrates an example of a semiconductor device.
[Explanation of symbols]
101: Board
102: Polycrystalline silicon layer
103: Gate insulation film
104: First layer gate electrode film
105: Second layer gate electrode film
106: Resist pattern
107: n + region (source / drain region)
108: n--region (Lov region)
109: n-region (Loff region)
201: Board
202: Polycrystalline silicon layer
203: Gate insulation film
204: First layer gate electrode film
205: Second layer gate electrode film
206: Resist pattern
207: n + region (source / drain region)
208: n-region
209: Lov area
210: Loff region
301: Board
302: Base film
302a: Silicon oxynitride film
302b: Silicon oxynitride film
304: Amorphous semiconductor film
305 to 309: (crystalline) semiconductor layer
310: Gate insulating film
311: First conductive film (TaN)
312: Second conductive film (W)
313 to 318: resist pattern
319: Gate insulating film
320 to 323: Conductive layer
324: Conductive layer
325: Conductive layer
326 to 330: first impurity region
332 to 337: second shape conductive layer
332a to 337a: first conductive layer (TaN film)
332b to 337b: second conductive layer (W film)
338 to 342: second impurity region
343 to 348: third shape conductive layer
343a to 348a: first conductive layer (TaN film)
343b to 348b: second conductive layer (W film)
348: Source wiring
354 to 356: Resist pattern
357 to 362: third impurity region
363: First interlayer insulating film
364: second interlayer insulating film
365-370: Wiring
371: Connection electrode
372: Gate conductive film (gate wiring)
373: Pixel electrode
374 to 377: channel formation region (first semiconductor layer)
379 to 380: second semiconductor layer
381: Pixel electrode
401: n-channel TFT
402: p-channel TFT
403: n-channel TFT
404: Pixel TFT
405: Retention capacity
406: drive circuit
407: Pixel portion
501: Alignment film
502: Sealing agent
503: Counter substrate
504 to 505: colored layer
506: Columnar spacer
507: Planarization film
508: Alignment film
509: Liquid crystal material
510: Counter electrode
Claims (3)
前記フォトレジストに対して第１のベークを行い、
前記フォトレジストを露光し、
前記フォトレジストに対して第２のベークを行い、
前記フォトレジストを現像して、第１のフォトレジストパターンと、前記第１のフォトレジストパターンと面積の異なる第２のフォトレジストパターンと、を前記被膜上に形成し、
前記第１及び第２のフォトレジストパターンに対して、前記第２のベークの温度以下の温度で第３のベークを行い、
前記第１のベークの温度と前記第３のベークの温度の温度差は１０℃以内であり、
前記第１及び第２のフォトレジストパターンの側壁は、テーパー形状を有することを特徴とする半導体装置の作製方法。 Form a photoresist containing solvent on the film,
Performing a first bake on the photoresist;
Exposing the photoresist;
Performing a second bake on the photoresist;
The photoresist is developed to form a first photoresist pattern and a second photoresist pattern having a different area from the first photoresist pattern on the coating,
Performing a third bake on the first and second photoresist patterns at a temperature not higher than the second bake temperature;
The temperature difference between the temperature of the first bake and the temperature of the third bake is within 10 ° C.,
The method for manufacturing a semiconductor device, wherein sidewalls of the first and second photoresist patterns have a tapered shape.
前記第３のベークの後に、前記第１及び第２のフォトレジストパターンを用いて前記被膜をエッチングすることを特徴とする半導体装置の作製方法。In claim 1,
A method for manufacturing a semiconductor device, comprising: etching the film using the first and second photoresist patterns after the third baking.
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上に溶剤を含有したフォトレジストを形成し、
前記フォトレジストに対して第１のベークを行い、
前記フォトレジストを露光し、
前記フォトレジストに対して第２のベークを行い、
前記フォトレジストを現像して、第１のフォトレジストパターンと、前記第１のフォトレジストパターンと面積の異なる第２のフォトレジストパターンと、を前記導電膜上に形成し、
前記第１及び第２のフォトレジストパターンに対して、前記第２のベークの温度以下の温度で第３のベークを行い、
前記第１及び第２のフォトレジストパターンを用いて前記導電膜をエッチングすることによって、前記第１の半導体層上に形成された前記ゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２の半導体層上に形成された前記ゲート絶縁膜上に第２のゲート電極を形成し、
前記第１のベークの温度と前記第３のベークの温度の温度差は１０℃以内であり、
前記第１及び第２のフォトレジストパターンの側壁は、テーパー形状を有することを特徴とする半導体装置の作製方法。 Forming a first and second semiconductor layer and a gate insulating film formed on the first and second semiconductor layers;
Forming a conductive film on the gate insulating film;
Forming a photoresist containing a solvent on the conductive film,
Performing a first bake on the photoresist;
Exposing the photoresist;
Performing a second bake on the photoresist;
The photoresist is developed to form a first photoresist pattern and a second photoresist pattern having a different area from the first photoresist pattern on the conductive film,
Performing a third bake on the first and second photoresist patterns at a temperature not higher than the second bake temperature;
A first gate electrode is formed on the gate insulating film formed on the first semiconductor layer by etching the conductive film using the first and second photoresist patterns. Forming a second gate electrode on the gate insulating film formed on the second semiconductor layer;
The temperature difference between the temperature of the first bake and the temperature of the third bake is within 10 ° C.,
The method for manufacturing a semiconductor device, wherein sidewalls of the first and second photoresist patterns have a tapered shape.
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