JP4647889B2

JP4647889B2 - Method for manufacturing field effect transistor having Schottky source / drain structure

Info

Publication number: JP4647889B2
Application number: JP2003121368A
Authority: JP
Inventors: 圭司池田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2011-03-09
Anticipated expiration: 2023-04-25
Also published as: JP2004327777A

Description

【０００１】
【発明の属する技術分野】
本発明は、ショットキーソース・ドレイン構造を有する電界効果トランジスタ（ＦＥＴ）の製造方法に関し、特に絶縁基板上に薄膜を形成して構成される薄膜トランジスタ（ＴＦＴ，Thin Film Transistor）タイプのＭＯＳＦＥＴの低温化可能な製造方法に関する。
【０００２】
【従来の技術】
ソースとドレイン領域を金属や金属シリサイドで構成し、ソースとチャネル領域の間及びドレインとチャネル領域の間にそれぞれショットキー接合を形成したＭＯＳＦＥＴが提案されている（例えば以下の技術文献１）。ここで提案されているショットキーソース・ドレイン構造のＭＯＳＦＥＴは、シリコン基板の表面において、シリコンの半導体層上に、またはシリコンゲルマニウム（SiGe）の混晶半導体層上に、ゲート酸化膜とゲート電極を形成し、更にゲート電極の両側に金属のシリサイド、または金属のジャーマノシリサイド（Germanosilicide）を形成して、シリコン半導体層またはSiGe半導体層にショットキー接合を有するソース、ドレイン領域を有するものである。このように、半導体チャネル領域に対してショットキー接合を介して金属のシリサイドまたはジャーマノシリサイドからなるソース、ドレイン領域を形成することで、次のメリットがある。
【０００３】
（１）ＰＮ接合によるソース、ドレイン領域に比較すると、トランジスタがオフの時にもショットキー障壁が残るため、そのショットキー障壁により短チャネル化した時のオフリーク電流を小さくすることができる。
【０００４】
（２）ＰＮ接合によるソース、ドレイン領域に比較すると、ソース、ドレイン領域が導電性材料であるのでソース、ドレインの寄生抵抗を小さくすることができる。
【０００５】
（３）チャネル領域に不純物ドープする必要がないので、キャリアの不純物散乱が少なくなり、ドレイン電流を大きくすることができ、高いｇｍを得ることができ、高速応答が可能になる。
【０００６】
（４）不純物をドープしてソース、ドレインを形成する場合に比較して、不純物注入後の高温アニール工程が不要になり、プロセス全体を低温で実現することができる。高温工程は、シリサイド化またはジャーマノシリサイド化する工程だけで良い。
【０００７】
更に、この低温プロセスの特質を利用するために、上記のショットキーソース・ドレイン構造のＭＯＳＦＥＴを薄膜トランジスタプロセスで形成することも提案されている（例えば、以下の特許文献１）。これによれば、絶縁基板上にアモルファスシリコン層またはポリシリコン層を形成し、ゲート酸化膜とゲート電極を形成し、アモルファスシリコン層またはポリシリコン層上に金属層を形成してラピッド・サーマル・アニール工程によりゲート電極の両側に金属シリサイドのソース・ドレイン領域を形成するプロセスが開示されている。この特許文献１によれば、ショットキーソース・ドレインを備えた薄膜トランジスタを形成する工程において、ソース・ドレインのドープ及びその後のアニーリング工程を省略することができ、工程の複雑度と製造コストを減少することができ、製造工程の温度も低くすることができることが記載されている。
【０００８】
【技術文献１】
Second International WorkShop on New Group IV (Si-Ge-C) Semiconductors, 2002, June 2-4, VIII-04, Yamanashi, Japan "SiGe Channel p-MOSFETs with Schottky Source/Drain" Kenji Ikeda, Yoshimi Yamashita, Akira Endoh, Tetsu Fukano, Kohki Hikosaka, and Takashi Mimura
【０００９】
【特許文献１】
特開２００２−５０７７０号公報、例えば図３〜図１１
【００１０】
【発明が解決しようとする課題】
薄膜トランジスタは、通常ガラス基板などの絶縁膜基板上に形成されるので、その製造プロセスの低温化は非常に重要な課題である。ところが、上記の技術文献１には、製造プロセスについての説明はない。また、上記の特許文献１には、アモルファスシリコン層またはポリシリコン層上に金属層を形成して、４５０〜６５０℃のアニール工程により金属シリサイドからなるソース・ドレイン領域を形成することが記載されているだけであり、十分な低温下された工程にはなっていない。更に、特許文献１によれば、チャネル領域がシリコン半導体であるため、金属シリサイドからなるソース・ドレイン領域との界面のショットキー障壁が金属とシリコンの材料に依存した高さになり、実用性のある低いショットキー障壁にすることが困難である。このため、ドレイン飽和電流を大きくするのが困難である。
【００１１】
そこで、本発明の目的は、より一層低温化されたプロセスを可能にし、実用性のある低いショットキー障壁を有するショットキーソース・ドレイン構造のＭＯＳＦＥＴの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、ソースとチャネル領域の間及びドレインとチャネル領域の間にショットキー障壁を有するショットキーソース・ドレインＭＯＳＦＥＴの製造方法において、絶縁基板上に多結晶シリコン・ゲルマニウム層を形成する工程と、前記多結晶シリコン・ゲルマニウム層のソース、ドレイン領域に金属層を形成し、熱処理を行って当該ソース、ドレイン領域に金属のジャーマノシリサイド層を形成する工程と、前記ソースとドレイン領域との間であって前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜とゲート電極とを形成する工程とを有することを特徴とする。
【００１３】
上記の発明の側面によれば、チャネル層に多結晶シリコン・ゲルマニウム層を形成し、その多結晶シリコン・ゲルマニウム上に金属層を形成して熱処理により金属のジャーマノシリサイド層を形成してソース、ドレイン領域を形成している。技術文献１のように単結晶シリコンと金属とからシリサイドを形成する場合に比較して、本発明ではより低い熱処理で金属のジャーマノシリサイド層を形成することができる。シリサイド化過程で、単結晶シリコンの場合はシリコンの結合を切断してから金属原子と結合することが必要であるのに対して、多結晶の場合は既にシリコンの結合が切断されている状態から金属原子と結合するので、本発明のプロセスによれば、より低温でシリサイド化が可能と考えられる。また、特許文献１のように多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンのシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。
【００１４】
上記の発明のより好ましい実施例では、金属のジャーマノシリサイド層によるソース、ドレイン領域を形成した後、多結晶シリコン・ゲルマニウム層上にゲート絶縁膜を形成し、ソース、ドレイン領域にコンタクト窓を形成し、電極層を形成し、ゲート電極とソース、ドレインの引き出し電極とを同時に形成する。
【００１５】
また、別の好ましい実施例では、前記多結晶シリコン・ゲルマニウム層上にマスク層を形成してソース、ドレイン領域を露出するソース、ドレイン領域窓を形成し、前記マスク層上及びソース、ドレイン領域窓の多結晶シリコン・ゲルマニウム層上に前記金属層を形成し、前記熱処理により前記ソース、ドレイン領域に自己整合的に金属のジャーマノシリサイド層を形成する。この方法によれば、ソース、ドレイン領域を１回のリソグラフィ工程で形成することができ、短いチャネル長を正確に形成することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１７】
図１は、ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。図１（Ａ）はソース・ドレイン間にバイアス電圧を印加しない時のエネルギー図である。また、図１（Ｂ）はソース・ドレイン間にバイアス電圧ＶSDを印加した時のエネルギー図である。
【００１８】
本実施の形態のＭＯＳＦＥＴは、シリコン・ゲルマニウム層をチャネル領域ＣＨとし、そこに形成された金属のジャーマノシリサイド層をソース領域Ｓ、ドレイン領域Ｄとする。従って、図１（Ａ）に示されるとおり、ソース領域とチャネル領域間及びドレイン領域とチャネル領域間には、金属の仕事関数φＭと、シリコンゲルマニウム層の電子親和力χとの差φＢ＝φＭ−χのバリアハイトを有するショットキー障壁がそれぞれ形成される。従って、図１（Ｂ）に示されるように、ソース・ドレイン間にバイアス電圧ＶSDを印加した状態（実線）では、ソースＳとチャネル領域ＣＨとの間のショットキー障壁により、電子の注入が抑制され、オフリーク電流の発生が抑制される。そして、ゲートとチャネル領域間にゲートバイアス電圧を印加すると（破線）、チャネル領域のエネルギーレベルが引き下げられ、ソースＳとチャネル領域ＣＨとの間のショットキー障壁にトンネル注入が起きて、電子がチャネル領域に注入され、ドレイン電流が発生する。
【００１９】
このように、ソース、ドレイン領域の形成に、従来のＰＮ接合に代えてショットキー接合を利用することで、短チャネルトランジスタのオフリーク電流を抑制することができる。また、ＰＮ接合を形成する必要がないので、高温のアニール工程が不要になり、低温プロセスを可能にする。また、チャネル領域をノンドープにすることで、チャネル領域でのキャリアの不純物散乱をなくして、トランジスタのｇｍを大きくすることができる。また、チャネル領域をシリコン・ゲルマニウム層にすることで、ゲルマニウムの組成比をコントロールして、所望のショットキー障壁を有するＭＯＳＦＥＴを実現することができる。例えば、ゲルマニウムの組成比を増やすことで、シリコン・ゲルマニウム層のバンドギャップを低くして、ＮチャネルＭＯＳトランジスタのショットキーバリアハイトを低くすることができる。ゲルマニウムの組成比を減らすことで、それと逆の特性を得ることができる。
【００２０】
図２〜図５は、本実施の形態における製造プロセスを示す断面図である。図２（ａ）に示されるように、ガラス基板１上にチャネル層としてシリコンゲルマニウム層（SiGe）２を低温ＣＶＤ法により形成する。この低温ＣＶＤ法によりアモルファスSiGe層２が形成される。そして、図２（ｂ）に示されるとおり、アモルファスSiGe層２にレーザ光を照射するレーザーアニールにより多結晶化して、多結晶SiGe層２Ａに変換する。
【００２１】
次に、図２（ｃ）（ｄ）に示されるとおり、トランジスタ領域に対応するレジスト層３を形成し、レジスト層３をマスクにしたリアクティブイオンエッチング法により、多結晶SiGe層２Ａをメサ形状にパターニングする。その後、図２（ｅ）に示されるように、レジスト層３を除去してからマスク層としてシリコン酸化膜４を、例えばTEOS-PECVD法（テトラ・エキシ・シランによるプラズマ・エンハンストＣＶＤ法）により低温成長する。このマスク層４は、ガラス基板１とチャネル層２Ａの上に形成される。
【００２２】
図３（ｆ）（ｇ）に示されるように、マスク層４上にレジスト５を形成し、リソグラフィー工程によりソース、ドレイン領域に対応する位置のレジスト５を除去する。そして、レジスト５をマスクにしてマスク膜４をパターンニングする。このパターンニングは、フッ酸などによるウエットエッチングまたはＲＩＥ法によるドライエッチングにより行われる。このパターンニングにより、マスク層４にソース、ドレイン領域の開口窓が形成される。
【００２３】
次に、図３（ｈ）（ｉ）に示されるように、金属層６をスパッタ法または真空蒸着法により堆積し、マスク膜４上と多結晶シリコン・ゲルマニウム層２Ａ上に金属層６を形成する。この金属層は、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、イットリウム（Ｙ）などの希土類が好ましい。それ以外には、金属層は、例えばモリブデン（Ｍｏ）、ウラセオジウム（Ｐｒ）、ジスプロシウム（Ｄｙ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）でもよい。その後、真空中または窒素やヘリウムなどの希ガス雰囲気で２００〜４００℃程度の低温アニールにより、金属６と多結晶シリコン・ゲルマニウム層２Ａとを反応させて、ソース、ドレイン領域に金属のジャーマノシリサイド層８を形成する。このアニール工程は、従来の方法よりもより一層低温化することができる。その理由は、単結晶シリコンと金属とからシリサイドを形成する場合は、シリサイド化過程で、シリコンとシリコンの結合を切断してから金属原子とシリコンとを結合することが必要であるのに対して、多結晶の場合は、既にシリコンの結合が切断されている状態から金属原子と結合するので、より低温でシリサイド化が可能と考えられる。また、多結晶シリコンと金属とのシリサイドを形成する場合に比較しても、本実施の形態のような多結晶シリコン・ゲルマニウムの場合は、多結晶シリコンにおけるシリコンとシリコンの結合よりもシリコンとゲルマニウムの結合のほうが弱いので、ジャーマノシリサイド化をより低い温度で実現可能と考えられる。具体的には、２００℃程度の熱処理で金属のジャーマノシリサイド化が始まることが予想される。従って、２００〜４００℃の低温アニールにより、ジャーマノシリサイド化を可能にする。
【００２４】
次に、図３（ｊ）（ｋ）に示されるように、未反応の金属層６をウエット処理により除去し、マスク層４もウエット処理により除去する。その結果、多結晶シリコン・ゲルマニウム層４Ａに金属のジャーマノシリサイド層８からなるソース、ドレイン領域が形成される。図３（ｆ）〜（ｋ）では、１つのマスクによりソース、ドレイン領域が画定され、従って、ソース、ドレイン間の短いチャネル長を高精度に形成することができる。
【００２５】
図４（ｌ）に示されるように、二酸化シリコンからなるゲート酸化膜１０を、低温ＣＶＤ法、プラズマ酸化法、オゾン酸化法、プラズマ酸窒化法などのプロセスにより多結晶シリコン・ゲルマニウム層２Ａ上に形成する。そして、図４（ｍ）、（ｎ）に示されるとおり、ゲート酸化膜１０上にレジスト１２を形成し、ソース、ドレイン領域のジャーマノシリサイド層８上にコンタクト窓を形成し、そのレジスト１２をマスクにして、フッ酸によるウエットエッチングまたはＲＩＥ法のドライエッチングにより、ゲート酸化膜１０にコンタクト窓Ｓ、Ｄを形成する。
【００２６】
次に、図４（ｏ）、（ｐ）、（ｑ）に示されるとおり、全面に金属層１４をスパッタ法または真空蒸着法により形成して、その上にレジスト１６を形成し、ゲート電極、ソース電極、ドレイン電極の領域を残してパターニングし、そのレジスト１６をマスクにして、金属層１４をパターニングする。このパターンニングは、Ｈ₃ＰＯ₄などによるウエットエッチングやＲＩＥ法のドライエッチングにより行われる。その結果、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄとが形成される。ゲート電極Ｇはチャネル層２Ａ上のゲート酸化膜１０上に、ソース、ドレイン電極Ｓ，Ｄは、金属のジャーマノシリサイド層８に接続してそれぞれ形成される。
【００２７】
以上の製造プロセスから明らかなとおり、絶縁基板であるガラス基板１上に薄膜プロセスによって、ショットキーソース・ドレインＭＯＳＦＥＴを形成することができる。この製造プロセスには、ソース、ドレイン領域を不純物ドープして形成する場合の不純物アニール工程がない。更に、チャネル層として多結晶シリコン・ゲルマニウム層２Ａが利用されているので、ソース、ドレイン領域となる金属のジャーマノシリサイド層８を形成するアニール工程の温度を、単結晶のチャネル層や、多結晶のシリコン層に比較すると、より低くすることができる。つまり、多結晶のシリコンゲルマニウムと金属とをより低い温度で反応させて、金属をジャーマノシリサイド化させることができる。従って、より低温のプロセスを実現することができ、絶縁基板上に薄膜トランジスタを形成するプロセスとして極めて好ましい。
【００２８】
図５は、バックゲート構造のＭＯＳＦＥＴに適用した製造プロセスを示す図である。図２〜４の製造プロセスは、バックゲート構造のＭＯＳＦＥＴにも適用することができる。バックゲートとは、チャネル領域にコンタクトされる電極であり、通常のゲートとは別にチャネル領域のポテンシャルを制御するために使用される。
【００２９】
図５には、バックゲート１２が形成される場合のプロセス工程（ｂ）と（ｇ）のみが示されている。図２（ａ）のアモルファスシリコン・ゲルマニウム層２を形成する前に、ガラス基板１上にバックゲート電極１２が形成される。そして、その上にシリコン酸化膜などの絶縁膜１３を介してアモルファスシリコン・ゲルマニウム層が形成され、レーザーアニールにより多結晶化される。その後のプロセスは、図２〜４と同じであり、最後に形成される構造は、図５（ｇ）に示されるように、多結晶シリコン・ゲルマニウム層２Ａ内のゲート電極Ｇの下側にバックゲート１２が形成される。
【００３０】
バックゲート構成のＭＯＳＦＥＴであっても、多結晶シリコン・ゲルマニウム層２Ａと金属層６とにより金属のジャーマノシリサイド層８が形成されるプロセスは同じであり、低温アニールにより実現可能である。
【００３１】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３２】
【発明の効果】
以上、本発明によれば、より低温プロセスの薄膜トランジスタプロセスを提供することができる。
【図面の簡単な説明】
【図１】ショットキーソース・ドレインＭＯＳＦＥＴの原理を説明する図である。
【図２】本実施の形態における製造プロセスを示す断面図である。
【図３】本実施の形態における製造プロセスを示す断面図である。
【図４】本実施の形態における製造プロセスを示す断面図である。
【図５】本実施の形態における製造プロセスを示す断面図である。
【符号の説明】
１：絶縁基板（ガラス基板）、２Ａ：多結晶シリコン・ゲルマニウム層
４：マスク層、６：金属層、
８：ソース・ドレイン領域（金属のジャーマノシリサイド層）、
Ｓ：ソース電極、ソースコンタクト窓、
Ｄ：ドレイン電極、ドレインコンタクト窓
Ｇ：ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a field effect transistor (FET) having a Schottky source / drain structure, and in particular, to lower the temperature of a thin film transistor (TFT) type MOSFET configured by forming a thin film on an insulating substrate. It relates to a possible manufacturing method.
[0002]
[Prior art]
There has been proposed a MOSFET in which a source and a drain region are made of metal or metal silicide, and Schottky junctions are formed between the source and the channel region and between the drain and the channel region (for example, the following technical document 1). The MOSFET having the Schottky source / drain structure proposed here has a gate oxide film and a gate electrode formed on a silicon semiconductor layer or a silicon germanium (SiGe) mixed crystal semiconductor layer on the surface of a silicon substrate. Further, a metal silicide or a germanosilicide is formed on both sides of the gate electrode, and a source region and a drain region having a Schottky junction are formed in the silicon semiconductor layer or the SiGe semiconductor layer. As described above, forming the source and drain regions made of metal silicide or germano silicide through the Schottky junction with respect to the semiconductor channel region has the following advantages.
[0003]
(1) Compared to the source and drain regions by the PN junction, a Schottky barrier remains even when the transistor is turned off, so that the off-leakage current when the channel is shortened by the Schottky barrier can be reduced.
[0004]
(2) Compared to the source and drain regions by the PN junction, since the source and drain regions are made of a conductive material, the parasitic resistance of the source and drain can be reduced.
[0005]
(3) Since there is no need to dope impurities into the channel region, carrier impurity scattering is reduced, drain current can be increased, high gm can be obtained, and high-speed response is possible.
[0006]
(4) Compared with the case where the source and drain are formed by doping impurities, a high-temperature annealing step after the impurity implantation becomes unnecessary, and the entire process can be realized at a low temperature. The high temperature process only needs to be performed by silicidation or germanosilicidation.
[0007]
Furthermore, in order to utilize the characteristics of this low temperature process, it has also been proposed to form the above Schottky source / drain MOSFET by a thin film transistor process (for example, Patent Document 1 below). According to this, an amorphous silicon layer or a polysilicon layer is formed on an insulating substrate, a gate oxide film and a gate electrode are formed, a metal layer is formed on the amorphous silicon layer or the polysilicon layer, and rapid thermal annealing is performed. A process of forming source / drain regions of metal silicide on both sides of a gate electrode by a process is disclosed. According to Patent Document 1, in the process of forming a thin film transistor having Schottky source / drain, the source / drain doping and the subsequent annealing process can be omitted, and the process complexity and the manufacturing cost are reduced. It is described that the temperature of the manufacturing process can be lowered.
[0008]
[Technical Reference 1]
Second International WorkShop on New Group IV (Si-Ge-C) Semiconductors, 2002, June 2-4, VIII-04, Yamanashi, Japan "SiGe Channel p-MOSFETs with Schottky Source / Drain" Kenji Ikeda, Yoshimi Yamashita, Akira Endoh , Tetsu Fukano, Kohki Hikosaka, and Takashi Mimura
[0009]
[Patent Document 1]
Japanese Patent Laid-Open No. 2002-50770, for example, FIGS.
[0010]
[Problems to be solved by the invention]
Since a thin film transistor is usually formed on an insulating film substrate such as a glass substrate, it is a very important issue to lower the manufacturing process. However, the technical document 1 does not describe the manufacturing process. Further, Patent Document 1 described above describes that a metal layer is formed on an amorphous silicon layer or a polysilicon layer, and a source / drain region made of metal silicide is formed by an annealing process at 450 to 650 ° C. However, it is not a sufficiently low temperature process. Further, according to Patent Document 1, since the channel region is a silicon semiconductor, the Schottky barrier at the interface with the source / drain region made of metal silicide has a height depending on the materials of the metal and silicon. It is difficult to make some low Schottky barrier. For this reason, it is difficult to increase the drain saturation current.
[0011]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a MOSFET having a Schottky source / drain structure having a practically low Schottky barrier that enables a process at a lower temperature.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, one aspect of the present invention provides a method for manufacturing a Schottky source / drain MOSFET having a Schottky barrier between a source and a channel region and between a drain and a channel region. Forming a polycrystalline silicon / germanium layer, forming a metal layer on the source / drain region of the polycrystalline silicon / germanium layer, and performing a heat treatment to form a metal germanosilicide layer on the source / drain region. And a step of forming a gate insulating film and a gate electrode between the source and drain regions and on the polycrystalline silicon / germanium layer.
[0013]
According to the above aspect of the invention, a polycrystalline silicon / germanium layer is formed in the channel layer, a metal layer is formed on the polycrystalline silicon / germanium, and a metal germanosilicide layer is formed by heat treatment to form a source, A drain region is formed. Compared to the case where silicide is formed from single crystal silicon and metal as in Patent Document 1, a metal germanosilicide layer can be formed by a lower heat treatment in the present invention. In the silicidation process, in the case of single crystal silicon, it is necessary to break the silicon bond and then bond to the metal atom, whereas in the case of polycrystal, the silicon bond is already broken. Since it is bonded to a metal atom, it is considered that silicidation is possible at a lower temperature according to the process of the present invention. Further, even when the silicide of polycrystalline silicon and metal is formed as in Patent Document 1, in the case of polycrystalline silicon / germanium, the silicon-germanium is more than the silicon-silicon bond of polycrystalline silicon. Since the bond is weaker, germanosilicidation can be realized at a lower temperature.
[0014]
In a more preferred embodiment of the present invention, after forming a source / drain region by a metal germanosilicide layer, a gate insulating film is formed on the polycrystalline silicon / germanium layer, and a contact window is formed in the source / drain region. Then, an electrode layer is formed, and a gate electrode and a source / drain lead electrode are formed simultaneously.
[0015]
In another preferred embodiment, a mask layer is formed on the polycrystalline silicon / germanium layer to form a source / drain region window exposing a source / drain region, and on the mask layer / source / drain region window. The metal layer is formed on the polycrystalline silicon / germanium layer, and a metal germanosilicide layer is formed in a self-aligned manner in the source and drain regions by the heat treatment. According to this method, the source and drain regions can be formed by a single lithography process, and a short channel length can be formed accurately.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. However, the protection scope of the present invention is not limited to the following embodiments, but extends to the invention described in the claims and equivalents thereof.
[0017]
FIG. 1 is a diagram for explaining the principle of a Schottky source / drain MOSFET. FIG. 1A is an energy diagram when no bias voltage is applied between the source and the drain. FIG. 1B is an energy diagram when a bias voltage VSD is applied between the source and drain.
[0018]
In the MOSFET of the present embodiment, a silicon-germanium layer is used as a channel region CH, and a metal germanosilicide layer formed there is used as a source region S and a drain region D. Accordingly, as shown in FIG. 1A, between the source region and the channel region and between the drain region and the channel region, the difference between the metal work function φM and the electron affinity χ of the silicon germanium layer φB = φM−χ Each of the Schottky barriers having the barrier height is formed. Therefore, as shown in FIG. 1B, in the state where the bias voltage VSD is applied between the source and the drain (solid line), injection of electrons is suppressed by the Schottky barrier between the source S and the channel region CH. Thus, the occurrence of off-leak current is suppressed. When a gate bias voltage is applied between the gate and the channel region (broken line), the energy level of the channel region is lowered, tunnel injection occurs in the Schottky barrier between the source S and the channel region CH, and electrons are channeled. A drain current is generated by being injected into the region.
[0019]
In this manner, the off-leak current of the short channel transistor can be suppressed by using the Schottky junction instead of the conventional PN junction for forming the source and drain regions. In addition, since it is not necessary to form a PN junction, a high-temperature annealing step is not necessary, and a low-temperature process is possible. In addition, by making the channel region non-doped, impurity scattering of carriers in the channel region can be eliminated and the gm of the transistor can be increased. In addition, by using a silicon-germanium layer as the channel region, the composition ratio of germanium can be controlled to realize a MOSFET having a desired Schottky barrier. For example, by increasing the composition ratio of germanium, the band gap of the silicon-germanium layer can be lowered and the Schottky barrier height of the N-channel MOS transistor can be lowered. By reducing the composition ratio of germanium, the opposite characteristics can be obtained.
[0020]
2-5 is sectional drawing which shows the manufacturing process in this Embodiment. As shown in FIG. 2A, a silicon germanium layer (SiGe) 2 is formed as a channel layer on a glass substrate 1 by a low temperature CVD method. The amorphous SiGe layer 2 is formed by this low temperature CVD method. Then, as shown in FIG. 2B, the amorphous SiGe layer 2 is polycrystallized by laser annealing that irradiates laser light, and converted to a polycrystal SiGe layer 2A.
[0021]
Next, as shown in FIGS. 2C and 2D, a resist layer 3 corresponding to the transistor region is formed, and the polycrystalline SiGe layer 2A is formed into a mesa shape by reactive ion etching using the resist layer 3 as a mask. To pattern. Thereafter, as shown in FIG. 2 (e), the resist layer 3 is removed, and then the silicon oxide film 4 is formed as a mask layer at a low temperature by, for example, TEOS-PECVD method (plasma enhanced CVD method using tetra-exic silane). grow up. The mask layer 4 is formed on the glass substrate 1 and the channel layer 2A.
[0022]
As shown in FIGS. 3F and 3G, a resist 5 is formed on the mask layer 4, and the resist 5 at positions corresponding to the source and drain regions is removed by a lithography process. Then, the mask film 4 is patterned using the resist 5 as a mask. This patterning is performed by wet etching with hydrofluoric acid or the like or dry etching by RIE. By this patterning, opening windows in the source and drain regions are formed in the mask layer 4.
[0023]
Next, as shown in FIGS. 3H and 3I, the metal layer 6 is deposited by sputtering or vacuum evaporation to form the metal layer 6 on the mask film 4 and on the polycrystalline silicon / germanium layer 2A. To do. The metal layer is preferably a rare earth such as nickel (Ni), platinum (Pt), cobalt (Co), erbium (Er), yttrium (Y). In addition, the metal layer may be, for example, molybdenum (Mo), uraseodymium (Pr), dysprosium (Dy), palladium (Pd), or iridium (Ir). Thereafter, the metal 6 and the polycrystalline silicon / germanium layer 2A are reacted with each other by a low-temperature annealing at about 200 to 400 ° C. in a vacuum or in a rare gas atmosphere such as nitrogen or helium, so that the germano silicide of the metal is formed in the source and drain regions. Layer 8 is formed. This annealing step can be performed at a lower temperature than the conventional method. The reason is that when silicide is formed from single crystal silicon and metal, it is necessary to cut the bond between silicon and silicon and then bond the metal atom to silicon in the silicidation process. In the case of a polycrystal, it is considered that silicidation is possible at a lower temperature because it is bonded to a metal atom from a state where the bond of silicon is already broken. Further, even in the case of forming a silicide of polycrystalline silicon and metal, in the case of polycrystalline silicon / germanium as in the present embodiment, silicon and germanium rather than the combination of silicon and silicon in polycrystalline silicon. It is thought that germanosilicidation can be realized at a lower temperature because the bond of is weaker. More specifically, it is expected that germanium silicidation of metal starts with a heat treatment of about 200 ° C. Therefore, germanosilicidation is enabled by low-temperature annealing at 200 to 400 ° C.
[0024]
Next, as shown in FIGS. 3J and 3K, the unreacted metal layer 6 is removed by wet treatment, and the mask layer 4 is also removed by wet treatment. As a result, a source / drain region made of a metal germanosilicide layer 8 is formed in the polycrystalline silicon / germanium layer 4A. In FIGS. 3F to 3K, the source and drain regions are defined by one mask, so that a short channel length between the source and drain can be formed with high accuracy.
[0025]
As shown in FIG. 4L, a gate oxide film 10 made of silicon dioxide is formed on the polycrystalline silicon / germanium layer 2A by a process such as a low temperature CVD method, a plasma oxidation method, an ozone oxidation method, or a plasma oxynitridation method. Form. 4 (m) and 4 (n), a resist 12 is formed on the gate oxide film 10, contact windows are formed on the germanosilicide layer 8 in the source and drain regions, and the resist 12 is formed. Using the mask as a mask, contact windows S and D are formed in the gate oxide film 10 by wet etching using hydrofluoric acid or dry etching using the RIE method.
[0026]
Next, as shown in FIGS. 4 (o), (p), and (q), a metal layer 14 is formed on the entire surface by a sputtering method or a vacuum evaporation method, and a resist 16 is formed thereon, and a gate electrode, Patterning is performed leaving the source and drain electrode regions, and the metal layer 14 is patterned using the resist 16 as a mask. This patterning is performed by wet etching using H ₃ PO ₄ or the like, or dry etching by the RIE method. As a result, the gate electrode G, the source electrode S, and the drain electrode D are formed. The gate electrode G is formed on the gate oxide film 10 on the channel layer 2A, and the source and drain electrodes S and D are formed to be connected to the metal germanosilicide layer 8, respectively.
[0027]
As is apparent from the above manufacturing process, Schottky source / drain MOSFETs can be formed on the glass substrate 1 as an insulating substrate by a thin film process. In this manufacturing process, there is no impurity annealing step in the case of forming the source and drain regions by doping impurities. Further, since the polycrystalline silicon / germanium layer 2A is used as the channel layer, the temperature of the annealing process for forming the metal germanosilicide layer 8 to be the source and drain regions is set to a single crystal channel layer or a polycrystalline layer. Compared to the silicon layer, it can be made lower. That is, the polycrystalline silicon germanium and the metal can be reacted at a lower temperature so that the metal can be converted into germanosilicide. Therefore, a process at a lower temperature can be realized, which is extremely preferable as a process for forming a thin film transistor over an insulating substrate.
[0028]
FIG. 5 is a diagram showing a manufacturing process applied to a MOSFET having a back gate structure. The manufacturing process shown in FIGS. 2 to 4 can be applied to a MOSFET having a back gate structure. The back gate is an electrode that is in contact with the channel region, and is used to control the potential of the channel region separately from the normal gate.
[0029]
FIG. 5 shows only process steps (b) and (g) when the back gate 12 is formed. Before the amorphous silicon / germanium layer 2 shown in FIG. 2A is formed, the back gate electrode 12 is formed on the glass substrate 1. An amorphous silicon / germanium layer is formed thereon via an insulating film 13 such as a silicon oxide film, and is polycrystallized by laser annealing. The subsequent processes are the same as those shown in FIGS. 2 to 4, and the last structure is formed under the gate electrode G in the polycrystalline silicon-germanium layer 2 </ b> A as shown in FIG. A gate 12 is formed.
[0030]
Even in the case of a MOSFET having a back gate structure, the process of forming the metal germanosilicide layer 8 by the polycrystalline silicon / germanium layer 2A and the metal layer 6 is the same, and can be realized by low-temperature annealing.
[0031]
The exemplary embodiments are summarized as follows.
[0032]
【The invention's effect】
As described above, according to the present invention, a lower temperature thin film transistor process can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of a Schottky source / drain MOSFET.
FIG. 2 is a cross-sectional view showing a manufacturing process in the present embodiment.
FIG. 3 is a cross-sectional view showing a manufacturing process in the present embodiment.
FIG. 4 is a cross-sectional view showing a manufacturing process in the present embodiment.
FIG. 5 is a cross-sectional view showing a manufacturing process in the present embodiment.
[Explanation of symbols]
1: insulating substrate (glass substrate), 2A: polycrystalline silicon / germanium layer 4: mask layer, 6: metal layer,
8: Source / drain region (metal germanosilicide layer),
S: source electrode, source contact window,
D: Drain electrode, drain contact window G: Gate electrode

Claims

ソースとチャネル領域の間及びドレインとチャネル領域の間にショットキー障壁を有するショットキーソース・ドレインＭＯＳＦＥＴの製造方法において、
絶縁基板上に多結晶シリコン・ゲルマニウム層を形成する工程と、
前記ソース及び前記ドレインになる、前記多結晶シリコン・ゲルマニウム層のソース、ドレイン領域上に金属層を直接形成し、熱処理を行って当該ソース、ドレイン領域に金属のジャーマノシリサイド層を形成する工程と、
前記ソースとドレイン領域との間であって前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜とゲート電極とを形成する工程とを有することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。In a method for manufacturing a Schottky source / drain MOSFET having a Schottky barrier between a source and a channel region and between a drain and a channel region,
Forming a polycrystalline silicon-germanium layer on an insulating substrate,
Becomes the source and the drain, source before Symbol polycrystalline silicon-germanium layer, a metal layer direct form on the drain area, the source heat treatment is carried out, the germanosilicide silicide layer of metal on the drain region formation And a process of
A method of manufacturing a Schottky source / drain MOSFET, comprising: forming a gate insulating film and a gate electrode between the source and drain regions and on the polycrystalline silicon / germanium layer.

請求項１において、
前記熱処理は、２００乃至４００℃のアニール工程であることを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。In claim 1,
The method of manufacturing a Schottky source / drain MOSFET, wherein the heat treatment is an annealing process at 200 to 400 ° C.

請求項１において、
前記金属層は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｍｏ、Ｐｒ、Ｄｙ、Ｐｄ、Ｉｒのうちのいずれかを含むことを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。In claim 1,
The method for manufacturing a Schottky source / drain MOSFET, wherein the metal layer includes any one of Ni, Pt, Co, Er, Y, Mo, Pr, Dy, Pd, and Ir.

請求項１において、
前記金属のジャーマノシリサイド層によるソース、ドレイン領域を形成した後、前記多結晶シリコン・ゲルマニウム層上にゲート絶縁膜を形成し、当該ゲート絶縁膜にソース、ドレイン領域にコンタクト窓を形成し、前記ゲート絶縁膜上に電極層を形成し、当該電極層をパターニングしてゲート電極とソース、ドレインの引き出し電極とを形成することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。In claim 1,
After forming the source and drain regions by the metal germanosilicide layer, a gate insulating film is formed on the polycrystalline silicon / germanium layer, a contact window is formed in the source and drain regions of the gate insulating film, A method for manufacturing a Schottky source / drain MOSFET, comprising: forming an electrode layer on a gate insulating film; and patterning the electrode layer to form a gate electrode and source and drain lead electrodes.

請求項１において、
前記多結晶シリコン・ゲルマニウム層上にマスク層を形成し、当該マスク層にソース、ドレイン領域を露出するソース、ドレイン領域窓を形成し、前記マスク層上及びソース、ドレイン領域窓の多結晶シリコン・ゲルマニウム層上に前記金属層を形成し、前記熱処理により前記ソース、ドレイン領域に金属のジャーマノシリサイド層を形成することを特徴とするショットキーソース・ドレインＭＯＳＦＥＴの製造方法。In claim 1,
A mask layer is formed on the polycrystalline silicon / germanium layer, a source / drain region window exposing the source / drain region is formed on the mask layer, and a polycrystalline silicon / source / drain region window is formed on the mask layer. A method of manufacturing a Schottky source / drain MOSFET, wherein the metal layer is formed on a germanium layer, and a metal germanosilicide layer is formed in the source and drain regions by the heat treatment.