JP4644768B2

JP4644768B2 - 炭化シリコン（ＳｉＣ）トランジスタ

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Publication number: JP4644768B2
Application number: JP2000529756A
Authority: JP
Inventors: ミーテックバコウスキー，; ウルフグスタフソン，
Original assignee: Cree Inc
Current assignee: Wolfspeed Inc
Priority date: 1998-02-02
Filing date: 1999-02-02
Publication date: 2011-03-02
Anticipated expiration: 2019-02-02
Also published as: JP2002502127A; DE69941769D1

Description

【０００１】
この発明は絶縁ゲートを持ち、高電圧下で多数のスイッチングを行う、（ａ）ＭＩＳＦＥＴあるいは（ｂ）ＩＧＢＴの形態のＳｉCトランジスターに関連する。トランジスターは以下に記載する順番の通りに積層されたドレイン、ａ）ｎ型およびｂ）ｐ型、ｐ型の場合にはその上にｃ）高密度にドープされたｎ型緩衝層を有するかあるいはｄ）当該緩衝層が無い高密度にドープされた基板層、低密度にドープされたｎ型のドリフト層を有するトランジスタに関する。当該トランジスタはさらに、ラテラル方向に離隔した複数のユニットセル、それぞれのユニットセルは高密度にドープされたｎ型のソース領域層と、ソース領域層の上に形成されたソース、ソース領域層をドリフト層から分離しているｐ型のチャンネル領域層と、チャンネル領域層に隣接してソース領域層からドリフト層チャンネル領域層と隣接するユニットセルのソース領域層とまで伸びる絶縁層と、絶縁層の上に形成されてチャンネル領域層の絶縁層との接合部で電圧が加えられたときにソースからドレンに電子を移送するゲート電極、隣接する２つのユニットセルの中心間距離がトランジスタのユニットセルのラテラル方向の幅を規定する。
【０００２】
蓄積領域は例えば、Baligaの'Modern power device'（John Wiley & Sons、1996年）の369ページに規定されている。ＭＯＳＦＥＴなどの絶縁ゲートを持つＳｉトランジスターでは、ブロック電圧が比較的低いＳｉ装置の場合には、スイッチングに起因するパワー損失はほとんど無視することができるので、オン状態の抵抗を可能な限り低く抑えるように設計されている。更に、Ｓｉ装置の高いオン状態抵抗は高電圧装置を実現するためには障害となる。このような理由により、セルのピッチ、つまり隣接する二つのセルの中心間距離を出来るだけ短くすることによりパッキングの密度を増やして、同時にオン状態の抵抗を低減することが求められる。これはトレンチ型の装置では他の技術的限界が無いと仮定すれば可能である。しかしＤＭＯＳタイプの装置では、セル同士が近いと、隣接するセルのｐ−ベース領域層互間の鉛直方向の抵抗が増加するＪＦＥＴ効果によりオン状態抵抗が上昇する。ある決まったセルの幅に対して蓄積領域の幅を最大限にすることが求められている。これは蓄積領域幅のセルの全幅に対する比が増大するにつれてオン状態電圧が低下すると考えられているからである。
【０００３】
ＳｉＣのゲート制御トランジスター、例えばＭＯＳＦＥＴなどはＳｉよりもはるかに高い電圧で作動する可能性がある。これは所定の電圧（１Ｋｖ装置よりも２００倍低い）ではＳｉと比べドリフト領域の抵抗がはるかに低いことに起因している。しかし電圧の増加とともにスイッチングによる損失の重要性が高まる。特に高電圧下で多くのスイッチング行われる場合にはスイッチングに関連したパワー損失が半導体装置の性能と適応性を制限する可能性があるので、このようなＳｉＣのトランジスターではスイッチングによる損失について従来とは異なる新しい観点から十分に考慮するべきである。
【０００４】
発明の要約
この発明の目的は序論で書かれた絶縁ゲートを持つＳｉCのトランジスターであって、Ｓｉよりも優れたＳｉC の特性を利用して、多くののスイッチングによっても過大な損失を生じること無く高電圧下の作動を可能にするＳｉＣトランジスタを提供することである。
【０００５】
この目的は、それぞれのセルにおいて、絶縁層と接続したドリフト層の中の蓄積領域の幅とセルの幅を、トランジスタの総パワー損失が最小になり、かつ、所定のスイッチング周波数におけるトランジスタのパワー損失が導電に関連するパワー損失に対して一定の比率になるように選択することによって達成される。
【０００６】
この新しい設計方針のために、高電圧下で多くのスイッチングを行いつつ許容される程度にパワー損失が低減されたＳｉC のトランジスターを実現することが可能になる。導電によるパワー損失に対するトランジスタ内のパワー損失を許容される範囲内に収めるために、蓄積領域のラテラル方向の幅とセルのラテラル方向の幅の関係を変化させることはＳｉＣトランジスタにおいては全く新しい発想である。なぜなら、この目的のためには、ドーピング密度やその他のパラメータを変化させるのがより自然であると考えられていたに違いないからである。スイッチングに起因する損失について注目することなく特定のオン状態抵抗を低減することを目的として、一定のセル幅内で可能な限り蓄積領域の幅を大きくしてラテラル方向のセルの幅を小さくすることを行っていたＳｉトランジスタの分野においても、このような選択を行うことは知られていなかった。本発明の設計思想は、Ｓｉあるいはそれ以外の半導体装置に適用することが可能である。シリコンの場合には設計電圧の範囲が４．５ｋＶに制限されるが、後に論述するようにＳｉＣの場合は２５ｋＶ以上に対しても適用することができる。このようにこの設計手法は、ＳｉＣの場合に特に高電圧装置に適したものである。
【０００７】
本発明の好ましい実施例によると、前記蓄積領域のラテラル方向の幅とセルのラテラル方向の幅の関係は、導電とスイッチングに起因するトランジスタ内の総合パワー損失を低減し、所定のスイッチング周波数において総合パワー損失に対する導電とスイッチングに起因するパワー損失の比が所望の値になるように選択される。従来手法によるトランジスタの設計、つまり、一定のラテラル方向のセル幅に対して蓄積領域のラテラル方向幅を可能な限り広く取る設計では、スイッチング周波数が高い場合にはスイッチングに起因するパワー損失を導電によるパワー損失よりも低く抑えることは不可能であったが、本発明に基づいて蓄積領域のラテラル方向幅とラテラル方向のセル幅を選択することでこれが劇的に可能になった。
【０００８】
本発明の他の好ましい実施例によれば、蓄積領域のラテラル方向の幅は前記セルのラテラル方向の幅の半分以下である。このように、蓄積領域のラテラル方向の幅とラテラル方向のセル幅の比を小さくしてスイッチングによるパワー損失を所望の値以下に低減することはこの分野において全く新しい問題解決手法であり、この手法は高電圧下で高いスイッチ周波数におけるＳｉＣトランジスタの利用を過大なスイッチングによる損失なしに可能にする。このように、本発明は、たとえばラテラル方向のセル幅を増大させるときのように、可能であれば常に蓄積領域のラテラル方向幅を増大させることが自然に行われているＳｉ装置とは反対の方向を目指すものである。ＳｉＣ装置におけるドリフト層のドーピング濃度は、ＳｉＣの電気誘導特性がＳｉに比較して非常に高いために、Ｓｉの場合よりもはるかに（２桁以上）高濃度とすることができる。このことによってドリフト層に必要な幅を１桁小さくすることができ、オン状態電圧を３００分の１以下に低減することが可能になる。しかし、高濃度ドーピングとそのようにして低減された空間荷電領域は、空間電荷キャパシタンスがＳｉＣ装置の場合には非常に高い（Ｓｉの場合に比較すると１桁高い）ことを意味している。このキャパシタンスの値も又蓄積層の幅に比例するものである。スイッチング損失はミラーキャパシタンスにほとんど正比例しており、同じ電圧に対して設計されたもの同士を比較すれば、ＳｉＣトランジスタにおいてはスイッチング損失がＳｉトランジスタの場合よりもはるかに重要であることを意味している。さらに、ＳｉＣトランジスタのオン状態抵抗が非常に低いために、このキャパシタンスが低減されれば高電圧で高いスイッチング周波数に好適であることを示している。このことは、蓄積領域のラテラル方向幅を低減することで達成され、トランジスタのスイッチング損失が劇的に低減される。
【０００９】
蓄積層の幅を低減することによって生じるオン状態電圧の増加はドリフト層のドーピング密度に依存しており、ドリフト層のドーピング密度が高ければそれだけ犠牲は小さくなる。シミュレーションの結果は、ドーピング密度１０^１２cm^−２以上でこの設計手法の効果があることを示している。これは、Ｓｉで４．５ｋｖ以上、ＳｉC で２５ｋｖ以上の電圧ブロッキングに対応している。ドーピング密度が低いと、スイッチング損失がほとんど下がらずにオン状態抵抗が簡単に１００％増加する。反対に、ドリフト層のドーピング密度を上げるとオン状態電圧がわずかに増大するだけで、スイッチング損失は１桁低減される。例えば、ＳｉとＳｉＣ装置による１ｋＶ用ＭＯＳＦＥＴを対象にこの設計手法の有効性をシミュレーションによって比較した。ドリフト層のドーピングの程度と厚さだけが異なりその他は同一な構造についてのシミュレーションによれば、Ｓｉの１ｋＶ用ＭＯＳＦＥＴについてはスイッチ損失の低減とオン状態電圧の増加が５および２の比率であるのに対して、ＳｉＣの１ｋＶ用ＭＯＳＦＥＴの場合には１５と１．３の比率であった。ドーピング密度は、ＳｉとＳｉＣのＭＯＳＦＥＴについてそれぞれ２．１０^１４ｃｍ^−３および２．１０^１６ｃｍ^−３であった。４．５ｋｖ用ＳｉＣのＭＯＳＦＥＴ（ドーピング密度２．１０^１５ｃｍ^−３）の場合には、それぞれの比率は６と１．８である。この例によって装置の性能に与えるドリフト層のドーピング密での影響が明瞭に示されている。
【００１０】
本発明の他の好ましい実施例によれば、前記セルのラテラル方向幅２分の１は前記蓄積領域のラテラル幅に比較して非常に大きく、前方をブロックする状態において蓄積領域の下部に形成される空間チャージ領域のキャパシタンスが小さく、セルの２分の１幅よりも蓄積領域のラテラル方向の幅が大きいパワートランジスタの通常の状態に比較してスイッチ損失が非常に低減されることを示している。この実施態様を発展させた形態においては、ラテラル方向のセルの２分の１幅は蓄積領域の幅の２倍、３倍あるいは５倍以上であり、このことは従来のトランジスタとは全く反対で、高電圧下で高周波数切り替えを行うトランジスタにおいてスイッチング損失が非常に小さい結果となっている。
【００１１】
本発明の他の好ましい実施態様に従えば、前記ラテラル方向のセル幅は、従来の半導体製造技術に基づく、最大可能な飽和電流よりもトランジスタの飽和電流を小さくするためのラテラル方向のセルの最小幅よりもはるかに大きい。この分野の電力機器では、ＭＩＳＦＥＴおよびＩＧＢＴ型の装置の電流飽和特性を、基本セルの密度、より正確に言えばラテラル方向のセルの幅といわゆるセルのピッチ、を制御することが行われている。トランジスタを電流制約モードで使用するために特定の飽和電流密度を制御すべくラテラル方向のセル幅を選択する場合、ラテラル方向のセル幅と蓄積領域の幅の比を広い範囲にわたって変化させることができる。Ｓｉトランジスタの場合には、セルのピッチを増大させると共に蓄積領域のラテラル方向幅を増大させることが自然であるが、本発明のＳｉＣトランジスタの場合には、その代わりに蓄積領域のラテラル方向幅を一定にすることでスイッチング損失を低減することが行われる。従って、この種のトランジスタにおける飽和電流特性の利用は、本発明の設計手法を広い範囲にわたって可能にするものである。
【００１２】
本発明のさらに別の好ましい実施態様によれば、ラテラル方向のセルの幅は１０ミクロンあるいは３０ミクロンよりも大きい。ラテラル方向のセルの幅がこの程度の大きさであると、これらはそれぞれ５及び２ミクロン程度の大きさにすることができるので、ラテラル方向のセルの幅と蓄積領域のラテラル方向幅を広い範囲にわたって変化させることが可能である。
本発明のさらに別の好ましい実施態様によれば、トランジスタが予定するスイッチング周波数は１０^３Ｈｚ以上である。スイッチング周波数がこのレベルを超えると、１ｋＶ程度以上の高電圧への適用においては総パワー損失の大部分がスイッチング損失によって占められるために、ラテラル方向のセルの幅と蓄積領域のラテラル方向幅の関係を変化させることに意味がある。
【００１３】
本発明の他の好ましい実施態様では、スイッチング周波数が１０^４Ｈｚで有る。この周波数領域では従来設計によるトランジスタ、つまり蓄積領域のラテラル方向幅がラテラル方向のセルの半幅よりも大きい設計では、スイッチングによるパワー損失が導電による損失よりもはるかに大きいが、本発明に従って蓄積領域のラテラル方向の幅を小さくすることによってこれを顕著に低減することができる。
【００１４】
本発明の他の好ましい実施例によれば、ドリフト層のドーピング密度は１０^１５ｃｍ^−３以上である。本発明に基づくトランジスタの利点は、所定の蓄積領域のラテラル方向幅に対して空間電荷領域のキャパシタンスが高いためにこの種の高いドーピング密度において際立っていることである。
本発明に基づくトランジスタの上記以外の利点と好ましい実施態様は以下の記載及びその他の従属請求項によって理解されるものである。
【００１５】
図の説明
図１は、本発明の設計手法に従って製造されたトレンチ型ＩＧＶＴの横断面を示す概念図である。
図２は、本発明の設計手法に従って製造されたプラナー型ＭＩＳＦＥＴの横断面を示す概念図である。
図３は、本発明の好ましい実施例に基づくゲートのコントロール型トランジスターの一部の横断面を表す概念図である。
図４は、図1ないし図3に示したトランジスタにフォワードブロッキング方向に印加した電圧と電流密度と、トランジスタのラテラル方向のセルの幅が異なる２種類、を表すものである。
図５は、従来技術に従って設計されたトランジスタと本発明に従って設計されたトランジスタの、スイッチング周波数に対する総損失を表すグラフである。
図６は、本発明について説明するために、本発明に基づくトランジスタの一部の断面と空間電荷蓄積領域のキャパシタンスを示すものである。
【００１６】
発明の詳細な説明
図１に、本発明の第１の好ましい実施例に基づくＳｉＣを使用したＩＧＢＴを示す。ただし、図に示した装置の層厚と領域の厚さは図面として明瞭に示すことができるように選択されたものであることに注意する必要がある。この装置は、以下に述べる順序で積層された積層構造を有する：ドレン接点１、高密度ドーピングを施したｐ型基板層２、高密度ドープを施したｎ型緩衝層３、低密度ドーピングを施したｎ型ドリフト層４である。ドリフト層のドーピング密度は、典型的には１０^１５から１０^１６ｃｍ^−３であり、基板層と緩衝層については５×１０^１８から５×１０^２０ｃｍ^−３である。ドリフト層４の上にはｐ型のベース層５が形成されている。さらに、基板層５の一部の領域の上にはｎ型の高密度ドープされた層６が形成されているが、他の層がエピタキシャル成長によって製造されるのに対して、この層はイオン注入とそれに続くアニーリングによって製造される。ソース電極７がソース領域層６の上部に設けられ、ｐ型のベース層にも接続される。
【００１７】
実質的に鉛直なトレンチ８がベース層と少なくともドリフト層とに形成される。底部９と実質的に鉛直な壁面１０は、サーマルオキサイド（ＳｉＯ_２）またはＡｌＮのような内部絶縁層１１と、外部ゲート金属層１２からなる２つの層から形成される。この種の装置とその昨日は既知であり、以下のように要約される。
【００１８】
ゲート電極１２に閾値以上の正の電位が印加されると、ベース層５の当該ベース層とトレンチ壁面の絶縁層１１との間の位置に導電性のインバージョンチャンネルが形成される。つまり、電子はソース領域層からドリフト層に続いてドレンに流れる。しかし、同時に、基板層から緩衝層とドリフト層に正孔が放出され、ベース層に移動した後に余剰電子と結合する。いわゆる蓄積層１３がドリフト層内の絶縁層の下部に形成される様子が示されている。蓄積層のラテラル方向の幅は装置のオン状態抵抗に影響を与え、蓄積領域のラテラル方向の幅が大きいほどオン状態抵抗は小さい。しかし、既に述べたように、オン状態抵抗はＳｉＣに関しては、Ｓｉに比較して同じ電圧のために必要となるドーピングレベルが２桁高いために蓄積層のラテラル方向の幅を小さくすることがオン状態抵抗の増加に結びつかない。
図１に示した装置は、トランジスタに通電されるスイッチング周波数が１ｋＨｚ以上である発電施設のコンバーターに使用することができる。スイッチング周波数の上昇に伴ってスイッチング損失が増大し、高い周波数においては導電によるパワー損失よりも大きくなるために本発明が一層効果的になる。
【００１９】
図１に示したトランジスタは従来技術による設計手法とは異なる設計手法によって設計されたものである。トランジスタは、ラテラル方向に離隔したＭＯＳＦＥＴまたはＩＧＢＴユニットのセル１６と、隣接するユニットセルの中心間距離、ここでは２つの隣接する蓄積領域１３の中心間距離、はトランジスタのユニットセルのラテラル方向の幅Ｗ_ｃである。蓄積領域Ｗ_ａのラテラル方向の幅がラテラル方向のセルの幅Ｗ_ｃよりもはるかに小さい様子が図示されている。ｐ型ベース層のラテラル方向の幅Ｗ_ｐｂは、蓄積領域のラテラル方向の幅よりも広いということも明らかである。この点は、特定のセルピッチＷ_ｃに対して蓄積領域のラテラル方向の幅Ｗ_ａを可能な限り大きくしてトランジスタのオン状態抵抗を小さく抑えようとする従来技術とは明らかに異なる。この選択については、以下において図４ないし図６を参照しながらより詳細に記述することにする。
【００２０】
図２は、本発明の他の好ましい実施例に基づくトランジスタを示すものであり、図に示したトランジスタは緩衝層を有しておらず、基板層が高密度にｎドープされており、プラナー型であり鉛直方向のチャンネルの代わりにラテラル方向のチャンネルを有する点において図１に示した実施例とは異なっている。このＭＩＳＦＥＴの図１に示したものと同じ層には前記と同じ番号を付した。このトランジスタでは、ベース層５は低密度ドープｐ型チャンネル領域層１４とイオン注入によって作られたｐウエルに分割されている。層１４は、アニーリング中に層１５からＡｌやＢのｐ型の注入拡散をおこなうことによって製造することができる。本発明に基づく設計手法がこの場合にどのように使用されるかは、製造技術の観点からはｐウエルのラテラル方向の幅よりもはるかに大きな幅の蓄積領域を製造することが可能であるにもかかわらず、蓄積領域１３のラテラル方向の幅Ｗ_ａがｐ型ウエルのラテラル方向の幅Ｗ_ｐｂよりも小さいことに示されている。
【００２１】
図１に示したトランジスタにおいて蓄積領域のラテラル方向の幅がトランジスタのラテラル方向のセルの幅のおよそ１０分の１であることが図３に示されている。蓄積領域のラテラル方向の幅は約２ｍ、セルピッチは２０ｍである。セルのピッチが同じ従来技術のＳｉトランジスタ装置の場合には、蓄積領域のラテラル方向幅は通常ラテラル方向のセル幅の半分よりもはるかに大きい。
【００２２】
図４は、図１及び図２に示したトランジスタの電流密度（Ｊ_Ｄ）が、ドレンとソース間の電位差Ｖ_ＤＳによってどのように変化するかを、ゲート電位を一定にして、２つの異なるピッチ、つまり小さいピッチａと大きなピッチｂについて示したものである。ピッチを代えることによって飽和電流密度Ｊ_Ｄが変化し、ピッチが小さいほど飽和電流密度が大きいことが示されている。ピッチが小さいと、さらに、曲線の線形部分１７によって示される装置のオン状態での抵抗が小さい。Ｓｉトランジスタにおいてはオン状態抵抗はＳｉＣに比較してはるかに大きいために、パワー損失を許容される値以下にするためにはピッチを可能な限り小さく抑えることが必要であった。しかし、ＳｉＣトランジスタの場合には、同じ電圧におけるドリフト層のオン状態抵抗はＳｉの場合に比較してはるかに小さく、そのためにピッチを小さくする要請は重要でなく、飽和電流密度に関するこの種の装置の特性を有効に使用することができる。したがって、所定の飽和電流密度を得るためにピッチを適宜選択する自由度は大きい。このことは、ピッチを大きくして蓄積領域のラテラル方向の幅とセルのラテラル方向の幅の関係を広い範囲で変化させることができることを意味している。
【００２３】
ＳｉＣ装置においては、高電圧と低いオン状態抵抗に起因して、スイッチング損失は、Ｓｉ装置の場合よりも重要になる。ＳｉＣトランジスタのドリフト層のドーピング密度はＳｉの場合よりも２桁高く、所定の電圧をブロック状態に維持するために必要なＳｉの厚さは、ＳｉＣの場合にはＳｉの場合の１０分の１で済むことを意味している。したがって、空間電荷蓄積領域の厚さＷ_ＳＣは、ＳｉＣの場合には１０分の１である。しかし、蓄積領域１３に由来するドリフト層のキャパシタンスＣ_ＳＣは、Ｗ_ＳＣに反比例しており、蓄積領域のラテラル方向の幅が一定であれば、ＳｉＣのキャパシタンスはＳｉのキャパシタンスの１０倍であることを意味している。さらに、スイッチング損失は、蓄積領域のラテラル方向の幅に実質的に比例するミラーキャパシタンスに概略比例している。すなわち、ＳｉＣトランジスタにおいては蓄積領域のラテラル方向の幅を低減することが、（同じ設計電圧の）Ｓｉ装置の場合よりもはるかに大幅にスイッチング損失を低減することにつながり、ＳｉＣトランジスタのオン状態抵抗が小さいことを考慮すれば、この種のトランジスタの層損失の劇的な低減をもたらすことを意味している。
【００２４】
図５は、従来設計によるブロッキング電圧が４．５ｋＶ、電流密度１００Ａ／ｃｍ^２、ピッチ５０ｍ、蓄積領域のラテラル方向幅がベース層のラテラル方向幅の５倍のＭＯＳＦＥＴにおける層損失Ｅ（曲線ａ）と、蓄積領域のラテラル方向幅はベース層のラテラル方向幅の１０分の１に過ぎない本発明による場合の（曲線ｂ）を表すものである。従来のトランジスタの場合には、数百ヘルツ以下の周波数範囲では本発明によるトランジスタよりも総損失がわずかに小さいが、１０^３ヘルツ以上の周波数範囲では蓄積領域下部の空間電荷蓄積領域（図６における１８）のキャパシタンスＣ_ＳＣに依存するスイッチング損失が顕著になるために、本発明による装置のほうが総損失が少ない。スイッチング周波数が１０^４Ｈｚでは、総損失は３５ｋＷに対して１０ｋＷであり、大きな改善が見られる。本発明による設計手法はブロック電圧が１ないし１０ｋＶまたはそれ以上であって、スイッチング周波数が１ｋＨｚ以上のトランジスタに最も好適に利用される。
本発明はもちろん前述の好ましい実施態様に限定されるものではなく、当業者にとっては、添付の請求範囲に記載された内容に基づいて本質的に乖離することなく多くの変更例が自明である。
【００２５】
請求の範囲に記載された層の数は最小限の層数を示すのもであるから、装置にさらに層を追加すること、あるいは、層を領域に分けてドーピング密度を変化させる等の方法によって層をさらに分割することも本発明の範囲に含まれる。
【００２６】
本明細書において「基板層」とは、該当する層のドレンに最も近い層であるが、本技術分野の厳密な用語とは異なり、その層から成長を開始させるという意味での基板ではない。
「ＳｉＣトランジスタ」と称したときは、接点や絶縁層等のトランジスタの一部がＳｉＣ以外の材料からなるものを排除する意味ではない。
【００２７】
ＭＩＳＦＥＴはＭＯＳＦＥＴの構造を有するが、ＯでなくＩの文字が表すように、ゲート絶縁層が酸化物層ではなくＡｌＮのような材料から構成されている。
【００２８】
上記の装置設計に関する記述は、線形あるいは線状セルのトポロジーに基づくものである。当業者にとっては本発明がこのようなセル配置に限定されるものではないことは明らかである。線形設計と等価なあらゆる定型的または不定形のセル形状を同様に取り扱うことができる。線形以外のトポロジーとは、たとえば単位面積あたりの合計チャンネル幅の比率が同じであるものである。請求範囲の記載は線形セルのトポロジーに基づいて記載されるが、単位面積あたりの合計チャンネル幅、チャンネル長、ドーピング密度等が同じ等価な線状配置にも適用される。
【図面の簡単な説明】
【図１】図１は、本発明の設計手法に従って製造されたトレンチ型ＩＧＶＴの横断面を示す概念図である。
【図２】図２は、本発明の設計手法に従って製造されたプラナー型ＭＩＳＦＥＴの横断面を示す概念図である。
【図３】図３は、本発明の好ましい実施例に基づくゲートのコントロール型トランジスターの一部の横断面を表す概念図である。
【図４】図４は、図1ないし図3に示したトランジスタにフォワードブロッキング方向に印加した電圧と電流密度と、トランジスタのラテラル方向のセルの幅が異なる２種類、を表すものである。
【図５】図５は、従来技術に従って設計されたトランジスタと本発明に従って設計されたトランジスタの、スイッチング周波数に対する総損失を表すグラフである。
【図６】図６は、本発明について説明するために、本発明に基づくトランジスタの一部の断面と空間電荷蓄積領域のキャパシタンスを示すものである。

Claims

絶縁ゲートを有し、（ａ）ＭＩＳＦＥＴあるいは（ｂ）ＩＧＢＴの形態のＳｉCトランジスタでさらに、記載の順番に積層されたドレイン、ａ）ｎ型およびｂ）ｐ型、ｐ型の場合にはその上にｃ）高密度にドープされたｎ型緩衝層（３）を有するかあるいはｄ）当該緩衝層が無い高密度にドープされた基板層（２）、低密度にドープされたｎ型のドリフト層（４）を有し、さらに、ラテラル方向に離隔した複数のユニットセル（１６）、それぞれのユニットセルは高密度にドープされたｎ型のソース領域層（６）と、ソース領域層の上に形成されたソース（７）、ソース領域層をドリフト層から分離しているｐ型のチャンネル領域層（５、１４）と、チャンネル領域層に隣接してソース領域層からドリフト層とチャンネル領域層と隣接するユニットセルのソース領域層とまで伸びる絶縁層（１１）と、絶縁層の上に形成されたゲート電極（１２）であって、電圧が加えられたときにソースからドレインに電子を移送するためチャンネル領域層の絶縁層との接合部において広がる伝導反転チャネルを形成するためのゲート電極（１２）を有し、隣接する２つのユニットセルの中心間距離（Ｗ_ｃ）がトランジスタのユニットセルのラテラル方向の幅を規定するトランジスタであって、
それぞれのセルの絶縁層に接続したドリフト層の領域として規定される蓄積領域（１３）の幅（Ｗ_a）とラテラル方向のセル幅が、トランジスタが設計された所定のスイッチング周波数とオン状態電圧の条件の下で、トランジスタの総合パワー損失を最小限にし、スイッチングに起因するトランジスタのパワー損失が導電に関連するパワー損失に対して一定の比率になるように選択されており、
該ラテラル方向のセル幅（Ｗ_ｃ）の半分が該蓄積領域（１３）の横方向幅（Ｗ_ａ）の２倍より大きいように選択されており、かつ該ラテラル方向のセルの幅（Ｗ_ｃ）は３０μｍよりも大きい
ことを特徴とするＳｉＣトランジスタ。
前記ラテラル方向のセルの幅（Ｗ_ｃ）の半分は、前記蓄積領域（１３）のラテラル方向の幅（Ｗ_ａ）の３倍よりも大きいことを特徴とする請求項１に記載のＳｉＣトランジスタ。
前記ラテラル方向のセルの幅（Ｗ_ｃ）の半分は、前記蓄積領域（１３）のラテラル方向の幅（Ｗ_ａ）の５倍よりも大きいことを特徴とする請求項１に記載のＳｉＣトランジスタ。
前記ドリフト層（４）のドーピング密度が１０^１３ｃｍ^−３以上であることを特徴とする請求項１ないし請求項３のいずれかに記載のＳｉＣトランジスタ。
前記ドリフト層（４）のドーピング密度が１０^１５ｃｍ^−３以上であることを特徴とする請求項１ないし請求項４のいずれかに記載のＳｉＣトランジスタ。