JP4638467B2 - 半導体情報処理装置 - Google Patents
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Description
前記した不揮発性メモリ、およびそれを用いたメモリカード、情報処理装置、ならびに不揮発性メモリのソフトウェアライトプロテクト制御方法によれば、たとえば一括電気的消去および書き込み可能なFlashメモリの最終アドレスをライトプロテクト保存レジスタとしてアトリビュート領域で設定し、このライトプロテクト保存レジスタにライトプロテクトを行いたいエリアのアドレスをライトする。
図1は本発明の一実施の形態である不揮発性メモリを用いたメモリカードを示す構成図、図2は本実施の形態におけるソフトウェアライトプロテクト設定のフローチャート、図3はライトプロテクト情報転送のタイムチャート、図4はライトプロテクト情報転送を説明するブロック図、図5はメモリカードのアドレスマップを示す説明図、図6はライトプロテクト制御のフローチャート、図7はライトプロテクト判定回路を示す構成図、図8はライトプロテクト制御のタイムチャート、図9はライトプロテクト制御を説明するブロック図、図10は本実施の形態のメモリカードを用いたシステム構成図である。
図11は本発明の他の実施の形態である不揮発性メモリを用いたメモリカードを示す構成図である。
図12は本発明のさらに他の実施の形態である不揮発性メモリを用いたメモリカードを示す構成図である。
図13は本発明のさらに他の実施の形態である不揮発性メモリを用いたメモリカードを示す構成図である。
図14は本発明のさらに他の実施の形態である不揮発性メモリを用いたメモリカードを示す構成図である。
図15は本発明のさらに他の実施の形態である不揮発性メモリを用いたメモリカードにおけるライトプロテクト制御のフローチャート、図16はライトプロテクト制御のタイムチャートである。
図17は本発明のさらに他の実施の形態である不揮発性メモリを用いた半導体メモリを示す構成図である。
2,2a〜2d Flashメモリ(不揮発性メモリ)
3 リセットIC
4,4a〜4d カードコントローラ
5,5a〜5d ライトプロテクト保存レジスタ
6,6a〜6d ライトプロテクトレジスタ
7 リセット部
8 アドレス制御部
9 Flashメモリコントロール信号発生部
10 ソフトウェアリセットレジスタ
11 レジスタコントロール部
12 ライトプロテクト領域判定部
13 データ制御部
14 大小判別回路
15 カードインタフェース
16 CPU
17 RAM
18 ROM
19 プリンタ
20 ハードディスク
21 フロッピー(登録商標)ディスク
22 不揮発性メモリ
23 ライトプロテクトレジスタ
24 ライトプロテクト領域判定部
25 ライト制御部
26 半導体メモリ
Claims (5)
- ライトプロテクトアドレス情報を格納するためのライトプロテクトレジスタを有する、フラッシュメモリが搭載されたフラッシュメモリカードであって、前記ライトプロテクトレジスタのデータに基づき、外部的に供給されたアドレスが、ライトプロテクト範囲内か否かを判定するよう動作可能なフラッシュメモリカードと、
前記フラッシュメモリカードに結合されるカードインターフェースと、
前記カードインターフェースを介して結合される中央演算装置
とを備えた半導体情報処理装置であって、
前記フラッシュメモリには、ソフトウェアライトプロテクト機能が提供されておらず、
前記フラッシュメモリカードが、前記ライトプロテクトレジスタを有する制御回路を含み、
前記フラッシュメモリは、情報格納領域を含み、該フラッシュメモリに外部的に接続される前記制御回路からの要求に応答して該情報格納領域にアクセスするよう動作可能であり、これにより、前記制御回路からの読み出し要求に応答して、格納された情報が前記制御回路に対して出力されることとなり、及び、前記制御回路からの書き込み要求に応答して、前記制御回路から供給された情報が格納されることとなり、前記情報格納領域は、前記フラッシュメモリカードに関する情報を記録するための第1領域と、前記制御回路からの前記書き込み要求に応答して、前記中央演算装置から供給された情報を格納するための第2領域とを含み、前記第2領域内のライトプロテクトの対象とされる部分領域を指定するライトプロテクトアドレス情報を前記第1領域が格納しており、
前記制御回路は、前記フラッシュメモリカードのリセット動作中に前記フラッシュメモリに対して、前記第1領域に格納された前記ライトプロテクトアドレス情報を前記ライトプロテクトレジスタ内へと読み出すための読み出し要求を発行し、前記フラッシュメモリカードの該リセット動作の後に、前記中央演算装置から供給される情報の格納要求に応答して、前記情報の格納要求と共に供給される前記フラッシュメモリ内の前記第2領域を指定したアドレス情報と、前記ライトプロテクトアドレス情報とを前記制御回路が比較して、該第2領域を指定したアドレス情報が、前記第2領域内のライトプロテクトの対象とされる前記部分領域内に該当するか否かを判定し、
該当する場合には、前記制御回路が、前記フラッシュメモリに対して、書き込みのセットアップ状態をリセットするコマンドを送り、
該当しない場合には、前記制御回路が、前記フラッシュメモリに対して、前記中央演算装置から供給された情報を書き込み、及び、
前記カードインターフェースを介して結合された前記フラッシュメモリカードと、前記中央演算装置に接続された他の装置とを含めたシステム全体としてのソフトウェアライトプロテクト動作を、前記中央演算装置が実施し、前記半導体情報処理装置のユーザが、前記フラッシュメモリの前記ライトプロテクト範囲を、該システム全体に合わせて設定可能であることからなる、半導体情報処理装置。 - ライトプロテクトアドレス情報を格納するためのライトプロテクトレジスタを有する、フラッシュメモリが搭載されたフラッシュメモリカードであって、前記ライトプロテクトレジスタのデータに基づき、外部的に供給されたアドレスが、ライトプロテクト範囲内か否かを判定するよう動作可能なフラッシュメモリカードと、
前記フラッシュメモリカードに結合されるカードインターフェースと、
前記カードインターフェースを介して結合される中央演算装置
とを備えた半導体情報処理装置であって、
前記フラッシュメモリには、ソフトウェアライトプロテクト機能が提供されておらず、
前記フラッシュメモリカードが、前記ライトプロテクトレジスタを有する制御回路を含み、
前記フラッシュメモリは、情報格納領域を含み、該フラッシュメモリに外部的に接続される前記制御回路からの要求に応答して該情報格納領域にアクセスするよう動作可能であり、これにより、前記制御回路からの読み出し要求に応答して、格納された情報が前記制御回路に対して出力されることとなり、及び、前記制御回路からの書き込み要求に応答して、前記制御回路から供給された情報が格納されることとなり、前記情報格納領域は、前記フラッシュメモリカードに関する情報を記録するための第1領域と、前記制御回路からの前記書き込み要求に応答して、前記中央演算装置から供給された情報を格納するための第2領域とを含み、前記第2領域内のライトプロテクトの対象とされる部分領域を指定するライトプロテクトアドレス情報を前記第1領域が格納しており、
前記制御回路は、前記フラッシュメモリカードのリセット動作中に前記フラッシュメモリに対して、前記第1領域に格納された前記ライトプロテクトアドレス情報を前記ライトプロテクトレジスタ内へと読み出すための読み出し要求を発行し、前記フラッシュメモリカードの該リセット動作の後に、前記中央演算装置から供給される情報の格納要求に応答して、前記情報の格納要求と共に供給される前記フラッシュメモリ内の前記第2領域を指定したアドレス情報と、前記ライトプロテクトアドレス情報とを前記制御回路が比較して、該第2領域を指定したアドレス情報が、前記第2領域内のライトプロテクトの対象とされる前記部分領域内に該当するか否かを判定し、
該当する場合には、前記制御回路が、前記フラッシュメモリに対して、少なくとも1つの無効コマンドのうちの1つのコマンドを送り、
該当しない場合には、前記制御回路が、前記フラッシュメモリに対して、前記中央演算装置から供給された情報を書き込み、
前記無効コマンドは、予め設定されているコマンドを除いた無効なコマンドを表しており、前記制御回路によって前記フラッシュメモリに対して少なくとも1つの前記無効コマンドのうちの1つのコマンドが送られた時には、前記フラッシュメモリ対する情報の書き込みが実施されず、及び、
前記カードインターフェースを介して結合された前記フラッシュメモリカードと、前記中央演算装置に接続された他の装置とを含めたシステム全体としてのソフトウェアライトプロテクト動作を、前記中央演算装置が実施し、前記半導体情報処理装置のユーザが、前記フラッシュメモリの前記ライトプロテクト範囲を、該システム全体に合わせて設定可能であることからなる、半導体情報処理装置。 - 前記他の装置が、RAM、ROM、プリンタ、ハードディスク、及びフレキシブルディスクを含む、請求項1又は2に記載の半導体情報処理装置。
- 前記ライトプロテクト範囲を、前記フラッシュメモリの先頭から任意に設定可能であるか、前記フラッシュメモリの最終から任意に設定可能であるか、又は前記フラッシュメモリの任意の範囲にわたって任意に設定可能であることからなる、請求項1又は2に記載の半導体情報処理装置。
- 前記ライトプロテクト範囲が、2セクタ単位であるか、又はブロック単位である、請求項1又は2に記載の半導体情報処理装置。
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---|---|---|---|
JP2007120717A JP4638467B2 (ja) | 2007-05-01 | 2007-05-01 | 半導体情報処理装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01246638A (ja) * | 1988-03-29 | 1989-10-02 | Fujitsu Ltd | 書込み命令の領域誤り判定方式 |
JPH02121045A (ja) * | 1988-10-31 | 1990-05-08 | Nec Corp | アクセスプロテクト機能を有するマイクロプロセッサ |
JPH02157988A (ja) * | 1988-12-12 | 1990-06-18 | Hitachi Ltd | Icカードにおけるコマンド処理方法 |
JPH02282847A (ja) * | 1989-04-25 | 1990-11-20 | Fujitsu Ltd | パソコンにおけるメモリ保護方式 |
-
2007
- 2007-05-01 JP JP2007120717A patent/JP4638467B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH01246638A (ja) * | 1988-03-29 | 1989-10-02 | Fujitsu Ltd | 書込み命令の領域誤り判定方式 |
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JPH02282847A (ja) * | 1989-04-25 | 1990-11-20 | Fujitsu Ltd | パソコンにおけるメモリ保護方式 |
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