JP4637665B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関するものである。

従来、ＩＣチップが半導体基板上に実装されてなるＩＣパッケージなどの半導体装置を製造する場合、当然、ＩＣチップを半導体基板の表面に載置する実装工程が具備されている。そして、この実装工程での実装条件（加圧力、加熱量など）については、予め、経験値または実験値などにより決定されており、これらの値が正しいか否かの判断については、初期のテスト段階で行われていた。

ところで、半導体実装分野ではなく、部品実装分野では、後行程の検査データを前工程の条件にフィードバックするシステムが提案されている（例えば、特許文献１参照）。
特開平６−１１２２９５号公報

しかし、半導体実装分野では、初期のテスト段階での半導体装置についてだけ検査が行われるとともに、この検査結果データだけが実装条件に反映されていた。すなわち、実際に製造される製品に対しては、検査が行われておらず、例えば半導体基板の品質にばらつきがあると、実装条件が最適とはならず、したがって不良品が発生する割合が高くなり、特に、製造ロットが異なる場合には、不良品の発生割合が高くなりやすいという問題がある。

そこで、本発明は、実装工程での不良品の発生を、極力、抑制し得る半導体装置の製造システムを提供することを目的とする。

上記課題を解決するため、本発明は、被実装部材に部品を実装して半導体装置を得る実装工程と、前記実装工程で得られた半導体装置の検査を行う検査工程とを有する半導体装置の製造方法において、
前記実装工程の手前に前記被実装部材ごとに内部状態を検査して評価を行う評価工程を設けるとともに、
前記評価工程で得られた評価データと当該被実装部材に係る設計データと前記実装工程における現在の実装条件とに基づき、前記評価データを得た前記被実装部材に前記現在の実装条件で部品を実装した際に、前記被実装部材に発生する内部応力の分布をシミュレーションにて解析する解析工程を設け、
且つ前記解析工程で得られた前記内部応力の分布に基づいて、前記内部応力の分布の発生を抑制する実装条件を求め、前記求めた実装条件を用いて前記実装工程にて前記被実装部材に部品を実装するようにしたものである。

また、前記解析工程で得られた前記内部応力の分布を前記検査工程に入力して検査に反映させるようにしたものであっても良い。

また、検査工程で得られた検査結果データを実装工程に入力して実装条件に反映させるようにしたものであっても良い。

また、前記事前評価データが、少なくとも、配線層の厚さ、配線層の幅、絶縁膜の厚さ、および配線の断線の有無とするものであっても良い。

さらに、設計データが、少なくとも、配線層の厚さ、配線層の幅、および絶縁膜の厚さとするものであっても良い。
また、上記実装工程での実装条件として、前記内部応力の大きさに応じて加圧力、加熱温度を変更しても良い。

上記の各構成によると、実装工程の手前に、被実装部材を事前に評価する評価工程を設けるとともに、この事前評価データおよび設計データ並びに実装条件を用いて、実装時に被実装部材に発生するダメージをシミュレーションにて求めるとともに、この求められたダメージを実装条件に反映させてダメージの発生を抑制（回避）し得るようにしたので、テスト段階ではなく、実際の製造のために連続して供給される被実装部材ごとに最適な実装条件を適用することができ、したがってたとえ被実装部材ごとに品質にばらつきがある場合でも、不良品の発生を極力なくすことができる。すなわち、製品の歩留まりの向上を図ることができる。また、検査工程にダメージのデータを入力するようにしたので、ダメージの発生しそうな箇所に着目して、若しくは優先的に検査を行うことができ、したがってさらなる品質の向上を図ることができる。

さらに、検査工程で得られた製品の検査結果データが、実装工程にフィードバックされるため、不良品の発生を、より一層防止することができる。

［実施の形態］
以下、本発明の実施の形態に係る半導体装置の製造方法（以下、半導体装置の製造システムと称す）を、図１および図２に基づき説明する。

本実施の形態における半導体装置の製造システムとしては、例えばフリップチップ型のＩＣチップを半導体基板に実装して成る半導体装置を製造する場合について説明するとともに、特に、その実装工程に着目して説明する。

すなわち、この半導体装置の製造システムには、シリコンウエハから多数のフリップチップ型のＩＣチップを得る工程（図示しないが、ウエハに電子回路を形成した後、切断し、そしてスタッドバンプを接合するまでの多数の工程から成る）と、絶縁膜を介して多層の配線層が形成されるとともに表面に所定の電極部が形成された半導体基板を得る工程（図示しないが、多くの工程から成る）と、この半導体基板（被実装部材の一例）の電極部にＩＣチップ（部品の一例）のバンプを接合して実装を行い半導体装置を得る実装工程１と、この実装工程１で得られた半導体装置の非破壊検査を行う検査工程２と、この検査工程２で検査が行われて合格した半導体装置に樹脂封止を行い最終製品を得るための工程（図示しないが、パッケージ工程、最終検査工程などから成る）とが具備され、さらに実装工程１の手前には、半導体基板の非破壊検査を行いその内部状態を事前に評価する評価工程３が設けられるとともに、この評価工程３で得られた事前評価データおよびその半導体装置の設計データ並びに現在の実装条件を用いて実装した際に内部に発生するダメージをシミュレーションして解析する解析工程４が設けられたものである。

しかも、上記解析工程４で得られた内部ダメージの解析データが実装工程１に入力されて内部ダメージが発生するのを抑制するように実装条件が変更されるとともに、この解析データが検査工程２にも入力されて、内部ダメージが発生する箇所に着目して、またはその箇所を優先的に検査するようにされている。すなわち、ダメージの解析データが実装工程１および検査工程２に入力されて、実装条件の変更および検査に反映される。

上記評価工程３では、半導体基板における実際の少なくとも配線層の厚さ、配線の幅、絶縁膜の厚さ、配線の断線の有無、絶縁膜でのクラックの有無、層間剥離の有無などの検査が非破壊検査にて行われ、事前に、実装が行われる半導体基板についての評価が行われる。この事前評価データ（配線層の厚さ、配線の幅、絶縁膜の厚さ、配線の断線の有無、絶縁膜でのクラックの有無、層間剥離の有無に加えて、断線、クラック、層間剥離の個数なども含まれる）により、半導体基板１個ずつの品質データ、すなわち半導体装置の品質のばらつきを知ることができる。

また、解析工程４においては、上記評価工程３で得られた事前評価データおよび当該評価に係る半導体基板の設計データ（例えば、配線層の厚さ、配線の幅、絶縁膜の厚さなどである）が入力され、そして現在の実装条件でＩＣチップが実装された場合に、半導体基板の内部にどの程度のダメージが、例えばどの程度の内部応力が発生するのかがシミュレーションにて解析される。

この解析工程４で得られた解析データが実装工程１に入力されて（フィードフォワードされて）、内部ダメージが発生しないように、実装条件の変更が行われる。
例えば、図２の（ａ）に示すように、シミュレーションにて内部の応力分布が求められ、この応力の大きさ［（ｂ）に示す模様にて大きさ（高い、低い）を示す］に応じて、例えばＩＣチップの加圧力、加熱温度、両者の平行度などが適正値となるように変更（調節）される。具体的には、接合のための投入エネルギーが一定値となるようにされており、例えばダメージに大きい影響を及ぼす超音波によるエネルギーが減らされるとともに、その減らされた分だけ、加圧によるエネルギーが増加される。

また、この解析工程４で得られた内部ダメージの解析データが検査工程２に入力されて、その弱い箇所について、詳しくまたは優先的に検査が行われる。
そして、上記検査工程２で検査された半導体装置の検査結果データが実装工程１に入力されて（フィードバックされて）、さらにその実装条件がより最適となるように変更（調節）される。

なお、上記実装工程１には実装機が、検査工程２には非破壊検査装置が、評価工程３には、やはり非破壊検査装置が、また解析工程４には解析用ソフトウエアが具備されたコンピュータ装置がそれぞれ設けられている。

次に、概略的な実装手順について説明しておく。
すなわち、製造された半導体基板がまず評価工程３にて事前に検査されて、例えば配線層の厚み、配線の幅などがエリプソメータで、また断線、クラックなどがやはりエリプソメータで、さらにダメージがある場合には、その大きさ、個数などが超音波探傷器（または、レーザ方式の探傷器）により検出されて事前評価が行われる。

この事前評価データおよび当該半導体基板の設計データ並びに実装工程１での実装条件（加圧力、超音波による加熱温度など）が解析工程４に入力され、ここで、この実装条件にて半導体基板にＩＣチップが実装（接合）された場合に発生する内部ダメージがシミュレーションにて求められる。例えば、図２に示すような応力分布として求められる。

この応力分布が求められると、その弱い箇所にダメージが発生するのを抑制（回避）するように、実装条件が変更される。例えば、応力が大きい部分については、影響が大きい超音波による接合エネルギー量が減らされるとともに、その減らされた分だけ、加圧による接合エネルギー量が増やされる。

このようにして得られた半導体装置が検査工程２に送られ、ここで、非破壊検査が行われる。この検査においては、上記解析工程４で得られた解析データが入力され、一番、応力が高い部分に着目してまたは優先的に検査が行われる。すなわち、検査精度の向上が図られる。

そして、さらに、この検査結果データは上記実装工程１にフィードバックされて、製品の品質に悪影響を及ぼさないように、実装条件が変更される。
このように、実際の製品として半導体装置を得る際の実装工程１の手前に、半導体基板を事前に評価する評価工程３を設けるとともに、この事前評価データおよび設計データ並びに実装条件を用いて、実装時に半導体基板の内部に発生するダメージ（内部応力）をシミュレーションにて求めるとともに、この求められた内部ダメージに基づき実装条件を変更するようにしたので、実際の製造に際し、連続して供給される半導体基板ごとに最適な実装条件を適用することができ、したがってたとえ半導体基板ごとに品質にばらつきがある場合でも、不良品の発生を極力減らすことができる。すなわち、製品の歩留まりの向上を図ることができる。また、検査工程にダメージのデータを入力するようにしたので、ダメージの発生しそうな箇所に着目して、若しくは優先的に検査を行うようにしているので、さらなる品質の向上を図ることができる。

さらに、検査工程２で得られた製品の検査結果データが、実装工程１にフィードバックされているため、不良品の発生を、より一層防止することができる。
ところで、上記実施の形態においては、被実装部材として半導体基板を、部品としてＩＣチップである場合について説明したが、例えば被実装部材としてＩＣチップ本体を、部品としてスタッドバンプである場合にも適用することができる。すなわち、フリップチップ型のＩＣチップを製造する工程にも、上述した評価工程および解析工程を具備させて、ＩＣチップ本体の事前評価データおよびその設計データ並びに実装条件に基づきＩＣチップ本体にバンプを実装（接合）する際の内部に発生するダメージをシミュレーションにより解析するとともに、この解析データを実装工程および検査工程に入力するようにしてもよい。

この場合における事前評価データとしては、半導体基板と同様に、配線層の厚さ、配線の幅、絶縁膜の厚さ、配線の断線の有無、絶縁膜でのクラックの有無、層間剥離の有無に加えて、断線、クラック、層間剥離の個数などである。

なお、上述した実施の形態において説明したバンプ付きのＩＣチップを半導体基板の電極部に接合する方法が、半導体基板の表面に非導電性の封止接着フィルムが貼り付けられたものに熱圧着する方式である場合には、事前評価データに、非導電性の封止接着ファイルの厚さ、表面状態などのデータも含まれる。

本発明の実施の形態に係る半導体装置の製造システムの概略構成を示すブロック図である。 同製造システムの解析工程での解析データを示し、（ａ）は応力分布図で、（ｂ）は応力の大きさの模様を示す図である。

符号の説明

１ 実装工程
２ 検査工程
３ 評価工程
４ 解析工程

Claims (6)

1. 被実装部材に部品を実装して半導体装置を得る実装工程と、前記実装工程で得られた半導体装置の検査を行う検査工程とを有する半導体装置の製造方法において、
   前記実装工程の手前に前記被実装部材ごとに内部状態を検査して評価を行う評価工程を設けるとともに、
   前記評価工程で得られた評価データと当該被実装部材に係る設計データと前記実装工程における現在の実装条件とに基づき、前記評価データを得た前記被実装部材に前記現在の実装条件で部品を実装した際に、前記被実装部材に発生する内部応力の分布をシミュレーションにて解析する解析工程を設け、
   且つ前記解析工程で得られた前記内部応力の分布に基づいて、前記内部応力の分布の発生を抑制する実装条件を求め、前記求めた実装条件を用いて前記実装工程にて前記被実装部材に部品を実装することを特徴とする半導体装置の製造方法。
2. 前記解析工程で得られた前記内部応力の分布を前記検査工程に入力して検査に反映させるようにしたことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記検査工程で得られた検査結果データを前記実装工程に入力して実装条件に反映させるようにしたことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記評価データが、少なくとも、配線層の厚さ、配線層の幅、絶縁膜の厚さ、および配線の断線の有無であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 前記設計データが、少なくとも、配線層の厚さ、配線層の幅、および絶縁膜の厚さであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
6. 前記実装工程での実装条件として、前記内部応力の大きさに応じて加圧力、加熱温度を変更することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。

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