JP4636846B2 - Plasma display device - Google Patents
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Description
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。 The present invention relates to a plasma display device equipped with a plasma display panel.
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。 At present, as a thin and large-screen display device, a plasma display device equipped with a plasma display panel (hereinafter referred to as PDP) in which discharge cells corresponding to pixels are arranged in a matrix has been commercialized.
かかるプラズマディスプレイ装置では、映像信号に応じて各種の駆動パルスをＰＤＰに印加することにより各放電セルを放電させ、この放電に伴う発光現象を利用して映像信号に対応した画像を表示するようにしている。 In such a plasma display device, each discharge cell is discharged by applying various drive pulses to the PDP in accordance with the video signal, and an image corresponding to the video signal is displayed using the light emission phenomenon associated with the discharge. ing.
しかしながら、プラズマディスプレイ装置を使用する環境の温度が低下すると、ＰＤＰの放電セルが誤放電するようになり表示品質が低下するという問題が生じた。そこで、ＰＤＰの温度が低い場合には、ＰＤＰを強制的に加熱するようにしたプラズマディスプレイ装置が提案された（例えば特許文献１）。 However, when the temperature of the environment in which the plasma display device is used decreases, the discharge cells of the PDP are erroneously discharged, resulting in a problem that display quality is deteriorated. Accordingly, a plasma display device has been proposed in which the PDP is forcibly heated when the temperature of the PDP is low (for example, Patent Document 1).
ところが、このような方法では、ＰＤＰ全体を一様に加熱する為のヒータを搭載しなければならなくなり構造が複雑になるという問題が生じる。
本発明は、かかる問題を解決すべく為されたものであり、低温時においても誤放電を抑制して良好な画像品質を維持させることができるプラズマディスプレイ装置を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a plasma display device capable of suppressing erroneous discharge and maintaining good image quality even at low temperatures.
請求項１に係るプラズマディスプレイ装置は、複数の行電極対を形成すると共に前記行電極対を被覆する誘電体層を形成しかつ前記誘電体層の表面に酸化マグネシウム層を形成した前面透明基板と、前記複数の行電極対に対して交差しその交差する方向に延びて行電極対との各交差部分に放電セルを各々形成する複数の列電極を形成した背面基板とを有するプラズマディスプレイパネルを備え、前記プラズマディスプレイパネルを駆動する際に、１フィールドの画像表示を複数のサブフィールドにより構成し、前記サブフィールドにおいて、入力映像信号に基づき前記行電極対に走査パルスを印加すると共に前記列電極に画像データパルスを印加して前記放電セルを発光させるか否かを設定するアドレス行程と、前記行電極対にサスティンパルスを印加するサスティン行程とを設けて階調表示を行うように構成したプラズマディスプレイ装置であって、前記プラズマディスプレイパネルの温度を検出するパネル温度検出手段を設け、前記パネル温度検出手段で検出した温度が所定の温度より低い場合に前記走査パルス、前記画像データパルス及び前記サスティンパルスのパルス幅を広げるように制御し、前記プラズマディスプレイパネルの前記酸化マグネシウム層は、電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を前記誘電体層の表面に付着させたもの、あるいは前記誘電体層の表面に形成した酸化マグネシウムの層の表面に前記酸化マグネシウム結晶体を付着させたものである。 A plasma display device according to claim 1 includes a front transparent substrate in which a plurality of row electrode pairs are formed, a dielectric layer covering the row electrode pairs is formed, and a magnesium oxide layer is formed on a surface of the dielectric layer. A plasma display panel having a back substrate on which a plurality of column electrodes are formed which intersect with the plurality of row electrode pairs and extend in the intersecting direction to form discharge cells at respective intersections with the row electrode pairs. When driving the plasma display panel, one field image display is constituted by a plurality of subfields, and a scanning pulse is applied to the row electrode pairs based on an input video signal in the subfields, and the column electrodes An address process for setting whether or not the discharge cell is caused to emit light by applying an image data pulse to the line electrode, and a sustainer for the row electrode pair A plasma display apparatus configured to perform gradation display by providing a sustain process for applying a gas, and provided with panel temperature detection means for detecting the temperature of the plasma display panel, and detected by the panel temperature detection means When the temperature is lower than a predetermined temperature, the pulse width of the scan pulse, the image data pulse, and the sustain pulse is controlled to be widened, and the magnesium oxide layer of the plasma display panel is excited by an electron beam and has a wavelength range A magnesium oxide crystal that performs cathodoluminescence emission having a peak within 200 to 300 nm is attached to the surface of the dielectric layer, or the magnesium oxide layer is formed on the surface of the magnesium oxide layer formed on the surface of the dielectric layer. A crystal is attached .
本発明のプラズマディスプレイ装置は、複数の行電極対を形成すると共に行電極対を被覆する誘電体層を形成しかつ誘電体層の表面に酸化マグネシウム層を形成した前面透明基板と、複数の行電極対に交差しその交差する方向に延びて行電極対との各交差部分に放電セルを各々形成する複数の列電極を形成した背面基板とを有するプラズマディスプレイパネルを駆動すべく、１フィールドの画像表示を複数のサブフィールドにより構成し、各サブフィールドにおいて、入力映像信号に基づき行電極対に走査パルスを印加すると共に列電極に画像データパルスを印加して放電セルを発光させるか否かを設定するアドレス行程と、行電極対にサスティンパルスを印加するサスティン行程とを設けて階調表示を行うように構成したプラズマディスプレイ装置であって、プラズマディスプレイパネルの温度を検出するパネル温度検出手段を設け、このパネル温度検出手段で検出した温度が所定の温度より低い場合に走査パルス、画像データパルス及びサスティンパルスのパルス幅を広げるように制御し、プラズマディスプレイパネルの酸化マグネシウム層が、電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を付着させたものである。 The plasma display device of the present invention includes a front transparent substrate in which a plurality of row electrode pairs are formed, a dielectric layer covering the row electrode pairs is formed, and a magnesium oxide layer is formed on the surface of the dielectric layer, and a plurality of rows. In order to drive a plasma display panel having a back substrate on which a plurality of column electrodes each forming a discharge cell is formed at each intersection with the row electrode pair and intersecting the electrode pair and extending in the intersecting direction. The image display is composed of a plurality of subfields. In each subfield, whether or not to apply a scan pulse to the row electrode pair and apply an image data pulse to the column electrode based on the input video signal to cause the discharge cell to emit light. A plasma display configured to perform gradation display by providing an address process to be set and a sustain process for applying a sustain pulse to a pair of row electrodes. A panel temperature detection means for detecting the temperature of the plasma display panel, and when the temperature detected by the panel temperature detection means is lower than a predetermined temperature, the pulse width of the scan pulse, the image data pulse and the sustain pulse The magnesium oxide layer of the plasma display panel is attached with a magnesium oxide crystal that is excited by an electron beam and emits cathodoluminescence light having a peak in a wavelength range of 200 to 300 nm .
以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a plasma display device according to the present invention.
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、列電極駆動回路５５、駆動制御回路５６、及びパネル温度センサ６０から構成される。 As shown in FIG. 1, the plasma display device includes a PDP 50 as a plasma display panel, a row electrode X drive circuit 51, a row electrode Y drive circuit 53, a column electrode drive circuit 55, a drive control circuit 56, and a panel temperature sensor 60. Composed.
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｘ1，Ｙ1）、（Ｘ2，Ｙ2）、（Ｘ3，Ｙ3）、・・・、（Ｘn，Ｙn）の各々が、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する放電セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。 In the PDP 50, column electrodes D 1 to D m arranged to extend in the vertical direction (vertical direction) of the two-dimensional display screen, and row electrodes X 1 to X m arranged to extend in the horizontal direction (horizontal direction), respectively. X n and row electrodes Y 1 to Y n are formed. In this case, row electrode pairs (X 1 , Y 1 ), (X 2 , Y 2 ), (X 3 , Y 3 ),..., (X n , Y n ) that form pairs between adjacent ones. Are responsible for the first display line to the nth display line in the PDP 50. A discharge cell PC serving as a pixel is formed at each intersection of each display line and each of the column electrodes D 1 to D m (a region surrounded by an alternate long and short dash line in FIG. 1). That is, the PDP 50 includes the discharge cells PC 1,1 to PC 1, m belonging to the first display line, the discharge cells PC 2 , 1 to PC 2 , m ,... Belonging to the second display line, the nth display line. discharge cells PC n, 1~PC n, each of m is what is arranged in a matrix belonging to.
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。 FIG. 2 is a front view schematically showing the internal structure of the PDP 50 as viewed from the display surface side.
図２においては、ＰＤＰ５０の列電極Ｄ1〜Ｄ3各々と、第１表示ライン（Ｙ1，Ｘ1）及び第２表示ライン（Ｙ2，Ｘ2）との各交叉部を抜粋して示すものである。 図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。 In FIG. 2, the crossing portions of each of the column electrodes D 1 to D 3 of the PDP 50 and the first display line (Y 1 , X 1 ) and the second display line (Y 2 , X 2 ) are extracted and shown. Is. 3 is a view showing a cross section of the PDP 50 taken along the line V3-V3 in FIG. 2, and FIG. 4 is a view showing a cross section of the PDP 50 taken along the line W2-W2 in FIG.
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、１対の行電極対（Ｘ1、Ｙ1）とこの行電極対に隣接する行電極対（Ｘ2、Ｙ2）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような電子線の照射によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を含む酸化マグネシウム層１３が形成されている。 As shown in FIG. 2, each row electrode X has a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a T provided in contact with a position corresponding to each discharge cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each discharge cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front transparent substrate 10 whose front side is the display surface of the PDP 50. Is formed. At this time, the transparent electrodes Xa and Ya in each row electrode pair (X, Y) extend to the paired row electrode side, and the top sides of the wide portions pass through the discharge gap g1 having a predetermined width. Facing each other. On the back side of the front transparent substrate 10, there is a two-dimensional space between a pair of row electrodes (X 1 , Y 1 ) and a row electrode pair (X 2 , Y 2 ) adjacent to the row electrode pair. A black or dark light absorbing layer (light shielding layer) 11 extending in the horizontal direction of the display screen is formed. Further, a dielectric layer 12 is formed on the back side of the front transparent substrate 10 so as to cover the row electrode pair (X, Y). As shown in FIG. 3, on the back side of the dielectric layer 12 (the surface opposite to the surface in contact with the row electrode pair), the light absorbing layer 11 and bus electrodes Xb and Yb adjacent to the light absorbing layer 11 are provided. A raised dielectric layer 12A is formed in a portion corresponding to the region where the and are formed. The surface of the dielectric layer 12 and the raised dielectric layer 12A includes a magnesium oxide crystal that is excited by electron beam irradiation and emits cathodoluminescence light having a peak in the wavelength range of 200 to 300 nm. A magnesium oxide layer 13 is formed.
一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。尚、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。 On the other hand, on the rear substrate 14 arranged in parallel with the front transparent substrate 10, each of the column electrodes D is disposed at a position facing the transparent electrodes Xa and Ya in each row electrode pair (X, Y). , Y). On the back substrate 14, a white column electrode protective layer 15 that covers the column electrode D is further formed. A partition wall 16 is formed on the column electrode protective layer 15. The partition wall 16 includes a horizontal wall 16A extending in the horizontal direction of the two-dimensional display screen at a position corresponding to the bus electrodes Xb and Yb of each row electrode pair (X, Y), and intermediate portions between the column electrodes D adjacent to each other. A ladder wall is formed by the vertical wall 16B extending in the vertical direction of the two-dimensional display screen at the position. A ladder-shaped partition wall 16 as shown in FIG. 2 is formed for each display line of the PDP 50, and a gap SL as shown in FIG. 2 exists between the partition walls 16 adjacent to each other. Further, the ladder-shaped partition 16 partitions the discharge cell PC including the independent discharge space S and the transparent electrodes Xa and Ya. In the discharge space S, a discharge gas containing xenon gas is enclosed. A phosphor layer 17 is formed on the side surface of the horizontal wall 16A, the side surface of the vertical wall 16B, and the surface of the column electrode protection layer 15 in each discharge cell PC so as to cover all of these surfaces as shown in FIG. . The phosphor layer 17 is actually composed of three types: a phosphor that emits red light, a phosphor that emits green light, and a phosphor that emits blue light. As shown in FIG. 3, the magnesium oxide layer 13 is closed between the discharge space S and the gap SL of each discharge cell PC by contacting the lateral wall 16A. On the other hand, as shown in FIG. 4, since the vertical wall 16B is not in contact with the magnesium oxide layer 13, there is a gap r1 therebetween. That is, the discharge spaces S of the discharge cells PC adjacent to each other in the horizontal direction of the two-dimensional display screen communicate with each other through the gap r1.
ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５ＡのＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図５ＢのＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。尚、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図６に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。尚、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。 Here, the magnesium oxide crystal forming the magnesium oxide layer 13 is a single crystal obtained by vapor phase oxidation of magnesium vapor generated by heating magnesium, for example, a wavelength region 200 excited by irradiation with an electron beam. It includes a vapor phase magnesium oxide crystal that performs CL emission having a peak within ˜300 nm (particularly, around 235 nm within 230 to 250 nm). This vapor phase magnesium oxide crystal has a multiple crystal structure in which cubic crystals as shown in the SEM photograph image of FIG. 5A are fitted to each other, or a cubic single crystal structure as shown in the SEM photograph image of FIG. 5B. , A magnesium single crystal having a particle size of 2000 angstroms or more is included. Such a magnesium single crystal is characterized by high purity and fine particles compared to magnesium oxide produced by other methods, and less aggregation of the particles, as will be described later. This contributes to the improvement of the discharge characteristics. In this example, a vapor phase magnesium oxide single crystal having an average particle size measured by the BET method of 500 angstroms or more, preferably 2000 angstroms or more is used. Then, the magnesium oxide layer 13 is formed by adhering such a magnesium oxide single crystal to the surface of the dielectric layer 12 as shown in FIG. 6 by spraying, electrostatic coating or the like. A thin film magnesium oxide layer is formed on the surfaces of the dielectric layer 12 and the raised dielectric layer 12A by vapor deposition or sputtering, and a magnesium oxide single crystal is deposited thereon to form a magnesium oxide layer 13. You may do it.
行電極Ｘ駆動回路５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。 The row electrode X drive circuit 51 includes a reset pulse generation circuit and a sustain pulse generation circuit.
行電極Ｘ駆動回路５１のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるパルス電圧を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。行電極Ｘ駆動回路５１のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるパルス電圧を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。 The reset pulse generation circuit of the row electrode X drive circuit 51 generates a reset pulse (described later) having a pulse voltage indicated by the reset pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode X of the PDP 50. Apply. The sustain pulse generation circuit of the row electrode X drive circuit 51 generates a sustain pulse (described later) having a pulse voltage indicated by a sustain pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode X of the PDP 50. Apply.
行電極Ｙ駆動回路５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。 The row electrode Y drive circuit 53 includes a reset pulse generation circuit, a scan pulse generation circuit, and a sustain pulse generation circuit.
行電極Ｙ駆動回路５３のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるパルス電圧を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。行電極Ｙ駆動回路５３のスキャンパルス発生回路は、駆動制御回路５６から供給された走査パルス生成信号によって示されるパルス電圧を有する走査パルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ1〜Ｙnに順次印加する。行電極Ｙ駆動回路５３のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるパルス電圧を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。列電極駆動回路５５は、駆動制御回路５６から供給された画素データパルス生成信号に応じてＰＤＰ５０の列電極Ｄに印加すべき画素データパルスを発生する。 The reset pulse generation circuit of the row electrode Y drive circuit 53 generates a reset pulse (described later) having a pulse voltage indicated by the reset pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode Y of the PDP 50. Apply. The scan pulse generation circuit of the row electrode Y drive circuit 53 generates a scan pulse (described later) having a pulse voltage indicated by the scan pulse generation signal supplied from the drive control circuit 56, and this is generated as a row electrode Y 1 of the PDP 50. sequentially applied to the ~Y n. The sustain pulse generation circuit of the row electrode Y drive circuit 53 generates a sustain pulse (described later) having a pulse voltage indicated by a sustain pulse generation signal supplied from the drive control circuit 56, and this is applied to the row electrode Y of the PDP 50. Apply. The column electrode drive circuit 55 generates a pixel data pulse to be applied to the column electrode D of the PDP 50 according to the pixel data pulse generation signal supplied from the drive control circuit 56.
パネル温度センサ６０は、ＰＤＰ５０の温度を随時測定し、その温度を示すパネル温度信号を駆動制御回路５６に供給する。 The panel temperature sensor 60 measures the temperature of the PDP 50 as needed, and supplies a panel temperature signal indicating the temperature to the drive control circuit 56.
駆動制御回路５６は、上記パネル温度信号によって示されるＰＤＰ５０の温度が所定温度（例えば１０℃）以上である場合には図７（ａ）、所定温度未満である場合には図７（ｂ）に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号を行電極Ｘ駆動回路５１、行電極Ｙ駆動回路５３、及び列電極駆動回路５５の各々に供給する。 When the temperature of the PDP 50 indicated by the panel temperature signal is equal to or higher than a predetermined temperature (for example, 10 ° C.), the drive control circuit 56 is shown in FIG. Various control signals for driving the PDP 50 are supplied to each of the row electrode X drive circuit 51, the row electrode Y drive circuit 53, and the column electrode drive circuit 55 according to the light emission drive sequence as shown.
図７（ａ）及び図７（ｂ）に示す発光駆動シーケンスは、サブフィールド法に基づきＰＤＰ５０に対する階調駆動を実施させる為のものである。図７（ａ）に示す発光駆動シーケンスは、１フィールド（又は１フレーム）分の画像表示を８個のサブフィールドＳＦ１〜ＳＦ８にて実施するものであり、図７（ｂ）に示す発光駆動シーケンスは、７個のサブフィールドＳＦ１〜ＳＦ７にて実施するものである。尚、図７（ａ）及び図７（ｂ）に示す発光駆動シーケンスでは共に、各サブフィールド内において、アドレス行程Ｗ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。ただし、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒを実行する。 The light emission drive sequence shown in FIG. 7A and FIG. 7B is for carrying out gradation drive for the PDP 50 based on the subfield method. In the light emission drive sequence shown in FIG. 7A, image display for one field (or one frame) is performed in eight subfields SF1 to SF8, and the light emission drive sequence shown in FIG. Is implemented in seven subfields SF1 to SF7. In both the light emission drive sequences shown in FIGS. 7A and 7B, the address process W, the sustain process I, and the erase process E are sequentially executed in each subfield. However, the reset process R is executed prior to the address process W only in the first subfield SF1.
図８は、サブフィールドＳＦ１〜ＳＦ８の内からＳＦ１を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。 FIG. 8 is a diagram showing application timings of various drive pulses applied to the column electrodes D and the row electrodes X and Y of the PDP 50 by extracting SF1 from the subfields SF1 to SF8.
先ず、リセット行程Ｒでは、行電極Ｙ駆動回路５３は、図８に示す如く、行電極Ｙ上の電圧が時間経過に伴い緩やかに上昇して正極性のピーク電圧Ｖryに到る前縁部と、その後、緩やかに電圧値が下降して負極性の電圧に到る後縁部とを有するリセットパルスＲＰYを発生して行電極Ｙ1〜Ｙnに一斉に印加する。行電極Ｘ駆動回路５１は、このリセットパルスＲＰYにおける電圧値の上昇区間に亘り、図８に示す如き負極性の電圧Ｖrxを有するリセットパルスＲＰXを発生して行電極Ｘ1〜Ｘnに夫々印加する。これらリセットパルスＲＰY及びＲＰXが印加されている間、全放電セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な書込リセット放電が生起される。かかる書込リセット放電の終息後、各放電セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面には所定量の壁電荷が形成される。つまり、酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。その後、リセットパルスＲＰYの電圧がＶryから緩やかに低下して行くと、その間、全ての放電セルＰＣ1,1〜ＰＣn,m各々内の行電極Ｘ及びＹ間において微弱な消去リセット放電が生起される。かかる消去リセット放電により、全放電セルＰＣ1,1〜ＰＣn,m各々内に形成されていた壁電荷が消滅する。すなわち、リセット行程Ｒにより、全ての放電セルＰＣ1,1〜ＰＣn,mの各々は、壁電荷の量が所定量に充たない、いわゆる消灯モードの状態に初期化されるのである。 First, in the reset process R, as shown in FIG. 8, the row electrode Y drive circuit 53 includes a leading edge portion where the voltage on the row electrode Y gradually rises with time and reaches the positive peak voltage Vry. then slowly the voltage value applied simultaneously to the row electrodes Y 1 to Y n and generates a reset pulse RP Y having a rear edge reaching the negative voltage is lowered. The row electrode X drive circuit 51 generates a reset pulse RP X having a negative voltage Vrx as shown in FIG. 8 over the period of increase in the voltage value of the reset pulse RP Y and applies it to the row electrodes X 1 to X n . Apply each. While these reset pulses RP Y and RP X are applied, a weak address reset discharge is generated between the row electrodes X and Y in each of the discharge cells PC 1,1 to PC n, m . After the end of the write reset discharge, a predetermined amount of wall charges is formed on the surface of the magnesium oxide layer 13 in the discharge space S of each discharge cell PC. That is, a positive charge is formed in the vicinity of the row electrode X on the surface of the magnesium oxide layer 13, and a negative charge is formed in the vicinity of the row electrode Y. Become. Thereafter, when the voltage of the reset pulse RP Y is gradually lowered gradually from Vry, during which all the discharge cells PC 1, 1 to PC n, is weak erasure reset discharge between the row electrodes X and Y in the m each Is born. Due to the erase reset discharge, the wall charges formed in all the discharge cells PC 1,1 to PC n, m disappear. That is, by the reset process R, all of the discharge cells PC 1,1 to PC n, m are initialized to a so-called extinguishing mode in which the amount of wall charges does not reach a predetermined amount.
次に、アドレス行程Ｗでは、列電極駆動回路５５が、入力映像信号に基づきそのサブフィールドで各放電セルＰＣを発光させるか否かを設定する為の画素データパルスを生成する。例えば、列電極駆動回路５５は、放電セルＰＣを発光させる場合には高電圧、発光させない場合には低電圧の画素データパルスを各放電セルＰＣ毎に生成する。そして、列電極駆動回路５５は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ1、ＤＰ2、・・・、ＤＰnとして順次、列電極Ｄ1〜Ｄmに印加して行く。行電極Ｙ駆動回路５３は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負極性の電圧を有する走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。かかる走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された放電セルＰＣのみに選択的にアドレス放電が生起される。かかるアドレス放電の終息後、その放電セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３及び蛍光体層１７各々の表面に所定量の壁電荷が形成される。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルＰＣ内では上記の如きアドレス放電は生起されないので、その直前までの壁電荷の形成状態が維持される。すなわち、アドレス行程Ｗの実行により、各放電セルＰＣは、入力映像信号に応じて所定量の壁電荷が存在する点灯モードの状態、又は所定量の壁電荷が存在しない消灯モードの状態のいずれか一方に設定されるのである。 Next, in the address process W, the column electrode driving circuit 55 generates a pixel data pulse for setting whether or not each discharge cell PC emits light in the subfield based on the input video signal. For example, the column electrode drive circuit 55 generates a pixel data pulse for each discharge cell PC with a high voltage when the discharge cell PC emits light and a low voltage when the discharge cell PC does not emit light. Then, the column electrode driving circuit 55, one display line such pixel data pulses (m in the number) per time, the pixel data pulse group DP 1, DP 2, · · ·, sequentially as DP n, the column electrodes D 1 to D m Apply to. The row electrode Y drive circuit 53 sequentially applies a scan pulse SP having a negative voltage to the row electrodes Y 1 to Y n in synchronization with the timings of the pixel data pulse groups DP 1 to DP n . Address discharge is selectively generated only in the discharge cells PC to which the scan pulse SP is applied and the high-voltage pixel data pulse is applied. After the end of the address discharge, a predetermined amount of wall charges are formed on the surfaces of the magnesium oxide layer 13 and the phosphor layer 17 in the discharge space S of the discharge cell PC. On the other hand, since the address discharge as described above is not generated in the discharge cell PC to which the scan pulse SP is applied but the low-voltage pixel data pulse is applied, the wall charge formation state until immediately before is maintained. That is, by executing the address process W, each discharge cell PC is either in a lighting mode state in which a predetermined amount of wall charges exists in accordance with an input video signal or in a light-off mode state in which there is no predetermined amount of wall charges. It is set to one side.
尚、列電極駆動回路５５及び行電極Ｙ駆動回路５３は、図７（ｂ）に示す駆動を行う場合には図７（ａ）に示す駆動を行う場合に比してパルス幅Ｗａの広い走査パルスＳＰ及び画素データパルスＤＰを発生する。すなわち、ＰＤＰ５０のパネル温度が所定温度よりも低い場合には、高い場合に比して走査パルスＳＰ及び画素データパルスＤＰ各々のパルス幅Ｗａを広げるのである。 It should be noted that the column electrode drive circuit 55 and the row electrode Y drive circuit 53 perform scanning with a wider pulse width Wa when the drive shown in FIG. 7B is performed than when the drive shown in FIG. A pulse SP and a pixel data pulse DP are generated. That is, when the panel temperature of the PDP 50 is lower than the predetermined temperature, the pulse widths Wa of the scanning pulse SP and the pixel data pulse DP are widened as compared with the case where the panel temperature is higher.
次に、サスティン行程Ｉでは、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３の各々が、そのサブフィールドの重み付けに対応した回数分だけ繰り返し正極性の電圧Ｖsusを有するサスティンパルスＩＰX及びＩＰYを発生して、これらを図８に示す如く交互に行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。これらサスティンパルスＩＰX及びＩＰYが印加される度に、所定量の壁電荷が形成されている上記点灯モードの状態に設定されている放電セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。 Next, in the sustain process I, each of the row electrode X drive circuit 51 and the row electrode Y drive circuit 53 repeats sustain pulses IP X and IP having a positive polarity voltage Vsus for the number of times corresponding to the weight of the subfield. Y is generated and applied alternately to the row electrodes X 1 to X n and Y 1 to Y n as shown in FIG. Each time these sustain pulses IP X and IP Y are applied, only the discharge cells PC set in the above-mentioned lighting mode in which a predetermined amount of wall charges are formed undergo a sustain discharge. The layer 17 emits light and an image is formed on the panel surface.
尚、行電極Ｘ駆動回路５１及び行電極Ｙ駆動回路５３は、図７（ｂ）に示す駆動を行う場合には、サスティン行程Ｉにおいて第１番目に印加されるサスティンパルスＩＰYに対してのみ、そのパルス幅Ｗｂを図７（ａ）に示す駆動を行う場合に比して広くしたサスティンパルスを発生する。 It should be noted that the row electrode X drive circuit 51 and the row electrode Y drive circuit 53 only apply to the sustain pulse IP Y applied first in the sustain process I when the drive shown in FIG. Then, a sustain pulse having a wider pulse width Wb than that in the case of driving shown in FIG. 7A is generated.
次に、消去行程Ｅでは、行電極Ｙ駆動回路５３が、正極性の消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに一斉に印加する。かかる消去パルスＥＰの印加により全放電セルＰＣ内において消去放電が生起され、各放電セルＰＣ内に残留している壁電荷が全て消滅する。 Next, in the erasing step E, the row electrode Y drive circuit 53 applies a positive erasing pulse EP to all the row electrodes Y 1 to Y n simultaneously. By applying the erase pulse EP, an erase discharge is generated in all the discharge cells PC, and all wall charges remaining in each discharge cell PC are extinguished.
ここで、前述した如く、各表示セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図９に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。この際、図１０に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５Ａ或いは図５Ｂの如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。 Here, as described above, the vapor-phase magnesium oxide single crystal contained in the magnesium oxide layer 13 formed in each display cell PC is excited by electron beam irradiation and has a wavelength region as shown in FIG. CL light emission having a peak within 200 to 300 nm (particularly, around 235 nm within 230 to 250 nm) is performed. At this time, as shown in FIG. 10, the peak intensity of CL emission increases as the particle diameter of the vapor-phase-process magnesium oxide crystal increases. That is, when forming a vapor phase magnesium oxide crystal, if the magnesium is heated at a temperature higher than usual, the particle size 2000 as shown in FIG. 5A or FIG. A relatively large single crystal of angstroms or more is formed. At this time, since the temperature at which magnesium is heated is higher than usual, the length of the flame in which magnesium and oxygen react with each other also becomes longer. Therefore, the temperature difference between the flame and the surroundings becomes large, and therefore, the group of vapor-phase magnesium oxide single crystals having a large particle size has a higher energy level corresponding to 200 to 300 nm (especially around 235 nm). It is presumed that many single crystals are contained.
図１１は、表示セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１１中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。 FIG. 11 shows a discharge probability when a magnesium oxide layer is not provided in the display cell PC, a discharge probability when a magnesium oxide layer is constructed by a conventional vapor deposition method, and 200 to 300 nm (especially 230 to 250 nm) by electron beam irradiation. It is a figure which shows the discharge probability in each case when the magnesium oxide layer containing the gaseous-phase magnesium oxide single crystal which produces CL light emission which has a peak in the vicinity of 235 nm is provided. In FIG. 11, the horizontal axis represents the discharge pause time, that is, the time interval from when a discharge occurs until the next discharge occurs.
このように、各放電セルＰＣの放電空間Ｓに、図５Ａ又は図５Ｂに示す如き電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１２に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。 In this way, the gas phase that emits CL having a peak at 200 to 300 nm (particularly around 235 nm within 230 to 250 nm) by irradiation with an electron beam as shown in FIG. 5A or 5B in the discharge space S of each discharge cell PC. When the magnesium oxide layer 13 including the magnesium oxide single crystal is formed, the discharge probability is increased as compared with the case where the magnesium oxide layer is formed by a conventional vapor deposition method. As shown in FIG. 12, the above-mentioned vapor-phase magnesium oxide single crystal is generated in the discharge space S as the intensity of CL emission having a peak particularly at 235 nm when irradiated with an electron beam increases. The discharge delay can be shortened.
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極Ｙに印加するリセットパルスＲＰYの電圧推移を図８に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各放電セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。又、放電確率が高くなることにより、上記リセット行程Ｒでの書込リセット放電及び消去リセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加される図８に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅Ｗaを短くすることができるようになり、その分だけ、このアドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｘ及びＹに印加されるサスティンパルスＩＰのパルス幅を短くすることができるようになり、その分だけ、このサスティン行程Ｉに費やす処理時間を短縮させることが可能となる。従って、これらアドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、１フィールド（又は１フレーム）表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。 Therefore, in order to achieve improved contrast in the display image by suppressing the light emission accompanying the reset discharge not involved, then gently as shown in FIG. 8 is weakened reset discharge voltage transition of the reset pulse RP Y applied to the row electrodes Y However, this weak reset discharge can be stably generated in a short time. In particular, each discharge cell PC employs a structure in which a discharge is locally generated in the vicinity of the discharge gap between the T-shaped transparent electrodes Xa and Ya. Reset discharge is suppressed and strong erroneous discharge between the column electrode and the row electrode is also prevented. Further, since the discharge probability is increased, the priming effect due to the write reset discharge and the erase reset discharge in the reset process R is sustained for a long time. Therefore, the address discharge generated in the address process W and the sustain process I Sustain discharge generated in the process is accelerated. As a result, the pulse width Wa of each of the pixel data pulse DP and the scanning pulse SP as shown in FIG. 8 applied to the column electrode D and the row electrode Y to cause the address discharge can be shortened. It is possible to reduce the processing time spent in this address process W by the amount. Furthermore, the pulse width of the sustain pulse IP applied to the row electrodes X and Y in order to cause the sustain discharge can be shortened, and the processing time spent in the sustain process I can be shortened accordingly. It becomes possible. Therefore, it is possible to increase the number of subfields to be provided in one field (or one frame) display period by the amount of reduction in the processing time spent in each of the address process W and the sustain process I. Can be increased.
以上の如く、電子線の照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を設けることにより、各放電セル内での放電確率を高めることができるようになる。 As described above, by providing the magnesium oxide layer 13 including a vapor-phase magnesium oxide single crystal that emits CL light having a peak at 200 to 300 nm by irradiation with an electron beam, the discharge probability in each discharge cell can be increased. become able to.
しかしながら、ＰＤＰ５０のパネル温度が低くなると、各放電セル内の行電極Ｘ及びＹ間で生起されるサスティン放電には図１３（ａ）、行電極Ｙ及び列電極Ｄ間で生起されるアドレス放電には図１３（ｂ）に示す如き放電遅れが生じる。従って、アドレス放電及びサスティン放電を生起させるべく印加する走査パルス及びサスティンパルスのパルス幅が短いと放電が生起されにくくなる。 However, when the panel temperature of the PDP 50 is lowered, the sustain discharge that occurs between the row electrodes X and Y in each discharge cell is the address discharge that occurs between the row electrode Y and the column electrode D in FIG. Causes a discharge delay as shown in FIG. Accordingly, when the pulse width of the scan pulse and the sustain pulse applied to cause the address discharge and the sustain discharge is short, the discharge is difficult to occur.
そこで、本願発明においては、ＰＤＰ５０のパネル温度が所定温度以上である場合には図７（ａ）に示す如く８つのサブフィールドＳＦ１〜ＳＦ８にてＰＤＰ５０を階調駆動し、所定温度よりも低い場合には図７（ｂ）に示す如く７つのサブフィールドＳＦ１〜ＳＦ７にてＰＤＰ５０を階調駆動する。すなわち、ＰＤＰ５０のパネル温度が低い場合には、各フィールド（又はフレーム）表示期間を分割するサブフィールドの数を減らし、その減らした分だけ、走査パルス（画素データパルス）及びサスティンパルス各々のパルス幅を広げるようにしたのである。これにより、温度低下に伴い放電遅れが生じるような場合においても、確実に放電を生起させることが可能となる。 Therefore, in the present invention, when the panel temperature of the PDP 50 is equal to or higher than the predetermined temperature, the PDP 50 is gray-scale driven in the eight subfields SF1 to SF8 as shown in FIG. As shown in FIG. 7B, the PDP 50 is gray-scale driven in seven subfields SF1 to SF7. That is, when the panel temperature of the PDP 50 is low, the number of subfields dividing each field (or frame) display period is reduced, and the pulse width of each of the scan pulse (pixel data pulse) and the sustain pulse is reduced by the reduced amount. It was made to spread. As a result, even in the case where a discharge delay occurs with a decrease in temperature, it is possible to reliably cause a discharge.
尚、上記実施例におけるＰＤＰ５０では、行電極対（Ｘ1，Ｙ1）、（Ｘ2，Ｙ2）、（Ｘ3，Ｙ3）、・・・、（Ｘn，Ｙn）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に放電セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に放電セルＰＣが形成された構造を採用しても良い。要するに、行電極Ｘ1及びＹ1の間、行電極Ｙ1及びＸ2間、行電極Ｘ2及びＹ2の間、・・・、行電極Ｙn-1及びＸnの間、行電極Ｘn及びＹnの間、に夫々放電セルＰＣが形成された構造を採用しても良いのである。 In the PDP 50 in the above embodiment, the row electrode pairs (X 1 , Y 1 ), (X 2 , Y 2 ), (X 3 , Y 3 ),..., (X n , Y n ) are mutually connected. A structure in which the discharge cell PC is formed between the paired row electrode X and the row electrode Y is adopted, but a structure in which the discharge cell PC is formed between all adjacent row electrodes is adopted. Also good. In short, between the row electrodes X 1 and Y 1 , between the row electrodes Y 1 and X 2, between the row electrodes X 2 and Y 2 ,..., Between the row electrodes Y n−1 and X n , the row electrode X A structure in which a discharge cell PC is formed between n and Y n may be employed.
又、上記実施例におけるＰＤＰ５０では、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。 The PDP 50 in the above embodiment employs a structure in which the row electrodes X and Y are formed on the front transparent substrate 10 and the column electrode D and the phosphor layer 17 are formed on the rear substrate 14. A structure in which the row electrodes X and Y are formed together with the column electrode D and the phosphor layer 17 is formed on the back substrate 14 may be adopted.
１３ 酸化マグネシウム層
５０ ＰＤＰ
５１ 行電極Ｘ駆動回路
５３ 行電極Ｙ駆動回路
５５ 列電極駆動回路
５６ 駆動制御回路
13 Magnesium oxide layer 50 PDP
51 row electrode X drive circuit 53 row electrode Y drive circuit 55 column electrode drive circuit 56 drive control circuit
Claims (2)
前記プラズマディスプレイパネルの温度を検出するパネル温度検出手段を設け、前記パネル温度検出手段で検出した温度が所定の温度より低い場合に前記走査パルス、前記画像データパルス及び前記サスティンパルスのパルス幅を広げるように制御し、
前記プラズマディスプレイパネルの前記酸化マグネシウム層は、電子線によって励起されて波長域２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を前記誘電体層の表面に付着させたもの、あるいは前記誘電体層の表面に形成した酸化マグネシウムの層の表面に前記酸化マグネシウム結晶体を付着させたものであることを特徴とするプラズマディスプレイ装置。 A front transparent substrate in which a plurality of row electrode pairs are formed and a dielectric layer covering the row electrode pairs is formed and a magnesium oxide layer is formed on a surface of the dielectric layer; and the plurality of row electrode pairs A plasma display panel having a back substrate on which a plurality of column electrodes each forming a discharge cell are formed at each intersection with a pair of row electrodes extending in the intersecting direction and driving the plasma display panel In addition, a one-field image display is constituted by a plurality of subfields, and in the subfields, a scanning pulse is applied to the row electrode pair based on an input video signal and an image data pulse is applied to the column electrode to perform the discharge. An address process for setting whether or not a cell emits light and a sustain process for applying a sustain pulse to the row electrode pair are provided for gradation. It shows a plasma display device configured to perform,
Panel temperature detection means for detecting the temperature of the plasma display panel is provided, and when the temperature detected by the panel temperature detection means is lower than a predetermined temperature, the pulse width of the scan pulse, the image data pulse, and the sustain pulse is increased. To control and
The magnesium oxide layer of the plasma display panel is obtained by attaching a magnesium oxide crystal that emits cathodoluminescence light having a peak in a wavelength range of 200 to 300 nm when excited by an electron beam to the surface of the dielectric layer, or A plasma display device , wherein the magnesium oxide crystal is adhered to the surface of a magnesium oxide layer formed on the surface of the dielectric layer .
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