JP4636685B2 - ダイオードの製造方法 - Google Patents

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Description

【0001】
従来の技術
本発明は請求項1の前提部による方法から出発する。ドーピングシートを使用するこのような方法は、すでにドイツ国特許第4320780号明細書から公知である。
【0002】
本発明の利点
それに対して、請求項1の特徴部の本発明による方法は、平面的ドーピングプロフィールを製造することができ、その際、表面濃度を比較的低くできるという利点を有する。それにより、ウェハの深部へのドーピング濃度の平面的な流出を作成することが可能となり、ダイオードの順方向電圧は低くなる。同様に高い電流、例えば100Aでの破壊電圧は明らかに減少し、つまりダイオード中のバルク抵抗が低下する。さらにこのダイオードはド簡単に製造可能である、それというのもダイオードのツェナー電圧は、本来のPN−接合を作り出す一連の製造における第2の拡散の際の一定の変動に対してあまり感受性ではないためである。ドーピング濃度の深部への流出の際に同時にわずかな表面濃度を生じさせることができることによって、PN−接合を作り出す第2の拡散を低くドーピングされたドーピングシートを用いて実施できる。それにより、一連の製造においてツェナー電圧は特別な予防措置を行わずにより適切に「設定される」かもしくは維持される。可能となる弱い第2のドーピングによりシリコンウェハの表面も不純物原子がそれほど著しく濃度上昇しないため、シリコン結晶格子が損傷されず、それによりウェハの歪みが回避される。その他に、使用したニュートラルシートが更なる侵入の際の保護として同時に機能するのが有利である。このニュートラルシートはすでにドーピングされたシリコン表面上に載せられ、ドーピング原子の更なる侵入の際に付加的な表面被覆なしで表面の汚染をより確実に阻止する。
【0003】
請求項2〜11に記載された手段によって、請求項1に記載された方法の有利な改善が可能である。第2の部分工程においてウェハの上側をニュートラルシートで覆い、その際、ウェハの下側は極めて強いドーピングのためのドーピングシートで覆われるのが特に有利である。それにより、一方で深いドーピングプロフィールが得られ、他方で、ダイオードの良好なバックサイド接合を可能にするためにウェハの下側を同時に強くドーピングすることが可能となる。
【0004】
反対の導電形式のドーピングシートの更なる適用は簡単でかつそのためにダイオードのPN−接合のエラーの少ない製造を可能にする。
【0005】
本発明の実施例を図面に示し、次の記載においてさらに詳説する。
【0006】
実施例の記載
図1はチップの形の本発明による方法により製造されたツェナーダイオード−デバイスを示す。このチップはn−ドーピングされた層3、その下にある弱くn−ドーピングされた層4及び層4の下にある強くn−ドーピングされた層5を有する。チップ1の上側はp−ドーピングされた層2で覆われており、この場合チップは上側の周辺領域に段7を有し、その結果p−層2は上側の中央領域においてn−層3を覆っており、上側の周辺領域では弱くn−ドーピングされた層4を覆っている。P−層2並びに強くn−ドーピングされた層5はメタライジング層6で覆われている。記号dによってウエハーの上側からウエハー内部へのn−ドーピング原子の侵入深さを表す。
【0007】
メタライジング層6はツェナーダイオードのアノードボンディングもしくはカソードボンディングのために用いられ、その際、強くn−ドーピングされた層5を介した良好なバックサイド接合が保障される。ツェナーダイオードのpn−接合は層2と層3との間の接合により形成される。
【0008】
図2は本発明の方法の実施例を示す。図2aは、上側が第1のドーピングシート23で覆われ、その下側は第2のドーピングシート24で覆われているウェハ20を示す。この場合、第1のドーピングシートは強くn−ドーピングされた層の製造のために用いられるが、第2のドーピングシートは著しく強くn−ドーピングされた層の製造のために用いる。ウェハ20はn−型であり、後のn−層4のドーピング濃度を示す。このウェハ20は他のウェハと一緒に積み重ねられる。この場合、ウェハ20間には第1のドーピングシートもしくは第2のドーピングシートが交互に存在する。この積み重ねたウェハは約30分間〜約3時間約1200〜1300℃で拡散炉中で酸化雰囲気中で加熱される。この処理により、上側には強くn−ドーピングされた被覆層18が形成され、下側には著しく強くn−ドーピングされた被覆層19が形成される。引き続きこのウェハを分離し、生じた酸化層を除去する。次の工程では、被覆層18及び19中に存在しているドーピング物質の侵入が行われる。この侵入は同様にウェハの積み重ねによって行われるが、ここ(図2b)では先行する工程(図2a)と比較してウェハの前面がニュートラルシート25で、背面がきわめて強くn−ドーピングされたドーピングシート24でそれぞれ覆われている、つまり、今回は積み重ねられたウェハのウェハ間には交互にニュートラルシート及びドーピングシート24がある。この積み重ねられたウェハは約30〜120時間1200℃〜1300℃で拡散炉中で前記したように酸化雰囲気で加熱される。引き続きウェハを分離し、生じた酸化層を除去する。この第2の加熱により積み重ねたウェハ中にn−ドーピングされた層3と強くn−ドーピングされた層5が生じる。次の工程(図2c)において、ウェハの上側に溝22が設置される。この設置はソーイングにより又はエッチングプロセスで行うことができる。この溝22はこの場合部分層3を完全に突き抜け、層4内へ突き出る。この溝22により分割線21が定義され(図2f参照)、この分割線に沿って後にウェハをツェナーダイオードチップに分割する。ウェハ20の上側は、後のダイオードの周辺構造として利用される溝22の切断により長方形セグメント又は正方形セグメントに分割され(図示されていない)、これは個々のチップの後の上側に相当する。引き続きスリットを入れられたウェハを脱イオン水中で濯ぐ。次の工程(図2d)においてダイオードのPN−接合の製造が行われる。この場合、部分層3をp−タイプの第3のドーピングシート26で被覆することにより同様にシート拡散が行われる。15〜30時間の拡散時間及び1200℃〜1300℃の炉温度でウェハの上側にp−層2を形成させ、この層は部分層3及び(溝22内では)層4を覆う。ドーピングシート26は溝22を完全には内張りしているのではなく、図2dに示したように、単に上方を覆うだけである場合でも、溝内に一貫したp−層2が形成される、それというのも高温ではドーピング物質がウェハ表面上に液体の形で存在し、従って溝内へも到達するためである。この拡散工程において、場合によりウェハ20の裏面を第2のドーピングシート24で被覆することができ、その結果この拡散工程はウェハを積み重ねて行うことができる。更なる工程(図2e)においてウェハ20の上側及び下側にメタライジング層6を設ける。引き続き(図2f)ウェハの下側にソーイングシート27を張り付け、それによりウェハ結合物の形で並列に製造された個々のダイオードの分離を行う。
【0009】
場合により、図2bに示された方法工程を溝22(図2c)の設置の後に行うことができ、それにより有利に溝22の設置により生じる結晶の損傷の回復が達成される。p−ドーピング物質として例えばホウ素、n−ドーピング物質としてリンが使用される。
【0010】
場合により、ウェハ20の上側もしくは下側をn−ドーピング原子の高い濃度もしくは著しく高い濃度で覆うことは、シート(図2aに示したように)で被覆する代わりに、気相被覆によるか、ドーピング液の使用下でのスピンオン法によるか及び/又はイオン注入又はその他の公知のドーピング法を用いて行うことができる。
【0011】
図2a中に記載された、ドーピングシート(特に積み重ね技術と組み合わせた)を用いた被覆の工程は、その他に挙げられた工程と比較して簡単であり、従って大量生産にとって適している。
【0012】
図3はドーピング濃度Nの侵入深さdに関する曲線を表すグラフを示す。この際、公知のドーピングプロフィール30を、本発明による方法で製造することができる新規のドーピングプロフィール31と対比してある。この場合、n−ドーピング原子の濃度が、図2a及び2bに示されているように2回の拡散工程により深さの推移において生じることが示されている。ウェハ中に深く(40〜110μm)にまで達する平面的な新規のドーピングプロフィール31により、公知のドーピングプロフィール30を有するツェナダイオードと比較して、その順方向電圧が明らかに減少するツェナダイオードが得られる。さらに、高い電流(例えば100A)の場合の破壊電圧は、本発明による方法により、DE4320780の公知の方法と比較して20%以上減少する。本発明による方法を用いて、パルス耐性であり、低い順方向電圧及びツェナー電圧のわずかな散乱を示すダイオードを製造することができる。この場合、ドーピングシートを用いた均質な被覆により及びニュートラルシートの使用下での深い侵入により高い歩留まりが達成可能である。
【0013】
図4は3つのドーピング濃度の曲線100、200及び300をドーピング濃度cの位置d(位置dの定義のために、図1参照)に依存するグラフで示した。このプロフィールは図2bにおいて示した方法工程の直後の200マイクロメータの厚さのウェハの状態に関する。曲線100は例えば、19〜25ボルトの間のツェナー電圧を有するツェナダイオードの製造を考慮しており、曲線200もしくは300は34〜40ボルトもしくは50〜56ボルトの間のツェナー電圧を考慮している。この場合、図1の領域4は図4において40マイクロメータの幅で示された区域に相当する。しかしながら、この幅は特定のツェナー電圧の調節にとって不十分であり、他の値(典型的に20μm〜120μm)であってもよい。波線400は図2dの方法工程において製造された凹設領域22の外側のpn−接合の状態を表す。
【0014】
図示された多様なドーピング濃度曲線は、所望のツェナー電圧に応じてドーピング原子の適当な濃度を有するドーピングシート23の選択により選択することができる。後に生じるツェナー電圧を変えるために、これとは別に、又はこれと組み合わせてドーピングシート23を用いたウェハの被覆時間を変えることができる。仕上げられた個々のダイオードの周辺領域での破壊電圧は溝構造の結果そのまま残り、例えば常に140ボルトの値を有する。ツェナー電圧の向上のためにこれとは別に又は低くドーピングされたドーピングシート23の選択との組合せて、高くドーピングされたドーピングシート26を製造方法において使用することもできる。
【0015】
場合により、ウェハ20の上側もしくは下側を、n−ドーピング原子の高いもしくは極めて高い濃度で覆うことは、シート(図2aに示されたように)を用いた被覆の代わりに気相被覆、ドーピング液の使用下でのスピンオン法及び/又はイオン注入を用いてもしくはその他の公知のドーピング法を用いて行うこともできる。
【図面の簡単な説明】
【図1】 ツェナーダイオードの断面図
【図2】 ツェナーダイオードの製造工程を示す図
【図3】 ドーピング濃度の曲線を示す図
【図4】 他のドーピング濃度の曲線を示す図
【符号の説明】
1 チップ、 2 第1の層、 3,4,5 部分層 6 メタライジング層、20 ウェハ、 22 溝、 24 ドーピングシート

Claims (11)

  1. 次の製造工程:
    − 上側の第1の部分層(3)、その下にある第2の部分層(4)及び下方にある部分層(5)を備え、その際、全部分層(3,4,5)は同じ導電形式を有し、第1の部分層(3)のドーピング物質濃度は、第2の部分層(4)のドーピング物質濃度よりも高く、下方にある部分層(5)のドーピング物質濃度は上側の第1の部分層及び第2の部分層のドーピング物質濃度よりも高いウェハ(20)を製造し、
    − ウェハ(2)の上側に、第1の部分層(3)を貫通して第2の部分層(4)内へ達する溝(22)を設置し、
    − ウェハ(20)の上側に、第1の部分層(3)の第1の層(2)の導電形式を変えるドーピング物質を導入し、
    − ウェハ(20)の上側及び下側にメタライジング層(6)を設置し、
    − 設置された溝(22)に沿ってウェハを個々のチップ(1)に分割する
    を有する半導体デバイスの製造方法において、
    部分層(3,4,5)を、
    − 第1の拡散工程において、ウェハ(20)の上側をドーピング原子の高い濃度にし、かつウェハ(20)の下側をドーピング原子の極めて高い濃度にし
    第2の拡散工程として、ウェハ(20)の上側をニュートラルシートで被覆し、ウェハ(20)の下側を極めて強いドーピングのためのドーピングシート(24)で被覆してドーピング原子の導入を
    ことにより製造することを特徴とする半導体デバイスの製造方法。
  2. 第1の拡散工程において、ウェハ(20)の上側を強いドーピングのためのドーピングシート(23)で被覆し、ウェハ(20)の下側を極めて強いドーピングのためのドーピングシート(24)で被覆する、請求項1記載の方法。
  3. 第1の拡散工程を気相被覆、ドーピング液を用いるスピンオン法及び/又はイオン注入を用いて行う、請求項1記載の方法。
  4. 第1の層(2)の導電形式を変更するためのウェハ(20)の上側へのドーピング物質の導入する工程が、ウェハ(20)の上側を他のドーピングシート(26)で覆うことを包含し、その際、他のドーピングシートのドーピング原子は、極めて強いドーピングのためのドーピングシート(24)のドーピング原子に対抗する導電形式を示す、請求項1から3までのいずれか1項記載の方法。
  5. 第1の層(2)の導電形式を変更するためのウェハの上側へのドーピング物質の導入と同時に、下方にある部分層(5)のドーピング及び/又は厚さを強化もしくは拡大する、請求項1から4までのいずれか1項記載の方法。
  6. 下方にある部分層のドーピングの強化もしくは厚さの拡大の工程がウェハの下側を極めて強いドーピングのためのドーピングシート(24)で覆うことを包含する、請求項5記載の方法。
  7. ドーピングシートでの前面及び背面の被覆を積み重ねたウェハの形で行い、その結果、積み重ねたウェハ内部での各ドーピングシートの前面及び背面は積み重ねたウェハの1つのウェハの上側又は下側と接触する、請求項1から6までのいずれか1項記載の方法。
  8. 異なるツェナー電圧を調節するために、第1の拡散工程で覆うためのドーピングシート(23)又は第2の拡散工程でのドーピングシート(26)をドーピング物質含有量に関して変化させるか、ドーピングシート(23)での被覆時間を適合させる、請求項1から7までのいずれか1項記載の方法。
  9. 溝(22)をソーイング又はエッチングプロセスによって設置する、請求項1から8までのいずれか1項記載の方法。
  10. ソーイングの前にウェハをソーイングシート上に設置する、請求項9記載の方法。
  11. 第2の拡散工程を溝の設置の前又は後に行う、請求項1から10までのいずれか1項記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19938209B4 (de) * 1999-08-12 2007-12-27 Robert Bosch Gmbh Halbleiteranordnung und Verfahren zur Herstellung
DE10159498A1 (de) * 2001-12-04 2003-06-12 Bosch Gmbh Robert Halbleiteranordnung mit einem pn-Übergang und Verfahren zur Herstellung einer Halbleiteranordnung
US20050275065A1 (en) * 2004-06-14 2005-12-15 Tyco Electronics Corporation Diode with improved energy impulse rating
DE102004063180B4 (de) * 2004-12-29 2020-02-06 Robert Bosch Gmbh Verfahren zum Herstellen von Halbleiterchips aus einem Siliziumwafer und damit hergestellte Halbleiterbauelemente
US7741172B2 (en) * 2005-08-10 2010-06-22 Icemos Technology Ltd. Positive-intrinsic-negative (PIN)/negative-intrinsic-positive (NIP) diode
JP3141688U (ja) * 2008-02-29 2008-05-22 サンケン電気株式会社 半導体装置
TWI692866B (zh) * 2018-08-17 2020-05-01 實用半導體有限公司 半導體元件、半導體基板及半導體元件製作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215022A (ja) * 1982-06-09 1983-12-14 Hitachi Ltd 半導体への不純物拡散法
DE4320780B4 (de) 1993-06-23 2007-07-12 Robert Bosch Gmbh Halbleiteranordnung und Verfahren zur Herstellung
DE19538612A1 (de) * 1995-10-17 1997-04-24 Bosch Gmbh Robert Verfahren zur Herstellung einer Siliziumscheibe

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