JP4630164B2 - 半導体装置とその設計方法 - Google Patents

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Description

本発明は、半導体装置とその設計方法に関し、特に、シリカによる層間膜平坦化を用いた半導体装置とその設計方法に関する。
半導体装置は、高密度化、低コスト化の実現のため、配線構造は益々多層化の道を進んでおり、多層配線を支える新技術、新材料も種々提案されている。その中で、回転塗布法によって形成するシリカフィルム(以下、シリカと記す)を用いて層間絶縁膜の平坦化を実現する技術が存在する。その技術は、プラズマ酸化膜等によって層間絶縁膜を堆積した後、シリカ塗布を行い、配線間の窪みなどをシリカで満たすものであり、表面の凹凸を緩和し層間膜を平坦にすることができる。
なお、半導体装置上で多層金属パッドを平坦化する方法は、以下の特許公報に開示されている。
特許２９７０２３２号公報
発明者が実験を行ったところ以下の問題があることが分かった。
図５は、その実験で試作した半導体装置を示す図面である。
図５の半導体装置は、第１層金属配線１１上に第２層金属配線１２を設け、第３層金属配線と接続する為のビアホール(Via hole)群１３を第２層金属配線１２上に設けられた絶縁膜に設けたものである。図面が示すとおり、第1層金属配線１１の端部がビアホール群１３と交差するように設けられている。
本半導体装置の製造方法を、図６を用いて説明する。
絶縁膜２１上に第１層金属配線１１、絶縁膜２２、第２層金属配線１２を形成する。次に、プラズマ酸化膜成長を行い層間絶縁膜２３を形成する。次に、層間膜２３を平坦化する為に、シリカ塗布工程(シリカ塗布+焼き締め+エッチバック)を行う。再度、プラズマ酸化膜成長を行い絶縁膜２５を形成する(図６(ａ))。続いて、第３層金属配線との接続為のビアホールを形成する為に、レジストをパターニングし、ウェットエッチングを行い、続いて、ドライエッチングを実施してビアホール１３を形成する(図６(ｂ))。
その際、表面の余分なシリカはエッチバックによって除去されるが、第１層金属配線１１による段差部により、シリカ塗布工程でのシリカ残渣２４が発生する。第２、３層金属配線を接続するビアを形成する際のウェットエッチングによって、段差部に残ったシリカがエッチングされ、空洞が発生する。そして、空洞部の上部に残された絶縁物が剥落してゴミとなり、歩留まりを低下させる原因となる。
本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１の金属配線と、
前記第１の金属配線上に設けられた第２の金属配線と、
前記第２の金属配線上に設けられており、シリカ膜を用いて平坦化した第１の層間絶縁膜と、
前記第１の層間絶縁膜に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁層上に設けられた第３の金属配線と、
前記第２及び第３の金属配線を接続する複数のビアと、を有し、
前記第１の金属配線は、前記複数のビアの全部とオーバラップするように設けられていることを特徴とする半導体装置が提供される。
また、本発明によれば、
半導体基板と、
前記半導体基板上に設けられた第１の金属配線と、
前記第１の金属配線上に設けられた第２の金属配線と、
前記第２の金属配線上に設けられており、シリカ膜を用いて平坦化した第１の層間絶縁膜と、
前記第１の層間絶縁膜に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁層上に設けられた第３の金属配線と、
前記第２及び第３の金属配線を接続する複数のビアと、を有する、半導体装置の設計方法であって、
前記第１の金属配線が前記複数のビアの一部とオーバラップする場合には、前記複数のビアの全部とオーバラップするように設けることと特徴とする半導体装置の設計方法が提供される。
本発明は、上層配線層と接続する為に設けられたビア群の下層に設けられた配線を、そのビア群の全部を覆うように配置する。
特に、本発明は、上層配線層と接続する為に大規模に網打ちされたビアの密集域の下層に引く配線を、そのビア群を覆う形状に配置する。
以上説明したように、本発明によれば、従来構造で見られた、上層配線と接続されるビア群下に下層配線による段差が無くなる為、シリカ残渣のエッチング異常を無くすことができる。
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
図1(ａ)は、本発明の第１の実施の形態の半導体装置の平面を示す図面であり、図１(ｂ)は、図１(ａ)の１Ａ-１Ａ'における断面を示す図面である。
第１層金属配線１は半導体基板(図示せず)上に設けられ、第２層金属配線２は層間絶縁膜５を介して第１層金属配線１上に設けられている。複数のビアホール３が第２層金属配線２上に設けられ、第３層金属配線４はそのビアホール群を介して第２層金属配線２と接続されている。各金属配線は、例えばアルミ配線である。
このように、本実施の形態の半導体装置は、第３層金属配線４と第２層金属配線２が接続されるビアの全部の下に第１層金属配線１がオーバラップするように設けられている。
本実施の形態により、従来構造で発生していた第２層金属配線２と第３層金属配線４を接続する為に大規模に網打ちされたビアの密集域におけるシリカ残渣エッチング異常を無くすことができる。
ビア群を覆う形状に配置する第1層金属配線は、上層の配線と異電位の独立した配線であるのがより好ましい。
図２は、本発明の第２の実施の形態の半導体装置の平面を示す図面である。
図２の半導体装置は、第３層金属配線４が第１層金属配線１や第２層金属配線２と直交する方向に設けられたものである。
図３は、本発明の第３の実施の形態の半導体装置の平面を示す図面であり、図３(ｂ)は、図３(ａ)の３Ａ-３Ａ'における断面を示す図面である。
第１層金属配線１は半導体基板６上に絶縁膜５を介して設けられ、第２層金属配線２は層間絶縁膜５を介して第１層金属配線１上に設けられている。複数ビアホール７が第１層金属配線１上に設けられ、第２層金属配線２は第１層金属配線１とビア群８により接続されている。更に、複数のビアホール３が第２層金属配線２上に設けられ、第３層金属配線４はそのビア群９を介して第２層金属配線２と接続されている。各金属配線は、例えばアルミ配線である。また、銅配線であっても良い。
本実施の形態によれば、ビア群８及び９が互いに隣接して設けられられていた際に、ビア群８下に設けられる第１層金属配線１の端部による段差が上層のビアホール３に悪影響を及ぼさないように、第１層金属配線１の端部をビア群９を全部覆うように延長させたものである。
図４は、本発明の第４の実施の形態の半導体装置の平面を示す図面である。平面図は、他の実施の形態と基本的に同一なので省略する。
図４に示されるように、第２層金属配線２と第３層金属配線４はビアホール３に設けられたビア群により接続されている。第２層及び第３層金属配線２，４の下層に設けられた第１層金属配線１は第２層及び第３層金属配線２，４と直交するように設けられている。第１層金属配線１はビア群の全部とオーバラップするように突出部３０が形成されている。各金属配線は、例えば電源配線に使用されるものである。例えば、第１層金属配線１は電源電位が供給され、第２及び３層金属配線２，４はグランド電位が供給される。
つまり、本実施の形態の半導体装置は、第１の金属配線１はビア群８とオーバラップするように第１の方向に延在し、第２及び第３の金属配線２，４は第１の方向と直交する第２の方向に延在し、第１の金属配線１から第２の方向に突出して設けられた突出部３０は、第２及び第３の金属配線２，４とを接続するビア群９とオーバラップするように設けられたものである。
本実施の形態においても、ビア群の全部を覆うように第１層金属配線１が設けられ、シリカ残渣エッチング異常を無くすことができる。
本実施の形態の半導体装置は、以下のとおりＣＡＤ等のツールを用いて設計される。
第１層金属配線と、第２層金属配線と、第３層金属配線と、第２層及び第３層の金属配線を接続するビア群とを有する半導体装置を設計する際に、ＣＡＤツールは、第１層金属配線とそのビア群との位置関係を比較する。その結果、第１層金属配線がビア群の一部のみとオーバラップしていると判断したときには、第１層金属配線から突出部を設け、その突出部がビア群の全部とオーバラップするように設計される。
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。また、本実施の形態の半導体装置は、基本的に背景技術及び課題の欄で記載した製造方法と同じ方法で作成される。
本発明の第１の実施の形態の半導体装置を示す図面である。 本発明の第２の実施の形態の半導体装置を示す図面である。 本発明の第３の実施の形態の半導体装置を示す図面である。 本発明の第４の実施の形態の半導体装置を示す図面である。 従来の半導体装置を示す図面である。 従来の半導体装置の製造方法及びその課題を示す図面である。
符号の説明
１、１１ 第１層金属配線
２、１２ 第２層金属配線
３、７、１３ ビアホール
４ 第３層金属配線
５、２１、２２ 層間絶縁膜
６ 基板
７ ビアホール
８，９ ビア群
２３、２５ 絶縁膜
２４ シリカ残渣
３０ 突出部

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられた第１の金属配線と、
    前記第１の金属配線上に設けられた第２の金属配線と、
    前記第２の金属配線上に設けられており、シリカ膜を用いて平坦化した第１の層間絶縁膜と、
    前記第１の層間絶縁膜に設けられた第２の層間絶縁膜と、
    前記第２の層間絶縁層上に設けられた第３の金属配線と、
    前記第２及び第３の金属配線を接続する複数のビアと、を有し、
    前記第１の金属配線は、前記複数のビアの全部とオーバラップするように設けられていることを特徴とする半導体装置。
  2. 前記第１の金属配線は第１の電源電位が供給され、前記第２の金属配線は前記第１の電源電位と異なる電源電位が供給されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の金属配線は前記複数のビアのうち一部とオーバラップするように第１の方向に延在し、前記第２及び第３の金属配線は前記第１の方向と直交する第２の方向に延在し、前記複数のビアのうち前記一部と異なる他部は、前記第１の金属配線から前記第２の方向に突出して設けられた突出部とオーバラップすることを特徴とする請求項１または２記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板上に設けられた第１の金属配線と、
    前記第１の金属配線上に設けられた第２の金属配線と、
    前記第２の金属配線上に設けられており、シリカ膜を用いて平坦化した第１の層間絶縁膜と、
    前記第１の層間絶縁膜に設けられた第２の層間絶縁膜と、
    前記第２の層間絶縁層上に設けられた第３の金属配線と、
    前記第２及び第３の金属配線を接続する複数のビアと、を有する、半導体装置の設計方法であって、
    前記第１の金属配線が前記複数のビアの一部とオーバラップする場合には、前記複数のビアの全部とオーバラップするように設けることを特徴とする半導体装置の設計方法。
  5. 前記第１の金属配線に突出部を設け、前記突出部が前記複数のビアの他部とオーバラップするように配置されることを特徴とする請求項４記載の半導体装置の設計方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
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KR101712628B1 (ko) * 2010-05-03 2017-03-06 삼성전자 주식회사 가변 콘택을 포함한 반도체 소자
JP5819218B2 (ja) 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0334353A (ja) * 1989-06-29 1991-02-14 Nec Corp 半導体装置
WO2005083767A1 (ja) * 2004-02-26 2005-09-09 Renesas Technology Corp. 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5149674A (en) 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
US6552438B2 (en) * 1998-06-24 2003-04-22 Samsung Electronics Co. Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same
US6483176B2 (en) * 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
JP2005252027A (ja) 2004-03-04 2005-09-15 Nec Electronics Corp 多層配線構造の半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0334353A (ja) * 1989-06-29 1991-02-14 Nec Corp 半導体装置
WO2005083767A1 (ja) * 2004-02-26 2005-09-09 Renesas Technology Corp. 半導体装置

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