JP4620289B2 - 高速電流スイッチ回路 - Google Patents
高速電流スイッチ回路 Download PDFInfo
- Publication number
- JP4620289B2 JP4620289B2 JP2001181285A JP2001181285A JP4620289B2 JP 4620289 B2 JP4620289 B2 JP 4620289B2 JP 2001181285 A JP2001181285 A JP 2001181285A JP 2001181285 A JP2001181285 A JP 2001181285A JP 4620289 B2 JP4620289 B2 JP 4620289B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- transistor
- output
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の属する技術分野】
本発明は、トランジスタをスイッチングすることにより、そのトランジスタに流れる電流を高速にスイッチングする高速電流スイッチ回路に関する。
また、本発明は、CD−R、CD−RW、MO、DVD−R、DVD−RAM、DVD+RW等の記録媒体のデータの読み書き装置において、レーザダイオード(LD)を駆動するレーザダイオード駆動回路等に利用されるものである。
【0002】
【従来の技術】
この種のレーザダイオード駆動回路には、レーザダイオードを駆動するための大電流を高速で立ち上げ、かつその立ち上げの際にその電流のオーバシュートが少ない電流スイッチ回路が要求されている。
次に、従来の高速電流スイッチ回路について、図7を参照して説明する。
【0003】
この電流スイッチ回路は、図7に示すように、MOSトランジスタQ1〜Q11、インバータ3、および定電流源4、5などから構成されている。
次に、この電流スイッチ回路の動作を説明する。いま、入力端子1に入力される入力信号INが「H」レベルになると、MOSトランジスタQ4、Q8、Q9の各ゲートが「H」レベルになるとともに、その入力信号がインバータ3で反転されてMOSトランジスタQ3のゲートが「L」レベルとなる。
【0004】
この結果、MOSトランジスタQ4がオンするので、MOSトランジスタQ10のゲート電位およびそのソース電位(ノードN3およびN5の電位)が、電流設定端子2から入力される外部設定電流IINの電流値に従って立ち下がる。ここで、MOSトランジスタQ6、Q10は、帰還回路を構成している。
ノードN3の電位が立ち下がると、ソースフォロアからなるMOSトランジスタQ11によりそのソース電位(ノードN6の電位)が決定され、この電位がMOSトランジスタQ7のゲート電圧になる。このゲート電位によりMOSトランジスタQ7に電流が流れ、この電流が出力電流IOUTとして出力端子6から出力される。
【0005】
MOSトランジスタQ10とMOSトランジスタQ11とは、そのゲートとソースとの間の電圧が同一になるように設計されている。このため、MOSトランジスタQ7の出力電流IOUTの値は、MOSトランジスタQ6のW/L(ここで、WはそのMOSトランジスタのチャネル幅、Lはそのチャネル長である。)と、MOSトランジスタQ7のW/Lとの比率によって決定される。従って、MOSトランジスタQ6とMOSトランジスタQ7とは、電流ミラーの関係にある。
【0006】
一方、入力端子1に入力される入力信号INが「L」レベルになると、MOSトランジスタQ4、Q8、Q9の各ゲートが「L」レベルになるとともに、その入力信号がインバータ3で反転されてMOSトランジスタQ3のゲートが「H」レベルとなる。この結果、MOSトランジスタQ4がオフになるとともにMOSトランジスタQ8、Q9がオンする。このため、MOSトランジスタQ10、Q11、Q7の各ゲートに電源電圧VDDが印加され、MOSトランジスタQ7の出力電流IOUTがオフとなる。
【0007】
このときには、MOSトランジスタQ3がオンとなるので、MOSトランジスタQ3、Q5には、電流設定端子2から設定される外部設定電流IINが流れ、MOSトランジスタQ3のソース電位(ノードN1の電位)を一定に保つようにしている。これは、MOSトランジスタQ4のオン時の応答、すなわちMOSトランジスタQ7の出力電流IOUTの立ち上がり時の応答を遅らせないようにするためである。
【0008】
図7に示す電流スイッチ回路では、MOSトランジスタQ7の出力電流IOUTの応答特性は、MOSトランジスタQ6、Q10からなる帰還回路(ループ)の帯域特性、およびMOSトランジスタQ11からなるソースフォロアの帯域特性の2により決定される。その帰還回路とMOSトランジスタQ11における周波数−利得特性と周波数−位相特性の一例を示すと、図8に示すようになる。
【0009】
この回路の場合には、MOSトランジスタQ6、Q10からなる帰還回路の1次の極はノードN3に関係し、2次の極はノードN5に関係する。そして、この帰還回路と2つの極の位置関係により、帰還回路の安定性(位相余裕)が確保されている。
次に、その帰還回路の位相余裕と、これに対応するMOSトランジスタQ7の出力電流の立ち上がり特性の関係を示すと、例えば図9に示すようになる。
【0010】
図9(A)は、利得特性が同一であって位相余裕が十分な場合であり、MOSトランジスタQ7の出力電流はオーバシュートがなく立ち上がる。図9(B)は利得特性が同一であって位相余裕が殆どない場合であり、MOSトランジスタQ7の出力電流はオーバシュートがあり、激しくリンギングする。
次に、従来の電流スイッチ回路の他の例について、図10を参照しながら説明する。
【0011】
この電流スイッチ回路は、図10に示すように、図7の電流スイッチ回路と基本的に同様であり、その違いはノードN5とノードN6とを直接接続(ショート)した点である。
このような構成にすると、MOSトランジスタQ7の出力電流IOUTの応答特性に、MOSトランジスタQ11からなるソースフォロアの帯域特性が関わらなくなるという利点がある。これは、MOSトランジスタQ11が、MOSトランジスタQ10と同一の挙動を示す同一のトランジスタになるからである。
【0012】
【発明が解決しようとする課題】
しかし、図10の電流スイッチ回路では、MOSトランジスタQ10の他にMOSトランジスタQ11により帰還回路が構成される。このため、帰還回路の2次の極の負荷が大きくなる。これは、MOSトランジスタQ7のゲートの容量の増加によるためである。
【0013】
この結果、帰還回路が十分な位相余裕を確保するためには、MOSトランジスタQ10、Q11の伝達コンダクタンスgmを大きくする必要があり、この結果、消費電流が増大するという不都合がある。
なお、通常、MOSトランジスタQ7には大電流が流れるので、MOSトランジスタQ7のゲート容量も大きくなり、MOSトランジスタQ10、Q11に大きな電流を流す必要がある。
【0014】
そこで、本発明の目的は、上記の点に鑑み、消費電流を増加させることなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる高速電流スイッチ回路を提供することにある。
【0015】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1〜請求項4に記載の各発明は、以下のように構成した。
【0016】
請求項1に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第1の電流経路と第2の電流経路とに選択的に切り換える第1および第2のトランジスタを含む切換回路と、前記第1のトランジスタに対して直列接続される第3のトランジスタと、この第3のトランジスタを駆動する第1のソースフォロアと、前記第3のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第4のトランジスタと、この第4のトランジスタを前記第1のソースフォロアと同一条件で駆動する第2のソースフォロアとを含み、前記第3のトランジスタと前記第1のソースフォロアとの間で帰還回路を形成するとともに、前記第1および第2のソースフォロアを前記第3のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第1のソースフォロアの出力側と前記第2のソースフォロアの出力側との間に接続し、低抵抗と高抵抗との切り換えが自在な可変抵抗素子と、前記第4のトランジスタの出力電流の立ち上がり時に、その出力電流を所定値と比較し、出力電流が所定値を上回った場合に、前記可変抵抗素子を低抵抗から高抵抗に切り換える比較手段と、前記第4のトランジスタの出力電流の立ち下がり時に、前記可変抵抗素子を高抵抗から低抵抗に切り換える初期化手段と、からなることを特徴とするものである。
【0018】
請求項2に記載の発明は、請求項1に記載の高速電流スイッチ回路において、前記可変抵抗素子は、MOSトランジスタからなることを特徴とするものである。
請求項3に記載の発明は、外部から電流を設定する電流設定回路と、この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第1の電流経路と第2の電流経路とに選択的に切り換える第1および第2のトランジスタを含む切換回路と、前記第1のトランジスタに対して直列接続される第3のトランジスタと、この第3のトランジスタを駆動する第1のソースフォロアと、前記第3のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第4のトランジスタと、この第4のトランジスタを前記第1のソースフォロアと同一条件で駆動する第2のソースフォロアとを含み、前記第3のトランジスタと前記第1のソースフォロアとの間で帰還回路を形成するとともに、前記第1および第2のソースフォロアを前記第3のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、を備え、前記出力電流最適化回路は、前記第1のソースフォロアの出力側と前記第2のソースフォロアの出力側との間に、所定の抵抗値からなる抵抗素子を接続するようにしたことを特徴とするものである。
【0019】
請求項4に記載の発明は、請求項3に記載の高速電流スイッチ回路において、前記抵抗素子は、ポリシリコンからなることを特徴とするものである。
このように本発明では、一部に帰還回路を含む電流ミラー回路を備えるとともに、その帰還回路の位相余裕を調整して電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路を設けるようにした。
【0020】
このため、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【0021】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の高速電流スイッチ回路の第1実施形態の構成を示す全体の回路図である。
この第1実施形態に係る高速電流スイッチ回路は、図1に示すように、外部から電流を設定する電流設定回路11と、この電流設定回路1で設定される電流を流す電流経路を第1の電流経路17と第2の電流経路18に切り換える切換回路12と、第1の電流経路17に流れる設定電流に対して所定の電流比の出力電流を取り出す電流ミラー回路13と、出力電流最適化回路14とを、少なくとも備えている。
【0022】
電流設定回路11は、N型のMOSトランジスタQ1とN型のMOSトランジスタQ2とからなる電流ミラー回路からなり、MOSトランジスタQ1に外部設定電流II1を設定すると、この外部設定電流II1と同一の電流がMOSトランジスタQ2に流れるようになっている。
切換回路12は、N型のMOSトランジスタQ3とN型のMOSトランジスタQ4などからなり、電流設定回路11の設定電流を第1の電流経路17に流すときにMOSトランジスタQ4をオンにし、その設定電流を第2の電流経路18に流すときにMOSトランジスタQ3をオンにするようになっている。
【0023】
電流ミラー回路13は、第1の電流経路17を形成するP型のMOSトランジスタQ6と、P型の出力用MOSトランジスタQ7とが電流ミラー関係を形成するようになっている。このため、MOSトランジスタQ6、Q7の各ゲートには、それぞれソースフォロアを構成するP型のMOSトランジスタQ10、Q11の各ソース電圧が印加され、MOSトランジスタQ10、Q11は、そのゲートとソースとの間の電圧が同一になるように設計されている。
【0024】
このように電流ミラー回路13は、MOSトランジスタQ6とMOSトランジスタQ10とが帰還回路(ループ回路)と、出力用MOSトランジスQ7とMOSトランジスタQ11とからなる出力回路を含んでいる。
出力電流最適化回路14は、電流ミラー回路13に含まれる帰還回路の位相余裕を調整してその電流ミラー回路13からの出力電流の立ち上がりの最適化を図るようになっている。
【0025】
次に、この第1実施形態に係る高速電流スイッチ回路の詳細な構成について、図1を参照して説明する。
電流設定端子2は、MOSトランジスタQ1のドレインに接続され、そのドレインはMOSトランジスタQ1とQ2の各ゲートにそれぞれ接続されている。MOSトランジスタQ1、Q2の各ソースは共通接続され、その共通接続部が接地されている。
【0026】
入力端子1は、MOSトランジスタQ4、Q8、Q9の各ゲートに接続されるとともに、インバータ3を介してMOSトランジスタQ3のゲートに接続されている。MOSトランジスタQ3、Q4の各ソースは共通接続され、その共通接続部がMOSトランジスタQ2のドレインに接続されている。
MOSトランジスタQ3のドレインは、MOSトランジスタQ5のドレインに接続され、そのドレインがMOSトランジスタQ5のゲートに接続されている。MOSトランジスタQ5のソースには、電源電圧VDDが供給されるようになっている。
【0027】
MOSトランジスタQ4のドレインは、MOSトランジスタQ6、Q8の各ドレイン、およびMOSトランジスタQ10、Q11の各ゲートにそれぞれ接続されている。MOSトランジスタQ6のゲートは、MOSトランジスタQ10のソース、および出力電流最適化回路14の入力側にそれぞれ接続されている。また、MOSトランジスタQ6のソースは、電源電圧VDDが供給されるようになっている。
【0028】
MOSトランジスタQ8のゲートはMOSトランジスタQ9のゲートに接続され、MOSトランジスタQ8のソースは電源電圧VDDが供給されるようになっている。MOSトランジスタQ10のドレインは接地されるとともに、MOSトランジスタQ10のソースには、定電流源4を介して電源電圧VDDが供給されるようになっている。
【0029】
出力電流最適化回路14には、インバータ3の出力、および電流設定端子2の設定電流IINがそれぞれ入力されるようになっている。また、出力電流最適化回路14の出力端子は、MOSトランジスタQ9のドレイン、MOSトランジスタQ11のソース、およびMOSトランジスタQ7のゲートにそれぞれ接続されている。
【0030】
MOSトランジスタQ9のソースは、電源電圧VDDが供給されるようになっている。MOSトランジスタQ11のドレインは接地され、MOSトランジスタQ11のソースは定電流源5を介して電源電圧VDDが供給されるようになっている。MOSトランジスタQ7は、そのソースに電源電圧VDDが供給されるようになっており、そのドレインが出力端子6に接続されている。
【0031】
次に、出力電流最適化回路14の具体的な構成について、図2を参照して説明する。
この出力電流最適化回路14は、図2に示すように、可変抵抗素子としてのN型のMOSトランジスタQ21と、比較回路22と、初期化回路23とを含んでいる。
【0032】
MOSトランジスタ21は、MOSトランジスタQ10のソースとMOSトランジスタQ11のソースとの間に接続され、比較回路22からの出力に基づいてオフして高抵抗として機能し、初期化回路23からの出力に基づいてオンして低抵抗として機能するものである。
比較回路22は、MOSトランジスタQ22、Q23、およびインバータ24からなる電流コンパレータからなり、出力用のMOSトランジスタQ7の出力電流の立ち上がり時に、その出力電流を所定値と比較し、その出力電流が所定値を上回った場合に、MOSトランジスタQ21をオフするものである。
【0033】
ここで、上記の比較回路22が比較する際の所定値は、例えば、MOSトランジスタQ7の出力電流の最終値の90%程度の値とする。
初期化回路23は、MOSトランジスタQ24からなり、MOSトランジスタQ7の出力電流の立ち下がり時に、MOSトランジスタQ21をできるだけ早くオンして初期化するものである。
【0034】
さらに詳述すると、MOSトランジスタQ22のゲートは、MOSトランジスタ11のソースおよびMOSトランジスタQ7のゲートに接続されている。また、MOSトランジスタQ22のソースは電源電圧VDDが供給されるようになっている。
MOSトランジスタQ22のドレインは、MOSトランジスタQ23のドレイン、MOSトランジスタQ24のドレイン、およびインバータ24の入力側に接続されている。MOSトランジスタQ23は、比較回路22がMOSトランジスタQ7の出力電流を比較する際のしきい値を決定するものである。このMOSトランジスタQ22は、そのゲートに入力設定電流IINが供給され、そのソースが接地されている。
【0035】
インバータ24の出力側は、MOSトランジスタQ21のゲートに接続されている。また、MOSトランジスタQ24は、そのゲートにインバータ3の出力が供給され、そのソースが接地されている。
次に、このような構成からなる第1実施形態の動作について、図面を参照して説明する。
【0036】
いま、入力信号INが「L」レベルにあるときには、入力信号INがMOSトランジスタQ9に印加されるので、MOSトランジスタQ9はオンの状態にあり、ノードN6には電源電圧VDDが印加されている。このため、出力電流最適化回路14のMOSトランジスタQ22のゲートに電源電圧VDDが印加され、MOSトランジスタQ22はオフ状態になる。
【0037】
従って、インバータ24は、その入力側が「L」レベルとなり、その出力側は「H」レベルとなり、MOSトランジスタQ21はオン状態になるので、ノードN5とノードN6とは、低抵抗のMOSトランジスタQ21により短絡された状態となる。
このように、ノードN5とノードN6との間が短絡される場合には、MOSトランジスタQ6、Q10からなる帰還回路において、2次の極(ポール)を構成する容量負荷が大きくなるので、2次の極は低周波に設定されて、位相余裕は例えば30°以下というように小さくなる。
【0038】
一方、入力信号INが「L」レベルから「H」レベルに変化して立ち上がり始めると、MOSトランジスタQ4がオンするので、MOSトランジスタQ10のゲート電位およびそのソース電位(ノードN3およびN5の電位)が、電流設定端子2から入力される外部設定電流IINの電流値にしたがって立ち下がり始める。
【0039】
ノードN3の電位が立ち下がりはじめると、MOSトランジスタQ11によりそのソース電位(ノードN6の電位)が決定され、この電位がMOSトランジスタQ7のゲート電圧になる。このゲート電位によりMOSトランジスタQ7の出力電流が立ち上がり始める。
そのノードN6の電位は、出力電流最適化回路14のMOSトランジスタQ22のゲート電圧になるので、MOSトランジスタQ22には、MOSトランジスタQ7の出力電流に相当する出力電流が流れ始める。そして、その出力電流が予め設定してあるしきい値を超えたとき、換言すると、MOSトランジスタQ22のドレイン電圧が、そのしきい値に対応するインバータ24のしきい値電圧を超えると、このインバータ24の出力が「L」レベルとなる。
【0040】
この結果、MOSトランジスタQ21はオフ状態になるので、ノードN5とノードN6との間は、高抵抗のMOSトランジスタQ21により開放された状態となる。
このように、ノードN5とノードN6との間が開放される場合には、MOSトランジスタQ6、Q10からなる帰還回路において、2次の極を構成する容量負荷がMOSトランジスタQ7のゲート容量分だけとなって小さくなるので、2次の極は高周波に設定されて、位相余裕は例えば60°以上というように十分に確保される。
【0041】
その後、入力信号INが「H」レベルから「L」レベルに変化して立ち下がると、この入力信号INがインバータ3で反転されて出力電流最適化回路14のMOSトランジスタQ24のゲートに印加される。この結果、MOSトランジスタQ24がオンし、インバータ24の入力側を直ちに「L」レベルとするので、インバータ24はMOSトランジスタQ21をオン状態に初期化する。
【0042】
以上のような動作によるMOSトランジスタQ7の出力電流の変化を纏めると、図3に示すようになるので、以下にこれについて説明する。
すなわち、MOSトランジスタQ7の出力電流が立ち上がる際に、所定の中間電流値(例えば出力電流の最終値の90%程度)に達するまでは、ノードN5とノードN6との間をMOSトランジスタQ21をオンにして短絡するようにした。このため、出力電流は、図3の曲線Aに示すように、その立ち上がり期間が速まる。
【0043】
一方、その出力電流が、その中間電流値に立ち上がってオーバシュートの発生する時刻t1には、ノードN5とノードN6との間をMOSトランジスタQ21をオフにして開放し、すなわち、MOSトランジスタQ6、Q10からなる帰還回路の位相余裕を十分に確保するようにした。このため、出力電流は、図3の曲線Bに示すようにオーバシュートが抑制される。
【0044】
なお、図3において、曲線CはMOSトランジスタQ21をオンにしたままのときの出力電流の一例を示し、曲線DはMOSトランジスタQ21をオフにしたままの出力電流の一例を示す。
以上説明したように、この第1実施形態によれば、消費電流を増やすことなく、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑制することができる。
【0045】
また、この第1実施形態によれば、その出力電流の立ち下げ時には、初期状態に戻すようにしたので、入力信号により出力電流を高速にオンオフ制御を繰り返しても、その繰り返しによる出力電流の立ち上がり特性の違いは現れない。
次に、本発明の高速電流スイッチ回路の第2実施形態の構成について、図4を参照して説明する。
【0046】
この第2実施形態に係る高速電流スイッチ回路は、第1実施形態の出力電流最適化回路14を、図4に示すように所定の抵抗値を持つ抵抗素子31に置き換えたものである。抵抗素子31は、ポリシリコンなどから構成されている。
なお、この第2実施形態の他の部分の構成は、図1に示す第1実施形態の出力電流最適化回路14を除く部分の構成と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
【0047】
この第2実施形態が第1実施形態の出力電流最適化回路14を抵抗素子31に置き換えたのは以下の理由による。
すなわち、図3の曲線Cに示すように、ノードN5とノードN6との間を短絡させる場合には、MOSトランジスタQ7の出力電流は立ち上がりが早いがオーバシュートが大きい。逆に、図3の曲線Dに示すように、ノードN5とノードN6との間を開放させる場合には、MOSトランジスタQ7の出力電流は立ち上がりが遅いがオーバシュートが小さい。
【0048】
しかし、所定の抵抗値を持つ抵抗素子31をノードN5とノードN6との間に挿入(接続)すると、MOSトランジスタQ6、Q10からなる帰還回路の位相余裕が調整される。その結果、MOSトランジスタQ7の出力電流の立ち上がり特性は、図5の曲線Aに示すように、その中間的な特性を持つようになり、許容範囲内でオーバシュートが抑制され、かつ立ち上がりを速めることができる。
【0049】
なお、図5において、曲線A、B、Cと、それに対応する位相余裕θの関係は次のようになる。すなわち、曲線Aは、60°>θ>30°の場合であり、曲線Bはθ>60°の場合であり、 曲線Cはθ<30°の場合である。
例えば、この第2実施形態をCD−R/RW系のレーザダイオード駆動回路に適用する場合には、出力電流のオーバシュート量として5%まで許容される。このため、抵抗素子31により位相余裕を調整することで、オーバシュートが5%以内となる範囲で出力電流の立ち上がり時間を最も早くする設計が可能となる。
この場合に、回路の消費電流を増減させることはない。
【0050】
次に、MOSトランジスタQ6、Q10からなる帰還回路の位相余裕の調整 の具体的な方法について、図6を参照して説明する。
図6は、図4の回路のノードN5の等価回路である。この等価回路から、ノードN3の電圧をVN3、ノードN5の電圧をVN4とすると、等価回路の伝達関数は、次の(1)式のようになる。
【0051】
VN5/VN5=( gm1/C1)×{〔S+(1/(C2 ×R) )〕/〔S2 +S((C2×R×(gm1+gds1)+C1+C2)/(C1×C2×R))+((gm1+gds1)/(C1×C2×R)〕} ・・・・(1)
ここで、gm1はMOSトランジスタQ10の伝達コンダクタンス、C1はMOSトランジスタQ6のゲート容量、Rは抵抗素子31の抵抗値、gds1は基板効果伝達コンダクタンスである。
【0052】
いま、gm1≫gds1とすれば、(1)式は次の(2)式となる。
VN5/VN5=( gm1/C1)×{〔S+(1/(C2 ×R) )〕/〔S2 +S((gm1/C1)+(C1+C2)/(C1×C2×R))+(gm1/(C1×C2×R)〕} ・・・・(2)
(2)式によれば、零点を持つ2次のローパスフィルタ(LPF)となる。
【0053】
この(2)式から1次の極周波数ω0 と零点周波数Zero とを求めると、次の(3)(4)式のようになる。
ω0 =√(gm1/(C1×C2×R)) ・・・・(3)
Zero =1/(C2×R) ・・・・(4)
ここで、1次の極周波数ω0 で位相が90°回転するが、その位相は零点周波数Zero で戻される。このため、1次の極周波数ω0 と零点周波数Zero とは、抵抗素子31の抵抗Rにより調整できる。従って、抵抗素子31の抵抗値に調整することにより、帰還回路の位相余裕を調整できる。
【0054】
また、第2実施形態では、その回路が図4に示すように構成される。このような回路構成の場合には、帰還回路のステップ応答がオーバシュートしても、出力電流の応答を最終的に決めるのはノードN6である。このため、帰還回路の応答から、抵抗素子31とノードN6の容量によるローパスフィルタの効果で、ノードN6自体にはオーバシュートが現れにくい。
【0055】
以上説明したように、第2実施形態によれば、抵抗素子を設けるようにしたので、回路の消費電流を増加させることなく、位相余裕を調整できる。このため、出力電流は、オーバシュートをできるだけ抑制した上で立ち上がり時間をできるだけ速めることができる。
【0056】
【発明の効果】
以上述べたように、本発明によれば、出力電流の立ち上がり時間を速め、かつそのオーバシュートを抑えることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態の構成を示す回路図である。
【図2】出力電流最適化回路の構成を示す回路図である。
【図3】第1実施形態の出力電流の特性を説明する図である。
【図4】本発明の第2実施形態の構成を示す回路図である。
【図5】第2実施形態の出力電流の特性を説明する図である。
【図6】第2実施形態の出力電流の立ち上がり時の帰還回路の等価回路である。
【図7】従来回路の構成を示す回路図である。
【図8】その従来回路に含まれる帰還回路の利得特性と位相特性の一例を説明する図である。
【図9】その従来回路の出力電流の特性を説明する図である。
【図10】従来回路の他の構成例を示す回路図である。
【符号の説明】
11 電流設定回路
12 切換回路
13 電流ミラー回路
14 出力電流最適化回路
17 第1の電流経路
18 第2の電流経路
22 比較回路
23 初期化回路
31 抵抗素子
Claims (4)
- 外部から電流を設定する電流設定回路と、
この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第1の電流経路と第2の電流経路とに選択的に切り換える第1および第2のトランジスタを含む切換回路と、
前記第1のトランジスタに対して直列接続される第3のトランジスタと、この第3のトランジスタを駆動する第1のソースフォロアと、前記第3のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第4のトランジスタと、この第4のトランジスタを前記第1のソースフォロアと同一条件で駆動する第2のソースフォロアとを含み、前記第3のトランジスタと前記第1のソースフォロアとの間で帰還回路を形成するとともに、前記第1および第2のソースフォロアを前記第3のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、
前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、
を備え、
前記出力電流最適化回路は、
前記第1のソースフォロアの出力側と前記第2のソースフォロアの出力側との間に接続し、低抵抗と高抵抗との切り換えが自在な可変抵抗素子と、
前記第4のトランジスタの出力電流の立ち上がり時に、その出力電流を所定値と比較し、出力電流が所定値を上回った場合に、前記可変抵抗素子を低抵抗から高抵抗に切り換える比較手段と、
前記第4のトランジスタの出力電流の立ち下がり時に、前記可変抵抗素子を高抵抗から低抵抗に切り換える初期化手段と、
からなることを特徴とする高速電流スイッチ回路。 - 前記可変抵抗素子は、MOSトランジスタからなることを特徴とする請求項1に記載の高速電流スイッチ回路。
- 外部から電流を設定する電流設定回路と、
この電流設定回路で設定される設定電流の電流経路を、入力信号に応じて第1の電流経路と第2の電流経路とに選択的に切り換える第1および第2のトランジスタを含む切換回路と、
前記第1のトランジスタに対して直列接続される第3のトランジスタと、この第3のトランジスタを駆動する第1のソースフォロアと、前記第3のトランジスタとカレントミラーの関係を形成して所望の出力電流を取り出す第4のトランジスタと、この第4のトランジスタを前記第1のソースフォロアと同一条件で駆動する第2のソースフォロアとを含み、前記第3のトランジスタと前記第1のソースフォロアとの間で帰還回路を形成するとともに、前記第1および第2のソースフォロアを前記第3のトランジスタの出力に応じて駆動するようにした電流ミラー回路と、
前記帰還回路の位相余裕を調整して前記電流ミラー回路の出力電流の立ち上がりを最適化する出力電流最適化回路と、
を備え、
前記出力電流最適化回路は、前記第1のソースフォロアの出力側と前記第2のソースフォロアの出力側との間に、所定の抵抗値からなる抵抗素子を接続するようにしたことを特徴とする高速電流スイッチ回路。 - 前記抵抗素子は、ポリシリコンからなることを特徴とする請求項3に記載の高速電流スイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001181285A JP4620289B2 (ja) | 2001-06-15 | 2001-06-15 | 高速電流スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001181285A JP4620289B2 (ja) | 2001-06-15 | 2001-06-15 | 高速電流スイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002374154A JP2002374154A (ja) | 2002-12-26 |
JP4620289B2 true JP4620289B2 (ja) | 2011-01-26 |
Family
ID=19021573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001181285A Expired - Fee Related JP4620289B2 (ja) | 2001-06-15 | 2001-06-15 | 高速電流スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4620289B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201512145D0 (en) * | 2015-07-10 | 2015-08-19 | Landa Corp Ltd | Printing system |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0528127U (ja) * | 1991-09-17 | 1993-04-09 | 沖電気工業株式会社 | 電流スイツチ回路 |
JPH05129706A (ja) * | 1991-11-08 | 1993-05-25 | Ricoh Co Ltd | 半導体レーザ駆動制御回路 |
JPH11103108A (ja) * | 1997-07-31 | 1999-04-13 | Toshiba Corp | 温度依存型定電流発生回路およびこれを用いた光半導体素子の駆動回路 |
JPH11354878A (ja) * | 1998-06-11 | 1999-12-24 | Fuji Xerox Co Ltd | レーザダイオード駆動装置 |
JP2001111164A (ja) * | 1999-10-06 | 2001-04-20 | Fuji Xerox Co Ltd | レーザダイオード駆動回路及び画像記録装置 |
-
2001
- 2001-06-15 JP JP2001181285A patent/JP4620289B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0528127U (ja) * | 1991-09-17 | 1993-04-09 | 沖電気工業株式会社 | 電流スイツチ回路 |
JPH05129706A (ja) * | 1991-11-08 | 1993-05-25 | Ricoh Co Ltd | 半導体レーザ駆動制御回路 |
JPH11103108A (ja) * | 1997-07-31 | 1999-04-13 | Toshiba Corp | 温度依存型定電流発生回路およびこれを用いた光半導体素子の駆動回路 |
JPH11354878A (ja) * | 1998-06-11 | 1999-12-24 | Fuji Xerox Co Ltd | レーザダイオード駆動装置 |
JP2001111164A (ja) * | 1999-10-06 | 2001-04-20 | Fuji Xerox Co Ltd | レーザダイオード駆動回路及び画像記録装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2002374154A (ja) | 2002-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970000250B1 (ko) | 소진폭 동작용 입/출력 인터페이스를 갖는 반도체 집적회로 | |
US7332944B2 (en) | Frequency-controllable oscillator | |
EP1318601B1 (en) | Voltage mode differential driver and method | |
US6320768B1 (en) | Power supply pulse width modulation (PWM) control system | |
US6680637B2 (en) | Phase splitter circuit with clock duty/skew correction function | |
US8310279B2 (en) | Comparator with hysteresis | |
IL133819A (en) | Fast semiconductor laser driving circuits | |
JP3950058B2 (ja) | スルーレートが制御可能な回路 | |
US8699534B2 (en) | Laser diode driver with wave-shape control | |
US6876244B1 (en) | Differential charge pump | |
US8154217B2 (en) | Driver circuit, method for operating and use of a current mirror of a driver circuit | |
US6426614B1 (en) | Boot-strapped current switch | |
CN113162601A (zh) | 具有电压容忍力的电平移位器 | |
JPH09185889A (ja) | 半導体メモリのセンスアンプ出力制御回路 | |
US8614592B1 (en) | High data rate envelope detector for high speed optical storage application | |
JP4620289B2 (ja) | 高速電流スイッチ回路 | |
US8384480B2 (en) | Differential amplifier | |
JP2016171487A (ja) | 駆動回路 | |
JP2008085588A (ja) | 受光回路 | |
JP7431528B2 (ja) | 半導体増幅回路 | |
US20020181135A1 (en) | Current bias circuit used in magnetic-signal detection head | |
JP2001177380A (ja) | 比較回路及びこれを用いた発振回路 | |
US9287874B2 (en) | Level-shifting device | |
KR100332209B1 (ko) | 고속 응답하는 입력 버퍼 회로 | |
JP3077664B2 (ja) | 入力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080116 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101026 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101028 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |