JP4617110B2 - Security support method and electronic device - Google Patents

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Description

この発明は、暗号化を用いたセキュリティ支援方法および当該方法が適用される電子機器に関する。   The present invention relates to a security support method using encryption and an electronic apparatus to which the method is applied.

データの機密性を保持するために、データをハードウェアやソフトウェアを用いて暗号化する手法が取り入れられている（例えば、特許文献１および特許文献２参照。）。かかる暗号化の手法では、このデータに対し正当なアクセス権限を有するユーザ(またはシステム)が備えるハードウェアもしくはソフトウェア等の情報が、暗号化されたデータへのアクセスの鍵、すなわちキー情報となり、このキー情報が、ハードウェアもしくはソフトウェアで構成される暗号化システムで運用されてデータへのアクセスが可能となる。   In order to maintain the confidentiality of data, a method of encrypting data using hardware or software is adopted (for example, see Patent Document 1 and Patent Document 2). In such an encryption method, information such as hardware or software included in a user (or system) having a legitimate access authority for this data becomes a key for access to the encrypted data, that is, key information. Key information is operated by an encryption system composed of hardware or software, and data can be accessed.

具体的に、正当なアクセス権限を有するユーザ(またはシステム)は、まず、キー情報を暗号化システムに入力する。すると、暗号化されたデータが保持されているデータ保持部へのアクセスが可能となる。そして、例えば、データ保持部の特定の記憶領域に対して新たにデータの書き込みを行う際には、書き込むデータを暗号化(エンコード)して書き込み、また、保持されたデータを読み出す際には、データを複号化(デコード)して読み出しを行う。この場合、キー情報が正しく入力されなければ、データを書き込むことができないとともに、読み出すこともできない。したがって、暗号化システムでは、データの機密が保持される。   Specifically, a user (or system) having a legitimate access authority first inputs key information to the encryption system. Then, access to the data holding unit holding the encrypted data becomes possible. And, for example, when writing new data to a specific storage area of the data holding unit, the data to be written is encrypted (encoded), and when reading the held data, Data is decoded (decoded) and read. In this case, unless the key information is correctly input, data cannot be written and cannot be read. Therefore, confidentiality of data is maintained in the encryption system.

特開２００３−１９８５３０号公報JP 2003-198530 A 特開２００４−７４７２号公報JP 2004-7472 A

しかしながら、上記のような暗号化の手法を用いても、以下のように正当なアクセス権限を有さないユーザ（またはシステム）、すなわち不正ユーザによるアクセス（以下、これを不正アクセスと呼ぶ）が行われ、データの機密性が破られる可能性がある。   However, even if the above-described encryption method is used, a user (or system) who does not have a valid access right as described below, that is, an access by an unauthorized user (hereinafter referred to as unauthorized access) is performed. Data confidentiality may be broken.

例えば、ドングル等と称されるハードウェアキーを利用する暗号化システムでは、盗難等によりこのキーが不正ユーザの手に渡ると、このキーを用いて不正アクセスが行われたり、キー情報を解析されて攻撃される可能性がある。   For example, in an encryption system using a hardware key called a dongle or the like, if this key is transferred to an unauthorized user due to theft or the like, unauthorized access is performed using this key, or key information is analyzed. May be attacked.

また、パスワード等をキー情報としてソフトウェア上で利用するいわゆるソフトウェアキーを利用する暗号化システムでは、不正ユーザによるキー情報の盗み見や、様々なクラッキングの手法によって、キー情報が流出する可能性がある。そして、このキー情報が不正ユーザの手に渡ると、不正アクセスが行われたり攻撃される可能性がある。   In addition, in an encryption system that uses a so-called software key that uses a password or the like as key information on software, there is a possibility that the key information may be leaked by an unauthorized user stealing the key information or various cracking techniques. If this key information is passed to an unauthorized user, there is a possibility of unauthorized access or attack.

そこで、上記のような問題点を解決するために、ソフトウェアキーとハードウェアキーとを同時に使用することにより不正アクセスを防止し、データの機密性を高める方法がある。しかしながら、この場合においても、何らかの方法により暗号化システムそのものに不正ユーザがアクセスすることができれば、データを解読されたり改竄されたりする可能性がある。不正ユーザが暗号化システムにアクセス可能で、かつ、その暗号化システムのアルゴリズムを特定した場合には、暗号化したデータが解読される可能性は非常に高い。   Therefore, in order to solve the above-described problems, there is a method of preventing unauthorized access by using a software key and a hardware key at the same time and increasing the confidentiality of data. However, even in this case, if an unauthorized user can access the encryption system itself by some method, the data may be decrypted or tampered with. If an unauthorized user can access the encryption system and specify the algorithm of the encryption system, the possibility that the encrypted data is decrypted is very high.

本発明は、上述した従来技術による問題点を解消するため、不正ユーザ（またはシステム）によるデータアクセスや暗号化システムへの攻撃が防止されて高いセキュリティ性を有し、データの機密性の向上が図られたセキュリティ支援方法および電子機器を提供することを目的とする。   The present invention eliminates the problems caused by the prior art described above, and thus prevents unauthorized users (or systems) from accessing data and attacks on the encryption system, thus providing high security and improving data confidentiality. It is an object to provide an intended security support method and electronic device.

上述した課題を解決し、目的を達成するため、本発明にかかるセキュリティ支援方法は、与えられた回路生成データにより暗号化回路を生成する論理回路と、前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備えた暗号化システムのセキュリティ支援方法において、前記論理回路を含む前記暗号化システムの本体部から前記回路生成データ付与手段を独立させ前記本体部に着脱自在に構成し、前記回路生成データ付与手段が前記本体部に装着された場合に前記論理回路に生成された前記暗号化回路が、前記回路生成データ付与手段が脱着された場合に消去されることを特徴とする。   In order to solve the above-described problems and achieve the object, a security support method according to the present invention includes a logic circuit that generates an encryption circuit based on given circuit generation data, and a circuit that supplies the circuit generation data to the logic circuit. In a security support method for an encryption system provided with generated data providing means, the circuit generated data providing means is made independent from the main body of the encryption system including the logic circuit and is detachable from the main body. The encryption circuit generated in the logic circuit when the circuit generation data adding unit is attached to the main body is erased when the circuit generation data adding unit is detached.

また、本発明にかかる電子機器は、与えられた回路生成データにより暗号化回路を生成する論理回路を含む電子機器本体と、前記電子機器本体に着脱自在に構成され前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備え、前記回路生成データ付与手段が前記電子機器本体に装着された場合に前記論理回路に生成された暗号化回路が、前記回路生成データ付与手段が脱着された場合に消去されることを特徴とする。   An electronic device according to the present invention includes an electronic device body including a logic circuit that generates an encryption circuit based on given circuit generation data, and is detachably attached to the electronic device body. The circuit generation data is transferred to the logic circuit. Circuit generation data providing means for providing to the encryption circuit generated in the logic circuit when the circuit generation data providing means is attached to the main body of the electronic device. It is characterized in that it is erased when it is detected.

また、本発明にかかる電子機器は、回路生成データに基づく回路を生成する論理回路を有する電子機器において、前記回路生成データを前記論理回路に付与する回路生成データ付与手段俄然気電子機器に接続されていない場合に、前記論理回路に形成されていた前記回路生成データに基づく回路を消去する消去手段を有することを特徴とする。   In addition, an electronic device according to the present invention is connected to a circuit-generated data providing unit that provides the circuit-generated data to the logic circuit in an electronic device having a logic circuit that generates a circuit based on the circuit-generated data. If not, there is provided erasing means for erasing a circuit based on the circuit generation data formed in the logic circuit.

かかる構成のセキュリティ支援方法および電子機器によれば、回路生成データ付与手段を脱着した状態では暗号化回路が生成されないので、不正ユーザ（またはシステム）はデータアクセスや暗号化システムへの攻撃を行うことができない。また、所定時、具体的には回路生成データ付与手段の盗難等により不正ユーザの手に渡った時等でも、この不正ユーザの手に渡った回路生成データ付与手段と異なる回路生成データの暗号化回路が生成されるように構成を変更することにより、不正ユーザ（またはシステム）はデータアクセスや暗号化システムへの攻撃を行うことができない。   According to the security support method and the electronic device having such a configuration, since the encryption circuit is not generated in a state where the circuit generation data attaching unit is detached, an unauthorized user (or system) performs an attack on the data access or encryption system. I can't. In addition, encryption of circuit-generated data different from the circuit-generated data providing means in the unauthorized user's hand even at a predetermined time, specifically when the circuit-generated data providing means is stolen by an unauthorized user. By changing the configuration so that a circuit is generated, an unauthorized user (or system) cannot make an attack on the data access or encryption system.

本発明にかかるセキュリティ支援方法および電子機器によれば、不正ユーザ（またはシステム）によるデータアクセスや暗号化システムへの攻撃が防止されて高いセキュリティを有し、データの機密性の向上が図られたセキュリティ支援方法および電子機器が実現される。   According to the security support method and the electronic apparatus according to the present invention, data access by an unauthorized user (or system) and an attack on an encryption system are prevented, and high security is provided, and data confidentiality is improved. A security support method and an electronic device are realized.

以下に添付図面を参照して、本発明にかかるセキュリティ支援方法および当該方法が適用される電子機器の好適な実施の形態を詳細に説明する。まず、本発明の実施の形態にかかるセキュリティ支援方法および電子機器の概要を説明すると、この電子機器では、暗号化システムを実現するための要素を含め制御部やデータ保持部等の各種構成要素を備えた本体と、この本体から着脱可能に構成されたＲＯＭとを備える。そして、このＲＯＭが、電子機器のデータ保持部の記憶領域に格納されたデータ（以下、保持データと呼ぶ）にアクセスする際にハードウェアキーとして機能する。   Exemplary embodiments of a security support method and an electronic apparatus to which the method is applied will be described below in detail with reference to the accompanying drawings. First, an outline of a security support method and an electronic device according to an embodiment of the present invention will be described. In this electronic device, various components such as a control unit and a data holding unit including elements for realizing an encryption system are included. And a ROM configured to be detachable from the main body. The ROM functions as a hardware key when accessing data stored in the storage area of the data holding unit of the electronic device (hereinafter referred to as holding data).

具体的に、ＲＯＭには、電子機器の本体内部に所定の構成の暗号化回路を生成（すなわちコンフィグレーション）するためのコンフィグレーションデータが格納されている。そして、保持データへのアクセス時には、ＲＯＭを電子機器の本体に接続してＲＯＭのコンフィグレーションデータを本体内に入力し、このコンフィグレーションデータにしたがって、電子機器の本体内部に暗号化回路が生成される。その結果、保持データへのアクセスが可能となる。   Specifically, the ROM stores configuration data for generating (that is, configuring) an encryption circuit having a predetermined configuration inside the main body of the electronic device. When accessing the stored data, the ROM is connected to the main body of the electronic device, and the ROM configuration data is input into the main body, and an encryption circuit is generated in the main body of the electronic device according to the configuration data. The As a result, it is possible to access the retained data.

一方、ＲＯＭが電子機器の本体に接続されていない状態では、ＲＯＭからのコンフィグレーションデータの入力が実行されないので、電子機器の本体内部に暗号化回路が生成されない。したがって、この状態では保持データへのアクセスができず、よって、高いデータの機密性を実現することが可能となる。   On the other hand, in a state where the ROM is not connected to the main body of the electronic device, configuration data input from the ROM is not executed, so that an encryption circuit is not generated inside the main body of the electronic device. Therefore, in this state, it is impossible to access the retained data, and thus it is possible to realize high data confidentiality.

ここで、上記のようにＲＯＭの接続により一旦生成された暗号化回路は、ＲＯＭを本体から取りはずすことにより消去される。したがって、再度ＲＯＭを接続しなければ、本体内部に暗号化回路を生成することができず、よって、ＲＯＭが本体に接続されていない状態では、不正アクセスによる攻撃から保持データが保護される。   Here, the encryption circuit once generated by connecting the ROM as described above is erased by removing the ROM from the main body. Therefore, if the ROM is not connected again, an encryption circuit cannot be generated inside the main body. Therefore, in a state where the ROM is not connected to the main body, the retained data is protected from attacks due to unauthorized access.

また、ハードウェアキーとして機能するＲＯＭが盗まれた場合には、このＲＯＭを用いた不正ユーザの攻撃から保持データを防御するために、保持データの暗号化アルゴリズムを、盗まれたＲＯＭを用いて生成される暗号化回路のアルゴリズムとは異なるアルゴリズムに変更する。それにより、不正ユーザの保持データへのアクセスを防止することが可能となる。さらに、不正アクセスが行われた場合に、当該アクセスを検出してセキュリティに通報するよう構成されてもよい。以下、本発明の実施の形態について、詳細に説明する。   In addition, when a ROM that functions as a hardware key is stolen, the stored data encryption algorithm is used using the stolen ROM in order to protect the retained data from an unauthorized user attack using this ROM. The algorithm is changed to an algorithm different from the algorithm of the generated encryption circuit. This makes it possible to prevent unauthorized users from accessing the retained data. Furthermore, when unauthorized access is performed, the access may be detected and reported to security. Hereinafter, embodiments of the present invention will be described in detail.

（実施の形態１）
図１は、本発明の実施の形態１にかかる電子機器の構成を示す模式的なブロック図である。図１に示すように、電子機器１００は、本体１０１と、この本体１０１に着脱可能に構成され本体１０１と独立に設けられたＲＯＭ１０２とを備える。本体１０１は、具体的に、コネクタ部１０３、コンフィグレーション回路生成／消去部１０４と、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）回路１０５と、制御部１０６と、ユーザＩ／Ｆ（インターフェース）１０７と、データ保持部１０８と、アルゴリズム比較部１０９と、を備えている。 (Embodiment 1)
FIG. 1 is a schematic block diagram showing the configuration of the electronic apparatus according to the first embodiment of the present invention. As shown in FIG. 1, the electronic device 100 includes a main body 101 and a ROM 102 that is detachably attached to the main body 101 and is provided independently of the main body 101. Specifically, the main body 101 includes a connector unit 103, a configuration circuit generation / deletion unit 104, an FPGA (Field Programmable Gate Array) circuit 105, a control unit 106, a user I / F (interface) 107, and data holding Unit 108 and algorithm comparison unit 109.

コネクタ部１０３は、本体１０１の外部に独立して配設されたＲＯＭ１０２を本体１０１に取り付ける際の接続部に相当し、ここでＲＯＭ１０２の着脱が行われる。コンフィグレーション回路生成／消去部１０４では、コネクタ部１０３に接続されたＲＯＭ１０２から入力されるコンフィグレーションデータにしたがって、コンフィグレーション回路が生成される。ＲＯＭ１０２がコネクタ部１０３から取り外されると、一旦形成されたコンフィグレーション回路は消去される。したがって、ＲＯＭ１０２からのデータ入力がない状態、すなわちＲＯＭ１０２がコネクタ部１０３に接続されていない状態では、コンフィグレーション回路生成／消去部１０４にコンフィグレーション回路は生成されない。このようなコンフィグレーション回路生成／消去部１０４は、例えば、揮発性の記憶デバイスで構成され、ＲＯＭ１０２からのコンフィグレーションデータの入力がないと、一旦内部に生成されたコンフィグレーション回路が消去される構成となっている。   The connector portion 103 corresponds to a connecting portion when the ROM 102 provided independently outside the main body 101 is attached to the main body 101, and the ROM 102 is attached and detached here. The configuration circuit generation / erasure unit 104 generates a configuration circuit in accordance with configuration data input from the ROM 102 connected to the connector unit 103. When the ROM 102 is removed from the connector unit 103, the once formed configuration circuit is deleted. Therefore, when there is no data input from the ROM 102, that is, when the ROM 102 is not connected to the connector unit 103, no configuration circuit is generated in the configuration circuit generation / erase unit 104. Such a configuration circuit generation / erasure unit 104 is composed of, for example, a volatile storage device, and the configuration circuit once generated is erased when no configuration data is input from the ROM 102. It has become.

ＦＰＧＡ回路１０５は、ユーザが自分で設計して所望の動作を実行させることが可能な論理回路であり、コンフィグレーション回路生成／消去部１０４に生成されたコンフィグレーション回路から出力される情報にしたがって回路内部に暗号化回路を生成する。ＦＰＧＡ回路１０５では、ＲＯＭ１０２に格納されたコンフィグレーションデータのアルゴリズムに対応したアルゴリズムの暗号化回路が生成される。例えば、ＦＰＧＡ回路１０５は内部構造がＲＡＭになっており、上記コンフィグレーション回路からの出力がないと、内部に生成された暗号化回路が消去される揮発性の記憶デバイスである。   The FPGA circuit 105 is a logic circuit that can be designed by a user to execute a desired operation, and is a circuit according to information output from the configuration circuit generated by the configuration circuit generation / erase unit 104. An encryption circuit is generated inside. In the FPGA circuit 105, an encryption circuit having an algorithm corresponding to the algorithm of the configuration data stored in the ROM 102 is generated. For example, the FPGA circuit 105 is a volatile storage device in which the internal structure is a RAM and the encryption circuit generated therein is deleted if there is no output from the configuration circuit.

データ保持部１０８は、特定のアルゴリズムで暗号化された各種データを保持する記憶領域を備える。データ保持部１０８に保持されたデータは、当該データのアルゴリズムと同じアルゴリズムを有するＦＰＧＡ回路１０５の暗号化回路を介して暗号化／復号化され、それにより、データの書き込みおよび読み出しが可能となる。また、データ保持部１０８には、ＲＯＭ１０２から与えられるコンフィグレーションデータの正当性を確認するためのデータが保持されている。   The data holding unit 108 includes a storage area for holding various data encrypted with a specific algorithm. The data held in the data holding unit 108 is encrypted / decrypted via the encryption circuit of the FPGA circuit 105 having the same algorithm as that of the data, whereby data can be written and read. The data holding unit 108 holds data for confirming the validity of the configuration data given from the ROM 102.

アルゴリズム比較部１０９は、ＦＰＧＡ回路１０５に生成された暗号化回路のアルゴリズムとデータ保持部１０８に保持されたデータの暗号化アルゴリズムとを比較する。具体的に、ＦＰＧＡ回路１０５は、その内部に生成された暗号化回路のアルゴリズムの種別を特定するフラグを特定領域に有しており、また、データ保持部１０８は、現在保持しているデータの暗号化アルゴリズムの種別を特定するフラグを記憶領域の特定領域に有している。そして、アルゴリズム比較部１０９は、このＦＰＧＡ回路１０５のフラグとデータ保持部１０８のフラグとを比較し、両者のアルゴリズムを比較する。   The algorithm comparison unit 109 compares the encryption circuit algorithm generated in the FPGA circuit 105 with the data encryption algorithm held in the data holding unit 108. Specifically, the FPGA circuit 105 has a flag for specifying the type of algorithm of the encryption circuit generated therein in the specific area, and the data holding unit 108 stores the data currently held. A flag for specifying the type of the encryption algorithm is provided in the specific area of the storage area. Then, the algorithm comparison unit 109 compares the flag of the FPGA circuit 105 with the flag of the data holding unit 108, and compares the algorithms of both.

本体１０１のユーザＩ／Ｆ１０７には、図示しない本体１０１の入力手段（例えば、入力キー等）から送信される入力データが入力され、さらにこの入力データを制御部１０６に出力する。制御部１０６は、ＣＰＵを含んで構成され、電子機器１００の全体の制御を司る。制御部１０６による制御によって、電子機器１００において種々の動作が実行される。   The user I / F 107 of the main body 101 receives input data transmitted from input means (for example, an input key) of the main body 101 (not shown), and further outputs this input data to the control unit 106. The control unit 106 includes a CPU, and controls the entire electronic device 100. Various operations are executed in the electronic device 100 under the control of the control unit 106.

ＲＯＭ１０２には、本体１０１のコンフィグレーション回路生成／消去部１０４にコンフィグレーション回路を生成する（ひいては暗号化回路を生成する）ためのコンフィグレーションデータが格納されている。すなわち、ＲＯＭ１０２には、様々な暗号化アルゴリズムを応用した論理回路をハードウェア記述言語等で設計したものがコンフィグレーションデータに変換されて格納されている。   The ROM 102 stores configuration data for generating a configuration circuit (and thus generating an encryption circuit) in the configuration circuit generation / erasure unit 104 of the main body 101. That is, the ROM 102 stores logic circuits applied with various encryption algorithms designed in a hardware description language or the like, converted into configuration data.

ＲＯＭ１０２は、本体１０１から独立して構成されており、例えば、コネクタ部１０３に挿入するよう構成されたチップやカード等である。このようなＲＯＭ１０２は、電子機器１００の使用時に、本体１０１の外部からコネクタ部１０３を介して本体１０１に接続される。また、使用が終了したら、コネクタ部１０３から取り外される。このように、ＲＯＭ１０２は、電子機器１００において各種動作を実行するためのハードウェアキーに相当する。   The ROM 102 is configured independently from the main body 101, and is, for example, a chip or a card configured to be inserted into the connector unit 103. Such a ROM 102 is connected to the main body 101 via the connector portion 103 from the outside of the main body 101 when the electronic device 100 is used. Further, when the use is completed, the connector unit 103 is detached. As described above, the ROM 102 corresponds to a hardware key for executing various operations in the electronic device 100.

以上のように、本実施の形態においては、ＦＰＧＡ回路が暗号化回路を生成する論理回路に相当し、ＲＯＭ１０２が回路生成データ付与手段に相当し、ＲＯＭ１０２のコンフィグレーションデータが回路生成データに相当する。また、コンフィグレーション回路生成／消去部１０４が、ＦＰＧＡ回路１０５に生成された暗号化回路を消去する消去手段に相当する。また、アルゴリズム比較部１０９が、ＲＯＭ１０２から与えられるコンフィグレーションデータの正当性を確認する際に用いられる比較部に相当する。   As described above, in this embodiment, the FPGA circuit corresponds to the logic circuit that generates the encryption circuit, the ROM 102 corresponds to the circuit generation data adding unit, and the configuration data of the ROM 102 corresponds to the circuit generation data. . The configuration circuit generation / erasure unit 104 corresponds to an erasure unit that erases the encryption circuit generated in the FPGA circuit 105. The algorithm comparison unit 109 corresponds to a comparison unit used when confirming the validity of the configuration data given from the ROM 102.

次に、図１の電子機器１００における各種動作を実現するためのデータアクセス動作と、このデータアクセス動作によって実現されるセキュリティ支援方法について説明する。図２は、図１の電子機器１００におけるデータアクセス動作の概要を示すフローチャートである。   Next, a data access operation for realizing various operations in the electronic device 100 of FIG. 1 and a security support method realized by the data access operation will be described. FIG. 2 is a flowchart showing an outline of a data access operation in the electronic device 100 of FIG.

図２に示すように、ユーザが図１の電子機器１００の電源をＯＮすると（ステップＳ２０１）、図１のユーザＩ／Ｆ１０７を介して図１の制御部１０６に動作開始の情報が出力される。すると、制御部１０６は、図１のＲＯＭ１０２が図１の本体１０１のコネクタ部１０３に接続されているか否かを判定する（ステップＳ２０２）。   As shown in FIG. 2, when the user turns on the electronic device 100 shown in FIG. 1 (step S201), operation start information is output to the control unit 106 shown in FIG. 1 via the user I / F 107 shown in FIG. . Then, the control unit 106 determines whether or not the ROM 102 in FIG. 1 is connected to the connector unit 103 of the main body 101 in FIG. 1 (step S202).

ＲＯＭ１０２がコネクタ部１０３に接続されていない場合には（ステップＳ２０２：Ｎｏ）、ＲＯＭ１０２からコンフィグレーションデータが与えられないため本体１０１のコンフィグレーション回路生成／消去部１０４（図１参照）にコンフィグレーション回路が生成されず、よって、図１のＦＰＧＡ回路１０５の内部に暗号化回路も生成されない。したがって、図１のデータ保持部１０８に保持されたデータにアクセスすることができず、当該データの読み出しおよび書き込みを行うことはできない。このように、ＲＯＭ１０２が本体１０１に接続されないと、電子機器１００において動作を実行するためのキーが投入されていないことから、電子機器１００では、それ以上の動作は実行されず動作が停止する（ステップＳ２０３）。   If the ROM 102 is not connected to the connector unit 103 (step S202: No), the configuration data is not given from the ROM 102, so the configuration circuit is generated in the configuration circuit generation / erase unit 104 (see FIG. 1) of the main body 101. Thus, no encryption circuit is generated inside the FPGA circuit 105 of FIG. Therefore, the data held in the data holding unit 108 in FIG. 1 cannot be accessed, and the data cannot be read or written. As described above, if the ROM 102 is not connected to the main body 101, the key for executing the operation in the electronic device 100 is not inserted, so that no further operation is executed in the electronic device 100 and the operation stops ( Step S203).

一方、図１のＲＯＭ１０２がコネクタ部１０３に接続されている場合には（ステップＳ２０２：Ｙｅｓ）、接続されたＲＯＭ１０２からコンフィグレーション回路生成／消去部１０４に入力されたコンフィグレーションデータにしたがって制御部１０６が動作し、本体１０１のコンフィグレーション回路生成／消去部１０４にコンフィグレーション回路が生成される（ステップＳ２０４）。   On the other hand, when the ROM 102 of FIG. 1 is connected to the connector unit 103 (step S202: Yes), the control unit 106 according to the configuration data input from the connected ROM 102 to the configuration circuit generating / erasing unit 104. The configuration circuit is generated in the configuration circuit generation / erasure unit 104 of the main body 101 (step S204).

そしてさらに、生成されたコンフィグレーション回路からの出力により、制御部１０６が動作して図１のＦＰＧＡ回路１０５の内部に暗号化回路が生成される（ステップＳ２０５）。この場合、ＦＰＧＡ回路１０５では、ＲＯＭ１０２のコンフィグレーションデータのアルゴリズムに応じたアルゴリズムの暗号化回路が生成される。例えば、ＲＯＭ１０２がアルゴリズムＡのコンフィグレーションデータを有する場合には、ＦＰＧＡ回路１０５にアルゴリズムＡの暗号化回路が生成され、ＲＯＭ１０２がアルゴリズムＢのコンフィグレーションデータを有する場合には、ＦＰＧＡ回路１０５にアルゴリズムＢの暗号化回路が生成される。   Further, the control unit 106 operates by the output from the generated configuration circuit, and an encryption circuit is generated in the FPGA circuit 105 of FIG. 1 (step S205). In this case, the FPGA circuit 105 generates an encryption circuit having an algorithm corresponding to the configuration data algorithm of the ROM 102. For example, when the ROM 102 has the configuration data of the algorithm A, the encryption circuit of the algorithm A is generated in the FPGA circuit 105, and when the ROM 102 has the configuration data of the algorithm B, the algorithm B Encryption circuit is generated.

上記のようにして図１のＦＰＧＡ回路１０５に暗号化回路が生成されると、続いて、図１に示すように、ユーザＩ／Ｆ１０７から制御部１０８にパスワードが入力され（ステップＳ２０６）、制御部１０６が、この入力されたパスワードが正当なアクセス権限を有するユーザのパスワードであるか否かを判定する（ステップＳ２０７）。   When the encryption circuit is generated in the FPGA circuit 105 of FIG. 1 as described above, subsequently, as shown in FIG. 1, a password is input from the user I / F 107 to the control unit 108 (step S206), and control is performed. The unit 106 determines whether or not the input password is a password of a user having a valid access authority (step S207).

図２に示すように、入力されたパスワードが正当なアクセス権限を有するユーザ（またはシステム）のものでない場合には（ステップＳ２０７：Ｎｏ）、再びステップＳ２０６の処理に戻る。一方、パスワードが正当なアクセス権限を有するユーザ（またはシステム）のものである場合には（ステップＳ２０７：Ｙｅｓ）、図１のアルゴリズム比較部１０９が、図１のＦＰＧＡ回路１０５に生成された暗号化回路のアルゴリズムと、図１のデータ保持部１０８に保持されたデータの暗号化アルゴリズムとを比較し（ステップＳ２０８）、図１の制御部１０６が、両者のアルゴリズムが一致するか否かの判定、すなわち暗号化回路のアルゴリズムの正当性の確認、を行う（ステップＳ２０９）。このような制御部１０６による正当性の確認は、データ保持部１０８に保持された正当性確認のためのデータに基づいて行われる。   As shown in FIG. 2, when the input password is not for a user (or system) having a legitimate access authority (step S207: No), the process returns to step S206 again. On the other hand, when the password is that of a user (or system) having a legitimate access authority (step S207: Yes), the algorithm comparison unit 109 in FIG. 1 performs the encryption generated in the FPGA circuit 105 in FIG. The algorithm of the circuit is compared with the encryption algorithm of the data held in the data holding unit 108 in FIG. 1 (step S208), and the control unit 106 in FIG. 1 determines whether or not both algorithms match. That is, the validity of the encryption circuit algorithm is confirmed (step S209). The confirmation of validity by the control unit 106 is performed based on data for validity confirmation held in the data holding unit 108.

そして、両者のアルゴリズムが異なるものである、すなわち暗号化のアルゴリズムが正当でない、と判定されると（ステップＳ２０９：Ｎｏ）、図１のＦＰＧＡ回路１０５に生成された暗号化回路のアルゴリズムが保持されたデータの暗号化アルゴリズムと異なることからデータの復号化および暗号化を行うことができず、よって、データの読み込みおよび書き込みが実行されない。したがって、図１の電子機器１００では、データへのアクセスが実行されないのでそれ以上の動作は実行されず、動作が停止する（ステップＳ２１０）。   If it is determined that the two algorithms are different, that is, the encryption algorithm is not valid (step S209: No), the algorithm of the encryption circuit generated in the FPGA circuit 105 of FIG. 1 is retained. Since the data is different from the data encryption algorithm, the data cannot be decrypted and encrypted, so that the data is not read or written. Therefore, in the electronic device 100 of FIG. 1, since access to data is not executed, no further operation is executed, and the operation stops (step S210).

一方、両者のアルゴリズムが同一である、すなわち暗号化のアルゴリズムが正当である、と判定されると（ステップＳ２０９：Ｙｅｓ）、図１のＦＰＧＡ回路１０５に生成された暗号化回路のアルゴリズムが保持されたデータの暗号化アルゴリズムと同一であるので、データの復号化および暗号化を行うことができ、よって、データの読み込みおよび書き込みが実行される（ステップＳ２１１）。そして、このようなデータの読み込みおよび書き込み、すなわちデータへのアクセス実行により、図１の電子機器１００において、種々の動作が実行される。   On the other hand, if it is determined that both algorithms are the same, that is, the encryption algorithm is valid (step S209: Yes), the algorithm of the encryption circuit generated in the FPGA circuit 105 of FIG. 1 is retained. Since the data encryption algorithm is the same, the data can be decrypted and encrypted, so that the data is read and written (step S211). Various operations are executed in the electronic device 100 of FIG. 1 by reading and writing such data, that is, by executing access to the data.

所望の動作が実行されると、図１の電子機器１００では、図１のユーザＩ／Ｆ１０７を介して動作の終了指示が図１の制御部１０６に出力されたか否か（すなわち終了か否か）の判定が行われる（ステップＳ２１２）。動作の終了指示が出力されていない（すなわち終了でない）場合には（ステップＳ２１２：Ｎｏ）、再びステップＳ２１１に戻って処理が行われる。一方、動作の終了指示が出力される（すなわち終了となる）と（ステップＳ２１２：Ｙｅｓ）、電子機器１００の動作が終了する。そして、電子機器１００の電源をＯＦＦするとともに（ステップＳ２１３）、図１のコネクタ部１０３から図１のＲＯＭ１０２を取りはずす（ステップＳ２１４）。   When the desired operation is executed, the electronic device 100 in FIG. 1 determines whether or not an operation end instruction is output to the control unit 106 in FIG. 1 via the user I / F 107 in FIG. ) Is determined (step S212). When the operation end instruction is not output (that is, not ended) (step S212: No), the process returns to step S211 again to perform the process. On the other hand, when an operation end instruction is output (that is, the operation ends) (step S212: Yes), the operation of the electronic device 100 ends. Then, the electronic device 100 is turned off (step S213), and the ROM 102 of FIG. 1 is removed from the connector unit 103 of FIG. 1 (step S214).

上記のようにコネクタ部１０３からＲＯＭ１０２が取り外されたことを制御部１０６が確認すると、コンフィグレーション回路生成／消去部１０４は、図２のステップＳ２０４において生成されたコンフィグレーション回路を消去する（ステップＳ２１５）。そして、このようにコンフィグレーション回路が消去されると、コンフィグレーションデータが図１のＦＰＧＡ回路１０５に入力されないので、図２のステップＳ２０５においてＦＰＧＡ回路１０５の内部に生成された暗号化回路が、当該コンフィグレーション回路の消去に伴って消去される（ステップＳ２１６）。   When the control unit 106 confirms that the ROM 102 has been removed from the connector unit 103 as described above, the configuration circuit generation / deletion unit 104 deletes the configuration circuit generated in step S204 of FIG. 2 (step S215). ). When the configuration circuit is erased in this way, configuration data is not input to the FPGA circuit 105 in FIG. 1, so that the encryption circuit generated in the FPGA circuit 105 in step S205 in FIG. It is erased along with the erase of the configuration circuit (step S216).

このように暗号化回路が消去された状態では、図１のデータ保持部１０８に保持されたデータの復号化および暗号化をすることができず、すなわち、データにアクセスすることができない。したがって、再びＲＯＭ１０２をコネクタ部１０３に接続して新たに暗号化回路を生成しない限りは、電子機器１００を動作させることができない。このように、ＲＯＭ１０２が取り外された状態の電子機器１００では、不正アクセスが防止される。   In such a state where the encryption circuit is erased, the data held in the data holding unit 108 in FIG. 1 cannot be decrypted and encrypted, that is, the data cannot be accessed. Therefore, the electronic device 100 cannot be operated unless the ROM 102 is connected to the connector unit 103 again to newly generate an encryption circuit. In this way, unauthorized access is prevented in the electronic device 100 with the ROM 102 removed.

以上のように、本実施の形態の電子機器１００においては、データアクセスの際に、パスワードによる認証だけでなく、動作実行のためのハードウェアキーとして機能するＲＯＭ１０２によっても認証が実施される構成が実現される。したがって、二重にセキュリティ性を高めることが可能となり、不正アクセスからデータを保護してデータの機密性を高く保持することが可能となる。   As described above, the electronic device 100 according to the present embodiment has a configuration in which authentication is performed not only by password authentication but also by the ROM 102 that functions as a hardware key for operation execution when accessing data. Realized. Therefore, it is possible to double the security and to protect the data from unauthorized access and keep the data confidential.

特に、この電子機器１００では、ＲＯＭ１０２を取り外した状態では暗号化回路が電子機器１００内に存在しないので、データアクセスが不可である構成が実現される。したがって、従来の暗号化システムに比べて、より確実かつ良好なセキュリティを実現することが可能となる。   In particular, in the electronic device 100, the encryption circuit does not exist in the electronic device 100 with the ROM 102 removed, so that a configuration in which data access is impossible is realized. Therefore, more reliable and better security can be realized as compared with the conventional encryption system.

また、暗号化アルゴリズムは、近年、複雑化および大規模化しており、それゆえ、通常のソフトウェアによる暗号化／復号化では処理時間が大きくなって動作時間のボトルネックとなるおそれがあるが、本実施の形態では、ハードウェアにより暗号化回路を構成するため、暗号化システムにおける処理の高速化が図られる。したがって、電子機器１００では、速やかに動作を実行することが可能となる。   In addition, encryption algorithms have become increasingly complex and large-scale in recent years. Therefore, encryption / decryption using ordinary software may increase processing time and become a bottleneck in operating time. In the embodiment, since the encryption circuit is configured by hardware, the processing speed of the encryption system can be increased. Therefore, the electronic device 100 can quickly execute an operation.

また、暗号化回路がＦＰＧＡ回路１０５によって構成されるため、ＲＯＭ１０２のコンフィグレーションデータに応じたアルゴリズムの所望の暗号化回路を容易に生成することができる。また、複数種類の暗号化回路を入れ替えながら運用することにより、セキュリティ性をさらに高めることが可能となる。   Further, since the encryption circuit is configured by the FPGA circuit 105, a desired encryption circuit of an algorithm according to the configuration data of the ROM 102 can be easily generated. Further, it is possible to further improve security by operating while replacing a plurality of types of encryption circuits.

（実施の形態２）
本発明の実施の形態２にかかる電子機器および当該電子機器におけるセキュリティ支援方法は、ＲＯＭをハードウェアキーとして使用する点で実施の形態１と同様であるが、セキュリティ性を高めてデータの機密性をより向上させるために、データ保持部に保持されるデータのアルゴリズムを適宜変更する点が、実施の形態１とは異なっている。 (Embodiment 2)
The electronic device and the security support method in the electronic device according to the second embodiment of the present invention are the same as those in the first embodiment in that the ROM is used as a hardware key. The point that the algorithm of data held in the data holding unit is changed as appropriate in order to further improve the above is different from the first embodiment.

例えば、ＲＯＭが盗まれた場合には、盗んだＲＯＭを使用して不正アクセスされるおそれがある。そこで、本実施の形態では、盗まれたＲＯＭを使用して不正アクセス使用としてもアクセスできないように、保持されたデータの暗号化アルゴリズムを、盗まれたＲＯＭの有するコンフィグレーションデータに基づいて生成される暗号化回路では復号化および暗号化ができないアルゴリズムに変更する。   For example, when the ROM is stolen, there is a risk of unauthorized access using the stolen ROM. Therefore, in the present embodiment, the encryption algorithm for the stored data is generated based on the configuration data of the stolen ROM so that the stolen ROM cannot be used for unauthorized access. The encryption circuit is changed to an algorithm that cannot be decrypted or encrypted.

なお、このようなデータの暗号化アルゴリズムの変更は、ＲＯＭの盗難発生に対応して行ってもよく、また、盗難の発生にかかわらず定期的に行ってもよい。以下、本実施の形態の詳細を説明する。   Note that such a change in the data encryption algorithm may be performed in response to the occurrence of theft of the ROM, or may be performed periodically regardless of the occurrence of theft. Details of the present embodiment will be described below.

図３は、本発明の実施の形態２にかかる電子機器の構成を示す模式的なブロック図である。図３に示すように、本実施の形態の電子機器１００は、図１の実施の形態１の電子機器１００と同様の構成を有し、さらに、データ保持部１０８に保持されたデータを一時的に保持する領域（すなわち一時記憶領域）であるバッファ部１１０を備える。バッファ部１１０は、ＦＰＧＡ回路１０５に接続されている。また、本実施の形態の電子機器１００は、不正アクセスが合った場合に、当該不正アクセスを検出してセキュリティシステムに通報するためのセキュリティ通報手段１１１をさらに備えている。   FIG. 3 is a schematic block diagram showing the configuration of the electronic apparatus according to the second embodiment of the present invention. As shown in FIG. 3, electronic device 100 of the present embodiment has the same configuration as that of electronic device 100 of Embodiment 1 of FIG. 1, and further temporarily stores data held in data holding unit 108. A buffer unit 110 that is an area (that is, a temporary storage area) to be held in the memory. The buffer unit 110 is connected to the FPGA circuit 105. In addition, electronic device 100 of the present embodiment further includes security reporting means 111 for detecting unauthorized access and reporting to the security system when unauthorized access is successful.

かかる構成の電子機器１００では、通常は、図２に示す実施の形態１のアクセス動作と同様の動作が行われるが、ＲＯＭ１０２の盗難等に伴って、後述の図４で示すように、保持されるデータのアルゴリズム変更動作が行われる。それにより、後述の図５で示すように、盗んだＲＯＭ１０２を使用した不正アクセスからデータを防御することが可能となる。   In the electronic device 100 having such a configuration, an operation similar to the access operation of the first embodiment shown in FIG. 2 is normally performed, but is held as shown in FIG. The algorithm change operation is performed on the data. As a result, as shown in FIG. 5 to be described later, it is possible to protect data from unauthorized access using the stolen ROM 102.

以下に、本実施の形態の特徴である、データの暗号化アルゴリズム変更動作について説明する。図４は、図３の電子機器１００におけるデータの暗号化アルゴリズム変更動作の概要を示すフローチャートである。   The data encryption algorithm changing operation, which is a feature of the present embodiment, will be described below. FIG. 4 is a flowchart showing an outline of the data encryption algorithm changing operation in the electronic apparatus 100 of FIG.

データの暗号化アルゴリズム変更の概要を説明すると、ここでは、はじめに図３のデータ保持部１０８にアルゴリズムＡで暗号化されたデータが保持されている。そして、このアルゴリズムＡで暗号化されたデータが、図４の暗号化アルゴリズム変更動作によって、アルゴリズムＢにより暗号化される。   The outline of changing the data encryption algorithm will be described below. First, data encrypted by the algorithm A is held in the data holding unit 108 of FIG. Then, the data encrypted by the algorithm A is encrypted by the algorithm B by the encryption algorithm changing operation of FIG.

詳細には、例えばハードウェアキーである図３のＲＯＭ１０２が盗まれたことが分かると、図４に示すように、まず、盗まれたＲＯＭ１０２と同じくアルゴリズムＡのコンフィグレーションデータを格納した予備のＲＯＭ１０２を図３のコネクタ部１０３に接続する（ステップＳ４０１）。そして、図３の電子機器１００の電源をＯＮする（ステップＳ４０２）。   Specifically, for example, when it is found that the ROM 102 in FIG. 3 which is a hardware key has been stolen, as shown in FIG. 4, first, a spare ROM 102 storing configuration data of the algorithm A in the same manner as the stolen ROM 102 is stored. Is connected to the connector 103 of FIG. 3 (step S401). And the power supply of the electronic device 100 of FIG. 3 is turned ON (step S402).

電源がＯＮされた電子機器１００では、実施の形態１の図２のステップＳ２０４〜ステップＳ２０９における処理と同様の処理がステップＳ４０３〜ステップＳ４０７において行われる。ここでは、接続されたＲＯＭ１０２（図３参照）のコンフィグレーションデータのアルゴリズムＡに対応して、図３のＦＰＧＡ回路１０５に、アルゴリズムＡの暗号回路が生成される。それにより、アルゴリズムＡで暗号化されたデータへのアクセスが可能となる。   In electronic device 100 that is turned on, processing similar to the processing in steps S204 to S209 in FIG. 2 of the first embodiment is performed in steps S403 to S407. Here, an encryption circuit of the algorithm A is generated in the FPGA circuit 105 of FIG. 3 corresponding to the algorithm A of the configuration data of the connected ROM 102 (see FIG. 3). Thereby, access to the data encrypted by the algorithm A becomes possible.

続いて、アルゴリズムＡで暗号化され保持されたデータを、図３のＦＰＧＡ回路１０５内に生成されたアルゴリズムＡの暗号化回路を介し、復号化して平文に解読する（ステップＳ４０８）。そして、この解読したデータを、図３のバッファ部１１０に移動させて、バッファ部１１０の記憶領域に書き込みを行って保持する（ステップＳ４０９）。   Subsequently, the data encrypted and held by the algorithm A is decrypted and decrypted into plain text through the encryption circuit of the algorithm A generated in the FPGA circuit 105 of FIG. 3 (step S408). Then, the decrypted data is moved to the buffer unit 110 of FIG. 3 and written into the storage area of the buffer unit 110 to be held (step S409).

その後、図３に示すように、ユーザＩ／Ｆ１０７を介して制御部１０６にアルゴリズム比較部１０９をディセーブル（無効）にする指示を入力し、アルゴリズム比較部１０９をディセーブルする（ステップＳ４１０）。そして、このようにデータをバッファ部１１０に保持するとともにアルゴリズム比較部１０９をディセーブルした状態において、電子機器１００の電源をＯＦＦするとともに（ステップＳ４１１）、コネクタ部１０３から図３のＲＯＭ１０２を取りはずす（ステップＳ４１２）。それにより、生成されていたコンフィグレーション回路がコンフィグレーション回路生成／消去部１０４により消去され（ステップＳ４１３）、それに伴って、生成されていたＦＰＧＡ回路１０５の暗号化回路が消去される（ステップＳ４１４）。   Thereafter, as shown in FIG. 3, an instruction to disable (invalidate) the algorithm comparison unit 109 is input to the control unit 106 via the user I / F 107, and the algorithm comparison unit 109 is disabled (step S410). In the state where the data is held in the buffer unit 110 and the algorithm comparison unit 109 is disabled as described above, the power of the electronic device 100 is turned off (step S411), and the ROM 102 of FIG. Step S412). Thereby, the generated configuration circuit is deleted by the configuration circuit generation / erasure unit 104 (step S413), and the generated encryption circuit of the FPGA circuit 105 is deleted accordingly (step S414). .

次に、図３のコネクタ部１０３に、アルゴリズムＢのコンフィグレーションデータを格納したＲＯＭ１０２を接続し（ステップＳ４１５）、電子機器１００の電源をＯＮする（ステップＳ４１６）。電子機器１００では、上記のステップＳ４０３〜ステップＳ４０６の処理と同様の処理がステップＳ４１７〜ステップＳ４２０において行われる。この場合には、接続されたＲＯＭ１０２のアルゴリズムＢに対応して、図３のＦＰＧＡ回路１０５内にアルゴリズムＢの暗号化回路がステップＳ４１８において生成される。   Next, the ROM 102 storing the configuration data of the algorithm B is connected to the connector unit 103 of FIG. 3 (step S415), and the power of the electronic device 100 is turned on (step S416). In electronic device 100, the same processing as in steps S403 to S406 described above is performed in steps S417 to S420. In this case, an encryption circuit of the algorithm B is generated in the FPGA circuit 105 of FIG. 3 in step S418 corresponding to the algorithm B of the connected ROM 102.

そして、生成されたこのアルゴリズムＢの暗号化回路を介して、上記のステップＳ４０９において図３のバッファ部１１０に保持した平文のデータを、アルゴリズムＢで暗号化する（ステップＳ４２１）。さらに、このようにアルゴリズムＢで暗号化されたデータを、再び図３のデータ保持部１０８の記憶領域に書き込んで保持する（ステップＳ４２２）。これにより、データ保持部１０８には、はじめにアルゴリズムＡで暗号化され保持されていたデータが、アルゴリズム変更によりアルゴリズムＢで暗号化されて保持される。   Then, the plaintext data held in the buffer unit 110 in FIG. 3 in the above step S409 is encrypted with the algorithm B through the generated encryption circuit of the algorithm B (step S421). Further, the data encrypted by the algorithm B in this way is written and held in the storage area of the data holding unit 108 in FIG. 3 again (step S422). As a result, the data that was first encrypted and held by the algorithm A is held in the data holding unit 108 after being encrypted by the algorithm B by the algorithm change.

なお、このようなアルゴリズム変更では、図３のアルゴリズム比較部１０９が前述のステップＳ４１０で示すようにディセーブルされているので、データのアルゴリズムの種類を示すデータ保持部１０８の記憶領域のフラグと、暗号化回路のアルゴリズムの種類を示すＦＰＧＡ回路１０５内部の特定領域のフラグとが異なっていても、図５のステップＳ５０８で後述するアクセス不実施や、ステップＳ５０９で後述するセキュリティシステムへの通報が行われることはなく、データへのアクセスおよびデータの書き込みを速やかに行うことが可能となる。   In such an algorithm change, since the algorithm comparison unit 109 of FIG. 3 is disabled as shown in step S410 described above, the storage area flag indicating the type of the data algorithm, Even if the flag of the specific area inside the FPGA circuit 105 indicating the type of algorithm of the encryption circuit is different, access not described later in step S508 in FIG. 5 or notification to the security system described later is performed in step S509. Thus, it is possible to quickly access data and write data.

上記のようにして図３のデータ保持部１０８にアルゴリズムＢで暗号化されたデータを書き込んだ後、図３のバッファ部１１０内に保持された平文のデータを消去する（ステップＳ４２３）。そして、図３のユーザＩ／Ｆ１０７を介して図３の制御部１０６にアルゴリズム比較部１０９をイネーブル（有効）にする指示を入力し、アルゴリズム比較部１０９をイネーブルする（ステップＳ４２４）。その後、図３の電子機器１００の電源をＯＦＦするとともに（ステップＳ４２５）、図３のコネクタ部１０３からＲＯＭ１０２を取りはずす（ステップＳ４２６）。それにより、生成されていたコンフィグレーション回路がコンフィグレーション回路生成／消去部１０４により消去され（ステップＳ４２７）、それに伴って、生成されていたＦＰＧＡ回路１０５の暗号化回路が消去される（ステップＳ４２８）。以上のようにして、保持されたデータのアルゴリズム変更動作が終了する。   After the data encrypted by the algorithm B is written in the data holding unit 108 of FIG. 3 as described above, the plaintext data held in the buffer unit 110 of FIG. 3 is erased (step S423). Then, an instruction to enable (validate) the algorithm comparison unit 109 is input to the control unit 106 in FIG. 3 via the user I / F 107 in FIG. 3 to enable the algorithm comparison unit 109 (step S424). Thereafter, the power of the electronic device 100 in FIG. 3 is turned off (step S425), and the ROM 102 is removed from the connector unit 103 in FIG. 3 (step S426). Thereby, the generated configuration circuit is deleted by the configuration circuit generating / erasing unit 104 (step S427), and the generated encryption circuit of the FPGA circuit 105 is deleted accordingly (step S428). . As described above, the algorithm changing operation for the retained data is completed.

続いて、上記のデータのアルゴリズム変更が行われた後に、盗まれたアルゴリズムＡのＲＯＭを不正使用して不正アクセスが行われた場合について説明する。図５は、図４の暗号化アルゴリズム変更動作後における不正アクセス時の動作の概要を示すフローチャートである。   Next, a description will be given of a case where after the algorithm change of the data is performed, unauthorized access is performed by illegally using the ROM of the stolen algorithm A. FIG. 5 is a flowchart showing an outline of the operation at the time of unauthorized access after the encryption algorithm changing operation of FIG.

図５に示すように、不正使用者が盗んだアルゴリズムＡのＲＯＭ１０２（図３参照）を図３のコネクタ部１０３に接続し（ステップＳ５０１）、引き続き図１の実施の形態１のステップＳ２０１〜ステップＳ２０７と同様の処理がステップＳ５０２〜ステップＳ５０６において行われる。ここでは、ステップＳ５０４において、ＲＯＭ１０２のコンフィグレーションデータのアルゴリズムＡに対応してアルゴリズムＡの暗号化回路が生成される。   As shown in FIG. 5, the ROM 102 (see FIG. 3) of the algorithm A stolen by the unauthorized user is connected to the connector unit 103 of FIG. 3 (step S501), and the steps S201 to S201 of the first embodiment of FIG. Processing similar to S207 is performed in steps S502 to S506. Here, in step S504, an encryption circuit for the algorithm A is generated corresponding to the algorithm A for the configuration data in the ROM 102.

続いて、図３のアルゴリズム比較部１０９が、生成された暗号化回路のアルゴリズムと図３のデータ保持部１０８に保持されたデータの暗号化アルゴリズムとの比較を行う（ステップＳ５０７）。かかるアルゴリズムの比較において、ここでは、アルゴリズムＡの暗号化回路が生成されており、また、図４のアルゴリズム変更動作によってデータ保持部１０８のデータがアルゴリズムＢで暗号化されていることから、両者のアルゴリズムは異なっている。それゆえ、この場合には、データ保持部１０８に保持された前述の正当性確認のためのデータに基づき、図３の制御部１０６が、暗号化回路のアルゴリズムの種類を示すＦＰＧＡ回路１０５（図３参照）のフラグとデータ保持部１０８の記憶領域に設けられたフラグが一致せず、よって、両者のアルゴリズムが異なるものであると判定する。   Subsequently, the algorithm comparison unit 109 in FIG. 3 compares the generated algorithm of the encryption circuit with the encryption algorithm of the data held in the data holding unit 108 in FIG. 3 (step S507). In the comparison of the algorithms, the encryption circuit of the algorithm A is generated here, and the data of the data holding unit 108 is encrypted by the algorithm B by the algorithm changing operation of FIG. The algorithm is different. Therefore, in this case, the control unit 106 in FIG. 3 uses the FPGA circuit 105 (see FIG. 3) indicating the algorithm type of the encryption circuit based on the above-described data for validity confirmation held in the data holding unit 108. 3) and the flag provided in the storage area of the data holding unit 108 do not match. Therefore, it is determined that the algorithms are different.

このように暗号化回路のアルゴリズムとデータの暗号化アルゴリズムとが不一致であることが検出されると、ＲＯＭ１０２の不正使用者はデータ保持部１０８のデータにアクセスすることができず、図３の電子機器１００では動作が停止する（ステップＳ５０８）。また、このような動作停止状態の下で機能するセキュリティ通報手段１１１によって、インターネット等のネットワークシステムを通じてセキュリティシステムに通報が行われる（ステップＳ５０９）。また、ここでは図示していないが、警告メッセージや警告音の出力が行われてもよい。なお、セキュリティシステムとは、具体的に、例えば、契約等によりユーザのシステムを支援する支援システムの一環でセキュリティ対策を行う支援センター等に相当する。   When it is detected that the algorithm of the encryption circuit and the data encryption algorithm do not match in this way, an unauthorized user of the ROM 102 cannot access the data in the data holding unit 108, and the electronic device shown in FIG. The operation stops in the device 100 (step S508). In addition, the security notification unit 111 functioning in such an operation stop state notifies the security system through a network system such as the Internet (step S509). Although not shown here, a warning message or a warning sound may be output. The security system specifically corresponds to, for example, a support center that performs security measures as part of a support system that supports a user's system through a contract or the like.

なお、ＲＯＭ１０２の不正使用者がアルゴリズム比較部１０９の機能を何らかの方法により抑止した場合でも、データ保持部１０８のデータは図４に示すように既に不正使用者の有するＲＯＭ１０２のアルゴリズムＡとは異なるアルゴリズム（すなわちアルゴリズムＢ）で暗号化されているため、アルゴリズムＡのＲＯＭ１０２によって生成されるアルゴリズムＡの暗号化回路ではアルゴリズムＢのデータを復号化および暗号化することはできず、よって、不正使用者によるデータの解読は不可能となる。   Even if an unauthorized user of the ROM 102 suppresses the function of the algorithm comparison unit 109 by some method, the data in the data holding unit 108 is different from the algorithm A of the ROM 102 already owned by the unauthorized user as shown in FIG. (Ie, algorithm B), the algorithm A encryption circuit generated by the algorithm A ROM 102 cannot decrypt and encrypt the data of the algorithm B. Decryption of data becomes impossible.

以上のように、本実施の形態の電子機器１００および当該電子機器１００におけるセキュリティ支援方法によれば、ハードウェアキーであるＲＯＭ１０２を盗み出して不正使用しても、適宜速やかにデータの暗号化アルゴリズムを変更することによって、不正アクセスを防止することが可能となる。また、この場合には、ＲＯＭ１０２の不正使用の事実を検出してセキュリティシステム等に通報することができる。したがって、実施の形態１の場合よりもさらに高いセキュリティ性を実現することが可能となる。   As described above, according to the electronic device 100 of this embodiment and the security support method in the electronic device 100, even if the ROM 102, which is a hardware key, is stolen and illegally used, a data encryption algorithm is promptly and appropriately used. By making changes, unauthorized access can be prevented. In this case, the fact of unauthorized use of the ROM 102 can be detected and reported to the security system or the like. Therefore, it is possible to achieve higher security than in the first embodiment.

また、ここでは、暗号化回路がＦＰＧＡ回路１０５によって生成されるので、暗号化回路のコンフィグレーションに用いられるＲＯＭ１０２のコンフィグレーションデータを交換することにより、数万ゲート相当の大規模な回路構成の暗号化回路でも、容易かつ速やかに回路構成の変更を行うことが可能となる。したがって、上記のようなデータの暗号化アルゴリズムの変更を容易に実現することが可能となる。   Further, here, since the encryption circuit is generated by the FPGA circuit 105, the encryption of a large-scale circuit configuration equivalent to tens of thousands of gates can be obtained by exchanging the configuration data of the ROM 102 used for the configuration of the encryption circuit. Even in a circuit, it is possible to easily and quickly change the circuit configuration. Therefore, it is possible to easily realize the change of the data encryption algorithm as described above.

ところで、上記の実施の形態１および実施の形態２において、ＲＯＭ１０２内に格納されたデータを改竄して本体１０１のデータ保持部１０８に保持されたデータに直接アクセスを試みようとしても、暗号化のアルゴリズムは、現在、多様な方式が発表されているため、どのアルゴリズムを使用して暗号化を行っているか特定することは非常に困難である。したがって、上記の実施の形態１および実施の形態２では、暗号化アルゴリズムを特定した不正アクセスの実行は困難である。   By the way, in the first and second embodiments described above, even if the data stored in the ROM 102 is falsified and an attempt is made to directly access the data held in the data holding unit 108 of the main body 101, the encryption algorithm is used. Since various methods are currently announced, it is very difficult to specify which algorithm is used for encryption. Therefore, in the first embodiment and the second embodiment, it is difficult to execute unauthorized access specifying an encryption algorithm.

なお、本発明にかかる電子機器の構成は、上記の実施の形態１および実施の形態２の構成に限定されるものではなく、これ以外の構成であってもよい。例えば、実施の形態１および実施の形態２では、ハードウェアキーとしてＲＯＭ１０２を利用するとともにＦＰＧＡ回路１０５により暗号化回路が生成される場合について説明したが、回路生成データを与えるものであればＲＯＭ１０２以外の要素をハードウェアキーとして利用してもよく、また、当該回路生成データが与えられることにより所定の機能を発揮して暗号化回路を生成するのであれば、ＦＰＧＡ回路以外の要素により暗号化回路を生成してもよい。   The configuration of the electronic device according to the present invention is not limited to the configurations of the first embodiment and the second embodiment described above, and may be other configurations. For example, in the first and second embodiments, the case where the ROM 102 is used as the hardware key and the encryption circuit is generated by the FPGA circuit 105 has been described. May be used as a hardware key, and if the circuit generation data is given and an encryption circuit is generated by performing a predetermined function, the encryption circuit is generated by an element other than the FPGA circuit. May be generated.

（付記１）与えられた回路生成データにより暗号化回路を生成する論理回路と、前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備えた暗号化システムのセキュリティ支援方法において、
前記論理回路を含む前記暗号化システムの本体部から前記回路生成データ付与手段を独立させ前記本体部に着脱自在に構成し、
前記回路生成データ付与手段が前記本体部に装着された場合に前記論理回路に生成された前記暗号化回路が、前記回路生成データ付与手段が脱着された場合に消去されることを特徴とするセキュリティ支援方法。 (Supplementary Note 1) In a security support method for an encryption system, comprising: a logic circuit that generates an encryption circuit based on given circuit generation data; and circuit generation data adding means that supplies the circuit generation data to the logic circuit.
The circuit generation data providing means is made independent from the main body of the encryption system including the logic circuit, and is configured to be detachable from the main body.
The security circuit, wherein the encryption circuit generated in the logic circuit when the circuit generation data providing means is attached to the main body is erased when the circuit generation data attaching means is detached. Support method.

（付記２）前記回路生成データ付与手段によって前記論理回路に与えられる前記回路生成データを書き換えることにより、生成される前記暗号化回路の前記回路生成データを変更し、複数種類の前記暗号化回路の入れ替えを行うことを特徴とする付記１に記載のセキュリティ支援方法。 (Supplementary Note 2) By rewriting the circuit generation data given to the logic circuit by the circuit generation data giving means, the circuit generation data of the encryption circuit to be generated is changed, and a plurality of types of encryption circuits The security support method according to supplementary note 1, wherein the replacement is performed.

（付記３）前記回路生成データ付与手段から与えられる前記回路生成データの正当性を確認するためのデータを保持するデータ保持部をさらに有し、前記データを変更することを特徴とする付記１または２に記載のセキュリティ支援方法。 (Supplementary note 3) The supplementary note 1 or 2, further comprising a data holding unit for holding data for confirming the validity of the circuit generation data given from the circuit generation data giving means, and changing the data 2. The security support method according to 2.

（付記４）前記回路生成データが変更された前記暗号化回路を介して、前記データを変更することを特徴とする付記３に記載のセキュリティ支援方法。 (Supplementary note 4) The security support method according to supplementary note 3, wherein the data is changed through the encryption circuit in which the circuit generation data is changed.

（付記５）生成された前記暗号化回路の前記回路生成データの正当性を前記データより確認し、正当性が確認できない場合にセキュリティシステムに通報することを特徴とする付記３または４に記載のセキュリティ支援方法。 (Supplementary note 5) The supplementary note 3 or 4, wherein the validity of the generated circuit generation data of the encryption circuit is confirmed from the data, and the security system is notified when the validity cannot be confirmed. Security support method.

（付記６）与えられた回路生成データにより暗号化回路を生成する論理回路を含む電子機器本体と、
前記電子機器本体に着脱自在に構成され、前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備え、
前記回路生成データ付与手段が前記電子機器本体に装着された場合に前記論理回路に生成された暗号化回路が、前記回路生成データ付与手段が脱着された場合に消去されることを特徴とする電子機器。 (Appendix 6) An electronic device main body including a logic circuit that generates an encryption circuit based on given circuit generation data;
A circuit generation data providing unit configured to be detachable from the electronic device main body and supplying the circuit generation data to the logic circuit;
An electronic circuit wherein the encryption circuit generated in the logic circuit when the circuit generation data providing means is attached to the electronic device body is erased when the circuit generation data attaching means is detached. machine.

（付記７）前記回路生成データ付与手段がＲＯＭで構成されたことを特徴とする付記６に記載の電子機器。 (Supplementary note 7) The electronic device according to supplementary note 6, wherein the circuit generation data providing means is constituted by a ROM.

（付記８）前記論理回路がＦＰＧＡ回路で構成されたことを特徴とする付記６または７に記載の電子機器。 (Supplementary note 8) The electronic device according to supplementary note 6 or 7, wherein the logic circuit is configured by an FPGA circuit.

（付記９）前記回路生成データ付与手段によって前記論理回路に与えられる前記回路生成データを書き換えることにより、生成される前記暗号化回路の前記回路生成データが変更されることを特徴とする付記６〜８のいずれか一つに記載の電子機器。 (Supplementary note 9) The circuit generation data of the encryption circuit to be generated is changed by rewriting the circuit generation data given to the logic circuit by the circuit generation data giving means. 8. The electronic device according to any one of 8.

（付記１０）前記回路生成データ付与手段から与えられる前記回路生成データの正当性を確認するためのデータを保持するデータ保持部をさらに有し、前記データを変更することを特徴とする付記６〜９のいずれか一つに記載の電子機器。 (Additional remark 10) The data retention part which hold | maintains the data for confirming the correctness of the said circuit generation data given from the said circuit generation data provision means is further provided, The additional data 6 ~ characterized by the above-mentioned 9. The electronic device according to any one of 9 above.

（付記１１）前記回路生成データが変更された前記暗号化回路を介して、前記データが変更されることを特徴とする付記１０に記載の電子機器。 (Supplementary note 11) The electronic device according to supplementary note 10, wherein the data is changed through the encryption circuit in which the circuit generation data is changed.

（付記１２）前記本体は、前記回路生成データ付与手段から与えられる前記回路生成データと前記データ保持部に保持された前記回路生成データ付与手段から与えられる前記回路生成データの正当性を確認するためのデータとの比較を行う比較部をさらに備えることを特徴とする付記１０または１１に記載の電子機器。 (Supplementary Note 12) The main body confirms the validity of the circuit generation data given from the circuit generation data giving means and the circuit generation data given from the circuit generation data giving means held in the data holding unit. The electronic apparatus according to appendix 10 or 11, further comprising a comparison unit that compares the data with the data.

（付記１３）生成された前記暗号化回路の前記回路生成データの正当性を前記データより確認し、正当性が確認できない場合にセキュリティシステムに通報する通報手段をさらに有することを特徴とする付記１０〜１２のいずれか一つに記載の電子機器。 (Additional remark 13) Additional remark 10 which confirms from the said data the correctness of the said circuit generation data of the said encryption circuit produced | generated, and also has a report means to notify a security system when a correctness cannot be confirmed. The electronic device as described in any one of -12.

（付記１４）回路生成データに基づく回路を生成する論理回路を有する電子機器において、
前記回路生成データを前記論理回路に付与する回路生成データ付与手段が前記電子機器に接続されていない場合に、前記論理回路に形成されていた前記回路生成データに基づく回路を消去する消去手段を有することを特徴とする電子機器。 (Supplementary Note 14) In an electronic apparatus having a logic circuit that generates a circuit based on circuit generation data,
And erasing means for erasing a circuit based on the circuit generation data formed in the logic circuit when circuit generation data providing means for applying the circuit generation data to the logic circuit is not connected to the electronic device. An electronic device characterized by that.

以上のように、本発明にかかるセキュリティ支援方法および電子機器は、セキュリティ性の向上が図られたセキュリティ支援方法および電子機器として有用であり、特に、高い機密性を必要とするデータを取り扱うセキュリティ支援方法および電子機器において有用である。   As described above, the security support method and electronic device according to the present invention are useful as a security support method and electronic device with improved security, and in particular, security support for handling data that requires high confidentiality. Useful in methods and electronics.

本発明の実施の形態１にかかる電子機器の構成を示す模式的なブロック図である。It is a typical block diagram which shows the structure of the electronic device concerning Embodiment 1 of this invention. 図１の電子機器におけるデータアクセス動作の概要を示すフローチャートである。2 is a flowchart showing an outline of a data access operation in the electronic device of FIG. 1. 本発明の実施の形態２にかかる電子機器の構成を示す模式的なブロック図である。It is a typical block diagram which shows the structure of the electronic device concerning Embodiment 2 of this invention. 図３の電子機器におけるデータの暗号化アルゴリズム変更動作の概要を示すフローチャートである。4 is a flowchart illustrating an outline of a data encryption algorithm changing operation in the electronic apparatus of FIG. 3. 図４の暗号化アルゴリズム変更動作後における不正アクセス時の動作の概要を示すフローチャートである。6 is a flowchart showing an outline of an operation at the time of unauthorized access after the encryption algorithm changing operation of FIG.

符号の説明Explanation of symbols

１００ 電子機器
１０１ 本体
１０２ ＲＯＭ
１０３ コネクタ部
１０４ コンフィグレーション回路生成／消去部
１０５ ＦＰＧＡ回路
１０６ 制御部
１０７ ユーザＩ／Ｆ
１０８ データ保持部
１０９ アルゴリズム比較部
１１０ バッファ部
１１１ セキュリティ通報手段

100 Electronic equipment 101 Main body 102 ROM
DESCRIPTION OF SYMBOLS 103 Connector part 104 Configuration circuit production | generation / erasure part 105 FPGA circuit 106 Control part 107 User I / F
108 data holding unit 109 algorithm comparing unit 110 buffer unit 111 security reporting means

Claims (5)

与えられた回路生成データにより暗号化回路を生成する論理回路と、前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備えた暗号化システムのセキュリティ支援方法において、
前記論理回路を含む前記暗号化システムの本体部から前記回路生成データ付与手段を独立させ前記本体部に着脱自在に構成し、
前記回路生成データ付与手段が前記本体部に装着された場合に前記論理回路に生成された前記暗号化回路が、前記回路生成データ付与手段が抜脱された場合に消去されることを特徴とするセキュリティ支援方法。 In a security support method for an encryption system, comprising: a logic circuit that generates an encryption circuit based on given circuit generation data; and circuit generation data provision means that provides the circuit generation data to the logic circuit.
The circuit generation data providing means is made independent from the main body of the encryption system including the logic circuit, and is configured to be detachable from the main body.
The encryption circuit generated in the logic circuit when the circuit generation data adding unit is attached to the main body is erased when the circuit generation data adding unit is removed. Security support method. 前記本体内のデータ保持部には、前記暗号化回路により暗号化／復号化されたデータと、前記暗号化回路のアルゴリズムを特定するフラグとが保持されており、
前記回路生成データ付与手段が前記本体部に装着されてあらたに暗号化回路が生成された場合、前記本体部は、前記データ保持部に保持されているフラグと前記あらたに生成された暗号化回路のアルゴリズムを特定するフラグが一致するか否かを判定し、
不一致である場合、前記本体部は、前記あらたに生成された暗号化回路に前記データを暗号化／復号化させないことを特徴とする請求項１に記載のセキュリティ支援方法。 The data holding unit in the main body holds data encrypted / decrypted by the encryption circuit and a flag for specifying an algorithm of the encryption circuit,
When the circuit generation data adding means is attached to the main body and a new encryption circuit is generated, the main body includes a flag held in the data holding unit and the newly generated encryption circuit. Determine whether the flags that specify the algorithm match,
2. The security support method according to claim 1 , wherein in the case of mismatch, the main body unit does not cause the newly generated encryption circuit to encrypt / decrypt the data . 不一致と判定された場合、前記本体部がセキュリティシステムに通報することを特徴とする請求項２に記載のセキュリティ支援方法。 The security support method according to claim 2 , wherein when it is determined that there is a mismatch, the main body reports to a security system. 与えられた回路生成データにより暗号化回路を生成する論理回路を含む電子機器本体と、
前記電子機器本体に着脱自在に構成され、前記回路生成データを前記論理回路に与える回路生成データ付与手段と、を備え、
前記回路生成データ付与手段が前記電子機器本体に装着された場合に前記論理回路に生成された前記暗号化回路が、前記回路生成データ付与手段が脱着された場合に消去されることを特徴とする電子機器。 An electronic device main body including a logic circuit that generates an encryption circuit based on given circuit generation data;
A circuit generation data providing unit configured to be detachable from the electronic device main body and supplying the circuit generation data to the logic circuit;
The encryption circuit generated in the logic circuit when the circuit generation data adding unit is attached to the electronic device main body is erased when the circuit generation data adding unit is detached. Electronics. 回路生成データに基づく回路を生成する論理回路を有する電子機器において、
前記回路生成データを前記論理回路に付与する回路生成データ付与手段が前記電子機器に接続されていない場合に、前記論理回路に形成されていた前記回路生成データに基づく回路を消去する消去手段を有することを特徴とする電子機器。 In an electronic device having a logic circuit that generates a circuit based on circuit generation data,
And erasing means for erasing a circuit based on the circuit generation data formed in the logic circuit when circuit generation data providing means for applying the circuit generation data to the logic circuit is not connected to the electronic device. An electronic device characterized by that.
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