JP4615233B2 - Ｄｍａを内蔵するマイクロコンピュータ - Google Patents

Description

本発明は、ＤＭＡ（Direct Memory Access）を内蔵するマイクロコンピュータに関し、特に、多数の周辺リソースを搭載し複数種類のマイクロコンピュータに共通して使用可能な評価用マイクロコンピュータに関する。

マイクロコンピュータは、例えば、バスを介して接続されたＣＰＵと、ＲＡＭやＲＯＭなどのメモリと、各種の機能を有する周辺リソースとを有する。周辺リソースは、タイマーや通信マクロ、その他マイクロコンピュータによる制御に必要な各種機能を有し、一種のマクロ回路である。マイクロコンピュータでは、メモリへのアクセス制御として、ＣＰＵが制御するＣＰＵアクセスに加えて、ＣＰＵを介することなく周辺リソースからのアクセスを行うＤＭＡコントローラが制御するアクセスが採用される。このようなＤＭＡが可能なマイクロコンピュータは、例えば、特許文献１に記載されている。

この特許文献１には、全ての周辺装置ボードにＤＭＡチャネルをもれなく自動的に割り当てることが記載されている。このように、ＤＭＡ制御において、ＤＭＡを行う全ての周辺リソースに対してユニークなチャネル番号が割り当てられ、このチャネル番号に基づいてメモリへのＤＭＡ制御が行われる。例えば、電源投入時にＤＭＡコントローラに全てのチャネルに対応して転送元アドレスと転送先アドレスとが登録され、周辺リソースからのＤＭＡリクエストに応答して、ＤＭＡコントローラは、登録された転送元アドレスと転送先アドレスを参照して、必要なデータの転送制御を行う。データ転送完了後に、ＤＭＡコントローラはリクエストをクリアする信号を周辺リソースに送信し、ＤＭＡを要求した周辺リソースにＤＭＡリクエストを取り下げさせる。このように、ＤＭＡ制御を行うためには、ＤＭＡを要求する周辺リソースに対してチャネル番号をユニークに割り当てる必要がある。
特開平５−５３９６８号公報（１９９３年３月５日公開）

マイクロコンピュータの開発段階において、デバッグサポートユニットを搭載して、外部から内部メモリのデータを参照したり、任意のタイミングでプログラムの実行を停止、再開させたりすることができる評価用マイクロコンピュータが開発される。評価用マイクロコンピュータは、制御対象の装置に接続し、開発中のプログラムを実行させて、所望の制御が行われるか否かの評価を行うとともに、開発中のプログラムのデバッグ作業に利用される。

一方、顧客の所有する多数のマイクロコンピュータには、それぞれ異なる又は同じ周辺リソースが搭載され、過去において開発された多数の周辺リソースのマクロデータは顧客にとって重要な資産である。前述したとおり、ＤＭＡ機能を有するマイクロコンピュータでは、搭載される周辺リソースに対してユニークなチャネル番号が割り当てられる。それに伴って、各周辺リソースは、割り当てられたチャネル番号に対応するリソース番号を有し、そのリソース番号に対応して所定の動作を実行するように設計されている。例えば、ＤＭＡコントローラからリソース番号を指定して何らかの制御信号が与えられると、周辺リソースは、与えられたリソース番号を参照し自分への制御信号であることを認識すると、対応する制御動作を実行する。このように、過去において開発された多数の周辺リソースには、それぞれ搭載されるマイクロコンピュータにて割り当てられたリソース番号に対応する機能が埋め込まれているのが通常である。

そこで、この開発済みの周辺リソースを任意に組み合わせて新たなマイクロコンピュータを開発する場合に、開発済みの周辺リソースのマクロを評価用マイクロコンピュータチップに搭載できれば、開発段階の初期においてデバッグ作業や制御の評価を早期に開始することができる。しかしながら、現実には、開発済み周辺リソースには、開発済みのマイクロコンピュータにおけるチャネル番号に対応するリソース番号が割り当てられている。そのため、開発済みの周辺リソースのマクロをそのまま評価用チップに搭載すると、そのＤＭＡのチャネル番号と開発済みの周辺リソースのリソース番号との対応関係がとれない場合が生じる。あるいは、開発済みの周辺リソースのマクロをそのまま評価用チップに搭載すると、搭載された周辺リソースのリソース番号がダブってしまうことがあり、適切にＤＭＡ制御を行うことができない。

このような事情から、従来は、新たなマイクロコンピュータを開発する場合は、たとえ過去に開発済みの周辺リソースを利用する場合でも、新たなマイクロコンピュータのＤＭＡチャネルに対応して新たに周辺リソースを開発し又は改変し、その周辺リソースを搭載した評価用マイクロコンピュータチップを新たに開発する必要があった。このような評価用チップの新たな開発は、マイクロコンピュータの開発コストを上昇させるとともに、開発工程のスループットの低下を招いている。

そこで、本発明の目的は、異なるマイクロコンピュータの開発に共通して使用可能な評価用のマイクロコンピュータを提供することにある。

上記の目的を達成するために、本発明の第１の側面によれば、マイクロコンピュータにおいて、
ＣＰＵと、
メモリと、
前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有し、
前記リソース変換ユニットにより、前記複数の周辺リソースのうち一部の周辺リソースと前記ダイレクトメモリアクセスコントローラの論理リソース番号とが対応付けられていることを特徴とする。ここで、論理リソース番号とは、前述のＤＭＡチャネルに対応する番号であり、搭載されている複数の周辺リソースの実リソース番号とは必ずしも対応していない。

上記の目的を達成するために、本発明の第２の側面によれば、マイクロコンピュータにおいて、
ＣＰＵと、
メモリと、
前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求信号を送信して前記メモリとデータ転送を行い、前記ダイレクトメモリアクセスコントローラから供給されるクリアリクエスト信号に応答して当該アクセス要求信号を解除する複数の周辺リソースと、
前記複数の周辺リソースのうち一部の周辺リソースと前記ダイレクトメモリアクセスコントローラの論理リソース番号とを対応付ける第１の対応テーブルを有し、当該第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間で前記アクセス要求信号とクリアリクエスト信号の変換を行うリソース変換ユニットとを有し、
前記第１の対応テーブルは外部から書き換え可能であることを特徴とする。

本発明によれば、複数の周辺リソースを搭載し、当該搭載された複数の周辺リソースのうち一部の周辺リソースだけをダイレクトメモリアクセスコントローラの論理リソース番号に対応付けることができ、開発時の評価用マイクロコンピュータを共通化することができる。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は、量産用のマイクロコンピュータの構成例である。このマイクロコンピュータは、内部バスＢＵＳを介して接続されたＣＰＵ、ＲＡＭやＲＯＭなどのメモリ、周辺リソースＡ，Ｂ，Ｃ，Ｄ、ＤＭＡコントローラＤＭＡＣを有する。ＣＰＵは、プログラムの実行、バスの管理をするとともに、メモリへのアクセスを制御する。周辺リソースは、タイマー、通信マクロ、ＤＡ変換回路などの各種機能を有し、バスＢＵＳに接続される。ＤＭＡコントローラＤＭＡＣは、これら周辺リソースに対してメモリへのＤＭＡ制御を行う。ＤＭＡコントローラＤＭＡＣは、例えば４つのＤＭＡチャネルを有し、このＤＭＡチャネルに対応して、周辺リソースＡ，Ｂ，Ｃ，Ｄにはリソース番号ＲＮ＃０〜ＲＮ＃３が割り当てられている。

図２は、ＤＭＡ制御動作を示すタイミングチャート図である。図１、図２にしたがってＤＭＡ制御動作について説明する。各リソースは、ＤＭＡコントローラに対してＤＭＡリクエスト信号ＲＥＱ０〜ＲＥＱ３をアサートし、ＤＭＡコントローラにＤＭＡ制御を依頼する。図２の例では、リソースＡがＤＭＡリクエスト信号ＲＥＱ０をＨレベルにしてアサートし、ＤＭＡ制御を要求している。これに応答して、ＤＭＡコントローラＤＭＡＣは、ＣＰＵとバス権についての仲裁制御を行い、バス権を取得した場合は、あらかじめ設定されている転送元アドレスと転送先アドレスにしたがって、リソースＡとメモリＲＡＭまたはＲＯＭとの間でデータ転送を制御する。例えば、リソースＡ内のバッファに格納されたデータをメモリＲＡＭの転送先アドレスの領域に書き込む。このＤＭＡ制御内容は、リソース毎にあらかじめ設定され、ＤＭＡコントローラ内の図示しないレジスタに書き込まれている。

ＤＭＡコントローラＤＭＡＣは、要求されたＤＭＡ制御動作が終了すると、リソースＡに対してＤＭＡリクエストの解除を要求するクリアリクエスト信号ＣＬＲＥＱをＨレベルにし、リソースＡのリソース番号ＲＮ＃０をリソース番号バスＲＮ[1:0]に出力する。クリアリクエスト信号ＣＬＲＥＱは、全てのリソースに共通に供給され、各リソースは、リソース番号バスＲＮ[1:0]のリソース番号が自分のリソース番号と一致するか否か確認し、一致したリソースＡは、ＤＭＡリクエスト信号ＲＥＱ０をＬレベルに下げて要求を解除する。このように、リソース番号バスは一種のアドレスバスであり、リソース番号は一種のリソースのアドレスである。

図１、２に示されたＤＭＡ制御は一例であり、他の方法によりリソースからのＤＭＡリクエストとクリアリクエストとを実現することもできる。但し、図１、２の例では、各リソースが専用のＤＭＡリクエスト信号をＤＭＡコントローラにアサートすることで、ＤＭＡリクエストの競合が回避されている。一方、クリアリクエストは競合することはないので、信号線の数を減らすために、ＤＭＡコントローラから、全てのリソースに共通のリソース番号バスＲＮ[1:0]へのリソース番号とクリアリクエスト信号とが出力される。特に、ＤＭＡチャネル数が８個になると、３ビットのリソース番号バスＲＮ[2:0]で指定したリソースにクリアリクエスト信号を伝達することができ、信号線の数の減少が顕著である。

このように、各リソースには、ＤＭＡチャネルに対応してリソース番号が割り当てられており、そのリソース番号に対応してそれぞれの機能を実現するようにリソース内の回路が構成されている。つまり、リソースは、割り当てられたリソース番号と供給されるリソース番号とが一致する場合に、所定の機能を実行するように回路が構成されている。

図３は、複数のマイクロコンピュータの構成例を示す図である。図３には、２種類のマイクロコンピュータ１００、２００が示されている。マイクロコンピュータ１００は、４つのリソースＲ−Ａ，Ｒ−Ｂ，Ｒ−Ｃ，Ｒ−Ｄを有し、それぞれのリソースにはリソース番号ＲＮ＃０〜ＲＮ＃３が割り当てられている。一方、マイクロコンピュータ２００も、４つのリソースＲ−Ａ，Ｒ−Ｅ，Ｒ−Ｆ，Ｒ−Ｇを有し、それぞれのリソースにはリソース番号ＲＮ＃０〜ＲＮ＃３が割り当てられている。つまり、この２つのマイクロコンピュータ１００、２００は、同じリソースＲ−Ａを有するものの、残りの３つのリソースはそれぞれ異なっている。但し、それぞれのマイクロコンピュータにおけるＤＭＡチャネルは４チャネルと限定されるので、各リソースにはリソース番号ＲＮ＃０〜ＲＮ＃３が割り当てられる。つまり、異なるリソースＲ−Ｂ、Ｒ−Ｅに、同じリソース番号ＲＮ＃１が割り当てられ、同様に、リソースＲ−Ｃ、Ｒ−Ｆにリソース番号ＲＮ＃２が、リソースＲ−Ｄ、Ｒ−Ｇにリソース番号ＲＮ＃３がそれぞれ割り当てられている。

このように、マイクロコンピュータが開発される段階で、そのマイクロコンピュータに必要なリソースも開発される。そして、この開発済みリソースのマクロデータはある種の設計資産として蓄積されていく。そこで、このような過去に開発したマクロデータを使用して新たなマイクロコンピュータを開発することがしばしば起こりうる。

図４は、新たに開発されるマイクロコンピュータの一例を示す図である。ここでは、開発済みリソースＲ−Ａ、Ｒ−Ｂ、Ｒ−Ｅ、Ｒ−Ｆを搭載するマイクロコンピュータと仮定する。マイクロコンピュータの開発段階で、デバッグ・サポート・ユニットＤＳＵを搭載する評価用チップＥ−ＣＨＩＰが作られ、この評価用チップを制御対象の装置に接続して制御動作を実行し、プログラムデバッグのための評価が行われる。ＤＳＵは、インサーキットエミュレータＩＣＥを介してパーソナルコンピュータＰＣに接続され、プログラムの実行を任意のステップで停止、再開させたり、内部メモリＲＡＭの特定のデータをモニタリングしたりといった評価制御に利用される。

図４の評価用チップＥ−ＣＨＩＰには、開発済みの４つのリソースをそのまま搭載しているが、各リソースＲ−Ａ，Ｒ−Ｂ，Ｒ−Ｅ，Ｒ−Ｆには、それぞれ開発時に与えられたリソース番号ＲＮ＃０，ＲＮ＃１，ＲＮ＃１，ＲＮ＃２が割り当てられている。したがって、これらのリソース番号は、ＤＭＡコントローラのチャネル番号には対応しておらず、このままではＤＭＡ制御を行うことができない。そのため、開発済みのリソースのマクロをそのまま使用することができず、評価用チップはできるだけ短いターンアラウンドタイムで提供することが望まれているにも関わらず、評価用チップの開発期間が長くなるという弊害を招く。

一方で、量産用マイクロコンピュータ３００では、ＤＭＡチャネルに対応したリソース番号ＲＮ＃０〜ＲＮ＃３が割り当てられた４つのリソースがそれぞれ開発され搭載される。これらのリソースは、開発済みマクロの一部を改変することにより、新たなリソース番号に対応した回路に開発されている。しかし、量産用マイクロコンピュータは、評価用マイクロコンピュータによる評価工程の後に提供されるので、そのようなリソースの再開発工程が生じてもあまり大きな問題とはならない。

新たに開発されるマイクロコンピュータが、図４とは異なるリソースの組み合わせの場合は、それに対応して評価用チップも開発する必要がある。このように量産されない評価用チップをその都度開発することは、開発コストの上昇を招き好ましくない。そこで、開発済みのマイクロコンピュータに搭載されたリソースの資産をそのまま利用して評価用チップを提供することができれば、早期に評価用チップを提供することができ、更に、開発コストを抑えることができる。

図５は、本実施の形態における評価用マイクロコンピュータの構成図である。この評価用マイクロコンピュータE-CHIPは、バスＢＵＳを介して接続されたＣＰＵ、ＲＡＭ、ＲＯＭ、ＤＭＡＣに加えて、開発済みのリソースが多数搭載されている。例えば、ある顧客向けの評価用チップには、その顧客が過去に開発したリソースが全て又は一部搭載されている。そして、その顧客が新たに開発するマイクロコンピュータの評価用チップとして共通に利用される。図５の例では、図３で示した２つのマイクロコンピュータ１００、２００に搭載されている７つのリソースＲ−Ａ，Ｒ−Ｂ，Ｒ−Ｃ，Ｒ−Ｄ，Ｒ−Ｅ，Ｒ−Ｆ，Ｒ−Ｇが搭載されている。したがって、これらのリソースには、開発時に割り当てられた実リソース番号ＲＲＮ＃０，ＲＲＮ＃１，ＲＲＮ＃２，ＲＲＮ＃３，ＲＲＮ＃１，ＲＲＮ＃２，ＲＲＮ＃３がそのまま割り当てられている。そのため、実リソース番号は重複することがある。

なお、本実施の形態では、開発済みリソースに実際に割り当てられているリソース番号を実リソース番号ＲＲＮ＃と称する。一方、搭載された複数のリソースを識別するために、ユニークなアドレスとして、物理リソース番号ＰＲＮ＃０〜ＰＲＮ＃６がこれらのリソースに割り当てられる。本実施の形態では、最大で１６個のリソースを搭載可能とし、それに伴い、物理リソース番号はＰＲＮ＃０〜ＰＲＮ＃１５になる。更に、ＤＭＡコントローラＤＭＡＣが有するチャネル番号は、論理的に使用するリソースを識別するＩＤであるので、本実施の形態では論理リソース番号と称する。

そして、ＤＭＡコントローラＤＭＡＣと複数のリソースとの間の信号変換を行うリソース変換ユニットＲ−ＣＯＮが設けられ、このリソース変換ユニットＲ−ＣＯＮにおいて、複数のリソースのうちの利用対象である一部の周辺リソースと、ＤＭＡコントローラＤＭＡＣの論理リソース番号とが対応付けられている。そして、リソース変換ユニットＲ−ＣＯＮは、ＤＭＡコントローラＤＭＡＣの信号２０を利用対象のリソースへの信号２２に変換し、逆に利用対象のリソースからの信号２２をＤＭＡコントローラへの信号２０に変換する。この変換制御は、搭載されるリソースの一部のみがＤＭＡコントローラによる制御対象リソースに割り当てられることに伴って必要になるものであり、更に、搭載されたリソース間で実ソース番号が重複していることに伴って必要になるものである。したがって、具体的には、リソース変換ユニットＲ−ＣＯＮは、ＤＭＡコントローラの論理リソース番号と、利用対象のリソースの物理リソース番号との対応テーブルを有し、更に、ＤＭＡコントローラの論理リソース番号と、利用対象のリソースの実リソース番号との対応テーブルを有する。これらの対応テーブルを利用して、信号２０、２２間の変換制御を行う。

図５に示された評価用マイクロコンピュータＥ−ＣＨＩＰがあれば、開発済みリソースを任意に組み合わせた新たなマイクロコンピュータの評価用チップを簡単に構成することができる。上記したように、利用対象のリソースに対応して、リソース変換ユニットＲ−ＣＯＮ内の対応テーブルを設定ればよく、かかる設定は、ＤＳＵを介して外部から行うことができる。つまり、この評価用マイクロコンピュータは、開発済みのリソースを組み合わせて利用する限度において、新たなマイクロコンピュータの評価用チップとして共通化することができ、開発コストを削減することができ、また評価用チップの開発手番を短くすることができる。

図６は、本実施の形態における評価用マイクロコンピュータのリソース変換ユニットの構成図である。リソース変換ユニットＲ−ＣＯＮは、ＤＭＡコントローラＤＭＡＣと１６個のリソースＲ−Ａ，Ｒ−Ｂ．．．．Ｒ−Ｇ．．．．Ｒ−Ｐとの間に設けられている。この例では、４つのＤＭＡチャネルが利用可能であり、この４つのＤＭＡチャネルに対応して２ビットの論理リソース番号ＬＲＮ[1:0]がＤＭＡコントローラに与えられる。一方、１６個のリソースに対しては、ユニークな物理リソース番号ＰＲＮ＃０〜ＰＲＮ＃１５が与えられる。そして、リソース変換ユニットＲ−ＣＯＮは、ＤＭＡコントローラの論理リソース番号ＬＲＮ＃と、利用対象のリソースの物理リソース番号ＰＲＮ＃との対応を示す第１の対応テーブルを格納する第１のレジスタＲＥＧ１を有し、更に、ＤＭＡコントローラの論理リソース番号ＬＲＮ＃と、利用対象のリソースの実リソース番号ＲＲＮ＃との対応を示す第２の対応テーブルを格納する第２のレジスタＲＥＧ２を有する。

１６個のリソースそれぞれからＤＭＡリクエスト信号ＲＥＱが出力される。したがって、このＤＭＡリクエスト信号ＲＥＱは、物理リソース番号ＰＲＮ＃に対応して１６本設けられる。これに対して、ＤＭＡコントローラＤＭＡＣは、４チャネル分のＤＭＡリクエスト信号ＲＥＱ＃０〜ＲＥＱ＃３しか受け付けない。そこで、リソース変換ユニットＲ−ＣＯＮは、第１の対応テーブルＲＥＧ１に基づいて、利用対象の一部の周辺リソースから供給されるＤＭＡリクエスト信号を、ＤＭＡＣの論理リソース番号に対応するＤＭＡリクエスト信号ＲＥＱ＃０〜ＲＥＱ＃３に変換するリクエスト変換部３０を有する。この変換されたアクセス要求信号ＲＥＱ＃０〜ＲＥＱ＃３はＤＭＡコントローラＤＭＡＣに供給される。この第１の対応テーブルＲＥＧ１とリクエスト変換部３０の構成は後で詳述する。

次に、ＤＭＡコントローラＤＭＡＣが出力するクリアリクエスト信号ＣＬＲＥＱは、通常のマイクロコンピュータのように全てのリソースに共通に与えると、同じ実リソース番号を有するリソースが存在するので、ＤＭＡチャネルに対応しないリソースにクリアリクエストをアサートしてしまうことになる。そこで、クリアリクエスト変換部３２にて、クリアリクエスト信号ＣＬＲＥＱに応答して、ＤＭＡチャネルに対応するリソースへのクリアリクエスト信号ＣＬＲＥＱ０〜１５が生成される。つまり、クリアリクエスト変換部３２は、ＤＭＡＣからクリアリクエスト信号ＣＬＲＥＱが供給されると、１６本のクリアリクエスト信号ＣＬＲＥＱ０〜１５のうち、論理リソース番号ＬＲＮ[1:0]で指定されるリソースへのクリアリクエスト信号だけをＨレベルにして、そのリソースに供給する。この変換動作のために、クリアリクエスト変換部３２は第１のテーブルＲＥＧ１を参照する。これにより、ＤＭＡＣが指定している論理リソースにだけクリアリクエスト信号が供給される。クリアリクエスト変換部３２の構造は後に詳述する。

更に、ＤＭＡＣのチャネルに対応する論理リソース番号ＬＲＮ[1:0]と利用対象のリソースの実リソース番号ＲＲＮ[1:0]とは、１対１に対応していないので、リソース変換ユニットＲ−ＣＯＮは、それらリソース番号の第２の対応テーブルを格納する第２のレジスタＲＥＧ２と、論理リソース番号ＬＲＮ[1:0]を実リソース番号ＲＲＮ[1:0]に変換するリソース番号変換部３４を有する。リソース番号変換部３４は、変換した実リソース番号ＲＲＮ[1:0]を実リソース番号バスＲＲＮ[1:0]に出力し、全リソースに供給する。リソース番号変換部３４の構造は後に詳述する。

今仮に、図４に示した評価用チップＥ−ＣＨＩＰを、図５、図６内の評価用チップにより実現する場合について説明する。つまり、図５、図６の１６個のリソースのうち、リソースＲ−Ａ、Ｒ−Ｂ、Ｒ−Ｅ、Ｒ−Ｆが利用対象のリソースとされ、これら４つのリソースに、ＤＭＡチャネルである論理リソース番号ＬＲＮ[1:0]の＃０，＃１，＃２，＃３が割り当てられたとする。つまり、論理リソース番号ＬＲＮ[1:0]と物理リソース番号ＰＲＮ[3:0]との対応、及び、論理リソース番号ＬＲＮ[1:0]と実リソース番号ＲＲＮ＃との対応は、次の通りである。

ＬＲＮ＃０ ： ＰＲＮ＃０ ： ＲＲＮ＃０
ＬＲＮ＃１ ： ＰＲＮ＃１ ： ＲＲＮ＃１
ＬＲＮ＃２ ： ＰＲＮ＃４ ： ＲＲＮ＃１
ＬＲＮ＃３ ： ＰＲＮ＃５ ： ＲＲＮ＃２
これらの対応が、第１、第２の対応テーブルとしてレジスタＲＥＧ１，ＲＥＧ２に格納される。

図７は、リクエスト変換部３０の構造図である。第１のレジスタＲＥＧ１には、論理リソース番号ＬＲＮ＃０〜＃３に対応するレジスタ領域内に利用対象のリソースの物理リソース番号ＰＲＮ＃が格納されている。上記の対応と同様に、第１のレジスタＲＥＧ１には、物理リソース番号ＰＲＮ＃０、＃１、＃４、＃５が４ビットデータとして格納されている。また、利用対象か否かを示すバリッドビットＶＢを有し、この例では、４つの論理リソース番号ＬＲＮに全て物理リソース番号が対応付けられているので、バリッドビットＶＢは全て「１」である。

リクエスト変換部３２は、１６個のリソースそれぞれからの１６本のＤＭＡリクエスト信号ＲＥＱ（ＰＲＮ＃０）〜ＲＥＱ（ＰＲＮ＃１５）を、４本のＤＭＡリクエスト信号ＲＥＱ＃０〜ＲＥＱ＃３に変換するために、４組の変換ユニットを有する。各ユニットは、第１の対応テーブルＲＥＧ１の物理リソース番号ＬＲＮ＃をデコードするデコーダＤＥＣ＃０〜ＤＥＣ＃３を有し、このデコーダはデコードされた１つの出力信号のみをＨレベルにする。そして、１６個のＡＮＤゲート４０−０〜４０−３とＯＲゲート４２−０〜４２−３が、その出力信号により選択されたＤＭＡリクエスト信号ＲＥＱ（ＰＲＮ＃０）、ＲＥＱ（ＰＲＮ＃１）、ＲＥＱ（ＰＲＮ＃４）、ＲＥＱ（ＰＲＮ＃５）を、リクエスト信号ＲＥＱ＃０〜ＲＥＱ＃３として出力する。

図８は、クリアリクエスト変換部３２の構造図である。クリアリクエスト変換部３２は、第１のレジスタＲＥＧ１内の物理リソース番号ＰＲＮ＃を、論理リソース番号ＬＲＮ[1:0]に応じて選択するセレクタ４４と、選択された物理リソース番号ＰＲＮ＃をデコードするデコーダ４６と、１６個のデコーダ出力に応じて、１本のクリアリクエスト信号ＣＬＲＥＱを、１６本のクリアリクエスト信号ＣＬＲＥＱ０〜１５のうちの１本に変換するＡＮＤゲート群４８とからなる。このクリアリクエスト変換部３２により、ＤＭＡコントローラＤＭＡＣがクリアリクエスト信号ＣＬＲＥＱを出力すると、論理リソース番号ＬＲＮで指定されるリソースに対するクリアリクエスト信号ＣＬＲＥＱ０〜１５が出力される。

図９は、リソース番号変換部３４の構造図である。リソース番号変換部３４は、論理リソース番号ＬＲＮ＃０〜ＬＲＮ＃３に対応して２ビットの実リソース番号ＰＲＮ＃を格納する第２の対応テーブルＲＥＧ２から、論理リソース番号ＬＲＮ[1:0]に対応する実リソース番号ＰＲＮ[1:0]を選択するセレクタ５０からなる。これにより、ＤＭＡコントローラＤＭＡＣが出力する論理リソース番号ＬＲＮ[1:0]が利用対象のリソースの物理リソース番号ＰＲＮ[1:0]に変換される。

図１０は、本実施の形態における評価用マイクロコンピュータのＤＭＡ制御動作のタイミングチャート図である。図６〜図９を参照しながら、ＤＭＡ制御動作を説明する。まず、ＤＳＵを介して、第１のレジスタＲＥ１と第２のレジスタＲＥＧ２に、それぞれ論理リソース番号ＬＲＮ＃に対応する物理リソース番号ＰＲＮ＃及び実リソース番号ＲＲＮ＃が設定されている。これに利用対象のリソースが登録される。次に、利用対象の４つのリソースのうち、一つのリソースＲ−ＡがＤＭＡリクエスト信号ＲＥＱ（ＰＲＮ＃０）をＨレベルにしてアサートすると、リクエスト変換部３２内のデコーダＤＥＣ＃０の出力によりＤＭＡＣへのリクエスト信号ＲＥＱ＃０がＨレベルにされる。そして、ＤＭＡＣは、このリクエスト信号ＲＥＱ＃０に応答して、所定のＤＭＡ制御を実行する。

ＤＭＡ制御が完了すると、ＤＭＡＣは、クリアリクエスト信号ＣＬＲＥＱをＨレベルにしてアサートし、対象となる論理リソース番号ＬＲＮ＃０を出力する。この論理リソース番号ＬＲＮ＃０は、リソース番号変換部３４により実リソース番号ＲＲＮ＃０に変換され、全てのリソースに出力される。また、クリアリクエスト信号ＣＬＲＥＱは、クリアリクエスト変換部３２により、論理リソース番号ＬＲＮ＃０に対応する物理リソース番号ＰＲＮ＃０のクリアリクエスト信号ＣＬＲＥＱ０に変換され、リソースＲ−Ａに供給される。

リソースＲ−Ａは、クリアリクエスト信号ＣＬＲＥＱ０に応答して、リクエスト信号ＲＥＱ（ＰＲＮ＃０）をＬレベルに落としてＤＭＡリクエストを解除する。このリクエスト信号ＲＥＱ（ＰＲＮ＃０）の変化は、リクエスト変換部３２によりクリアリクエスト信号ＲＥＱ＃０に変換される。

上記のＤＭＡ制御動作は、リソースＲ−ＢやＲ−Ｅ，Ｒ−ＦがＤＭＡリクエストをアサートした場合も同様である。特に、リソースＲ−ＢとＲ−Ｅは、同じ実リソース番号を持っているが、リソース番号変換部３２により論理リソース番号ＬＲＮ＃が実リソース番号ＲＲＮ＃に変換されるとともに、クリアリクエスト変換部３２より論理リソース番号ＬＲＮ＃で指定されたリソースへのクリアリクエスト信号ＣＬＲＥＱ＃のみがアサートされるので、適切にＤＭＡリクエスト信号を取り下げることができる。また、リソースＲ−ＦがＤＭＡリクエストをアサートする場合も、リソース番号変換部３４により正しい実リソース番号に変換されるので、適切に動作可能である。

ＤＭＡ制御動作において、４つのリソースが同時にＤＭＡリクエストをアサートした場合は、ＤＭＡＣは、順番にＤＭＡ制御を実行し、ＤＭＡ制御動作が完了するたびに、対応するリソースにＤＭＡリクエストの取り下げをクリアリクエスト信号ＣＬＲＥＱと論理リソース番号ＬＲＮ＃により要求する。これにより、ＤＭＡリクエストが競合した場合でも、適切にＤＭＡ制御動作を実行することができる。

図１１は、本実施の形態におけるリソース変換ユニットＲ−ＣＯＮの変形例の構成図である。この例は、ＤＭＡコントローラＤＭＡＣがクリアリクエスト信号を論理リソース番号に対応して４本出力する例である。したがって、論理リソース番号を出力することはない。このようなＤＭＡＣの場合は、リソース変換ユニットＲ−ＣＯＮの構成は、図６の例よりも簡素化される。すなわち、リクエスト変換部３２に加えて、クリアリクエスト変換部３２が設けられるだけであり、リソース番号変換部は必要ない。そして、クリアリクエスト変換部３２は、４本のクリアリクエスト信号ＣＬＲＥＱ＃０〜＃３を、第１の対応テーブルＲＥＧ１を参照して、利用対象のリソースへのクリアリクエスト信号ＣＬＲＥＱ０，１，４，５に変換する。

図１２は、図１１の変形例におけるクリアリクエスト変換部３２の構成図である。クリアリクエスト変換部３２は、４つの論理リソース番号に対応して、４つのユニットで構成される。各ユニットは、第１の対応テーブルＲＥＧ１に格納されている物理リソース番号ＰＲＮ＃をそれぞれデコードするデコーダ５２−０，５２−１と、デコード出力に応じてＤＭＡＣから供給される４つのクリアリクエスト信号ＣＬＲＥＱ＃０〜＃３を、利用対象のリソースへのクリアリクエスト信号ＣＬＲＥＱ０〜ＣＬＲＥＱ１５のいずれか１つに変換するアンドゲート群５４−０，５４−１とを有する。

図１１の評価用マイクロコンピュータのＤＭＡ制御動作によれば、リソースがアサートしたリクエスト信号がリクエスト変換部３０でＤＭＡＣ用のリクエスト信号に変換され、ＤＭＡＣに供給される。それに応答して、ＤＭＡＣがＤＭＡ制御を実行し、ＤＭＡＣ制御が完了すると、対応するクリアリクエスト信号をアサートする。アサートされたクリアリクエスト信号は、クリアリクエスト変換部３２により対応するリソースへのクリアリクエスト信号に変換され、リソースに供給される。クリアリクエスト信号を供給されたリソースは、自分のリクエスト信号のアサートを取り下げる。

図１３は、更に、本実施の形態におけるリソース変換ユニットＲ−ＣＯＮの別の変形例の構成図である。この変形例は、図６のリソース変換ユニットＲ−ＣＯＮのうち、リソース番号変換部３４を設けない例である。それ以外の構成は図６と同じである。したがって、図１３の変形例では、ＤＭＡＣが生成する論理リソース番号ＬＲＮ[1:0]が変換されることなく、リソースの実リソース番号として全リソースに供給される。但し、リソースの実リソース番号が重複しているので、クリアリクエスト変換部３２により変換されるクリアリクエスト信号ＣＬＲＥＱ０〜１５により、クリアリクエスト対象のリソースが特定される。上記の説明からわかるとおり、この変形例では、同時に利用するリソースは、実リソース番号が＃０、＃１、＃２、＃３の組み合わせでなければならない。このような利用可能なリソースの制限を許容できる場合のみ、この変形例のリソース変換ユニットを有する評価用マイクロコンピュータが利用可能である。

以上説明したように、本実施の形態によれば、評価用マイクロコンピュータが開発済みの多数のリソースを搭載しているので、新たに開発しようとするマイクロコンピュータに搭載するリソースを開発済みリソースから任意に組み合わせて選択することができる。しかも、開発済みのリソースの実リソース番号が重複していても、リソース変換ユニットによりリソース番号の変換を行うので、適切にＤＭＡ制御を行うことができる。

以上の実施の形態をまとめると、以下の付記の通りである。

（付記１）マイクロコンピュータにおいて、
ＣＰＵと、
メモリと、
前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有し、
前記リソース変換ユニットにより、前記複数の周辺リソースのうち一部の周辺リソースと前記ダイレクトメモリアクセスコントローラの論理リソース番号とが対応付けられていることを特徴とするマイクロコンピュータ。

（付記２）付記１において、
前記リソース変換ユニットは、前記一部の周辺リソースと前記論理リソース番号との対応を示す第１の対応テーブルを有し、当該第１の対応テーブルは書き換え可能であることを特徴とするマイクロコンピュータ。

（付記３）付記２において、
前記複数の周辺リソースには、それぞれユニークな物理リソース番号が割り当てられ、
前記第１の対応テーブルには、前記論理リソース番号と前記一部の周辺リソースの物理リソース番号とが対応付けられていることを特徴とするマイクロコンピュータ。

（付記４）付記２において、
前記リソース変換ユニットは、前記第１の対応テーブルに基づいて、前記一部の周辺リソースから供給される第１のアクセス要求信号を、前記ダイレクトメモリアクセスコントローラの前記論理リソース番号に対応する第２のアクセス要求信号に変換するリクエスト変換部を有し、当該変換された第２のアクセス要求信号を前記ダイレクトメモリアクセスコントローラに供給することを特徴とするマイクロコンピュータ。

（付記５）付記２において、
前記リソース変換ユニットは、前記第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給されアクセス要求を解除する第１のクリアリクエスト信号を、前記一部の周辺リソースのうち対応する一つの周辺リソースへの第２のクリアリクエスト信号に変換するクリアリクエスト変換部を有し、当該変換された第２のクリアリクエスト信号を前記一つの周辺リソースに供給することを特徴とするマイクロコンピュータ。

（付記６）付記２において
前記リソース変換ユニットは、前記第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給され前記論理リソース番号に対応し前記アクセス要求を解除する第１のクリアリクエスト信号を、前記一部の周辺リソースのうち対応する一つの周辺リソースへの第２のクリアリクエスト信号に変換するクリアリクエスト変換部を有し、当該変換された第２のクリアリクエスト信号を前記一つの周辺リソースに供給することを特徴とするマイクロコンピュータ。

（付記７）付記２において、
更に、外部からアクセス可能なデバッグ・サポート・ユニットを有し、
当該デバッグ・サポート・ユニットは、外部からの制御に応答して、前記第１の対応テーブルの対応を書き換えることを特徴とするマイクロコンピュータ。

（付記８）付記１において、
前記リソース変換ユニットは、前記一部の周辺リソースの実リソース番号と前記論理リソース番号との対応を示す第２の変換テーブルを有し、当該第２の変換テーブルは書き換え可能であることを特徴とするマイクロコンピュータ。

（付記９）付記８において、
前記リソース変換ユニットは、前記第２の変換テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給される論理リソース番号データを、前記一部の周辺リソースの実リソース番号データに変換するリソース番号変換部を有し、当該変換した実リソース番号データを前記周辺リソースに供給することを特徴とするマイクロコンピュータ。

（付記１０）付記８において、
更に、外部にされるデバッグ・サポート・ユニットを有し、
当該デバッグ・サポート・ユニットは、外部からの制御に応答して、前記第２の対応テーブルの対応を書き換えることを特徴とするマイクロコンピュータ。

（付記１１）マイクロコンピュータにおいて、
ＣＰＵと、
メモリと、
前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求信号を送信して前記メモリとデータ転送を行い、前記ダイレクトメモリアクセスコントローラから供給されるクリアリクエスト信号に応答して当該アクセス要求信号を解除する複数の周辺リソースと、
前記複数の周辺リソースのうち一部の周辺リソースと前記ダイレクトメモリアクセスコントローラの論理リソース番号とを対応付ける第１の対応テーブルを有し、当該第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間で前記アクセス要求信号とクリアリクエスト信号の変換を行うリソース変換ユニットとを有し、
前記第１の対応テーブルは外部から書き換え可能であることを特徴とするマイクロコンピュータ。

（付記１２）付記１１において、
前記リソース変換ユニットは、
前記第１の対応テーブルに基づいて、前記一部の周辺リソースから供給される第１のアクセス要求信号を、前記ダイレクトメモリアクセスコントローラの前記論理リソース番号に対応する第２のアクセス要求信号に変換するリクエスト変換部を有し、当該変換された第２のアクセス要求信号を前記ダイレクトメモリアクセスコントローラに供給し、
更に、前記第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給されアクセス要求を解除する第１のクリアリクエスト信号を、前記一部の周辺リソースのうち対応する一つの周辺リソースへの第２のクリアリクエスト信号に変換するクリアリクエスト変換部を有し、当該変換された第２のクリアリクエスト信号を前記一つの周辺リソースに供給することを特徴とするマイクロコンピュータ。

（付記１３）付記１２において、
前記リソース変換ユニットは、前記一部の周辺リソースの実リソース番号と前記論理リソース番号との対応を示す第２の変換テーブルを有し、当該第２の変換テーブルは書き換え可能であり、
前記リソース変換ユニットは、前記第２の変換テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給される論理リソース番号データを、前記一部の周辺リソースの実リソース番号データに変換するリソース番号変換部を有し、当該変換した実リソース番号データを前記周辺リソースに供給することを特徴とするマイクロコンピュータ。

量産用のマイクロコンピュータの構成例である。 ＤＭＡ制御動作を示すタイミングチャート図である。 複数のマイクロコンピュータの構成例を示す図である。 新たに開発されるマイクロコンピュータの一例を示す図である。 本実施の形態における評価用マイクロコンピュータの構成図である。 本実施の形態における評価用マイクロコンピュータのリソース変換ユニットの構成図である。 リクエスト変換部３０の構造図である。 クリアリクエスト変換部３２の構造図である。 リソース番号変換部３４の構造図である。 本実施の形態における評価用マイクロコンピュータのＤＭＡ制御動作のタイミングチャート図である。 本実施の形態におけるリソース変換ユニットＲ−ＣＯＮの変形例の構成図である。 図１１の変形例におけるクリアリクエスト変換部３２の構成図である。 本実施の形態におけるリソース変換ユニットＲ−ＣＯＮの別の変形例の構成図である。

符号の説明

ＤＭＡＣ：ＤＭＡコントローラ、Ｒ−Ａ〜Ｒ−Ｇ：リソース
Ｒ−ＣＯＮ：リソース変換ユニット、２０：ＤＭＡＣの信号
２２：リソースの信号

Claims (6)

1. マイクロコンピュータにおいて、
   ＣＰＵと、
   メモリと、
   前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
   それぞれ与えられた実リソース番号に対応して所定の機能を有し、それぞれユニークな物理リソース番号が割り当てられ、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
   前記複数の周辺リソースのうち一部の周辺リソースの物理リソース番号と前記論理リソース番号との対応を示し書換可能な第１の対応テーブルを有し、前記第１の対応テーブルに基づいて前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有することを特徴とするマイクロコンピュータ。
2. マイクロコンピュータにおいて、
   ＣＰＵと、
   メモリと、
   前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
   それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
   前記複数の周辺リソースのうち一部の周辺リソースと前記論理リソース番号との対応を示し書き換え可能な第１の対応テーブルを有し、前記第１の対応テーブルに基づいて前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有し、
   前記リソース変換ユニットは、前記第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給されアクセス要求を解除する第１のクリアリクエスト信号を、前記一部の周辺リソースのうち対応する一つの周辺リソースへの第２のクリアリクエスト信号に変換するクリアリクエスト変換部を有し、当該変換された第２のクリアリクエスト信号を前記一つの周辺リソースに供給することを特徴とするマイクロコンピュータ。
3. マイクロコンピュータにおいて、
   ＣＰＵと、
   メモリと、
   前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
   それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
   前記複数の周辺リソースのうち一部の周辺リソースと前記論理リソース番号との対応を示し書き換え可能な第１の対応テーブルを有し、前記第１の対応テーブルに基づいて前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有し、
   前記リソース変換ユニットは、前記第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給され前記論理リソース番号に対応し前記アクセス要求を解除する第１のクリアリクエスト信号を、前記一部の周辺リソースのうち対応する一つの周辺リソースへの第２のクリアリクエスト信号に変換するクリアリクエスト変換部を有し、当該変換された第２のクリアリクエスト信号を前記一つの周辺リソースに供給することを特徴とするマイクロコンピュータ。
4. マイクロコンピュータにおいて、
   ＣＰＵと、
   メモリと、
   前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
   それぞれ与えられた実リソース番号に対応して所定の機能を有し、前記ダイレクトメモリアクセスコントローラにアクセス要求を行って前記メモリとデータ転送を行う複数の周辺リソースと、
   前記複数の周辺リソースのうち一部の周辺リソースの実リソース番号と前記論理リソース番号との対応を示す書換可能な変換テーブルを有し、前記変換テーブルに基づいて前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間の信号変換を行うリソース変換ユニットとを有することを特徴とするマイクロコンピュータ。
5. 請求項４において、
   前記リソース変換ユニットは、前記変換テーブルに基づいて、前記ダイレクトメモリアクセスコントローラから供給される論理リソース番号データを、前記一部の周辺リソースの実リソース番号データに変換するリソース番号変換部を有し、当該変換した実リソース番号データを前記周辺リソースに供給することを特徴とするマイクロコンピュータ。
6. マイクロコンピュータにおいて、
   ＣＰＵと、
   メモリと、
   前記ＣＰＵを介することなく前記メモリへのアクセスを制御するダイレクトメモリアクセスコントローラと、
   それぞれ与えられた実リソース番号に対応して所定の機能を有し、それぞれユニークな物理リソース番号が割り当てられ、前記ダイレクトメモリアクセスコントローラにアクセス要求信号を送信して前記メモリとデータ転送を行い、前記ダイレクトメモリアクセスコントローラから供給されるクリアリクエスト信号に応答して当該アクセス要求信号を解除する複数の周辺リソースと、
   前記複数の周辺リソースのうち一部の周辺リソースの前記物理リソース番号と前記ダイレクトメモリアクセスコントローラの論理リソース番号とを対応付ける第１の対応テーブルを有し、当該第１の対応テーブルに基づいて、前記ダイレクトメモリアクセスコントローラと前記複数の周辺リソースとの間で前記アクセス要求信号とクリアリクエスト信号の変換を行うリソース変換ユニットとを有し、
   前記第１の対応テーブルは外部から書き換え可能であることを特徴とするマイクロコンピュータ。

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