JP4614650B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、アドレス端子とデータ端子をマルチプレクスした構成の半導体記憶装置に関する。

従来より、アドレス信号を入力するアドレス端子（ピン）とデータ信号を入力又は出力するデータ端子（ピン）を共用しアドレス信号とデータ信号をマルチプレクスして使用することで端子数の削減を図る半導体記憶装置が知られている（例えば後記特許文献１参照）。図８は、後記特許文献１に記載されている半導体記憶装置の構成を示す図である。

図８に示すように、このスタティック型のＲＡＭ（ランダムアクセスメモリ）は、スタティックメモリセルアレイ４と、列デコーダ５と、行デコーダ６と、リード／ライトバッファ（「リード／ライトアンプ」ともいう）７と、ラッチ回路８Ａ−８Ｃと、出力バッファ９と、アドレス信号の上位７ビットＡ１４−Ａ８を入力するアドレス端子Ａ_１４〜８と、アドレス信号の下位８ビットＡ７−Ａ０と、並列８ビットデータＤ７−Ｄ０とを共用するアドレス・データ共用端子２と、書き込みを制御するライトイネーブル信号／ＷＥ、データ読み出しを制御するアウトプットイネーブル信号／ＯＷ、チップの活性化を制御するチップセレクト信号／ＣＳをそれぞれ入力する制御端子を備えている。図８に示す構成においては、アドレス信号Ａ７−Ａ０は、チップセレクト信号／ＣＳの立ち下がりにより、ラッチ回路８Ｂでラッチされて、行デコーダ６に供給され、チップセレクト信号／ＣＳが立ち上がるまで、共用端子２はデータ端子として機能する。ラッチ回路８Ａは、ライトイネーブル信号／ＷＥが非活性状態（ハイレベル）の期間、アドレス信号Ａ１４−Ａ８をそのまま出力し、ライトイネーブル信号／ＷＥが活性状態（ロウレベル）となると出力値を保持する。ラッチ回路８Ｃは、ライトイネーブル信号／ＷＥのハイレベルからロウレベルへの遷移エッジで、共用端子２のデータをサンプルする。

図９（ａ）及び図９（ｂ）は、図８に示した半導体記憶装置の読み出しサイクルと書き込みサイクルのタイミング動作をそれぞれ説明するためのタイミング図である。図８及び図９（ａ）を参照すると、読み出し時には、図示されないＣＰＵ側からアドレスバスを介して、１５ビットのアドレス信号Ａ０−Ａ１４が供給され、チップセレクト信号／ＣＳが活性状態（ロウレベル）とされ（時刻ｔ１）、下位８ビットのアドレス信号Ａ７−Ａ０がラッチ回路８Ｂでラッチされ、その後、共用端子２をハイインピーダンスとし、引き続き、アウトプットイネーブル信号／ＯＥを活性状態（ロウレベル）とすることで、時刻ｔ２に、出力バッファ９から共用端子２に、８ビットの読み出しデータＤ７−Ｄ０が並列出力される。

次に、図８及び図９（ｂ）を参照すると、書き込み時において、図示されないＣＰＵ側からアドレスバスを介して、アドレス信号Ａ０−Ａ１４が出力され、チップセレクト信号／ＣＳがロウレベルとされ（時刻ｔ３）、下位８ビットのアドレス信号Ａ７−Ａ０がラッチ回路８Ｂでラッチされ、その後、ＣＰＵ側から、共用端子２に対して、８ビット書き込みデータＤ７−Ｄ０が供給され、時刻ｔ４に、ライトイネーブル信号／ＷＥが活性状態（ロウレベル）とされてＤ７−Ｄ０はラッチ回路８Ｃでラッチされ、ライトバッファ７を介して、選択されたメモリセルへの８ビットデータＤ７−Ｄ０の書き込みが行われる。なお、後記特許文献１には、ロウアドレスストローブ信号／ＲＡＳの立ち下がりで下位アドレスをラッチし、つづくカラムアドレスストローブ信号／ＣＡＳの立ち下がりで上位アドレスをラッチしてそれぞれ行デコーダと列デコーダに供給するダイナミック型のＲＡＭについても、アドレス端子とデータ端子を共用することで端子数の削減を図る構成が記載されている。

近時、携帯端末は、通話機能のほか、電子メールによる画像伝送、インターネットアクセスによる音楽、動画配信等のマルチメディア機能が実装され、搭載されるメモリには、高性能化、大容量化が求められている。大容量、高性能化が求められる携帯端末用の半導体記憶装置として、ページモード機能を搭載し、高速ページ読み出しを可能とした半導体メモリが開発されている（例えば後記非特許文献１）。またＳＲＡＭ（スタティックランダムアクセスメモリ）を模擬するオートプリチャージ機能を備え、バーストモードとページモードでデータを読み出すことが可能なＤＲＡＭ（「擬似ＳＲＡＭ」ともいう）も知られている（特許文献２）。

携帯端末用の非同期ＳＲＡＭインタフェース準拠の半導体記憶装置のページモードの動作について、以下にその概要を説明しておく。ページモード（「高速ページモード」という）では、同一ページ内の複数のワードが連続してアクセスされる。図１０は、ページモードによる読み出し時の動作タイミングを示す図であり、後記非特許文献１の第２６頁、第３図に基づくものである。読み出しモードの最初にチップイネーブル信号ＣＥ１が活性状態（ロウレベル）とされ、アウトプットイネーブル信号／ＯＥも活性状態（ロウレベル）とされ、読み出しモードであるため、ライトイネーブル信号/ＷＥは非活性状態（ハイレベル）に保たれている。図１０に示す例では、２１ビットのアドレスＡ０−Ａ２０のうち下位３ビットのアドレス信号Ａ０−Ａ２によって、ページ内のアドレスが指定され（ページサイズは８ワード）、データ端子ＤＱから同一ページ内の読み出しデータが８ワード分連続して出力される。このように、ページモードでは、まとまったデータを連続して読み出す際の性能を向上させている。図１０に示す例では、ページアドレスの遷移から該当するワードデータがデータ端子ＤＱに出力されるまでのアクセス時間であるページアドレスタイムｔｐＡＡは、一例として数十ナノ秒程度とされている。なお、図１０の信号ＵＢとＬＢは、上位バイト／下位バイトアクセスを制御する信号であり、ワード単位でのリード、ライトでは例えばロウレベルとされるが、本発明の主題に直接関係しない信号であるため、その説明は省略する。

特開平２−１７７１９０号公報（第３、第４頁、第２−第６図） 特開２００３−２３３９８９号公報（第３、４頁、第１、２図） "携帯電話用途向けメモリ 高速ページモード搭載モバイルＦＣＲＡＭ（R）MB82DPS02183B/MB82DP02322A"、 FUJITSU ELECTRIC DEVICES NEWS FIND Vol.20，No.6，2002年，インターネットURL＜http://edevice.fujitsu.com/jp/catalog/find/20-6/pdf/24-27.pdf＞（平成１５年９月１１日検索）

上記したように、携帯端末等において、例えばマルチメディア機能対応の携帯用途のメモリは大容量化が著しく、これに伴い、アドレス信号の本数（ビット数）も増大している。例えば上記非特許文献１に記載される、非同期型ＳＲＡＭインタフェース互換、高速ページモード機能搭載の半導体記憶装置は、２Ｍワード×１６ビット（３２Ｍビット）構成の場合、２１ビットのアドレス信号（２１個のアドレスピン）、１６ビットのデータ信号（１６個のI／Ｏピン）の計３７個のピンを有する。今後のメモリ容量のさらなる増大にともない、アドレスピンの数の増大は必至であり、半導体記憶装置の面積の増大、装置の大型化を招いている。

したがって、本発明の目的は、端子数の増大を抑止しながら、高速アクセスを可能たらしめる全く新規な設計方式の半導体記憶装置を提供することにある。

前記目的を達成する本発明の１のアスペクトに係る半導体記憶装置は、アドレス端子の一部をデータ端子と共用し、余ったアドレス端子の一部をページ内の連続アクセス用のアドレスとして用いたものである。本発明は、アドレス端子の一部を、出力及び／又は入力用のデータ端子と共用する共用端子とし、前記アドレス端子の残りの一部又は全てをページ内のアクセス用のアドレス専用端子とし、前記共用端子からのアドレスで選択されたページに対して、前記アドレス専用端子に入力されるアドレス信号に基づき、ページ内の複数のデータの連続的な出力及び／又は入力が、前記共用端子より行われる構成としたものである。

本発明の他のアスペクト（第２のアスペクト）に係る半導体記憶装置は、（ｎ＋ｍ）ビット（ただし、ｎ、ｍは所定の正整数）のアドレス信号を入力しメモリセルアレイへのアクセスを行う半導体記憶装置において、ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの出力を行うためのデータ端子とを共有する共用端子と、ｍビットのアドレス信号を入力するアドレス専用端子と、を少なくとも備え、読み出し時、前記共用端子からｎビットのアドレス信号が入力されたあと、ページ内の複数のデータが、前記アドレス専用端子から入力されるｍビットのアドレス信号に基づき、前記共用端子から連続的に読み出される、構成とされている。

本発明のさらに他のアスペクト（第３のアスペクト）に係る半導体記憶装置は、（ｎ＋ｍ）ビット（ただし、ｎ、ｍは所定の正整数）のアドレス信号を入力しメモリセルアレイへのアクセスを行う半導体記憶装置において、ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの入力及び出力を行うためのデータ端子とを共有する共用端子と、ｍビットのアドレス信号を入力するアドレス専用端子と、を少なくとも備え、書き込み時に、ｎビットのアドレス信号が入力されたあと、前記アドレス専用端子から入力されるアドレス信号に基づき、前記共用端子より連続的に入力された複数のデータが、選択されたページ内に書き込まれる構成とされている。

本発明の前記第２のアスペクトに係る半導体記憶装置において、前記半導体記憶装置外部より前記半導体記憶装置に供給されるアドレス信号が有効であることを示す制御信号を入力し、前記制御信号に基づき、ラッチタイミング信号を生成する制御回路と、前記共用端子から入力されるアドレス信号を、前記ラッチタイミング信号に基づきサンプルし、前記アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を供給するラッチ回路と、読み出し時、前記メモリセルアレイより読み出されたページ内の複数のデータを並列に受け取り、前記アドレス専用端子から入力されるｍビットのアドレス信号に基づき、前記複数のデータを１本のデータに多重化して前記共用端子から順次出力するように制御する多重回路とを備えた構成としてもよい。本発明において、前記共用端子を、データの出力を行うとともに、データの入力を行うための入出力端子で構成し、書き込み時に、ｎビットのアドレス信号が入力されたあと、前記アドレス専用端子から入力されるアドレス信号に基づき、前記共用端子より、連続的に入力された複数のデータが、選択されたページ内に書き込まれる構成としてもよい。

本発明の前記第３のアスペクトに係る半導体記憶装置において、前記半導体記憶装置外部より前記半導体記憶装置に供給されるアドレス信号が有効であることを示す制御信号を入力し、前記制御信号に基づき、ラッチタイミング信号を生成する制御回路と、前記共用端子から入力されるアドレス信号を、前記ラッチタイミング信号に基づきサンプルし、前記アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を供給するラッチ回路と、書き込み時、前記共用端子に順次入力されるデータを、前記アドレス専用端子から入力されたｍビットのアドレス信号を用いて、複数の並列データに分離し、前記分離した並列データを前記セルアレイに供給する分離回路とを備えた構成としてもよい。

本発明の前記第２のアスペクトに係る半導体記憶装置において、前記共用端子に出力端が接続された出力バッファを有し、前記多重回路は、前記一端が、前記出力バッファの入力端に共通に接続され、他端がそれぞれ対応する、読み出し用のアンプに接続される複数のスイッチと、前記ｍビットのアドレス信号に基づき、前記複数のスイッチのオン・オフを制御する制御回路と、を備え、前記多重回路は、複数の前記読み出し用のアンプから並列に出力される複数のデータを前記スイッチを介して前記出力バッファの入力端に順次出力する構成としてもよい。

本発明の前記第３のアスペクトに係る半導体記憶装置において、前記分離回路は、前記共用端子に供給されたデータを共通に入力端から入力し、出力端がそれぞれ対応する、書き込み用のアンプに接続された複数のラッチ回路と、前記ｍビットのアドレス信号に基づき、前記複数のラッチ回路のそれぞれに対して、互いに位相の異なる複数のサンプリングクロックを供給するタイミング制御回路と、を備えた構成としてもよい。このタイミング制御回路は、前記ｍビットのアドレス信号の値の変化に対応させて、活性状態とされる書き込み制御用の信号を入力し、互いに位相の異なる複数のサンプリングクロックを生成する構成としてもよい。

本発明のさらに他のアスペクトに係る半導体記憶装置によれば、前記半導体記憶装置外部より、前記半導体記憶装置に供給されるアドレス信号が有効であることを示す第１の制御信号、データの書き込みを制御する第２の制御信号、及び、読み出しデータの出力を制御する第３の制御信号を少なくとも入力し、入力した前記第１乃至第３の制御信号に基づき、前記半導体記憶装置内の回路で必要とされる複数の制御信号を供給するアドレス／データ切換制御回路と、前記共用端子に入力端子が接続されており、読み出しデータの出力を制御する前記第３の制御信号が非活性状態のときに、前記アドレス／データ切換制御回路から活性状態として出力される第４の制御信号を出力制御信号として入力し、入力した前記出力制御信号により活性化・非活性化が制御され、活性化されたときに、前記入力端子からの信号を出力する入力バッファと、前記アドレス信号が有効であることを示す前記第１の制御信号が活性化されたことを受けて前記アドレス／データ切換制御回路から活性状態として出力される第５の制御信号をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、前記入力バッファから出力されるアドレス信号をサンプルし、アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を出力する第１のラッチ回路と、前記書き込みを制御する前記第２の制御信号が活性化されたことを受けて、前記アドレス／データ切換制御回路から出力される第６の制御信号をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、前記入力バッファから出力されるデータ信号をサンプルして出力する第２のラッチ回路と、前記読み出しデータの出力を制御する前記第３の制御信号が活性状態のときに、前記アドレス／データ切換制御回路から活性状態として出力される第７の制御信号を出力制御信号として入力し、入力した前記出力制御信号により活性化・非活性化が制御され、活性化されたとき、読み出しデータを前記共用端子に出力する出力バッファと、前記アドレス専用端子から入力されるアドレス信号を入力しページ内アドレスをデコードするページ内アドレスデコーダと、予め定められた所定個数のデータを入力して記憶保持する記憶部を有し、ページモードでの書き込み時に、前記第２のラッチ回路から順次出力される複数のデータを前記ページ内アドレスデコーダのデコード結果に基づき記憶し、前記複数のデータを前記セルアレイに並列に出力し、ページモードでの読み出し時に、前記セルアレイからの読み出しデータを並列に受け、前記ページ内アドレスデコーダのデコード結果に基づき、前記出力バッファに、順次出力する多重回路を有するレジスタ／多重回路とを備えた構成としてもよい。本発明において、前記記憶部は、好ましくは、１ページ分のデータを記憶するレジスタで構成される。

本発明によれば、１ページは２^ｍワードよりなり、ページ内の２^ｍ個のワードデータの連続アクセスが行われる。

本発明に係る方法は、アドレス端子の一部を出力用又は入出力用のデータ端子と共用する共用端子とし、前記アドレス端子の残りの一部又は全てのページ内のアクセス用のアドレス端子として用い、
前記共用端子から入力されたアドレス信号をラッチするステップと、
前記アドレス信号がラッチされたのち、前記共用端子をデータ端子として用い、前記ページ内のアクセス用のアドレス端子から入力されたアドレス信号に基づき、ページ内のデータの連続アクセスが行われるステップと、
を含む。

本発明に係る方法において、前記半導体記憶装置は、（ｎ＋ｍ）ビット（ただし、ｎ、ｍは所定の正整数）のアドレス信号を入力し、前記共用端子は、ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの出力を行うためのデータ端子を共有し、前記ページ内のアクセス用の前記アドレス専用端子は、ｍビットのアドレス信号を入力し、読み出し時、ｎビットのアドレス信号が入力されたあと、選択されたページ内の複数のデータが、前記アドレス専用端子から入力されたｍビットのアドレス信号を用いて、前記共用端子から、連続的に読み出される。

本発明に係る方法において、前記ページ内のアクセス用の前記アドレス専用端子は、ｍビットのアドレス信号を入力し、書き込み時に、ｎビットのアドレス信号が入力されたあと、前記アドレス専用端子から入力されたｍビットのアドレス信号を用いて、前記共用端子より連続的に入力された複数のデータが、選択されたページ内に書き込まれるようにしてもよい。

本発明によれば、アドレス端子とデータ端子をマルチプレクスする構成の半導体記憶装置において、アドレス・データ共用端子からデータの入力及び／又は出力時に、余ったアドレスを用いて、ページ内の複数データの連続アクセスを行うことで、ピン数を縮減し、回路の小型化を図ることを可能とするとともに、高速アクセスを実現可能としている。

本発明は、ピン数の削減を図るとともに、高速処理を実現しており、非同期型の擬似ＳＲＡＭ等に適用して好適とされる。

本発明を実施するための最良の形態について説明する。本発明は、一実施の形態において、アドレス端子とデータ端子をマルチプレクスする構成の半導体記憶装置において、アドレス・データ共用端子（１０７）からデータの入力及び／又は出力時に、余ったアドレスの下位アドレス（例えばＡ１−Ａ０）をページアドレスとして用いて、ページ内の複数データの連続アクセスを行う構成とされる。より詳細には、本発明の一実施の形態によれば、ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの出力を行うためのデータ端子とを共有する共用端子（１０７）と、ｍビットのアドレス信号を入力するアドレス専用端子（１０８）と、を少なくとも備え、読み出し時、ｎビットのアドレス信号が共用端子（１０７）から入力されたあと、選択されたページ内の複数のデータが、前記アドレス専用端子（１０８）から入力されるｍビットのアドレス信号を用いて、前記共用端子（１０７）から、２^ｍ個連続的に読み出される。

本発明の一実施形態によれば、書き込み時に、ｎビットのアドレス信号が共用端子（１０７）から入力されたあと、共用端子（１０７）より順番に入力された複数のデータが、前記アドレス専用端子（１０８）から入力されるｍビットのアドレス信号を用いて複数に分離され、選択されたページ内に書き込まれる構成とされている。

本発明の別の実施の形態に係る半導体記憶装置は、セルアレイへのページモードでの書き込み・読み出しを制御するための回路として、アドレス／データ切換制御回路（２０４）、入力バッファ（２１１）、第１のラッチ回路（２０５Ａ）、第２のラッチ回路（２０５Ｂ）、出力バッファ（２１２）、デコーダ（２１０）、レジスタ／多重回路（２１３）を備えている。このうち、アドレス／データ切換制御回路（２０４）は、半導体記憶装置外部より該半導体記憶装置に供給されるアドレス信号が有効であることを示す第１の制御信号（ＡＤＶ）、データの書き込みを制御する第２の制御信号（ＷＥ）、及び、読み出しデータの出力を制御する第３の制御信号（ＯＥ）を少なくとも入力し、半導体記憶装置内の回路で必要とされる複数の制御信号を供給する。より詳細には、アドレス／データ切換制御回路（２０４）は、読み出しデータの出力を制御する第３の制御信号（ＯＥ）が非活性状態のときに、第４の制御信号（２１９）を活性化して出力し、アドレス信号が有効であることを示す第１の制御信号（ＡＤＶ）が活性化されたことを受けて第５の制御信号（２１７）を活性状態として出力し、書き込みを制御する第２の制御信号（ＷＥ）が活性化されたことを受けて第６の制御信号（２１８）を活性化して出力し、読み出しデータの出力を制御する第３の制御信号（ＯＥ）が活性状態のときに、第７の制御信号（２２０）を活性化して出力する。

入力バッファ（２１１）は、アドレス／データ切換制御回路（２０４）から出力される第４の制御信号（／ＯＥ）を出力制御信号として入力し、入力した出力制御信号により活性化・非活性化が制御され、活性化されたときに、共用端子（２０７）から入力される信号を出力する。

第１のラッチ回路（２０５Ａ）は、アドレス／データ切換制御回路（２０４）から出力される第５の制御信号（２１７）をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、入力バッファ（２１１）から出力されるアドレス信号をサンプルし、アドレス信号をデコードするデコーダ（２０２）に、前記サンプルしたアドレス信号を出力する。

第２のラッチ回路（２０５Ｂ）は、アドレス／データ切換制御回路（２０４）から出力される第６の制御信号（２１８）をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、前記入力バッファ（２１１）から出力されるデータ信号をサンプルして出力する。

出力バッファ（２１２）は、アドレス／データ切換制御回路（２０４）から出力される第７の制御信号（２２０）を出力制御信号として入力し、入力した前記出力制御信号により活性化・非活性化が制御され、活性化されたとき、読み出しデータを前記共用端子（２０７）に出力する。

デコーダ（「ページ内アドレスデコーダ」ともいう）（２１０）は、アドレス専用端子（２０８）から入力されるアドレス信号を入力しページ内アドレスをデコードする。

レジスタ／多重回路（ＲＥＧ／ＭＵＸ）（２１３）は、１ページ分のデータを記憶する記憶部（レジスタ）を有し、第２のラッチ回路（２０５Ｂ）から順次出力される複数のデータを、ページ内アドレスデコーダ（２１０）のデコード結果に基づき記憶し、複数のデータを、セルアレイ（２０１）の書き込みデータとして、並列に出力し、セルアレイ（２０１）からの読み出しデータを並列に受け、ページ内アドレスデコーダ（２１０）のデコード結果に基づき、出力バッファ（２１２）に、順次出力する多重回路を有する。

本実施形態においては、前記第１の制御信号（ＡＤＶ）が活性化されたことを受けて、アドレス／データ切換制御回路（２０４）から出力される第８の制御信号を、トリガ信号として入力し、前記トリガ信号に基づき、セルアレイでページの先頭アドレスを選択するための制御信号（２２６、２２７）を、前記セルアレイ、及び、レジスタ／多重回路（２１３）に出力する制御回路（２１５）を備えた構成としてもよい。あるいは、本実施形態においては、共用端子（２０７）から入力された前記アドレス信号の遷移を検出したとき、トリガ信号を出力するアドレス遷移検出回路（２１６）を有し、アドレス遷移検出回路（２１６）から出力されるトリガ信号（２２５）を受けて、前記メモリセルアレイでページの先頭選択するアドレスを選択するための制御信号（２２６、２２７）を、前記セルアレイ、及び、レジスタ／多重回路（２１３）に出力する制御回路（２１５）を備えた構成としてもよい。

本発明をより詳しく説述するため、添付図面を参照して、本発明の実施例を以下に説明する。図１は、本発明の一実施例の半導体記憶装置の構成を示す図である。図１を参照すると、本発明の一実施例の半導体記憶装置は、メモリセルアレイ１０１と、デコーダ１０２と、リード／ライトアンプ１０３を備え、アドレスバリッド信号／ＡＤＶを入力する端子１０６と、アドレスバリッド信号／ＡＤＶを少なくとも入力とし、ラッチタイミング信号１１５及び出力制御のための信号１１６を生成するコントロール回路１０４と、上位ｎビットのアドレス信号（図では、Ａ１７−Ａ２の１６ビットとされ、ｎは１６）と、ｎビットのデータ信号（図ではＤ１５−Ｄ０の１６ビット）の端子として共用されるアドレス・データの共用端子１０７と、ｍビット（図ではＡ１−Ａ０の２ビット）のアドレス専用端子１０８と、アウトプットイネーブル信号／ＯＥを入力とする端子１０９と、ライトイネーブル信号／ＷＥを入力する端子１１０と、アドレス・データ共用端子１０７に入力されたｎビット信号（アドレス信号／データ信号）を受け取る入力バッファ１１１と、入力バッファ１１１から出力される上位ｎビットのアドレス信号をラッチするラッチ回路１０５と、読み出しデータ（Ｄ１５−Ｄ０）をアドレス・データ共用端子１０７から出力する出力バッファ１１２と、読み出し時、リード／ライトアンプ１０３のリードアンプからバス（リードバス）１１４_１−１１４_４に出力される４つのワード・データ（図では、１ワードは１６ビット）を受け取り、ワード単位のデータをデータ線１１８に順次出力し、書き込み時には、入力バッファ１１１からワード単位でデータ線１１７に出力される書き込みデータを順次入力して４本のバス（ライトバス）１１４_１−１１４_４に４つのワードデータをそれぞれ出力する多重／分離回路（MULTIPLEXER/DEMULTIPLEXER）１１３と、を備えている。なお、バス１１４_１−１１４_４において、リードバス／ライトバスは、簡単のため、同一線で示されている。

コントロール回路１０４は、アドレスバス（不図示）上に、例えばＣＰＵ（不図示）等から出力されるアドレス信号が有効であることを示すアドレスバリッド信号／ＡＤＶの立ち下がり遷移に基づき、ラッチタイミング信号１１５を生成し、ラッチ回路１０５に供給する。

ラッチ回路１０５は、アドレス・データ共用端子１０７のアドレス信号Ａ１７−Ａ２を、コントロール回路１０４から供給されるラッチタイミング信号１１５に基づきサンプルして、デコーダ１０２に出力する。ラッチ回路１０５によって、アドレス・データ共用端子１０７のアドレス信号がラッチされたあとは、アドレス・データ共用端子１０７は、データ端子として用いられる。その際、不図示のＣＰＵ（あるいはメモリコントローラ側）では、アドレス・データ共用端子１０７をハイインピーダンス状態に設定する。

デコーダ１０２は、図示されない行デコーダ及び列デコーダを含み、アドレス信号Ａ１７−Ａ２をデコードし、アドレス信号Ａ１７−Ａ２で指定される、ページを選択するために該当するワード線及びビット線の選択を行う。図１に示す構成において、メモリセルアレイ１０１は１ページ４ワード構成とされる。なお、図１において、ｎビットの入力バッファ１１１と出力バッファ１１２は、ｎビットのＩ／Ｏセルを構成している。図１では、簡単のため、アドレス専用端子１０８の入力バッファ等は適宜省略されている。

図１を参照して、本実施例の半導体記憶装置の動作を説明する。まず、ページモードによる読み出し動作について説明する。読み出し時、メモリセルアレイ１０１からアドレス信号Ａ１７−Ａ２によって選択されたページ内の４ワードが読み出され、リード・ライトアンプ１０３内のリードアンプを介してバス１１４_１−１１４_４には、４ワードのデータが並列に出力される。

多重・分離回路１１３の多重回路は、読み出し時（ライトイネーブル信号／ＷＥはハイレベル）、アドレス専用端子１０８から入力されるアドレス信号Ａ１−Ａ０で選択されるデータを、順次、出力バッファ１１１に供給し、データ端子として機能するアドレス・データ共用端子１０７から、読み出されたデータＤ１５−Ｄ０がワード単位（１６ビットパラレル）に出力される。その際、多重分離回路１１３の多重回路は、後に詳述されるように、入力されるアドレス信号（Ａ０、Ａ１）の値が、例えば（Ａ０、Ａ１）＝（０，０）、（０，１）、（１，０）、（１，１）と変化するとき、４つのバス（リードバス）１１４_１−１１４_４上のデータを、順に、データ線１１８に出力する。

なお、本実施例では、出力バッファ１１２は、出力がハイレベル／ロウレベル、ハイインピーダンス状態のいずれかをとるトライステートバッファよりなり、アウトプットイネーブル信号／ＯＥと、コントロール回路１０４からの制御信号１１６を受けて、出力イネーブル状態（ハイ／ロウレベル）又は出力ディスエーブル状態（ハイインピーダンス状態）に設定される。すなわち、図示されないＣＰＵ側から供給されるアウトプットイネーブル信号／ＯＥが活性状態（ロウレベル）とされ、コントロール回路１０４でアドレスバリッド信号／ＡＤＶに基づき生成される制御信号１１６が活性状態のときに、出力バッファ１１２は、アドレス・データ共用端子１０７から、データを出力する。コントロール回路１０４から出力される制御信号１１６は、アドレス・データ共用端子１０７が、データ端子として機能しているときに、活性状態とされる。アウトプットイネーブル信号／ＯＥが非活性状態である場合、あるいは、制御信号１１６が非活性状態である場合には、出力バッファ１１２は、出力ディスエーブル状態とされる。

次に、図１を参照して、本実施例の半導体記憶装置の書き込み動作について説明する。書き込み時には、読み出し時と同様、ラッチ回路１０５は、アドレス・データ共用端子１０７からのアドレス信号Ａ１７−Ａ２を、コントロール回路１０４からのラッチタイミング信号１１５に基づきサンプルしてデコーダ１０２に出力する。ラッチ回路１０５によって、アドレス・データ共用端子１０７のアドレス信号がラッチされたあとは、アドレス・データ共用端子１０７は、データ端子として用いられる。その際、不図示のＣＰＵ側では、アドレス・データ共用端子１０７に接続する出力回路（不図示）の出力をハイインピーダンス状態に設定する。

不図示のＣＰＵ側から、アドレス・データ共用端子１０７に、書き込みデータが４ワード分、順次供給され、入力バッファ１１１から、多重分離回路１１３の分離回路に供給される。

多重分離回路１１３の分離回路は、後に詳述されるように、入力されるアドレス信号（Ａ０、Ａ１）の値が、例えば（Ａ０、Ａ１）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、入力バッファ１１１からデータ線１１７に出力されるワードデータを、４つのバス（ライトバス）１１４_１−１１４_４に展開し、リード／ライトアンプ１０３のライトアンプに並列に供給し、リード／ライトアンプ１０３のライトアンプから、メモリセルアレイ１０１内の選択されたページ内に、４つワードデータとして書き込みが行われる。例えば、ライトバス１１４_１−１１４_４にそれぞれ転送されるワードデータは、選択されたページ内において第１乃至第４のワードデータとしてそれぞれ書き込まれる。

図２は、図１の多重分離回路１１３内の多重回路の構成の一例を示す図である。図２に示すように、多重回路１１３Ａは、アドレス信号のＡ０、Ａ１を入力とするデコーダ１２１と、デコーダ１２１でデコードされた４つの出力を制御端子に入力してオン・オフ制御される４つのスイッチ素子１２２_１−１２２_４を備えている。４つのスイッチ素子１２２_１−１２２_４の一端は共通接続され、共通接続点はデータ出力端子（ＤＯＵＴ）として、図１のデータ線１１８に接続されている。４つのスイッチ素子１２２_１−１２２_４の各々の他端はデータ入力端子（ＤＩＮ）をなし、それぞれ、図１のバス１１４_１−１１４_４のリードバスに接続されている。なお、図２では、簡単のため、バス１１４_１−１１４_４の各々の１ビットの信号線に対して１つのスイッチが接続される構成が示されているが、例えば１６ビットのデータに対しては、バス線１１４_１−１１４_４のそれぞれに対して、１６個のスイッチ素子が設けられる。

また、図２において、デコーダ１２１は、ライトイネーブル信号／ＷＥが非活性状態（ロウレベル）のときは、非活性化され、アドレス信号Ａ０、Ａ１の値にかかわりなく、デコーダ１２１の４つの出力を例えばロウレベル固定とし、ライトイネーブル信号／ＷＥがハイレベルのときに、デコーダ１２１が活性化される構成とされる。

デコーダ１２１は、下位２ビットのアドレス信号の組（Ａ０、Ａ１）が、例えば（Ａ０、Ａ１）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、スイッチ素子１２２_１−１２２_４をそれぞれオンし、対応するバス線１１４_１−１１４_４（多重回路１１３ＡのＤＩＮ端子の＜００＞、＜０１＞、＜１０＞、＜１１＞）からのデータを、多重化してデータ線１１８に出力する。なお、図２に示す例では、スイッチ素子１２２_１−１２２_４としてｎチャネルのパストランジスタが用いられているが、本発明はかかる構成に限定されるものではない。

図３は、図１の多重分離回路１１３の分離回路の構成の一例を示す図である。図３に示すように、分離回路１１３Ｂは、図１のデータ線１１７に接続されるデータ入力端子ＤＩＮに、データ端子Ｄが共通に接続されたラッチ回路１２４_１−１２４_４と、データ書き込み時（ライトイネーブル信号／ＷＥがロウレベルのとき）に、アドレス専用端子１０８に入力される下位２ビットアドレス信号Ａ０、Ａ１の値に基づき、ラッチ回路１２４_１−１２４_４にサンプリング用の信号を出力するタイミング制御回路１２３とを備えている。分離回路１１３Ｂのデータ出力端子ＤＯＵＴ＜００＞〜＜１１＞は、図１のバス線１１４_１−１１４_４に接続される。

例えば、タイミング制御回路１２３は、アドレスバリッド信号／ＡＤＶの立ち下がり遷移（活性状態への遷移）を受けて、ラッチ回路１２４_１へサンプリング用のワンショットパルス（クロックパルス）ＣＫ１を供給する。このとき、（Ａ１、Ａ０）＝（０、０）とされる。ラッチ回路１２４_１は、ワンショットパルスＣＫ１に基づき、データ入力端子ＤＩＮのデータをラッチし、データ出力端子ＤＯＵＴ＜００＞に出力する。そして、（Ａ１、Ａ０）の（０、０）から（０、１）への遷移を受けて、タイミング制御回路１２３は、サンプリング用のワンショットパルスＣＫ２を生成し、ラッチ回路１２４_２は、ワンショットパルスＣＫ２に基づき、データ入力端子ＤＩＮのデータをラッチし、データ出力端子ＤＯＵＴ＜０１＞に出力する。引き続き、タイミング制御回路１２３は、（Ａ１、Ａ０）の（０、１）から（１、０）、（１、０）から（１、１）への変化を受けて、ラッチ回路１２４_３、１２４_４にワンショットパルスＣＫ３、ＣＫ４をそれぞれ供給し、ラッチ回路１２４_３、１２４_４は、それぞれ、ワンショットパルスＣＫ３、ＣＫ４に基づき、データ入力端子ＤＩＮのデータをラッチし、データ出力端子ＤＯＵＴ＜１０＞、＜１１＞に出力する。ラッチ回路１２４_１−１２４_４は、エッジトリガー型のＤレジスタで構成してもよいし、クロック端子ＣＫがハイレベルのとき、データ端子Ｄの入力データを出力端子Ｑからそのまま出力して保持し、クロック端子ＣＫがロウレベルのときは、データ端子Ｄの入力値によらずに、保持した値を出力するラッチ回路等で構成してもよい。

なお、図３において、例えばラッチ回路１２４_４のラッチ出力のタイミングにあわせて、ラッチ回路１２４_１−１２４_４からデータ出力端子ＤＯＵＴ＜００＞〜＜１１＞へのデータ出力のタイミングを調整するリタイミング回路を設ける構成としてもよい。なお、図３において、１６ビットのデータに対しては、例えば＜００＞のバス線１１４_１に対して、１６個のラッチ回路１２４_１が設けられる。なお、選択ページの先頭アドレス（Ａ０、Ａ１）＝（０、０）に対応するクロックＣＫ１を生成するためのストローブ信号として、アドレスバリッド信号／ＡＤＶの代わりに、アドレス・データ共用端子１０７に入力される上位アドレス信号Ａ１７−Ａ２のアドレス遷移を検出する、不図示のアドレス遷移検出回路（ＡＴＤ）からの検出信号を用いてもよい。

図４は、多重分離回路１１３の分離回路１１３Ｂの他の構成例を示す図である。図４を参照すると、この分離回路１１３Ｂは、図３のタイミング制御回路１２３を、デコーダ回路１２５、４つのスイッチ素子１２６_１−１２６_４で構成し、データ信号をラッチするラッチ回路１２７_１−１２７_４を、データをクロックの立ち下がりでサンプルする構成としている。スイッチ素子１２６_１−１２６_４の一端は、共通接続され、ライトイネーブル信号／ＷＥの端子１１０に接続され、他端は、それぞれラッチ回路１２７_１−１２７_４のクロック端子に接続されている。分離回路１１３Ｂのデータ入力端子ＤＩＮは、図１のデータ線１１７に接続され、データ出力端子ＤＯＵＴ＜００＞、＜０１＞、＜１０＞、＜１１＞はバス１１４_１−１１４_４のライトバスにそれぞれ接続されている。

下位２ビットのアドレス信号Ａ０、Ａ１を入力とするデコーダ１２５のデコード出力は、それぞれスイッチ素子１２６_１−１２６_４の制御端子に接続され、（Ａ１、Ａ０）＝（０，０）、（０，１）、（１，０）、（１，１）のとき、スイッチ素子１２６_１、１２６_２、１２６_３、１２６_４がそれぞれオンし、ライトイネーブル信号／ＷＥをサンプリングクロックとして対応するラッチ回路１２７_１−１２７_４に供給する。図４に示す例では、スイッチ素子１２４_１−１２４_４は、ｎチャネルのパストランジスタで構成されているが、本発明はかかる構成に限定されるものではない。図４においても、図３と同様、ラッチ回路１２４_４のラッチ出力のタイミングにあわせて、ラッチ回路１２４_１−１２４_４から＜００＞〜＜１１＞のバス線１１４_１−１１４_４へデータ出力のタイミングを調整するリタイミング回路を設ける構成としてもよい。なお、図４において、１６ビットのデータに対しては、例えば＜００＞のバス線１１４_１に対して、１６個のラッチ回路１２７_１が設けられる。また、ラッチ回路１２７_１−１２７_４は、エッジトリガー型のＤレジスタで構成してもよいし、クロック端子ＣＫがロウレベルのとき、データ端子Ｄの入力データを出力端子Ｑからそのまま出力して保持し、クロック端子ＣＫがハイレベルのときは、データ端子Ｄの入力値によらずに、保持した値を出力するラッチ回路等で構成してもよい。なお、図２に示したデコーダ１２１と、図４に示したデコーダ１２５をデコード論理回路を共通化してもよいことは勿論である。

図５は、本実施例の半導体記憶装置における読み出し動作の一例を示すタイミング図である。図１、図２、及び図５を参照すると、読み出しサイクルにおいて、アドレス・データ共用端子１０７に、上位１６ビット・アドレスＡ１７−Ａ２が与えられ、アウトプットイネーブル信号／ＯＥが活性化され、アドレスバリッド信号／ＡＤＶが活性化された後、アドレス専用端子１０８に入力される下位２ビット・アドレス信号（Ａ１，Ａ０）の値（０，０）、（０，１）、（１，０）、（１，１）に対応して、アドレス・データ共用端子１０７から、ワードデータＱ_１〜Ｑ_４が連続して出力される。

図６は、本実施例の半導体記憶装置動作における書き込み動作の一例を示すタイミング図である。図６に示す例では、図１の多重／分離回路１１３の分離回路として、図４に示した回路構成が用いられている。図１、図４、及び図６を参照すると、書き込みサイクルにおいて、アドレス・データ共用端子１０７にアドレスＡ１７−Ａ２が与えられ、アドレスバリッド信号／ＡＤＶが活性化された後、アドレス専用端子１０８に入力される下位２ビットアドレス信号（Ａ１，Ａ０）の値（０，０）、（０，１）、（１，０）、（１，１）に対応して、アドレス・データ共用端子１０７に順次入力される書き込み用のワードデータＱ_１〜Ｑ_４が連続してライトイネーブル信号／ＷＥの立ち下がりエッジに同期してサンプルされ、バス１１４_１−１１４_４に出力される。

なお、図１に示した前記実施例では、アドレス端子は、下位ｍビット（２ビット）のページアドレス用の端子と、上位ｎビット（１６ビット）のデータ端子と共用する端子から構成され、上位アドレス信号とデータ信号を同一ビット数（１６ビット）としているが、本発明は、かかる構成に限定されるものではない。図７は、図１に示した実施例の変形例を示す図である。

図７を参照すると、アドレス信号をＡ１９−Ａ０の２０ビットとし、データ信号を１６ビットとし、下位２ビットのアドレス信号Ａ１、Ａ０をページアドレスとしてアドレス専用端子１０８から入力し、アドレス信号Ａ１７−Ａ２の入力とデータ信号Ｄ１５−Ｄ０の入出力をアドレス・データ端子１０７で共用し、上位アドレス信号Ａ１９−Ａ１８をアドレス専用端子１０８Ａから入力する構成としてもよい。すなわち、この変形例では、アドレス端子は、下位ｍビット（２ビット）のページアドレス用の専用端子１０８と、ｎビット（１６ビット）のデータ端子と共用する共用端子１０７と、さらに、ｐビット（２ビット）のアドレス専用端子１０８Ａから構成される。

図７に示す構成の動作は、ページ内のアドレスを指定するアドレス信号よりも上位のアドレス信号のビット数が図１の実施例よりも多いことを除いて、前記実施例と同様の動作を行う。すなわち、読み出し及び書き込み時、アドレス専用端子１０８Ａと、アドレス・データ共用端子１０７から入力される上位１８ビットアドレス信号Ａ１９−Ａ２が、１８ビットのラッチ回路１０５の入力端子に供給され、ラッチ回路１０５は、コントロール回路１０４からのラッチタイミング信号１１５で入力をラッチしてデコーダ１０２に供給する。上位１８ビットアドレス信号Ａ１９−Ａ２がラッチされたあと、アドレス・データ共用端子１０７はデータ端子として用いられ、下位２ビットのアドレス信号Ａ１−Ａ０を用いて、アドレス・データ共用端子１０７からページ内のワードデータの連続的な出力、あるいは入力が行われる。

以上、本発明を、非同期型ＳＲＡＭインタフェース準拠の半導体記憶装置を例に説明した。上記非同期型ＳＲＡＭインタフェース準拠の本実施例の半導体記憶装置は、大容量化、高速化が要求される携帯電話機、ＰＤＡ（パーソナルテジタルアシスタント）等の端末装置に用いて好適とされるが、本発明はかかる用途に限定されるものでないことは勿論である。

また、上記実施例において、アドレスバリッド信号／ＡＤＶのかわりに、アドレス信号が有効であることを示す任意の信号（例えばアドレスラッチイネーブル信号）を用いてもよいことは勿論である。

上記実施例では、アドレス・データ共用端子１０７のデータ端子をＩ／Ｏ端子（入出力端子）として説明したが、アドレス端子と共用されるデータ端子は、例えばデータ出力端子、又は、データ入力端子であってもよいことは勿論である。例えばデータの入力／出力が入力ピンと出力ピンに分離された構成の半導体記憶装置に対して、アドレス・データ共用端子１０７を、読み出しデータを出力するデータ出力端子として用いてもよい。この場合、図１において、多重／分離回路１１３は、多重回路（例えば図２の１１３Ａ）のみで構成され、データ線１１７は削除される。データの読み出し時、多重回路は、リードアンプ（センスアンプ）からの出力を受け取り、出力バッファ１１２に多重化したデータを出力する制御を行う。

同様にして、アドレス・データ共用端子１０７を、書き込みデータを入力するデータ入力端子として用いてもよい。この場合、図１において、多重／分離回路１１３は、分離回路（図３、図４の１１３Ｂ）のみで構成され、アドレス・データ共用端子１０７に接続する出力系の回路（出力バッファ１１２、データ線１１８）は削除される。分離回路は、アドレス・データ共用端子１０７から入力された多重データをデータ線１１７から受け取り、複数に分離して、対応するライトアンプに供給する構成とされる。

上記実施例において、多重／分離回路１１３から先の、バス１１４とリード／ライトアンプ１０３の構成は、複数のデータが並行に転送される構成であれば、他の任意の読み出し／書き込み系回路の構成であってよいことは勿論である。例えば、リード／ライトアンプ１０３をセンスアンプとしてもよい。また、リードバスとライトバスを共通化した双方向バスで構成してもよいことは勿論である。

なお、上記実施例において、メモリセルアレイ１０１としては、ＳＲＡＭセルアレイのほか、ＤＲＡＭセルアレイを用いて構成してもよいことは勿論である。ＤＲＡＭは、１セル１トランジスタ構成とされ（デュアルポートの場合でも１セル２トランジスタ）、面積、消費電力、コストの点で、ＳＲＡＭにまさるため、例えばＳＲＡＭのピン配置、タイミング、機能等インタフェースレベルで互換とすることで、ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ることができ、携帯端末等へのアプリケーションに好適とされる。

図１１は、本発明のさらに別の実施例の構成を示す図であり、データ保持にリフレッシュを必要とするメモリセル（ＤＲＡＭセル）でセルアレイ２０１を構成し、自動リフレッシュ機能を具備し、ＳＲＡＭ仕様に対応するインタフェースを有する半導体記憶装置（擬似ＳＲＡＭ）に、本発明を適用することで、ピン数の削減と同時に、アクセス時間の短縮並びにデータ処理性能の向上を達成するものである。

図１１を参照すると、本実施例に係る半導体記憶装置は、複数のビット線（不図示）と複数のワード線（不図示）を有し、ビット線とワード線の交差部に、ＤＲＡＭメモリセル（不図示）を有するセルアレイ２０１と、アドレス信号を入力してデコードし、選択されたワード線を活性化し、選択されたカラム選択信号を活性化するデコーダ２０２と、ビット線（不図示）のプリチャージ、及び、メモリセル（不図示）からビット線（不図示）に出力されたデータの読み出しと、メモリセルへのデータの書き込み、リフレッシュ動作を行うセンスアンプ／プリチャージ（ＳＡ／ＰＲ）回路２０３とを備えている。

本実施例に係る半導体記憶装置は、外部端子（ピン）として、半導体記憶装置外部から供給されるアドレス信号の上位ビットの入力と、データ信号の入出力を行うアドレス・データ共用端子２０７と、半導体記憶装置外部から供給されるアドレス信号の下位ビットの入力を行うアドレス専用端子２０８と、半導体記憶装置外部から供給されるアドレスバリッド信号／ＡＤＶを入力する端子２０６と、半導体記憶装置外部から供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥの各信号を入力する端子群２０９を有している。

さらに、本実施例に係る半導体記憶装置は、アドレス／データ切換コントロール（制御）回路２０４と、ラッチ２０５Ａ、２０５Ｂと、デコーダ２１０と、入力バッファ２１１と、出力バッファ２１２と、レジスタ／マルチプレクサ回路２１３と、アレイコア活性化コントロール回路２１５とを備えている。

アドレス／データ切換コントロール回路２０４は、端子２０６から入力されたアドレスバリッド信号／ＡＤＶと、端子群２０９から入力された、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥを入力し、アドレス・データ共用端子２０７でのアドレスとデータの切換えに対応して、半導体記憶装置内部の回路に供給する制御信号（ＡＤＶ）２１７、制御信号（ＷＥ）２１８、制御信号（ＯＥ）２１９、制御信号（／ＯＥ）２２０を生成して対応する回路に出力する。なお、図１１に示す例では、半導体記憶装置外部から供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥは、いずれも、ロウレベルで活性（アクティブ）状態とされているが、これらの信号は、ハイレベルでアクティブの信号であってもよいことは勿論である。

入力バッファ２１１は、アドレス・データ共用端子２０７からの入力信号を入力とし、アドレス／データ切換コントロール回路２０４から出力される制御信号（ＯＥ）２１９が、ハイレベルのとき（すなわち、アドレス・データ共用端子２０７からの出力がディスエーブルであり、入力モードのとき）、活性状態とされ、アドレス・データ共用端子２０７から入力される入力信号を出力端子から出力する。制御信号（ＯＥ）２１９が、ロウレベルのとき、入力バッファ２１１は非活性状態（オフ状態）とされ、出力はハイインピーダンス状態とされる。入力バッファ２１１の出力端子は、二つのラッチ２０５Ａ、２０５Ｂの入力端子に共通接続されている。

ラッチ２０５Ａは、入力バッファ２１１からのアドレス信号（上位アドレス信号）を、アドレス／データ切換コントロール回路２０４から出力される制御信号（ＡＤＶ）２１７に基づき、サンプルし、サンプル結果を、デコーダ２０２に出力する。ラッチ２０５Ａが制御信号（ＡＤＶ）２１７に基づき、上位アドレス信号をサンプルした後、アドレス・データ共用端子２０７は、データ端子として使用される。

ラッチ２０５Ｂは、入力バッファ２１１から出力されるデータ信号を、アドレス／データ切換コントロール回路２０４から出力される制御信号ＷＥに基づき、サンプルし、サンプル結果を、データ線２２２を介して、レジスタ／マルチプレクサ（ＲＥＧ／ＭＵＸ）回路２１３に出力する。

出力バッファ２１２の入力端子はデータ線２２２に接続され、その出力端子は、アドレス・データ共用端子２０７に接続されている。出力バッファ２１２は、アドレス／データ切換コントロール回路２０４から出力される制御信号（／ＯＥ）２２０に基づき、入力端子に入力される信号をサンプルし、サンプル結果を、アドレス・データ共用端子２０７に出力する。出力バッファ２１２は、制御信号（／ＯＥ）２２０がロウレベル（出力イネーブル）のとき、活性化され、データ線２２２のデータを受け取り、アドレス・データ共用端子２０７に出力する。出力バッファ２１２は、制御信号（／ＯＥ）２２０がハイレベルのとき、非活性状態（オフ状態）とされ、出力はハイインピーダンス状態とされる。

デコーダ２１０は、アドレス専用端子２０８から入力されるアドレス信号の下位ビットを入力してデコードし、デコード結果を、レジスタ／マルチプレクサ回路２１３に出力する。このデコーダ２１０は、前記実施例において、下位ビット（Ａ０、Ａ１）をデコードするデコーダ１２１等（図２、図４等参照）に対応している。

本実施例のレジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３は、図１の多重分離回路（ＭＵＸ／ＤＥＭＵＸ）１１３のデコーダ１２１等を、回路外部に設けた構成に対応している。すなわち、レジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３内部にデコーダを具備しない。レジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３は、ページモードでの書き込み時に、アドレス・データ共用端子２０７からシリアルに入力されたデータ信号を受け取ってレジスタ内に１ページ分蓄え、バス２１４を介して、センスアンプ／プリチャージ回路２０３へ１ページ分のデータをパラレルに引渡す。また、レジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３は、ページモードでの読み出し時に、センスアンプ／プリチャージ回路２０３からパラレルに出力される１ページ分のデータを受け取り、出力バッファ２１２にシリアルに出力する。

より詳細には、レジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３のレジスタは、アドレスデータ端子２０７からシリアルに入力されデータ線２２２に伝達されたデータ信号を、デコーダ２１０でのデコード結果にしたがって、１ページ分記憶し、１ページ分のデータをパラレルにバス２１４を介してセンスアンプ／プリチャージ回路２０３に出力する直列−並列変換機能を実現している。また、レジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３のマルチプレクサは、セルアレイ２０１からセンスアンプ／プリチャージ回路２０３を介して出力される１ページ分の読み出しデータをバス２１４を介して受け取り、デコーダ２１０でのデコード結果にしたがって、順次、シリアルに出力する並列−直列変換機能を実現している。

本実施例においては、アレイコア活性化コントロール回路２１５からレジスタ／マルチプレクサ回路（ＲＥＧ／ＭＵＸ）２１３のレジスタに供給される制御信号２２７に基づき、例えばページ内の先頭アドレスに対応するデータの書き込みが行われる。そして、ページ内の残りのデータの該レジスタへの書き込みの制御は、ページ内のアドレスをデコードするデコーダ２１０でのデコード結果に基づき行ってもよい。

図１２は、図１１に示した半導体記憶装置の動作の一例を示すタイミング図である。この例では、１ページは４ワード構成とされている。図１１の下位アドレス端子２０８は２ビットとされる。端子２０６に入力されるアドレスバリッド信号／ＡＤＶのハイレベルからロウレベルへの遷移に基づき、アドレス／データ切換コントロール回路２０４は、制御信号（ＡＤＶ）２１７をロウレベルからハイレベルとする。ラッチ回路２０５Ａは、入力バッファ２１１から出力される上位アドレスを制御信号（ＡＤＶ）２１７の立ち上がり遷移でサンプルして、デコーダ２０２に出力する。ラッチ回路２０５Ａで上位アドレス信号をラッチした後（制御信号（ＡＤＶ）２１７の立ち上がり遷移の後）、アドレス・データ共用端子２０７は、アドレス入力端子からデータの入出力端子に切り替わる。

一方、アドレス専用端子２０８は、下位アドレスを、常時受け付けており、ラッチ回路２０５Ａで上位アドレス信号をラッチした後に、下位アドレスに基づき、ページ動作が行われる。すなわち、アドレス専用端子２０８に供給される、下位アドレス信号（ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、ＡＤＤ４）に基づき、アドレス・データ共用端子２０７に、ページ内のデータ信号（Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４）が、シリアルに出力される。書き込みの場合も同様にして、アドレス・データ共用端子２０７に供給される上位アドレスをラッチ回路２０５Ａでラッチしたのち、端子２０８に供給される下位アドレス信号（ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、ＡＤＤ４）に基づき、アドレス・データ共用端子２０７からシリアルに入力される書き込みデータ信号（Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４）がレジスタ／マルチプレクサ回路２１３に順次供給される。

図１１を参照すると、本実施例においては、セルアレイ２０１でページの先頭アドレス（図１２の上位と下位のアドレスＡＤＤ１）を選択するためのトリガ信号として、アドレス／データ切換コントロール回路２０４から出力される制御信号（ＡＤＶ）２２４（信号２１７と同様に、入力されるアドレスバリッド信号ＡＤＶの立ち上がりに同期して活性化される）により、アレイコア活性化コントロール回路２１５にトリガを与え、制御信号２２４をトリガ信号として入力したアレイコア活性化コントロール回路２１５は、セルアレイ２０１への制御信号２２６（ワード線を選択するためのストローブ信号、センスアンプ／プリチャージ回路２０３を活性化させるための制御信号）を与え、ページの先頭アドレス（「ベースアドレス」ともいう）に対応する選択ワード線の活性化等を制御する。同時に、アレイコア活性化コントロール回路２１５は、レジスタ／マルチプレクサ回路２１３に、ページの先頭アドレスのデータをレジスタに取り込むための制御信号２２７を与える。

あるいは、図１１を参照すると、本実施例においては、セルアレイ２０１でページの先頭アドレスを選択するための別の構成として、ラッチ回路２０５Ａから出力される上位アドレス信号を入力し、アドレス信号の遷移を検出するアドレス遷移検出回路（ＡＴＤ）２１６を設け、アドレス遷移検出回路（ＡＴＤ）２１６が、上位アドレスの遷移を検出したときに、トリガ信号（ＡＴＤ）２２５を、アレイコア活性化コントロール回路２１５に供給する構成としてもよい。トリガ信号２２５を入力したアレイコア活性化コントロール回路２１５は、セルアレイ２０１への制御信号２２６を与え、ページの先頭アドレス（「ベースアドレス」ともいう）に対応する選択ワード線の活性化等を制御し、レジスタ／マルチプレクサ回路２１３に、ページの先頭アドレスのデータをレジスタに取り込むための制御信号２２７を与える。

図１１に示す上記実施例では、ページモードでのデータの書き込みにあたり、アドレスデータ共用端子２０７からシリアルにデータを取り込むためのラッチ回路２０５Ｂのサンプリングクロックとして、図１１に示すように、アドレス／データ切換コントロール回路２０４から出力される制御信号（ＷＥ）２１８が用いられている。図１３に示すように、アドレス／データ切換コントロール回路２０４は、制御信号（ＷＥ）２１８として、トグル反転する４つの連続パルスを生成し、ラッチ回路２０５Ｂでは、１ページ４ワード分のそれぞれのデータＤ１１、Ｄ１２、Ｄ１３、Ｄ１４を、制御信号（ＷＥ）２１８の各立ち上がりエッジでサンプルする。

図１１に示した上記実施例は、セルアレイ２０１をＤＲＡＭセルで構成した擬似ＳＲＡＭよりなり、デバイスの集積度、消費電力、コストの改善を図るとともに、ピン数を削減しながら高速処理を実現しており、非同期型ＳＲＡＭインタフェースを有する携帯端末用メモリ等へ適用して好適とされる。

また、上記した各実施例は、ＥＥＰＲＯＭ（電気的に消去及びプログラム可能な読み出し専用メモリ）等、読み出し専用メモリに対しても適用できることは勿論である。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成に限定されるものでなく、本発明の原理内で当業者であればなし得るであろう各種変形・修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の一実施例の多重回路の構成を示す図である。 本発明の一実施例の分離回路の構成の一例を示す図である。 本発明の一実施例の分離回路の別の構成例を示す図である。 本発明の一実施例の読み出し動作を説明するためのタイミング図である。 本発明の一実施例の書き込み動作を説明するためのタイミング図である。 本発明の一実施例の変形例を示す図である。 従来のアドレス・データ・マルチプレクス型の半導体記憶装置の構成を示す図である。 （ａ）、（ｂ）は、図８の読み出し及び書き込み動作を説明するためのタイミング図である。 非同期ＳＲＡＭインタフェース互換の半導体記憶装置の高速ページモードを説明するタイミング図である。 本発明の別の実施例の構成を示す図である。 図１１の本発明の別の実施例の動作を説明するためのタイミング図である。 図１１の本発明の別の実施例の動作を説明するためのタイミング図である。

符号の説明

２ 共用端子
４ スタティックメモリセルアレイ
５ 列デコーダ
６ 行デコーダ
７ リード／ライトバッファ
８Ａ、８Ｂ、８Ｃ ラッチ回路
９ 出力バッファ
１０１ メモリセルアレイ
１０２ デコーダ
１０３ リード／ライトアンプ
１０４ コントロール回路
１０５ ラッチ
１０６ アドレスバリッド信号端子
１０７ アドレス・データ共用端子
１０８、１０８Ａ アドレス端子（アドレス専用端子）
１０９ アウトプットイネーブル端子
１１０ ライトイネーブル端子
１１１ 入力バッファ
１１２ 出力バッファ
１１３ 分離／多重回路
１１３Ａ 多重回路
１１３Ｂ 分離回路
１１４ バス
１１５ ラッチタイミング信号
１１６ 制御信号
１１７、１１８ データ線
１２１ デコーダ
１２２ スイッチ
１２３ タイミング制御回路
１２４ ラッチ回路
１２５ デコーダ
１２６ スイッチ
１２７ ラッチ回路
２０１ メモリセルアレイ
２０２ デコーダ
２０３ センスアンプ／プリチャージ回路
２０４ アドレス／データ切換コントロール回路
２０５Ａ、２０５Ｂ ラッチ
２０６ アドレスバリッド信号端子
２０７ アドレス・データ共用端子
２０８ アドレス端子（アドレス専用端子）
２０９ チップセレクト、ライトイネーブル、アウトプットイネーブル端子
２１０ デコーダ（ページ内アドレスデコーダ）
２１１ 入力バッファ
２１２ 出力バッファ
２１３ レジスタ／マルチプレクサ
２１４ バス
２１５ アレイコア活性化コントロール回路
２１６ アドレス遷移検出回路
２１７ 制御信号（ＡＤＶ）
２１８ 制御信号（ＷＥ）
２１９ 制御信号（ＯＥ）
２２０ 制御信号（／ＯＥ）
２２１ データ線
２２２ データ線（データバス）
２２３ データ線
２２４ 制御信号（ＡＤＶ）
２２５ 制御信号（ＡＴＤ）
２２６ 制御信号
２２７ 制御信号

Claims (13)

1. （ｎ＋ｍ）ビット（ただし、ｎ、ｍは所定の正整数）のアドレス信号を入力しメモリセルアレイへのアクセスを行う半導体記憶装置において、
   ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの出力を行うためのデータ端子とを共有する共用端子と、
   ｍビットのアドレス信号を入力するアドレス専用端子と、
   を少なくとも備え、
   読み出し時、前記共用端子からｎビットのアドレス信号が入力されたあと、ページ内の複数のデータが、前記アドレス専用端子から入力されるｍビットのアドレス信号に基づき、前記共用端子から連続的に読み出される、構成とされ、
   書き込み時に、ｎビットのアドレス信号が入力されたあと、前記アドレス専用端子から入力されるアドレス信号に基づき、前記共用端子より、連続的に入力された複数のデータが、選択されたページ内に書き込まれる構成とされ、
   前記半導体記憶装置外部より前記半導体記憶装置に供給されるアドレス信号が有効であることを示す制御信号を入力し、前記制御信号に基づき、ラッチタイミング信号を生成する制御回路と、
   前記共用端子から入力されるアドレス信号を、前記ラッチタイミング信号に基づきサンプルし、前記アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を供給するラッチ回路と、
   書き込み時、前記共用端子に順次入力されるデータを、前記アドレス専用端子から入力されたｍビットのアドレス信号を用いて、複数の並列データに分離し、前記分離した並列データを前記セルアレイに供給する分離回路と、
   を備えている、ことを特徴とする半導体記憶装置。
2. 前記共用端子は、前記ｎビットのアドレス信号入力端子をなすとともに、データ信号の入出力を共通に行う入出力端子である、ことを特徴とする請求項１に記載の半導体記憶装置。
3. （ｎ＋ｍ）ビット（ただし、ｎ、ｍは所定の正整数）のアドレス信号を入力しメモリセルアレイへのアクセスを行う半導体記憶装置において、
   ｎビットのアドレス信号を入力するためのアドレス端子の一部又は全てと、ビット幅がｎビット以下のデータの入力及び出力を行うためのデータ端子とを共有する共用端子と、
   ｍビットのアドレス信号を入力するアドレス専用端子と、
   を少なくとも備え、
   書き込み時に、ｎビットのアドレス信号が入力されたあと、前記アドレス専用端子から入力されるアドレス信号に基づき、前記共用端子より連続的に入力された複数のデータが、選択されたページ内に書き込まれる構成とされ、
   前記半導体記憶装置外部より前記半導体記憶装置に供給されるアドレス信号が有効であることを示す制御信号を入力し、前記制御信号に基づき、ラッチタイミング信号を生成する制御回路と、
   前記共用端子から入力されるアドレス信号を、前記ラッチタイミング信号に基づきサンプルし、前記アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を供給するラッチ回路と、
   書き込み時、前記共用端子に順次入力されるデータを、前記アドレス専用端子から入力されたｍビットのアドレス信号を用いて、複数の並列データに分離し、前記分離した並列データを前記セルアレイに供給する分離回路と、
   を備えている、ことを特徴とする半導体記憶装置。
4. 前記分離回路は、前記共用端子に供給されたデータを共通に入力端から入力し、それぞれの出力端が対応する書き込み用のアンプの入力端に接続された複数のラッチ回路と、
   前記ｍビットのアドレス信号に対応して、前記複数のラッチ回路のそれぞれに対してサンプリング用のクロック信号を供給するタイミング制御回路と、
   を備えている、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
5. 前記タイミング制御回路は、データの書き込みを制御する制御信号を入力し、前記制御信号に基づき生成したサンプリング用のクロックを、前記複数のラッチ回路のうちの対応するラッチ回路に供給する、構成とされてなる、ことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記分離回路は、前記共用端子に順次供給された１ページ分のデータを記憶し、並列に出力する記憶部よりなる、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
7. 前記アドレス専用端子から入力されたアドレス信号を入力してデコードし、デコード結果に基づき、前記記憶部へのデータへの書き込みを制御する信号を出力するデコーダを備えている、ことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記半導体記憶装置外部より、前記半導体記憶装置に供給されるアドレス信号が有効であることを示す第１の制御信号、データの書き込みを制御する第２の制御信号、及び、読み出しデータの出力を制御する第３の制御信号を少なくとも入力し、入力した前記第１乃至第３の制御信号に基づき、前記半導体記憶装置内の回路で必要とされる複数の制御信号を供給するアドレス／データ切換制御回路と、
   前記共用端子に入力端が接続されており、読み出しデータの出力を制御する前記第３の制御信号が非活性状態のときに、前記アドレス／データ切換制御回路から活性状態として出力される第４の制御信号を出力制御信号として入力し、入力した前記出力制御信号により活性化・非活性化が制御され、活性化されたときに、前記入力端からの信号を出力する入力バッファと、
   前記アドレス信号が有効であることを示す前記第１の制御信号が活性化されたことを受けて前記アドレス／データ切換制御回路から活性状態として出力される第５の制御信号をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、前記入力バッファから出力されるアドレス信号をサンプルし、アドレス信号をデコードするデコーダに、前記サンプルしたアドレス信号を出力する第１のラッチ回路と、
   前記書き込みを制御する前記第２の制御信号が活性化されたことを受けて、前記アドレス／データ切換制御回路から出力される第６の制御信号をサンプリング用のクロックとして入力し、入力した前記サンプリング用のクロックに応じて、前記入力バッファから出力されるデータ信号をサンプルして出力する第２のラッチ回路と、
   前記読み出しデータの出力を制御する前記第３の制御信号が活性状態のときに、前記アドレス／データ切換制御回路から活性状態として出力される第７の制御信号を出力制御信号として入力し、入力した前記出力制御信号により活性化・非活性化が制御され、活性化されたとき、読み出しデータを前記共用端子に出力する出力バッファと、
   前記アドレス専用端子から入力されるアドレス信号を入力しページ内アドレスをデコードするページ内アドレスデコーダと、
   予め定められた所定個数のデータを入力して記憶保持する記憶部を有し、ページモードでの書き込み時に、前記第２のラッチ回路から順次出力される複数のデータを前記ページ内アドレスデコーダのデコード結果に基づき記憶し、前記複数のデータを前記セルアレイに並列に出力し、ページモードでの読み出し時に、前記セルアレイからの読み出しデータを並列に受け、前記ページ内アドレスデコーダのデコード結果に基づき、前記出力バッファに、順次出力する多重回路を有するレジスタ／多重回路と、
   を備えている、ことを特徴とする請求項１に記載の半導体記憶装置。
9. 前記記憶部が、１ページ分のデータを記憶するレジスタを含む、ことを特徴とする請求項８に記載の半導体記憶装置。
10. 前記アドレス信号が有効であることを示す前記第１の制御信号が活性化されたことを受けて、前記アドレス／データ切換制御回路から出力されるトリガ信号を入力し、前記トリガ信号に基づき、前記メモリセルアレイでページの先頭アドレスを選択するための制御信号を出力する制御回路をさらに備えている、ことを特徴とする請求項８又は９に記載の半導体記憶装置。
11. 前記共用端子から入力された前記アドレス信号の遷移を検出したとき、トリガ信号を出力するアドレス遷移検出回路と、
    前記アドレス遷移検出回路から出力される前記トリガ信号を受けて、前記メモリセルアレイでページの先頭アドレスを選択するための制御信号を出力する制御回路と、
    をさらに備えている、ことを特徴とする請求項８又は９に記載の半導体記憶装置。
12. 請求項１０又は１１に記載の前記制御回路は、前記トリガ信号を受け、前記メモリセルアレイでページの先頭アドレスを選択するための制御信号を、前記メモリセルアレイ、及び、前記レジスタ／多重回路に出力する、ことを特徴とする半導体記憶装置。
13. 前記セルアレイが、データ保持のためにリフレッシュを必要とするダイナミック型のメモリセルを有し、
    スタティック・ランダムアクセスメモリに対応するインタフェースを有する、ことを特徴とする請求項８乃至１２のいずれか一に記載の半導体記憶装置。

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