JP4612235B2

JP4612235B2 - Asynchronous detection circuit

Info

Publication number: JP4612235B2
Application number: JP2001202121A
Authority: JP
Inventors: 剛萩原
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2001-07-03
Filing date: 2001-07-03
Publication date: 2011-01-12
Anticipated expiration: 2021-07-03
Also published as: JP2003018137A

Description

【０００１】
【発明の属する技術分野】
本発明は非同期検出回路に関し、特にメモリを使用する速度変換回路やクロック乗せ換え回路の書き込みおよび読出しクロックの非同期を検出する非同期検出回路に関する。
【０００２】
【従来の技術】
この種の非同期検出回路は、例えば特開平８−２２１３３１号公報の「メモリスリップ検出回路およびメモリスリップ検出方法」等に開示されている。そして、斯かる非同期検出回路は、メモリの書き込み位相および読み出し位相のずれを検出するため等に広く使用されている。
【０００３】
図４は、非同期検出回路の従来例の構成を示すブロック図である。この非同期検出回路は、メモリ２０、書き込みアドレスカウンタ（WRITE COUNT）２１、読み出しアドレスカウンタ（READ COUNT）２２およびメモリスリップ検出回路（SLIP CHK）２３により構成される。メモリ２０は、データおよびメモリスリップを検出するための書き込み位相情報を記憶する。書き込みアドレスカウンタ２１は、メモリにデータを書き込む際の書き込みアドレスとスリップ検出を行うための第１フレーム位相情報を出力する。読み出しアドレスカウンタ２２は、メモリ２０からデータを読み出す際の読み出しアドレスとスリップ検出を行うための第２フレーム位相情報を出力する。メモリスリップ検出回路２３は、第１フレーム位相情報と第２フレーム位相情報を比較し、メモリスリップを検出する。
【０００４】
次に、図４に示す非同期検出回路の動作を説明する。書き込みアドレスカウンタ２１では、書き込みフレームパルスとクロックにより書き込み側フレーム位相情報と書き込みアドレスが出力される。書き込み側フレーム位相情報は、書き込みアドレスの制御により、データ信号と同様に順次メモリ２０に書き込まれる。読み出しアドレスカウンタ２２は、読み出しフレームパルスとクロックにより読み出し側フレーム位相情報と読み出しアドレスを出力する。読み出し側フレーム位相情報は、書き込みアドレスカウンタ２１にて発生する書き込み側フレーム位相情報と同じである。一方、読み出しアドレスカウンタ２２からの読み出しアドレスにより、メモリ２０からデータ信号とメモリ読み出しフレーム位相情報が読み出される。メモリスリップ検出回路２３は、メモリ読み出しフレーム位相情報と読み出し側フレーム位相情報とを比較し、メモリ２０を通過時のフレーム位相ずれを検出する。メモリスリップが発生していない場合には、両者の位相情報は一致する。一方、メモリスリップが発生している場合には、両者の位相情報が一致しないので、図４に示す如くメモリスリップ検出回路２３からスリップ（SLIP）アラームを出力する。
【０００５】
また、特開平７−３０５２９号公報の「クロック乗せ換え回路」に開示される如く、クロック乗せ換え回路のメモリ書きこみ位相と読み出し位相差の監視を行うために使用されている。
【０００６】
次に、図５は、非同期検出回路を使用する他の従来例の構成を示すブロック図である。この非同期検出回路は、メモリ３０、３１、遅延回路３２、３３、書込パルス発生回路３４、読出パルス発生回路３５、制御回路３６および選択回路３７により構成される。メモリ３０、３１は、データ信号を書込パルス発生回路３４からの書込クロックにより書き込み、読出パルス発生回路３５からの読出クロックにより書き込んだデータを読み出す。遅延回路３２、３３は、所定の遅延量だけ遅延させる。書込パルス発生回路３４は、メモリ３０、３１の書き込みを制御する２種類の書込タイミングパルスを出力する。読出パルス発生回路３５は、メモリ３０、３１の読み出しを制御する２種類の読出タイミングパルスを出力する。制御回路３６は、メモリ書込タイミングパルスとメモリ読出タイミングパルスの位相監視を行い、選択回路３７を切り替える選択制御信号を出力する。選択回路３７は、選択制御信号により出力データ信号を選択する。
【０００７】
次に、図５に示す非同期検出回路の動作を説明する。書込パルス発生回路３４は、伝送路クロックを使用して２つのメモリを独立に周期毎に書込アドレスをリセットする書込アドレスリセットパルスを生成する。読出パルス発生回路３５は、装置内クロックを使用して２つのメモリを独立に周期毎に読出アドレスをリセットする読出アドレスリセットパルスを生成する。書込アドレスリセットパルスと読出アドレスリセットパルスは、正常時には同一周期であるが、位相はそれぞれ独立に動作しているので異なる。一方、非同期時には、それぞれのクロック周波数が異なるので、周期および位相が共に異なる。
【０００８】
制御回路３６は、メモリ３０用の書込リセットパルスと読出リセットパルスの位相およびメモリ３１用の書込リセットパルスと読出リセットパルスの位相を監視し、書込および読出リセットパルスの位相接近を検出する。位相接近を検出した場合には、選択回路３７が位相接近していないメモリの出力を選択するよう選択信号を出力する。制御回路３６は、書込クロックと読出クロックの周波数同期がとれていない場合には、両リセットパルスの位相差は固定である。しかし、何れかのクロック又は両方のクロックに周波数変動が生じた場合には、両リセットパルスの位相差は変動する。この変動を検出することで、クロックスリップ等の非同期を検出している。
【０００９】
【発明が解決しようとする課題】
上述した従来技術は、次の如き課題を有する。第１に、非同期検出が確実に行えない場合がある。その理由は、従来の非同期検出回路では、メモリの読み書きを１回誤っても１０回誤ってもスリップ発生としか検出することができない。つまり、リセット周期やフレーム周期等の一定監視周期内でスリップ発生の有無のみしか判定することができないためである。
【００１０】
第２に、書込側の位相情報および読出側の位相情報を比較するために位相情報用のメモリが必要となり、回路構成が大規模となる。その理由は、図４に示す従来技術の如く、書込フレームパルスのようなタイミング信号をデータ信号同様にメモリに書き込み、読み出しを行い読出側のクロックに同期させた後で、読み出しフレームパルスのようなタイミング信号との比較を行い非同期を検出する。このため、タイミング信号用のメモリが必要となり回路が大規模となるからである。
【００１１】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、メモリ書込および読出クロックの位相関係を監視する非同期検出回路を提供することを目的とする。また、非同期検出用のメモリを不要にして、回路を小規模にする非同期検出回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の非同期検出回路は、書き込みクロック信号により入力データをメモリに書き込むと共に書き込まれたデータを読み出しクロック信号にて読み出す際の書き込みクロック信号と読み出しクロック信号の非同期を検出する回路であって、メモリの監視区間内の位相スリップ回数をカウントするカウンタを設け、位相スリップ回数により非同期状態を検出する。
【００１３】
また、本発明による非同期検出回路の好適実施形態によると、位相スリップ回数の判定閾値をプログラマブルに設定する。カウンタとしてプログラマブルカウンタを使用し、このプログラマブルカウンタのカウント値を判定閾値に基づき判定する判定回路を備える。プログラマブルカウンタの前段に、書き込みクロック信号を１／２分周する１／２分周器およびフリップフロップを設ける。読み出しクロック信号を受けるインターバルカウンタを設け、１／２分周器およびプログラマブルカウンタに入力する監視インターバルおよび判定回路に入力する判定インターバルを発生する。書き込みクロック信号および読み出しクロック信号に位相を比較する位相比較器およびこの位相比較器の比較結果を入力して読み出しクロック信号を制御するＶＣＯ（電圧制御発振器）を備える。
【００１４】
【発明の実施の形態】
以下、本発明による非同期検出回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１５】
先ず、図１は、本発明による非同期検出回路の好適実施形態の構成を示すブロック図である。この非同期検出回路は、非同期検出器１、メモリ２、ライト（書込）カウンタ３、リード（読出）カウンタ４、ＶＣＯ（電圧制御発振器）５および位相比較器６により構成される。
【００１６】
ここで、ライトカウンタ３は、入力クロック（書き込みクロック信号）からメモリ書き込み信号を生成する。リードカウンタ４は、出力クロック（読み出しクロック信号）からメモリ読み出し信号を生成する。メモリ２は、入力データ（又はデータ信号）を読み書きする。位相比較器６は、書き込みクロック信号と読み出しクロック信号との位相差を比較する。ＶＣＯ５は、位相比較器６の比較結果によって発振周波数を制御する。非同期検出器１は、メモリ書き込みクロックと読み出しクロックの同期状態を検出する。
【００１７】
次に、図２は、図１中の非同期検出器１の詳細構成を示すブロック図である。この非同期検出器１は、１／２分周器１０、Ｄ型フリップフロップ（以下、Ｄ−ＦＦという）１１、プログラマブルカウンタ１２、判定回路１３およびインターバルカウンタ１４により構成される。１／２分周器１０には、書き込みクロックおよびインターバルカウンタ１４からの監視インターバル信号が入力され、その出力をＤ―ＦＦ１１に入力される。読み出しクロックがＤ―ＦＦ１１のクロック端子Ｃおよびインターバルカウンタ１４に入力される。プログラマブルカウンタ１２には、Ｄ―ＦＦ１１の出力信号、インターバルカウンタ１４からの監視インターバル信号および外部からのカウント値設定信号が入力される。判定回路１３には、プログラマブルカウンタ１２の出力信号、インターバルカウンタ１４からの判定インターバル信号および外部からの判定閾値設定信号が入力され、非同期検出信号を出力する。また、インターバルカウンタ１４には、外部からインターバル設定信号が入力される。
【００１８】
ここで、１／２分周器１０は、入力される書き込みクロックを1/2分周して、スリップ情報を検出する比較信号を生成する。Ｄ―ＦＦ１１は、1/2分周した書き込みクロックを読み出しクロックに同期した信号に変換する。インターバルカウンタ１４は、監視周期インターバル信号および判定インターバル信号を生成する。プログラマブルカウンタ１２は、監視周期中の位相情報を計数する。判定回路１３は、スリップ発生回数を認識し、その回数に応じて非同期判定を行う。この判定回路１３は、ロジック回路で構成するか又はＣＰＵ（中央処理装置）等のソフトウエア処理回路で構成可能である。
【００１９】
次に、図１に示す本発明による非同期検出回路の好適実施形態の動作を説明する。入力データのメモリ２への書き込みは、入力クロック信号よりライトカウンタ３にて書き込み用アドレス信号および書き込みクロック信号を使用して行われる。メモリ２からのデータ信号読み出しは、電圧制御発振器(ＶＣＯ）５が発生する出力クロック信号よりリードカウンタ４にて読み出しアドレス信号および読み出しクロック信号を使用して行われる。書き込みクロックおよび読み出しクロックの位相関係は、位相比較器６にて位相情報を検出し、その比較結果をＶＣＯ５の制御に使用することにより、書き込みクロックおよび読み出しクロックを同期させる。非同期検出器１では、書き込みクロック信号および読み出しクロック信号を利用して非同期の検出判定が行われている。
【００２０】
次に、本発明による非同期検出回路の動作を図２および図３を参照して詳細に説明する。図３（Ａ）は、書き込みクロック信号および読み出しクロック信号の同期状態におけるタイミングチャートである。この特定例では、インターバル周期を２００クロック、プログラマブルカウント値を１００および判定閾値を３としている。また、図３（Ｂ）は、上述した両クロック信号の非同期状態におけるタイミングチャートである。図３（Ａ）および（Ｂ）において、（ａ）は監視インターバル、（ｂ）は判定インターバル、（ｃ）は書き込みクロック、（ｄ）は読み出しクロック、（ｅ）は１／２分周器１０の分周出力、（ｆ）はカウンタクロックおよび（ｇ）はプログラマブルカウンタ１２のカウント値である。
【００２１】
図３（Ａ）の場合には、書き込みクロック信号（図３の（ｃ）参照）および読み出しクロック信号（図３の（ｄ）参照）は同期しているので、常に一定の位相関係を保持している。１／２分周器１０は、監視インターバル信号（図３の（ａ）参照）で初期化され、書き込みクロック（図３（ｃ）参照）を１／２分周する。ここで、監視インターバル信号（図３（ａ）参照）で初期化するのは、プログラマブルカウンタ１２の初期化と同期をとるためである。１／２分周器１０の出力信号（図３（ｅ）参照）は、Ｄ―ＦＦ１１を通すことにより読み出しクロック（図３（ｄ）参照）に乗せ変えられる。同期状態では、Ｄ―ＦＦ１１の出力は、監視インターバル周期で繰り返すパターンとなる。
【００２２】
プログラマブルカウンタ１２は、監視インターバル信号（図３（ａ）参照）でカウント設定値となり、Ｄ―ＦＦ１１の出力信号をクロックとしてカウントダウンを行う。書き込みクロック信号および読み出しクロック信号が同期しているときは、設定値からカウントを開始し、ゼロで終了する。判定回路１３では、判定インターバル信号（図３（ｂ）参照）にてプログラマブルカウンタ１２のカウント値「０」が取り込まれる。そして、取り込んだカウント値と設定した閾値との比較が行われる。取り込んだ値が閾値範囲内の場合には、同期状態を示す信号を出力する。
【００２３】
次に、図３（Ｂ）は、非同期状態におけるタイミングチャートである。設定は上述した図３（Ａ）に示す同期状態と同じである。書き込みクロック信号（図３（ｃ）参照）および読み出しクロック信号（図３（ｄ）参照）は、同期していないので、バラバラの位相関係となっている。１／２分周器１０は、監視インターバル信号（図３（ａ）参照）で初期化され、書き込みクロック（図３（ｃ）参照）を１／２分周する。非同期のために、１／２分周器１０の分周出力信号（図３（ｅ）参照）は、周期的な信号にはならない。この１／２分周器１０の分周出力信号は、Ｄ―ＦＦ１１を通すことで読み出しクロック（図３（ｄ）参照）に乗せ変えられる。プログラマブルカウンタ１２は、監視インターバル信号（図３（ａ）参照）でカウント設定値となり、Ｄ―ＦＦ１１の出力信号をクロックとして、カウントダウンを行う。書き込みクロックおよび読み出しクロックが非同期のため、ゼロで終了しない。判定回路１３では、判定インターバル信号にてプログラマブルカウンタ１２のカウント値「４」が取り込まれ、取り込んだカウント値と設定した閾値との比較が行われる。取り込んだ値が閾値範囲内にない場合は、非同期を示す非同期検出信号を出力する。
【００２４】
以上、本発明による非同期検出回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２５】
【発明の効果】
以上の説明から明らかな如く、本発明の非同期検出回路によると、次の如き実用上の顕著な効果が得られる。第１に、確実に非同期検出が行える。その理由は、判定閾値を設定および制御して、スリップ回数が閾値を超えたか否かで非同期状態を判定している。そこで、回線品質に応じて閾値を調整し、即ち回線品質が劣化している場合には閾値を大きく設定することが可能であるので、木目細かい非同期の検出を行うことができるからである。
【００２６】
第２に、回路を小規模にすることが可能である。その理由は、メモリ書き込みクロックと読み出しクロックの状態を監視する方式のため、メモリを使用する従来の非同期検出回路に比較して、回路規模が縮小可能であるからである。
【図面の簡単な説明】
【図１】本発明による非同期検出回路の好適実施形態の構成を示すブロック図である。
【図２】図１における非同期検出器の構成を示す詳細ブロック図である。
【図３】図１および図２に示す本発明の非同期検出回路の動作を説明するタイミングチャートであり、（Ａ）は同期状態、（Ｂ）は非同期状態である。
【図４】非同期検出回路の第１従来例の構成を示すブロック図である。
【図５】非同期検出回路の第２従来例の構成を示すブロック図である。
【符号の説明】
１非同期検出器
２メモリ
３ライトカウンタ
４リードカウンタ
５ＶＣＯ（電圧制御発振器）
６位相比較器
１０１／２分周器
１１Ｄ型フリップフロップ（Ｄ−ＦＦ）
１２プログラマブルカウンタ
１３判定回路
１４インターバルカウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an asynchronous detection circuit, and more particularly, to an asynchronous detection circuit that detects asynchronous write / read clocks in a speed conversion circuit or a clock transfer circuit using a memory.
[0002]
[Prior art]
This type of asynchronous detection circuit is disclosed in, for example, “Memory Slip Detection Circuit and Memory Slip Detection Method” in JP-A-8-221331. Such an asynchronous detection circuit is widely used for detecting a shift in a write phase and a read phase of a memory.
[0003]
FIG. 4 is a block diagram showing a configuration of a conventional example of an asynchronous detection circuit. The asynchronous detection circuit includes a memory 20, a write address counter (WRITE COUNT) 21, a read address counter (READ COUNT) 22, and a memory slip detection circuit (SLIP CHK) 23. The memory 20 stores data and write phase information for detecting memory slip. The write address counter 21 outputs a write address when writing data to the memory and first frame phase information for detecting slip. The read address counter 22 outputs a read address when reading data from the memory 20 and second frame phase information for slip detection. The memory slip detection circuit 23 compares the first frame phase information and the second frame phase information to detect a memory slip.
[0004]
Next, the operation of the asynchronous detection circuit shown in FIG. 4 will be described. The write address counter 21 outputs write side frame phase information and a write address by a write frame pulse and a clock. The write side frame phase information is sequentially written in the memory 20 in the same manner as the data signal by controlling the write address. The read address counter 22 outputs read side frame phase information and a read address by a read frame pulse and a clock. The read side frame phase information is the same as the write side frame phase information generated by the write address counter 21. On the other hand, the data signal and the memory read frame phase information are read from the memory 20 by the read address from the read address counter 22. The memory slip detection circuit 23 compares the memory read frame phase information and the read side frame phase information, and detects a frame phase shift when passing through the memory 20. When no memory slip has occurred, the phase information of both coincides. On the other hand, if a memory slip has occurred, the phase information of the two does not match, so a slip (SLIP) alarm is output from the memory slip detection circuit 23 as shown in FIG.
[0005]
Further, as disclosed in “Clock Change Circuit” of Japanese Patent Laid-Open No. 7-30529, it is used to monitor the memory write phase and read phase difference of the clock change circuit.
[0006]
Next, FIG. 5 is a block diagram showing the configuration of another conventional example using an asynchronous detection circuit. This asynchronous detection circuit includes memories 30 and 31, delay circuits 32 and 33, a write pulse generation circuit 34, a read pulse generation circuit 35, a control circuit 36, and a selection circuit 37. The memories 30 and 31 write the data signal with the write clock from the write pulse generation circuit 34 and read out the data written with the read clock from the read pulse generation circuit 35. The delay circuits 32 and 33 delay by a predetermined delay amount. The write pulse generation circuit 34 outputs two types of write timing pulses for controlling writing in the memories 30 and 31. The read pulse generation circuit 35 outputs two types of read timing pulses that control reading of the memories 30 and 31. The control circuit 36 monitors the phase of the memory write timing pulse and the memory read timing pulse, and outputs a selection control signal for switching the selection circuit 37. The selection circuit 37 selects an output data signal according to the selection control signal.
[0007]
Next, the operation of the asynchronous detection circuit shown in FIG. 5 will be described. The write pulse generation circuit 34 generates a write address reset pulse for resetting the write address for each of the two memories independently using the transmission path clock. The read pulse generation circuit 35 generates a read address reset pulse for resetting the read address for each of the two memories independently every period using the in-device clock. The write address reset pulse and the read address reset pulse have the same period when they are normal, but the phases are different because they operate independently. On the other hand, at the time of asynchronous, since the respective clock frequencies are different, both the period and the phase are different.
[0008]
The control circuit 36 monitors the phases of the write reset pulse and the read reset pulse for the memory 30 and the phases of the write reset pulse and the read reset pulse for the memory 31, and detects the approach of the phases of the write and read reset pulses. . When the phase approach is detected, the selection circuit 37 outputs a selection signal so as to select the output of the memory that is not in phase approach. When the frequency of the write clock and the read clock is not synchronized, the control circuit 36 has a fixed phase difference between the two reset pulses. However, when a frequency variation occurs in one or both clocks, the phase difference between both reset pulses varies. By detecting this variation, asynchronous such as clock slip is detected.
[0009]
[Problems to be solved by the invention]
The above-described prior art has the following problems. First, asynchronous detection may not be performed reliably. The reason is that the conventional asynchronous detection circuit can detect only the occurrence of slipping even if memory reading / writing is mistaken once or ten times. That is, only the presence / absence of slip occurrence can be determined within a fixed monitoring period such as a reset period or a frame period.
[0010]
Second, in order to compare phase information on the writing side and phase information on the reading side, a memory for phase information is required, and the circuit configuration becomes large. The reason for this is that, as in the prior art shown in FIG. 4, a timing signal such as a write frame pulse is written to the memory in the same manner as the data signal, and after reading and synchronizing with the clock on the read side, Asynchronous is detected by comparing with a simple timing signal. For this reason, a memory for timing signals is required, and the circuit becomes large.
[0011]
OBJECT OF THE INVENTION
The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide an asynchronous detection circuit for monitoring the phase relationship between memory write and read clocks. It is another object of the present invention to provide an asynchronous detection circuit that eliminates the need for an asynchronous detection memory and reduces the circuit scale.
[0012]
[Means for Solving the Problems]
An asynchronous detection circuit of the present invention is a circuit for detecting the asynchronousness of a write clock signal and a read clock signal when writing input data to a memory by a write clock signal and reading the written data by a read clock signal. A counter for counting the number of phase slips in the monitoring section is provided, and an asynchronous state is detected based on the number of phase slips.
[0013]
Further, according to the preferred embodiment of the asynchronous detection circuit of the present invention, the determination threshold for the number of phase slips is set in a programmable manner. A programmable counter is used as the counter, and a determination circuit for determining the count value of the programmable counter based on the determination threshold value is provided. A ½ frequency divider and a flip-flop for dividing the write clock signal by ½ are provided in the preceding stage of the programmable counter. An interval counter that receives the read clock signal is provided to generate a monitoring interval that is input to the 1/2 frequency divider and the programmable counter and a determination interval that is input to the determination circuit. A phase comparator that compares phases with a write clock signal and a read clock signal, and a VCO (voltage controlled oscillator) that controls a read clock signal by inputting a comparison result of the phase comparator.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the configuration and operation of a preferred embodiment of an asynchronous detection circuit according to the present invention will be described in detail with reference to the accompanying drawings.
[0015]
First, FIG. 1 is a block diagram showing a configuration of a preferred embodiment of an asynchronous detection circuit according to the present invention. This asynchronous detection circuit includes an asynchronous detector 1, a memory 2, a write (write) counter 3, a read (read) counter 4, a VCO (voltage controlled oscillator) 5, and a phase comparator 6.
[0016]
Here, the write counter 3 generates a memory write signal from the input clock (write clock signal). The read counter 4 generates a memory read signal from the output clock (read clock signal). The memory 2 reads and writes input data (or data signal). The phase comparator 6 compares the phase difference between the write clock signal and the read clock signal. The VCO 5 controls the oscillation frequency according to the comparison result of the phase comparator 6. The asynchronous detector 1 detects the synchronization state between the memory write clock and the read clock.
[0017]
Next, FIG. 2 is a block diagram showing a detailed configuration of the asynchronous detector 1 in FIG. The asynchronous detector 1 includes a 1/2 frequency divider 10, a D-type flip-flop (hereinafter referred to as D-FF) 11, a programmable counter 12, a determination circuit 13, and an interval counter 14. The 1/2 frequency divider 10 receives the write clock and the monitoring interval signal from the interval counter 14, and inputs the output to the D-FF 11. A read clock is input to the clock terminal C and the interval counter 14 of the D-FF 11. The programmable counter 12 receives an output signal from the D-FF 11, a monitoring interval signal from the interval counter 14, and a count value setting signal from the outside. The determination circuit 13 receives the output signal of the programmable counter 12, the determination interval signal from the interval counter 14, and the determination threshold setting signal from the outside, and outputs an asynchronous detection signal. The interval counter 14 receives an interval setting signal from the outside.
[0018]
Here, the 1/2 frequency divider 10 divides the input write clock by 1/2 to generate a comparison signal for detecting slip information. The D-FF 11 converts the write clock divided by 1/2 into a signal synchronized with the read clock. The interval counter 14 generates a monitoring cycle interval signal and a determination interval signal. The programmable counter 12 counts phase information during the monitoring period. The determination circuit 13 recognizes the number of slip occurrences and performs an asynchronous determination according to the number of slips. The determination circuit 13 can be composed of a logic circuit or a software processing circuit such as a CPU (central processing unit).
[0019]
Next, the operation of the preferred embodiment of the asynchronous detection circuit according to the present invention shown in FIG. 1 will be described. Writing of input data to the memory 2 is performed by the write counter 3 using the write address signal and the write clock signal from the input clock signal. Data signal reading from the memory 2 is performed by the read counter 4 using the read address signal and the read clock signal from the output clock signal generated by the voltage controlled oscillator (VCO) 5. The phase relationship between the write clock and the read clock is detected by the phase comparator 6 and the comparison result is used for controlling the VCO 5 to synchronize the write clock and the read clock. In the asynchronous detector 1, an asynchronous detection determination is performed using a write clock signal and a read clock signal.
[0020]
Next, the operation of the asynchronous detection circuit according to the present invention will be described in detail with reference to FIGS. FIG. 3A is a timing chart in the synchronized state of the write clock signal and the read clock signal. In this specific example, the interval period is 200 clocks, the programmable count value is 100, and the determination threshold is 3. FIG. 3B is a timing chart in the asynchronous state of both clock signals described above. 3A and 3B, (a) is a monitoring interval, (b) is a determination interval, (c) is a write clock, (d) is a read clock, and (e) is a 1/2 frequency divider 10. (F) is the counter clock, and (g) is the count value of the programmable counter 12.
[0021]
In the case of FIG. 3A, the write clock signal (see FIG. 3C) and the read clock signal (see FIG. 3D) are synchronized, so that a constant phase relationship is always maintained. ing. The 1/2 divider 10 is initialized by the monitoring interval signal (see FIG. 3A), and divides the write clock (see FIG. 3C) by 1/2. Here, the initialization with the monitoring interval signal (see FIG. 3A) is to synchronize with the initialization of the programmable counter 12. The output signal of the 1/2 frequency divider 10 (see FIG. 3E) is changed to the read clock (see FIG. 3D) by passing through the D-FF 11. In the synchronized state, the output of the D-FF 11 has a pattern that repeats at the monitoring interval period.
[0022]
The programmable counter 12 becomes a count set value by the monitoring interval signal (see FIG. 3A), and counts down using the output signal of the D-FF 11 as a clock. When the write clock signal and the read clock signal are synchronized, the count starts from the set value and ends at zero. In the determination circuit 13, the count value “0” of the programmable counter 12 is captured by a determination interval signal (see FIG. 3B). Then, the captured count value is compared with the set threshold value. When the captured value is within the threshold range, a signal indicating the synchronization state is output.
[0023]
Next, FIG. 3B is a timing chart in an asynchronous state. The setting is the same as the synchronization state shown in FIG. Since the write clock signal (see FIG. 3C) and the read clock signal (see FIG. 3D) are not synchronized, they have a disparate phase relationship. The 1/2 divider 10 is initialized by the monitoring interval signal (see FIG. 3A) and divides the write clock (see FIG. 3C) by 1/2. Because of the asynchronous state, the frequency-divided output signal of the 1/2 frequency divider 10 (see FIG. 3E) does not become a periodic signal. The frequency-divided output signal of the 1/2 frequency divider 10 passes through the D-FF 11 and is changed over to the read clock (see FIG. 3D). The programmable counter 12 becomes a count set value by the monitoring interval signal (see FIG. 3A), and counts down using the output signal of the D-FF 11 as a clock. Since the write clock and read clock are asynchronous, they do not end at zero. In the determination circuit 13, the count value “4” of the programmable counter 12 is captured by the determination interval signal, and the captured count value is compared with the set threshold value. If the captured value is not within the threshold range, an asynchronous detection signal indicating asynchronous is output.
[0024]
The configuration and operation of the preferred embodiment of the asynchronous detection circuit according to the present invention have been described above in detail. However, such an embodiment is merely an example of the present invention and does not limit the present invention. Those skilled in the art will readily understand that various modifications and changes can be made according to a specific application without departing from the gist of the present invention.
[0025]
【The invention's effect】
As is apparent from the above description, the asynchronous detection circuit of the present invention provides the following remarkable effects in practical use. First, asynchronous detection can be reliably performed. The reason is that the determination threshold is set and controlled, and the asynchronous state is determined based on whether or not the number of slips exceeds the threshold. Therefore, the threshold value is adjusted according to the line quality, that is, when the line quality is deteriorated, the threshold value can be set large, so that fine asynchronous detection can be performed.
[0026]
Second, it is possible to reduce the circuit scale. This is because the circuit scale can be reduced as compared with a conventional asynchronous detection circuit using a memory because the state of the memory write clock and the read clock is monitored.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a preferred embodiment of an asynchronous detection circuit according to the present invention.
FIG. 2 is a detailed block diagram showing a configuration of an asynchronous detector in FIG. 1;
FIGS. 3A and 3B are timing charts for explaining the operation of the asynchronous detection circuit of the present invention shown in FIGS. 1 and 2, wherein FIG. 3A shows a synchronous state and FIG. 3B shows an asynchronous state.
FIG. 4 is a block diagram showing a configuration of a first conventional example of an asynchronous detection circuit.
FIG. 5 is a block diagram showing a configuration of a second conventional example of an asynchronous detection circuit.
[Explanation of symbols]
1 Asynchronous Detector 2 Memory 3 Write Counter 4 Read Counter 5 VCO (Voltage Controlled Oscillator)
6 Phase comparator 10 1/2 divider 11 D-type flip-flop (D-FF)
12 Programmable counter 13 Judgment circuit 14 Interval counter

Claims

書き込みクロック信号により入力データをメモリに書き込むと共に書き込まれたデータを読み出しクロック信号にて読み出す際の前記書き込みクロック信号および読み出しクロック信号の非同期を検出する非同期検出回路において、
前記メモリの監視区間内の位相スリップ回数をカウントするカウンタを設け、前記位相スリップ回数により非同期状態を検出することを特徴とする非同期検出回路。In the asynchronous detection circuit for detecting the asynchronous of the write clock signal and the read clock signal when writing the input data to the memory by the write clock signal and reading the written data by the read clock signal,
An asynchronous detection circuit comprising: a counter that counts the number of phase slips in the monitoring section of the memory, and detecting an asynchronous state based on the number of phase slips.

前記位相スリップ回数の判定閾値をプログラマブルに設定することをを特徴とする請求項１に記載の非同期検出回路。The asynchronous detection circuit according to claim 1, wherein a determination threshold for the number of phase slips is set in a programmable manner.

前記カウンタとして、プログラマブルカウンタを使用し、該プログラマブルカウンタのカウント値を判定閾値に基づき判定する判定回路を備えることを特徴とする請求項１又は２に記載の非同期検出回路。The asynchronous detection circuit according to claim 1, further comprising a determination circuit that uses a programmable counter as the counter and determines a count value of the programmable counter based on a determination threshold.

前記プログラマブルカウンタの前段に、前記書き込みクロック信号を１／２分周する１／２分周器およびフリップフロップを設けることを特徴とする請求項３に記載の非同期検出回路。4. The asynchronous detection circuit according to claim 3, wherein a ½ divider and a flip-flop for dividing the write clock signal by ½ are provided in a preceding stage of the programmable counter.

前記読み出しクロック信号を受けるインターバルカウンタを設け、前記１／２分周器および前記プログラマブルカウンタに入力する監視インターバルおよび前記判定回路に入力する判定インターバルを発生することを特徴とする請求項４に記載の非同期検出回路。The interval counter which receives the said read-out clock signal is provided, The monitoring interval input into the said 1/2 frequency divider and the said programmable counter, and the determination interval input into the said determination circuit are produced | generated. Asynchronous detection circuit.

前記書き込みクロック信号および前記読み出しクロック信号の位相を比較する位相比較器および該位相比較器の比較結果を入力して前記読み出しクロック信号を制御するＶＣＯ（電圧制御発振器）を備えることを特徴とする請求項１乃至５の何れかに記載の非同期検出回路。A phase comparator for comparing phases of the write clock signal and the read clock signal, and a VCO (voltage controlled oscillator) for controlling the read clock signal by inputting a comparison result of the phase comparator. Item 6. The asynchronous detection circuit according to any one of Items 1 to 5.