JP4610423B2 - Data transfer circuit - Google Patents
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Description
本発明は、クロック信号に同期して行われるデータ転送が正常に実行されたか否かを監視して、そのデータ転送に誤りがあった場合は一時的にクロック信号を停止してデータ訂正を行うデータ転送回路に関するものである。 The present invention monitors whether or not the data transfer performed in synchronization with the clock signal is normally executed, and if there is an error in the data transfer, the clock signal is temporarily stopped to correct the data. The present invention relates to a data transfer circuit.
フリップフロップ間でデータを転送する場合、受け側のフリップフロップのホールド制約を満足するように、クロック信号やデータ信号のタイミング調整が行われる。しかし、タイミングが想定以上に変化すると正常動作しない。電源電圧をはじめとするノイズの混入等があると、このような現象が発生し易い。 When data is transferred between flip-flops, the timing of the clock signal and data signal is adjusted so as to satisfy the hold constraint of the receiving flip-flop. However, if the timing changes more than expected, it will not operate normally. Such a phenomenon is likely to occur when noise such as power supply voltage is mixed.
例えば、図７に示すデータ転送回路において、図中の領域Ａ（網点で示した。）の電源ラインおよび接地ラインが領域Ｂの電源ラインや接地ラインと分離されている場合、領域Ａ側のフリップフロップＦＦ１から領域Ｂ側のフリップフロップＦＦ２へのデータ転送が正しく行われるように、回路設計時には、バッファＢ１〜Ｂ３，Ｂ５，Ｂ６〜Ｂ９等を使用することで、フリップフロップＦＦ２のクロックタイミングとそこへの入力データ信号の到達タイミングを調整し、フリップフロップＦＦ２におけるセットアップタイムとホールドタイムが確保できるようにしている。なお、セットアップタイムとホールドタイムは図９に示す関係にある。 For example, in the data transfer circuit shown in FIG. 7, when the power line and the ground line in region A (shown by halftone dots) in the diagram are separated from the power line and ground line in region B, In order to correctly transfer data from the flip-flop FF1 to the flip-flop FF2 on the region B side, the buffers B1 to B3, B5, B6 to B9, etc. are used at the time of circuit design, so that the clock timing of the flip-flop FF2 By adjusting the arrival timing of the input data signal there, the setup time and hold time in the flip-flop FF2 can be secured. Note that the setup time and the hold time have the relationship shown in FIG.
ここで、電源電圧変動について考えてみると、領域Ｂは領域Ａから電源ラインが分離されているので、領域Ａの電圧変動パターンと領域Ｂの電圧変動パターンは異なる。しかし、回路設計時には、通常、領域Ａの電源電圧と領域Ｂの電源電圧は等しいものとして調整するので、このような電圧変動は想定されていない。したがって、フリップフロップＦＦ１からフリップフロップＦＦ２へのデータ転送が正常に行われず、不正なデータが転送されることになる場合が発生する。 Here, considering the power supply voltage fluctuation, since the power supply line is separated from the area A in the area B, the voltage fluctuation pattern in the area A and the voltage fluctuation pattern in the area B are different. However, at the time of circuit design, since the power supply voltage in the region A and the power supply voltage in the region B are usually adjusted to be equal, such voltage fluctuation is not assumed. Therefore, there is a case where data transfer from the flip-flop FF1 to the flip-flop FF2 is not normally performed and illegal data is transferred.
例えば、領域Ａ，Ｂで電源電圧が同一の場合は、図８(a)に示すタイミングチャートのように正常動作するが、領域Ｂの電源電圧が領域Ａのそれよりも一時的に低くなった場合は、フリップフロップＦＦ２へのクロック信号の到達が遅れ、ホールド違反が発生して、図８(b)のタイミングチャートに示すように、フリップフロップＦＦ２の２サイクル目のクロック信号が遅れ、フリップフロップＦＦ２のＱ出力が正常動作の場合に比べて１サイクル速く変化することがある。 For example, when the power supply voltages are the same in the regions A and B, the power supply voltage in the region B is temporarily lower than that in the region A although it operates normally as shown in the timing chart of FIG. In this case, the arrival of the clock signal to the flip-flop FF2 is delayed, a hold violation occurs, and the clock signal in the second cycle of the flip-flop FF2 is delayed as shown in the timing chart of FIG. The Q output of FF2 may change one cycle faster than in the case of normal operation.
そこで、このようにデータ転送異常を防止するために、入力信号の静止状態を検出してからサンプリングを行うこと（例えば、特許文献１参照）や、信号が安定したことを検出して次段のフリップフロップ用のクロック信号を生成すること（例えば、特許文献２参照）等が行われている。これらは、入力信号がある一定期間変化しないことをもって、信号が安定したことを検出して、サンプリングを行うものである。 Therefore, in order to prevent the data transfer abnormality in this way, sampling is performed after detecting the stationary state of the input signal (see, for example, Patent Document 1), or the signal is stabilized and the next stage is detected. A clock signal for a flip-flop is generated (for example, see Patent Document 2). In these methods, when the input signal does not change for a certain period, the signal is detected to be stable and sampling is performed.
ところが、特許文献１に記載のように、入力信号の静止状態を検出してからサンプリングを行う手法では、サンプリングする瞬間に入力信号が変化すると、間違った値をサンプリングしてしまうことがあり、そもそもこの手法は多ビットの信号にのみ適用可能であり、１ビットの信号には使えない。また、特許文献２に記載のように、信号が安定したことを検出して次段のフリップフロップのクロック信号を生成する手法でも、サンプリングする瞬間に入力信号が変化すると正常動作しない。以上のいずれも、入力信号がある一定期間変化しないことをもって信号が安定したことを検出してサンプリングしているので、信号が間違っていると誤動作する。また、タイミングが変化する要因をすべて考慮してタイミング設計を行うことについては、そもそも技術的に不可能な場合があり、仮に可能であっても、コスト、消費電力、納期等などの面で困難な場合が多い。
However, as described in
本発明の目的は、サンプリングしたデータの値を期待値と比較し、不一致の場合に訂正処理を行うようにして、簡単な構成で正常なデータ転送を行うことができるようにしたデータ転送回路を提供することである。 An object of the present invention is to provide a data transfer circuit that compares a sampled data value with an expected value and performs a correction process in the case of a mismatch so that normal data transfer can be performed with a simple configuration. Is to provide.
上記課題を解決するために、本発明は、クロック信号により制御され、第１のフリップフロップから第２のフリップフロップへのデータ転送を行うデータ転送回路において、前記第１のフリップフロップと同じ条件の領域に配置され、前記第１のフリップフロップの出力を保持するする第３のフリップフロップと、前記第２のフリップフロップの出力と前記第３のフリップフロップの出力を比較し、両出力の不一致を検出する不一致検出回路と、前記不一致検出回路により不一致が検出されたとき、前記第１、第２および第３のフリップフロップに供給する前記クロック信号を停止するクロック停止回路と、前記不一致検出回路により不一致が検出されたとき、前記第２のフリップフロップに保持されている情報を前記第３のフリップフロップに保持されている情報と一致するように訂正する訂正回路と、を具備することを特徴とする。 In order to solve the above problems, the present invention provides a data transfer circuit controlled by a clock signal and performing data transfer from a first flip-flop to a second flip-flop, under the same conditions as the first flip-flop. A third flip-flop arranged in the region and holding the output of the first flip-flop, and comparing the output of the second flip-flop with the output of the third flip-flop, A mismatch detection circuit to detect, a clock stop circuit for stopping the clock signal supplied to the first, second and third flip-flops when the mismatch is detected by the mismatch detection circuit; and the mismatch detection circuit When a mismatch is detected, the information stored in the second flip-flop is transferred to the third flip-flop. Characterized in that it comprises a and a correction circuit for correcting to match the information stored in the.
ここで、前記クロック停止回路は、前記クロック信号の停止時間を制御する停止時間制御回路を備えていることが望ましい。 Here, it is desirable that the clock stop circuit includes a stop time control circuit for controlling a stop time of the clock signal.
また、前記訂正回路は、前記第２のフリップフロップに保持された情報の訂正に要する時間を制御する訂正時間制御回路を備えていることが望ましい。 The correction circuit preferably includes a correction time control circuit that controls a time required to correct the information held in the second flip-flop.
本発明によれば、タイミング調整が簡単となる。ノイズ等により稀に発生するタイミング変動を考慮する必要がなく、通常通りのタイミング調整だけでよい。通常ホールドタイム調整を行うには、パスの遅延を増やすよう回路変更を行うが、このような対策は前記タイミング変動分に対して行う必要はない。 According to the present invention, timing adjustment is simplified. There is no need to take into account timing fluctuations that occur rarely due to noise or the like, and it is only necessary to adjust timing as usual. In order to adjust the normal hold time, the circuit is changed so as to increase the delay of the path, but such measures need not be taken for the timing variation.
また、信頼性が向上する。すなわち、もし万が一不正なデータが転送されても、自動的にこれが検出され訂正される。この動作による遅れは訂正を行っている場合に限られるので、正常動作をしている場合には他の回路に比べて動作の遅れはない。したがって、高い確率で正常動作が期待できる回路においては、動作の遅れをほぼ０に保ったまま高い信頼性を確保できる。 In addition, reliability is improved. That is, even if illegal data is transferred, this is automatically detected and corrected. Since the delay due to this operation is limited to the case where correction is performed, there is no delay in operation compared to other circuits in the normal operation. Therefore, in a circuit that can be expected to operate normally with a high probability, high reliability can be ensured while maintaining a delay in operation of approximately zero.
さらに、費用対効果の面で有利である。不一致が発生し訂正回路が動作すると、正常動作に比べて１乃至数サイクルの時間だけ遅れるが、ホールドタイムの調整を完璧に行うことは、作業に時間がかかり、場合によっては最大動作周波数を落とす必要が出てきたり、回路規模増大でコスト増につながり、タイミング調整が完璧でなかった場合は最悪ＬＳＩの作り直しになる。そのコストとリスクを考えると、低い確率で発生する１乃至数サイクル程度の遅れをシステムが許容できるかどうか検討するほうが遙かに簡単である。 Furthermore, it is advantageous in terms of cost effectiveness. When the mismatch occurs and the correction circuit operates, it is delayed by one to several cycles compared to the normal operation. However, the perfect adjustment of the hold time takes time and may reduce the maximum operating frequency. If the necessity arises or the circuit scale increases, the cost increases, and the timing adjustment is not perfect, the worst LSI is recreated. Considering the cost and risk, it is much easier to examine whether the system can tolerate a delay of one to several cycles that occurs with a low probability.
以下、本発明のデータ転送回路の具体例を実施例によって説明する。本発明では、受け側のフリップフロップがサンプリングしたデータ信号の値を期待値と比較し、不一致の場合にクロック信号を一時的に停止しておいて、データの訂正処理を行う。 Hereinafter, specific examples of the data transfer circuit of the present invention will be described by way of examples. According to the present invention, the value of the data signal sampled by the receiving flip-flop is compared with the expected value, and if there is a mismatch, the clock signal is temporarily stopped and the data correction processing is performed.
図１は実施例１のデータ転送回路の回路構成を示す図であり、領域Ａ（網点で表した。）に配置されたフリップフロップＦＦ１からのデータ信号を領域Ｂに配置されたフリップフロップＦＦ２に転送する構成を示す。フリップフロップＦＦ２はセット／リセット端子付きである。領域Ａと領域Ｂは電源ラインと接地ラインが異なる領域である。フリップフロップＦＦ１にはクロック信号がアンド回路ＡＮＤ１とバッファＢ１〜Ｂ５を経由して供給され、フリップフロップＦＦＢ１には同クロック信号がアンド回路ＡＮＤ１とバッファＢ６〜Ｂ９を経由して供給されている。また、領域Ａにはフリップフロップ１のＱ出力を保持するフリップフロップＦＦ３が期待値保持用として配置され、これに対してクロック信号ＣＬＫがアンド回路ＡＮＤ１とバッファＢ１〜Ｂ３を経由して供給されている。
FIG. 1 is a diagram illustrating a circuit configuration of a data transfer circuit according to the first embodiment. A data signal from a flip-flop FF1 disposed in a region A (represented by a halftone dot) is a flip-flop FF2 disposed in a region B. The structure to transfer is shown. The flip-flop FF2 has a set / reset terminal. Region A and region B are regions in which the power supply line and the ground line are different. The clock signal is supplied to the flip-flop FF1 via the AND circuit AND1 and the buffers B1 to B5, and the clock signal is supplied to the flip-flop FFB1 via the AND circuit AND1 and the buffers B6 to B9. In the region A, a flip-flop FF3 that holds the Q output of the flip-
比較器ＣＯＭＰはフリップフロップＦＦ２のＱ出力値とフリップフロップＦＦ３のＱ出力値を比較し、その比較結果の検出信号Ｓ１（一致のときＬ、不一致のときＨ）をアンド回路ＡＮＤ１に送ると共に、フリップフロップＦＦ４に送る。ナンド回路ＮＡＮＤ１，ＮＡＮＤ２は、フリップフロップＦＦ４のＱ出力とフリップフロップＦＦ３のＱ出力とクロック信号ＣＬＫを入力して、フリップフロップＦＦ２に対するＨレベル訂正信号又はＬレベル訂正信号を生成する。 The comparator COMP compares the Q output value of the flip-flop FF2 and the Q output value of the flip-flop FF3, and sends a detection signal S1 (L for coincidence, H for coincidence) to the AND circuit AND1. To FF4. The NAND circuits NAND1 and NAND2 receive the Q output of the flip-flop FF4, the Q output of the flip-flop FF3, and the clock signal CLK, and generate an H level correction signal or an L level correction signal for the flip flop FF2.
請求項との関係では、比較回路ＣＯＭＰが不一致検出回路を構成し、フリップフロップＦＦ４とナンド回路ＮＡＮＤ１，ＮＡＮＤ２が訂正回路を構成し、アンド回路ＡＮＤ１がクロック停止回路を構成する。また、フリップフロップＦＦ４は訂正時間制御回路も構成する。 In relation to the claims, the comparison circuit COMP constitutes a mismatch detection circuit, the flip-flop FF4 and the NAND circuits NAND1 and NAND2 constitute a correction circuit, and the AND circuit AND1 constitutes a clock stop circuit. The flip-flop FF4 also constitutes a correction time control circuit.
さて、フリップフロップＦＦ１とＦＦ３に入力するクロック信号は同期しており、これに対してフリップフロップＦＦ２に入力するクロック信号も同期している場合は、フリップフロップＦＦ３のＱ出力（期待値）とフリップフロップＦＦ２のＱ出力は同じ値となり、比較器ＣＯＭＰの検出信号Ｓ１はＬとなる。よって、アンド回路ＡＮＤ１はゲートを開き継続してクロック信号ＣＬＫを通過させる。また、次のクロックタイミング（クロック信号がＨになるタイミング、以下同じ）でフリップフロップＦＦ４のＱ出力がＬになるので、ナンド回路ＮＡＮＤ１，ＮＡＮＤ２の出力はＨから変化しない。よって、フリップフロップＦＦ２はセットもまたリセットもされず、そのフリップフロップＦＦ２は入力したデータを保持してＱ出力に出力する。 When the clock signals input to the flip-flops FF1 and FF3 are synchronized, and when the clock signal input to the flip-flop FF2 is also synchronized, the Q output (expected value) of the flip-flop FF3 and the flip-flop The Q output of FF2 becomes the same value, and the detection signal S1 of the comparator COMP becomes L. Therefore, the AND circuit AND1 opens the gate and continues to pass the clock signal CLK. Further, since the Q output of the flip-flop FF4 becomes L at the next clock timing (timing when the clock signal becomes H, the same applies hereinafter), the outputs of the NAND circuits NAND1 and NAND2 do not change from H. Therefore, the flip-flop FF2 is neither set nor reset, and the flip-flop FF2 holds the input data and outputs it to the Q output.
フリップフロップＦＦ２に供給されるクロック信号がフリップフロップＦＦ１，ＦＦ３に供給されるクロック信号に対して一時的に遅れた場合（図２参照）は、フリップフロップＦＦ２，ＦＦ３のＱ出力の値が異なってきて、比較器ＣＯＭＰの検出信号Ｓ１がＨに変化する。このため、アンド回路ＡＮＤ１がゲートを閉じてフリップフロップＦＦ１〜ＦＦ３へのクロック信号供給を停止する。 When the clock signal supplied to the flip-flop FF2 is temporarily delayed with respect to the clock signal supplied to the flip-flops FF1 and FF3 (see FIG. 2), the Q output values of the flip-flops FF2 and FF3 are different. Thus, the detection signal S1 of the comparator COMP changes to H. Therefore, the AND circuit AND1 closes the gate and stops supplying the clock signal to the flip-flops FF1 to FF3.
また、フリップフロップＦＦ４のＱ出力が次のクロックタイミングでＨになり、このとき、フリップフロップＦＦ３のＱ出力がＬのときは、ナンド回路ＮＡＮＤ２の出力がＬとなってフリップフロップＦＦ２がリセットされ、そのＱ出力がフリップフロップＦＦ３のＱ出力と同じＬになる。なお、フリップフロップＦＦ３のＱ出力がＨのときは、ナンド回路ＮＡＮＤ１の出力がＬとなってフリップフロップＦＦ２がセットされ、そのＱ出力がフリップフロップＦＦ３のＱ出力と同じＨになる。 Further, the Q output of the flip-flop FF4 becomes H at the next clock timing. At this time, when the Q output of the flip-flop FF3 is L, the output of the NAND circuit NAND2 becomes L and the flip-flop FF2 is reset. The Q output becomes the same L as the Q output of the flip-flop FF3. When the Q output of the flip-flop FF3 is H, the output of the NAND circuit NAND1 becomes L and the flip-flop FF2 is set, and the Q output becomes the same H as the Q output of the flip-flop FF3.
このようにして、フリップフロップＦＦ２のＱ出力がフリップフロップＦＦ３のＱ出力と異なるときは、フリップフロップＦＦ１〜ＦＦ３に供給するクロック信号を停止すると共に、その停止中にフリップフロップＦＦ２のＱ出力をフリップフロップＦＦ３のＱ出力と一致するように訂正する。これにより、フリップフロップＦＦ２，ＦＦ３のＱ出力が一致すると、比較器ＣＯＭＰの検出信号Ｓ１がＬになるので、アンド回路ＡＮＤ１がゲートを開いて、クロック信号をＦＦ１〜ＦＦ３に供給し、次の入力データの転送を開始する。この実施例１では、アンド回路ＡＮＤ２はフリップフロップＦＦ１〜ＦＦ３に対して１クロック分だけゲートを閉じる。 In this way, when the Q output of the flip-flop FF2 is different from the Q output of the flip-flop FF3, the clock signal supplied to the flip-flops FF1 to FF3 is stopped and the Q output of the flip-flop FF2 is flipped during the stop. Correction is made so as to coincide with the Q output of FF3. Thus, when the Q outputs of the flip-flops FF2 and FF3 match, the detection signal S1 of the comparator COMP becomes L, and the AND circuit AND1 opens the gate to supply the clock signal to FF1 to FF3, and the next input Start data transfer. In the first embodiment, the AND circuit AND2 closes the gate for one clock with respect to the flip-flops FF1 to FF3.
図３は実施例２のデータ転送回路の回路構成を示す図である。ここでは、フリップフロップＦＦ５、アンド回路ＡＮＤ２、ノア回路ＮＯＲ１、およびナンド回路ＮＡＮＤ３，ＮＡＮＤ４を使用する点が図１の構成と異なっている。 FIG. 3 is a diagram illustrating a circuit configuration of the data transfer circuit according to the second embodiment. Here, flip-flop FF5, AND circuit AND2, NOR circuit NOR1, and NAND circuits NAND3 and NAND4 are different from the configuration of FIG.
請求項との関係では、比較回路ＣＯＭＰが不一致検出回路を構成し、フリップフロップＦＦ４とナンド回路ＮＡＮＤ３，ＮＡＮＤ４が訂正回路を構成し、アンド回路ＡＮＤ２、ノア回路ＮＯＲ１、フリップフロップＦＦ５がクロック停止回路を構成する。また、フリップフロップＦＦ４は訂正時間制御回路も構成し、フリップフロップＦＦ５は停止時間制御回路も構成する。 In relation to the claims, the comparison circuit COMP constitutes a mismatch detection circuit, the flip-flop FF4 and the NAND circuits NAND3 and NAND4 constitute a correction circuit, the AND circuit AND2, the NOR circuit NOR1, and the flip-flop FF5 constitute the clock stop circuit. Constitute. The flip-flop FF4 also constitutes a correction time control circuit, and the flip-flop FF5 also constitutes a stop time control circuit.
フリップフロップＦＦ２のＱ出力がフリップフロップＦＦ３のＱ出力と同じときは、比較器ＣＯＭＰの検出信号Ｓ１がＬになり、次のクロックタイミングでフリップフロップＦＦ４のＱ出力がＬになり、ナンド回路ＮＡＮＤ３，ＮＡＮＤ４の出力はＨとなって、フリップフロップＦＦ２に対するセット、リセットは行われない。また、ノア回路ＮＯＲ１の出力がＨとなるので、アンド回路ＡＮＤ２がゲートを閉じることはなく、フリップフロップＦＦ１〜ＦＦ３に対するクロック信号供給は継続して行なわれる。 When the Q output of the flip-flop FF2 is the same as the Q output of the flip-flop FF3, the detection signal S1 of the comparator COMP becomes L, the Q output of the flip-flop FF4 becomes L at the next clock timing, and the NAND circuit NAND3, NAND3 The output of the NAND 4 becomes H, and the set and reset for the flip-flop FF 2 are not performed. Since the output of the NOR circuit NOR1 becomes H, the AND circuit AND2 does not close the gate, and the clock signal supply to the flip-flops FF1 to FF3 is continued.
フリップフロップＦＦ２に供給されるクロック信号がフリップフロップＦＦ１，ＦＦ３に供給されるクロック信号に対して遅れた場合（図４参照）は、フリップフロップＦＦ２，ＦＦ３のＱ出力の値が異なってきて、比較器ＣＯＭＰの検出信号Ｓ１がＨに変化する。このため、即座にノア回路ＮＯＲ１の出力がＬになり、アンド回路ＡＮＤ２がゲートを閉じてフリップフロップＦＦ１〜ＦＦ３へのクロック信号供給を停止する。このクロック信号供給停止は、次のクロックタイミングで検出信号Ｓ１をサンプリングするフリップフロップＦＦ５によって、次のクロックでも継続される。 When the clock signal supplied to the flip-flop FF2 is delayed with respect to the clock signal supplied to the flip-flops FF1 and FF3 (see FIG. 4), the Q output values of the flip-flops FF2 and FF3 are different. The detection signal S1 of the device COMP changes to H. For this reason, the output of the NOR circuit NOR1 immediately becomes L, the AND circuit AND2 closes the gate, and stops supplying the clock signal to the flip-flops FF1 to FF3. This supply stop of the clock signal is continued even at the next clock by the flip-flop FF5 that samples the detection signal S1 at the next clock timing.
また、フリップフロップＦＦ４のＱ出力が次のクロックタイミングでＨになり、このとき、フリップフロップＦＦ３のＱ出力がＬのときは、ナンド回路ＮＡＮＤ４の出力がＬとなってフリップフロップＦＦ２がリセットされ、そのＱ出力がフリップフロップＦＦ３のＱ出力と同じＬになる。なお、フリップフロップＦＦ３のＱ出力がＨのときは、ナンド回路ＮＡＮＤ３の出力がＬとなってフリップフロップＦＦ２がセットされ、そのＱ出力がフリップフロップＦＦ３のＱ出力と同じＨになる。 Further, the Q output of the flip-flop FF4 becomes H at the next clock timing. At this time, when the Q output of the flip-flop FF3 is L, the output of the NAND circuit NAND4 becomes L and the flip-flop FF2 is reset. The Q output becomes the same L as the Q output of the flip-flop FF3. When the Q output of the flip-flop FF3 is H, the output of the NAND circuit NAND3 becomes L and the flip-flop FF2 is set, and the Q output becomes the same H as the Q output of the flip-flop FF3.
このようにして、フリップフロップＦＦ２のＱ出力がフリップフロップＦＦ３のＱ出力と異なるときは、フリップフロップＦＦ１〜ＦＦ３に供給するクロック信号を停止すると共に、その停止中にフリップフロップＦＦ２のＱ出力をフリップフロップＦＦ３のＱ出力と一致するように訂正する。これにより、フリップフロップＦＦ２，ＦＦ３のＱ出力が一致すると、比較器ＣＯＭＰの検出信号Ｓ１がＬになるので、アンド回路ＡＮＤ２がゲートを開いて、クロック信号をＦＦ１〜ＦＦ３に供給し、次の入力データの転送を開始する。 In this way, when the Q output of the flip-flop FF2 is different from the Q output of the flip-flop FF3, the clock signal supplied to the flip-flops FF1 to FF3 is stopped and the Q output of the flip-flop FF2 is flipped during the stop. Correction is made so as to coincide with the Q output of FF3. Thus, when the Q outputs of the flip-flops FF2 and FF3 match, the detection signal S1 of the comparator COMP becomes L, and the AND circuit AND2 opens the gate to supply the clock signal to FF1 to FF3, and the next input Start data transfer.
この実施例２では、アンド回路ＡＮＤ２を制御するためにフリップフロップＦＦ５を使用するので、アンド回路ＡＮＤ２はフリップフロップＦＦ１〜ＦＦ３に対して２クロック分だけゲートを閉じ、実施例１の構成に比べて、グリッチの発生を防止し、最大動作周波数を高くすることができる。 In the second embodiment, since the flip-flop FF5 is used to control the AND circuit AND2, the AND circuit AND2 closes the gates for two clocks with respect to the flip-flops FF1 to FF3, compared with the configuration of the first embodiment. Therefore, it is possible to prevent the occurrence of glitches and increase the maximum operating frequency.
図５は実施例３のデータ転送回路の回路構成を示す図である。ここでは、実施例２の構成に対して、さらにフリップフロップＦＦ６〜ＦＦ８を追加している。このように、ここではナンド回路ＮＡＮＤ３，ＮＡＮＤ４から出力する訂正信号をフリップフロップＦＦ７，ＦＦ８で一端ホールドしてからフリップフロップＦＦ２に送るようにしている。このため、アンド回路ＡＮＤ２のゲートを閉じるための回路部分に、フリップフロップＦＦ６をさらに１段追加して、フリップフロップＦＦ１〜ＦＦ３に供給するクロック信号の停止期間を３クロック分に延長している。動作は実施例２とほぼ同様であるので、詳しい説明は省略する。図６に動作のタイミングチャートを示した。 FIG. 5 is a diagram illustrating a circuit configuration of the data transfer circuit according to the third embodiment. Here, flip-flops FF6 to FF8 are further added to the configuration of the second embodiment. As described above, the correction signal output from the NAND circuits NAND3 and NAND4 is held by the flip-flops FF7 and FF8 and then sent to the flip-flop FF2. Therefore, one more stage of the flip-flop FF6 is added to the circuit portion for closing the gate of the AND circuit AND2, and the stop period of the clock signal supplied to the flip-flops FF1 to FF3 is extended to 3 clocks. Since the operation is almost the same as that of the second embodiment, detailed description thereof is omitted. FIG. 6 shows an operation timing chart.
請求項との関係では、比較回路ＣＯＭＰが不一致検出回路を構成し、フリップフロップＦＦ４，ＦＦ７，ＦＦ８とナンド回路ＮＡＮＤ３，ＮＡＮＤ４が訂正回路を構成し、アンド回路ＡＮＤ２、ノア回路ＮＯＲ１、フリップフロップＦＦ５，ＦＦ６がクロック停止回路を構成する。また、フリップフロップＦＦ４，ＦＦ７，ＦＦ８は訂正時間制御回路も構成する。フリップフロップＦＦ５，ＦＦ６は停止時間制御回路も構成する。 In relation to the claims, the comparison circuit COMP constitutes a mismatch detection circuit, the flip-flops FF4, FF7, FF8 and the NAND circuits NAND3, NAND4 constitute a correction circuit, the AND circuit AND2, the NOR circuit NOR1, the flip-flop FF5, The FF 6 constitutes a clock stop circuit. The flip-flops FF4, FF7, and FF8 also constitute a correction time control circuit. The flip-flops FF5 and FF6 also constitute a stop time control circuit.
ＦＦ１〜ＦＦ８：フリップフロップ
Ｂ１〜Ｂ９：バッファ
ＣＯＭＰ：比較器
ＡＮＤ１，ＡＮＤ２：アンド回路
ＮＡＮＤ１〜ＮＡＮＤ４：ナンド回路
ＮＯＲ１：ノア回路
FF1 to FF8: flip-flop B1 to B9: buffer COMP: comparator AND1, AND2: AND circuit NAND1 to NAND4: NAND circuit NOR1: NOR circuit
Claims (3)
前記第１のフリップフロップと同じ条件の領域に配置され、前記第１のフリップフロップの出力を保持するする第３のフリップフロップと、
前記第２のフリップフロップの出力と前記第３のフリップフロップの出力を比較し、両出力の不一致を検出する不一致検出回路と、
前記不一致検出回路により不一致が検出されたとき、前記第１、第２および第３のフリップフロップに供給する前記クロック信号を停止するクロック停止回路と、
前記不一致検出回路により不一致が検出されたとき、前記第２のフリップフロップに保持されている情報を前記第３のフリップフロップに保持されている情報と一致するように訂正する訂正回路と、
を具備することを特徴とするデータ転送回路。 In a data transfer circuit controlled by a clock signal and performing data transfer from the first flip-flop to the second flip-flop,
A third flip-flop that is disposed in an area under the same conditions as the first flip-flop and holds the output of the first flip-flop;
A mismatch detection circuit for comparing the output of the second flip-flop and the output of the third flip-flop and detecting a mismatch between the outputs;
A clock stop circuit for stopping the clock signal supplied to the first, second and third flip-flops when a mismatch is detected by the mismatch detection circuit;
A correction circuit that corrects the information held in the second flip-flop so that it matches the information held in the third flip-flop when a mismatch is detected by the mismatch detection circuit;
A data transfer circuit comprising:
前記クロック停止回路は、前記クロック信号の停止時間を制御する停止時間制御回路を備えていることを特徴とするデータ転送回路。 The data transfer circuit according to claim 1, wherein
The data transfer circuit, wherein the clock stop circuit includes a stop time control circuit for controlling a stop time of the clock signal.
前記訂正回路は、前記第２のフリップフロップに保持された情報の訂正に要する時間を制御する訂正時間制御回路を備えていることを特徴とするデータ転送回路。 The data transfer circuit according to claim 1 or 2,
The data transfer circuit, wherein the correction circuit includes a correction time control circuit that controls a time required to correct the information held in the second flip-flop.
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