JP4609617B2 - 半導体装置の実装方法及び実装構造体 - Google Patents

半導体装置の実装方法及び実装構造体 Download PDF

Info

Publication number
JP4609617B2
JP4609617B2 JP2001192940A JP2001192940A JP4609617B2 JP 4609617 B2 JP4609617 B2 JP 4609617B2 JP 2001192940 A JP2001192940 A JP 2001192940A JP 2001192940 A JP2001192940 A JP 2001192940A JP 4609617 B2 JP4609617 B2 JP 4609617B2
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
bump
mounting
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001192940A
Other languages
English (en)
Other versions
JP2002118209A (ja
Inventor
明 大内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2001192940A priority Critical patent/JP4609617B2/ja
Priority to TW090118711A priority patent/TW516138B/zh
Priority to US09/918,479 priority patent/US6590287B2/en
Publication of JP2002118209A publication Critical patent/JP2002118209A/ja
Application granted granted Critical
Publication of JP4609617B2 publication Critical patent/JP4609617B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はバンプが形成されたベアチップまたはチップサイズパッケージ等の半導体装置の実装方法及び実装構造体に関するものであり、リワークが容易にできる樹脂封止実装構造を有する半導体装置の実装方法及びその実装構造体に関する。
【０００２】
【従来の技術】
公知のはんだバンプを用いたフリップチップ実装方法を図１１に示す。この図１１に示すように、バンプ５形成後の半導体装置（ＬＳＩチップ）６のバンプ先端または、はんだ２を形成した基板１にフラックス９を付着させた後（図１１（ａ））、配線基板１に位置合わせして半導体装置６を搭載後（図１１（ｂ））、リフローを行い、その後フラックスを洗浄した後（図１１（ｃ））、図１１（ｄ）に示すように毛細管現象により半導体装置６と基板１のギャップにアンダーフィル樹脂４’の充填を行い、最後に樹脂を硬化させる方法が行われている。
【０００３】
また、フラックスを用いない従来工法を図１２に示す。この図１２（ａ）に示すように、はんだ２を塗布したパッド７を有するプリント基板１上にフラックス作用を有する熱硬化性樹脂（以後、活性樹脂１０と呼ぶ）を塗布した後、パッド８上にバンプ５形成後の半導体装置（ＬＳＩチップ）６をプリント基板１に位置合わせして搭載後、図１２（ｂ）に示すようにリフローを行うことでフラックスを使用せずにはんだ接続することを可能にしている。
【０００４】
同様に金バンプを用いたフリップチップ実装方法として、ＬＳＩチップを配線基板に搭載し、加熱加圧してＬＳＩと配線基板間をバンプを介して電気的接合した後、アンダーフィル樹脂充填を行う方法や、または配線基板上に樹脂を塗布した後、ＬＳＩを搭載して加熱加圧して樹脂を硬化させる実装方法が用いられている。
【０００５】
【発明が解決しようとする課題】
従来の実装構造及び方法における第１の問題点は、一度基板に実装したＬＳＩチップを基板から取り外し、新しいＬＳＩチップと交換するリワークが必要となっても、封止樹脂で固定されたＬＳＩチップを、確実に取り外し、さらにＬＳＩチップを搭載する基板表面に封止樹脂が残留すること無く、再実装可能な状態にすることが容易でない。その理由は、一般に使用されているエポキシ樹脂が主成分である封止樹脂は、信頼性確保に重点をおいた設計になっているため、樹脂自体が硬くまた基板との接着強度が強く、ＬＳＩを取り外そうとした場合、基板を破壊してしまうことが多いからである。
【０００６】
また、たとえ基板を破壊することなくＬＳＩを取り外せた場合でも、基板表面に残った樹脂は強固に密着しており、また、熱膨張係数を小さくするために通常５０〜６０％程度添加されているフィラーの影響などで、弾性率や硬度等が大きく機械的に強固であるため、基板表面を傷つけずに樹脂をクリーニングすることは困難である。
【０００７】
そこで、リワークの問題に関しては、リワーク可能とうたわれる封止樹脂が提案されている。この樹脂は１２５℃以下の動作環境下温度における基板との接着性に関しては、信頼性を確保可能な接着強度があり、且つＬＳＩ除去温度である２００℃以上の温度において基板との接着性が低下し、基板を破壊することなく、ＬＳＩ取り外しが可能な樹脂である。しかし、この樹脂の場合、信頼性とリワーク性の両立が得難い。例えば、基板に残った樹脂のクリーニングが容易になるように、フィラーの充填量を低下させれば、同時に熱膨張係数が大きくなり、熱サイクルによってＬＳＩと基板間のギャップを伸縮させる熱応力が大きくなるため、はんだバンプにも同様の熱応力を与えることとなり、信頼性が低下する。これらのことから実用に耐えうる十分な信頼性とリワーク性の両方の特性を兼ね備えた封止樹脂を得ることは容易でない。
【０００８】
また、フラックスを用いてはんだバンプを接続する従来のフリップチップ実装方法では、特に、ＬＳＩの高密度化による狭ピッチ化が進むにつれ、バンプ高さを低く、ＬＳＩチップ・基板間の間隙をさらに狭くする傾向があり、従来法と比較してフラックス洗浄が益々困難な状況となってきており、したがって、一層、フラックス残渣が問題となっている。フラックス残渣が引き起こす問題点としては、リフロー後活性剤がＬＳＩ等の電子部品に残留し、この残留した活性剤が吸湿すると、そのイオン成分が電気的絶縁性を低下させ、マイグレーション等により製造された電子部品の信頼性を低下させるといった問題を引き起こす。また信頼性の問題を引き起こすだけでなく、アンダーフィル充填をも阻害することとなり、ＬＳＩ等の組立製品の歩留まりを低下させるという問題がある。
【０００９】
フラックス残渣の問題については、図１２に示したようなフラックスを用いずにフリップチップ実装を行う方法として、活性樹脂を使用する提案がされている。しかしながら、前記した方法では、はんだ接合に必要な活性作用を有することが要求されるだけでなく、多数のバンプを持つＬＳＩチップの場合、バンプに囲まれた領域に空気の巻き込みが起きやすく、ボイドが発生しやすい。また、リフローを行う場合、樹脂の量が多いと、樹脂による浮力でＬＳＩチップが位置ズレを起こすなど、実装プロセスの厳密な制御が要求される。従って粘度等の樹脂特性の厳密な制御も要求され、フラックス（はんだ酸化膜除去）作用と物性の両立が容易でない。即ち、信頼性、リワーク性に加え活性作用や粘度等の更に厳密な特性が要求され、これらをあわせ持つ樹脂の開発は更に難しい。
【００１０】
一方、リワーク性と信頼性を両立させる試みが種々提案されている。例えば、特許第２９２４８３０号公報には、半導体装置と回路基板との間隙に熱可塑性樹脂と硬化性樹脂を充填し、その際、熱可塑性樹脂を半導体装置と回路基板が作る間隙の中心部分近傍に充填配置して半導体装置と回路基板とを接着すると共に、該熱可塑性樹脂の周囲を硬化性樹脂で封入して、樹脂封止を行う構成が開示されており、硬化性樹脂封入前に半導体装置の検査を行って不良であることが判明した場合、熱可塑性樹脂の溶融点より高い温度に加熱して、不良半導体装置を除去し、良品となった場合に硬化性樹脂を封入して該硬化性樹脂を硬化させて樹脂封止するものである。また、特許第２５６４７２８号公報には、光硬化性樹脂と熱硬化性樹脂、光硬化性樹脂と自然硬化性樹脂、熱硬化性樹脂と自然硬化性樹脂のように硬化条件の異なる樹脂を組み合わせて封止樹脂とし、何れか一方の樹脂の硬化する条件で基板と半導体装置とを仮止めし、半導体装置の検査を行って不良であることが判明した場合は、有機樹脂の溶剤を染み込ませて剥離し、良品である場合は他方の樹脂を本硬化させて樹脂封止を完了させるというものである。
【００１１】
しかしながら、いずれの方法も仮接着した状態で検査を行い、その状態ではリワーク可能であるが、本硬化後は従来同様リワークが困難である。また、いずれも信頼性の高い樹脂封止が可能であるとしているが、特許第２９２４８３０号公報の場合、特性の異なる２種類の樹脂が基板と半導体装置の両方に接触しているため、半導体装置動作時の発熱と休止時の冷却との繰り返しによる熱サイクルによりその境界領域では両樹脂の熱膨張係数の違いから応力が掛かり、半導体装置あるいは基板上の配線へ悪影響を与えて信頼性を損なう恐れがある。一方の特許第２５６４７２８号公報では光硬化性樹脂を使用する場合、基板としてガラス基板などの光透過性を有するものしか使用できない。自然硬化性樹脂では硬化するまでに時間が掛かり、製造歩留まりが低下する。
【００１２】
本発明の目的は、バンプが形成されたベアチップまたはチップサイズパッケージ等の半導体装置において、封止樹脂の本硬化後にもリワーク可能でありかつ接続信頼性も良好な実装構造体及び実装方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置実装構造体は、半導体装置の電極と配線基板の電極がバンプを介して電気的に接続されて成り、前記半導体装置と前記配線基板との間隙に所定条件下に機械的強度が低下してリワーク可能となる第１の樹脂と、前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能であり、且つ前記所定条件下における機械的強度が前記第１の樹脂より優れる第２の樹脂とが積層されて形成されて成り、且つ、前記第１の樹脂は、前記半導体装置と前記配線基板の少なくとも一方の表面に、前記間隙に対して総計で１／２未満の厚さに形成されていることを特徴とする。
【００１４】
本発明の半導体装置の実装方法は、配線基板表面の半導体装置が搭載される面およびバンプ形成された半導体装置表面の少なくとも一方に所定の条件下で機械的強度が低下してリワーク可能となる第１の樹脂を前記半導体装置を配線基板に実装した際に形成される間隙に対して総計で１／２未満の厚さであって、樹脂封止される領域以上の面積に塗布し、次いでバンプを形成した半導体装置を搭載して半導体装置の電極と配線基板の電極をバンプを介して電気的に接続し、次いで少なくとも一方に第１の樹脂が塗布された半導体装置と配線基板との間隙に前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能な熱硬化性の第２の樹脂を充填し、しかる後に樹脂を硬化させることを特徴とする。
【００１５】
本発明の半導体装置の実装方法は、半導体装置表面に所定の条件で機械的強度が低下してリワーク可能となり且つはんだ酸化膜除去作用（以下、フラックス作用と称す。）を有する第１の樹脂を塗布してはんだボールを搭載後リフローして半導体装置へはんだバンプを搭載し、さらに、配線基板表面または、はんだバンプ先端部に第１の樹脂または第１の樹脂とは別のフラックス作用を有する樹脂を塗布して、半導体装置を配線基板上に搭載し半導体装置の電極と配線基板の電極をバンプを介して電気的に接続した後、第２の樹脂を充填することを特徴とする。
【００１６】
更に本発明の半導体装置の実装方法の別の実施形態では、半導体装置の電極と配線基板の電極がバンプを介して電気的に接続されてなり、前記半導体装置と前記配線基板との隙間が樹脂封止されてなる半導体装置の実装方法において、バンプが形成された半導体装置表面に少なくともバンプ高さの１／２以上の厚さに塗布された前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能な第２の熱硬化性樹脂を硬化させた後、前記バンプの少なくとも先端部分に付着する前記第２の熱硬化性樹脂を削り取り、バンプ材質を露出させる工程と、所定の条件で機械的強度が低下する第１の樹脂を前記配線基板に塗布する工程と、前記半導体装置のバンプと前記配線基板の電極を位置合わせした後搭載し加熱して前記半導体装置と前記配線基板の電極を電気的に接続する工程と第１の樹脂を硬化させる工程を含むことを特徴とする。
【００１７】
【発明の実施の形態】
本発明の構造の場合、第２の樹脂は、封止樹脂として信頼性実績のあるものを用いることにより、動作環境下での温度サイクル等に対して、バンプに与える伸縮熱応力を緩和することができるため、良好な信頼性を保つことができる。また、リワーク性に対しては、例えば加熱することで機械的強度が低下しリワーク可能となる樹脂を第１の樹脂に用い、これら第１の樹脂及び第２の樹脂を積層構造とすることで、ＬＳＩ不良が動作中に判明した際に、所定の温度に加熱してチップを引っ張ることにより、第１の樹脂で分離可能となり、配線基板上に薄く残った樹脂層は機械的研磨や溶剤などで容易に除去できる。このように信頼性とリワーク性の両立が可能となる。
【００１８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１を参照すると、ベアチップまたはチップサイズパッケージ等の半導体装置６と基板１の間の封止樹脂は、基板表面に塗られた第１の樹脂３と、前記第１の樹脂３と半導体装置６の間に充填された第２の樹脂４である熱硬化性樹脂で構成されている。
【００１９】
基板１の基板電極（パッド７）上にプリコートされたはんだ２と半導体装置６のパッド８上に設けられた突起電極であるバンプ５がそれぞれ対応する位置にて、金属接合されることで、半導体装置６と基板１の電気的接続が行われている。
【００２０】
図１（ｂ）は、図１（ａ）の電極部分の拡大断面図である。基板表面には電極部分を除き、基板表面を保護する目的でソルダーレジスト１１が塗布されている。
【００２１】
はんだ２の材質は、Ｓｎ／Ｐｂ共晶はんだを用いたが、Ｓｎ／Ｐｂ共晶はんだに限定されず、たとえばＳｎ／Ｐｂ（共晶を除く）、Ｓｎ／Ａｇ、Ｓｎ／Ｃｕ、Ｓｎ／Ｓｂ、Ｓｎ／Ｚｎ、Ｓｎ／Ｂｉおよびこれら前記した材料に特定の添加元素をさらに加えた材料を挙げることができ、これらが適宜用いられる。
【００２２】
バンプ５は、はんだ２と同じ材質または２より高融点のはんだであっても良い。
【００２３】
また、電気的接続部を除く半導体装置６と基板１の間は、電気的接続部を保護すると共に、半導体装置６と基板１の熱膨張係数の違いにより生じる熱応力が電気的接続部に集中することを緩和し、接続信頼性を向上させる目的で樹脂封止されている。
【００２４】
封止樹脂は、基板１表面上に塗布された第１の樹脂３と残りのギャップに充填された第２の樹脂４に分割されている。第１の樹脂３には活性樹脂（フラックス作用を有する熱硬化性樹脂）を用いることで、バンプ形成された半導体装置６をフラックスを用いること無く、はんだ接続にて基板１上に搭載し、はんだ接続後、半導体装置６と第１の樹脂層３のギャップ間に毛細管現象を利用して第２の樹脂４を充填している。
【００２５】
第１の樹脂３は基板上に基板と半導体装置との間隙に対して総計で１／２未満の厚さに均一に形成するが、例えば半導体装置６と基板１とのギャップが１００μｍの場合、第１の樹脂３の厚さは５μｍ〜２０μｍの範囲にすることが望ましい。すなわち、第２の樹脂の厚さの１／２０〜１／５が望ましい。この理由は、十分なはんだ接続を可能にし、且つリワーク容易性、接続信頼性を両立させる為である。なお、第１の樹脂３の厚さが５μｍ未満では、フラックス作用が不足し、はんだ接続の場合には十分な接続が得られない場合がある。また、リワークが必要となった場合には、ＬＳＩ除去時に基板破壊が発生しやすくなる。また、第１の樹脂３の厚さが厚い場合は、信頼性に重点を置いた第２の樹脂の割合が少なくなり、接続信頼性が得られない場合がある。
【００２６】
半導体装置６と第１の樹脂３のギャップ間に毛細管現象を利用して充填する第２の樹脂４は、ギャップ間に充填可能な粘度と信頼性に重点をおいた樹脂の選択が必要となる。しかし、これは従来のフラックスを用いた接続において、接続信頼性実績のあるアンダーフィル樹脂をそのまま使用すれば良い。ただし実装後のリワークを容易にするためには、所定の条件下、例えば、はんだ溶融温度において、樹脂の機械的強度、例えば接着力または引張強度の樹脂機械物性が少なくとも第１の樹脂３より、優れる樹脂を選択する必要がある。
【００２７】
第１の樹脂３には、半導体装置６をリワークする際にこの第１の樹脂３の層から剥離して半導体装置６を基板１表面から除去できるよう所定の条件下で第２の樹脂より機械的強度が弱い樹脂である必要がある。リワーク性を与える手段としてもっとも簡単な方法は、はんだ溶融温度、例えばＳｎＰｂ共晶はんだにおいては約２００℃において、第１の樹脂３の接着力、引張強度等の機械的強度が少なくとも第２の熱硬化性樹脂４の層より低くなるようにしておけばよい。
【００２８】
この２層の封止樹脂構成により、半導体装置６のリワークが必要になった場合、第１の樹脂３を第２の樹脂４に比べて例えば高温下で機械的強度が弱いものを使うことによって、選択的に第１の樹脂３から半導体装置６を除去することが可能となり、且つ第１の樹脂を薄くしておけば基板１に残留する樹脂が少なくなる。従って、半導体装置６の除去や基板１に残った樹脂をクリーニングすることを必要とする半導体装置のリワーク作業において、その作業性が向上する。また、第２の樹脂４にはリワーク性を考慮することなく接続信頼性に重点をおいた樹脂の選択が行えるため、リワーク性と接続信頼性の両立が容易になる。
【００２９】
さらに第１の樹脂３はリフローの際にフラックス作用を有することが望ましい。例えば、基材となる熱硬化性樹脂にフラックス効果を有する剤を添加した構成であり、はんだ及び被はんだ接続面の酸化膜を除去する作用を持つ。すなわち、はんだ接続での硬化前の加熱状態において、フラックス作用を有する剤が作用し、はんだ及び被はんだ接続面の酸化膜が除去される。フラックス作用を有する剤、特に前記従来技術で説明した活性樹脂は、硬化後は基材樹脂と結合することにより化学的に安定となり、十分な電気的絶縁性を有する。
【００３０】
また、半導体装置実装工程においては、第１の樹脂３にフラックス作用を有する活性樹脂を使用することで、フラックスを使用する必要が無くなるため、フラックス洗浄工程を省略でき、また、洗浄不良によって生じるフラックス残渣に起因する信頼性への悪影響を防止することができる。
【００３１】
第２の樹脂である熱硬化性樹脂の基材としては、エポキシ、ポリエステル（不飽和ポリエステル、不飽和ポリエステルと活性水素基を有する化合物の組合せなど）、アクリレート（（メタ）アクリロキシプロピルポリシロキサンなどのシリコンアクリレート、エポキシアクリレートを含む）などである。熱硬化時に前記した熱硬化性樹脂と反応して硬化を促進する促進剤、および／または硬化剤（加熱によって硬化するためのラジカル等が発生するラジカル開始剤、アニオン開始剤またはカチオン開始剤）等を有している。なおα−シアノアクリレートなどの常温で硬化する接着剤等を用いることもできる。前記熱硬化性樹脂、促進剤、硬化剤および開始剤等は、２種以上、組合せて用いることができる。
【００３２】
また、第１の樹脂は、第２の樹脂と同様な組成が選びえるが、所定条件下、例えば、はんだ溶融温度等の高温で第２の樹脂より機械的強度を低下させる必要がある。その方法として、耐熱性の小さい材料を選ぶことや、基材として低分子の熱硬化性樹脂を用いることや、高温で軟化する性質がある熱可塑性樹脂を添加することなどがある。
【００３３】
また第１の樹脂にフラックス作用を与えるには、（メタ）アクリル酸、マレイン酸などの不飽和酸、蓚酸、マロン酸などの有機二塩基酸、クエン酸などの有機酸を添加することをはじめ、樹脂の側鎖に、ハロゲン基、水酸基、ニトリル基、ベンジル基、カルボキシル基等を少なくとも１つ以上を導入することにより可能である、また、（メタ）アクリルアルコールなどの不飽和アルコール、トリメリット酸、テトラメリット酸および一般的に知られているキレート剤を用いることもできる。このような前記フラックス作用を有する剤は、二種以上組合せて用いることができる。なお、フラックス作用を付与された第１の樹脂には、公知のゲル化剤を含ませることもできる。
【００３４】
尚、第１の樹脂の形成面積は、基板側に形成する場合には第２の樹脂により封止される領域以上、好ましくは封止領域より広めに形成し、第２の樹脂が基板と接触しない様にしておくことが望ましい。また、第１の樹脂を半導体装置側に形成する場合には、半導体装置の接続側全面を覆って形成することで半導体装置側からみて封止領域全面がカバーされる。
【００３５】
図２は他の実施形態として、バンプ５に金バンプを用いた場合の本発明の半導体装置の実装構造を示している。この場合、第１の実施形態と同様で、第１の樹脂３は所定の条件下で機械的強度が第２の樹脂４より弱くなるものであるが、フラックス作用を持つものでなくてもよい。なおバンプ５は表面が金で被覆されたＮｉ、Ｃｕ等の金属であっても良い。
【００３６】
次に図３（ａ）〜（ｅ）を参照して、エリアに配列されたＣｕパッド８上に高融点バンプ５が形成された半導体装置（ＬＳＩ）６を、同一配列位置にＣｕパッド７を形成し且つパッド７上に共晶はんだ２が予備はんだとして形成されたプリント配線基板１上に実装する方法について説明する。
【００３７】
まず、図３（ａ）に示すように、予備はんだ２が形成された基板１上にスクリーン印刷法を用いて、第１の樹脂３となる活性樹脂を均一に塗布する。この場合の塗布方法は、第１の樹脂３が薄く均一に塗布可能であれば、スクリーン印刷法に限定されず、例えば、第１の樹脂３を噴霧して散布する方法等が挙げられる。
【００３８】
次に図３（ｂ）に示すように、バンプ５が形成された半導体装置６を基板１のパッド７上に位置合わせして所定の荷重をかけて搭載する。この時、バンプ５の先端に第１の樹脂３または第１の樹脂３とは別の活性樹脂を塗布しておけば、はんだ接続時、接続部に活性樹脂を十分に供給できるため、接続性が向上する。
【００３９】
次に図３（ｃ）に示すように、第１の樹脂３の粘度により仮固定された半導体装置６を、リフロー炉に通してはんだ２を溶融し、第１の樹脂３のフラックス作用で基板１と半導体装置６の電気的接続を行う。
【００４０】
第１の樹脂３は、仮固定などの目的でプレ硬化（プレキュア）を行った後に、後硬化を十分に行うこともできる。
【００４１】
リフローは、パルスヒートマウンタを用いて、搭載と同時に行うこともできる。搭載時にリフローする場合、基板１上に塗布する第１の樹脂３は、あらかじめ所定の厚さ及び大きさに加工されたシート材を用いることも可能である。
【００４２】
また、半導体装置６を基板１に搭載する際に、振動を加えながら加熱して搭載し、電気的接続を行う方法を用いれば第１の樹脂３にフラックス作用を付与する必要が無くなる。
【００４３】
本発明では、リフロー中に第１の樹脂３から、揮発成分が発生した場合でも、第１の樹脂３の上部は解放であるため、ボイドとして閉じこめられることが無い。
【００４４】
また第１の樹脂３が、速硬性の場合には、すぐに第２の樹脂４をアンダーフィル充填することができる。さらに、流動しない程度に第１の樹脂３をプレキュアしておき、第２の樹脂４と同時に硬化させるようにしてもよい。
【００４５】
接続した半導体装置６と基板１は、洗浄することなく、図３（ｅ）に示すように第２の樹脂４をアンダーフィル充填する。ホットプレートで所定の温度まで昇温し、ディスペンサで半導体装置６の側面から第２の樹脂４を供給するが、この際、毛細管現象により第２の樹脂４を濡れ広がらせて充填する。本発明では、第２の樹脂４を、このように毛細管現象により充填しているため、空気巻き込みによるボイド発生は起こらない。これで本発明による半導体装置の実装構造が完成する。
【００４６】
また、他の方法としては第１の樹脂３は半導体装置側に形成することも可能である。さらにはんだバンプを形成する際に半導体装置表面に第１の樹脂３を塗布しておき、リフローしてボール付けすることも可能である。
【００４７】
次に図７を参照して実装が完了した半導体装置６をリワークする必要性が生じた場合のリワーク方法の一例を示す。
【００４８】
半導体装置６を治具等によりクランプし、ホットプレートやホットジェット等により、はんだ２が溶融するまで加熱し、半導体装置６に引張力、回転力、煽り力、またはそれらの複合力を付加して半導体装置６を基板１から引き剥がすと、図７（ａ）に示すように第１の樹脂３の層から剥離する。
【００４９】
基板１上に残ったはんだ２は、はんだごて１２などを用いて除去し（図７（ｂ））、更に第１の樹脂３の薄膜は、竹へら等で表面を平らにした後、基板表面を傷つけない硬さの回転ブラシ１３により、残渣を除去する（図７（ｃ））。第１の樹脂３の薄膜については、溶剤を用いて膨潤させ、綿棒等で擦り取ったり、加温することで強度を低下させた状態で除去することにより、残渣除去可能となる。最後にパッド７上にはんだ２を再はんだする（図７（ｄ））。再はんだに関しては印刷法や転写法を利用する。
【００５０】
再はんだ後は再度、図３のプロセスを実施すれば半導体装置の再実装が可能となる。
【００５１】
図６は、ＬＳＩ周囲に配列されたＡｌパッド８上に金バンプ５が形成されたＬＳＩを、同一配列位置に金メッキされたＣｕパッド７が形成されたプリント配線板上に実装する場合の工程を示したものである。
【００５２】
この場合の第１の樹脂３はフラックス作用を有した活性樹脂である必要が無く、また、半導体装置６を搭載する際に加熱加圧により金バンプ５と基板１上のパッド７を接続することで、基板１と半導体装置６の電気的接続を行う。他の実装工程及びリワーク工程は図３及び図７で示した例と同様である。
【００５３】
【実施例】
以下実施例を参照して本発明を具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００５４】
実施例１
図３を参照して本発明の第１の実施形態について説明する。尚、実施例においては、第１の樹脂及び第２の樹脂として以下の樹脂を使用したが、本発明はこれらに限定されるものではない。
【００５５】
【表１】
Figure 0004609617
1)試験片を使用した引っ張り接着強度、第１の樹脂のリワーク時の接着強度は、第２の樹脂の１／２以下であった。
【００５６】
まず、図３（ａ）に示すように、予備はんだ２が形成された基板１上にスクリーン印刷法を用いて、第１の樹脂３となる活性樹脂を均一に塗布する。本実施例で使用した基板表面には電極部分を除き、基板表面を保護する目的でソルダーレジスト１１が塗布されている。ソルダーレジストの厚さは２０μｍ（一般的には１０〜３０μｍ程度）。ソルダーレジストの材質は熱硬化性や光硬化性の絶縁樹脂が用いられる。
【００５７】
また、ソルダーレジスト表面は第１の樹脂層との濡れ性が良い必要がある。この理由は、はんだ接続あるいは第１の樹脂を硬化させる際に２００℃〜２３０℃程度の温度にするが、この時に第１の樹脂の粘度が低下するため、表面張力の影響が大きくなり、濡れ性が悪いとソルダーレジスト表面が第１の樹脂をはじいてしまい、第１の樹脂が層として形成されなくなる。濡れ性が悪い場合は、ソルダーレジスト表面にプラズマ処理や紫外線照射処理等を行い、表面改質すると良い。
【００５８】
基板側電極となるソルダーレジスト開口部には、パッド７が配置され、パッド上にははんだ２がプリコートされている。
【００５９】
パッド７の材質は本実施例ではＣｕを用いた。Ｃｕパッドサイズは直径１２０μｍ、厚さは１０μｍである。
【００６０】
パッド７上にはんだ２が塗布されているが、この例では、はんだ２を上面を平坦化している。その理由は次の通りである。
▲１▼ 活性作用を持った第１の樹脂３を塗布した際に、はんだ２上面に第１の樹脂３を安定した薄い膜厚で塗布しやすい。
▲２▼ チップを搭載する際、球面であるバンプ５との位置ズレを起こしにくくし、さらに先端が丸いバンプ５と接触するため、バンプ５とはんだ２間に第１の樹脂３を挟み込みにくい。
【００６１】
本実施例では、平坦化した状態のはんだ２がソルダーレジスト表面から２０μｍ突出している。つまり、はんだ２の突出高さは、（１０μｍ（パッド）＋３０μｍ（はんだ）−２０μｍ（ソルダーレジスト））から２０μｍとなる。
【００６２】
次に図３（ｂ）に示すように、バンプ５が形成された半導体装置６を基板１のパッド７上に位置合わせして所定の荷重をかけて搭載する。半導体装置６に搭載したバンプ５は、高融点はんだを用い、サイズはφ１２０μｍである。
【００６３】
次に図３（ｃ）に示すように、はんだ２を溶融し、第１の樹脂３のフラックス作用で基板１と半導体装置６の電気的接続を行う。
【００６４】
このサンプル（上記）を用いてリフロー炉による接続及びパルスヒートによるマウント時接続は次の条件により行った。
【００６５】
【表２】
Figure 0004609617
【００６６】
接続した半導体装置６と基板１は、洗浄することなく、図３（ｅ）に示すように第２の樹脂４をアンダーフィル充填する。ホットプレートで所定の温度まで昇温し、ディスペンサで半導体装置６の側面から第２の樹脂４を供給するが、この際、毛細管現象により第２の樹脂４を濡れ広がらせて充填する。これで本実施例による半導体装置の実装構造が完成する。
【００６７】
この条件において第１の樹脂の塗布厚を変えたサンプル評価結果を表３に示す。
【００６８】
【表３】
Figure 0004609617
＊１ 温度サイクル条件：−２５℃〜１２５℃
【００６９】
リフロー炉接続の場合、塗布厚５μｍでは接続不良となった。
【００７０】
リフロー炉による接続の場合、はんだ接続部分が第１の樹脂で十分に覆われていないと接続不良となる。
【００７１】
従って第１の樹脂層の厚さは、はんだ２の突出高さが高いほど、第１の樹脂層を厚くしなければ、良好な接続はできない。この理由はリフロー炉によりはんだ接続を行う場合、加圧力はチップ自重のみのため、良好な接続を得るためには活性作用を含んだ第１の樹脂３をはんだ２とバンプ５の接続部分に十分に供給し、酸化膜を完全に除去する必要がある。その為には周辺部の第１の樹脂３がリフロー炉内で加熱された際に低粘度化して電極部に濡れ上がり、これがはんだ２とバンプ５の接続部に達することが必要条件となる。この作用により、はんだ接続に必要な第１の樹脂３の量が得られる。
【００７２】
本評価では、はんだ２の突出高さの１／４である５μｍでは、接続不良となった。
【００７３】
マウント時加熱加圧による接続の場合
この接続方法の場合は、リフロー炉による加熱接続に比較し、加圧効果により接続性が大幅に向上する。従ってリフロー炉による加熱接続の場合に比較し、第１の樹脂層を薄くすることができる。リフロー炉では接続不可であった５μｍでも良好な接続が得られた。
【００７４】
信頼性に関しては、第１樹脂層が５０μｍでは温度サイクル評価において１６０サイクルで接続不良となり、目的とする信頼性が得られなかった。実装後の半導体装置と基板の隙間は１００μｍであった為、第１の樹脂層が１／５以下となる２０μｍ以下で、信頼性が得られた。この理由は第１の樹脂層が薄い方が信頼性の高い第２の樹脂層の割合が多くなるためである。
【００７５】
リワーク性に関しては、評価を実施した５〜２０μｍの範囲で全て基板の再生（再はんだ）が可能であった。
【００７６】
ただし、半導体装置除去後の基板クリーニングは第１の樹脂層３が薄い方が樹脂残渣が少なく作業性が良かった。
【００７７】
実施例２
実施例１では基板１側のパッド７にはんだ２を形成していたが、はんだ２を用いずに基板と半導体装置との接続も可能である。その例を図４に示す。
【００７８】
この構造については、前記の構造において基板側のはんだ２が無く、かつ半導体装置側のバンプ５を共晶はんだにして、リフロー炉を用いた接続評価を行った。
【００７９】
まず、図３（ａ）と同様に、基板１上にスクリーン印刷法にて第１の樹脂３を基板１表面に厚さ５μｍ塗布した（図４（ａ））。この構造の場合、接続部となる基板側パッド７面はソルダーレジスト１１が２０μｍの膜厚であるため、ソルダーレジスト面より約１０μｍ低い位置となる。つまり、基板表面に５μｍの樹脂を塗布した場合、パッド面には、約１５μｍ厚の第１の樹脂が供給された状態となった。その後、前記同様に半導体装置６のパッド８上に形成されたバンプ５と基板１のパッド７とを位置合わせしてマウント（図４（ｂ）、（ｃ））した後、リフロー炉にて加熱接続させたところ、図４（ｄ）に示すように良好な接続が得られた。最後に図４（ｅ）に示すように、前記同様に第２の樹脂４をアンダーフィル充填して、硬化させることにより樹脂封止が完了する。図５に樹脂封止後の電極部の部分拡大図を示す。
【００８０】
実施例３
図２の構造，図６の工程（金バンプ周囲配置）における実施例
基板１表面には電極（パッド７）部分を除き、基板表面を保護する目的でソルダーレジスト１１が塗布されている。ソルダーレジストの厚さは３０μｍである。材質は熱硬化性や光硬化性の絶縁樹脂が用いられる。また、ソルダーレジスト表面は第１の樹脂層との濡れ性が良い必要がある。
【００８１】
基板側電極となるソルダーレジスト開口部には、パッド７が配置されている。パッド７の材質は本実施例ではＣｕのコア材にＡｕまたはＳｎメッキが施されたものをそれぞれ使用した。パッド７の厚さは２０μｍである。
【００８２】
本実施例では使用しなかったが、パッド７のコア材質はＮｉを用いて、同様のメッキ処理を施しても良い。
【００８３】
半導体装置側に搭載したバンプ５は、先端が突起した金バンプを用い、台座厚３０μｍ、突起長さ４０μｍ、全長７０μｍである。
【００８４】
このサンプル（上記）を用いてパルスヒートによる加熱加圧接続を行った。搭載時加熱ピーク温度は３５０℃とした。この条件において第１の樹脂の塗布厚を変えたサンプル評価結果を表４に示す。
【００８５】
【表４】
Figure 0004609617
＊２ 温度サイクル条件：−２５℃〜１２５℃
＊３ ＬＳＩ搭載後、第１の樹脂をキュアさせた後、第２の樹脂を充填。
キュア条件：１５０℃×９０分
【００８６】
この構造における接続では、フラックス作用を必要としないため、接続性は問題なかったが、リワークに関しては第１の樹脂厚さが２μｍの場合、第１の樹脂を十分にキュアさせないと、リワーク時に基板破壊を起こした。
【００８７】
その理由は、第１の樹脂層の上に第２の樹脂層を充填・硬化させるため、第１の樹脂の硬化が不十分な場合、第１，第２の樹脂ともエポキシ系の樹脂を用いたため、樹脂界面は両方の樹脂が混入し物性が変化する場合がある。この場合、第１の樹脂層が薄いと第１の樹脂層全てが物性変化した層となり、本来第１の樹脂に付与されているはずのリワーク性が得られなくなる。
【００８８】
また、ＬＳＩ除去後の電極部は、Ａｕ／Ａｕについては溶融が確認されなかったため、リワーク性は良かったが、接続に関してはマウント後に接続部周囲に付着した第１の樹脂が接続を保護する役目を果たしていることが推定される為、所定の樹脂量が必要と思われる。
【００８９】
Ａｕ／ＳｎについてはＳｎが溶融した跡が確認され、チップ除去性もＡｕ／Ａｕより強い力を要したが、基板再生は可能であった。ただしこの場合、接続については第１の樹脂に依存する必要が無いため、第１の樹脂層厚をさらに薄くできる可能性がある。
【００９０】
実施例４
上記の実施例ではいずれも基板側に第１の樹脂３を形成していたが、本実施例では半導体装置側に第１の樹脂層を形成する場合を説明する。特に、半導体装置に設けるバンプをはんだバンプとする場合、はんだバンプ形成前にフラックス性を有する第１の樹脂層を形成することで、はんだバンプ形成時にフラックスが不要となり、フラックス残渣による信頼性への悪影響を防止することもできる。ここでは、はんだバンプ形成前に第１の樹脂層を形成し、樹脂封止完了までの工程を図８の工程断面図を参照して説明する。
【００９１】
まず、図８（ａ）に示すように、半導体装置６のパッド８形成面全面に前記同様に第１の樹脂３をスクリーン印刷にて塗布する。この時、第１の樹脂層はパッド８を覆う厚さとすればよいが、十分なフラックス性を得るためには、前記したように５μｍ以上の厚さに形成するのが好ましい。
【００９２】
次に、図８（ｂ）に示すようにはんだボール１４をはんだボール吸着ヘッド１５で保持し、位置合わせを行い、半導体装置６のパッド８上に転写する。その後、リフローを行いはんだバンプ５を形成する（図８（ｃ））。尚、リフローの際に第１の樹脂の硬化を進めるようにしても良い。
【００９３】
以降、実施例１と同様に基板１に搭載して基板１と半導体装置６の電気的接続を行い（図８（ｄ））、第２の樹脂４を封入して樹脂封止を完了する。尚、ここでは、基板１側にも第１の樹脂３の層を形成して説明しているが、バンプ５上、はんだ２上、あるいははんだ２をプリコートせずにパッド７上にのみ第１の樹脂を塗布して電気的接続を行うことも可能である。また、第１の樹脂に代えてフラックス性を有する活性樹脂（所定条件において機械的強度は変化しない）を同様にバンプ５上、はんだ２上、あるいははんだ２をプリコートせずにパッド７上に塗布して電気的接続を行うことも可能である。第１の樹脂層を基板と半導体装置の両面に形成する場合には、基板と半導体装置との間隙に対して総計で１／２未満となるように形成することで第２の樹脂の層厚が１／２より厚くなることから信頼性も確保できる。また、基板側にも第１の樹脂層を形成し、リワークの際に基板側の第１の樹脂層で分離を行う場合、半導体装置側への第１の樹脂層の形成は、フラックス性の必要なパンプ形成部を被覆し得るように形成すれば良く、必ずしも半導体装置全面に形成する必要はない。本実施例においても、第２の樹脂の封入前に第１の樹脂を硬化させておくことが望ましい。
【００９４】
本発明のフリップチップ実装構造における他の実装方法を以下に示す。
【００９５】
実施例５
図９（ａ）〜（ｅ）を参照して、エリアに配列されたＣｕパッド８上に高融点バンプ５が形成された半導体装置６を、同一配列位置にＣｕパッド７を形成し、且つパッド７上に共晶はんだ２が予備はんだとして形成されたプリント配線基板１上に実装する場合の実施例について説明する。
【００９６】
図９（ａ）は、バンプ５が形成された状態にある半導体装置６を示している。
この半導体装置６のバンプ形成表面には、印刷法を用いて、上記実施例で使用した第２の樹脂４を均一に塗布する。この場合、塗布厚さは、バンプ高さの１／２以上の厚さが望ましく、バンプ全面を覆っていても良い。第２の樹脂４を塗布する際の半導体装置は、ダイシングが完了した状態でも良いが、ウエハ状態、あるいは複数個の半導体装置がつながったダイシング未完了の状態でも良い。ダイシング未完了の状態の場合は、半導体装置６を基板１に搭載するまでに、ダイシングを完了させればよい。
【００９７】
また、第２の樹脂４の塗布方法は、上記の印刷法に限定されるものではなく、例えば、ウエハ状態で塗布する場合は、スピンコート法等も可能であり、ダイシング完了状態で塗布する場合は、半導体装置６に第２の樹脂４を滴下後、加熱することで樹脂粘度を低下させ、樹脂の濡れ広がりを利用しても良い。また、半導体装置６を基板１に搭載する前に第２の樹脂が塗布できるため、更にボイドが発生し難くなり、信頼性の高い樹脂層が形成できる。
【００９８】
図９（ｂ）は、第２の樹脂４を塗布後、所定の温度に加熱して第２の樹脂４の硬化が完了した状態を示している。
【００９９】
次に図９（ｃ）に示すように、第２の樹脂４の付着したバンプ５の先端部分を研磨し、バンプ５の金属表面を露出させる。このとき、バンプ５の先端部の研磨量は、初期のバンプ５の高さの１／２以下が望ましい。研磨完了後のバンプ５の先端部は、図９（ｃ）に示したように第２の樹脂４の表面から突出した状態であっても、また、第２の樹脂４の表面と同じ高さまで研磨されて、平面になっていても良い。
【０１００】
研磨方法は、特に限定されるものではなく、従来公知の機械研磨方法などが適用できる。研磨後は、研磨面を清浄化して研磨くずなどは除去しておく。
【０１０１】
次に図９（ｄ）に示すように、前記の実施例と同様に第１の樹脂３が塗布された基板１のパッド７上に、マウンタ装置等により半導体装置６を位置合わせして所定の荷重をかけて搭載する。この後、加熱してはんだ２を溶融させ、第１の樹脂３のフラックス作用で基板１と半導体装置６とを電気的に接続する。半導体装置６と基板１との電気的接続方法としては、半導体装置６を基板１上に搭載後、リフロー炉を通して加熱接続する方法や、マウンタ装置の加熱加圧機能により搭載と同時に接続する方法もある。また、搭載時に熱に加えて振動させることで接続する方法を適用すれば、第１の樹脂３にフラックス作用を添加する必要がなくなる。
【０１０２】
半導体装置６と基板１の電気的接続後、第１の樹脂３を所定の温度に昇温された炉内で硬化させるが、第１の樹脂３の硬化特性によっては、リフロー又は搭載時の加熱により搭載と同時に行うこともできる。搭載時にリフローする場合は、基板１上に第１の樹脂３を塗布する代わりに、予め所定の厚さ及び大きさに加工された第１の樹脂３からなるシート材を用いることも可能である。
【０１０３】
以上のように、この半導体装置の実装方法により、リワーク性と接続信頼性の両立が容易となる２層樹脂構造の半導体実装構造体が完成する。また、この方法によれば、ウエハ状態での第２の樹脂の塗布が可能であり、そのため、作業性の効率が改善され、更に、第１の樹脂と第２の樹脂の塗布が別工程で並列に実施できるため、歩留まりも改善されるという効果も奏する。
【０１０４】
上記の例では、基板１上のパッド７上に予備はんだが形成された場合について説明しているが、本発明はこれに限定されるものではなく、予備はんだの形成されていない場合にも適用できるものであり、その場合、バンプ５が溶融して半導体装置６と基板１との電気的接続が達成される。その態様を示したものが図１０である。実装方法は図９と同様である。
【０１０５】
また、上記の例では、半導体装置のバンプ形成面は第２の樹脂のみで覆われている場合を示したが、前記図８に示したように、はんだバンプ形成前にフラックス作用を有する第１の樹脂３を塗布してバンプ形成した後、第２の樹脂を塗布するようにしても良い。その場合、半導体装置６側に塗布する第１の樹脂３は、パッド８上にのみ塗布して、フラックス性のみを発現させる構成であっても、基板１側に形成される第１の樹脂３により、リワーク性は十分に確保される。
【０１０６】
【発明の効果】
第１の効果は、半導体装置のリワークが容易に行えることである。
その理由は、選択的に第１の樹脂層から半導体装置を除去することが可能となり、且つ基板に残留する樹脂が少なくなる為、チップ除去後の基板クリーニングが容易になるからである。
【０１０７】
第２の効果は、リワーク性と接続信頼性の両立が容易になることである。
その理由は、第１の樹脂層にリワーク性を考慮した樹脂を使用することで、樹脂封止層の大部分を占める第２の樹脂にはリワーク性を考慮することなく接続信頼性に重点をおいた樹脂の選択が行えるためである。
【０１０８】
また、はんだ接続において、第１の樹脂にフラックス性を有する活性樹脂を用いた場合は、従来のフラックスを用いた実装方法に比較し、フラックス洗浄工程を簡略化でき、設備投資の軽減およびパッケージ組立コストを低減できる。さらに洗浄不良によって生じるフラックス残渣に起因する信頼性への悪影響を防止することができる。
【０１０９】
また、半導体装置を配線基板に搭載する前に、第２の樹脂をバンプ形成された半導体装置に塗布形成する方法では、第２の樹脂を半導体装置のバンプ形成面に均一に塗布して硬化させることで、安定した厚さの第２の樹脂層が形成可能となり、更にバンプ先端を研磨して均一化することで、バンプ高さのバラツキを防止すると同時に、バンプ先端に付着した第２の樹脂を除去できるため、搭載時に安定した接続が可能となる。また、第１の樹脂は、実装時に必然的に第２の樹脂層と基板間の均一な隙間に形成されることになるため、安定且つ確実にリワーク性と接続信頼性の両立が容易な積層樹脂構造が実現できる。更に、半導体装置搭載前に均一な第２の樹脂が形成されるため、バンプによる表面の凹凸が極めて少なく、従って、搭載時にバンプ凹凸により空隙が取り残されて発生するボイドを防止することができる。
【図面の簡単な説明】
【図１】電極がエリア配列された半導体装置において、はんだ接続を用いた場合の本発明の実装構造体を示す断面図であり、同図（ｂ）は同図（ａ）の電極部分の部分拡大図である。
【図２】電極がＬＳＩ周囲に配列された半導体装置において、金バンプ接続を用いた場合の本発明の実装構造体を示す断面図であり、同図（ｂ）は同図（ａ）の電極部分の部分拡大図である。
【図３】電極がエリア配列された半導体装置において、はんだ接続を用いた場合の本発明の実装方法を示す工程図であり、各工程の右側にはそれぞれの工程の電極部の部分拡大図を示している。
【図４】基板側に予めはんだを塗布せず、半導体装置に設置されるバンプに共晶はんだを用いた場合の工程断面図を示す。
【図５】図４（ｅ）の電極部分の部分拡大図である。
【図６】電極が半導体装置（ＬＳＩ）周囲に配列された半導体装置において、金バンプを用いた場合の本発明の実装方法を示す工程図である。
【図７】電極がエリア配列された半導体装置において、はんだ接続を用いた場合のリワーク方法を示す工程図である。
【図８】半導体装置側に第１の樹脂を形成してはんだボール形成を行う工程を含む実装工程を説明する工程断面図である。
【図９】本発明の更に別の実施形態になる実装方法の工程断面図である。
【図１０】基板側に予備はんだがない場合の図９に対応する実装方法を示す工程断面図である。
【図１１】電極がエリア配列された半導体装置において、従来のフラックスによるはんだ接続を行った場合の実装方法を示す従来工程図である。
【図１２】電極がエリア配列された半導体装置において、活性樹脂よるはんだ接続を行った場合の実装方法を示す従来工程図である。
【符号の説明】
１ 基板
２ はんだ
３ 第１の樹脂
４ 第２の樹脂
４’ アンダーフィル樹脂
５ バンプ
６ 半導体装置
７ パッド（基板）
８ パッド（半導体装置）
９ フラックス
１０ 活性樹脂
１１ ソルダーレジスト
１２ はんだごて
１３ 回転ブラシ
１４ はんだボール

Claims (19)

  1. 半導体装置の電極と配線基板の電極がバンプを介して電気的に接続されて成り、前記半導体装置と前記配線基板との間隙に所定条件下に機械的強度が低下してリワーク可能となる第１の熱硬化性樹脂と、前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能であり、且つ前記所定条件下における機械的強度が前記第１の熱硬化性樹脂より優れる第２の熱硬化性樹脂とが積層されて形成されて成り、且つ、前記第１の熱硬化性樹脂は、前記半導体装置と前記配線基板の少なくとも一方の表面に、前記間隙に対して総計で１／２未満の厚さに形成されていることを特徴とする半導体装置実装構造体。
  2. 第１の熱硬化性樹脂層は高温条件下で機械的強度が低下することを特徴とする請求項１に記載の半導体装置実装構造体。
  3. バンプがはんだバンプであり、第１の熱硬化性樹脂ははんだ酸化膜除去作用を有する樹脂からなることを特徴とする請求項１または請求項２に記載の半導体装置実装構造体。
  4. 半導体装置は、ベアチップまたははんだバンプが形成されたチップサイズパッケージであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置実装構造体。
  5. 配線基板表面の半導体装置が搭載される面およびバンプ形成された半導体装置表面の少なくとも一方に所定の条件下で機械的強度が低下してリワーク可能となる第１の熱硬化性樹脂を前記半導体装置を配線基板に実装した際に形成される間隙に対して総計で１／２未満の厚さであって、樹脂封止される領域以上の面積に塗布し、次いでバンプを形成した半導体装置を搭載して半導体装置の電極と配線基板の電極をバンプを介して電気的に接続し、次いで少なくとも一方に第１の熱硬化性樹脂が塗布された半導体装置と配線基板との間隙に前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能な第２の熱硬化性樹脂を充填し、しかる後に樹脂を硬化させることを特徴とする半導体装置の実装方法。
  6. 半導体装置の電極と配線基板の電極をバンプを介して電気的に接続するとともに第１の熱硬化性樹脂の硬化を進めることを特徴とする請求項５に記載の半導体装置の実装方法。
  7. 第２の熱硬化性樹脂を充填する前に第１の熱硬化性樹脂を硬化させることを特徴とする請求項５に記載の半導体装置の実装方法。
  8. バンプがはんだバンプであり、第１の熱硬化性樹脂ははんだ酸化膜除去作用を有する樹脂からなり、半導体装置を搭載後加熱し、半導体装置の電極と配線基板の電極をはんだ接合により電気的に接続することを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の実装方法。
  9. バンプがはんだバンプであり、半導体装置を搭載するとともに振動を加えながら加熱し、半導体装置の電極と配線基板の電極をはんだ接合により電気的に接続することを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の実装方法。
  10. バンプがはんだバンプであり、半導体装置を搭載するとともに加熱加圧し、前記バンプと配線基板の電極をはんだ接合により電気的に接続させることを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の実装方法。
  11. 配線基板の表面に第１の熱硬化性樹脂が塗布され、且つ半導体装置のバンプの少なくともバンプ先端部に第１の熱硬化性樹脂または第１の熱硬化性樹脂とは別のはんだ酸化膜除去作用を有する樹脂を塗布して搭載することを特徴とする請求項５乃至１０のいずれか１項に記載の半導体装置の実装方法。
  12. バンプは少なくとも表面が金を含む金属からなり、半導体装置を搭載するとともに加熱加圧または振動を加え、前記バンプと配線基板の電極を電気的に接続させることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の実装方法。
  13. 半導体装置の電極と配線基板の電極がバンプを介して電気的に接続されてなり、前記半導体装置と前記配線基板との隙間が樹脂封止されてなる半導体装置の実装方法において、バンプが形成された半導体装置表面に少なくともバンプ高さの１／２以上の厚さに塗布された前記半導体装置と前記配線基板との熱膨張係数の違いによる応力を緩和可能な第２の熱硬化性樹脂を硬化させた後、前記バンプの少なくとも先端部分に付着する前記第２の熱硬化性樹脂を削り取り、バンプ材質を露出させる工程と、所定の条件で機械的強度が低下する第１の熱硬化性樹脂を前記配線基板に塗布する工程と、前記半導体装置のバンプと前記配線基板の電極を位置合わせした後搭載し加熱して前記半導体装置と前記配線基板の電極を電気的に接続する工程と第１の熱硬化性樹脂を硬化させる工程を含むことを特徴とする半導体装置の実装方法。
  14. 前記第１の熱硬化性樹脂は高温条件下で機械的強度が低下することを特徴とする請求項１３に記載の半導体装置の実装方法。
  15. 前記バンプははんだからなり、前記第１の熱硬化性樹脂ははんだ酸化膜除去作用を有する樹脂からなることを特徴とする請求項１３または１４に記載の半導体装置の実装方法。
  16. 前記半導体装置は、バンプが形成されたベアチップまたはチップサイズパッケージであることをことを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置の実装方法。
  17. 半導体装置の電極と配線基板の電極をバンプを介して電気的に接続するとともに、前記第１の熱硬化性樹脂の硬化を進めるまたは完全に硬化させることを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体装置の実装方法。
  18. 半導体装置を搭載するとともに加熱加圧し、前記バンプと配線基板の電極を金属接合により電気的に接続させることを特徴とする請求項１３乃至１７のいずれか１項に記載の半導体装置の実装方法。
  19. 半導体装置を搭載するとともに振動を加えながら加熱し、半導体装置の電極と配線基板の電極を金属接合により電気的に接続することを特徴とする請求項１３乃至１８のいずれか１項に記載の半導体装置の実装方法。
JP2001192940A 2000-08-01 2001-06-26 半導体装置の実装方法及び実装構造体 Expired - Lifetime JP4609617B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001192940A JP4609617B2 (ja) 2000-08-01 2001-06-26 半導体装置の実装方法及び実装構造体
TW090118711A TW516138B (en) 2000-08-01 2001-07-31 Packaging method and packaging structure of semiconductor devices
US09/918,479 US6590287B2 (en) 2000-08-01 2001-08-01 Packaging method and packaging structures of semiconductor devices

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-232977 2000-08-01
JP2000232977 2000-08-01
JP2001192940A JP4609617B2 (ja) 2000-08-01 2001-06-26 半導体装置の実装方法及び実装構造体

Publications (2)

Publication Number Publication Date
JP2002118209A JP2002118209A (ja) 2002-04-19
JP4609617B2 true JP4609617B2 (ja) 2011-01-12

Family

ID=26597153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001192940A Expired - Lifetime JP4609617B2 (ja) 2000-08-01 2001-06-26 半導体装置の実装方法及び実装構造体

Country Status (3)

Country Link
US (1) US6590287B2 (ja)
JP (1) JP4609617B2 (ja)
TW (1) TW516138B (ja)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707149B2 (en) * 2000-09-29 2004-03-16 Tessera, Inc. Low cost and compliant microelectronic packages for high i/o and fine pitch
JP3875077B2 (ja) * 2001-11-16 2007-01-31 富士通株式会社 電子デバイス及びデバイス接続方法
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
WO2003079407A2 (en) * 2002-03-12 2003-09-25 Fairchild Semiconductor Corporation Wafer-level coated copper stud bumps
US20040000704A1 (en) * 2002-07-01 2004-01-01 George Tsao Process for grid array assembly and electronic device made thereby
JP4120324B2 (ja) * 2002-09-12 2008-07-16 沖電気工業株式会社 ボール電極形成方法
US6786391B2 (en) * 2002-10-16 2004-09-07 Kac Holdings, Inc. Method of controlling solder deposition utilizing two fluxes and preform
US7132756B2 (en) * 2002-10-30 2006-11-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
US20040109586A1 (en) * 2002-12-04 2004-06-10 Scott Samson Shadowed image particle profiling and evaluation recorder
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
JP4170137B2 (ja) * 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
JP4263953B2 (ja) * 2003-06-23 2009-05-13 三洋電機株式会社 半導体装置及びその製造方法
JP4413543B2 (ja) * 2003-07-03 2010-02-10 パナソニック株式会社 電子部品用接着剤および電子部品実装方法
US20050082670A1 (en) * 2003-09-11 2005-04-21 Nordson Corporation Method for preapplying a viscous material to strengthen solder connections in microelectronic packaging and microelectronic packages formed thereby
US6930367B2 (en) * 2003-10-31 2005-08-16 Robert Bosch Gmbh Anti-stiction technique for thin film and wafer-bonded encapsulated microelectromechanical systems
US7098540B1 (en) * 2003-12-04 2006-08-29 National Semiconductor Corporation Electrical interconnect with minimal parasitic capacitance
WO2005093817A1 (ja) * 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
JP2006140432A (ja) * 2004-10-15 2006-06-01 Nippon Steel Corp ウェハレベルパッケージの製造方法
JP2006265484A (ja) * 2005-03-25 2006-10-05 Fujitsu Ltd 接着性樹脂組成物及び電子装置
US20070051774A1 (en) * 2005-09-06 2007-03-08 Stipp John N Method of controlling solder deposition on heat spreader used for semiconductor package
JP2007103462A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd 端子パッドと半田の接合構造、当該接合構造を有する半導体装置、およびその半導体装置の製造方法
JP4720438B2 (ja) * 2005-11-01 2011-07-13 日本電気株式会社 フリップチップ接続方法
JP4790439B2 (ja) * 2006-02-09 2011-10-12 富士通株式会社 電極、電子部品及び基板
JP4747865B2 (ja) * 2006-02-09 2011-08-17 住友ベークライト株式会社 半導体装置、及び半導体装置の製造方法
JP4757070B2 (ja) * 2006-03-27 2011-08-24 富士通株式会社 半田付け用フラックス及び半導体素子の接合方法
CN101432861B (zh) * 2006-04-27 2011-02-09 松下电器产业株式会社 连接构造体及其制造方法
JP4865406B2 (ja) * 2006-05-29 2012-02-01 パナソニック株式会社 半導体素子実装構造体
JP2007335741A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置およびその製造方法
JP4939861B2 (ja) * 2006-07-14 2012-05-30 パナソニック株式会社 回路基板および携帯端末
DE102006037538B4 (de) * 2006-08-10 2016-03-10 Infineon Technologies Ag Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
JP5101097B2 (ja) * 2006-12-14 2012-12-19 株式会社リコー 多層配線の作製方法及び多層配線並びに薄膜トランジスタ、アクティブマトリックス駆動回路及びフラットパネルディスプレイ
FR2913145B1 (fr) * 2007-02-22 2009-05-15 Stmicroelectronics Crolles Sas Assemblage de deux parties de circuit electronique integre
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
US20100052163A1 (en) * 2007-04-27 2010-03-04 Nec Corporation Semiconductor device, method of manufacturing same and method of repairing same
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
KR100924554B1 (ko) * 2007-11-30 2009-11-02 주식회사 하이닉스반도체 플립 칩 패키지 및 이의 제조 방법
US20090179327A1 (en) * 2008-01-15 2009-07-16 Huang Chung-Er Packaging structure, method for manufacturing the same, and method for using the same
US8581403B2 (en) * 2008-01-30 2013-11-12 Nec Corporation Electronic component mounting structure, electronic component mounting method, and electronic component mounting board
KR20100120294A (ko) * 2008-02-29 2010-11-15 스미토모 베이클리트 컴퍼니 리미티드 납땜의 접속 방법, 전자기기 및 그 제조 방법
WO2010050185A1 (ja) 2008-10-27 2010-05-06 パナソニック株式会社 半導体の実装構造体およびその製造方法
WO2010070806A1 (ja) 2008-12-16 2010-06-24 パナソニック株式会社 半導体装置とフリップチップ実装方法およびフリップチップ実装装置
JP5098997B2 (ja) * 2008-12-22 2012-12-12 富士通株式会社 半導体装置とそのリペア方法、及び半導体装置の製造方法
TWI455263B (zh) * 2009-02-16 2014-10-01 Ind Tech Res Inst 晶片封裝結構及晶片封裝方法
US8371497B2 (en) * 2009-06-11 2013-02-12 Qualcomm Incorporated Method for manufacturing tight pitch, flip chip integrated circuit packages
JP2011071234A (ja) * 2009-09-24 2011-04-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011077307A (ja) * 2009-09-30 2011-04-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2011211072A (ja) * 2010-03-30 2011-10-20 Fujitsu Ltd プリント配線板およびプリント配線板の作製方法
JP5418367B2 (ja) * 2010-03-30 2014-02-19 富士通株式会社 プリント配線板ユニットおよび電子機器
JP5807221B2 (ja) 2010-06-28 2015-11-10 アユミ工業株式会社 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム
CN103460815B (zh) * 2011-04-04 2017-06-23 松下知识产权经营株式会社 安装结构体及其制造方法
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
JP2013211382A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd プリント基板及びその製造方法
KR101975076B1 (ko) * 2012-05-10 2019-05-03 파나소닉 아이피 매니지먼트 가부시키가이샤 실장 구조체와 그 제조 방법
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
US8823168B2 (en) * 2012-08-31 2014-09-02 Texas Instruments Incorporated Die underfill structure and method
US9412723B2 (en) * 2013-03-14 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structures and methods for forming the same
JP6197319B2 (ja) * 2013-03-21 2017-09-20 富士通株式会社 半導体素子の実装方法
CN106134300A (zh) * 2014-03-14 2016-11-16 铟泰公司 用可辐射固化的或可热固化的助焊剂在基底上形成焊料凸点的方法和组合物
WO2016016916A1 (ja) * 2014-07-29 2016-02-04 パナソニックＩｐマネジメント株式会社 半導体部品とそれを用いた半導体実装品、半導体実装品の製造方法
JP6184388B2 (ja) * 2014-10-07 2017-08-23 三菱電機株式会社 電動機、空気調和機、および電動機の製造方法
JP6447155B2 (ja) * 2015-01-16 2019-01-09 富士通株式会社 電子装置及び電子装置の製造方法
JP6124032B2 (ja) * 2015-08-04 2017-05-10 パナソニックＩｐマネジメント株式会社 実装構造体と実装構造体の製造方法
JP6042956B1 (ja) * 2015-09-30 2016-12-14 オリジン電気株式会社 半田付け製品の製造方法
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10160066B2 (en) * 2016-11-01 2018-12-25 GM Global Technology Operations LLC Methods and systems for reinforced adhesive bonding using solder elements and flux
CN110168723B (zh) 2017-08-02 2024-01-30 首尔半导体株式会社 显示装置、显示装置用基板以及显示装置的维修方法
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination
JP6489274B1 (ja) * 2018-08-10 2019-03-27 千住金属工業株式会社 フラックス組成物、はんだペースト、はんだ接合部及びはんだ接合方法
JP7170551B2 (ja) * 2019-01-30 2022-11-14 浜松ホトニクス株式会社 分光器
JP7186104B2 (ja) 2019-01-30 2022-12-08 浜松ホトニクス株式会社 分光器、及び分光器の製造方法
CN115528161A (zh) * 2022-10-26 2022-12-27 上海天马微电子有限公司 显示面板的制作方法、显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189652A (ja) * 1996-12-25 1998-07-21 Hitachi Ltd 半導体装置
WO1999004430A1 (en) * 1997-07-21 1999-01-28 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
JP2000144070A (ja) * 1998-11-05 2000-05-26 Nitto Denko Corp シート状接着剤組成物およびそれを用いた電子部品装置ならびにそのリペアー方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006792A (en) * 1989-03-30 1991-04-09 Texas Instruments Incorporated Flip-chip test socket adaptor and method
JP2564728B2 (ja) 1991-02-28 1996-12-18 株式会社半導体エネルギー研究所 半導体集積回路チップの実装方法
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
JPH10107095A (ja) 1996-10-01 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置の実装構造とリペア方法
JP2924830B2 (ja) 1996-11-15 1999-07-26 日本電気株式会社 半導体装置及びその製造方法
JP3613367B2 (ja) * 1997-01-17 2005-01-26 ヘンケル コーポレイション 熱硬化性樹脂組成物
JPH10270833A (ja) 1997-03-27 1998-10-09 Sharp Corp 半導体装置の実装構造
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6399426B1 (en) * 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
EP1194953A4 (en) * 1999-06-17 2002-09-04 Loctite Corp COMPOSITION WITH DEGRADATION ADJUSTABLE, BASED ON EPOXY OR CARBOCYCLIC RESIN OF HETEROATOMA AND BASED ON CURING AGENT

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189652A (ja) * 1996-12-25 1998-07-21 Hitachi Ltd 半導体装置
WO1999004430A1 (en) * 1997-07-21 1999-01-28 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
JP2000144070A (ja) * 1998-11-05 2000-05-26 Nitto Denko Corp シート状接着剤組成物およびそれを用いた電子部品装置ならびにそのリペアー方法

Also Published As

Publication number Publication date
US20020033525A1 (en) 2002-03-21
JP2002118209A (ja) 2002-04-19
TW516138B (en) 2003-01-01
US6590287B2 (en) 2003-07-08

Similar Documents

Publication Publication Date Title
JP4609617B2 (ja) 半導体装置の実装方法及び実装構造体
JP4605155B2 (ja) 半導体装置及びその製造方法
KR100559914B1 (ko) Ｚ축 전기적 접속을 형성하기 위한 방법 및 장치
JP5510795B2 (ja) 電子部品の実装構造、電子部品の実装方法、並びに電子部品実装用基板
JP2662190B2 (ja) 電子素子アセンブリおよび再加工方法
US6821878B2 (en) Area-array device assembly with pre-applied underfill layers on printed wiring board
US6774497B1 (en) Flip-chip assembly with thin underfill and thick solder mask
US6981317B1 (en) Method and device for mounting electronic component on circuit board
JP2861965B2 (ja) 突起電極の形成方法
JP3450236B2 (ja) 半導体装置及びその製造方法
JP2000058709A (ja) 突起電極構造および突起電極形成方法
KR20030067590A (ko) 반도체소자와 그 제조방법 및 반도체장치와 그 제조방법
KR20090052300A (ko) 전자 부품 실장용 접착제 및 전자 부품 실장 구조체
JP3326382B2 (ja) 半導体装置の製造方法
KR100801945B1 (ko) 플립칩 접착을 위한 선-언더필드된 땜납 범프형 웨이퍼의 용매를 이용한 연마
JP4626839B2 (ja) 半導体装置の実装方法
JP2004179552A (ja) 半導体装置の実装構造、実装方法およびリワーク方法
JP2001332583A (ja) 半導体チップの実装方法
JP2001284382A (ja) はんだバンプ形成方法、フリップチップ実装方法及び実装構造体
JP2002334906A (ja) フリップチップの実装方法
JP2003142529A (ja) 接着フィルム、それを用いた半導体パッケージまたは半導体装置、および半導体パッケージまたは半導体装置の製造方法
JP2003100810A (ja) 半導体装置とその製造方法
JP4083601B2 (ja) 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
JP2001044606A (ja) 半導体パッケージの実装構造体およびその実装方法並びにそのリワーク方法
WO2009151108A1 (ja) 実装基板、及び基板、並びにそれらの製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20041207

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20041207

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100915

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100928

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4609617

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term