JP4609041B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

近年、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の電子機器には、ＬＳＩ等の集積回路が搭載され、電子機器の小型化、高機能化等が図られている。そして、ＬＳＩ等の集積回路は、電界効果トランジスタ、キャパシタ、抵抗等が半導体基板上に集積及び積層されることにより構成されている。また、集積回路に集積される半導体素子の隣接間においては、半導体素子間を電気的に絶縁するために、絶縁物質からなる素子分離膜が形成される。
以下に、従来の素子分離膜の形成方法について簡単に説明する。まず、シリコン基板上にシリコン酸化膜及びシリコン窒化膜をこの順に堆積させる。次に、シリコン窒化膜上にフォトレジストを塗布する。そして、素子分離膜に対応する領域に開口部を有するマスクを用いて、フォトレジストにフォトリソグラフィー処理を施す。次に、素子分離膜に対応するパターンが形成されたフォトレジストをマスクとして、シリコン窒化膜、この下層に形成されるシリコン酸化膜、ｎ型シリコン基板をＲＩＥ（Reactive Ion Etching）法によりエッチング処理を施す。次に、エッチング処理により、ｎ型シリコン基板に浅い溝（トレンチ）が形成される。そして、フォトレジストを剥離した後、ｎ型シリコン基板の凹部に埋め込むようにシリコン酸化膜等の絶縁層を全面に堆積する。次に、この絶縁層をＣＭＰ（Chemical MechanicalPolishing）によりシリコン窒化膜の上面まで研磨して、平坦化する。その後、上記シリコン窒化膜等を除去することにより、ＳＴＩ（Shallow Trench Isolation）の素子分離膜を形成する。エッチング液としては、下層にあるシリコン酸化膜を残して、上層にあるシリコン窒化膜のみを除去したいため、この要件を満たす選択比を有する加熱燐酸液が使用される。このように、従来の素子分離膜の形成工程においては、シリコン窒化膜を除去する際には、エッチング液として燐酸が使用されていた（例えば、特許文献１参照）。
特開平９−４５６６０号公報 In recent years, electronic devices such as mobile phones, notebook personal computers, and PDAs (Personal data assistance) are equipped with integrated circuits such as LSIs, and the electronic devices have been downsized and highly functional. An integrated circuit such as an LSI is configured by integrating and stacking field effect transistors, capacitors, resistors, and the like on a semiconductor substrate. An element isolation film made of an insulating material is formed between adjacent semiconductor elements integrated in an integrated circuit in order to electrically insulate the semiconductor elements.
Hereinafter, a conventional method of forming an element isolation film will be briefly described. First, a silicon oxide film and a silicon nitride film are deposited in this order on a silicon substrate. Next, a photoresist is applied on the silicon nitride film. Then, the photoresist is subjected to photolithography using a mask having an opening in a region corresponding to the element isolation film. Next, using a photoresist having a pattern corresponding to the element isolation film as a mask, the silicon nitride film, the silicon oxide film formed under the silicon nitride film, and the n-type silicon substrate are etched by the RIE (Reactive Ion Etching) method. Apply. Next, a shallow groove (trench) is formed in the n-type silicon substrate by etching. Then, after removing the photoresist, an insulating layer such as a silicon oxide film is deposited on the entire surface so as to be embedded in the recess of the n-type silicon substrate. Next, this insulating layer is polished and planarized by CMP (Chemical Mechanical Polishing) to the upper surface of the silicon nitride film. Thereafter, an element isolation film of STI (Shallow Trench Isolation) is formed by removing the silicon nitride film and the like. As the etching solution, it is desired to remove only the upper silicon nitride film while leaving the lower silicon oxide film, and a heated phosphoric acid solution having a selection ratio that satisfies this requirement is used. As described above, in the conventional process for forming an isolation film, phosphoric acid is used as an etchant when removing the silicon nitride film (see, for example, Patent Document 1).
JP-A-9-45660

しかしながら、エッチング液として燐酸を使用する場合には、以下のような問題があった。例えば、燐酸は、半導体装置の形成工程において、素子分離膜形成工程のエッチング処理の際にしか使用されない。従って、この燐酸を使用するために、専用の装置を用意しなければならなかった。さらに、この装置を使用した場合、燐酸は、高温度において使用するため、高いエネルギーを必要とした。このように、エッチング液として燐酸を用いた場合、専用の装置を用意するためのコストがかかるだけでなく、消費電力の観点からもコスト高になってしまうという問題があった。   However, when phosphoric acid is used as an etching solution, there are the following problems. For example, phosphoric acid is used only during the etching process in the element isolation film forming process in the semiconductor device forming process. Therefore, in order to use this phosphoric acid, a dedicated device had to be prepared. Further, when this apparatus is used, phosphoric acid is used at a high temperature, and thus requires high energy. As described above, when phosphoric acid is used as an etching solution, there is a problem that not only the cost for preparing a dedicated device is required, but also the cost is increased from the viewpoint of power consumption.

本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置における素子分離膜形成のエッチング処理において、エッチング液として燐酸を使用せずに、低コストで半導体装置の製造方法を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device at low cost without using phosphoric acid as an etchant in an etching process for forming an isolation film in a semiconductor device. It is to provide.

本発明は、上記課題を解決するために、基板上に第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、前記凹部を含む前記第２絶縁層上に撥液性を有する第３絶縁層を形成する第３絶縁層形成工程と、前記第３絶縁層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記第３絶縁層上を平坦化する平坦化工程と、ウェットエッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、を有することを特徴とする。   In order to solve the above problems, the present invention provides a first insulating layer forming step for forming a first insulating layer on a substrate and a second insulating layer forming step for forming a second insulating layer on the first insulating layer. A step of forming a recess by removing a part of the substrate, the first insulating layer and the second insulating layer, and a third having liquid repellency on the second insulating layer including the recess. A third insulating layer forming step of forming an insulating layer; removing a part of the third insulating layer to expose the second insulating layer; and planarizing the second insulating layer and the third insulating layer. It has a planarization process and the 2nd insulating layer removal process of removing the said 2nd insulating layer by wet etching process, It is characterized by the above-mentioned.

この構成によれば、第３絶縁層は撥液性を有している。従って、例えば、第３絶縁層をエッチング処理する場合には、エッチング液を弾き、エッチング液に対して耐性を有することになる。そのため、例えば第２絶縁層を一般的な絶縁性を有する物質から構成した場合、第２絶縁層のエッチング速度は、第３絶縁層等のエッチング速度よりも速くなり、選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）が１以上になる。これにより、エッチングの際に第３絶縁層を残して、第２絶縁層のみを選択的に除去することができる。よって、本発明によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができる。つまり、エッチング選択比が１以上となるようなエッチング液であれば、燐酸に限定されずに種々のエッチング液を適用することが可能である。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化、低コスト化及び高効率化を図ることが可能となる。   According to this configuration, the third insulating layer has liquid repellency. Therefore, for example, when the third insulating layer is etched, the etchant is repelled and resistant to the etchant. Therefore, for example, when the second insulating layer is made of a general insulating material, the etching rate of the second insulating layer is faster than the etching rate of the third insulating layer and the like, and the selection ratio (second insulating layer) Etching rate / third insulating layer etching rate) is 1 or more. Thereby, only the second insulating layer can be selectively removed while leaving the third insulating layer in the etching. Therefore, according to the present invention, the etching process can be performed using an etchant that replaces phosphoric acid. That is, as long as the etching solution has an etching selectivity of 1 or more, various etching solutions can be applied without being limited to phosphoric acid. In addition, since there is no need to prepare a dedicated device only for using phosphoric acid in the manufacturing process of semiconductor devices, the number of manufacturing devices is reduced, which simplifies factory design including equipment and lower costs. And high efficiency can be achieved.

また本発明の半導体装置の製造方法は、前記第１絶縁層形成工程において、前記第１絶縁層を炭素添加シリコン酸化膜により形成することも好ましい。
この構成によれば、第１絶縁層は炭素添加シリコン酸化膜により形成されるため、第１絶縁層は撥液性を有する。そのため、第１絶縁層と第２絶縁層との選択比（第１絶縁層エッチング速度／第２絶縁層エッチング速度）を大きくすることができる。これにより、例えば、第２絶縁層をエッチング処理により除去する場合でも、エッチング選択比が大きいため、下層の第１絶縁層は除去されず、残存させることが可能である。 In the method for manufacturing a semiconductor device of the present invention, it is preferable that the first insulating layer is formed of a carbon-added silicon oxide film in the first insulating layer forming step.
According to this configuration, since the first insulating layer is formed of the carbon-added silicon oxide film, the first insulating layer has liquid repellency. Therefore, the selectivity (first insulating layer etching rate / second insulating layer etching rate) between the first insulating layer and the second insulating layer can be increased. Thereby, for example, even when the second insulating layer is removed by etching, the lower first insulating layer can be left without being removed because the etching selectivity is high.

また本発明の半導体装置の製造方法は、前記第３絶縁層形成工程において、前記第３絶縁層を炭素添加シリコン酸化膜により形成することも好ましい。
この構成によれば、第３絶縁層は炭素添加シリコン酸化膜により形成されるため、第３絶縁層は撥液性を有する。そのため、第２絶縁層と第３絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）を大きくすることができる。これにより、例えば、第２絶縁層をエッチング処理により除去する場合でも、エッチングの選択比が大きいため、凹部に形成される第３絶縁層は除去されず、残存させることが可能である。 In the method for manufacturing a semiconductor device of the present invention, it is also preferable that the third insulating layer is formed of a carbon-added silicon oxide film in the third insulating layer forming step.
According to this configuration, since the third insulating layer is formed of the carbon-added silicon oxide film, the third insulating layer has liquid repellency. Therefore, the selectivity (second insulating layer etching rate / third insulating layer etching rate) between the second insulating layer and the third insulating layer can be increased. Thereby, for example, even when the second insulating layer is removed by an etching process, the etching selectivity is large, so that the third insulating layer formed in the recess can be left without being removed.

また本発明の半導体装置の製造方法は、前記第３絶縁層形成工程において、前記第１絶縁層の上面の位置よりも下方に下地絶縁層を堆積させ、さらに前記第２絶縁層及び前記下地絶縁層上に前記第３絶縁層を形成することも好ましい。
本発明では、下地絶縁層は第１絶縁層の上面よりも下方に形成される。即ち、下地絶縁層は、第２絶縁層と同層には形成されない。また、上述したように、例えば、第２絶縁層をエッチング処理により除去する場合、第３絶縁層は撥液性を有しているため、第２絶縁層と第３絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層エッチング速度）を大きくすることができる。従って、本発明によれば、第３絶縁層は選択比が大きいため除去されず、残存させることができる。さらに、下地絶縁層は上層の第３絶縁層により保護されているため、エッチング処理により除去されることはない。このとき、下地絶縁層を第１絶縁層の上面よりも上方に形成した場合には、第２絶縁層のエッチング処理が進行する段階で、下地絶縁層が第２絶縁層と同層に存在してしまうため、エッチング処理により一部が除去されてしまう場合がある。 In the method for manufacturing a semiconductor device of the present invention, in the third insulating layer forming step, a base insulating layer is deposited below the position of the upper surface of the first insulating layer, and the second insulating layer and the base insulating layer are further deposited. It is also preferable to form the third insulating layer on the layer.
In the present invention, the base insulating layer is formed below the upper surface of the first insulating layer. That is, the base insulating layer is not formed in the same layer as the second insulating layer. Further, as described above, for example, when the second insulating layer is removed by etching, the third insulating layer has liquid repellency, and thus the selectivity between the second insulating layer and the third insulating layer ( (Second insulating layer etching rate / third insulating layer etching rate) can be increased. Therefore, according to the present invention, since the third insulating layer has a high selection ratio, it can be left without being removed. Further, since the base insulating layer is protected by the upper third insulating layer, it is not removed by the etching process. At this time, when the base insulating layer is formed above the upper surface of the first insulating layer, the base insulating layer exists in the same layer as the second insulating layer when the etching process of the second insulating layer proceeds. Therefore, part of the etching process may be removed.

また本発明の半導体装置の製造方法は、配線層の上方に第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層上に第２絶縁層を形成する第２絶縁層形成工程と、前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、前記凹部を含む前記第２絶縁層上に撥液性を有する導電層を形成する導電層形成工程と、前記導電層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記導電層上を平坦化する平坦化工程と、エッチング処理により、前記第２絶縁層を除去する第２絶縁層除去工程と、を有することも好ましい。   The method for manufacturing a semiconductor device of the present invention also includes a first insulating layer forming step for forming a first insulating layer above the wiring layer, and a second insulating layer forming for forming a second insulating layer on the first insulating layer. A step of forming a recess by removing a part of the substrate, the first insulating layer, and the second insulating layer; and a conductive material having liquid repellency on the second insulating layer including the recess. A conductive layer forming step of forming a layer, a planarizing step of removing a part of the conductive layer to expose the second insulating layer, and flattening the second insulating layer and the conductive layer, and an etching process It is also preferable to have a second insulating layer removing step of removing the second insulating layer.

この構成によれば、導電層は撥液性を有している。従って、導電層は、エッチング処理の際にエッチング液を弾き、エッチング液に対して耐性を有する。そのため、第２絶縁層のエッチング速度は、導電層等のエッチング速度よりも速くなり、選択比（第２絶縁層エッチング速度／導電層エッチング速度）が大きくなる。これにより、エッチングの際に導電層を残して、第２絶縁層のみを選択的に除去することができる。よって、例えば、絶縁層中に埋め込まれた配線等を形成するのに好適である。また、本発明によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができ、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がなく、全体的として低コスト化を図ることができる。
なお、本発明において配線層とは、電界効果トランジスタ等の半導体素子、詳細には半導体素子を構成する絶縁膜や導電材料からなる配線等を意味している。 According to this configuration, the conductive layer has liquid repellency. Therefore, the conductive layer repels the etchant during the etching process and has resistance to the etchant. Therefore, the etching rate of the second insulating layer is higher than the etching rate of the conductive layer and the like, and the selection ratio (second insulating layer etching rate / conductive layer etching rate) is increased. Accordingly, only the second insulating layer can be selectively removed while leaving the conductive layer during etching. Therefore, for example, it is suitable for forming wirings embedded in an insulating layer. In addition, according to the present invention, an etching process can be performed using an etching solution that replaces phosphoric acid, and it is not necessary to separately prepare a dedicated device or the like only for using phosphoric acid in the manufacturing process of a semiconductor device. As a whole, cost reduction can be achieved.
In the present invention, the wiring layer means a semiconductor element such as a field effect transistor, specifically, an insulating film or a wiring made of a conductive material constituting the semiconductor element.

また本発明の半導体装置の製造方法は、前記第２絶縁層形成工程において、前記第２絶縁層としてシリコン窒化膜をＣＶＤ法により反応温度が５００℃以下の条件で前記基板上に形成し、第２絶縁層除去工程において、前記エッチング処理時にフッ酸を添加したエッチング液を使用することも好ましい。
この構成では、第２絶縁層であるシリコン窒化膜をＣＶＤ法により、反応温度が５００℃以下の条件で形成している。このように、低温でシリコン窒化膜を形成することにより、フッ酸を含有するエッチング液に対してのエッチング速度を速くすることができる。これにより、上述したような第３絶縁層又は絶縁層を撥液性とした場合には、第２絶縁層と第３絶縁層又は絶縁層との選択比（第２絶縁層エッチング速度／第３絶縁層又は絶縁層エッチング速度）をさらに大きくすることができる。従って、第２絶縁層のみを選択的に除去することが可能となる。 In the method for manufacturing a semiconductor device of the present invention, in the second insulating layer forming step, a silicon nitride film is formed as the second insulating layer on the substrate by a CVD method under a reaction temperature of 500 ° C. or lower. In the two insulating layer removing step, it is also preferable to use an etching solution to which hydrofluoric acid is added during the etching process.
In this configuration, the silicon nitride film as the second insulating layer is formed by the CVD method under the condition that the reaction temperature is 500 ° C. or less. As described above, by forming the silicon nitride film at a low temperature, the etching rate for the etching solution containing hydrofluoric acid can be increased. Thereby, when the third insulating layer or the insulating layer as described above is made liquid repellent, the selection ratio between the second insulating layer and the third insulating layer or the insulating layer (second insulating layer etching rate / third (Insulating layer or insulating layer etching rate) can be further increased. Therefore, it is possible to selectively remove only the second insulating layer.

［第１の実施の形態］
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。 [First Embodiment]
Embodiments of the present invention will be described below with reference to the drawings. In each drawing used for the following description, the scale of each member is appropriately changed to make each member a recognizable size.

（半導体装置の製造方法）
本実施形態の半導体装置の製造方法について図１を参照して説明する。また、本実施形態においては、特にｎ型ＭＯＳＦＥＴとｐ型のＭＯＳＦＥＴとの素子間を電気的に絶縁するための素子分離領域の形成工程について詳細に説明する。なお、以下の実施形態において、ｎ型ＭＯＳＦＥＴをｎ−ＭＯＳと称し、ｐ型のＭＯＳＦＥＴをｐ−ＭＯＳと称する。
図１（ａ）〜（ｄ）は、ｎ−ＭＯＳとｐ−ＭＯＳが基板上に形成されたＣ−ＭＯＳ(相補型金属酸化物半導体)構造の半導体装置の製造工程を示した図である。なお、図１中、左側に図示する領域はｐ−ＭＯＳ領域、右側に図示する領域はｎ−ＭＯＳ領域である。 (Method for manufacturing semiconductor device)
A method for manufacturing the semiconductor device of this embodiment will be described with reference to FIG. In the present embodiment, a process for forming an element isolation region for electrically insulating elements between an n-type MOSFET and a p-type MOSFET will be described in detail. In the following embodiments, an n-type MOSFET is referred to as an n-MOS, and a p-type MOSFET is referred to as a p-MOS.
FIGS. 1A to 1D are diagrams showing a manufacturing process of a semiconductor device having a C-MOS (complementary metal oxide semiconductor) structure in which an n-MOS and a p-MOS are formed on a substrate. In FIG. 1, the region illustrated on the left side is a p-MOS region, and the region illustrated on the right side is an n-MOS region.

まず、図１（ａ）に示すように、ｎ型シリコン基板３０（基板）にｐ型ウェル領域３２を形成する。具体的には、ｎ型シリコン基板３０上の全面にフォトレジストを塗布する。そして、ｎ−ＭＯＳ領域以外を被覆するようなパターンを有するフォトマスクを用いて、フォトレジストにフォトリソグラフィー処理及びエッチング処理を施す。そして、ｎ型シリコン基板３０のｎ−ＭＯＳ領域に、ｐ型の不純物拡散物（例えば、ボロン）を注入し、さらに、熱処理等を施して図１（ａ）に示すように、ｐウェル領域３２を形成する。その後、ｎ−ＭＯＳ領域に塗布されたフォトレジストを、例えば、オゾン硫酸を用いて剥離する。なお、本実施形態においては、ポジ型のレジストを用いることを前提として説明しているが、ネガ型のレジストを使用することもできる。   First, as shown in FIG. 1A, a p-type well region 32 is formed in an n-type silicon substrate 30 (substrate). Specifically, a photoresist is applied to the entire surface on the n-type silicon substrate 30. Then, a photolithography process and an etching process are performed on the photoresist using a photomask having a pattern that covers a region other than the n-MOS region. Then, a p-type impurity diffusion material (for example, boron) is implanted into the n-MOS region of the n-type silicon substrate 30 and further subjected to heat treatment or the like, as shown in FIG. Form. Thereafter, the photoresist applied to the n-MOS region is removed using, for example, ozone sulfuric acid. In this embodiment, the description is made on the assumption that a positive resist is used. However, a negative resist can also be used.

次に、図１（ｂ）に示すように、ｎ型シリコン基板３０に形成されるｐ−ＭＯＳとｎ−ＭＯＳとの間を電気的に絶縁する素子分離膜を形成する。
具体的には、まず、図１（ａ）に示すｎ型シリコン基板３０上の全面に、熱酸化法、ＣＶＤ法等により、シリコン酸化膜又はシリコン酸窒化膜３４（ＳｉＯ２，ＳｉＯＮ、第１絶縁層）を所定の厚さで形成する。 Next, as shown in FIG. 1B, an element isolation film that electrically insulates between the p-MOS and the n-MOS formed on the n-type silicon substrate 30 is formed.
Specifically, first, a silicon oxide film or a silicon oxynitride film 34 (SiO 2 , SiON, first film) is formed on the entire surface of the n-type silicon substrate 30 shown in FIG. An insulating layer is formed with a predetermined thickness.

次に、シリコン酸化膜又はシリコン酸窒化膜３４上の全面に、熱ＣＶＤ法により、シリコン窒化膜３８（ＳｉＮ，第２絶縁層）を所定の厚さで形成する。シリコン窒化膜３８は、反応ガスとして例えばＳｉＨ４，ＮＨ３を用い、反応温度として５００℃以下の低温で形成する。このように、シリコン窒化膜３８を低温で形成することによって、後述するエッチング処理の際に使用するエッチング液に対してのエッチング速度を速くすることができる。 Next, a silicon nitride film 38 (SiN, second insulating layer) is formed with a predetermined thickness on the entire surface of the silicon oxide film or silicon oxynitride film 34 by thermal CVD. The silicon nitride film 38 is formed at a low temperature of 500 ° C. or less as a reaction temperature using, for example, SiH 4 or NH 3 as a reaction gas. Thus, by forming the silicon nitride film 38 at a low temperature, the etching rate for the etching solution used in the etching process described later can be increased.

次に、図１（ｂ）に示すように、シリコン窒化膜３８上の全面にフォトレジストを塗布する。そして、素子分離膜６０に対応する領域に開口部を有する所定パターンのマスクを用いて、フォトレジストに対してフォトリソグラフィー処理を施す。具体的には、上記マスクパターンをマスクとして、露光処理を行い、上記フォトレジストを所定形状にパターニングする。次に、素子分離膜に対応するパターンが形成されたフォトレジストをマスクとして、シリコン窒化膜３８、この下層に形成されるシリコン酸化膜又はシリコン酸窒化膜３４を、例えば、Ｃ４Ｆ８等のエッチングガスを用いたＲＩＥ法（Reactive Ion Etching）によりドライエッチング処理する。 Next, as shown in FIG. 1B, a photoresist is applied to the entire surface of the silicon nitride film 38. Then, a photolithography process is performed on the photoresist using a mask having a predetermined pattern having an opening in a region corresponding to the element isolation film 60. Specifically, exposure processing is performed using the mask pattern as a mask, and the photoresist is patterned into a predetermined shape. Next, using the photoresist in which the pattern corresponding to the element isolation film is formed as a mask, the silicon nitride film 38 and the silicon oxide film or silicon oxynitride film 34 formed thereunder are made of, for example, C 4 F 8 or the like. Dry etching is performed by RIE (Reactive Ion Etching) using an etching gas.

次に、図１（ｂ）に示すように、所定形状にパターニングされたシリコン窒化膜３８をマスクとして、ＲＩＥ法によりｎ型シリコン基板３０にエッチング処理を施す。このようにして、ｎ型シリコン基板３０の後述する素子分離膜となる領域に浅い溝部Ｈ１（凹部、トレンチ）を形成する。   Next, as shown in FIG. 1B, the n-type silicon substrate 30 is etched by the RIE method using the silicon nitride film 38 patterned in a predetermined shape as a mask. In this manner, a shallow groove H1 (concave portion or trench) is formed in a region to be an element isolation film described later on the n-type silicon substrate 30.

次に、図１（ｃ）に示すように、シリコン窒化膜３８上面のフォトレジストを酸素ラジカルや硫酸と過酸化水素水の混合液を用いて剥離する。その後、ｎ型シリコン基板３０に形成した溝部Ｈ１に、ＣＶＤ法により、炭素添加シリコン酸化膜３６（ＳｉＯＣ，第３絶縁層）を堆積する。このとき、溝部Ｈ１に完全に炭素添加シリコン酸化膜３６を埋め込ませるため、シリコン窒化膜３８の上面にも炭素添加シリコン酸化膜３６を堆積させる。   Next, as shown in FIG. 1C, the photoresist on the upper surface of the silicon nitride film 38 is stripped using oxygen radicals or a mixed solution of sulfuric acid and hydrogen peroxide. Thereafter, a carbon-added silicon oxide film 36 (SiOC, third insulating layer) is deposited in the trench H1 formed in the n-type silicon substrate 30 by a CVD method. At this time, the carbon-added silicon oxide film 36 is also deposited on the upper surface of the silicon nitride film 38 in order to completely embed the carbon-added silicon oxide film 36 in the trench H1.

次に、図１（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、溝部Ｈ１に堆積した炭素添加シリコン酸化膜３６を平坦化する。具体的には、ＣＭＰにより、溝部Ｈ１以外に堆積した炭素添加シリコン酸化膜３６をエッチング速度を制御して除去する。つまり、炭素添加シリコン酸化膜３６の下層に形成されるシリコン窒化膜３８の表面が露出するまで研磨を行う。このようにして、図１（ｄ）に示すように、溝部Ｈ１にのみ炭素添加シリコン酸化膜３６を残存させる   Next, as shown in FIG. 1D, the carbon-added silicon oxide film 36 deposited in the trench H1 is planarized by CMP (Chemical Mechanical Polishing). Specifically, the carbon-added silicon oxide film 36 other than the trench H1 is removed by CMP while controlling the etching rate. That is, polishing is performed until the surface of the silicon nitride film 38 formed under the carbon-added silicon oxide film 36 is exposed. In this way, as shown in FIG. 1D, the carbon-added silicon oxide film 36 is left only in the trench H1.

次に、図１（ｅ）に示すように、シリコン窒化膜３８をウェットエッチング処理により除去する。具体的には、エッチング液として希フッ酸を用いる。この希フッ酸は、５０％濃度のフッ酸を水に希釈させたものであり、フッ酸と水の割合が１：９９の比率により構成されている。
ここで、この希フッ酸を用いて、シリコン窒化膜３８、炭素添加シリコン酸化膜３６の試料にウェットエッチング処理を施した場合の各試料のエッチング速度について以下に説明する。
エッチング液として希フッ酸を用いた場合のシリコン窒化膜３８のウェットエッチング速度は、３０〜１５０ｎｍ／ｍｉｎ程度である。また、炭素添加シリコン酸化膜３６のウェットエッチング速度は、２０〜５０ｎｍ／ｍｉｎ程度である。よって、炭素添加シリコン酸化膜３６に対するシリコン窒化膜３８のウェットエッチングの選択比（シリコン窒化膜３８／炭素添加シリコン酸化膜３６）は、１．５〜７．５の範囲となる。従って、エッチング液に希フッ酸を用いた場合、少なくともシリコン窒化膜３８の方がエッチング速度が速くなる。 Next, as shown in FIG. 1E, the silicon nitride film 38 is removed by wet etching. Specifically, dilute hydrofluoric acid is used as an etchant. This dilute hydrofluoric acid is obtained by diluting 50% concentration hydrofluoric acid in water, and the ratio of hydrofluoric acid to water is 1:99.
Here, the etching rate of each sample when the silicon nitride film 38 and the carbon-added silicon oxide film 36 are subjected to wet etching using the diluted hydrofluoric acid will be described below.
The wet etching rate of the silicon nitride film 38 when dilute hydrofluoric acid is used as the etching solution is about 30 to 150 nm / min. The wet etching rate of the carbon-added silicon oxide film 36 is about 20 to 50 nm / min. Therefore, the wet etching selectivity of the silicon nitride film 38 to the carbon-added silicon oxide film 36 (silicon nitride film 38 / carbon-added silicon oxide film 36) is in the range of 1.5 to 7.5. Therefore, when dilute hydrofluoric acid is used as the etching solution, at least the silicon nitride film 38 has a higher etching rate.

図１（ｅ）に示すように、上記選択比を有するエッチング液を用いて、ウェットエッチング処理を行った場合、炭素添加シリコン酸化膜３６は除去されずに、シリコン窒化膜３８のみが選択的に除去される。これは、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため選択比を大きくすることができ、エッチング液に対して耐性を有するからである。さらには、上述したように、シリコン窒化膜３８は、ＣＶＤ法において低温状態で形成しているため、エッチング液（希フッ酸）に対するエッチング速度を速くすることができるからである。なお、シリコン窒化膜３８の下層には、シリコン酸化膜又はシリコン酸窒化膜３４が形成されているが、エッチング処理時間等を制御することにより、シリコン酸化膜又はシリコン酸窒化膜３４がエッチング処理により除去されることを防止する。このとき、ｎ型シリコン基板３０上に形成するシリコン酸化膜又はシリコン酸窒化膜３４に代えて炭素添加シリコン酸化膜３６を形成することも可能である。これによれば、上述したように、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため、エッチング選択比を大きくすることができ、エッチング液から保護することができる。
以上説明した工程により、図１（ｅ）に示すように、ｐ−ＭＯＳとｎ−ＭＯＳとの素子間を電気的に絶縁するためのＳＴＩ（Shallow Trench Isolation）構造の炭素添加シリコン酸化膜３６から成る素子分離膜６０を形成する。なお、素子分離膜６０は、ＬＯＣＯＳ（Local Oxidation of Silicon）等により形成することも可能である。 As shown in FIG. 1E, when the wet etching process is performed using the etching solution having the above selection ratio, the carbon-added silicon oxide film 36 is not removed and only the silicon nitride film 38 is selectively used. Removed. This is because the carbon-added silicon oxide film 36 is liquid repellent and can repel the etching solution, so that the selection ratio can be increased and the etching solution is resistant. Furthermore, as described above, since the silicon nitride film 38 is formed at a low temperature in the CVD method, the etching rate for the etching solution (dilute hydrofluoric acid) can be increased. Note that a silicon oxide film or silicon oxynitride film 34 is formed under the silicon nitride film 38, but the silicon oxide film or silicon oxynitride film 34 is etched by controlling the etching time and the like. Prevent it from being removed. At this time, a carbon-added silicon oxide film 36 may be formed instead of the silicon oxide film or silicon oxynitride film 34 formed on the n-type silicon substrate 30. According to this, as described above, since the carbon-added silicon oxide film 36 is liquid repellent and repels the etching solution, it is possible to increase the etching selectivity and protect it from the etching solution.
Through the steps described above, as shown in FIG. 1E, from the carbon-added silicon oxide film 36 having an STI (Shallow Trench Isolation) structure for electrically insulating the elements of the p-MOS and the n-MOS. An element isolation film 60 is formed. The element isolation film 60 can also be formed by LOCOS (Local Oxidation of Silicon) or the like.

次に、上記素子分離膜６０を境界にして、ｎ型シリコン基板３０にｐ−ＭＯＳとｎ−ＭＯＳを形成する方法について簡略化して説明する。
図１（ｆ）に示すように、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、不純物拡散物を注入してチャネル領域４０を形成する。
具体的には、まず、ｎ−ＭＯＳ領域以外をフォトレジストを用いて被覆し、ｐウェル領域３２に、フォトレジストをマスクとして、ｎ型の不純物拡散物（例えばリン）のイオン注入を行う（チャネルドープ）。同様の方法により、ｐ−ＭＯＳ領域のｎ型シリコン基板３０表面に、ｐ型の不純物拡散物（例えばボロン）のイオン注入を行う（チャネルドープ）。このようにして、ｎ−ＭＯＳ領域及びｐ−ＭＯＳ領域に、チャンネルドープを行い、チャネル領域４０をそれぞれの領域に形成する。 Next, a method for forming a p-MOS and an n-MOS on the n-type silicon substrate 30 with the element isolation film 60 as a boundary will be described in a simplified manner.
As shown in FIG. 1F, a channel region 40 is formed by implanting an impurity diffusion into each of the p-MOS region and the n-MOS region.
Specifically, first, a region other than the n-MOS region is covered with a photoresist, and n-type impurity diffusion (for example, phosphorus) is ion-implanted into the p-well region 32 using the photoresist as a mask (channel). Dope). By the same method, ion implantation of a p-type impurity diffusion material (for example, boron) is performed on the surface of the n-type silicon substrate 30 in the p-MOS region (channel dope). In this manner, channel doping is performed on the n-MOS region and the p-MOS region, and the channel region 40 is formed in each region.

次に、図１（ｆ）に示すように、ｎ型シリコン基板３０上に形成したシリコン酸化膜又はシリコン酸窒化膜３４を除去する。続けて、プラズマＣＶＤ法、スパッタ法等により、ｎ型シリコン基板３０上の全面に、シリコン酸化膜からなるゲート絶縁膜３４ａを形成する。   Next, as shown in FIG. 1F, the silicon oxide film or silicon oxynitride film 34 formed on the n-type silicon substrate 30 is removed. Subsequently, a gate insulating film 34a made of a silicon oxide film is formed on the entire surface of the n-type silicon substrate 30 by plasma CVD, sputtering, or the like.

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、ゲート電極４８を形成する。
まず、ｎ型シリコン基板３０の全面に、ゲート絶縁膜３４ａ上にゲート電極４８の材料となるポリシリコン膜を所定の厚みで成膜する。続けて、ポリシリコン膜上にフォトレジストを成膜する。次に、ｐ−ＭＯＳ領域及びｎ−ＭＯＳ領域のゲート電極４８に対応する領域以外に開口部を有するフォトマスクを用いて、フォトレジストに露光処理、現像処理を施す。そして、フォトレジストを所定形状にパターニングした後、このフォトレジストをマスクとして、ポリシリコン膜及びゲート絶縁膜３４ａにエッチング処理を施す。このようにして、ｐ−ＭＯＳ領域、ｎ−ＭＯＳ領域のそれぞれに、ゲート電極４８を形成する。 Next, as shown in FIG. 1F, a gate electrode 48 is formed in each of the p-MOS region and the n-MOS region.
First, a polysilicon film as a material for the gate electrode 48 is formed on the entire surface of the n-type silicon substrate 30 on the gate insulating film 34a with a predetermined thickness. Subsequently, a photoresist is formed on the polysilicon film. Next, the photoresist is subjected to exposure processing and development processing using a photomask having openings other than the regions corresponding to the gate electrodes 48 in the p-MOS region and the n-MOS region. Then, after patterning the photoresist into a predetermined shape, the polysilicon film and the gate insulating film 34a are etched using the photoresist as a mask. In this way, the gate electrode 48 is formed in each of the p-MOS region and the n-MOS region.

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ領域及びｎ−ＭＯＳ領域のｎ型シリコン基板３０にソース領域４２／ドレイン領域４４を形成する。
具体的には、まず、ｐ−ＭＯＳ領域以外をフォトレジストによって被覆する。次に、上記フォトレジスト及びゲート電極４８をマスクとして、ｐ−ＭＯＳ領域に所定のドーズ量で不純物拡散物（例えばボロン）の注入を行う。このようにして、フォトレジスト及びゲート電極４８をマスクとして、イオン注入を行うことにより、自己整合的（セルフアライン）にソース領域４２／ドレイン領域４４を形成する。 Next, as shown in FIG. 1F, the source region 42 / drain region 44 are formed in the n-type silicon substrate 30 in the p-MOS region and the n-MOS region.
Specifically, first, a region other than the p-MOS region is covered with a photoresist. Next, impurity diffusion material (for example, boron) is implanted into the p-MOS region with a predetermined dose by using the photoresist and the gate electrode 48 as a mask. In this manner, by performing ion implantation using the photoresist and the gate electrode 48 as a mask, the source region 42 / drain region 44 are formed in a self-aligned manner (self-alignment).

同様の方法により、ｎ−ＭＯＳ領域以外をフォトレジストによって被覆する。続けて、ｎ−ＭＯＳ領域のｐウェル領域３２に、フォトレジスト及びゲート電極４８をマスクとして、所定のドーズ量で不純物拡散物（例えばリン）の注入を行う。これにより、自己整合的（セルフアライン）にソース領域４２／ドレイン領域４４を形成する。   By the same method, the areas other than the n-MOS region are covered with a photoresist. Subsequently, impurity diffusion (for example, phosphorus) is implanted into the p-well region 32 of the n-MOS region with a predetermined dose using the photoresist and the gate electrode 48 as a mask. As a result, the source region 42 / drain region 44 are formed in a self-aligned manner (self-alignment).

次に、図１（ｆ）に示すように、ｎ型シリコン基板３０上の全面に層間絶縁膜４６を成膜する。次に、層間絶縁膜４６上の全面にフォトレジストを塗布し、フォトリソグラフィー処理により、所定形状にパターニングする。そして、このフォトレジストをマスクとして、ソース領域４２と後述するソース電極とを接続するコンタクトホール４９を層間絶縁膜４６に形成する。同時に、ドレイン領域４４と後述するドレイン電極とを接続するコンタクトホール４９を層間絶縁膜４６に形成する。   Next, as shown in FIG. 1 (f), an interlayer insulating film 46 is formed on the entire surface of the n-type silicon substrate 30. Next, a photoresist is applied to the entire surface of the interlayer insulating film 46, and is patterned into a predetermined shape by photolithography. Then, using this photoresist as a mask, a contact hole 49 for connecting the source region 42 and a source electrode to be described later is formed in the interlayer insulating film 46. At the same time, a contact hole 49 for connecting the drain region 44 and a drain electrode described later is formed in the interlayer insulating film 46.

次に、図１（ｆ）に示すように、スパッタ法等により、層間絶縁膜４６上の全面に導電材料からなる例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮx）など、あるいはＷ膜／ＴｉＮ膜のような、これらの膜の積層膜）、Ａｇ、Ｃｕ、Ａｌ等を成膜する。次に、Ａｇ等からなる導電材料上の全面にフォトレジストを塗布し、フォトリソグラフィー処理により、所定形状にパターニングする。このようにして、コンタクトホール４９を介してソース領域４２に電気的に接続されるソース電極５０及びコンタクトホール４９を介してドレイン領域４４に電気的に接続されるドレイン電極５２を形成する。   Next, as shown in FIG. 1F, for example, a metal film (Ru film, TiN film, W film, tungsten nitride film (WNx) made of a conductive material is formed on the entire surface of the interlayer insulating film 46 by sputtering or the like. Or a laminated film of these films such as a W film / TiN film), Ag, Cu, Al, or the like. Next, a photoresist is applied to the entire surface of the conductive material made of Ag or the like, and is patterned into a predetermined shape by photolithography. In this manner, the source electrode 50 electrically connected to the source region 42 through the contact hole 49 and the drain electrode 52 electrically connected to the drain region 44 through the contact hole 49 are formed.

次に、図１（ｆ）に示すように、ｐ−ＭＯＳ及びｎ−ＭＯＳを汚染や湿度から保護するための保護膜５４をソース電極５０、ドレイン電極５２上の全面に成膜する。
このようにして、素子分離膜６０によって電気的に絶縁されたＣＭＯＳ（相補型金属酸化物半導体）構造の半導体装置を形成することができる。 Next, as shown in FIG. 1F, a protective film 54 for protecting the p-MOS and n-MOS from contamination and humidity is formed on the entire surface of the source electrode 50 and the drain electrode 52.
In this manner, a semiconductor device having a CMOS (complementary metal oxide semiconductor) structure that is electrically insulated by the element isolation film 60 can be formed.

本実施形態では、上述したように、素子分離膜６０に炭素添加シリコン酸化膜３６を用いている。この炭素添加シリコン酸化膜３６は撥液性を有しており、エッチング処理の際にエッチング液を弾き、炭素添加シリコン酸化膜３６に対して耐性を有する。従って、選択比（シリコン窒化膜３８エッチング速度／炭素添加シリコン酸化膜３６エッチング速度）が１以上となる。そのため、素子分離膜６０となる炭素添加シリコン酸化膜３６を残して、シリコン窒化膜３８のみを選択的に除去することができる。よって、本実施形態によれば、シリコン窒化膜３８を除去することができる。つまり、上記エッチング選択比に対応したエッチング液であれば、燐酸に限定されずに種々のエッチング液を適用することが可能である。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化、低コスト化及び高効率化を図ることが可能となる。   In the present embodiment, as described above, the carbon-added silicon oxide film 36 is used for the element isolation film 60. The carbon-added silicon oxide film 36 has liquid repellency, repels the etchant during the etching process, and has resistance to the carbon-added silicon oxide film 36. Therefore, the selection ratio (silicon nitride film 38 etching rate / carbon-added silicon oxide film 36 etching rate) is 1 or more. Therefore, only the silicon nitride film 38 can be selectively removed while leaving the carbon-added silicon oxide film 36 to be the element isolation film 60. Therefore, according to the present embodiment, the silicon nitride film 38 can be removed. That is, as long as the etching solution corresponds to the etching selectivity, various etching solutions can be applied without being limited to phosphoric acid. In addition, since there is no need to prepare a dedicated device only for using phosphoric acid in the manufacturing process of semiconductor devices, the number of manufacturing devices is reduced, which simplifies factory design including equipment and lower costs. And high efficiency can be achieved.

［第２の実施の形態］
以下、本実施の形態について図面を参照して説明する。
上記第１実施形態においては、素子分離膜６０を炭素添加シリコン酸化膜３６の１層構造により形成していた。これに対して、本実施形態においては、素子分離膜６０をシリコン酸化膜５６と炭素添加シリコン酸化膜３６との２層により形成している点において異なる。従って、本実施形態においては、第１実施形態と異なる点を詳細に説明する。なお、その他の半導体装置の形成工程は第１実施形態と同様であり、共通の構成要素には同一の符号を付し、詳細な説明は省略する。 [Second Embodiment]
Hereinafter, the present embodiment will be described with reference to the drawings.
In the first embodiment, the element isolation film 60 is formed by the one-layer structure of the carbon-added silicon oxide film 36. In contrast, the present embodiment is different in that the element isolation film 60 is formed of two layers of a silicon oxide film 56 and a carbon-added silicon oxide film 36. Therefore, in this embodiment, a different point from 1st Embodiment is demonstrated in detail. Other semiconductor device formation steps are the same as those in the first embodiment, and common constituent elements are denoted by the same reference numerals and detailed description thereof is omitted.

本実施形態の半導体装置の形成工程は、まず、図１（ａ）、（ｂ）に示す工程により、ｎ型シリコン基板３０に素子分離膜６０用の溝部Ｈ１を形成する。   In the process of forming the semiconductor device of this embodiment, first, a groove H1 for the element isolation film 60 is formed in the n-type silicon substrate 30 by the process shown in FIGS.

次に、図２（ａ）に示すように、ｎ型シリコン基板３０に形成した溝部Ｈ１に、ＣＶＤ法により、第２シリコン酸化膜５６（下地絶縁層）を堆積する。このとき、溝部Ｈ１に堆積させる第２シリコン酸化膜５６の上面は、図１（ａ）において形成したシリコン酸化膜又はシリコン酸窒化膜３４（本実施形態では第１シリコン酸化膜又はシリコン酸窒化膜３４と称する、第１絶縁層）の上面よりも下方となるように形成する。   Next, as shown in FIG. 2A, a second silicon oxide film 56 (underlying insulating layer) is deposited in the trench H1 formed in the n-type silicon substrate 30 by the CVD method. At this time, the upper surface of the second silicon oxide film 56 deposited in the trench H1 is the silicon oxide film or silicon oxynitride film 34 formed in FIG. 1A (in this embodiment, the first silicon oxide film or silicon oxynitride film). 34 is formed below the upper surface of the first insulating layer (34).

次に、図２（ｂ）に示すように、第２シリコン酸化膜５６上に、ＣＶＤ法により、さらに炭素添加シリコン酸化膜３６を堆積させる。このとき、炭素添加シリコン酸化膜３６は、溝部Ｈ１に完全に埋め込ませるため、シリコン窒化膜３８の上面にも炭素添加シリコン酸化膜３６を堆積させる。   Next, as shown in FIG. 2B, a carbon-added silicon oxide film 36 is further deposited on the second silicon oxide film 56 by a CVD method. At this time, the carbon-added silicon oxide film 36 is also deposited on the upper surface of the silicon nitride film 38 in order to completely fill the carbon-added silicon oxide film 36 in the trench H1.

次に、図２（ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、溝部Ｈ１に堆積した炭素添加シリコン酸化膜３６を平坦化する。具体的には、ＣＭＰにより、溝部Ｈ１以外に堆積した炭素添加シリコン酸化膜３６を除去する。つまり、炭素添加シリコン酸化膜３６の下層に形成されるシリコン窒化膜３８の表面が露出するまで研磨を行う。このようにして、図２（ｃ）に示すように、溝部Ｈ１にのみ炭素添加シリコン酸化膜３６を残存させる。   Next, as shown in FIG. 2C, the carbon-added silicon oxide film 36 deposited in the trench H1 is planarized by CMP (Chemical Mechanical Polishing). Specifically, the carbon-added silicon oxide film 36 other than the trench H1 is removed by CMP. That is, polishing is performed until the surface of the silicon nitride film 38 formed under the carbon-added silicon oxide film 36 is exposed. In this way, as shown in FIG. 2C, the carbon-added silicon oxide film 36 is left only in the trench H1.

次に、図２（ｄ）に示すように、シリコン窒化膜３８をウェットエッチング処理により除去する。エッチング液は、上記第１実施形態と同様のエッチング液である希フッ酸を用いる。このエッチング処理により、炭素添加シリコン酸化膜３６が除去されずに、シリコン窒化膜３８のみ選択的にエッチングして除去する。なお、シリコン窒化膜３８の下層には、第１シリコン酸化膜又はシリコン酸窒化膜３４が形成されているが、エッチング処理時間等の条件を制御することにより、第１シリコン酸化膜又はシリコン酸窒化膜３４をエッチング液から保護することができる。また、ｎ型シリコン基板３０上に形成する第１シリコン酸化膜又はシリコン酸窒化膜３４に代えて炭素添加シリコン酸化膜３６を形成することも可能である。これによれば、上述したように、炭素添加シリコン酸化膜３６は、撥液性でありエッチング液を弾くため、エッチング選択比を大きくすることができ、エッチング液から保護することができる。
このようにして、図２（ｄ）に示すように、第２シリコン酸化膜５６と炭素添加シリコン酸化膜３６との２層から成る素子分離膜６０を形成する。 Next, as shown in FIG. 2D, the silicon nitride film 38 is removed by wet etching. As the etchant, dilute hydrofluoric acid, which is the same etchant as in the first embodiment, is used. By this etching process, the carbon-added silicon oxide film 36 is not removed, but only the silicon nitride film 38 is selectively etched and removed. A first silicon oxide film or silicon oxynitride film 34 is formed under the silicon nitride film 38. By controlling the conditions such as the etching process time, the first silicon oxide film or silicon oxynitride is formed. The film 34 can be protected from the etchant. It is also possible to form a carbon-added silicon oxide film 36 instead of the first silicon oxide film or silicon oxynitride film 34 formed on the n-type silicon substrate 30. According to this, as described above, since the carbon-added silicon oxide film 36 is liquid repellent and repels the etching solution, it is possible to increase the etching selectivity and protect it from the etching solution.
In this way, as shown in FIG. 2D, an element isolation film 60 composed of two layers of the second silicon oxide film 56 and the carbon-added silicon oxide film 36 is formed.

本実施形態では、第２シリコン酸化膜５６は第１シリコン酸化膜又はシリコン酸窒化膜３４の上面よりも下方に形成される。即ち、第２シリコン酸化膜５６は、シリコン窒化膜３８と同層には形成されない。また、例えば、シリコン窒化膜３８をエッチング処理により除去する場合、炭素添加シリコン酸化膜３６は撥液性を有しているため、シリコン窒化膜３８と炭素添加シリコン酸化膜３６との選択比（シリコン窒化膜３８エッチング速度／炭素添加シリコン酸化膜３６エッチング速度）を大きくすることができる。従って、本発明によれば、炭素添加シリコン酸化膜３６はエッチング処理の選択比が大きいため除去されず、残存させることができる。さらに、第２シリコン酸化膜５６は上層の炭素添加シリコン酸化膜３６により保護されるため、エッチング処理により除去されることはない。このとき、第２シリコン酸化膜５６を第１シリコン酸化膜又はシリコン酸窒化膜３４絶縁層の上面よりも上方に形成した場合には、シリコン窒化膜３８のエッチング処理が進行する段階で、エッチングされてしまう場合がある。また、第２シリコン酸化物５６は、良質な絶縁物であるから、上層のシリコン窒化膜３８よりも絶縁物として優れた機能を果たすことができる。   In the present embodiment, the second silicon oxide film 56 is formed below the upper surface of the first silicon oxide film or the silicon oxynitride film 34. That is, the second silicon oxide film 56 is not formed in the same layer as the silicon nitride film 38. Further, for example, when the silicon nitride film 38 is removed by etching, the carbon-added silicon oxide film 36 has liquid repellency, and therefore the selectivity between the silicon nitride film 38 and the carbon-added silicon oxide film 36 (silicon Nitride film 38 etching rate / carbon-added silicon oxide film 36 etching rate) can be increased. Therefore, according to the present invention, the carbon-added silicon oxide film 36 can be left without being removed because of the high etching selectivity. Furthermore, since the second silicon oxide film 56 is protected by the upper carbon-added silicon oxide film 36, it is not removed by the etching process. At this time, if the second silicon oxide film 56 is formed above the upper surface of the first silicon oxide film or the silicon oxynitride film 34, the silicon nitride film 38 is etched when the etching process proceeds. May end up. In addition, since the second silicon oxide 56 is a high-quality insulator, the second silicon oxide 56 can function more excellently as an insulator than the upper silicon nitride film 38.

なお、第２シリコン酸化膜５６の上面は、第１シリコン酸化膜又はシリコン酸窒化膜３４の上面の高さと等しく形成することも好ましい。また、シリコン窒化膜３８のエッチング処理の際に、第２シリコン酸化膜５６の一部が除去されたとしても、素子分離膜として機能するのであれば、第２シリコン酸化膜５６の上面の高さを、第１シリコン酸化膜又はシリコン酸窒化膜３４の上面よりも第２シリコン酸化膜５６を上方に形成することも可能である。   The upper surface of the second silicon oxide film 56 is preferably formed to be equal to the height of the upper surface of the first silicon oxide film or the silicon oxynitride film 34. In addition, even if a part of the second silicon oxide film 56 is removed during the etching process of the silicon nitride film 38, the height of the upper surface of the second silicon oxide film 56 may be used as long as it functions as an element isolation film. It is also possible to form the second silicon oxide film 56 above the upper surface of the first silicon oxide film or silicon oxynitride film 34.

［第３の実施の形態］
次に、本実施形態について図面を参照して説明する。
上記第１実施形態においては、素子間を絶縁するための素子絶縁膜を形成する場合について説明した。これに対して、本実施形態においては、上述したｐ−ＭＯＳ半導体素子の上層に多層配線を形成する際に、上層と下層の配線を電気的に接続するためのコンタクトホールを形成した後、このコンタクトホールに導電材料を埋め込んでコンタクト（導電層）を形成する場合について説明する。 [Third Embodiment]
Next, the present embodiment will be described with reference to the drawings.
In the first embodiment, the case where an element insulating film for insulating elements is formed has been described. On the other hand, in this embodiment, when forming a multilayer wiring in the upper layer of the p-MOS semiconductor element described above, after forming a contact hole for electrically connecting the upper layer and the lower layer wiring, A case where a contact (conductive layer) is formed by filling a contact hole with a conductive material will be described.

図３は、図１に示すＣＭＯＳ（相補型金属酸化物半導体）構造の半導体素子のｐ−ＭＯＳ領域のソース電極上にコンタクトホールを形成する工程を示した図である。
まず、図３（ａ）に示すように、図１（ｆ）に示すソース電極５０（配線層）上に形成される保護膜５４の上面をＣＭＰにより平坦化する。次に、保護膜５４上の全面に、プラズマＣＶＤ法により、シリコン窒化膜６６を所定の厚さで形成する。シリコン窒化膜６６は、反応ガスとしてＳｉＨ４，ＮＨ３を用い、反応温度として５００℃の低温で形成する。これにより、エッチング液であるフッ酸に対するエッチング速度を速くすることができる。 FIG. 3 is a diagram showing a step of forming a contact hole on the source electrode in the p-MOS region of the semiconductor element having the CMOS (complementary metal oxide semiconductor) structure shown in FIG.
First, as shown in FIG. 3A, the upper surface of the protective film 54 formed on the source electrode 50 (wiring layer) shown in FIG. 1F is planarized by CMP. Next, a silicon nitride film 66 having a predetermined thickness is formed on the entire surface of the protective film 54 by plasma CVD. The silicon nitride film 66 is formed at a low temperature of 500 ° C. using SiH 4 or NH 3 as a reaction gas and a reaction temperature. Thereby, the etching rate with respect to hydrofluoric acid which is an etching solution can be increased.

次に、シリコン窒化膜６６上の全面にフォトレジストを塗布する。
次に、図３（ｂ）に示すように、ソース電極５０に対応する領域に開口部を有するマスクを用いて、フォトレジストに対してフォトリソグラフィー処理を施す。具体的には、上記パターンをマスクとして、露光処理を行い、フォトレジストを所定形状にパターニングする。次に、上記フォトレジストをマスクとして、シリコン窒化膜６６、この下層に形成される保護膜５４をエッチング処理する。このエッチング処理により、図３（ｂ）に示すように、シリコン窒化膜６６及び下層の保護膜５４に、ソース電極５０表面を露出させるようなコンタクトホールＨ２（凹部）を形成する。 Next, a photoresist is applied to the entire surface of the silicon nitride film 66.
Next, as shown in FIG. 3B, a photolithography process is performed on the photoresist using a mask having an opening in a region corresponding to the source electrode 50. Specifically, exposure processing is performed using the pattern as a mask to pattern the photoresist into a predetermined shape. Next, using the photoresist as a mask, the silicon nitride film 66 and the protective film 54 formed thereunder are etched. By this etching process, as shown in FIG. 3B, a contact hole H2 (concave portion) that exposes the surface of the source electrode 50 is formed in the silicon nitride film 66 and the protective film 54 below.

次に、図３（ｃ）に示すように、フォトレジストを剥離した後、ＣＶＤ法により、上記コンタクトホールＨ２に、導電材料、例えばメタル膜（Ｒｕ膜、ＴｉＮ膜、Ｗ膜、タングステンナイトライド膜（ＷＮｘ）、あるいはＷ膜／ＴｉＮ膜、又はこれらの積層膜）を埋め込んで導電層６８を堆積させる。導電材料は、撥液性を有する材料から構成されることが好ましい。もちろん、ＣＶＤ−ＳｉＯ２膜、ＣＶＤ−ＳｉＯＮ膜あるいはＣＶＤ−Ｓｉ３Ｎ４膜を含む積層膜をゲート絶縁膜とした場合には、不純物をドープした多結晶シリコン膜を導電層６８として用いても良い。 Next, as shown in FIG. 3C, after removing the photoresist, a conductive material such as a metal film (Ru film, TiN film, W film, tungsten nitride film) is formed in the contact hole H2 by CVD. (WNx), or a W film / TiN film, or a laminated film thereof) is embedded to deposit a conductive layer 68. The conductive material is preferably composed of a material having liquid repellency. Of course, when a laminated film including a CVD-SiO 2 film, a CVD-SiON film, or a CVD-Si 3 N 4 film is used as the gate insulating film, a polycrystalline silicon film doped with impurities may be used as the conductive layer 68. good.

次に、図３（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）により、コンタクトホールＨ２に堆積した導電層６８を平坦化する。具体的には、ＣＭＰにより、コンタクトホールＨ２以外に埋め込んだ導電層６８を除去する。つまり、導電層６８の下層に形成されるシリコン窒化膜６６の表面が露出するまで行う。   Next, as shown in FIG. 3D, the conductive layer 68 deposited in the contact hole H2 is planarized by CMP (Chemical Mechanical Polishing). Specifically, the conductive layer 68 buried other than the contact hole H2 is removed by CMP. That is, the process is performed until the surface of the silicon nitride film 66 formed under the conductive layer 68 is exposed.

次に、図３（ｅ）に示すように、シリコン窒化膜６６をウェットエッチング処理により除去する。エッチング液は、上記第１実施形態と同様のエッチング液である希フッ酸を用いる。これによれば、上述したように、導電層６８を除去せずにシリコン窒化膜６６のみを除去することができる。
以上説明した工程により、上層と下層の配線を電気的に接続するコンタクト６８ａ（導電層）を形成することができる。 Next, as shown in FIG. 3E, the silicon nitride film 66 is removed by wet etching. As the etchant, dilute hydrofluoric acid, which is the same etchant as in the first embodiment, is used. According to this, as described above, only the silicon nitride film 66 can be removed without removing the conductive layer 68.
Through the steps described above, the contact 68a (conductive layer) that electrically connects the upper and lower wirings can be formed.

本実施形態においても、上記第１実施形態と同様の作用効果を奏することができる。即ち、コンタクトホールに埋め込んだ導電材料を残して、シリコン窒化膜６６のみを選択的に除去することができる。よって、本実施形態によれば、燐酸に代替するエッチング液を用いてエッチング処理を行うことができる。さらに、半導体装置の製造工程において、燐酸を使用するためだけの専用の装置等を別途用意する必要がないため、製造装置種数が少なくなることで設備を含めた工場設計の単純化及び低コスト化を図ることが可能となる。   Also in this embodiment, the same operational effects as those in the first embodiment can be obtained. That is, it is possible to selectively remove only the silicon nitride film 66 while leaving the conductive material buried in the contact hole. Therefore, according to the present embodiment, the etching process can be performed using an etchant that replaces phosphoric acid. Furthermore, since there is no need to separately prepare a dedicated device only for using phosphoric acid in the manufacturing process of the semiconductor device, the number of manufacturing devices is reduced, thereby simplifying the factory design including equipment and lowering the cost. Can be achieved.

なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。また、本願発明の要旨を逸脱しない範囲において上述した各例を組み合わせても良い。   It should be noted that the technical scope of the present invention is not limited to the above-described embodiments, and includes those in which various modifications are made to the above-described embodiments without departing from the spirit of the present invention. Moreover, you may combine each example mentioned above in the range which does not deviate from the summary of this invention.

（ａ）〜（ｆ）は、素子分離膜の形成工程を示した断面図である。(A)-(f) is sectional drawing which showed the formation process of the element separation film. （ａ）〜（ｄ）は、素子分離膜の形成工程を示した断面図である。(A)-(d) is sectional drawing which showed the formation process of the element separation film. （ａ）〜（ｅ）は、コンタクト（導電層）の形成工程を示した断面図である。(A)-(e) is sectional drawing which showed the formation process of a contact (conductive layer).

符号の説明Explanation of symbols

３０…ｎ型シリコン基板（基板）、 ３２…ｐウェル領域、 ３４…シリコン酸化膜又はシリコン酸窒化膜（第１絶縁層）、 ３６…炭素添加シリコン酸化膜（第３絶縁層）、 ３８…シリコン窒化膜（第２絶縁層）、５６…第２シリコン酸化膜５６（下地絶縁層）、 ６０…素子分離膜、 Ｈ１…溝部（凹部）、 Ｈ２…コンタクトホール（凹部） 30 ... n-type silicon substrate (substrate), 32 ... p-well region, 34 ... silicon oxide film or silicon oxynitride film (first insulating layer), 36 ... carbon-added silicon oxide film (third insulating layer), 38 ... silicon Nitride film (second insulating layer), 56 ... second silicon oxide film 56 (underlying insulating layer), 60 ... element isolation film, H1 ... groove (recess), H2 ... contact hole (recess)

Claims (3)

基板上にシリコン酸化膜又はシリコン酸窒化膜を形成する第１絶縁層形成工程と、
前記第１絶縁層上に熱ＣＶＤ法により反応温度が５００℃以下の条件でシリコン窒化膜を形成する第２絶縁層形成工程と、
前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、
前記凹部を含む前記第２絶縁層上に炭素添加シリコン酸化膜を形成する第３絶縁層形成工程と、
前記第３絶縁層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記第３絶縁層上を平坦化する平坦化工程と、
希フッ酸からなるエッチング液を使用したウェットエッチング処理により、前記第２絶縁層を選択的に除去する第２絶縁層除去工程と、
を有することを特徴とする半導体装置の製造方法。 A first insulating layer forming step of forming a silicon oxide film or a silicon oxynitride film on the substrate;
A second insulating layer forming step of forming a silicon nitride film on the first insulating layer by a thermal CVD method under a reaction temperature of 500 ° C. or lower ;
A recess forming step of forming a recess by removing a part of the substrate, the first insulating layer and the second insulating layer;
A third insulating layer forming step of forming a carbon-added silicon oxide film on the second insulating layer including the recess;
A planarization step of removing a part of the third insulating layer to expose the second insulating layer and planarizing the second insulating layer and the third insulating layer;
A second insulating layer removing step of selectively removing the second insulating layer by a wet etching process using an etchant made of dilute hydrofluoric acid ;
A method for manufacturing a semiconductor device, comprising: 前記第３絶縁層形成工程において、
前記第１絶縁層の上面の位置よりも下方にシリコン酸化膜で形成された下地絶縁層を堆積させ、さらに前記第２絶縁層及び前記下地絶縁層上に前記第３絶縁層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。 In the third insulating layer forming step,
Depositing a base insulating layer formed of a silicon oxide film below the position of the upper surface of the first insulating layer, and further forming the third insulating layer on the second insulating layer and the base insulating layer; The method of manufacturing a semiconductor device according to claim 1, wherein: 配線層の上方にシリコン酸化膜又はシリコン酸窒化膜を形成する第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層上に熱ＣＶＤ法により反応温度が５００℃以下の条件でシリコン窒化膜を形成する第２絶縁層形成工程と、
前記基板、前記第１絶縁層及び前記第２絶縁層の一部を除去して凹部を形成する凹部形成工程と、
前記凹部を含む前記第２絶縁層上に、メタル膜又は不純物をドープした多結晶シリコン膜を形成する導電層形成工程と、
前記導電層の一部を除去して前記第２絶縁層を露出させ、前記第２絶縁層及び前記導電層上を平坦化する平坦化工程と、
希フッ酸からなるエッチング液を使用したウェットエッチング処理により、前記第２絶縁層を選択的に除去する第２絶縁層除去工程と、
を有することを特徴とする半導体装置の製造方法。 A first insulating layer forming step of forming a first insulating layer for forming a silicon oxide film or a silicon oxynitride film above the wiring layer;
A second insulating layer forming step of forming a silicon nitride film on the first insulating layer by a thermal CVD method under a reaction temperature of 500 ° C. or lower ;
A recess forming step of forming a recess by removing a part of the substrate, the first insulating layer and the second insulating layer;
A conductive layer forming step of forming a metal film or a polycrystalline silicon film doped with impurities on the second insulating layer including the recess;
A planarization step of removing a part of the conductive layer to expose the second insulating layer and planarizing the second insulating layer and the conductive layer;
A second insulating layer removing step of selectively removing the second insulating layer by a wet etching process using an etchant made of dilute hydrofluoric acid ;
A method for manufacturing a semiconductor device, comprising:
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