JP4608815B2

JP4608815B2 - Method for manufacturing nonvolatile semiconductor memory device

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Publication number: JP4608815B2
Application number: JP2001173819A
Authority: JP
Inventors: 浩青笹
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2011-01-12
Anticipated expiration: 2021-06-08
Also published as: JP2002368142A

Description

【０００１】
【発明の属する技術分野】
本発明は、積層された３層の誘電体膜中の電荷捕獲準位を電荷蓄積手段として機能させたデータ記憶時の電荷保持特性の改善とスケーリング性等の向上を実現した不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、誘電体膜中に形成された電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により記憶素子のしきい値電圧をシフトさせ、そのシフト後のしきい値電圧値を書き込みおよび読み出し用信号に対応させている。
【０００３】
たとえば、不揮発性半導体メモリ装置の電荷蓄積手段に電子が蓄えられていて、記憶素子がＮＭＯＳである場合には、しきい値電圧は正の方向にシフトしている。読み出し時には、該当するメモリセルに電圧を印加するが、この電荷蓄積手段に蓄えられている電子によって、しきい値電圧は、この印加電圧より大きくなっているため、ビット線には電流は流れない又は流れ難い。逆に、電荷蓄積手段に電子が蓄えられていないとき又は正孔が蓄えられている場合には、しきい値電圧は負の方向にシフトしているため、読み出し時のゲート電圧でビット線には電流が流れるまたは流れ易くなる。
この電流が“流れる”または“流れ易い”、“流れない”または“流れ難い”を、言い換えれば電流の大、小（０も含めた) を記憶データの論理“０”, “１”に対応させているのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
この記憶素子の１つに、その電荷蓄積膜が酸化膜に上下から挟まれた窒化膜からなるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型メモリトランジスタがある。ＭＯＮＯＳ型メモリトランジスタは、たとえば図１（ａ）と同じ構造を有している。
図中、左側の領域においてメモリトランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１上に、たとえば酸化シリコンからなる第１誘電体膜２１ａが形成されている。第１誘電体膜２１ａ上に、たとえば窒化シリコンからなる第２誘電体膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第３誘電体膜２３ａが形成されている。これら第１〜第３誘電体膜から、電荷蓄積機能を有する積層誘電体膜ＳＩが構成される。
第３誘電体膜２３ａの上層には、たとえばポリシリコンからなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１４と、高濃度に含有するソース・ドレイン拡散層１５が形成されている。
このメモリトランジスタは、ゲート電極３０ａと半導体基板１０中のチャネル形成領域の間に、積層誘電体膜ＳＩを有するｎチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【０００５】
一方、図１（ａ）の右側の領域においては周辺回路トランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばポリシリコンからなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、高濃度に含有するソース・ドレイン拡散層１５’が形成されている。さらに、ゲート電極３０ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【０００６】
上記構造のＭＯＮＯＳ型メモリトランジスタにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、第２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成された電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン拡散層１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中に電子が注入され、上記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１０へ電子が放出される。
【０００７】
上記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続されたメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【０００８】
上記ＭＯＮＯＳ型メモリトランジスタを有した不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる誘電体分離層２０を形成する。ここで、誘電体分離層２０により分離された図面上左側の活性領域がメモリトランジスタ形成領域であり、図面上右側の活性領域が周辺回路トランジスタ形成領域である。
【０００９】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばｐウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００１０】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコン膜を形成し、第１誘電体膜２１を形成する。
【００１１】
図３（ｄ）に示すように、たとえばＣＶＤ(Chemical Vapor Deposition) 法により、活性領域上の第１誘電体膜２１を被覆して全面に窒化シリコンを堆積させ、第２誘電体膜２２を形成する。
【００１２】
図３（ｅ）に示すように、たとえば熱酸化法により第２誘電体膜２２表面全域を熱酸化して酸化シリコン膜を形成し、第３誘電体膜２３を形成する。
【００１３】
図３（ｆ）に示すように、たとえばＣＶＤ法により第３誘電体膜２３の上にポリシリコンを堆積させ、フォトリソグラフィー工程によりレジスト膜をパターンニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第３誘電体膜２３ａからなり、電荷蓄積機能を有する積層誘電体膜ＳＩを同時にゲート電極と同じパターンにて加工する。
【００１４】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１誘電体膜２１、第２誘電体膜２２、および第３誘電体膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００１５】
メモリトランジスタ形成領域をレジスト膜などで保護し、周辺回路トランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図４（ｈ）に示すように、たとえばｐウェル１１’が形成される。
たとえば熱酸化法により全面に酸化シリコン膜を形成し、周辺回路トランジスタ用のゲート絶縁膜２１’を形成する。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のｐウェル１１表面や、ゲート電極３０ａ表面にも酸化シリコン膜が形成される。
たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりパターニングして、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４、１４’を形成する。
【００１６】
以降の工程としては、たとえば、ＣＶＤ法により酸化シリコンを堆積し、エッチバックしてゲート電極３０ａ、ゲート電極３０ａ’の側部にサイドウォール誘電体膜（不図示）を形成し、これをマスクとしてイオン注入し、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１５、１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して全面に酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン拡散層１５、１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１を形成し、図１（ａ）に示す不揮発性半導体記憶装置の基本構造が完成する。
【００１７】
ところで、電荷蓄積膜をポリシリコンの導電膜から構成したＦＧ(Floating Gate) 型メモリトランジスタが知られている。このメモリトランジスタの形成では、図３（ｄ）の工程で、第２誘電体膜２２に代えてポリシリコンをＣＶＤにより堆積する。このポリシリコンは、図３（ｆ）のゲート加工時に同時にパターンニングされる。
【００１８】
【発明が解決しようとする課題】
現在、実用化されている不揮発性半導体記憶装置は、ＦＧ型メモリトランジスタを用いたものが一般的である。また、大容量用途の不揮発性半導体記憶装置では、その書き込み方式としてＦＮ注入を用いたものが多い。
ところが、これらの従来の不揮発性半導体記憶装置は、電荷保持特性、ディスターブ特性、繰り返し書き込み消去特性などに優れる反面、データの書き込み時および消去時に、ＦＮ注入のために２０Ｖ前後の高電圧が必要となる。従来のＦＧ型不揮発性メモリ装置では、この高電圧を必要とすることが、信頼性を保障しながら素子を微細化する上での阻害要因となっている。
【００１９】
ＭＯＮＯＳ型など、積層誘電体膜中に離散化された電荷蓄積手段を含むメモリトランジスタを有した不揮発性半導体記憶装置においては、書き込み時および消去時のＦＮ注入に必要な電圧は、現在のところ１１〜１３Ｖ程度と、ＦＧ型に比べ低くてすむ。また、たとえば第１誘電体膜２１ａにリークパスがあった場合でも、離散化された電荷蓄積手段（電荷捕獲準位）に保持された電荷は局所的にしかリークしない。この点、電荷蓄積手段が導電層からなるＦＧ型と大きく異なる。
以上より、ＭＯＮＯＳ型は、ＦＧ型より積層誘電体膜ＳＩのスケーリング性に優れるという利点がある。
【００２０】
ところが、さらに素子のスケーリングをしようとした場合、電荷保持特性の向上が必須となる。
ＭＯＮＯＳ型メモリトランジスタにおける電荷保持特性は、電荷の基板側またはゲート電極側への散逸を防ぐ第１および第３誘電体膜２１ａ，２３ａの各膜厚と、第２誘電体膜２２ａ内における電荷捕獲準位の深さとにより変化する。ここで、電荷捕獲準位が深いとは、電子の場合は電荷捕獲準位と伝導帯とのエネルギー差、ホールの場合は電荷捕獲準位と価電子帯とのエネルギー差が大きいことを言い、これらのエネルギー差が大きいほど電荷保持特性が良くなることが知られている。
【００２１】
前述したように、従来の不揮発性メモリ装置で電荷蓄積に主に用いられる第２誘電体膜２２ａの材質が窒化シリコンである。この場合、電子の電荷捕獲準位と伝導帯とのエネルギー差、ホールの電荷捕獲準位と価電子帯とのエネルギー差は、ともに０．７ｅＶ〜０．８ｅＶ程度である。また、この第２誘電体膜に窒化シリコンを用いたＭＯＮＯＳ型不揮発性メモリ装置では、電荷保持特性が良好な状態を１０年間保証するには、たとえば、第１誘電体膜２１ａの膜厚が３ｎｍ程度、第３誘電体膜２３ａの膜厚が４ｎｍ前後必要となり、このことが更なる低電圧化を阻んでいる。
【００２２】
本発明の目的は、電荷保持特性を改善し、これにより第１，第３誘電体膜の膜厚を薄くでき、その結果、低電圧化および高速動作が可能で、微細化が容易な不揮発性半導体記憶装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成される領域の上に熱酸化法により酸化珪素からなる第１の誘電体膜を成膜するステップと、前記第１の誘電体膜上に、電荷捕獲準位がデータ記憶時に電荷蓄積手段として機能する第２の誘電体膜として酸化アルミニウム膜を原子層堆積法により成膜するステップと、前記第２の誘電体膜の上に酸化珪素からなる第３の誘電体膜を成膜するステップと、
前記第３の誘電体膜の上にチャネルを制御する電極の膜を成膜するステップと、を有し、前記酸化アルミニウムを成膜するステップは、第１の誘電体膜が形成された前記半導体基板を処理するステップとして、酸素を含むガスに暴露する第１ステップと、不活性ガスによるパージを行ってシリコンの未結合手を形成する第２ステップと、アルミニウムを含むガスに暴露する第３ステップと、不活性ガスによるパージを行って前記シリコンの未結合手にアルミニウムの原子を結合させる第４ステップと、を有し、前記第１ステップ、不活性ガスによるパージのステップ、前記第３ステップ、不活性ガスによるパージのステップを、前記酸化アルミニウムの膜厚が所望の値となる所定の回数、繰り返す。
【００２４】
本発明では、好適に、前記第３の誘電体膜としての酸化珪素の膜を熱酸化法により成膜する。
【００２５】
この製造方法で製造された不揮発性半導体記憶装では、第２の誘電体膜が酸化アルミニウムからなるため、そのバルクの電荷捕獲準位の、伝導帯または価電子帯からのエネルギー差が２．１ｅＶ程度と、窒化珪素，酸化窒化珪素の０．７ｅＶ〜０．８ｅＶより大きい。このため、本発明の製造方法で製造された不揮発性半導体記憶装置では、窒化珪素を電荷蓄積に主に用いる従来の不揮発性半導体記憶装置より、一旦捕獲された電荷が捕獲準位から抜け難くなる。
【００２７】
本発明に係る不揮発性半導体記憶装置の製造方法では、原子層堆積工程において、上記第２の誘電体膜を組成する複数の元素の何れかを含む複数のガスそれぞれに、順次上記第１の誘電体膜表面を暴露し、当該一連の暴露を所定のサイクル数繰り返して数原子層単位の成長を行う。この方法では、電荷捕獲準位が従来より深い酸化アルミニウム等の膜が容易に形成される。
【００２８】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１（ａ）は、本実施形態に係る不揮発性メモリ装置の断面図であり、従来例と同様な構造を有している。
【００２９】
図中、左側の領域においてメモリトランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１上に、たとえば酸化シリコンからなる第１誘電体膜２１ａが形成されている。第１誘電体膜２１ａ上に、たとえば酸化アルミニウムからなる第２誘電体膜２２ａが形成され、さらに、その上に、たとえば酸化シリコンからなる第３誘電体膜２３ａが形成されている。これら第１〜第３誘電体膜から、電荷蓄積機能を有する積層誘電体膜ＳＩが構成される。
【００３０】
第３誘電体膜２３ａの上層には、たとえばポリシリコンからなるゲート電極３０ａが形成されている。また、ゲート電極３０ａの両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層１４と、高濃度に含有するソース・ドレイン拡散層１５が形成されている。
このメモリトランジスタが、ゲート電極３０ａと半導体基板１０中のチャネル形成領域の間に、積層誘電体膜ＳＩを有するｎチャネル型の電界効果トランジスタである。
ゲート電極３０ａを被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５に達するコンタクトホールが開口されて、ソース・ドレイン電極３１が形成されている。
【００３１】
一方、図１（ａ）の右側の領域においては周辺回路トランジスタが形成されている。
誘電体分離層２０により分離された半導体基板１０のｐ型ウェル１１’上に、たとえば酸化シリコンからなるゲート絶縁膜２１ａ’が形成され、その上に、たとえばポリシリコンからなるゲート電極３０ａ’が形成されている。また、ゲート電極３０ａ’の両側部の半導体基板１０中には、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４’と、高濃度に含有するソース・ドレイン拡散層１５’が形成されている。さらに、ゲート電極３１ａ’を被覆して例えば酸化シリコンからなる層間絶縁膜２５が形成されており、ソース・ドレイン拡散層１５’に達するコンタクトホールが開口されて、ソース・ドレイン電極３１’が形成されている。
【００３２】
上記構造のメモリトランジスタにおいては、積層誘電体膜ＳＩは、第２誘電体膜２２ａのバルク中の電荷トラップ（バルクトラップ）や、第２誘電体膜２２ａと第３誘電体膜２３ａの界面に形成された電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
ゲート電極３０ａ、半導体基板１０中のソース・ドレイン拡散層１５、および半導体基板１０に適当な電圧を印加することにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、第１誘電体膜２１ａを通して半導体基板１０から積層誘電体膜ＳＩ中に電子が注入され、上記電圧によって形成される電界により伝導し、トラップに捕獲される。あるいは逆に、第１誘電体膜２１ａを通して積層誘電体膜ＳＩ中から半導体基板１０へ電子が放出される。
【００３３】
上記メモリトランジスタを行列状に並べＮＯＲ型動作可能に接続したメモリセルアレイの等価回路図を図１（ｂ）に示す。
たとえば、セル１のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそれぞれ接続されている。また、セル２のメモリトランジスタのゲート電極はワード線ＷＬ１に接続され、ソース・ドレイン拡散層はビット線ＢＬ２ａ、ＢＬ２ｂにそれぞれ接続されている。このように各線に接続したメモリトランジスタがＮＯＲ型にマトリクス状に接続され、メモリアレイを構成する。
【００３４】
上記の積層誘電体膜ＳＩ中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、メモリトランジスタのしきい値電圧が変化する。この変化によりデータの記憶が可能となる。
たとえば、セル１の積層誘電体膜ＳＩ中に電子を蓄積した場合に、メモリトランジスタがｎチャネル型であるとすると、そのしきい値電圧が正の方向にシフトしている。読み出し時には、該当するメモリセルのゲート電極（ワード線ＷＬ１）に電圧を印加するが、この積層誘電体膜ＳＩに蓄積された電荷によってメモリトランジスタのしきい値電圧が印加電圧よりも高くなっているため、両ビット線ＢＬ１ａ、ＢＬ１ｂ間には電流は流れない。逆に、積層誘電体膜ＳＩにホールを蓄積した場合に、メモリトランジスタのしきい値電圧が負の方向にシフトしているため、読み出し時のゲート電圧で両ビット線ＢＬ１ａ、ＢＬ１ｂ間に電流が流れる。この電流が“流れる”、“流れない”を論理“０”、“１”に対応させて、１ビットのバイナリデータを記憶することができる。あるいは、しきい値分布幅を複数に分割すると多値化が可能となる。
以上のことから、積層誘電体膜ＳＩを有する電界効果型トランジスタに対しデータを書き込み、読み出すことが可能となる。
【００３５】
消去では、蓄積電荷をＦＮトンネリング，ダイレクトトンネリング，その他の方法で基板側に引き抜くか、逆極性の電荷を注入する。これにより、メモリトランジスタのしきい値電圧が、消去状態の低いレベルに推移する。この消去は、通常、メモリセルアレイ一括か、メモリセルアレイの所定のサブアレイ単位を一括で行うが、ビットごとの消去も可能である。
【００３６】
上記メモリトランジスタを有した不揮発性半導体記憶装置の製造方法について、図面を参照して説明する。
図２（ａ）に示すように、シリコン半導体基板１０に対して、たとえばＬＯＣＯＳ法により酸化シリコンからなる誘電体分離層２０を形成する。ここで、誘電体分離層２０により分離された図面上左側の活性領域がメモリトランジスタ形成領域であり、図面上右側の活性領域が周辺回路トランジスタ形成領域である。
【００３７】
周辺回路トランジスタ形成領域をレジスト膜などで保護し、メモリトランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図２（ｂ）に示すように、たとえばｐウェル１１がメモリトランジスタ形成領域にのみ形成される。
【００３８】
図２（ｃ）に示すように、たとえば熱酸化法により全面に酸化シリコンを０．５〜３．５ｎｍの膜厚で形成し、第１誘電体膜２１を形成する。
【００３９】
図３（ｄ）に示すように、たとえば酸化アルミニウムからなる第２誘電体膜２２を、活性領域上の第１誘電体膜２１上を被覆するように全面に、たとえば２〜１０ｎｍの膜厚で形成する。この第２誘電体膜２２の形成は、通常のＣＶＤ，スパッタリングによっても可能であるが、好ましくは、原子層堆積（ＡＬＤ:Atomic Layer Deposition) 法により形成される。
より詳しくは、シリコンウェハを、例えばＡＬＤ対応のＣＶＤ装置に移送し、酸素Ｏ₂ を含むガスを反応炉内に流し、所定の圧力と温度で維持する。炉内の温度と圧力が安定したら、シリコンウェハを所定時間以上、酸素を含むガスに暴露する。このときシリコンＳｉの未結合手を終端していた水素Ｈに代って酸素Ｏ₂がシリコンと結合し、シリコン未結合手が全てなくなると反応が自動的に停止する。
不活性ガスによるパージ工程を行った後に、所定の圧力と温度でアルミニウムＡｌを含むガス、例えばＡｌ（ＣＨ₃ ）₃ にシリコンウェハを所定時間以上暴露する。このとき表面の酸素原子ＯとＣＨ₃ が反応して、Ａｌを含むガス分子がウェハ表面に吸着し、そのガスの未結合手を作る。このＡｌの未結合手と、パージ工程で酸素がとれて出来たシリコンＳｉの未結合手とが結合する。基板側の未結合手が全てなくなると、この反応が自動的に停止する。
その後、パージ工程を間に入れながら、酸素を含むガスによる反応と、Ａｌを含むガスによる反応とを、酸化アルミニウムの膜厚が所望の膜厚となるまで繰り返す。
【００４０】
図３（ｅ）に示すように、たとえば熱酸化法により第２誘電体膜２２表面全域を熱酸化して酸化シリコン膜を、たとえば３ｎｍ〜５ｎｍ程度形成し、第３誘電体膜２３を形成する。
【００４１】
図３（ｆ）に示すように、たとえばＣＶＤ法により第３誘電体膜２３の上にポリシリコンを堆積させ、フォトリソグラフィー工程によりレジスト膜をパターンニングしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ゲート電極３０ａを形成する。このとき、第１誘電体膜２１ａ、第２誘電体膜２２ａ、第３誘電体膜２３ａからなり、電荷蓄積機能を有する積層誘電体膜ＳＩを同時にゲート電極と同じパターンにて加工する。
【００４２】
図４（ｇ）に示すように、メモリトランジスタ形成領域をレジスト膜で保護してＲＩＥなどのエッチングを施し、周辺回路トランジスタ形成領域の第１誘電体膜２１、第２誘電体膜２２、および第３誘電体膜２３を除去し、周辺回路トランジスタ形成領域において半導体基板１０を露出させる。
【００４３】
メモリトランジスタ形成領域をレジスト膜などで保護し、周辺回路トランジスタ形成領域にしきい値電圧調整のための不純物のイオン注入、あるいはウェルなどを形成するためのイオン注入などを行う。これにより、図４（ｈ）に示すように、たとえばｐウェル１１’が形成される。
たとえば熱酸化法により全面に酸化シリコン膜を形成し、周辺回路トランジスタ用のゲート絶縁膜２１’を形成する。このとき、メモリトランジスタ形成領域においても、ゲート電極３０ａの両側部のｐウェル１１表面や、ゲート電極３０ａ表面にも酸化シリコン膜が形成される。
たとえばＣＶＤ法によりポリシリコンを堆積させ、フォトリソグラフィー工程によりパターニングして、周辺回路トランジスタ用のゲート電極３０ａ’を形成する。
次に、ゲート電極３０ａ、ゲート電極３０ａ’をマスクとしてイオン注入し、ｎ型不純物を低濃度に含有するＬＤＤ拡散層１４、１４’を形成する。
【００４４】
以降の工程としては、たとえば、ＣＶＤ法により酸化シリコンを堆積し、エッチバックしてゲート電極３０ａ、ゲート電極３０ａ’の側部にサイドウォール誘電体膜（不図示）を形成し、これをマスクとしてイオン注入し、ｎ型の導電性不純物を高濃度に含有するソース・ドレイン拡散層１５、１５’を形成する。これにより、メモリトランジスタと周辺回路トランジスタが形成される。
その後、たとえばＣＶＤ法により、これらのトランジスタを被覆して全面に酸化シリコンを堆積させて層間絶縁膜２５を形成し、層間絶縁膜２５にソース・ドレイン拡散層１５、１５’に達するコンタクトホールを開口する。たとえばスパッタリング法によりアルミニウム合金などの導電膜を堆積させ、パターニングしてソース・ドレイン電極３１、３１’を形成し、図１（ａ）に示す不揮発性半導体記憶装置の基本構造が完成する。
【００４５】
この不揮発性メモリ装置の製造方法では、工程数を増やすことなく、第２誘電体膜２２ａの電荷捕獲準位を従来より深くすることができる。その結果、本実施形態に係る不揮発性メモリ装置は、一旦捕獲された電荷が基板側またはゲート電極側に抜けにくくなり、電荷保持特性が向上した。また、電荷保持特性が向上した分、第１誘電体膜２１および／または第３誘電体膜２３の膜厚を薄くでき、低電圧化が進展する。その場合、さらに高速動作も可能となる。しかも、第１誘電体膜２１および／または第３誘電体膜２３の膜厚を薄くできることによって素子スケーリングが進展する。
【００４６】
本発明の不揮発性半導体記憶装置の構造および製造方法は、上記の実施の形態に限定されない。
たとえば、第２誘電体膜２２ａは、酸化アルミニウムに限らず、従来から用いていた窒化シリコンと比較してバルクの電荷捕獲準位が深い誘電体材料により形成してもよい。
ゲート電極３０ａ、３０ａ’は１層としているが、ポリサイドなどの多層構成としてよい。ソース・ドレイン拡散層は、ＬＤＤ構造以外の構造としてもよい。半導体記憶装置のセルアレイ方式としては、ＮＯＲ型のほか、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＤ型など何れでもよい。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４７】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、電荷保持特性が改善され、これにより第１，第３誘電体膜の膜厚を薄くでき、その結果、低電圧化および高速動作が可能で、微細化が容易となる。
また、本発明の不揮発性半導体記憶装置の製造方法によれば、上記利点を有した不揮発性半導体記憶装置を工程数を増加することなく容易に形成できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態および従来例の不揮発性半導体記憶装置の断面図でありる。（ｂ）は、その不揮発性半導体記憶装置の４メモリセル分の等価回路図である。
【図２】本発明の実施形態および従来例の不揮発性半導体記憶装置の製造における断面図であり、（ａ）は誘電体分離層の形成工程まで、（ｂ）はウェルの形成工程まで、（ｃ）は第１誘電体膜の形成工程までを示す。
【図３】図２に続く工程での断面図であり、（ｄ）は第２誘電体膜の形成工程まで、（ｅ）は第３誘電体膜の形成工程まで、（ｆ）はゲート電極パターンの形成工程までを示す。
【図４】図３に続く工程での断面図であり、（ｇ）は周辺回路トランジスタ形成領域の積層誘電体膜の除去工程まで、（ｈ）はＬＤＤ拡散層の形成工程までを示す。
【符号の説明】
１０…半導体基板、１１，１１’…ｐウェル、１４…ＬＤＤ拡散層、１５…ソース・ドレイン拡散層、２０…誘電体分離層、２１、２１ａ…第１誘電体膜、２２、２２ａ…第２誘電体膜、２３、２３ａ…第３誘電体膜、２５…層間絶縁膜、３０…ゲート電極となる導電膜、３０ａ…ゲート電極、３１，３１’…ソース・ドレイン電極、ＳＩ…積層誘電体膜、ＢＬ１ａ等…ビット線、ＷＬ１等…ワード線。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a nonvolatile semiconductor memory device that realizes improvement in charge retention characteristics and improvement in scaling property in data storage, in which the charge trap levels in the stacked three-layer dielectric films function as charge storage means.SetManufacturing methodTo the lawRelated.
[0002]
[Prior art]
A non-volatile semiconductor memory device shifts the threshold voltage of a memory element depending on the presence or absence of charges present in a charge storage means (conductor or charge trap level) formed in a dielectric film, and the threshold after the shift. The value voltage value is made to correspond to the write and read signals.
[0003]
For example, when electrons are stored in the charge storage means of the nonvolatile semiconductor memory device and the storage element is an NMOS, the threshold voltage is shifted in the positive direction. At the time of reading, a voltage is applied to the corresponding memory cell. However, since the threshold voltage is higher than the applied voltage by the electrons stored in the charge storage means, no current flows through the bit line. Or difficult to flow. Conversely, when electrons are not stored in the charge storage means or when holes are stored, the threshold voltage is shifted in the negative direction, so the gate voltage at the time of reading is applied to the bit line. Current flows or becomes easy to flow.
This current is “flowing” or “easy to flow”, “not flowing” or “difficult to flow”, in other words, large or small current (including 0) corresponds to the logic “0” or “1” of the stored data. It is the basic operation principle of the nonvolatile semiconductor memory device.
[0004]
As one of the memory elements, there is a MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type memory transistor composed of a nitride film whose charge storage film is sandwiched from above and below by an oxide film. The MONOS type memory transistor has the same structure as that shown in FIG.
In the drawing, a memory transistor is formed in the left region.
On the p-type well 11 of the semiconductor substrate 10 separated by the dielectric separation layer 20, a first dielectric film 21a made of, for example, silicon oxide is formed. A second dielectric film 22a made of, for example, silicon nitride is formed on the first dielectric film 21a, and a third dielectric film 23a made of, for example, silicon oxide is further formed thereon. A laminated dielectric film SI having a charge storage function is constituted by these first to third dielectric films.
On the third dielectric film 23a, a gate electrode 30a made of, for example, polysilicon is formed. Further, an LDD (Lightly Doped Drain) diffusion layer 14 containing an n-type impurity at a low concentration and a source / drain diffusion layer 15 containing a high concentration are formed in the semiconductor substrate 10 on both sides of the gate electrode 30a. ing.
This memory transistor is an n-channel field effect transistor having a laminated dielectric film SI between a gate electrode 30a and a channel formation region in the semiconductor substrate 10.
An interlayer insulating film 25 made of, for example, silicon oxide is formed so as to cover the gate electrode 30a, contact holes reaching the source / drain diffusion layer 15 are opened, and source / drain electrodes 31 are formed.
[0005]
On the other hand, peripheral circuit transistors are formed in the right region of FIG.
A gate insulating film 21a ′ made of, for example, silicon oxide is formed on the p-type well 11 ′ of the semiconductor substrate 10 separated by the dielectric isolation layer 20, and a gate electrode 30a ′ made of, for example, polysilicon is formed thereon. Has been. Further, in the semiconductor substrate 10 on both sides of the gate electrode 30a ′, an LDD diffusion layer 14 ′ containing an n-type impurity at a low concentration and a source / drain diffusion layer 15 ′ containing a high concentration are formed. . Further, an interlayer insulating film 25 made of, for example, silicon oxide is formed so as to cover the gate electrode 30a ′, contact holes reaching the source / drain diffusion layer 15 ′ are opened, and a source / drain electrode 31 ′ is formed. ing.
[0006]
In the MONOS type memory transistor having the above structure, the laminated dielectric film SI is formed by charge traps (bulk traps) in the bulk of the second dielectric film 22a or the interface between the second dielectric film 22a and the third dielectric film 23a. The charge traps (interface traps) formed on the surface have a function of holding charges.
By applying an appropriate voltage to the gate electrode 30a, the source / drain diffusion layer 15 in the semiconductor substrate 10, and the semiconductor substrate 10, a Fowler-Nordheim (FN) tunneling current is generated, and the semiconductor substrate passes through the first dielectric film 21a. Electrons are injected from 10 into the laminated dielectric film SI, conducted by the electric field formed by the voltage, and captured by the trap. Or, conversely, electrons are emitted from the laminated dielectric film SI to the semiconductor substrate 10 through the first dielectric film 21a.
[0007]
FIG. 1B shows an equivalent circuit diagram of a memory cell array in which the memory transistors are arranged in a matrix and connected so as to be capable of NOR operation.
For example, the gate electrode of the memory transistor of the cell 1 is connected to the word line WL1, and the source / drain diffusion layers are connected to the bit lines BL1a and BL1b, respectively. The gate electrode of the memory transistor of the cell 2 is connected to the word line WL1, and the source / drain diffusion layers are connected to the bit lines BL2a and BL2b, respectively. Thus, the memory transistors connected to the respective lines are connected in a NOR type matrix to form a memory array.
[0008]
A method for manufacturing a nonvolatile semiconductor memory device having the MONOS type memory transistor will be described with reference to the drawings.
As shown in FIG. 2A, a dielectric isolation layer 20 made of silicon oxide is formed on the silicon semiconductor substrate 10 by, for example, the LOCOS method. Here, the active region on the left side of the drawing separated by the dielectric isolation layer 20 is a memory transistor forming region, and the active region on the right side of the drawing is a peripheral circuit transistor forming region.
[0009]
The peripheral circuit transistor formation region is protected with a resist film or the like, and impurity ion implantation for adjusting a threshold voltage or ion implantation for forming a well or the like is performed in the memory transistor formation region. Thereby, as shown in FIG. 2B, for example, the p-well 11 is formed only in the memory transistor formation region.
[0010]
As shown in FIG. 2C, a silicon oxide film is formed on the entire surface by, eg, thermal oxidation, and a first dielectric film 21 is formed.
[0011]
As shown in FIG. 3D, the second dielectric film 22 is formed by depositing silicon nitride over the entire surface covering the first dielectric film 21 on the active region by, for example, CVD (Chemical Vapor Deposition). To do.
[0012]
As shown in FIG. 3E, the entire surface of the second dielectric film 22 is thermally oxidized by, for example, a thermal oxidation method to form a silicon oxide film, and a third dielectric film 23 is formed.
[0013]
As shown in FIG. 3F, for example, polysilicon is deposited on the third dielectric film 23 by the CVD method, the resist film is patterned by a photolithography process, and etching such as RIE (reactive ion etching) is performed. To form the gate electrode 30a. At this time, the laminated dielectric film SI including the first dielectric film 21a, the second dielectric film 22a, and the third dielectric film 23a and having a charge storage function is simultaneously processed in the same pattern as the gate electrode.
[0014]
As shown in FIG. 4G, the memory transistor formation region is protected with a resist film, and etching such as RIE is performed, so that the first dielectric film 21, the second dielectric film 22, and the second dielectric film 22 in the peripheral circuit transistor formation region are formed. The three dielectric films 23 are removed, and the semiconductor substrate 10 is exposed in the peripheral circuit transistor formation region.
[0015]
The memory transistor formation region is protected with a resist film or the like, and impurity ion implantation for adjusting a threshold voltage or ion implantation for forming a well or the like is performed in the peripheral circuit transistor formation region. As a result, as shown in FIG. 4H, for example, a p-well 11 'is formed.
For example, a silicon oxide film is formed on the entire surface by a thermal oxidation method to form a gate insulating film 21 'for a peripheral circuit transistor. At this time, a silicon oxide film is also formed on the surface of the p-well 11 on both sides of the gate electrode 30a and the surface of the gate electrode 30a in the memory transistor formation region.
For example, polysilicon is deposited by a CVD method and patterned by a photolithography process to form a gate electrode 30a 'for a peripheral circuit transistor.
Next, ion implantation is performed using the gate electrode 30a and the gate electrode 30a 'as a mask to form LDD diffusion layers 14 and 14' containing n-type impurities at a low concentration.
[0016]
As the subsequent steps, for example, silicon oxide is deposited by the CVD method and etched back to form side wall dielectric films (not shown) on the side portions of the gate electrode 30a and the gate electrode 30a ′, and this is used as a mask. Ion implantation is performed to form source / drain diffusion layers 15 and 15 ′ containing n-type conductive impurities at a high concentration. Thereby, a memory transistor and a peripheral circuit transistor are formed.
Thereafter, these transistors are covered by, for example, CVD, and silicon oxide is deposited on the entire surface to form an interlayer insulating film 25. Contact holes reaching the source / drain diffusion layers 15 and 15 ′ are opened in the interlayer insulating film 25. To do. For example, a conductive film such as an aluminum alloy is deposited by sputtering and patterned to form source / drain electrodes 31, thereby completing the basic structure of the nonvolatile semiconductor memory device shown in FIG.
[0017]
By the way, an FG (Floating Gate) type memory transistor in which the charge storage film is made of a polysilicon conductive film is known. In the formation of the memory transistor, polysilicon is deposited by CVD instead of the second dielectric film 22 in the step of FIG. This polysilicon is patterned at the same time as the gate processing in FIG.
[0018]
[Problems to be solved by the invention]
Currently, non-volatile semiconductor memory devices in practical use generally use FG type memory transistors. Many nonvolatile semiconductor memory devices for large-capacity applications use FN injection as the writing method.
However, these conventional nonvolatile semiconductor memory devices are excellent in charge retention characteristics, disturb characteristics, repetitive write / erase characteristics, etc., but require a high voltage of about 20 V for FN injection during data writing and erasing. Become. In the conventional FG type non-volatile memory device, the necessity of this high voltage is an impediment to miniaturizing the element while ensuring reliability.
[0019]
In a nonvolatile semiconductor memory device such as a MONOS type having a memory transistor including charge storage means discretized in a laminated dielectric film, a voltage required for FN injection at the time of writing and erasing is currently 11 About 13V, which is lower than the FG type. For example, even when there is a leak path in the first dielectric film 21a, the charge held in the discrete charge storage means (charge trap level) leaks only locally. In this respect, the charge storage means is greatly different from the FG type comprising a conductive layer.
As described above, the MONOS type has an advantage that the stacked dielectric film SI is superior in scaling property than the FG type.
[0020]
However, when further scaling the device, it is essential to improve the charge retention characteristics.
The charge retention characteristics of the MONOS memory transistor include the film thicknesses of the first and third dielectric films 21a and 23a that prevent the dissipation of charges to the substrate side or the gate electrode side, and charge trapping in the second dielectric film 22a. It depends on the depth of the level. Here, the deep charge trap level means that in the case of electrons, the energy difference between the charge trap level and the conduction band, and in the case of holes, the energy difference between the charge trap level and the valence band is large. It is known that the charge retention characteristics improve as the energy difference increases.
[0021]
As described above, the material of the second dielectric film 22a mainly used for charge storage in the conventional nonvolatile memory device is silicon nitride. In this case, the energy difference between the charge trap level of electrons and the conduction band, and the energy difference between the charge trap level of holes and the valence band are both about 0.7 eV to 0.8 eV. In the MONOS type nonvolatile memory device using silicon nitride for the second dielectric film, in order to guarantee a good charge retention characteristic for 10 years, for example, the film thickness of the first dielectric film 21a is 3 nm. To the extent, the film thickness of the third dielectric film 23a is required to be about 4 nm, which prevents further voltage reduction.
[0022]
  The object of the present invention is to improve the charge retention characteristics, thereby reducing the film thickness of the first and third dielectric films. As a result, low voltage and high-speed operation are possible, and non-volatile that is easy to miniaturize Semiconductor memory deviceSetManufacturing methodThe lawIt is to provide.
[0023]
[Means for Solving the Problems]
  The method for manufacturing a nonvolatile semiconductor memory device according to the present invention includes a step of forming a first dielectric film made of silicon oxide on a region of a semiconductor substrate where a channel is to be formed by a thermal oxidation method; Forming an aluminum oxide film as a second dielectric film having a charge trap level functioning as a charge accumulating means during data storage on the dielectric film; and the second dielectric film Forming a third dielectric film made of silicon oxide on the substrate;
  Forming a film of an electrode for controlling a channel on the third dielectric film, wherein the step of forming the aluminum oxide comprises forming the semiconductor on which the first dielectric film is formed. As a step of processing a substrate, a first step of exposing to a gas containing oxygen, and a purge with an inert gasTo form silicon dangling bondsA second step, a third step of exposure to a gas containing aluminum, and a purge with an inert gasTo bond aluminum atoms to the silicon dangling bondsA fourth step, wherein the first step, Purging with an inert gas, the thirdStep, Step of purging with inert gasIs repeated a predetermined number of times so that the film thickness of the aluminum oxide becomes a desired value.
[0024]
  In the present invention, a silicon oxide film as the third dielectric film is preferably formed by a thermal oxidation method.
[0025]
  ThisManufactured by the manufacturing method ofIn volatile semiconductor memory devicesThe secondThe second dielectric film is made of aluminum oxide.BecauseThe energy difference of the bulk charge trap level from the conduction band or valence band is about 2.1 eV, which is larger than 0.7 eV to 0.8 eV of silicon nitride and silicon oxynitride. For this reason, the present inventionManufactured by the manufacturing method ofIn the volatile semiconductor memory device, the trapped charge is more difficult to escape from the trap level than the conventional nonvolatile semiconductor memory device mainly using silicon nitride for charge accumulation.
[0027]
  According to the present inventionIn the method for manufacturing a nonvolatile semiconductor memory device, in the atomic layer deposition step, the surface of the first dielectric film is sequentially applied to each of a plurality of gases including any of a plurality of elements constituting the second dielectric film. The exposure is repeated, and the series of exposure is repeated for a predetermined number of cycles to perform the growth of several atomic layers. In this method, a film of aluminum oxide or the like having a deeper charge trapping level than that of the prior art can be easily formed.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a nonvolatile semiconductor memory device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
FIG. 1A is a cross-sectional view of the nonvolatile memory device according to this embodiment, and has a structure similar to that of the conventional example.
[0029]
In the drawing, a memory transistor is formed in the left region.
On the p-type well 11 of the semiconductor substrate 10 separated by the dielectric separation layer 20, a first dielectric film 21a made of, for example, silicon oxide is formed. A second dielectric film 22a made of, for example, aluminum oxide is formed on first dielectric film 21a, and a third dielectric film 23a made of, for example, silicon oxide is further formed thereon. A laminated dielectric film SI having a charge storage function is constituted by these first to third dielectric films.
[0030]
On the third dielectric film 23a, a gate electrode 30a made of, for example, polysilicon is formed. Further, an LDD (Lightly Doped Drain) diffusion layer 14 containing an n-type impurity at a low concentration and a source / drain diffusion layer 15 containing a high concentration are formed in the semiconductor substrate 10 on both sides of the gate electrode 30a. ing.
This memory transistor is an n-channel field effect transistor having a laminated dielectric film SI between the gate electrode 30a and the channel formation region in the semiconductor substrate 10.
An interlayer insulating film 25 made of, for example, silicon oxide is formed so as to cover the gate electrode 30a, contact holes reaching the source / drain diffusion layer 15 are opened, and source / drain electrodes 31 are formed.
[0031]
On the other hand, peripheral circuit transistors are formed in the right region of FIG.
A gate insulating film 21a ′ made of, for example, silicon oxide is formed on the p-type well 11 ′ of the semiconductor substrate 10 separated by the dielectric isolation layer 20, and a gate electrode 30a ′ made of, for example, polysilicon is formed thereon. Has been. Further, in the semiconductor substrate 10 on both sides of the gate electrode 30a ′, an LDD diffusion layer 14 ′ containing an n-type impurity at a low concentration and a source / drain diffusion layer 15 ′ containing a high concentration are formed. . Further, an interlayer insulating film 25 made of, for example, silicon oxide is formed so as to cover the gate electrode 31a ′, contact holes reaching the source / drain diffusion layers 15 ′ are opened, and the source / drain electrodes 31 ′ are formed. ing.
[0032]
In the memory transistor having the above structure, the laminated dielectric film SI is formed at the charge trap (bulk trap) in the bulk of the second dielectric film 22a or at the interface between the second dielectric film 22a and the third dielectric film 23a. The charge trap (interface trap) or the like has a function of holding charges.
By applying an appropriate voltage to the gate electrode 30a, the source / drain diffusion layer 15 in the semiconductor substrate 10, and the semiconductor substrate 10, a Fowler-Nordheim (FN) tunneling current is generated, and the semiconductor substrate passes through the first dielectric film 21a. Electrons are injected from 10 into the laminated dielectric film SI, conducted by the electric field formed by the voltage, and captured by the trap. Or, conversely, electrons are emitted from the laminated dielectric film SI to the semiconductor substrate 10 through the first dielectric film 21a.
[0033]
FIG. 1B shows an equivalent circuit diagram of a memory cell array in which the memory transistors are arranged in a matrix and connected so as to be capable of NOR operation.
For example, the gate electrode of the memory transistor of the cell 1 is connected to the word line WL1, and the source / drain diffusion layers are connected to the bit lines BL1a and BL1b, respectively. The gate electrode of the memory transistor of the cell 2 is connected to the word line WL1, and the source / drain diffusion layers are connected to the bit lines BL2a and BL2b, respectively. In this way, the memory transistors connected to each line are connected in a NOR type matrix form to constitute a memory array.
[0034]
When charges are accumulated in the laminated dielectric film SI, an electric field is generated by the accumulated charges, so that the threshold voltage of the memory transistor changes. This change enables data storage.
For example, when electrons are accumulated in the laminated dielectric film SI of the cell 1, if the memory transistor is an n-channel type, the threshold voltage is shifted in the positive direction. At the time of reading, a voltage is applied to the gate electrode (word line WL1) of the corresponding memory cell, but the threshold voltage of the memory transistor is higher than the applied voltage due to the charges accumulated in the stacked dielectric film SI. Therefore, no current flows between both bit lines BL1a and BL1b. On the contrary, when holes are accumulated in the laminated dielectric film SI, the threshold voltage of the memory transistor is shifted in the negative direction. Therefore, a current is applied between the bit lines BL1a and BL1b by the gate voltage at the time of reading. Flowing. One-bit binary data can be stored by correlating this current “flow” or “not flow” with logic “0” or “1”. Alternatively, multi-value can be obtained by dividing the threshold distribution width into a plurality of values.
From the above, data can be written to and read from the field effect transistor having the laminated dielectric film SI.
[0035]
In erasing, the accumulated charge is pulled out to the substrate side by FN tunneling, direct tunneling, or other methods, or charge having a reverse polarity is injected. As a result, the threshold voltage of the memory transistor changes to a low level in the erased state. This erasure is usually performed in a batch of memory cell arrays or a predetermined subarray unit of the memory cell array, but can be erased bit by bit.
[0036]
A method for manufacturing the nonvolatile semiconductor memory device having the memory transistor will be described with reference to the drawings.
As shown in FIG. 2A, a dielectric isolation layer 20 made of silicon oxide is formed on the silicon semiconductor substrate 10 by, for example, the LOCOS method. Here, the active region on the left side of the drawing separated by the dielectric isolation layer 20 is a memory transistor forming region, and the active region on the right side of the drawing is a peripheral circuit transistor forming region.
[0037]
The peripheral circuit transistor formation region is protected with a resist film or the like, and impurity ion implantation for adjusting a threshold voltage or ion implantation for forming a well or the like is performed in the memory transistor formation region. Thereby, as shown in FIG. 2B, for example, the p-well 11 is formed only in the memory transistor formation region.
[0038]
As shown in FIG. 2C, the first dielectric film 21 is formed by forming silicon oxide with a film thickness of 0.5 to 3.5 nm on the entire surface by, eg, thermal oxidation.
[0039]
As shown in FIG. 3D, a second dielectric film 22 made of, for example, aluminum oxide is applied to the entire surface so as to cover the first dielectric film 21 on the active region, for example, with a film thickness of 2 to 10 nm. Form. The second dielectric film 22 can be formed by ordinary CVD or sputtering, but is preferably formed by atomic layer deposition (ALD).
More specifically, the silicon wafer is transferred to, for example, an ALD-compatible CVD apparatus, and oxygen O₂ A gas containing is flowed into the reactor and maintained at a predetermined pressure and temperature. When the temperature and pressure in the furnace are stabilized, the silicon wafer is exposed to a gas containing oxygen for a predetermined time or more. At this time, oxygen O is substituted for hydrogen H which has terminated dangling bonds of silicon Si.₂Bonds to silicon and the reaction stops automatically when all of the silicon dangling bonds are gone.
After performing a purge step with an inert gas, a gas containing aluminum Al at a predetermined pressure and temperature, for example, Al (CH_Three )_Three The silicon wafer is exposed to a predetermined time. At this time, oxygen atoms O and CH on the surface_Three Reacts, and gas molecules containing Al are adsorbed on the wafer surface to form dangling bonds of the gas. The dangling bonds of Al and the dangling bonds of silicon Si formed by removing oxygen in the purge process are bonded. This reaction automatically stops when all the unbonded hands on the substrate side disappear.
Thereafter, the reaction with the oxygen-containing gas and the reaction with the Al-containing gas are repeated with a purge step in between until the aluminum oxide film thickness reaches a desired film thickness.
[0040]
As shown in FIG. 3E, the entire surface of the second dielectric film 22 is thermally oxidized by, eg, thermal oxidation to form a silicon oxide film of, for example, about 3 nm to 5 nm, thereby forming the third dielectric film 23. .
[0041]
As shown in FIG. 3F, for example, polysilicon is deposited on the third dielectric film 23 by the CVD method, the resist film is patterned by a photolithography process, and etching such as RIE (reactive ion etching) is performed. To form the gate electrode 30a. At this time, the laminated dielectric film SI including the first dielectric film 21a, the second dielectric film 22a, and the third dielectric film 23a and having a charge storage function is simultaneously processed in the same pattern as the gate electrode.
[0042]
As shown in FIG. 4G, the memory transistor formation region is protected with a resist film, and etching such as RIE is performed, so that the first dielectric film 21, the second dielectric film 22, and the second dielectric film 22 in the peripheral circuit transistor formation region are formed. The three dielectric films 23 are removed, and the semiconductor substrate 10 is exposed in the peripheral circuit transistor formation region.
[0043]
The memory transistor formation region is protected with a resist film or the like, and impurity ion implantation for adjusting a threshold voltage or ion implantation for forming a well or the like is performed in the peripheral circuit transistor formation region. As a result, as shown in FIG. 4H, for example, a p-well 11 'is formed.
For example, a silicon oxide film is formed on the entire surface by a thermal oxidation method to form a gate insulating film 21 'for a peripheral circuit transistor. At this time, a silicon oxide film is also formed on the surface of the p-well 11 on both sides of the gate electrode 30a and the surface of the gate electrode 30a in the memory transistor formation region.
For example, polysilicon is deposited by a CVD method and patterned by a photolithography process to form a gate electrode 30a 'for a peripheral circuit transistor.
Next, ion implantation is performed using the gate electrode 30a and the gate electrode 30a 'as a mask to form LDD diffusion layers 14 and 14' containing n-type impurities at a low concentration.
[0044]
As the subsequent steps, for example, silicon oxide is deposited by the CVD method and etched back to form side wall dielectric films (not shown) on the side portions of the gate electrode 30a and the gate electrode 30a ′, and this is used as a mask. Ion implantation is performed to form source / drain diffusion layers 15 and 15 ′ containing n-type conductive impurities at a high concentration. Thereby, a memory transistor and a peripheral circuit transistor are formed.
Thereafter, these transistors are covered by, for example, CVD, and silicon oxide is deposited on the entire surface to form an interlayer insulating film 25. Contact holes reaching the source / drain diffusion layers 15 and 15 ′ are opened in the interlayer insulating film 25. To do. For example, a conductive film such as an aluminum alloy is deposited by sputtering and patterned to form the source / drain electrodes 31, 31 ', thereby completing the basic structure of the nonvolatile semiconductor memory device shown in FIG.
[0045]
In this method of manufacturing a nonvolatile memory device, the charge trap level of the second dielectric film 22a can be made deeper than before without increasing the number of steps. As a result, in the nonvolatile memory device according to the present embodiment, the charge once trapped is difficult to escape to the substrate side or the gate electrode side, and the charge retention characteristics are improved. In addition, the thickness of the first dielectric film 21 and / or the third dielectric film 23 can be reduced by the improvement of the charge retention characteristic, and the voltage reduction progresses. In that case, higher speed operation is also possible. In addition, the device scaling is advanced by reducing the thickness of the first dielectric film 21 and / or the third dielectric film 23.
[0046]
The structure and manufacturing method of the nonvolatile semiconductor memory device of the present invention are not limited to the above embodiments.
For example, the second dielectric film 22a is not limited to aluminum oxide, and may be formed of a dielectric material having a deeper bulk charge trapping level than silicon nitride conventionally used.
Although the gate electrodes 30a and 30a 'are one layer, a multilayer structure such as polycide may be used. The source / drain diffusion layer may have a structure other than the LDD structure. As a cell array system of the semiconductor memory device, any of an AND type, a DINOR type, a NAND type, etc. may be used in addition to the NOR type.
In addition, various modifications can be made without departing from the scope of the present invention.
[0047]
【The invention's effect】
According to the nonvolatile semiconductor memory device of the present invention, the charge retention characteristics are improved, whereby the thickness of the first and third dielectric films can be reduced, and as a result, low voltage and high speed operation are possible. It becomes easy.
In addition, according to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, a nonvolatile semiconductor memory device having the above advantages can be easily formed without increasing the number of steps.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of a nonvolatile semiconductor memory device according to an embodiment of the present invention and a conventional example. (B) is an equivalent circuit diagram of four memory cells of the nonvolatile semiconductor memory device.
FIGS. 2A and 2B are cross-sectional views in the manufacture of a nonvolatile semiconductor memory device according to an embodiment of the present invention and a conventional example, wherein FIG. 2A shows a dielectric isolation layer forming step, and FIG. 2B shows a well forming step; c) shows the process up to the formation of the first dielectric film.
FIGS. 3A and 3B are cross-sectional views in the process following FIG. 2, wherein FIG. 3D is a process up to a second dielectric film formation process, FIG. 3E is a process up to a third dielectric film formation process, and FIG. Up to the pattern formation process is shown.
4A and 4B are cross-sectional views in the process following FIG. 3, where FIG. 4G shows the process up to the step of removing the laminated dielectric film in the peripheral circuit transistor formation region, and FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 11, 11 '... p well, 14 ... LDD diffused layer, 15 ... Source-drain diffused layer, 20 ... Dielectric isolation layer, 21, 21a ... 1st dielectric film, 22, 22a ... 2nd Dielectric film, 23, 23a ... third dielectric film, 25 ... interlayer insulating film, 30 ... conductive film to be a gate electrode, 30a ... gate electrode, 31, 31 '... source / drain electrode, SI ... laminated dielectric film , BL1a, etc., bit lines, WL1, etc., word lines.

Claims

半導体基板のチャネルが形成される領域の上に熱酸化法により酸化珪素からなる第１の誘電体膜を成膜するステップと、
前記第１の誘電体膜上に、電荷捕獲準位がデータ記憶時に電荷蓄積手段として機能する第２の誘電体膜として酸化アルミニウム膜を原子層堆積法により成膜するステップと、
前記第２の誘電体膜の上に酸化珪素からなる第３の誘電体膜を成膜するステップと、
前記第３の誘電体膜の上にチャネルを制御する電極の膜を成膜するステップと、
を有し、
前記酸化アルミニウムを成膜するステップは、第１の誘電体膜が形成された前記半導体基板を処理するステップとして、
酸素を含むガスに暴露する第１ステップと、
不活性ガスによるパージを行ってシリコンの未結合手を形成する第２ステップと、
アルミニウムを含むガスに暴露する第３ステップと、
不活性ガスによるパージを行って前記シリコンの未結合手にアルミニウムの原子を結合させる第４ステップと、
を有し、
前記第１ステップ、不活性ガスによるパージのステップ、前記第３ステップ、不活性ガスによるパージのステップを、前記酸化アルミニウムの膜厚が所望の値となる所定の回数、繰り返す
不揮発性半導体記憶装置の製造方法。Forming a first dielectric film made of silicon oxide on a region of the semiconductor substrate on which a channel is to be formed by thermal oxidation;
Forming an aluminum oxide film on the first dielectric film by atomic layer deposition as a second dielectric film whose charge trap level functions as charge storage means during data storage;
Forming a third dielectric film made of silicon oxide on the second dielectric film;
Depositing a film of an electrode for controlling a channel on the third dielectric film;
Have
The step of forming the aluminum oxide includes a step of processing the semiconductor substrate on which the first dielectric film is formed.
A first step of exposing to a gas containing oxygen;
A second step of purging with an inert gas to form silicon dangling bonds ;
A third step of exposing to a gas comprising aluminum;
A fourth step of purging with an inert gas to bond aluminum atoms to the silicon dangling bonds ;
Have
The first step , the purge step with an inert gas, the third step , and the purge step with an inert gas are repeated a predetermined number of times so that the film thickness of the aluminum oxide becomes a desired value. Production method.

前記第３の誘電体膜としての酸化珪素の膜を熱酸化法により成膜する
請求項１に記載の不揮発性半導体記憶装置の製造方法。The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein a silicon oxide film as the third dielectric film is formed by a thermal oxidation method.