JP4607707B2 - Optical drive circuit comprising a multi-phase clock generator with an efficient delay locked loop at gigahertz frequencies - Google Patents

Optical drive circuit comprising a multi-phase clock generator with an efficient delay locked loop at gigahertz frequencies Download PDF

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Description

本発明は、光学メディアディスク駆動回路に係り、より詳細には、遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下、ＤＬＬ）回路を備える多重位相クロック発生器を備える光学駆動回路に関する。   The present invention relates to an optical media disk driving circuit, and more particularly, to an optical driving circuit including a multi-phase clock generator including a delay locked loop (hereinafter, DLL) circuit.

データを記録するＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）±Ｒは、ディスク上の感光性材料の反射性の変化を利用してデータを保存する。ＤＶＤシステムは、強くフォーカシングされ、比較的高電力であり、６５０nmの赤いレーザービームをＤＶＤの表面に放射する。その光は、ディスクの表面の反射性に永久的な変化を発生させる。情報は、ディスクの表面に低電力のレーザー光を照射することで復旧されうる。検出器は、反射されたレーザー光を受け、前記システムは、刻々に変わる反射程度を利用して、本来のデータを再生成する。ＤＶＤ±ＲＷディスクは、ディスクの表面に積層された非常に薄い金属合金層での温度で引き起こされる相変化を利用する。その材料は、二つの安定した固体状態を有するように設計される。ディスクは、二状態が比較的異なる性質を有しているためデータを保存できる。ディスクに記録されるかぎり、前記システムは、これと同じ方法でデータを復元する。   A DVD (Digital Versatile Disk) ± R for recording data stores data by utilizing the change in reflectivity of the photosensitive material on the disk. The DVD system is strongly focused, relatively high power, and emits a 650 nm red laser beam onto the surface of the DVD. The light causes a permanent change in the reflectivity of the disk surface. Information can be recovered by irradiating the surface of the disk with low power laser light. The detector receives the reflected laser light, and the system regenerates the original data using the ever-changing degree of reflection. DVD ± RW discs make use of temperature-induced phase changes in a very thin metal alloy layer laminated on the surface of the disc. The material is designed to have two stable solid states. The disc can store data because the two states have relatively different properties. As long as it is recorded on the disc, the system restores the data in the same way.

光学記録媒体、例えば、コンパクトディスクプレーヤ（ＣＤＰ）、デジタルビデオディスクプレーヤ（ＤＶＤＰ）、ＣＤ−ＲＷ（Ｒｅｗｒｉｔａｂｌｅ Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｔ）、ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＤＶＤ−ＲＯＭなどに記録するための駆動回路は、高速でデータを変調及び復調し、データを同期化及び直列化するための複数のクロック信号（以下、多重位相クロックという）を発生させるために、一般的に位相同期ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ：以下、ＰＬＬ）またはＤＬＬ回路を使用する。   Optical recording media, for example, compact disc player (CDP), digital video disc player (DVDP), CD-RW (Rewriteable Compact Disc), CD-ROM (Compact Disc Read Only Memory), CD-R (Recordable Compact Disc), A drive circuit for recording on a DVD-RAM (Random Access Memory), a DVD-ROM, or the like modulates and demodulates data at high speed, and synchronizes and serializes the data (hereinafter, multiple phase signals). In general, a phase locked loop circuit (hereinafter referred to as PLL) or a DLL circuit is used to generate a clock.

ＰＬＬまたはＤＬＬは、通常、多重位相クロック信号を発生させる多重位相クロック発生器として使用される。ＰＬＬは、電圧コントローラと位相比較器とを使用する。同様に、ＤＬＬは、多重位相クロック信号を生成するために、遅延素子と位相比較器回路とを使用する。一般的に、ＤＬＬを備える回路は、位相同期ループを備える回路に比べてジッタ特性面において更に優れている。   A PLL or DLL is typically used as a multi-phase clock generator that generates a multi-phase clock signal. The PLL uses a voltage controller and a phase comparator. Similarly, a DLL uses a delay element and a phase comparator circuit to generate a multiple phase clock signal. In general, a circuit including a DLL is more excellent in terms of jitter characteristics than a circuit including a phase locked loop.

更に高い光学ディスクの記録（または、読み取り）速度に対する要求が増加するにつれ、高速のＤＬＬに対する必要性を満足させ難かった。例えば、ＤＬＬに含まれる電圧制御される遅延素子の周波数をギガヘルツ（ＧＨｚ）レベルに近接するか、またはそれ以上の高い周波数に増加させることは容易ではない（遅延素子が生成する伝達遅延は、製造工程によって制限されるためである）。   As the demand for higher optical disk recording (or reading) speeds increased, it was difficult to satisfy the need for high speed DLLs. For example, it is not easy to increase the frequency of the voltage controlled delay element included in the DLL to a frequency close to or higher than the gigahertz (GHz) level (the propagation delay generated by the delay element is not Because it is limited by the process).

直列データが高速で伝送されるか、または受信される時、多重位相クロック信号が必要である。発生した多重位相クロック信号は、入力クロック信号に同期される。多重位相クロック信号のそれぞれは、入力クロック信号の間と同じ位相差を有しており（入力クロック信号に比例して）、同じ間隔を有している。   When serial data is transmitted or received at high speed, multiple phase clock signals are required. The generated multiphase clock signal is synchronized with the input clock signal. Each of the multiple phase clock signals has the same phase difference as the input clock signals (proportional to the input clock signal) and the same interval.

図１は、多重位相クロック発生器として使用される従来のｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ（電圧制御される）ｉｎｖｅｒｔｅｒタイプのＤＬＬを示す回路ブロック図である。図１の従来のＤＬＬは、８００ＭＨｚ周波数に同期されたＭ個の多重位相クロック（例えば、受信部回路でのキャラクタ（Ｍは、３２ｓｙｍｂｏｌ ｂｉｔｓ）をサンプリングするように）を発生させて出力する。受信部は、３２位相のクロック信号を要求する。８００ＭＨｚの入力クロックから動作するため、３２位相のクロックは、３２＊８００ＭＨｚまたは２５.６Ｇｂｉｔ／ｓｅｃ.で動作する。したがって、１“ステップ”の遅延（連続的な多重位相クロックの間）は、３９.０６ｐｓｅｃである。（１／（３２＊８００［ＭＨｚ］）＝３９.０６［ｐｓｅｃ］）   FIG. 1 is a circuit block diagram showing a conventional star-current inverter type DLL used as a multi-phase clock generator. The conventional DLL shown in FIG. 1 generates and outputs M multiple phase clocks synchronized with an 800 MHz frequency (for example, so as to sample characters (M is 32 symbol bits) in the receiver circuit). The receiver requests a 32-phase clock signal. Since it operates from an input clock of 800 MHz, a 32-phase clock operates at 32 * 800 MHz or 25.6 Gbit / sec. Therefore, the delay of 1 “step” (between successive multiple phase clocks) is 39.06 psec. (1 / (32 * 800 [MHz]) = 39.06 [psec])

ｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒタイプのＤＬＬは、通常、５０ｐｓｅｃ以内の伝達遅延（Ｌｏｗ−ｔｏ−ＨｉｇｈまたはＨｉｇｈ−ｔｏ−Ｌｏｗ）を有する遅延素子を使用する。各素子での遅延を減らすために、ＤＬＬの全体電力消費は増加し、回路のサイズは増加しうる。したがって、従来のＤＬＬは、８００ＭＨｚまたはそれ以上の高い周波数（例えば、GHz周波数）での動作を要求する光学駆動システムに適していなかった。   A started-current inverter type DLL normally uses a delay element having a propagation delay (Low-to-High or High-to-Low) within 50 psec. To reduce the delay in each element, the overall power consumption of the DLL can be increased and the circuit size can be increased. Thus, conventional DLLs have not been suitable for optical drive systems that require operation at a high frequency (eg, GHz frequency) of 800 MHz or higher.

図１の従来のＤＬＬは、遅延チェーン１１、位相検出器１３、電荷ポンプ１５及びループフィルタ１７を備える。遅延チェーン１１は、制御電圧ＶＣＯＮに応答してそれぞれ入力クロック信号ＣＬＫＩＮを遅延させるＭ個の遅延素子１１１、１１２、１１３、・・・、１１Ｍを備える。各遅延素子１１１ないし１１Ｍは、それぞれＴ／Ｍ（Ｔは、入力クロック信号ＣＬＫＩＮの周期を表わす）に該当する遅延時間Δを有する。例えば、入力クロック信号ＣＬＫＩＮの周波数が８００ＭＨｚであり、遅延素子１１１ないし１１Ｍの個数が３２である時、各遅延素子１１１ないし１１Ｍの遅延時間Δは、３９.０６ｐｉｃｏｓｅｃｏｎｄｓ（１／（ｆ＊Ｍ）＝１／（８００＊１０＾６＊３２）＝３９.０６＊１０＾−１２ｓｅｃ）である。   The conventional DLL of FIG. 1 includes a delay chain 11, a phase detector 13, a charge pump 15, and a loop filter 17. The delay chain 11 includes M delay elements 111, 112, 113,..., 11M that delay the input clock signal CLKIN in response to the control voltage VCON. Each of the delay elements 111 to 11M has a delay time Δ corresponding to T / M (T represents the period of the input clock signal CLKIN). For example, when the frequency of the input clock signal CLKIN is 800 MHz and the number of delay elements 111 to 11M is 32, the delay time Δ of each delay element 111 to 11M is 39.06 picoseconds (1 / (f * M) = 1 / (800 * 10 ^ 6 * 32) = 39.06 * 10 ^ -12 sec).

図２は、図１のＤＬＬで発生する複数のクロック信号を示すタイミング図である。クロック信号（ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞）は、Ｍ固（Ｍは、１より大きい整数）のそれぞれ異なる位相を有し、Ｍ個の遅延素子１１１ないし１１Ｍのそれぞれから出力される。   FIG. 2 is a timing diagram showing a plurality of clock signals generated in the DLL of FIG. The clock signals (CLK <1> to CLK <M>) have M phases (M is an integer greater than 1), and are output from each of the M delay elements 111 to 11M.

図１と関連して、位相検出器１３は、出力クロック信号間の検出された位相差に対応して、アップ信号またはダウン信号を発生させる。電荷ポンプ１５は、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ１７は、電荷ポンプ１５の出力をフィルタリングして制御電圧ＶＣＯＮを発生させる。   With reference to FIG. 1, the phase detector 13 generates an up signal or a down signal in response to the detected phase difference between the output clock signals. The charge pump 15 sources or sinks a predetermined current to the output terminal. The loop filter 17 filters the output of the charge pump 15 to generate the control voltage VCON.

したがって、遅延素子１１１ないし１１Ｍに供給される電流が増加すれば、各遅延素子の遅延時間Δは短くなる。逆に、遅延素子１１１ないし１１Ｍに供給される電流が減少すれば、各遅延素子の遅延時間Δは長くなる。したがって、ＤＬＬは、遅延素子１１１ないし１１Ｍとして、主にｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒタイプを使用する。一般的な半導体製造工程上、伝達遅延時間が約５０ｐｉｃｏｓｅｃ.であるため、５０ｐｉｃｏｓｅｃ.以内の遅延時間を有する遅延素子を形成することが難しい。遅延素子に供給される“内部電流”が大きく増加する時、ＤＬＬで消費する全体電力が増加する。   Therefore, if the current supplied to the delay elements 111 to 11M increases, the delay time Δ of each delay element becomes shorter. On the contrary, if the current supplied to the delay elements 111 to 11M decreases, the delay time Δ of each delay element becomes longer. Therefore, the DLL mainly uses a starred-current inverter type as the delay elements 111 to 11M. In a general semiconductor manufacturing process, since the transmission delay time is about 50 picosec., It is difficult to form a delay element having a delay time within 50 picosec. When the “internal current” supplied to the delay element increases greatly, the total power consumed by the DLL increases.

したがって、従来のＤＬＬは、８００ＭＨｚまたはそれ以上の高い周波数動作を必要とする光学駆動システムで多重位相クロック発生器として使用するには適していない。   Thus, conventional DLLs are not suitable for use as multi-phase clock generators in optical drive systems that require high frequency operation of 800 MHz or higher.

レーザーダイオードは、光学ディスク（例えば、ＣＤ−ＲまたはＤＶＤ−ＲＷ）にデータを記録するために使用され、レーザーダイオード電力（Ｌａｓｅｒ Ｄｉｏｄｅ Ｐｏｗｅｒ：以下、ＬＤＰ）信号（電流）は、ローレベル（ｓｐａｃｅ：ｌｏｇｉｃ ０）とハイレベル（ｍａｒｋ：ｌｏｇｉｃ １）との間を交互に変更される。レーザーダイオード駆動部（Ｌａｓｅｒ Ｄｉｏｄｅ Ｄｒｉｖｅｒｓ：ＬＤＤｓ）は、電圧を電流に変換する電気的基盤装置であり、光学ディスク上に情報を記録するために電流を光パルスに変換する。ＬＤＰ信号のハイ（“ｗｒｉｔｅ”、“ｆｕｌｌ”）電力レベルは、“マーク”を生成させ、ロー（“ｅｒａｓｅ”）電力レベルは、“スペース”を光学ディスク上に生成させる。あいにく、ＣＤプレーヤの光学解像度は、“１１１１１１”のような１または０の連続を直接読み取りするには不十分である。更に他の限界は、クロック（同期化）データのための空間を残すために与えられたマークまたはスペースの最大の長さである。したがって、二つの１の間に少なくとも二つの０を維持し、マークの最大の長さが１列に１０ビットに限定される。ＣＤプレーヤのレーザーがＣＤ上の０または１を感知する方法のために、デジタル情報が保存される時に連続的な１が存在できない。このような問題の解決策は、ＥＦＭ（Ｅｉｇｈｔ−ｔｏ−Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）と呼ばれる。ｅｉｇｈｔ−ｔｏ−ｆｏｕｒｔｅｅｎ変換システムで、それぞれ８ｕｓｅｒ−ｂｉｔ ｂｙｔｅは、１４ｃｈａｎｎｅｌ−ｂｉｔモジュレーションコード（ＥＦＭ ｃｏｄｅ）に変換される。従って、８ビット情報は、１４“ｃｈａｎｎｅｌ”ビットに変換される。また、三つの併合する０のビットが各１４ビット相当に付け加えられる。   The laser diode is used to record data on an optical disk (for example, CD-R or DVD-RW), and a laser diode power (hereinafter referred to as LDP) signal (current) is at a low level (space: alternating between logic 0) and high level (mark: logic 1). Laser diode drivers (LDDs) are electrical board devices that convert voltage into current, and convert the current into light pulses to record information on an optical disk. The high (“write”, “full”) power level of the LDP signal generates a “mark” and the low (“erase”) power level generates a “space” on the optical disc. Unfortunately, the optical resolution of a CD player is not sufficient to directly read a series of 1s or 0s such as “111111”. Yet another limitation is the maximum length of a given mark or space to leave room for clock (synchronization) data. Thus, maintaining at least two zeros between two ones, the maximum length of the mark is limited to 10 bits per row. Due to the way the CD player's laser senses 0 or 1 on the CD, there is no continuous 1 when digital information is stored. A solution to such a problem is called EFM (Eight-to-Fourteen Modulation). In the eight-to-fourteen conversion system, each 8 user-bit byte is converted into a 14 channel-bit modulation code (EFM code). Therefore, 8-bit information is converted into 14 “channel” bits. Also, three merged 0 bits are added corresponding to 14 bits each.

ＥＦＭコード マークとスペースとは、９個の異なる長さ（Ｔ３（１００１）からＴ１１（１００００００００００１）まで）で光学媒体上に使用される。４倍速ＤＶＤシステムでのＴは、９.５６ｎｓｅｃである。ＬＤＰ信号は、レーザーダイオードにより光学媒体に記録されるＯＮ／ＯＦＦ（例えば、ＥＦＭコードとして）でモジュレーションされる。第一ＣＤは、秒当たり７５ブロック（秒当たり１７６４００ｃｈａｎｎｅｌ ｂｉｔｓ）を駆動し、それは、約０.１５ＭＢ／ｓと同じ１倍速データ伝送率に変換する。   EFM code marks and spaces are used on optical media in nine different lengths (from T3 (1001) to T11 (100000000001)). T in the quadruple speed DVD system is 9.56 nsec. The LDP signal is modulated by ON / OFF (eg, as an EFM code) recorded on an optical medium by a laser diode. The first CD drives 75 blocks per second (176,400 channel bits per second), which translates to a 1x data rate equal to about 0.15 MB / s.

図１５は、従来の光学駆動システムでデータ溝を広げたものを示すＬＤＰのタイミング図である。ＬＤＰ信号が固定されたハイレベルで連続的に“ＯＮ”である場合において（例えば、Ｔ１１マーク：ロジック １）、光学ディスクに記録されるデータ溝の幅は、適当に狭い幅から不適当に広い幅に拡大する。これは、一般的に“温度上の変形”のためである。   FIG. 15 is an LDP timing diagram illustrating a conventional optical drive system in which data grooves are widened. When the LDP signal is continuously “ON” at a fixed high level (for example, T11 mark: logic 1), the width of the data groove recorded on the optical disk is inappropriately wide from an appropriately narrow width. Expand to width. This is generally due to “temperature deformation”.

ＬＤＰ（レーザーダイオードを介する電流）が、長い“マーク”（例えば、Ｔ１１）を記録する間のように一定のハイレベルを維持すれば、光学ディスクに記録される溝の幅は、広い幅に拡大する。したがって、一つのデータ溝に使用されるマークは、隣接したデータ溝でのデータと重なり、これによりデータ読み取りエラーを引き起こし得る。   If the LDP (current through the laser diode) maintains a constant high level, such as while recording a long “mark” (eg, T11), the width of the groove recorded on the optical disk will be expanded to a wider width. To do. Therefore, a mark used in one data groove may overlap with data in an adjacent data groove, thereby causing a data reading error.

本発明の目的は、前記問題点を解決するために、８００ＭＨｚまたはそれ以上の周波数を有する入力クロックから３２個の異なる位相を発生させうるＤＬＬ基盤多重位相クロック発生器回路を備える光学（ディスク）駆動システムを提供することにある。
また、本発明の他の目的は、光学駆動システムの光学駆動回路と、光学ディスク上の隣接する溝に書き込まれるマークの重複を防止するための書き込みストラテジを行う方法を提供するところにある。 An object of the present invention is to provide an optical (disk) drive comprising a DLL-based multi-phase clock generator circuit capable of generating 32 different phases from an input clock having a frequency of 800 MHz or higher in order to solve the above problems. To provide a system.
Another object of the present invention is to provide an optical driving circuit of an optical driving system and a method for performing a writing strategy for preventing duplication of marks written in adjacent grooves on an optical disk.

本発明の第１実施例は、ＤＬＬに基づいて遅延素子を備え、各遅延素子は、Ｎ＊Δの遅延時間を有し（Δは、目標遅延時間）、Ｎは、１より大きい奇数の整数であり、目標遅延時間Δは、Ｔであるか、またはＴの一部（例えば、Ｔ／Ｍ、Ｍは、整数の個数の遅延素子と多重位相クロック信号（ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞））である多重位相クロック発生器を提供する。したがって、適当に小さな遅延時間（例えば、Ｎ＊Δ）と電力消費とを有する遅延素子が容易に製造される。提案されるＤＬＬに基づいた多重位相クロック発生器は、図１の従来のＤＬＬより更に低い電力消費で更に高い周波数（例えば、Ｍ＊ｆ）で動作できる。したがって、本発明に係るＤＬＬに基づいた多重位相クロック発生器回路を備える光学駆動システムは、また、電力消費を減少させつつ、８００ＭＨｚまたは更に高い周波数で動作できる。   The first embodiment of the present invention includes delay elements based on DLL, each delay element has a delay time of N * Δ (Δ is a target delay time), and N is an odd integer greater than 1. And the target delay time Δ is T or a part of T (for example, T / M, M is an integer number of delay elements and multiple phase clock signals (CLK <N> to CLK <MN> )) Is provided. Therefore, a delay element having a suitably small delay time (for example, N * Δ) and power consumption is easily manufactured. The proposed DLL based multi-phase clock generator can operate at higher frequencies (eg, M * f) with lower power consumption than the conventional DLL of FIG. Thus, an optical drive system comprising a DLL-based multi-phase clock generator circuit according to the present invention can also operate at 800 MHz or higher frequencies while reducing power consumption.

本発明の第２実施例は、光学ディスク上の隣接した溝に書き込まれるマークの“重畳”を防止するための書き込みストラテジを行う光学駆動システムの光学駆動回路及び方法を提供する。図１６に示すように、前記回路及び方法は、高解像度パルス−書き込みストラテジ、ブロック−書き込みストラテジ、または高解像度ハイブリッド−書き込みストラテジ（パルス−書き込みストラテジとブロック−書き込みストラテジとの特徴を結合する）を行える。光学駆動回路は、GHz範囲の高解像度で（例えば、Ｔ／３２）スイッチングする書き込みストラテジ波形（チャンネル）を生成するために、前述した多重位相クロック発生器（ＤＬＬに基づいて遅延素子を備え、各遅延素子は、Ｎ＊Δの遅延時間を有する（Δは、目標遅延時間））を備えうる。   The second embodiment of the present invention provides an optical drive circuit and method for an optical drive system that performs a write strategy for preventing “overlapping” of marks written in adjacent grooves on an optical disk. As shown in FIG. 16, the circuit and method employs a high resolution pulse-write strategy, a block-write strategy, or a high-resolution hybrid-write strategy (combining features of a pulse-write strategy and a block-write strategy). Yes. The optical driving circuit includes a delay element based on the above-described multi-phase clock generator (DLL based) to generate a write strategy waveform (channel) that switches at a high resolution in the GHz range (eg, T / 32). The delay element may include a delay time of N * Δ (Δ is a target delay time).

図１６は、光学ディスクの記録されたトラック上に、暗い領域と明るい領域（マークとスペース）とのパターン結果だけでなく、高解像度ハイブリッド−書き込みストラテジを示す。ハイブリッド−書き込みストラテジは、２つの方法の特徴（パルス−書き込みストラテジまたはブロック−書き込みストラテジ）を併合する。   FIG. 16 shows a high resolution hybrid-write strategy as well as pattern results of dark and bright areas (marks and spaces) on the recorded tracks of the optical disc. A hybrid-write strategy merges the features of the two methods (pulse-write strategy or block-write strategy).

パルス−書き込みストラテジを利用して、光学駆動システムは、レーザーを高レベル（例えば、ｆｕｌｌ ＯＮ）から低レベルに早くスイッチングすることでＬＤＰレベルを制御する。要求されるマークの位置が通過した直後に、初期の長いパルスがトリガされる。これは、自然的に前方に進む熱の“ｓｏａｋ”を前記要求される領域内に留まらせる。同様に、隣接するデータ溝との干渉を防止するために、周辺部の熱ｓｏａｋは、最小値に維持されねばならない。前記パルスは、独特なｔａｉｌを表わし、それは、フルパワー及び材質のヒーティングに対するレーザーダイオードの上昇時間を表わす。初期パルス以後、前記要求されるマークの終端が再び温度の上昇を許す前に、非常に短いパルスは、平均電力を低い“ｃｏｏｌ”レベルに減少させる。この方法は、単に三つの電力レベル（書き込み、削除及びｃｏｏｌ）のみを必要とする。ブロック−書き込みストラテジは、第四電力レベルである“ｓｕｓｔａｉｎ”を追加し、“ｓｕｓｔａｉｎ”は、過度な温度の伝搬なしに長いパルスの間に温度を維持する。   Utilizing a pulse-write strategy, the optical drive system controls the LDP level by quickly switching the laser from a high level (eg, full ON) to a low level. Immediately after the required mark position has passed, an initial long pulse is triggered. This causes the “soak” of heat that travels naturally forward to remain in the required area. Similarly, in order to prevent interference with adjacent data grooves, the thermal soak at the periphery must be maintained at a minimum value. The pulse represents a unique tail, which represents the rise time of the laser diode relative to full power and material heating. After the initial pulse, a very short pulse reduces the average power to a low “cool” level before the required end of the mark again allows the temperature to rise. This method only requires three power levels (write, delete and cool). The block-write strategy adds a fourth power level, “sustain”, that maintains the temperature during a long pulse without excessive temperature propagation.

ハイブリッド−書き込みストラテジは、多様な長さのパルスと多重の電力レベル（例えば、第四電力レベル“ｓｕｓｔａｉｎ”を備える）とをＴ／２より大きい解像度で結合する。図６ないし図１４及び図１７に示す本発明の実施例で、本発明の回路及び方法は、Ｔ／３２の解像度を有する書き込みストラテジを行う。本発明の更に高い周波数についての実施例は、“ステップ”または“ブロック”機能の代わりに、アナログ信号を概略化するか、または類似化する高解像度の“ｓｈａｐｅｄ”波形を発生させるために、デジタル（レーザー駆動部）回路に提供される更に高い解像度の“シェイプド書き込みストラテジ”（ｓｈａｐｅｄ−ｗｒｉｔｅ ｓｔｒａｔｅｇｉｅｓ）を支援できる。異形の書き込みストラテジは、それぞれ異なるマークの長さ（例えば、Ｔ３ないしＴ１１）に対して合わせられ得る。光学ディスクのデータ溝上に記録された明るい領域と暗い領域（マーク及びスペース）とのパターン結果は、効率的にデータ溝の境界外への（温度の）拡散なしに、マークに関する長い形態に接近できる。   The hybrid-write strategy combines various length pulses and multiple power levels (eg, with a fourth power level “sustain”) with a resolution greater than T / 2. In the embodiment of the present invention shown in FIGS. 6-14 and 17, the circuit and method of the present invention perform a writing strategy having a resolution of T / 32. Higher frequency embodiments of the present invention may be used to generate a high resolution “shaped” waveform that outlines or resembles an analog signal instead of a “step” or “block” function. (Laser drivers) can support higher-resolution “shaped-write strategies” provided in the circuit. The variant writing strategy can be tailored for different mark lengths (eg T3 to T11). The pattern results of bright and dark areas (marks and spaces) recorded on the data groove of the optical disc can be accessed in a long form for the mark without efficiently spreading (temperature) out of the boundary of the data groove. .

現存する光学ディスクの基準で、領域の幅（隣接するデータ溝の間の使用されない幅）は、データ溝のそれ自体の幅より更に広い。したがって、データ溝の境界外にマークの拡散を除去する結果は、順にデータ溝間の距離（領域の幅）が減少するか、また、第２トラック（データ溝）をその間に挿入することを許して、現存する光学ディスク媒体（例えば、ＤＶＤ）のデータ伝達容量を約２倍にする。また、精密に形成された（例えば、高解像度）書き込みストラテジは、マークを書き込みするために（そして、マークを読み取りするために）レーザーダイオードにより出力される必要があるエネルギーを保存させる。これは、更に低い電力を消耗し、更に低い臨界電流を有し、更に低コストの素子（例えば、レーザーダイオード）が、本発明の実施例による光学保存ディスク駆動部の製造で使用されるようにする。   On the basis of existing optical discs, the width of the region (the unused width between adjacent data grooves) is even wider than the width of the data groove itself. Therefore, the result of removing the mark diffusion outside the boundaries of the data grooves, in turn, is that the distance between the data grooves (the width of the region) decreases or allows the second track (data groove) to be inserted between them. Thus, the data transmission capacity of an existing optical disk medium (for example, DVD) is approximately doubled. A precisely formed (eg, high resolution) writing strategy also conserves the energy that needs to be output by the laser diode to write the mark (and to read the mark). This consumes even lower power, has a lower critical current, and allows lower cost devices (eg, laser diodes) to be used in the manufacture of optical storage disk drives according to embodiments of the present invention. To do.

本発明の他の実施例は、ＤＬＬに基づいて、低電力を消費し、高い周波数の範囲を有する多重位相クロック発生器を提供する。
本発明の更に他の実施例は、低電力を消費し、高い周波数の範囲を有するＤＬＬを備える光学駆動システムを提供する。
基本遅延ステップとしてＮ＊Δ（目標遅延ステップ、例えば、５０ｐｓｅｃ.）を使用して高い周波数の領域で多重位相クロックを発生させるために、ＤＬＬが提供される。 Another embodiment of the present invention provides a multiple phase clock generator based on DLL that consumes low power and has a high frequency range.
Yet another embodiment of the present invention provides an optical drive system comprising a DLL that consumes low power and has a high frequency range.
A DLL is provided to generate multiple phase clocks in the high frequency region using N * Δ (target delay step, eg, 50 psec.) As the basic delay step.

本発明の実施例に係る多重位相クロック発生器は、Ｎ：１の比率の周波数を有する二つの異なる周波数を有する入力クロック信号を受信する二つの遅延チェーンを備える。
第１遅延チェーン（主遅延チェーン）は、入力クロック周波数（ｆ）の第１／Ｎで動作し、ｆ／Ｎ周波数クロックとＤＬＬ出力クロックとの位相差を検出したことに基づいて、制御電圧を出力するフィルタにアップまたはダウン電荷信号を伝達することで位相同期ループを維持する。
第２遅延チェーン（複写遅延チェーン）は、入力クロック周波数（ｆ）で動作し、多重位相クロック（Ｍ個の異なる位相を有する）を出力し、前記第１遅延チェーン（主遅延チェーン）の制御電圧を受信する。 A multi-phase clock generator according to an embodiment of the present invention comprises two delay chains for receiving input clock signals having two different frequencies having a frequency of N: 1 ratio.
The first delay chain (main delay chain) operates at the 1 / Nth of the input clock frequency (f), and detects the phase difference between the f / N frequency clock and the DLL output clock. A phase locked loop is maintained by transmitting an up or down charge signal to the output filter.
The second delay chain (copy delay chain) operates at the input clock frequency (f), outputs a multi-phase clock (having M different phases), and the control voltage of the first delay chain (main delay chain) Receive.

本発明によれば、全体消費電力を減少させつつ、光学駆動システムを高周波数で動作させ、光学ディスク上の隣接する幅に書き込まれるマークの重複を防止できる。   According to the present invention, it is possible to operate the optical drive system at a high frequency while reducing the overall power consumption, and to prevent duplication of marks written in adjacent widths on the optical disk.

以下、添付された図面を参照して、本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
図３は、本発明の第１実施例のＤＬＬ回路を示す回路ブロック図である。図３のＤＬＬ回路は、図３のＤＬＬにより発生する複数のＭ個のクロック信号を示すタイミング図である図４及び図５と関連して説明される。（例えば、入力クロック信号ＣＬＫＩＮ周波数が、８００ＭＨｚ、Ｎ＝３であり、Ｍ＝３２である場合） Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals shown in the drawings indicate the same members.
FIG. 3 is a circuit block diagram showing a DLL circuit according to the first embodiment of the present invention. The DLL circuit of FIG. 3 is described in conjunction with FIGS. 4 and 5, which are timing diagrams illustrating a plurality of M clock signals generated by the DLL of FIG. (For example, when the frequency of the input clock signal CLKIN is 800 MHz, N = 3, and M = 32)

図３のＤＬＬに基づく多重位相クロック発生器は、周波数分周器３１、第１遅延チェーン（主遅延チェーン）３２、第２遅延チェーン（複写遅延チェーン）３３、制御回路３４及び制御電圧ＶＣＯＮを伝達するラインを有する。第１遅延チェーン（主遅延チェーン）３２、制御回路３４及び制御電圧ＶＣＯＮにより形成されるフィードバックループは、周波数分周器３１により出力される分周されたクロック信号（この信号は、ｆ／Ｎの周波数及びＮ＊Ｔの周期を有する）ＣＬＫＩＮ−ＮＴに同期される従来のＤＬＬを形成する。図３の多重位相クロック発生器（ＤＬＬ回路）は、分周された入力クロック信号ＣＬＫＩＮ−ＮＴを主遅延チェーンに供給する周波数分周器３１と、分周されていない入力クロック信号ＣＬＫＩＮを遅延するために、制御電圧ＶＣＯＮ（を伝送するラインに）に連結された第２遅延チェーン（複写遅延チェーン）と、を更に備える。   3 transmits a frequency divider 31, a first delay chain (main delay chain) 32, a second delay chain (copy delay chain) 33, a control circuit 34, and a control voltage VCON. It has a line to do. The feedback loop formed by the first delay chain (main delay chain) 32, the control circuit 34, and the control voltage VCON is a divided clock signal output by the frequency divider 31 (this signal is f / N). Form a conventional DLL that is synchronized to CLKIN-NT (with a frequency and a period of N * T). The multi-phase clock generator (DLL circuit) of FIG. 3 delays the frequency divider 31 that supplies the divided input clock signal CLKIN-NT to the main delay chain, and the undivided input clock signal CLKIN. For this purpose, a second delay chain (copy delay chain) connected to the control voltage VCON (to a transmission line) is further provided.

周波数分周器３１は、分周されたクロック信号ＣＬＫＩＮ−ＮＴを出力するために、入力クロック信号ＣＬＫＩＮの周波数ｆをＮで分周する。ＣＬＫＩＮは、ｆの周波数とＴの周期とを有し、Ｎは、１より大きい奇数の整数である。   The frequency divider 31 divides the frequency f of the input clock signal CLKIN by N in order to output the divided clock signal CLKIN-NT. CLKIN has a frequency of f and a period of T, and N is an odd integer greater than 1.

主遅延チェーン３２は、Ｍ（Ｍは、整数）個の遅延素子３２１ないし３２Ｍを備える。
主遅延チェーン３２は、周波数分周器３１から出力されるクロック信号ＣＬＫＩＮ−ＮＴを受信して、ｆ／Ｎの周波数（ｆは、入力クロック信号ＣＬＫＩＮの周波数）で動作し、制御電圧ＶＣＯＮによって周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴを遅延させる。 The main delay chain 32 includes M delay elements 321 to 32M (M is an integer).
The main delay chain 32 receives the clock signal CLKIN-NT output from the frequency divider 31, operates at a frequency of f / N (f is the frequency of the input clock signal CLKIN), and is controlled by the control voltage VCON. The output clock signal CLKIN-NT of the frequency divider is delayed.

主遅延チェーン３２は、ＤＬＬのフィードバックループで制御回路３４と共に位相−ロッキング動作を行う。制御回路３４は、図１の従来のＤＬＬでの対応する部分のように、それぞれ機能する位相検出器３４１、電荷ポンプ３４２及びループフィルタ３４３を備える。位相検出器３４１は、周波数分周器の出力信号ＣＬＫＩＮ−ＮＴと主遅延チェーン３２の出力クロック信号との間の位相差に対応して、アップ／ダウン信号ＵＰ／ＤＯＷＮを発生させる。電荷ポンプ３４２は、アップ／ダウン信号ＵＰ／ＤＯＷＮに対応して、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ３４３は、電荷ポンプ３４２の出力をフィルタリングすることで制御電圧ＶＣＯＮを発生させる。   The main delay chain 32 performs a phase-locking operation together with the control circuit 34 in a DLL feedback loop. The control circuit 34 includes a phase detector 341, a charge pump 342, and a loop filter 343 that function as the corresponding parts in the conventional DLL of FIG. 1. The phase detector 341 generates an up / down signal UP / DOWN corresponding to the phase difference between the output signal CLKIN-NT of the frequency divider and the output clock signal of the main delay chain 32. In response to the up / down signal UP / DOWN, the charge pump 342 sources or sinks a predetermined current to the output terminal. The loop filter 343 generates the control voltage VCON by filtering the output of the charge pump 342.

複写遅延チェーン３３は、互いに直列に連結されたＭ個の遅延素子３３１ないし３３Ｍを備える。複写遅延チェーン３３は、（分周されていない）入力クロック信号ＣＬＫＩＮを受信し、それから制御電圧ＶＣＯＮに対応して入力クロック信号ＣＬＫＩＮを遅延することにより、それぞれ異なる位相を有するＭ個のクロック信号ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞を発生させる。   The copy delay chain 33 includes M delay elements 331 to 33M connected in series with each other. The copy delay chain 33 receives the (undivided) input clock signal CLKIN, and then delays the input clock signal CLKIN in response to the control voltage VCON, thereby causing M clock signals CLK having different phases. <N> or CLK <MN> is generated.

複数の（Ｍ個の）遅延されたクロック信号間の最小位相差に対応する目標遅延を発生させるために、本発明に係る主遅延チェーン３２及び複写遅延チェーン３３での各遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍの“ステップ”遅延時間は、Ｎ＊Δ（Ｎは、整数、Δは、目標遅延時間）である。目標遅延時間は、Ｍ個のクロック信号ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞間の最小位相差に対応するため、遅延目標時間Δは、Ｔ／Ｍ（Ｔは、入力クロック信号ＣＬＫＩＮの周期）である。したがって、主遅延チェーン３２及び複写遅延チェーン３３のそれぞれは、それぞれＮ＊Δ（Δは、Ｔ／Ｍ）の遅延時間を有する遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍのそれぞれを備える。   In order to generate a target delay corresponding to a minimum phase difference between a plurality (M) of delayed clock signals, each delay element 321 to 32M in the main delay chain 32 and the copy delay chain 33 according to the present invention, and The “step” delay time of 331 to 33M is N * Δ (N is an integer, Δ is a target delay time). Since the target delay time corresponds to the minimum phase difference between the M clock signals CLK <N> to CLK <MN>, the delay target time Δ is T / M (T is the period of the input clock signal CLKIN). is there. Accordingly, each of the main delay chain 32 and the copy delay chain 33 includes delay elements 321 to 32M and 331 to 33M having delay times of N * Δ (Δ is T / M), respectively.

以下では、従来のＤＬＬに使用された単に一つの遅延チェーンの代りに、なぜ主遅延チェーン３２と複写遅延チェーン３３との二つの遅延チェーンが、本発明のＤＬＬに基づいた多重位相クロック発生器に好ましく使用されているかを説明する。
複写遅延チェーン３３は、それぞれＮ＊Δ（＝Ｎ＊Ｔ／Ｍ＝１ステップ遅延）の遅延時間を有するＭ個の遅延素子を備える。したがって、複写遅延チェーン３３の全体遅延時間は、Ｎ＊Ｔ（入力クロック信号ＣＬＫＩＮの周期Ｔより大きい）となる。 In the following, instead of just one delay chain used in the conventional DLL, two delay chains, a main delay chain 32 and a copy delay chain 33, are added to the DLL-based multi-phase clock generator of the present invention. It will be described whether it is preferably used.
The copy delay chain 33 includes M delay elements each having a delay time of N * Δ (= N * T / M = 1 step delay). Therefore, the total delay time of the copy delay chain 33 is N * T (greater than the period T of the input clock signal CLKIN).

複写遅延チェーン３３がそれぞれＮ＊Δの遅延時間を有するＭ個の遅延素子を備えるため、単に複写遅延チェーン３３のみを使用して入力クロック信号ＣＬＫＩＮと複写遅延チェーン３３の最終出力クロック信号との間の位相エラーを検出することがむずかしい。したがって、位相ロッキングループを形成するために、主遅延チェーン３２が別途に使用される（入力クロック信号ＣＬＫＩＮと複写遅延チェーン３３の最終出力クロック信号との間の位相エラーを感知することで）。Ｎ＊Ｔ周期を有する周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴは、主遅延チェーン３２（主遅延チェーンの第一遅延素子３２１）に入力されられる。制御回路３４は、周波数分周器の出力クロック信号ＣＬＫＩＮ−ＮＴと主遅延チェーン３２の出力クロック信号（最後の遅延素子３２Ｍにより出力される）との間の位相差に対応して、制御電圧ＶＣＯＮを発生させる。制御電圧ＶＣＯＮは、主遅延チェーン３２（の第２入力）と複写遅延チェーン３３（の第２入力）とに提供される。   Since the copy delay chain 33 includes M delay elements each having a delay time of N * Δ, only the copy delay chain 33 is used between the input clock signal CLKIN and the final output clock signal of the copy delay chain 33. It is difficult to detect the phase error. Thus, the main delay chain 32 is used separately (by sensing the phase error between the input clock signal CLKIN and the final output clock signal of the copy delay chain 33) to form a phase locking loop. The output clock signal CLKIN-NT of the frequency divider having an N * T period is input to the main delay chain 32 (the first delay element 321 of the main delay chain). In response to the phase difference between the output clock signal CLKIN-NT of the frequency divider and the output clock signal of the main delay chain 32 (output by the last delay element 32M), the control circuit 34 controls the control voltage VCON. Is generated. Control voltage VCON is provided to main delay chain 32 (second input thereof) and copy delay chain 33 (second input thereof).

図５は、入力クロック信号ＣＬＫＩＮの周波数が８００ＭＨｚであり、Ｎが３であり、Ｍが３２である場合に、図３の多重位相クロック発生器（ＤＬＬ）の３３１ないし３３Ｍのそれぞれの遅延素子から発生する複数の（Ｍは、３２）クロック信号（例えば、ＣＬＫ＜３＞、ＣＬＫ＜６＞、・・・、ＣＬＫ＜３２＞）を示すタイミング図である。この場合、遅延素子３２１ないし３２Ｍ及び３３１ないし３３Ｍのうち、それぞれを通じる遅延時間３Δは、それぞれ１１７.１８ｐｓｅｃ（３＊Δ＝３＊（３９.０６＊１０＾−１２）ｓｅｃｏｎｄｓ＝３＊１／（８００＊１０＾６＊３２）ｓｅｃｏｎｄｓ）である。   FIG. 5 shows the delay elements 331 to 33M of the multiple phase clock generator (DLL) of FIG. 3 when the frequency of the input clock signal CLKIN is 800 MHz, N is 3 and M is 32. FIG. 6 is a timing diagram illustrating a plurality of generated (M is 32) clock signals (for example, CLK <3>, CLK <6>,..., CLK <32>). In this case, the delay time 3Δ through each of the delay elements 321 to 32M and 331 to 33M is 117.18 psec (3 * Δ = 3 * (39.06 * 10 ^ −12) seconds = 3 * 1 / (800 * 10 ^ 6 * 32) seconds).

図３及び図５に示すように、複写遅延チェーン３３での第一遅延素子３３１は、前記ＣＬＫＩＮに比べて３Δの遅延時間に遅延されたＣＬＫ＜３＞を発生させ、複写遅延チェーン３３での第２遅延素子３３２は、ＣＬＫ＜３＞に比べて３Δの遅延時間に遅延されたＣＬＫ＜６＞を発生させる。このような方式で、互いに重ならずに一つの遅延素子を順次に通過し、以前の遅延素子のそれぞれの出力に比べて３Δの遅延時間を有する複数のクロック信号が発生する。最後のクロック信号（例えば、ＣＬＫ＜３２＞、Ｍは、３２）は、クロック信号ＣＬＫＩＮが複写遅延チェーン３３の最後の遅延素子＜３３Ｍ＞を通過した後に生成される。従って、Ｍ（例えば、Ｍは３２）個の異なる位相を有するＭ個のクロック信号が発生する。複数のＭ個のクロック信号が実際の時間の発生の順に（例えば、ＣＬＫ＜１＞、以後にＣＬＫ＜２＞、以後にＣＬＫ＜３＞、以後にＣＬＫ＜Ｍ−１＞、そして、最後にＣＬＫ＜Ｍ＞）配列される時、“目標遅延時間”Δと同じ遅延がクロック信号の間に成り立つ。したがって、クロック信号間の目標遅延時間Δを有する多重位相クロック信号は、Ｎ＊Δ（例えば、３＊Δ）の遅延時間を有する複数の遅延素子を使用することで容易に発生しうる。   As shown in FIGS. 3 and 5, the first delay element 331 in the copy delay chain 33 generates CLK <3> delayed by a delay time of 3Δ compared to the CLKIN, and The second delay element 332 generates CLK <6> delayed by a delay time of 3Δ compared to CLK <3>. In this manner, a plurality of clock signals having a delay time of 3Δ as compared with the respective outputs of the previous delay elements are generated by sequentially passing through one delay element without overlapping each other. The last clock signal (eg, CLK <32>, M is 32) is generated after the clock signal CLKIN passes through the last delay element <33M> of the copy delay chain 33. Therefore, M (for example, M is 32) M clock signals having different phases are generated. A plurality of M clock signals are generated in the order of actual time generation (for example, CLK <1>, then CLK <2>, CLK <3>, CLK <M-1>, and finally CLK <M>) When arranged, the same delay as the “target delay time” Δ is established between the clock signals. Therefore, a multi-phase clock signal having a target delay time Δ between clock signals can be easily generated by using a plurality of delay elements having a delay time of N * Δ (for example, 3 * Δ).

前述したように、従来の多重位相クロック発生器（単に、ＤＬＬからなる）は、Ｔ／Ｍに区分され、入力クロック信号ＣＬＫＩＮに同期されるＭ個の異なる位相を有するＭ個のクロック信号ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞を発生させるために、Δ（Δ＝Ｔ／Ｍ、Ｔは、入力クロック信号の周期）の“ステップ”遅延時間をそれぞれ有するＭ個の遅延素子を使用する。それに対し、本発明に係る図３の多重位相クロック発生器は、Ｔ／Ｍに区分され、入力クロック信号ＣＬＫＩＮに同期されるＭ個の異なる位相を有するＭ個のクロック信号ＣＬＫ＜１＞ないしＣＬＫ＜Ｍ＞を発生させるために、それぞれＮ＊Δ（＝Ｎ＊Ｔ／Ｍ）の“ステップ”遅延時間を有するＭ個の遅延素子（ＤＬＬに作動するように連結された）を使用する。したがって、本発明に係る図３の多重位相クロック発生器は製造し易く、低電力を消費する（図３のＤＬＬは、図１の従来の多重位相クロック発生器に比べて、更に大きい“ステップ”遅延時間マージンを有する遅延素子を使用して形成されるためである）。従って、図３の多重位相クロック発生器は、図１の従来のＤＬＬと同じ製造工程を使用しつつ、更に高い周波数で動作できる。図３の多重位相クロック発生器は、さらに高周波動作（例えば、８００ＭＨｚ）を要求する光学（ディスク）駆動システムで使用されうる。   As described above, the conventional multi-phase clock generator (simply composed of DLL) is divided into T / M and M clock signals CLK <having M different phases synchronized to the input clock signal CLKIN. In order to generate 1> to CLK <M>, M delay elements each having a “step” delay time of Δ (Δ = T / M, where T is the period of the input clock signal) are used. In contrast, the multi-phase clock generator of FIG. 3 according to the present invention is divided into T / M and M clock signals CLK <1> to CLK having M different phases synchronized to the input clock signal CLKIN. To generate <M>, use M delay elements (coupled to operate on the DLL), each with a “step” delay time of N * Δ (= N * T / M). Therefore, the multiple phase clock generator of FIG. 3 according to the present invention is easy to manufacture and consumes low power (the DLL of FIG. 3 has a larger “step” than the conventional multiple phase clock generator of FIG. This is because a delay element having a delay time margin is used. Therefore, the multiple phase clock generator of FIG. 3 can operate at a higher frequency while using the same manufacturing process as the conventional DLL of FIG. The multi-phase clock generator of FIG. 3 can be used in optical (disk) drive systems that require higher frequency operation (eg, 800 MHz).

図６は、本発明の第２実施例に係る代表的な多重−標準形式の光学（ディスク）駆動システムを示す。図６の光学駆動システムは、高周波多重位相クロック発生器（例えば、図３）を備え、マークを重ねずにＣＤ、ＤＶＤ、ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ等のような光学ディスクにデータを書き込みするための書き込みストラテジ方法を行う。   FIG. 6 shows an exemplary multi-standard optical (disk) drive system according to a second embodiment of the present invention. The optical drive system of FIG. 6 includes a high-frequency multiple phase clock generator (for example, FIG. 3), and writes data to an optical disk such as a CD, DVD, DVD-RW, DVD-RAM, etc. without overlapping marks. Write strategy method for

図６の多重−標準形式の光学（ディスク）駆動システムは、書き込みストラテジ発生器６１、ＤＬＬ回路６２、パルス発生器６３、４個のデータシンクロナイザ（データシンクロナイザ端６４の６４１ないし６４４）及び４個のシリアライザ（シリアライザ端６５の６５１ないし６５４）を備える。本発明の他の実施例（例えば、前記システムが４個以上のバイアスチャンネルを使用する場合）で、多重−標準形式の光学（ディスク）駆動システムは、データシンクロナイザ端６４でＧデータのシンクロナイザ６４１ないし６４Ｇと、シリアライザ端６５でＧシリアライザ６５１ないし６５Ｇとを備えうる。この時、Ｇは、チャンネルの数を表わすか、または書き込みストラテジデータライン及び（シンクロナイザ及びシリアライザ）回路のグループ数を表わす整数である。Ｇは、光学記録媒体に印加されるＬＤＰのバイアスレベルの数と同じである。代表的な実施例を表わすブロック図で（例えば、図６及び図７）、Ｇは、４と同じである。   The multi-standard optical (disk) drive system of FIG. 6 includes a write strategy generator 61, a DLL circuit 62, a pulse generator 63, four data synchronizers (641 to 644 at the data synchronizer end 64) and four. A serializer (651 to 654 of the serializer end 65) is provided. In other embodiments of the present invention (eg, when the system uses more than four bias channels), a multi-standard type optical (disk) drive system may be used with a G data synchronizer 641 through 64 at the data synchronizer end 64. 64G and G serializers 651 to 65G at the serializer end 65 can be provided. At this time, G is an integer representing the number of channels or the number of groups of write strategy data lines and (synchronizers and serializers) circuits. G is the same as the number of bias levels of LDP applied to the optical recording medium. In a block diagram representing an exemplary embodiment (eg, FIGS. 6 and 7), G is the same as 4.

図１４は、図６の光学駆動システムの動作を示すタイミング図である。図６及び図７に示すように、ＬＤＰレベルは、４個のバイアスレベル（Ｐｅａｋ、Ｂｉａｓ１、Ｂｉａｓ２、Ｂｉａｓ３）で制御される。したがって、図６の代表的な光学駆動システムは、光学ディスクに変調されたデータを書き込みするために（例えば、ＣＤ用のＥＦＭ変調されたデータ、ＤＶＤ用のＥＦＭ＋変調されたデータ）、それぞれ二進（ＯＮ／ＯＦＦ）動作を有し、ＬＤ電力（ＬＤＰ）信号（図７を参照）の４個のバイアスレベルを制御するための４個の（Ｇ＝４）レーザー電力出力チャンネルを必要とする。したがって、図６の多重位相形式光学駆動システムは、ＬＤＰ（ＬＤＰ電流）を供給するための４個のチャンネルを提供する。図７は、図６の多重位相形式光学（ディスク）駆動システムの入力／出力信号を示すタイミング図である。   FIG. 14 is a timing chart showing the operation of the optical drive system of FIG. As shown in FIGS. 6 and 7, the LDP level is controlled by four bias levels (Peak, Bias1, Bias2, Bias3). Thus, the exemplary optical drive system of FIG. 6 is binary for writing modulated data to an optical disc (eg, EFM modulated data for CD, EFM + modulated data for DVD), respectively. It has (ON / OFF) operation and requires four (G = 4) laser power output channels to control the four bias levels of the LD power (LDP) signal (see FIG. 7). Thus, the multi-phase optical drive system of FIG. 6 provides four channels for supplying LDP (LDP current). FIG. 7 is a timing diagram showing input / output signals of the multiple phase optical (disk) drive system of FIG.

４個のレーザー制御信号は、光学駆動システムの最終出力（直列化されたＤＡＴＡＯＵＴ１、直列化されたＤＡＴＡＯＵＴ２、直列化されたＤＡＴＡＯＵＴ３、直列化されたＤＡＴＡＯＵＴ４）である。   The four laser control signals are the final outputs of the optical drive system (serialized DATAOUT1, serialized DATAOUT2, serialized DATAOUT3, serialized DATAOUT4).

書き込みストラテジ発生器６１は、４個のチャンネルのそれぞれで、ＥＦＭエンコーダ（図示せず）から直列変調された（例えば、ＥＦＭ）データＳＤＡＴＡと、ビットクロックＢＩＴＣＬＫを受信してデコーディングして、複数のＭビットの書き込みストラテジデータ（ＤＡＴＡＩＮ１＜３２：１＞、ＤＡＴＡＩＮ２＜３２：１＞、ＤＡＴＡＩＮ３＜３２：１＞、及びＤＡＴＡＩＮ４＜３２：１＞）をビットクロックＢＩＴＣＬＫの各周期Ｔごとに出力する。書き込みストラテジデータの４個のチャンネルは、レーザーダイオードを通じて結合されるレーザーダイオード電流の４個のチャンネルに対応する。   The write strategy generator 61 receives and decodes serially modulated (eg, EFM) data SDATA and a bit clock BITCLK from an EFM encoder (not shown) in each of the four channels. M-bit write strategy data (DATAIN1 <32: 1>, DATAIN2 <32: 1>, DATAIN3 <32: 1>, and DATAIN4 <32: 1>) is output every period T of the bit clock BITCLK. The four channels of write strategy data correspond to the four channels of laser diode current that are coupled through the laser diode.

書き込みストラテジ発生器６１は、従来の変調されたデータデコーダ６１１（例えば、関連技術のＥＦＭデコーダ）と、４個のチャンネルデコーダ６１２ないし６１５とを更に備える。変調されたデータ（例えば、ＥＦＭ）デコーダ６１１は、直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとを受信した後に、ＬＤＰ信号（例えば、図７を参照）のマークの長さとスペースの長さとを決定することにより、動作モードによって直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとをデコードする。変調されたデータ（例えば、ＥＦＭ）デコーダ６１１は、直列ＥＦＭデータＳＤＡＴＡとビットクロック信号ＢＩＴＣＬＫとをエンコーダ（ＥＦＭエンコーダ、図示せず）から受信した後に、動作モードによってマーク／スペースの長さを検出することで書き込みストラテジ情報を発生させる。デコードされた書き込みストラテジ情報は、４個のチャンネルデコーダ６１２ないし６１５により、マーク／スペースの長さにより調整され、ＲＡＭまたはレジスタに保存されるＬＵＴ（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）を利用して４個のチャンネルの書き込みストラテジデータに変換されうる。レジスタを通じて少量の値の第一／最後のパルスエッジが提供されれば、遅延時間は、ＬＵＴに保存された少量の値から加減され得る。   The write strategy generator 61 further comprises a conventional modulated data decoder 611 (eg, a related art EFM decoder) and four channel decoders 612-615. The modulated data (eg, EFM) decoder 611 receives the serial EFM data SDATA and the bit clock signal BITCLK and then determines the mark length and space length of the LDP signal (eg, see FIG. 7). Thus, the serial EFM data SDATA and the bit clock signal BITCLK are decoded according to the operation mode. The modulated data (eg, EFM) decoder 611 detects the length of the mark / space according to the operation mode after receiving the serial EFM data SDATA and the bit clock signal BITCLK from the encoder (EFM encoder, not shown). As a result, write strategy information is generated. The decoded write strategy information is adjusted according to the length of the mark / space by the four channel decoders 612 to 615, and is stored in the RAM or the register using four LUTs (Look-Up Table). Can be converted into write strategy data. If a small value of the first / last pulse edge is provided through the register, the delay time can be added or subtracted from the small value stored in the LUT.

図７で、ＬＤＰ信号は、ピックレベルＰＰ、第１バイアスレベルＰＢ１、第２バイアスレベルＰＢ２及び第３バイアスレベルＰＢ３を備える。４個のバイアスレベル制御信号は、バイアスレベルをオン／オフすることで所望のＬＤＰ信号を形成するために必要である。本発明によって光学駆動システムから発生された出力データ（直列化されたＤＡＴＡＯＵＴ１ないし直列化されたＤＡＴＡＯＵＴ４）は、４個のバイアスレベル制御信号に対応する。   In FIG. 7, the LDP signal includes a pick level PP, a first bias level PB1, a second bias level PB2, and a third bias level PB3. The four bias level control signals are necessary for forming a desired LDP signal by turning on / off the bias level. The output data (serialized DATAOUT1 to serialized DATAOUT4) generated from the optical drive system according to the present invention corresponds to four bias level control signals.

４個のチャンネルにより制御される４個のレーザー電力電流は、レーザー（ダイオード）駆動部ＬＤの出力で合わせられ得る。図７に示すように、ＬＤＰ信号は、レーザーダイオードを使用してＥＦＭコードマークを光学ディスクデータに記録する時、４個のチャンネルのバイアス電流（言い換えれば、直列化されたデータ出力）の結合に基づいて変調されうる。したがって、図６の光学（ディスク）駆動システムは、それぞれの異なる光学ディスク形式（例えば、ＣＤ−Ｒ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ）に対し、Ｔ／３２の解像度を有する書き込みストラテジを提供できる。   The four laser power currents controlled by the four channels can be combined at the output of the laser (diode) driver LD. As shown in FIG. 7, the LDP signal is a combination of four channel bias currents (in other words, serialized data output) when a laser diode is used to record EFM code marks on optical disc data. Can be modulated based on. Accordingly, the optical (disk) drive system of FIG. 6 can provide a writing strategy having a resolution of T / 32 for each different optical disk format (eg, CD-R, DVD-R, DVD-RW).

多重位相クロック発生器６２（例えば、図３の多重位相クロック発生器）は、入力クロック信号ＣＬＫＩＮを受信し、それから複数のＭ固（例えば、Ｍは３２）の異なる位相を有する複数のＭ固（例えば、Ｍは３２）のクロック信号（ＣＬＫ＜３２：１＞、ＣＬＫ＜１＞ないしＣＬＫ＜３２＞を意味）を発生させる。   A multi-phase clock generator 62 (eg, the multi-phase clock generator of FIG. 3) receives an input clock signal CLKIN and then has a plurality of M-phases (eg, M is 32) having different phases. For example, M generates 32) clock signals (meaning CLK <32: 1>, CLK <1> to CLK <32>).

パルス発生器６３は、Ｍ個のクロック信号ＣＬＫ＜３２：１＞を受信し、それにより、３２個のクロック信号ＣＬＫ＜３２：１＞のあらゆる上昇エッジに対応して、それぞれＭ個のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞を発生させる。パルス信号（例えば、ＤＬＬ＿ＣＬＫ＜１＞、ＤＬＬ＿ＣＬＫ＜２＞、・・・、ＤＬＬ＿ＣＬＫ＜３２＞）の形態及び連続について図９を参照する。   The pulse generator 63 receives M clock signals CLK <32: 1> so that each M pulse signals correspond to every rising edge of the 32 clock signals CLK <32: 1>. DLL_CLK <32: 1> is generated. Reference is made to FIG. 9 for the form and continuity of pulse signals (for example, DLL_CLK <1>, DLL_CLK <2>,..., DLL_CLK <32>).

４個のデータシンクロナイザ６４１ないし６４４を備えてなるデータシンクロナイザ端６４は、３２ビットデータＤＡＴＡＩＮ１＜３２：１＞ないしＤＡＴＡＩＮ４＜３２：１＞を受信した後に、３２個のパルス信号のうち、選択された４個（同じく区画された）のパルス信号（例えば、ＤＬＬ＿ＣＬＫ＜２０＞、ＤＬＬ＿ＣＬＫ＜２８＞、ＤＬＬ＿ＣＬＫ＜４＞、ＤＬＬ＿ＣＬＫ＜１２＞）に連続的に同期化して、同期化された書き込みストラテジデータを出力する。   The data synchronizer end 64 including four data synchronizers 641 to 644 is selected from among 32 pulse signals after receiving 32-bit data DATAIN1 <32: 1> to DATAIN4 <32: 1>. The synchronized write strategy data is continuously synchronized with four (also divided) pulse signals (for example, DLL_CLK <20>, DLL_CLK <28>, DLL_CLK <4>, DLL_CLK <12>). Output.

４個のチャンネルに対応して、４個のシリアライザ６５１ないし６５４を備えてなるシリアライザ端６５は、３２個のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞に対応して、４個のシンクロナイザ６４１ないし６４４から同期されたデータＳＹＮＣ＿ＤＡＴＡ１＜３２：１＞ないしＳＹＮＣ＿ＤＡＴＡ４＜３２：１＞をサンプリングした後に、４個のチャンネルの直列化されたデータ（直列化されたＤＡＴＡＯＵＴ１、直列化されたＤＡＴＡＯＵＴ２、直列化されたＤＡＴＡＯＵＴ３、直列化されたＤＡＴＡＯＵＴ４）を出力する。   Corresponding to the four channels, the serializer terminal 65 including the four serializers 651 to 654 is synchronized with the four synchronizers 641 to 644 corresponding to the 32 pulse signals DLL_CLK <32: 1>. After the sampled data SYNC_DATA1 <32: 1> to SYNC_DATA4 <32: 1> are sampled, four channels of serialized data (serialized DATAOUT1, serialized DATAOUT2, serialized DATAOUT3, Serialized DATAOUT4) is output.

図８は、図６でのパルス発生器６３を示す詳細回路図であり、図９は、パルス発生器６３の動作を示すタイミング図である。
図８で、パルス発生器６３は、複数（例えば、Ｍは３２）のＡＮＤゲート（例えば、Ａ１ないしＡ６）と、複数（例えば、Ｍは３２）のインバータ（例えば、Ｉ１ないしＩ６）とを備える。パルス発生器６３から出力されるパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞は、Ｍ個の多重位相クロック信号ＣＬＫ＜３２：１＞の上昇エッジに対応する。ＡＮＤゲートのそれぞれは、第一クロック信号と、反転された第２（連続的な）クロック信号とをＡＮＤ演算することでパルスを発生させる。反転された第２（連続的な）クロック信号は、複数のＭ個のインバータ（例えば、Ｉ１ないしＩ６）により出力される。 FIG. 8 is a detailed circuit diagram showing the pulse generator 63 in FIG. 6, and FIG. 9 is a timing diagram showing the operation of the pulse generator 63.
In FIG. 8, the pulse generator 63 includes a plurality (for example, M is 32) AND gates (for example, A1 to A6) and a plurality (for example, M is 32) of inverters (for example, I1 to I6). . The pulse signal DLL_CLK <32: 1> output from the pulse generator 63 corresponds to the rising edge of the M multiple phase clock signals CLK <32: 1>. Each AND gate generates a pulse by performing an AND operation on the first clock signal and the inverted second (continuous) clock signal. The inverted second (continuous) clock signal is output by a plurality of M inverters (eg, I1 through I6).

例えば、ＡＮＤゲートＡ１は、第一クロック信号ＣＬＫ＜１＞と、インバータＩ１により出力された反転された第２クロック信号ＣＬＫ＜５＞とをＡＮＤ演算して、パルス信号ＤＬＬ＿ＣＬＫ＜１＞を発生させる。インバータＩ１は、第２クロック信号ＣＬＫ＜５＞を反転させる。このような方式で、所定の周期（パルス長さ）の所定個数のパルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞がＡＮＤゲートＡ１ないしＡ６から出力される。   For example, the AND gate A1 performs an AND operation on the first clock signal CLK <1> and the inverted second clock signal CLK <5> output by the inverter I1 to generate the pulse signal DLL_CLK <1>. . The inverter I1 inverts the second clock signal CLK <5>. In this manner, a predetermined number of pulse signals DLL_CLK <32: 1> having a predetermined cycle (pulse length) are output from the AND gates A1 to A6.

図１０は、図６でのデータシリアライザ端６４を示す詳細回路図である。図１１は、図１０のデータシリアライザ端６４の動作を示すタイミング図である。
データシリアライザ端６４（シンクロナイザ６４１ないし６４４を備える）は、２Ｌ−１個のフリップ・フロップブロック１０１ないし１０７を備え、各フリップ・フロップブロックは、複数のＭ／Ｌ（例えば、８）個のフリップ・フロップを備える。Ｌは、チャンネル当り並列に出力されるビットセットの個数を表す。図１１に示すように、３２ビットの（周期Ｔ当り）書き込みストラテジデータＤＡＴＡＩＮ＜３２：１＞は、８ビットごとにラッチされ、図１１のタイミング図に示すように、同期されたデータＳＹＮＣ＿ＤＡＴＡ１＜８：１＞、ＳＹＮＣ＿ＤＡＴＡ２＜１６：９＞、ＳＹＮＣ＿ＤＡＴＡ３＜２４：１７＞、ＳＹＮＣ＿ＤＡＴＡ４＜３２：２５＞として並列に出力される。 FIG. 10 is a detailed circuit diagram showing the data serializer terminal 64 in FIG. FIG. 11 is a timing diagram showing the operation of the data serializer end 64 of FIG.
The data serializer end 64 (comprising synchronizers 641-644) comprises 2L-1 flip-flop blocks 101-107, each flip-flop block having a plurality of M / L (eg, 8) flip-flops. With a flop. L represents the number of bit sets output in parallel per channel. As shown in FIG. 11, 32-bit write strategy data DATAIN <32: 1> (per cycle T) is latched every 8 bits, and synchronized data SYNC_DATA1 <8 as shown in the timing diagram of FIG. : 1>, SYNC_DATA2 <16: 9>, SYNC_DATA3 <24:17>, and SYNC_DATA4 <32:25>.

図１２は、図６でのシリアライザ回路（例えば、シリアライザ１）を示す詳細回路図である。図１３は、図１２でのシリアライザ回路の動作を示すタイミング図である。   FIG. 12 is a detailed circuit diagram showing the serializer circuit (for example, serializer 1) in FIG. FIG. 13 is a timing chart showing the operation of the serializer circuit in FIG.

シリアライザ回路は、複数のＭ個のＡＮＤゲート（例えば、Ａ１１ないしＡ１８）と、作動するように連結された複数のＯＲゲートＯ１１ないしＯ１６のカスケードと、を備える。各ＡＮＤゲート（例えば、Ａ１１）は、一つの（ラッチされた）書き込みストラテジデータビット（例えば、データシンクロナイザ端６４により出力されるＳＹＮＣ＿ＤＡＴＡ１＜１＞）と、パルス（例えば、パルス発生器６３により出力されたＤＬＬ＿ＣＬＫ＜１＞）とを結合する。それにより、与えられたパルス（例えば、ＤＬＬ＿ＣＬＫ＜１＞）のアクティブ周期間、一つの対応する書き込みストラテジデータビットがサンプルされ、ＯＲゲートのカスケードにより直列化されたデータ出力（ＳＥＲＩＡＬＩＺＥＤ ＤＡＴＡＯＵＴ）に出力されられる。したがって、各シリアライザ（例えば、６５１）の出力ＳＥＲＩＡＬＩＺＥＤ ＤＡＴＡＯＵＴは、ＬＤＰを制御するための一つの書き込みストラテジデータの（バイアス）チャンネルを表わす二進値の連続である。   The serializer circuit includes a plurality of M AND gates (eg, A11 to A18) and a cascade of a plurality of OR gates O11 to O16 operatively connected. Each AND gate (eg A11) is output by one (latched) write strategy data bit (eg SYNC_DATA1 <1> output by the data synchronizer end 64) and a pulse (eg pulse generator 63). DLL_CLK <1>). As a result, during the active period of a given pulse (eg, DLL_CLK <1>), one corresponding write strategy data bit is sampled and output to the serialized data output (SERIALIZED DATAOUT) by a cascade of OR gates. It is done. Thus, the output SERIALIZED DATAOUT of each serializer (eg, 651) is a sequence of binary values representing the (bias) channel of one write strategy data for controlling the LDP.

図１３に示すように、データシンクロナイザ６４１ないし６４４によりシリアライザ６５１ないし６５４に出力される同期化されたデータＳＹＮＣ＿ＤＡＴＡ＜３２：１＞は、パルス信号ＤＬＬ＿ＣＬＫ＜３２：１＞に応答して連続的にサンプルされた後、直列化された出力データとして順に出力される。   As shown in FIG. 13, the synchronized data SYNC_DATA <32: 1> output from the data synchronizers 641 to 644 to the serializers 651 to 654 is continuously sampled in response to the pulse signal DLL_CLK <32: 1>. Are output in order as serialized output data.

従って、データシンクロナイザ６４１ないし６４４とシリアライザ６５１ないし６５４は、書き込みストラテジデータの４個のチャンネルを同期化するための可変的な遅延素子として共に動作する。   Accordingly, the data synchronizers 641 to 644 and the serializers 651 to 654 operate together as variable delay elements for synchronizing the four channels of the write strategy data.

図１７は、本発明の実施例によって、書き込まれるマークの長さに基づいて、レーザダイオードを通じて書き込み電流を変調する代表的な方法を示すフローチャートである。開始ステップＳ１０で、周波数ｆと周期Ｔ（ｆ＝１／Ｔ）とを有するビットクロック（図６を参照）が、書き込まれるＥＦＭコードマークと共に受信される。その後、二つのステップ、ステップＳ２０及びステップＳ３０が並列に行われる。   FIG. 17 is a flowchart illustrating an exemplary method for modulating write current through a laser diode based on the length of a mark to be written, according to an embodiment of the present invention. In start step S10, a bit clock (see FIG. 6) having a frequency f and a period T (f = 1 / T) is received together with the EFM code mark to be written. Thereafter, two steps, step S20 and step S30, are performed in parallel.

ステップＳ２０で、周期Ｔと周波数ｆ（ｆ＝１／Ｔ）とを有するビットクロックから（同期されて）、Ｍ個の異なる位相を有するＭ個の多重位相クロックが発生する。Ｍは、２と同じであるか、または２より大きくてもよい（例えば、図３、図６に示すように、Ｍは３２）。並列ステップＳ３０で、光学（ディスク）媒体に書き込まれるマークの長さ（周期Ｔのビットクロック団で）が測定（検出、結晶）される。検出されたマークの長さは、ステップＳ４０で、前記マークを光学（ディスク）媒体上に書き込みするための書き込みストラテジの選択の根拠となる。   In step S20, M multiple phase clocks having M different phases are generated from (synchronized with) the bit clock having period T and frequency f (f = 1 / T). M may be the same as 2 or greater than 2 (for example, M is 32 as shown in FIGS. 3 and 6). In the parallel step S30, the length of the mark written on the optical (disc) medium (with a bit clock group of period T) is measured (detected, crystallized). The length of the detected mark is the basis for selecting a writing strategy for writing the mark on the optical (disc) medium in step S40.

ステップＳ５０で、周期Ｔ当りＭビットを有するＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルの書き込みストラテジデータが生成される（例えば、並列に）。このステップは、図６でデコーダブロック６１の４個のデコーダ６１２ないし６１５により行われ得る。以後、ステップＳ６０で、書き込みストラテジデータのＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルでそれぞれのチャンネルは、周期Ｔ当りＭビットの並列データとして同期される（例えば、図６及び図１０で、シンクロナイザブロック６４での各シンクロナイザ内のサンプルホールドラッチ１０１ないし１０７により）。以後、ステップＳ７０で、並列の（同期された）書き込みストラテジデータのＧ個（例えば、図６に示すように、Ｇ＝４）のチャンネルでそれぞれのチャンネルは、周期Ｔ当りＭビットの直列データとして直列化される（例えば、Ｍ＊ｆ＋Ｍ／Ｔのパルス周波数で）。このステップは、図６及び図１２のシリアライザブロック６５でｃｌｏｃｋｅｄ（ＡＮＤ）ゲートにより行われ得る。   In step S50, write strategy data for G (for example, G = 4 as shown in FIG. 6) channels having M bits per period T is generated (for example, in parallel). This step may be performed by the four decoders 612 to 615 of the decoder block 61 in FIG. Thereafter, in step S60, each of the G channels (for example, G = 4 as shown in FIG. 6) of the write strategy data is synchronized as parallel data of M bits per period T (for example, FIG. 6 and in FIG. 10 by sample and hold latches 101-107 in each synchronizer at synchronizer block 64). Thereafter, in step S70, G (for example, G = 4 as shown in FIG. 6) channels of parallel (synchronized) write strategy data, and each channel is converted to M bits per cycle T as serial data. Serialized (eg, with a pulse frequency of M * f + M / T). This step may be performed by a clocked (AND) gate in the serializer block 65 of FIGS.

ステップＳ８０で、Ｇ個のチャンネルの直列化された書き込みストラテジデータビットでそれぞれのチャンネルは、書き込み電流（書き込み電流波形）に変換される（例えば、レーザーダイオードのバイアス電流を制御するために）。そして最後に、ステップＳ９０で、Ｇ個の書き込み電流は、（一つのパルス幅と電流サイズとの変調された書き込み電流に）結合され、レーザーダイオードを通じて伝達され、光学（ディスク）媒体上にマークを書き込みするために、書き込みストラテジ変調された光を発散する。   In step S80, each channel is converted to a write current (write current waveform) with serialized write strategy data bits of G channels (eg, to control the bias current of the laser diode). And finally, in step S90, the G write currents are combined (to a modulated write current of one pulse width and current size) and transmitted through a laser diode to mark on the optical (disc) medium. For writing, the write strategy modulated light is diverged.

前述した本発明の代表的な実施例によって、特許請求の範囲により定義される発明は、発明の詳細な説明に記載された特定の細部事項により限定されず、以下に請求される事項の意味や範囲から逸脱せずに多様な変形が可能であるということが理解される。特許請求の範囲でＧ、Ｌ、Ｍ及びＮは、整数である。   The invention defined by the claims is not limited by the specific details described in the detailed description of the invention by the above-described exemplary embodiments of the present invention. It will be understood that various modifications can be made without departing from the scope. In the claims, G, L, M and N are integers.

本発明は、ＤＶＤシステムのような光学駆動システムに関連した技術分野に好適に適用され得る。   The present invention can be suitably applied to a technical field related to an optical drive system such as a DVD system.

多重位相クロック発生器として使用される従来のｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒ（電圧制御される）タイプのＤＬＬを示す回路ブロック図である。FIG. 2 is a circuit block diagram showing a conventional stared-current inverter (voltage controlled) type DLL used as a multi-phase clock generator. 図１のＤＬＬにより発生するＭ個の多重位相クロック信号を示すタイミング図である。FIG. 2 is a timing diagram showing M multiple phase clock signals generated by the DLL of FIG. 1. 本発明の第１実施例によってｓｔａｒｖｅｄ−ｃｕｒｒｅｎｔ ｉｎｖｅｒｔｅｒ（電圧制御される）タイプのＤＬＬを備える多重位相クロック発生器を表わす回路ブロック図である。FIG. 3 is a circuit block diagram illustrating a multi-phase clock generator including a started-current inverter type voltage DLL according to the first embodiment of the present invention; 図３の多重位相クロック発生器により発生するＭ個の多重位相クロック信号を示すタイミング図である。FIG. 4 is a timing diagram illustrating M multiple phase clock signals generated by the multiple phase clock generator of FIG. 3. Ｎが３であり、Ｍが３２である場合に、図３の多重位相クロック発生器から発生するＭ個のクロック信号を示すタイミング図である。FIG. 4 is a timing diagram illustrating M clock signals generated from the multiple phase clock generator of FIG. 3 when N is 3 and M is 32. 本発明の第２実施例によって、図３の多重位相クロック発生器を備える多重標準フォーマット光学（ディスク）駆動システムを表す回路ブロック図である。FIG. 4 is a circuit block diagram illustrating a multiple standard format optical (disk) drive system including the multiple phase clock generator of FIG. 3 according to a second embodiment of the present invention. 図６の多重標準フォーマット光学（ディスク）駆動システムの入出力信号を示すタイミング図である。FIG. 7 is a timing diagram showing input / output signals of the multiple standard format optical (disc) drive system of FIG. 6. 図６でパルス発生器を示す詳細回路図である。It is a detailed circuit diagram which shows a pulse generator in FIG. 図８のパルス発生器の動作を示すタイミング図である。FIG. 9 is a timing diagram showing an operation of the pulse generator of FIG. 8. 図６でデータシンクロナイザを示す詳細回路図である。FIG. 7 is a detailed circuit diagram showing a data synchronizer in FIG. 6. 図１０のデータシンクロナイザの動作を示すタイミング図である。FIG. 11 is a timing diagram illustrating an operation of the data synchronizer of FIG. 10. 図６でシリアライザ回路を示す詳細回路図である。FIG. 7 is a detailed circuit diagram showing the serializer circuit in FIG. 6. 図１２でシリアライザ回路の動作を示すタイミング図である。FIG. 13 is a timing chart showing the operation of the serializer circuit in FIG. 12. 図６の光学駆動システムの動作を示すタイミング図である。FIG. 7 is a timing diagram showing an operation of the optical drive system of FIG. 6. 従来の光学駆動システムでデータ溝を広げる結果を有する交互のレーザー電力レベルのタイミング図である。FIG. 6 is a timing diagram of alternating laser power levels with the result of widening the data groove with a conventional optical drive system. 高解像度ハイブリッド書き込みストラテジと、光学ディスク上にマーク及びスペースのパターン結果とを示すタイミング図である。FIG. 6 is a timing diagram showing a high resolution hybrid writing strategy and mark and space pattern results on an optical disc. 本発明の実施例によって、書き込まれるマークの長さに基づいて、レーザーダイオードを介して書き込み電流を変調する一般的な方法を表わすフローチャートである。6 is a flowchart representing a general method of modulating write current via a laser diode based on the length of a mark to be written according to an embodiment of the present invention.

符号の説明Explanation of symbols

３１ 周波数分周器
３２ 第１遅延チェーン
３３ 第２遅延チェーン
３４ 制御回路
３２１ないし３２Ｍ 遅延素子
３３１ないし３３Ｍ 遅延素子
３４１ 位相検出器
３４２ 電荷ポンプ
３４３ ループフィルタ
ＣＬＫＩＮ 入力クロック信号
ＶＣＯＮ 制御電圧
ＣＬＫＩＮ−ＮＴ 出力クロック信号
ＵＰ／ＤＯＷＮ アップ／ダウン信号
ＣＬＫ＜Ｎ＞ないしＣＬＫ＜ＭＮ＞ クロック信号 31 frequency divider 32 first delay chain 33 second delay chain 34 control circuit 321 to 32M delay element 331 to 33M delay element 341 phase detector 342 charge pump 343 loop filter CLKIN input clock signal VCON control voltage CLKIN-NT output clock Signal UP / DOWN Up / Down signal CLK <N> or CLK <MN> Clock signal

Claims (19)

光学記録媒体に印加されるレーザー電力を制御するために、変調されたデータを書き込みストラテジデータビットに変換し、周期Ｔ当りＭ（Ｍは１より大きい整数）ビットの書き込みストラテジデータを出力するデコーダと、
周期Ｔを有する入力クロック信号を受信し、それからＭ個の異なる位相を有するＭ個のクロックを発生させる多重位相クロック発生器と、
前記Ｍ個のクロック（ＣＬＫ＜３２：１＞）を使用して前記書き込みストラテジデータを同期化するデータシンクロナイザと、
レーザー電力が前記光学記録媒体に印加されるように変調するために、前記同期化された書き込みストラテジデータを直列に出力するシリアライザと、を備えることを特徴とする光学駆動回路。 A decoder that converts the modulated data into write strategy data bits and outputs write strategy data of M (M is an integer greater than 1) bits per period T in order to control the laser power applied to the optical recording medium; ,
A multi-phase clock generator for receiving an input clock signal having a period T and generating M clocks having M different phases therefrom;
A data synchronizer that synchronizes the write strategy data using the M clocks (CLK <32: 1>);
An optical drive circuit comprising: a serializer that serially outputs the synchronized writing strategy data in order to modulate laser power to be applied to the optical recording medium. 前記多重位相クロック発生器は、遅延同期ループ回路を備え、
前記遅延同期ループ回路は、各アナログ遅延素子がＮ＊Ｄ（Ｎは奇数の整数、Ｄは制御電圧によって制御される目標遅延時間）の遅延を有するＭ個の第１アナログ遅延素子セットと、
Ｍ個の位相を有するＭ個のクロックを出力するために、各アナログ遅延素子がＮ＊Ｄの遅延を有するＭ個の第２アナログ遅延素子セットと、を備えることを特徴とする請求項１に記載の光学駆動回路。 The multiple phase clock generator comprises a delay locked loop circuit,
The delay locked loop circuit includes a set of M first analog delay elements, each analog delay element having a delay of N * D (N is an odd integer, D is a target delay time controlled by a control voltage);
2. The set of M second analog delay elements, each analog delay element having a delay of N * D, for outputting M clocks having M phases. The optical drive circuit described. 前記Ｍ個の第１アナログ遅延素子セットは、前記遅延同期ループのフィードバックループ内に配置されることを特徴とする請求項２に記載の光学駆動回路。   The optical drive circuit according to claim 2, wherein the M first analog delay element sets are arranged in a feedback loop of the delay locked loop. 前記Ｍ個の第２アナログ遅延素子セットは、前記遅延同期ループのフィードバックループの外部に配置されることを特徴とする請求項２に記載の光学駆動回路。   3. The optical drive circuit according to claim 2, wherein the M second analog delay element sets are arranged outside a feedback loop of the delay locked loop. 前記デコーダは、Ｇグループのデコードされたデータを出力し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１に記載の光学駆動回路。   2. The optical drive according to claim 1, wherein the decoder outputs G group decoded data, and the G is equal to the number of bias levels of power applied to the optical recording medium. circuit. 前記シンクロナイザは、Ｇグループのラッチを備え、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１に記載の光学駆動回路。   The optical drive circuit according to claim 1, wherein the synchronizer includes a G group latch, and the G is equal to the number of bias levels of power applied to the optical recording medium. 前記各ラッチは、前記Ｍ個のクロックのうち、対応する一つのクロックに同期されることを特徴とする請求項６に記載の光学駆動回路。   The optical driving circuit according to claim 6, wherein each of the latches is synchronized with a corresponding one of the M clocks. 前記シリアライザは、前記Ｍ個の同期されたデコードされたデータを受信するためのＭ個のゲートを備え、前記Ｍ個のゲートのそれぞれは、さらに論理動作を行うために、前記Ｍ個のクロックのうち、対応する一つのクロックを受信することを特徴とする請求項１に記載の光学駆動回路。   The serializer includes M gates for receiving the M synchronized decoded data, and each of the M gates further performs the logic operation to perform the logic operation. 2. The optical drive circuit according to claim 1, wherein one of the corresponding clocks is received. 前記Ｍ個のゲートは、Ｇグループで分周され、各グループは、複数の論理ゲートを有し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項８に記載の光学駆動回路。   The M gates are divided by G groups, each group having a plurality of logic gates, wherein G is equal to the number of bias levels of power applied to the optical recording medium. 9. The optical drive circuit according to claim 8, wherein 前記シリアライザは、Ｇグループの論理ゲートの出力を結合するためのＧ入力論理ＯＲゲートを備えることを特徴とする請求項１に記載の光学駆動回路。   The optical drive circuit according to claim 1, wherein the serializer includes a G-input logic OR gate for coupling outputs of G-group logic gates. Ｍ（Ｍは１より大きい整数）個の異なる位相を有するＭ個のクロックを出力するための多重位相クロック発生器と、
光学記録媒体に印加される電力値の指定を表わす変調されたデータをデコードし、デコードされたデータをＭビットのストラテジデータとして出力するデコーダと、
前記Ｍ個の異なる位相を有するＭ個のクロック（ＣＬＫ＜３２：１＞）に対応して、前記デコードされたデータをＭビットで同期化するためのデータシンクロナイザと、
前記同期化され、デコードされたデータを直列に結合し、光学記録媒体に印加される電力の値の変更された指定を表わす駆動データを出力するシリアライザと、を備えることを特徴とする光学駆動回路。 A multi-phase clock generator for outputting M clocks having M (M is an integer greater than 1) different phases;
A decoder that decodes modulated data representing designation of a power value applied to the optical recording medium, and outputs the decoded data as M-bit strategy data;
A data synchronizer for synchronizing the decoded data with M bits in correspondence with the M clocks (CLK <32: 1>) having M different phases;
An optical drive circuit comprising: a serializer for combining the synchronized and decoded data in series and outputting drive data representing a changed designation of a value of power applied to the optical recording medium; . 前記デコーダは、前記デコードされたデータをＧグループに出力することを特徴とする請求項１１に記載の駆動回路。 12. The driving circuit according to claim 11 , wherein the decoder outputs the decoded data to a G group. 前記シンクロナイザは、Ｇグループのラッチを備え、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１１に記載の駆動回路。 12. The drive circuit according to claim 11 , wherein the synchronizer includes a G group latch, and the G is equal to the number of bias levels of power applied to the optical recording medium. 前記各ラッチは、前記Ｍ個のクロックのうち、対応する一つのクロックに同期されることを特徴とする請求項１３に記載の光学駆動回路。 14. The optical driving circuit according to claim 13 , wherein each of the latches is synchronized with a corresponding one of the M clocks. 前記シリアライザは、前記Ｍ個の同期されたデコードされたデータを受信するためのＭ個のゲートを備え、前記Ｍ個のゲートのそれぞれは、更に論理動作を行うために、Ｍ個のクロックのうち、対応する一つのクロックを受信することを特徴とする請求項１１に記載の光学駆動回路。 The serializer includes M gates for receiving the M synchronized decoded data, and each of the M gates includes M clocks for further logic operations. 12. The optical driving circuit according to claim 11 , wherein one corresponding clock is received. 前記Ｍ個のゲートは、Ｇグループで分周され、各グループは、複数の論理ゲートを有し、前記Ｇは、前記光学記録媒体に印加される電力のバイアスレベルの数と同じであることを特徴とする請求項１５に記載の光学駆動回路。 The M gates are divided by G groups, each group having a plurality of logic gates, wherein G is equal to the number of bias levels of power applied to the optical recording medium. The optical drive circuit according to claim 15 , characterized in that: 前記シリアライザは、Ｇグループの論理ゲートの出力を結合するためのＧ入力論理ＯＲゲートを備えることを特徴とする請求項１１に記載の光学駆動回路。 The optical drive circuit according to claim 11 , wherein the serializer includes a G-input logic OR gate for coupling outputs of the G-group logic gates. 前記多重位相クロック発生器は、遅延同期ループを備え、
前記遅延同期ループは、フィードバックループ内に配置され、各アナログ遅延素子は、Ｎ＊Ｄ（Ｎは奇数の整数、Ｄは制御電圧によって制御される目標遅延時間）の遅延を有するＭ個の第１アナログ遅延素子セットと、
それぞれＮ＊Ｄの遅延を有し、入力クロックに基づいてＭ個の異なる位相を有するＭ個のクロックを出力するＭ個の第２アナログ遅延素子セットと、を備えることを特徴とする請求項１１に記載の光学駆動回路。 The multi-phase clock generator comprises a delay locked loop,
The delay locked loop is disposed in a feedback loop, and each analog delay element has M first delays having a delay of N * D (N is an odd integer, D is a target delay time controlled by a control voltage). An analog delay element set;
Each having a delay of N * D, claim 11, characterized in that it comprises a and M second analog delay element set for outputting the M clocks having M different phases based on the input clock An optical drive circuit according to 1. 前記制御電圧は、前記遅延同期ループ内のフィルタにより発生することを特徴とする請求項１８に記載の光学駆動回路。 The optical drive circuit according to claim 18 , wherein the control voltage is generated by a filter in the delay locked loop.
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