JP4607707B2 - Optical drive circuit comprising a multi-phase clock generator with an efficient delay locked loop at gigahertz frequencies - Google Patents
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Description
本発明は、光学メディアディスク駆動回路に係り、より詳細には、遅延同期ループ(Delay Locked Loop:以下、DLL)回路を備える多重位相クロック発生器を備える光学駆動回路に関する。 The present invention relates to an optical media disk driving circuit, and more particularly, to an optical driving circuit including a multi-phase clock generator including a delay locked loop (hereinafter, DLL) circuit.
データを記録するDVD(Digital Versatile Disk)±Rは、ディスク上の感光性材料の反射性の変化を利用してデータを保存する。DVDシステムは、強くフォーカシングされ、比較的高電力であり、650nmの赤いレーザービームをDVDの表面に放射する。その光は、ディスクの表面の反射性に永久的な変化を発生させる。情報は、ディスクの表面に低電力のレーザー光を照射することで復旧されうる。検出器は、反射されたレーザー光を受け、前記システムは、刻々に変わる反射程度を利用して、本来のデータを再生成する。DVD±RWディスクは、ディスクの表面に積層された非常に薄い金属合金層での温度で引き起こされる相変化を利用する。その材料は、二つの安定した固体状態を有するように設計される。ディスクは、二状態が比較的異なる性質を有しているためデータを保存できる。ディスクに記録されるかぎり、前記システムは、これと同じ方法でデータを復元する。 A DVD (Digital Versatile Disk) ± R for recording data stores data by utilizing the change in reflectivity of the photosensitive material on the disk. The DVD system is strongly focused, relatively high power, and emits a 650 nm red laser beam onto the surface of the DVD. The light causes a permanent change in the reflectivity of the disk surface. Information can be recovered by irradiating the surface of the disk with low power laser light. The detector receives the reflected laser light, and the system regenerates the original data using the ever-changing degree of reflection. DVD ± RW discs make use of temperature-induced phase changes in a very thin metal alloy layer laminated on the surface of the disc. The material is designed to have two stable solid states. The disc can store data because the two states have relatively different properties. As long as it is recorded on the disc, the system restores the data in the same way.
光学記録媒体、例えば、コンパクトディスクプレーヤ(CDP)、デジタルビデオディスクプレーヤ(DVDP)、CD−RW(Rewritable Compact Disc)、CD−ROM(Compact Disc Read Only Memort)、CD−R(Recordable Compact Disc)、DVD−RAM(Random Access Memory)及びDVD−ROMなどに記録するための駆動回路は、高速でデータを変調及び復調し、データを同期化及び直列化するための複数のクロック信号(以下、多重位相クロックという)を発生させるために、一般的に位相同期ループ回路(Phase Locked Loop Circuit:以下、PLL)またはDLL回路を使用する。 Optical recording media, for example, compact disc player (CDP), digital video disc player (DVDP), CD-RW (Rewriteable Compact Disc), CD-ROM (Compact Disc Read Only Memory), CD-R (Recordable Compact Disc), A drive circuit for recording on a DVD-RAM (Random Access Memory), a DVD-ROM, or the like modulates and demodulates data at high speed, and synchronizes and serializes the data (hereinafter, multiple phase signals). In general, a phase locked loop circuit (hereinafter referred to as PLL) or a DLL circuit is used to generate a clock.
PLLまたはDLLは、通常、多重位相クロック信号を発生させる多重位相クロック発生器として使用される。PLLは、電圧コントローラと位相比較器とを使用する。同様に、DLLは、多重位相クロック信号を生成するために、遅延素子と位相比較器回路とを使用する。一般的に、DLLを備える回路は、位相同期ループを備える回路に比べてジッタ特性面において更に優れている。 A PLL or DLL is typically used as a multi-phase clock generator that generates a multi-phase clock signal. The PLL uses a voltage controller and a phase comparator. Similarly, a DLL uses a delay element and a phase comparator circuit to generate a multiple phase clock signal. In general, a circuit including a DLL is more excellent in terms of jitter characteristics than a circuit including a phase locked loop.
更に高い光学ディスクの記録(または、読み取り)速度に対する要求が増加するにつれ、高速のDLLに対する必要性を満足させ難かった。例えば、DLLに含まれる電圧制御される遅延素子の周波数をギガヘルツ(GHz)レベルに近接するか、またはそれ以上の高い周波数に増加させることは容易ではない(遅延素子が生成する伝達遅延は、製造工程によって制限されるためである)。 As the demand for higher optical disk recording (or reading) speeds increased, it was difficult to satisfy the need for high speed DLLs. For example, it is not easy to increase the frequency of the voltage controlled delay element included in the DLL to a frequency close to or higher than the gigahertz (GHz) level (the propagation delay generated by the delay element is not Because it is limited by the process).
直列データが高速で伝送されるか、または受信される時、多重位相クロック信号が必要である。発生した多重位相クロック信号は、入力クロック信号に同期される。多重位相クロック信号のそれぞれは、入力クロック信号の間と同じ位相差を有しており(入力クロック信号に比例して)、同じ間隔を有している。 When serial data is transmitted or received at high speed, multiple phase clock signals are required. The generated multiphase clock signal is synchronized with the input clock signal. Each of the multiple phase clock signals has the same phase difference as the input clock signals (proportional to the input clock signal) and the same interval.
図1は、多重位相クロック発生器として使用される従来のstarved−current(電圧制御される)inverterタイプのDLLを示す回路ブロック図である。図1の従来のDLLは、800MHz周波数に同期されたM個の多重位相クロック(例えば、受信部回路でのキャラクタ(Mは、32symbol bits)をサンプリングするように)を発生させて出力する。受信部は、32位相のクロック信号を要求する。800MHzの入力クロックから動作するため、32位相のクロックは、32*800MHzまたは25.6Gbit/sec.で動作する。したがって、1“ステップ”の遅延(連続的な多重位相クロックの間)は、39.06psecである。(1/(32*800[MHz])=39.06[psec]) FIG. 1 is a circuit block diagram showing a conventional star-current inverter type DLL used as a multi-phase clock generator. The conventional DLL shown in FIG. 1 generates and outputs M multiple phase clocks synchronized with an 800 MHz frequency (for example, so as to sample characters (M is 32 symbol bits) in the receiver circuit). The receiver requests a 32-phase clock signal. Since it operates from an input clock of 800 MHz, a 32-phase clock operates at 32 * 800 MHz or 25.6 Gbit / sec. Therefore, the delay of 1 “step” (between successive multiple phase clocks) is 39.06 psec. (1 / (32 * 800 [MHz]) = 39.06 [psec])
starved−current inverterタイプのDLLは、通常、50psec以内の伝達遅延(Low−to−HighまたはHigh−to−Low)を有する遅延素子を使用する。各素子での遅延を減らすために、DLLの全体電力消費は増加し、回路のサイズは増加しうる。したがって、従来のDLLは、800MHzまたはそれ以上の高い周波数(例えば、GHz周波数)での動作を要求する光学駆動システムに適していなかった。 A started-current inverter type DLL normally uses a delay element having a propagation delay (Low-to-High or High-to-Low) within 50 psec. To reduce the delay in each element, the overall power consumption of the DLL can be increased and the circuit size can be increased. Thus, conventional DLLs have not been suitable for optical drive systems that require operation at a high frequency (eg, GHz frequency) of 800 MHz or higher.
図1の従来のDLLは、遅延チェーン11、位相検出器13、電荷ポンプ15及びループフィルタ17を備える。遅延チェーン11は、制御電圧VCONに応答してそれぞれ入力クロック信号CLKINを遅延させるM個の遅延素子111、112、113、・・・、11Mを備える。各遅延素子111ないし11Mは、それぞれT/M(Tは、入力クロック信号CLKINの周期を表わす)に該当する遅延時間Δを有する。例えば、入力クロック信号CLKINの周波数が800MHzであり、遅延素子111ないし11Mの個数が32である時、各遅延素子111ないし11Mの遅延時間Δは、39.06picoseconds(1/(f*M)=1/(800*10^6*32)=39.06*10^−12sec)である。
The conventional DLL of FIG. 1 includes a
図2は、図1のDLLで発生する複数のクロック信号を示すタイミング図である。クロック信号(CLK<1>ないしCLK<M>)は、M固(Mは、1より大きい整数)のそれぞれ異なる位相を有し、M個の遅延素子111ないし11Mのそれぞれから出力される。
FIG. 2 is a timing diagram showing a plurality of clock signals generated in the DLL of FIG. The clock signals (CLK <1> to CLK <M>) have M phases (M is an integer greater than 1), and are output from each of the
図1と関連して、位相検出器13は、出力クロック信号間の検出された位相差に対応して、アップ信号またはダウン信号を発生させる。電荷ポンプ15は、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ17は、電荷ポンプ15の出力をフィルタリングして制御電圧VCONを発生させる。
With reference to FIG. 1, the
したがって、遅延素子111ないし11Mに供給される電流が増加すれば、各遅延素子の遅延時間Δは短くなる。逆に、遅延素子111ないし11Mに供給される電流が減少すれば、各遅延素子の遅延時間Δは長くなる。したがって、DLLは、遅延素子111ないし11Mとして、主にstarved−current inverterタイプを使用する。一般的な半導体製造工程上、伝達遅延時間が約50picosec.であるため、50picosec.以内の遅延時間を有する遅延素子を形成することが難しい。遅延素子に供給される“内部電流”が大きく増加する時、DLLで消費する全体電力が増加する。
Therefore, if the current supplied to the
したがって、従来のDLLは、800MHzまたはそれ以上の高い周波数動作を必要とする光学駆動システムで多重位相クロック発生器として使用するには適していない。 Thus, conventional DLLs are not suitable for use as multi-phase clock generators in optical drive systems that require high frequency operation of 800 MHz or higher.
レーザーダイオードは、光学ディスク(例えば、CD−RまたはDVD−RW)にデータを記録するために使用され、レーザーダイオード電力(Laser Diode Power:以下、LDP)信号(電流)は、ローレベル(space:logic 0)とハイレベル(mark:logic 1)との間を交互に変更される。レーザーダイオード駆動部(Laser Diode Drivers:LDDs)は、電圧を電流に変換する電気的基盤装置であり、光学ディスク上に情報を記録するために電流を光パルスに変換する。LDP信号のハイ(“write”、“full”)電力レベルは、“マーク”を生成させ、ロー(“erase”)電力レベルは、“スペース”を光学ディスク上に生成させる。あいにく、CDプレーヤの光学解像度は、“111111”のような1または0の連続を直接読み取りするには不十分である。更に他の限界は、クロック(同期化)データのための空間を残すために与えられたマークまたはスペースの最大の長さである。したがって、二つの1の間に少なくとも二つの0を維持し、マークの最大の長さが1列に10ビットに限定される。CDプレーヤのレーザーがCD上の0または1を感知する方法のために、デジタル情報が保存される時に連続的な1が存在できない。このような問題の解決策は、EFM(Eight−to−Fourteen Modulation)と呼ばれる。eight−to−fourteen変換システムで、それぞれ8user−bit byteは、14channel−bitモジュレーションコード(EFM code)に変換される。従って、8ビット情報は、14“channel”ビットに変換される。また、三つの併合する0のビットが各14ビット相当に付け加えられる。 The laser diode is used to record data on an optical disk (for example, CD-R or DVD-RW), and a laser diode power (hereinafter referred to as LDP) signal (current) is at a low level (space: alternating between logic 0) and high level (mark: logic 1). Laser diode drivers (LDDs) are electrical board devices that convert voltage into current, and convert the current into light pulses to record information on an optical disk. The high (“write”, “full”) power level of the LDP signal generates a “mark” and the low (“erase”) power level generates a “space” on the optical disc. Unfortunately, the optical resolution of a CD player is not sufficient to directly read a series of 1s or 0s such as “111111”. Yet another limitation is the maximum length of a given mark or space to leave room for clock (synchronization) data. Thus, maintaining at least two zeros between two ones, the maximum length of the mark is limited to 10 bits per row. Due to the way the CD player's laser senses 0 or 1 on the CD, there is no continuous 1 when digital information is stored. A solution to such a problem is called EFM (Eight-to-Fourteen Modulation). In the eight-to-fourteen conversion system, each 8 user-bit byte is converted into a 14 channel-bit modulation code (EFM code). Therefore, 8-bit information is converted into 14 “channel” bits. Also, three merged 0 bits are added corresponding to 14 bits each.
EFMコード マークとスペースとは、9個の異なる長さ(T3(1001)からT11(100000000001)まで)で光学媒体上に使用される。4倍速DVDシステムでのTは、9.56nsecである。LDP信号は、レーザーダイオードにより光学媒体に記録されるON/OFF(例えば、EFMコードとして)でモジュレーションされる。第一CDは、秒当たり75ブロック(秒当たり176400channel bits)を駆動し、それは、約0.15MB/sと同じ1倍速データ伝送率に変換する。 EFM code marks and spaces are used on optical media in nine different lengths (from T3 (1001) to T11 (100000000001)). T in the quadruple speed DVD system is 9.56 nsec. The LDP signal is modulated by ON / OFF (eg, as an EFM code) recorded on an optical medium by a laser diode. The first CD drives 75 blocks per second (176,400 channel bits per second), which translates to a 1x data rate equal to about 0.15 MB / s.
図15は、従来の光学駆動システムでデータ溝を広げたものを示すLDPのタイミング図である。LDP信号が固定されたハイレベルで連続的に“ON”である場合において(例えば、T11マーク:ロジック 1)、光学ディスクに記録されるデータ溝の幅は、適当に狭い幅から不適当に広い幅に拡大する。これは、一般的に“温度上の変形”のためである。 FIG. 15 is an LDP timing diagram illustrating a conventional optical drive system in which data grooves are widened. When the LDP signal is continuously “ON” at a fixed high level (for example, T11 mark: logic 1), the width of the data groove recorded on the optical disk is inappropriately wide from an appropriately narrow width. Expand to width. This is generally due to “temperature deformation”.
LDP(レーザーダイオードを介する電流)が、長い“マーク”(例えば、T11)を記録する間のように一定のハイレベルを維持すれば、光学ディスクに記録される溝の幅は、広い幅に拡大する。したがって、一つのデータ溝に使用されるマークは、隣接したデータ溝でのデータと重なり、これによりデータ読み取りエラーを引き起こし得る。 If the LDP (current through the laser diode) maintains a constant high level, such as while recording a long “mark” (eg, T11), the width of the groove recorded on the optical disk will be expanded to a wider width. To do. Therefore, a mark used in one data groove may overlap with data in an adjacent data groove, thereby causing a data reading error.
本発明の目的は、前記問題点を解決するために、800MHzまたはそれ以上の周波数を有する入力クロックから32個の異なる位相を発生させうるDLL基盤多重位相クロック発生器回路を備える光学(ディスク)駆動システムを提供することにある。
また、本発明の他の目的は、光学駆動システムの光学駆動回路と、光学ディスク上の隣接する溝に書き込まれるマークの重複を防止するための書き込みストラテジを行う方法を提供するところにある。
An object of the present invention is to provide an optical (disk) drive comprising a DLL-based multi-phase clock generator circuit capable of generating 32 different phases from an input clock having a frequency of 800 MHz or higher in order to solve the above problems. To provide a system.
Another object of the present invention is to provide an optical driving circuit of an optical driving system and a method for performing a writing strategy for preventing duplication of marks written in adjacent grooves on an optical disk.
本発明の第1実施例は、DLLに基づいて遅延素子を備え、各遅延素子は、N*Δの遅延時間を有し(Δは、目標遅延時間)、Nは、1より大きい奇数の整数であり、目標遅延時間Δは、Tであるか、またはTの一部(例えば、T/M、Mは、整数の個数の遅延素子と多重位相クロック信号(CLK<N>ないしCLK<MN>))である多重位相クロック発生器を提供する。したがって、適当に小さな遅延時間(例えば、N*Δ)と電力消費とを有する遅延素子が容易に製造される。提案されるDLLに基づいた多重位相クロック発生器は、図1の従来のDLLより更に低い電力消費で更に高い周波数(例えば、M*f)で動作できる。したがって、本発明に係るDLLに基づいた多重位相クロック発生器回路を備える光学駆動システムは、また、電力消費を減少させつつ、800MHzまたは更に高い周波数で動作できる。 The first embodiment of the present invention includes delay elements based on DLL, each delay element has a delay time of N * Δ (Δ is a target delay time), and N is an odd integer greater than 1. And the target delay time Δ is T or a part of T (for example, T / M, M is an integer number of delay elements and multiple phase clock signals (CLK <N> to CLK <MN> )) Is provided. Therefore, a delay element having a suitably small delay time (for example, N * Δ) and power consumption is easily manufactured. The proposed DLL based multi-phase clock generator can operate at higher frequencies (eg, M * f) with lower power consumption than the conventional DLL of FIG. Thus, an optical drive system comprising a DLL-based multi-phase clock generator circuit according to the present invention can also operate at 800 MHz or higher frequencies while reducing power consumption.
本発明の第2実施例は、光学ディスク上の隣接した溝に書き込まれるマークの“重畳”を防止するための書き込みストラテジを行う光学駆動システムの光学駆動回路及び方法を提供する。図16に示すように、前記回路及び方法は、高解像度パルス−書き込みストラテジ、ブロック−書き込みストラテジ、または高解像度ハイブリッド−書き込みストラテジ(パルス−書き込みストラテジとブロック−書き込みストラテジとの特徴を結合する)を行える。光学駆動回路は、GHz範囲の高解像度で(例えば、T/32)スイッチングする書き込みストラテジ波形(チャンネル)を生成するために、前述した多重位相クロック発生器(DLLに基づいて遅延素子を備え、各遅延素子は、N*Δの遅延時間を有する(Δは、目標遅延時間))を備えうる。 The second embodiment of the present invention provides an optical drive circuit and method for an optical drive system that performs a write strategy for preventing “overlapping” of marks written in adjacent grooves on an optical disk. As shown in FIG. 16, the circuit and method employs a high resolution pulse-write strategy, a block-write strategy, or a high-resolution hybrid-write strategy (combining features of a pulse-write strategy and a block-write strategy). Yes. The optical driving circuit includes a delay element based on the above-described multi-phase clock generator (DLL based) to generate a write strategy waveform (channel) that switches at a high resolution in the GHz range (eg, T / 32). The delay element may include a delay time of N * Δ (Δ is a target delay time).
図16は、光学ディスクの記録されたトラック上に、暗い領域と明るい領域(マークとスペース)とのパターン結果だけでなく、高解像度ハイブリッド−書き込みストラテジを示す。ハイブリッド−書き込みストラテジは、2つの方法の特徴(パルス−書き込みストラテジまたはブロック−書き込みストラテジ)を併合する。 FIG. 16 shows a high resolution hybrid-write strategy as well as pattern results of dark and bright areas (marks and spaces) on the recorded tracks of the optical disc. A hybrid-write strategy merges the features of the two methods (pulse-write strategy or block-write strategy).
パルス−書き込みストラテジを利用して、光学駆動システムは、レーザーを高レベル(例えば、full ON)から低レベルに早くスイッチングすることでLDPレベルを制御する。要求されるマークの位置が通過した直後に、初期の長いパルスがトリガされる。これは、自然的に前方に進む熱の“soak”を前記要求される領域内に留まらせる。同様に、隣接するデータ溝との干渉を防止するために、周辺部の熱soakは、最小値に維持されねばならない。前記パルスは、独特なtailを表わし、それは、フルパワー及び材質のヒーティングに対するレーザーダイオードの上昇時間を表わす。初期パルス以後、前記要求されるマークの終端が再び温度の上昇を許す前に、非常に短いパルスは、平均電力を低い“cool”レベルに減少させる。この方法は、単に三つの電力レベル(書き込み、削除及びcool)のみを必要とする。ブロック−書き込みストラテジは、第四電力レベルである“sustain”を追加し、“sustain”は、過度な温度の伝搬なしに長いパルスの間に温度を維持する。 Utilizing a pulse-write strategy, the optical drive system controls the LDP level by quickly switching the laser from a high level (eg, full ON) to a low level. Immediately after the required mark position has passed, an initial long pulse is triggered. This causes the “soak” of heat that travels naturally forward to remain in the required area. Similarly, in order to prevent interference with adjacent data grooves, the thermal soak at the periphery must be maintained at a minimum value. The pulse represents a unique tail, which represents the rise time of the laser diode relative to full power and material heating. After the initial pulse, a very short pulse reduces the average power to a low “cool” level before the required end of the mark again allows the temperature to rise. This method only requires three power levels (write, delete and cool). The block-write strategy adds a fourth power level, “sustain”, that maintains the temperature during a long pulse without excessive temperature propagation.
ハイブリッド−書き込みストラテジは、多様な長さのパルスと多重の電力レベル(例えば、第四電力レベル“sustain”を備える)とをT/2より大きい解像度で結合する。図6ないし図14及び図17に示す本発明の実施例で、本発明の回路及び方法は、T/32の解像度を有する書き込みストラテジを行う。本発明の更に高い周波数についての実施例は、“ステップ”または“ブロック”機能の代わりに、アナログ信号を概略化するか、または類似化する高解像度の“shaped”波形を発生させるために、デジタル(レーザー駆動部)回路に提供される更に高い解像度の“シェイプド書き込みストラテジ”(shaped−write strategies)を支援できる。異形の書き込みストラテジは、それぞれ異なるマークの長さ(例えば、T3ないしT11)に対して合わせられ得る。光学ディスクのデータ溝上に記録された明るい領域と暗い領域(マーク及びスペース)とのパターン結果は、効率的にデータ溝の境界外への(温度の)拡散なしに、マークに関する長い形態に接近できる。 The hybrid-write strategy combines various length pulses and multiple power levels (eg, with a fourth power level “sustain”) with a resolution greater than T / 2. In the embodiment of the present invention shown in FIGS. 6-14 and 17, the circuit and method of the present invention perform a writing strategy having a resolution of T / 32. Higher frequency embodiments of the present invention may be used to generate a high resolution “shaped” waveform that outlines or resembles an analog signal instead of a “step” or “block” function. (Laser drivers) can support higher-resolution “shaped-write strategies” provided in the circuit. The variant writing strategy can be tailored for different mark lengths (eg T3 to T11). The pattern results of bright and dark areas (marks and spaces) recorded on the data groove of the optical disc can be accessed in a long form for the mark without efficiently spreading (temperature) out of the boundary of the data groove. .
現存する光学ディスクの基準で、領域の幅(隣接するデータ溝の間の使用されない幅)は、データ溝のそれ自体の幅より更に広い。したがって、データ溝の境界外にマークの拡散を除去する結果は、順にデータ溝間の距離(領域の幅)が減少するか、また、第2トラック(データ溝)をその間に挿入することを許して、現存する光学ディスク媒体(例えば、DVD)のデータ伝達容量を約2倍にする。また、精密に形成された(例えば、高解像度)書き込みストラテジは、マークを書き込みするために(そして、マークを読み取りするために)レーザーダイオードにより出力される必要があるエネルギーを保存させる。これは、更に低い電力を消耗し、更に低い臨界電流を有し、更に低コストの素子(例えば、レーザーダイオード)が、本発明の実施例による光学保存ディスク駆動部の製造で使用されるようにする。 On the basis of existing optical discs, the width of the region (the unused width between adjacent data grooves) is even wider than the width of the data groove itself. Therefore, the result of removing the mark diffusion outside the boundaries of the data grooves, in turn, is that the distance between the data grooves (the width of the region) decreases or allows the second track (data groove) to be inserted between them. Thus, the data transmission capacity of an existing optical disk medium (for example, DVD) is approximately doubled. A precisely formed (eg, high resolution) writing strategy also conserves the energy that needs to be output by the laser diode to write the mark (and to read the mark). This consumes even lower power, has a lower critical current, and allows lower cost devices (eg, laser diodes) to be used in the manufacture of optical storage disk drives according to embodiments of the present invention. To do.
本発明の他の実施例は、DLLに基づいて、低電力を消費し、高い周波数の範囲を有する多重位相クロック発生器を提供する。
本発明の更に他の実施例は、低電力を消費し、高い周波数の範囲を有するDLLを備える光学駆動システムを提供する。
基本遅延ステップとしてN*Δ(目標遅延ステップ、例えば、50psec.)を使用して高い周波数の領域で多重位相クロックを発生させるために、DLLが提供される。
Another embodiment of the present invention provides a multiple phase clock generator based on DLL that consumes low power and has a high frequency range.
Yet another embodiment of the present invention provides an optical drive system comprising a DLL that consumes low power and has a high frequency range.
A DLL is provided to generate multiple phase clocks in the high frequency region using N * Δ (target delay step, eg, 50 psec.) As the basic delay step.
本発明の実施例に係る多重位相クロック発生器は、N:1の比率の周波数を有する二つの異なる周波数を有する入力クロック信号を受信する二つの遅延チェーンを備える。
第1遅延チェーン(主遅延チェーン)は、入力クロック周波数(f)の第1/Nで動作し、f/N周波数クロックとDLL出力クロックとの位相差を検出したことに基づいて、制御電圧を出力するフィルタにアップまたはダウン電荷信号を伝達することで位相同期ループを維持する。
第2遅延チェーン(複写遅延チェーン)は、入力クロック周波数(f)で動作し、多重位相クロック(M個の異なる位相を有する)を出力し、前記第1遅延チェーン(主遅延チェーン)の制御電圧を受信する。
A multi-phase clock generator according to an embodiment of the present invention comprises two delay chains for receiving input clock signals having two different frequencies having a frequency of N: 1 ratio.
The first delay chain (main delay chain) operates at the 1 / Nth of the input clock frequency (f), and detects the phase difference between the f / N frequency clock and the DLL output clock. A phase locked loop is maintained by transmitting an up or down charge signal to the output filter.
The second delay chain (copy delay chain) operates at the input clock frequency (f), outputs a multi-phase clock (having M different phases), and the control voltage of the first delay chain (main delay chain) Receive.
本発明によれば、全体消費電力を減少させつつ、光学駆動システムを高周波数で動作させ、光学ディスク上の隣接する幅に書き込まれるマークの重複を防止できる。 According to the present invention, it is possible to operate the optical drive system at a high frequency while reducing the overall power consumption, and to prevent duplication of marks written in adjacent widths on the optical disk.
以下、添付された図面を参照して、本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に示された同一参照符号は同一部材を示す。
図3は、本発明の第1実施例のDLL回路を示す回路ブロック図である。図3のDLL回路は、図3のDLLにより発生する複数のM個のクロック信号を示すタイミング図である図4及び図5と関連して説明される。(例えば、入力クロック信号CLKIN周波数が、800MHz、N=3であり、M=32である場合)
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals shown in the drawings indicate the same members.
FIG. 3 is a circuit block diagram showing a DLL circuit according to the first embodiment of the present invention. The DLL circuit of FIG. 3 is described in conjunction with FIGS. 4 and 5, which are timing diagrams illustrating a plurality of M clock signals generated by the DLL of FIG. (For example, when the frequency of the input clock signal CLKIN is 800 MHz, N = 3, and M = 32)
図3のDLLに基づく多重位相クロック発生器は、周波数分周器31、第1遅延チェーン(主遅延チェーン)32、第2遅延チェーン(複写遅延チェーン)33、制御回路34及び制御電圧VCONを伝達するラインを有する。第1遅延チェーン(主遅延チェーン)32、制御回路34及び制御電圧VCONにより形成されるフィードバックループは、周波数分周器31により出力される分周されたクロック信号(この信号は、f/Nの周波数及びN*Tの周期を有する)CLKIN−NTに同期される従来のDLLを形成する。図3の多重位相クロック発生器(DLL回路)は、分周された入力クロック信号CLKIN−NTを主遅延チェーンに供給する周波数分周器31と、分周されていない入力クロック信号CLKINを遅延するために、制御電圧VCON(を伝送するラインに)に連結された第2遅延チェーン(複写遅延チェーン)と、を更に備える。
3 transmits a
周波数分周器31は、分周されたクロック信号CLKIN−NTを出力するために、入力クロック信号CLKINの周波数fをNで分周する。CLKINは、fの周波数とTの周期とを有し、Nは、1より大きい奇数の整数である。
The
主遅延チェーン32は、M(Mは、整数)個の遅延素子321ないし32Mを備える。
主遅延チェーン32は、周波数分周器31から出力されるクロック信号CLKIN−NTを受信して、f/Nの周波数(fは、入力クロック信号CLKINの周波数)で動作し、制御電圧VCONによって周波数分周器の出力クロック信号CLKIN−NTを遅延させる。
The
The
主遅延チェーン32は、DLLのフィードバックループで制御回路34と共に位相−ロッキング動作を行う。制御回路34は、図1の従来のDLLでの対応する部分のように、それぞれ機能する位相検出器341、電荷ポンプ342及びループフィルタ343を備える。位相検出器341は、周波数分周器の出力信号CLKIN−NTと主遅延チェーン32の出力クロック信号との間の位相差に対応して、アップ/ダウン信号UP/DOWNを発生させる。電荷ポンプ342は、アップ/ダウン信号UP/DOWNに対応して、所定の電流を出力端にソーシングするか、またはシンキングする。ループフィルタ343は、電荷ポンプ342の出力をフィルタリングすることで制御電圧VCONを発生させる。
The
複写遅延チェーン33は、互いに直列に連結されたM個の遅延素子331ないし33Mを備える。複写遅延チェーン33は、(分周されていない)入力クロック信号CLKINを受信し、それから制御電圧VCONに対応して入力クロック信号CLKINを遅延することにより、それぞれ異なる位相を有するM個のクロック信号CLK<N>ないしCLK<MN>を発生させる。
The
複数の(M個の)遅延されたクロック信号間の最小位相差に対応する目標遅延を発生させるために、本発明に係る主遅延チェーン32及び複写遅延チェーン33での各遅延素子321ないし32M及び331ないし33Mの“ステップ”遅延時間は、N*Δ(Nは、整数、Δは、目標遅延時間)である。目標遅延時間は、M個のクロック信号CLK<N>ないしCLK<MN>間の最小位相差に対応するため、遅延目標時間Δは、T/M(Tは、入力クロック信号CLKINの周期)である。したがって、主遅延チェーン32及び複写遅延チェーン33のそれぞれは、それぞれN*Δ(Δは、T/M)の遅延時間を有する遅延素子321ないし32M及び331ないし33Mのそれぞれを備える。
In order to generate a target delay corresponding to a minimum phase difference between a plurality (M) of delayed clock signals, each
以下では、従来のDLLに使用された単に一つの遅延チェーンの代りに、なぜ主遅延チェーン32と複写遅延チェーン33との二つの遅延チェーンが、本発明のDLLに基づいた多重位相クロック発生器に好ましく使用されているかを説明する。
複写遅延チェーン33は、それぞれN*Δ(=N*T/M=1ステップ遅延)の遅延時間を有するM個の遅延素子を備える。したがって、複写遅延チェーン33の全体遅延時間は、N*T(入力クロック信号CLKINの周期Tより大きい)となる。
In the following, instead of just one delay chain used in the conventional DLL, two delay chains, a
The
複写遅延チェーン33がそれぞれN*Δの遅延時間を有するM個の遅延素子を備えるため、単に複写遅延チェーン33のみを使用して入力クロック信号CLKINと複写遅延チェーン33の最終出力クロック信号との間の位相エラーを検出することがむずかしい。したがって、位相ロッキングループを形成するために、主遅延チェーン32が別途に使用される(入力クロック信号CLKINと複写遅延チェーン33の最終出力クロック信号との間の位相エラーを感知することで)。N*T周期を有する周波数分周器の出力クロック信号CLKIN−NTは、主遅延チェーン32(主遅延チェーンの第一遅延素子321)に入力されられる。制御回路34は、周波数分周器の出力クロック信号CLKIN−NTと主遅延チェーン32の出力クロック信号(最後の遅延素子32Mにより出力される)との間の位相差に対応して、制御電圧VCONを発生させる。制御電圧VCONは、主遅延チェーン32(の第2入力)と複写遅延チェーン33(の第2入力)とに提供される。
Since the
図5は、入力クロック信号CLKINの周波数が800MHzであり、Nが3であり、Mが32である場合に、図3の多重位相クロック発生器(DLL)の331ないし33Mのそれぞれの遅延素子から発生する複数の(Mは、32)クロック信号(例えば、CLK<3>、CLK<6>、・・・、CLK<32>)を示すタイミング図である。この場合、遅延素子321ないし32M及び331ないし33Mのうち、それぞれを通じる遅延時間3Δは、それぞれ117.18psec(3*Δ=3*(39.06*10^−12)seconds=3*1/(800*10^6*32)seconds)である。
FIG. 5 shows the
図3及び図5に示すように、複写遅延チェーン33での第一遅延素子331は、前記CLKINに比べて3Δの遅延時間に遅延されたCLK<3>を発生させ、複写遅延チェーン33での第2遅延素子332は、CLK<3>に比べて3Δの遅延時間に遅延されたCLK<6>を発生させる。このような方式で、互いに重ならずに一つの遅延素子を順次に通過し、以前の遅延素子のそれぞれの出力に比べて3Δの遅延時間を有する複数のクロック信号が発生する。最後のクロック信号(例えば、CLK<32>、Mは、32)は、クロック信号CLKINが複写遅延チェーン33の最後の遅延素子<33M>を通過した後に生成される。従って、M(例えば、Mは32)個の異なる位相を有するM個のクロック信号が発生する。複数のM個のクロック信号が実際の時間の発生の順に(例えば、CLK<1>、以後にCLK<2>、以後にCLK<3>、以後にCLK<M−1>、そして、最後にCLK<M>)配列される時、“目標遅延時間”Δと同じ遅延がクロック信号の間に成り立つ。したがって、クロック信号間の目標遅延時間Δを有する多重位相クロック信号は、N*Δ(例えば、3*Δ)の遅延時間を有する複数の遅延素子を使用することで容易に発生しうる。
As shown in FIGS. 3 and 5, the
前述したように、従来の多重位相クロック発生器(単に、DLLからなる)は、T/Mに区分され、入力クロック信号CLKINに同期されるM個の異なる位相を有するM個のクロック信号CLK<1>ないしCLK<M>を発生させるために、Δ(Δ=T/M、Tは、入力クロック信号の周期)の“ステップ”遅延時間をそれぞれ有するM個の遅延素子を使用する。それに対し、本発明に係る図3の多重位相クロック発生器は、T/Mに区分され、入力クロック信号CLKINに同期されるM個の異なる位相を有するM個のクロック信号CLK<1>ないしCLK<M>を発生させるために、それぞれN*Δ(=N*T/M)の“ステップ”遅延時間を有するM個の遅延素子(DLLに作動するように連結された)を使用する。したがって、本発明に係る図3の多重位相クロック発生器は製造し易く、低電力を消費する(図3のDLLは、図1の従来の多重位相クロック発生器に比べて、更に大きい“ステップ”遅延時間マージンを有する遅延素子を使用して形成されるためである)。従って、図3の多重位相クロック発生器は、図1の従来のDLLと同じ製造工程を使用しつつ、更に高い周波数で動作できる。図3の多重位相クロック発生器は、さらに高周波動作(例えば、800MHz)を要求する光学(ディスク)駆動システムで使用されうる。 As described above, the conventional multi-phase clock generator (simply composed of DLL) is divided into T / M and M clock signals CLK <having M different phases synchronized to the input clock signal CLKIN. In order to generate 1> to CLK <M>, M delay elements each having a “step” delay time of Δ (Δ = T / M, where T is the period of the input clock signal) are used. In contrast, the multi-phase clock generator of FIG. 3 according to the present invention is divided into T / M and M clock signals CLK <1> to CLK having M different phases synchronized to the input clock signal CLKIN. To generate <M>, use M delay elements (coupled to operate on the DLL), each with a “step” delay time of N * Δ (= N * T / M). Therefore, the multiple phase clock generator of FIG. 3 according to the present invention is easy to manufacture and consumes low power (the DLL of FIG. 3 has a larger “step” than the conventional multiple phase clock generator of FIG. This is because a delay element having a delay time margin is used. Therefore, the multiple phase clock generator of FIG. 3 can operate at a higher frequency while using the same manufacturing process as the conventional DLL of FIG. The multi-phase clock generator of FIG. 3 can be used in optical (disk) drive systems that require higher frequency operation (eg, 800 MHz).
図6は、本発明の第2実施例に係る代表的な多重−標準形式の光学(ディスク)駆動システムを示す。図6の光学駆動システムは、高周波多重位相クロック発生器(例えば、図3)を備え、マークを重ねずにCD、DVD、DVD−RW、DVD−RAM等のような光学ディスクにデータを書き込みするための書き込みストラテジ方法を行う。 FIG. 6 shows an exemplary multi-standard optical (disk) drive system according to a second embodiment of the present invention. The optical drive system of FIG. 6 includes a high-frequency multiple phase clock generator (for example, FIG. 3), and writes data to an optical disk such as a CD, DVD, DVD-RW, DVD-RAM, etc. without overlapping marks. Write strategy method for
図6の多重−標準形式の光学(ディスク)駆動システムは、書き込みストラテジ発生器61、DLL回路62、パルス発生器63、4個のデータシンクロナイザ(データシンクロナイザ端64の641ないし644)及び4個のシリアライザ(シリアライザ端65の651ないし654)を備える。本発明の他の実施例(例えば、前記システムが4個以上のバイアスチャンネルを使用する場合)で、多重−標準形式の光学(ディスク)駆動システムは、データシンクロナイザ端64でGデータのシンクロナイザ641ないし64Gと、シリアライザ端65でGシリアライザ651ないし65Gとを備えうる。この時、Gは、チャンネルの数を表わすか、または書き込みストラテジデータライン及び(シンクロナイザ及びシリアライザ)回路のグループ数を表わす整数である。Gは、光学記録媒体に印加されるLDPのバイアスレベルの数と同じである。代表的な実施例を表わすブロック図で(例えば、図6及び図7)、Gは、4と同じである。
The multi-standard optical (disk) drive system of FIG. 6 includes a
図14は、図6の光学駆動システムの動作を示すタイミング図である。図6及び図7に示すように、LDPレベルは、4個のバイアスレベル(Peak、Bias1、Bias2、Bias3)で制御される。したがって、図6の代表的な光学駆動システムは、光学ディスクに変調されたデータを書き込みするために(例えば、CD用のEFM変調されたデータ、DVD用のEFM+変調されたデータ)、それぞれ二進(ON/OFF)動作を有し、LD電力(LDP)信号(図7を参照)の4個のバイアスレベルを制御するための4個の(G=4)レーザー電力出力チャンネルを必要とする。したがって、図6の多重位相形式光学駆動システムは、LDP(LDP電流)を供給するための4個のチャンネルを提供する。図7は、図6の多重位相形式光学(ディスク)駆動システムの入力/出力信号を示すタイミング図である。 FIG. 14 is a timing chart showing the operation of the optical drive system of FIG. As shown in FIGS. 6 and 7, the LDP level is controlled by four bias levels (Peak, Bias1, Bias2, Bias3). Thus, the exemplary optical drive system of FIG. 6 is binary for writing modulated data to an optical disc (eg, EFM modulated data for CD, EFM + modulated data for DVD), respectively. It has (ON / OFF) operation and requires four (G = 4) laser power output channels to control the four bias levels of the LD power (LDP) signal (see FIG. 7). Thus, the multi-phase optical drive system of FIG. 6 provides four channels for supplying LDP (LDP current). FIG. 7 is a timing diagram showing input / output signals of the multiple phase optical (disk) drive system of FIG.
4個のレーザー制御信号は、光学駆動システムの最終出力(直列化されたDATAOUT1、直列化されたDATAOUT2、直列化されたDATAOUT3、直列化されたDATAOUT4)である。 The four laser control signals are the final outputs of the optical drive system (serialized DATAOUT1, serialized DATAOUT2, serialized DATAOUT3, serialized DATAOUT4).
書き込みストラテジ発生器61は、4個のチャンネルのそれぞれで、EFMエンコーダ(図示せず)から直列変調された(例えば、EFM)データSDATAと、ビットクロックBITCLKを受信してデコーディングして、複数のMビットの書き込みストラテジデータ(DATAIN1<32:1>、DATAIN2<32:1>、DATAIN3<32:1>、及びDATAIN4<32:1>)をビットクロックBITCLKの各周期Tごとに出力する。書き込みストラテジデータの4個のチャンネルは、レーザーダイオードを通じて結合されるレーザーダイオード電流の4個のチャンネルに対応する。
The
書き込みストラテジ発生器61は、従来の変調されたデータデコーダ611(例えば、関連技術のEFMデコーダ)と、4個のチャンネルデコーダ612ないし615とを更に備える。変調されたデータ(例えば、EFM)デコーダ611は、直列EFMデータSDATAとビットクロック信号BITCLKとを受信した後に、LDP信号(例えば、図7を参照)のマークの長さとスペースの長さとを決定することにより、動作モードによって直列EFMデータSDATAとビットクロック信号BITCLKとをデコードする。変調されたデータ(例えば、EFM)デコーダ611は、直列EFMデータSDATAとビットクロック信号BITCLKとをエンコーダ(EFMエンコーダ、図示せず)から受信した後に、動作モードによってマーク/スペースの長さを検出することで書き込みストラテジ情報を発生させる。デコードされた書き込みストラテジ情報は、4個のチャンネルデコーダ612ないし615により、マーク/スペースの長さにより調整され、RAMまたはレジスタに保存されるLUT(Look−Up Table)を利用して4個のチャンネルの書き込みストラテジデータに変換されうる。レジスタを通じて少量の値の第一/最後のパルスエッジが提供されれば、遅延時間は、LUTに保存された少量の値から加減され得る。
The
図7で、LDP信号は、ピックレベルPP、第1バイアスレベルPB1、第2バイアスレベルPB2及び第3バイアスレベルPB3を備える。4個のバイアスレベル制御信号は、バイアスレベルをオン/オフすることで所望のLDP信号を形成するために必要である。本発明によって光学駆動システムから発生された出力データ(直列化されたDATAOUT1ないし直列化されたDATAOUT4)は、4個のバイアスレベル制御信号に対応する。 In FIG. 7, the LDP signal includes a pick level PP, a first bias level PB1, a second bias level PB2, and a third bias level PB3. The four bias level control signals are necessary for forming a desired LDP signal by turning on / off the bias level. The output data (serialized DATAOUT1 to serialized DATAOUT4) generated from the optical drive system according to the present invention corresponds to four bias level control signals.
4個のチャンネルにより制御される4個のレーザー電力電流は、レーザー(ダイオード)駆動部LDの出力で合わせられ得る。図7に示すように、LDP信号は、レーザーダイオードを使用してEFMコードマークを光学ディスクデータに記録する時、4個のチャンネルのバイアス電流(言い換えれば、直列化されたデータ出力)の結合に基づいて変調されうる。したがって、図6の光学(ディスク)駆動システムは、それぞれの異なる光学ディスク形式(例えば、CD−R、DVD−R、DVD−RW)に対し、T/32の解像度を有する書き込みストラテジを提供できる。 The four laser power currents controlled by the four channels can be combined at the output of the laser (diode) driver LD. As shown in FIG. 7, the LDP signal is a combination of four channel bias currents (in other words, serialized data output) when a laser diode is used to record EFM code marks on optical disc data. Can be modulated based on. Accordingly, the optical (disk) drive system of FIG. 6 can provide a writing strategy having a resolution of T / 32 for each different optical disk format (eg, CD-R, DVD-R, DVD-RW).
多重位相クロック発生器62(例えば、図3の多重位相クロック発生器)は、入力クロック信号CLKINを受信し、それから複数のM固(例えば、Mは32)の異なる位相を有する複数のM固(例えば、Mは32)のクロック信号(CLK<32:1>、CLK<1>ないしCLK<32>を意味)を発生させる。 A multi-phase clock generator 62 (eg, the multi-phase clock generator of FIG. 3) receives an input clock signal CLKIN and then has a plurality of M-phases (eg, M is 32) having different phases. For example, M generates 32) clock signals (meaning CLK <32: 1>, CLK <1> to CLK <32>).
パルス発生器63は、M個のクロック信号CLK<32:1>を受信し、それにより、32個のクロック信号CLK<32:1>のあらゆる上昇エッジに対応して、それぞれM個のパルス信号DLL_CLK<32:1>を発生させる。パルス信号(例えば、DLL_CLK<1>、DLL_CLK<2>、・・・、DLL_CLK<32>)の形態及び連続について図9を参照する。
The
4個のデータシンクロナイザ641ないし644を備えてなるデータシンクロナイザ端64は、32ビットデータDATAIN1<32:1>ないしDATAIN4<32:1>を受信した後に、32個のパルス信号のうち、選択された4個(同じく区画された)のパルス信号(例えば、DLL_CLK<20>、DLL_CLK<28>、DLL_CLK<4>、DLL_CLK<12>)に連続的に同期化して、同期化された書き込みストラテジデータを出力する。
The data synchronizer
4個のチャンネルに対応して、4個のシリアライザ651ないし654を備えてなるシリアライザ端65は、32個のパルス信号DLL_CLK<32:1>に対応して、4個のシンクロナイザ641ないし644から同期されたデータSYNC_DATA1<32:1>ないしSYNC_DATA4<32:1>をサンプリングした後に、4個のチャンネルの直列化されたデータ(直列化されたDATAOUT1、直列化されたDATAOUT2、直列化されたDATAOUT3、直列化されたDATAOUT4)を出力する。
Corresponding to the four channels, the
図8は、図6でのパルス発生器63を示す詳細回路図であり、図9は、パルス発生器63の動作を示すタイミング図である。
図8で、パルス発生器63は、複数(例えば、Mは32)のANDゲート(例えば、A1ないしA6)と、複数(例えば、Mは32)のインバータ(例えば、I1ないしI6)とを備える。パルス発生器63から出力されるパルス信号DLL_CLK<32:1>は、M個の多重位相クロック信号CLK<32:1>の上昇エッジに対応する。ANDゲートのそれぞれは、第一クロック信号と、反転された第2(連続的な)クロック信号とをAND演算することでパルスを発生させる。反転された第2(連続的な)クロック信号は、複数のM個のインバータ(例えば、I1ないしI6)により出力される。
FIG. 8 is a detailed circuit diagram showing the
In FIG. 8, the
例えば、ANDゲートA1は、第一クロック信号CLK<1>と、インバータI1により出力された反転された第2クロック信号CLK<5>とをAND演算して、パルス信号DLL_CLK<1>を発生させる。インバータI1は、第2クロック信号CLK<5>を反転させる。このような方式で、所定の周期(パルス長さ)の所定個数のパルス信号DLL_CLK<32:1>がANDゲートA1ないしA6から出力される。 For example, the AND gate A1 performs an AND operation on the first clock signal CLK <1> and the inverted second clock signal CLK <5> output by the inverter I1 to generate the pulse signal DLL_CLK <1>. . The inverter I1 inverts the second clock signal CLK <5>. In this manner, a predetermined number of pulse signals DLL_CLK <32: 1> having a predetermined cycle (pulse length) are output from the AND gates A1 to A6.
図10は、図6でのデータシリアライザ端64を示す詳細回路図である。図11は、図10のデータシリアライザ端64の動作を示すタイミング図である。
データシリアライザ端64(シンクロナイザ641ないし644を備える)は、2L−1個のフリップ・フロップブロック101ないし107を備え、各フリップ・フロップブロックは、複数のM/L(例えば、8)個のフリップ・フロップを備える。Lは、チャンネル当り並列に出力されるビットセットの個数を表す。図11に示すように、32ビットの(周期T当り)書き込みストラテジデータDATAIN<32:1>は、8ビットごとにラッチされ、図11のタイミング図に示すように、同期されたデータSYNC_DATA1<8:1>、SYNC_DATA2<16:9>、SYNC_DATA3<24:17>、SYNC_DATA4<32:25>として並列に出力される。
FIG. 10 is a detailed circuit diagram showing the data serializer terminal 64 in FIG. FIG. 11 is a timing diagram showing the operation of the
The data serializer end 64 (comprising synchronizers 641-644) comprises 2L-1 flip-flop blocks 101-107, each flip-flop block having a plurality of M / L (eg, 8) flip-flops. With a flop. L represents the number of bit sets output in parallel per channel. As shown in FIG. 11, 32-bit write strategy data DATAIN <32: 1> (per cycle T) is latched every 8 bits, and synchronized data SYNC_DATA1 <8 as shown in the timing diagram of FIG. : 1>, SYNC_DATA2 <16: 9>, SYNC_DATA3 <24:17>, and SYNC_DATA4 <32:25>.
図12は、図6でのシリアライザ回路(例えば、シリアライザ1)を示す詳細回路図である。図13は、図12でのシリアライザ回路の動作を示すタイミング図である。 FIG. 12 is a detailed circuit diagram showing the serializer circuit (for example, serializer 1) in FIG. FIG. 13 is a timing chart showing the operation of the serializer circuit in FIG.
シリアライザ回路は、複数のM個のANDゲート(例えば、A11ないしA18)と、作動するように連結された複数のORゲートO11ないしO16のカスケードと、を備える。各ANDゲート(例えば、A11)は、一つの(ラッチされた)書き込みストラテジデータビット(例えば、データシンクロナイザ端64により出力されるSYNC_DATA1<1>)と、パルス(例えば、パルス発生器63により出力されたDLL_CLK<1>)とを結合する。それにより、与えられたパルス(例えば、DLL_CLK<1>)のアクティブ周期間、一つの対応する書き込みストラテジデータビットがサンプルされ、ORゲートのカスケードにより直列化されたデータ出力(SERIALIZED DATAOUT)に出力されられる。したがって、各シリアライザ(例えば、651)の出力SERIALIZED DATAOUTは、LDPを制御するための一つの書き込みストラテジデータの(バイアス)チャンネルを表わす二進値の連続である。 The serializer circuit includes a plurality of M AND gates (eg, A11 to A18) and a cascade of a plurality of OR gates O11 to O16 operatively connected. Each AND gate (eg A11) is output by one (latched) write strategy data bit (eg SYNC_DATA1 <1> output by the data synchronizer end 64) and a pulse (eg pulse generator 63). DLL_CLK <1>). As a result, during the active period of a given pulse (eg, DLL_CLK <1>), one corresponding write strategy data bit is sampled and output to the serialized data output (SERIALIZED DATAOUT) by a cascade of OR gates. It is done. Thus, the output SERIALIZED DATAOUT of each serializer (eg, 651) is a sequence of binary values representing the (bias) channel of one write strategy data for controlling the LDP.
図13に示すように、データシンクロナイザ641ないし644によりシリアライザ651ないし654に出力される同期化されたデータSYNC_DATA<32:1>は、パルス信号DLL_CLK<32:1>に応答して連続的にサンプルされた後、直列化された出力データとして順に出力される。
As shown in FIG. 13, the synchronized data SYNC_DATA <32: 1> output from the data synchronizers 641 to 644 to the
従って、データシンクロナイザ641ないし644とシリアライザ651ないし654は、書き込みストラテジデータの4個のチャンネルを同期化するための可変的な遅延素子として共に動作する。
Accordingly, the data synchronizers 641 to 644 and the
図17は、本発明の実施例によって、書き込まれるマークの長さに基づいて、レーザダイオードを通じて書き込み電流を変調する代表的な方法を示すフローチャートである。開始ステップS10で、周波数fと周期T(f=1/T)とを有するビットクロック(図6を参照)が、書き込まれるEFMコードマークと共に受信される。その後、二つのステップ、ステップS20及びステップS30が並列に行われる。 FIG. 17 is a flowchart illustrating an exemplary method for modulating write current through a laser diode based on the length of a mark to be written, according to an embodiment of the present invention. In start step S10, a bit clock (see FIG. 6) having a frequency f and a period T (f = 1 / T) is received together with the EFM code mark to be written. Thereafter, two steps, step S20 and step S30, are performed in parallel.
ステップS20で、周期Tと周波数f(f=1/T)とを有するビットクロックから(同期されて)、M個の異なる位相を有するM個の多重位相クロックが発生する。Mは、2と同じであるか、または2より大きくてもよい(例えば、図3、図6に示すように、Mは32)。並列ステップS30で、光学(ディスク)媒体に書き込まれるマークの長さ(周期Tのビットクロック団で)が測定(検出、結晶)される。検出されたマークの長さは、ステップS40で、前記マークを光学(ディスク)媒体上に書き込みするための書き込みストラテジの選択の根拠となる。 In step S20, M multiple phase clocks having M different phases are generated from (synchronized with) the bit clock having period T and frequency f (f = 1 / T). M may be the same as 2 or greater than 2 (for example, M is 32 as shown in FIGS. 3 and 6). In the parallel step S30, the length of the mark written on the optical (disc) medium (with a bit clock group of period T) is measured (detected, crystallized). The length of the detected mark is the basis for selecting a writing strategy for writing the mark on the optical (disc) medium in step S40.
ステップS50で、周期T当りMビットを有するG個(例えば、図6に示すように、G=4)のチャンネルの書き込みストラテジデータが生成される(例えば、並列に)。このステップは、図6でデコーダブロック61の4個のデコーダ612ないし615により行われ得る。以後、ステップS60で、書き込みストラテジデータのG個(例えば、図6に示すように、G=4)のチャンネルでそれぞれのチャンネルは、周期T当りMビットの並列データとして同期される(例えば、図6及び図10で、シンクロナイザブロック64での各シンクロナイザ内のサンプルホールドラッチ101ないし107により)。以後、ステップS70で、並列の(同期された)書き込みストラテジデータのG個(例えば、図6に示すように、G=4)のチャンネルでそれぞれのチャンネルは、周期T当りMビットの直列データとして直列化される(例えば、M*f+M/Tのパルス周波数で)。このステップは、図6及び図12のシリアライザブロック65でclocked(AND)ゲートにより行われ得る。
In step S50, write strategy data for G (for example, G = 4 as shown in FIG. 6) channels having M bits per period T is generated (for example, in parallel). This step may be performed by the four
ステップS80で、G個のチャンネルの直列化された書き込みストラテジデータビットでそれぞれのチャンネルは、書き込み電流(書き込み電流波形)に変換される(例えば、レーザーダイオードのバイアス電流を制御するために)。そして最後に、ステップS90で、G個の書き込み電流は、(一つのパルス幅と電流サイズとの変調された書き込み電流に)結合され、レーザーダイオードを通じて伝達され、光学(ディスク)媒体上にマークを書き込みするために、書き込みストラテジ変調された光を発散する。 In step S80, each channel is converted to a write current (write current waveform) with serialized write strategy data bits of G channels (eg, to control the bias current of the laser diode). And finally, in step S90, the G write currents are combined (to a modulated write current of one pulse width and current size) and transmitted through a laser diode to mark on the optical (disc) medium. For writing, the write strategy modulated light is diverged.
前述した本発明の代表的な実施例によって、特許請求の範囲により定義される発明は、発明の詳細な説明に記載された特定の細部事項により限定されず、以下に請求される事項の意味や範囲から逸脱せずに多様な変形が可能であるということが理解される。特許請求の範囲でG、L、M及びNは、整数である。 The invention defined by the claims is not limited by the specific details described in the detailed description of the invention by the above-described exemplary embodiments of the present invention. It will be understood that various modifications can be made without departing from the scope. In the claims, G, L, M and N are integers.
本発明は、DVDシステムのような光学駆動システムに関連した技術分野に好適に適用され得る。 The present invention can be suitably applied to a technical field related to an optical drive system such as a DVD system.
31 周波数分周器
32 第1遅延チェーン
33 第2遅延チェーン
34 制御回路
321ないし32M 遅延素子
331ないし33M 遅延素子
341 位相検出器
342 電荷ポンプ
343 ループフィルタ
CLKIN 入力クロック信号
VCON 制御電圧
CLKIN−NT 出力クロック信号
UP/DOWN アップ/ダウン信号
CLK<N>ないしCLK<MN> クロック信号
31
Claims (19)
周期Tを有する入力クロック信号を受信し、それからM個の異なる位相を有するM個のクロックを発生させる多重位相クロック発生器と、
前記M個のクロック(CLK<32:1>)を使用して前記書き込みストラテジデータを同期化するデータシンクロナイザと、
レーザー電力が前記光学記録媒体に印加されるように変調するために、前記同期化された書き込みストラテジデータを直列に出力するシリアライザと、を備えることを特徴とする光学駆動回路。 A decoder that converts the modulated data into write strategy data bits and outputs write strategy data of M (M is an integer greater than 1) bits per period T in order to control the laser power applied to the optical recording medium; ,
A multi-phase clock generator for receiving an input clock signal having a period T and generating M clocks having M different phases therefrom;
A data synchronizer that synchronizes the write strategy data using the M clocks (CLK <32: 1>);
An optical drive circuit comprising: a serializer that serially outputs the synchronized writing strategy data in order to modulate laser power to be applied to the optical recording medium.
前記遅延同期ループ回路は、各アナログ遅延素子がN*D(Nは奇数の整数、Dは制御電圧によって制御される目標遅延時間)の遅延を有するM個の第1アナログ遅延素子セットと、
M個の位相を有するM個のクロックを出力するために、各アナログ遅延素子がN*Dの遅延を有するM個の第2アナログ遅延素子セットと、を備えることを特徴とする請求項1に記載の光学駆動回路。 The multiple phase clock generator comprises a delay locked loop circuit,
The delay locked loop circuit includes a set of M first analog delay elements, each analog delay element having a delay of N * D (N is an odd integer, D is a target delay time controlled by a control voltage);
2. The set of M second analog delay elements, each analog delay element having a delay of N * D, for outputting M clocks having M phases. The optical drive circuit described.
光学記録媒体に印加される電力値の指定を表わす変調されたデータをデコードし、デコードされたデータをMビットのストラテジデータとして出力するデコーダと、
前記M個の異なる位相を有するM個のクロック(CLK<32:1>)に対応して、前記デコードされたデータをMビットで同期化するためのデータシンクロナイザと、
前記同期化され、デコードされたデータを直列に結合し、光学記録媒体に印加される電力の値の変更された指定を表わす駆動データを出力するシリアライザと、を備えることを特徴とする光学駆動回路。 A multi-phase clock generator for outputting M clocks having M (M is an integer greater than 1) different phases;
A decoder that decodes modulated data representing designation of a power value applied to the optical recording medium, and outputs the decoded data as M-bit strategy data;
A data synchronizer for synchronizing the decoded data with M bits in correspondence with the M clocks (CLK <32: 1>) having M different phases;
An optical drive circuit comprising: a serializer for combining the synchronized and decoded data in series and outputting drive data representing a changed designation of a value of power applied to the optical recording medium; .
前記遅延同期ループは、フィードバックループ内に配置され、各アナログ遅延素子は、N*D(Nは奇数の整数、Dは制御電圧によって制御される目標遅延時間)の遅延を有するM個の第1アナログ遅延素子セットと、
それぞれN*Dの遅延を有し、入力クロックに基づいてM個の異なる位相を有するM個のクロックを出力するM個の第2アナログ遅延素子セットと、を備えることを特徴とする請求項11に記載の光学駆動回路。 The multi-phase clock generator comprises a delay locked loop,
The delay locked loop is disposed in a feedback loop, and each analog delay element has M first delays having a delay of N * D (N is an odd integer, D is a target delay time controlled by a control voltage). An analog delay element set;
Each having a delay of N * D, claim 11, characterized in that it comprises a and M second analog delay element set for outputting the M clocks having M different phases based on the input clock An optical drive circuit according to 1.
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Citations (4)
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JP2002092877A (en) * | 2000-09-14 | 2002-03-29 | Ricoh Co Ltd | Circuit for controlling pulse width |
JP2003317245A (en) * | 2002-04-22 | 2003-11-07 | Matsushita Electric Ind Co Ltd | Optical information recording device and optical information recording method |
US20030215039A1 (en) * | 2002-05-14 | 2003-11-20 | Block Stefan G. | Digital multi-phase clock generator |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002092877A (en) * | 2000-09-14 | 2002-03-29 | Ricoh Co Ltd | Circuit for controlling pulse width |
JP2003317245A (en) * | 2002-04-22 | 2003-11-07 | Matsushita Electric Ind Co Ltd | Optical information recording device and optical information recording method |
US20030215039A1 (en) * | 2002-05-14 | 2003-11-20 | Block Stefan G. | Digital multi-phase clock generator |
JP2004139678A (en) * | 2002-10-18 | 2004-05-13 | Texas Instr Japan Ltd | Method and device for adjusting event timing |
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