JP4605271B2

JP4605271B2 - Image output device

Info

Publication number: JP4605271B2
Application number: JP2008213780A
Authority: JP
Inventors: 裕明荒川; 哲夫卯野
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1998-06-29
Filing date: 2008-08-22
Publication date: 2011-01-05
Anticipated expiration: 2019-06-25
Also published as: JP4730474B2; JP2008279782A; JP2010269603A

Description

本発明は画像出力装置に関し、更に詳しくは画像処理をハードウェアで実行することにより、ＣＰＵの負荷を軽減し、処理の高速度化を図った画像出力装置に関する。 The present invention relates to images output device, by more particularly for performing the image processing by the hardware, reducing the load on the CPU, regarding images output device which attained speeds in process.

近年、ディジタル画像データを受けてフルカラー印刷を行なうことができるプリンタが用いられるようになっている。ディジタル画像データは、内部のＣＰＵで画像処理され、例えばインクジェットヘッドから記録紙にフルカラー印刷が行われる。その分解能も、３００ｄｐｉ以上のものが使用されてきている。 In recent years, printers that can receive digital image data and perform full-color printing have been used. Digital image data is subjected to image processing by an internal CPU, and full-color printing is performed on a recording sheet from, for example, an inkjet head. A resolution of 300 dpi or more has been used.

更に、１ライン分の画像を同時に印刷するラインヘッドが提案されている。従って、一度に印刷するために必要な画像データの量は、大幅に増加し、それを作成するための処理装置の負荷も大きくなってきている。 Furthermore, a line head that simultaneously prints an image for one line has been proposed. Therefore, the amount of image data required for printing at a time has increased significantly, and the load on the processing apparatus for creating the image data has increased.

従来の技術は、各色のヘッド取り付け位置による印画位置ずれ、印画方法、ヘッドノズル間隔等の条件による前記画像データの処理をＣＰＵで行なっているので、ＣＰＵの負担が大きく、画像処理速度がＣＰＵの処理速度にひきずられて遅くなるという問題があった。 In the conventional technology, the CPU processes the image data based on conditions such as the print position shift, the print method, and the head nozzle interval according to the head mounting position of each color. There was a problem that the processing speed was slowed down.

本発明はこのような課題に鑑みてなされたものであって、画像処理速度を高速化することができる画像出力装置を提供することを目的としている。 The present invention was made in view of such problems, and its object is to provide the images output device that can be made faster image processing speed.

本発明の目的は、以下の各発明により達成される。 The object of the present invention is achieved by the following inventions.

１．画像データを記憶するメモリと、
画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、
該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定するＣＰＵとを具備し、
該ＣＰＵは、前記メモリから前記メモリ制御手段によって書き込まれた画像データを読み出すに際し、何ライン目から何ライン置きに何ライン分の画像データを読み出すかを設定することで、前記メモリ制御手段は、ＣＰＵを介在させることなく、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行なうことを特徴とする画像出力装置。
２．前記メモリは、書き込みと読み出しを同時に行うことが可能なデュアルポートメモリであることを特徴とする前記１に記載の画像出力装置。 1. A memory for storing image data;
Memory control means for inputting image data and writing the image data to the memory at a designated write or read timing and the number of these data;
CPU for designating image data writing or reading timing and number of data to the memory control means,
When the CPU reads out the image data written by the memory control unit from the memory, the CPU sets the number of lines and the number of lines of image data to be read out from what line, and the memory control unit An image output apparatus which performs data reading corresponding to a printing method in which a plurality of lines are printed with a space between lines without interposing a CPU, and then a blank line is filled.
2. 2. The image output apparatus according to 1, wherein the memory is a dual port memory capable of performing writing and reading simultaneously.

本発明によれば、画像データを記憶するメモリと、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定するＣＰＵとを具備し、該ＣＰＵは、前記メモリから前記メモリ制御手段によって書き込まれた画像データを読み出すに際し、何ライン目から何ライン置きに何ライン分の画像データを読み出すかを設定することで、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行なうことにより、ＣＰＵはラスタデータで書かれた前記メモリから何ライン目から何ライン置きに何ライン分の画像データを読み出すかを設定することで、前記メモリ制御手段は、ＣＰＵを介在させることなく、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行ない、後はＣＰＵを除いた回路でプリンタ等の出力装置に出力することができる。 According to the present invention, a memory for storing image data, a memory control means for inputting the image data, and writing the image data to the memory at a designated writing or reading timing and the number of these data, to the memory control means CPU for designating image data writing or reading timing and the number of data of the image data, and when reading out the image data written by the memory control means from the memory, the CPU does what every line from what line to what line. By setting whether to read the image data for the line, the CPU reads the data corresponding to the printing method that prints a plurality of lines with a space between lines and then fills in the empty lines. The image data for how many lines from every line to every line from the written memory By setting the read or data, said memory control means, without intervening CPU, and a plurality of lines printed at a line spacing, then the data read corresponding to a printing system that will fill the empty line After that, it can be output to an output device such as a printer by a circuit excluding the CPU.

このように、本発明によれば、画像処理速度を高速化することができる画像出力装置を提供することができる。 Thus, according to the present invention, it is possible to provide the images output device that can be made faster image processing speed.

以下、図面を参照して本発明の実施の形態例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は本発明装置の全体構成例を示すブロック図で、プリンタに適用した場合を示している。図において、１はメカニック部分の制御や、本発明に係る画像転送制御を行なうＣＰＵ、２は該ＣＰＵ１からの何段目から何行置きに読み出すかという指令を受けて、デュアルポートＲＡＭ３の読み出しタイミングを制御すると共に、インタフェースコントロール用バッファＲＡＭ５から画像データの振り分け制御を行ないながら、デュアルポートＲＡＭ３に書き込み制御を行なう振り分けメモリアクセス部である。該振り分けメモリアクセス部２は、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒｒａｍａｂｌｅＧａｔｅＡｒｒａｙ）で構成されている。 FIG. 1 is a block diagram showing an example of the overall configuration of the apparatus of the present invention, and shows a case where it is applied to a printer. In the figure, reference numeral 1 denotes a CPU for controlling a mechanic part and image transfer control according to the present invention. Reference numeral 2 denotes a read timing of the dual port RAM 3 in response to an instruction from the CPU 1 on which stage to read every other line. And a distribution memory access unit that performs write control to the dual port RAM 3 while performing distribution control of image data from the interface control buffer RAM 5. The distribution memory access unit 2 is configured by an FPGA (Field Programmable Gate Array).

３は前述した画像データの書き込みと読み出しが同時に行えるデュアルポートメモリで、本発明を特徴付ける部分で、例えばＲＡＭが用いられる。該デュアルポートＲＡＭ３は読み出し用に２ブロック（バンク）、書き込み用に１ブロック（バンク）の少なくとも３ブロック構成となっている。４はプログラムを記憶する主メモリ、５は入力されるインタフェースより入力された画像データを一時保持するバッファＲＡＭである。６は振り分けメモリアクセス部２から与えられるＹ，Ｍ，Ｃ，Ｋ各濃淡データをインクジェット用ラインヘッドの並びに合わせる縦横変換を行なうデータ展開部である。該データ展開部６もＦＰＧＡで構成される。７はデータ展開部６の出力を受けるラインヘッドを持つキャリッジである。 Reference numeral 3 denotes a dual port memory capable of simultaneously writing and reading image data, which characterizes the present invention. For example, a RAM is used. The dual port RAM 3 has at least three blocks of two blocks (banks) for reading and one block (bank) for writing. 4 is a main memory for storing a program, and 5 is a buffer RAM for temporarily holding image data input from an input interface. Reference numeral 6 denotes a data development unit that performs vertical / horizontal conversion to match the Y, M, C, and K grayscale data provided from the distribution memory access unit 2 with the inkjet line head. The data expansion unit 6 is also composed of an FPGA. Reference numeral 7 denotes a carriage having a line head that receives the output of the data development unit 6.

８は各種入出力と接続されるＩ／Ｏ拡張処理やエンコーダ信号処理を行なう信号処理部、９は該信号処理部８と接続されるキャリッジ用ディジタルＤＣサーボ、１０は同じく信号処理部８と接続される送り用ディジタルＤＣサーボ、１１はキーマトリクスを具備しＬＣＤ駆動を行なう操作部である。このように構成されたシステムの動作を説明すれば、以下の通りである。 8 is a signal processing unit that performs I / O expansion processing and encoder signal processing connected to various inputs and outputs, 9 is a carriage digital DC servo that is connected to the signal processing unit 8, and 10 is also connected to the signal processing unit 8. A digital DC servo for feeding, 11 is an operation unit having a key matrix and driving the LCD. The operation of the system configured as described above will be described as follows.

入力された画像データは、バッファＲＡＭ５で一時保持され、振り分けメモリアクセス部２を介してデュアルポートＲＡＭ３に書き込まれる。このような画像データ書き込み処理を繰り返すことにより、デュアルポートＲＡＭ３には画像データが順次記憶されていく。 The input image data is temporarily stored in the buffer RAM 5 and written to the dual port RAM 3 via the distribution memory access unit 2. By repeating such image data writing processing, image data is sequentially stored in the dual port RAM 3.

デュアルポートＲＡＭ３に画像データが記憶されたら、ＣＰＵ１は読み出しブロックから画像データを読み出し、データ展開部６はラインヘッドの構成にあった縦横変換（ＸＹ変換）を行ない、キャリッジ７に出力する。キャリッジ７は、記録紙（図示せず）上を主走査方向に移動しながらノズルからＹ，Ｍ，Ｃ，Ｋ各濃淡インクを吐出して画像データを出力し、次に副走査方向に移動する動作を繰り返しながら、記録紙上に画像を形成していく。キャリッジ７はディジタルＤＣサーボ９により主走査方向に制御され、副走査方向にはディジタルＤＣサーボ１０により制御される。 When the image data is stored in the dual port RAM 3, the CPU 1 reads the image data from the read block, and the data development unit 6 performs vertical / horizontal conversion (XY conversion) suitable for the configuration of the line head and outputs it to the carriage 7. The carriage 7 discharges Y, M, C, and K dark and light inks from the nozzles while moving on a recording sheet (not shown) in the main scanning direction, outputs image data, and then moves in the sub scanning direction. An image is formed on the recording paper while repeating the operation. The carriage 7 is controlled by the digital DC servo 9 in the main scanning direction, and is controlled by the digital DC servo 10 in the sub scanning direction.

図２は本発明の要部の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、２０は振り分けメモリアクセスＦＰＧＡである。該メモリアクセスＦＰＧＡ２０は、例えば集積回路（ＩＣ）で構成することができる。入力画像データは、バッファＲＡＭ５に入る。バッファＲＡＭ５に蓄積された画像データは、ＳＣＳＩコントローラ１６を介してＦＩＦＯ（ファーストイン・ファーストアウト）メモリ１７に入力される。 FIG. 2 is a block diagram showing an embodiment of the main part of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. In the figure, reference numeral 20 denotes a distribution memory access FPGA. The memory access FPGA 20 can be configured by, for example, an integrated circuit (IC). Input image data enters the buffer RAM 5. The image data stored in the buffer RAM 5 is input to a FIFO (first-in / first-out) memory 17 via the SCSI controller 16.

ＦＩＦＯコントローラ２２は、ＦＩＦＯ１７から画像データを読み出す。この時、ＣＰＵ１からの指示（何行目から何行置きに読み出す）がＣＰＵインタフェース部３０を介してデータ入力コントロール部２１に送られる。該データ入力コントロール部２１は、ＦＩＦＯ１７から読み出された画像データ（１６ビット）を受けて、データ振り分け部２３に与える。該データ振り分け部２３は、入力されたＹ，Ｍ，Ｃ，Ｋ各色の画像データを濃いデータと淡いデータとに振り分ける（詳細後述）。 The FIFO controller 22 reads image data from the FIFO 17. At this time, an instruction from the CPU 1 (reading from every row to every other row) is sent to the data input control unit 21 via the CPU interface unit 30. The data input control unit 21 receives the image data (16 bits) read from the FIFO 17 and gives it to the data distribution unit 23. The data distribution unit 23 distributes the input image data of each color Y, M, C, and K into dark data and light data (details will be described later).

データ振り分け部２３から出力された画像データは、メモリライト要求部２４に入る。該メモリライト要求部２４の出力はメモリコントローラ２５に入る。該メモリコントローラ２５は、デュアルポートメモリ３に対して書き込み制御と読み出し制御を行なう（詳細後述）。この時、メモリコントローラ２５とデュアルポートメモリ３とは３２ビットで接続される。 The image data output from the data distribution unit 23 enters the memory write request unit 24. The output of the memory write request unit 24 enters the memory controller 25. The memory controller 25 performs write control and read control on the dual port memory 3 (details will be described later). At this time, the memory controller 25 and the dual port memory 3 are connected with 32 bits.

デュアルポートメモリ３としては、ここではバンク０〜バンク２までの３つのバンク（ブロック）に分けられており、その容量は、画像サイズで異なるが、例えば６４ＭＢ×３又は３２ＭＢ×３である。これらバンクの内の１つが書き込み用バンク、残り２つが読み出し用バンクである。 The dual port memory 3 is divided into three banks (blocks) from bank 0 to bank 2 here, and the capacity thereof is, for example, 64 MB × 3 or 32 MB × 3 although it varies depending on the image size. One of these banks is a write bank and the other two are read banks.

メモリコントローラ２５は、既に書き込まれているバンクから画像データの読み出しを行なう。読み出された画像データは、メモリコントローラ２５を介してメモリリード要求部２６を介してＸＹ変換ＦＰＧＡインタフェース部２８に入る。この時、余白挿入部２７は、各色ラインヘッドの装着位置ずれのために、余白部分に画像ドットを打たないための余白を画像データに設定する（詳細後述）。このようにして余白が設けられた画像データはＸＹ変換ＦＰＧＡインタフェース２８に入り、ＸＹ変換ＦＰＧＡ６に与えられる。ＸＹ変換ＦＰＧＡ６は、画像データの縦横変換を行ない、ラインヘッドを駆動し、記録紙上に画像を形成する。このように、本発明によれば、ＣＰＵ１は初期動作時にのみ、何行目から何行置きに計何行分の画像データを読み出すという指令を出すのみで、後の処理は全て図示されるハードウェアで実行される。従って、ＣＰＵから画像データ書き込み、若しくは読み出しタイミングを指定することにより、後はＣＰＵを除いた回路でメモリへの画像データの書き込み及びメモリからの画像データの読み出しを行なうことができる。この結果、ＣＰＵの負荷は軽減され、処理速度を向上させることができる。 The memory controller 25 reads image data from the already written bank. The read image data enters the XY conversion FPGA interface unit 28 via the memory controller 25 and the memory read request unit 26. At this time, the margin insertion unit 27 sets, in the image data, a margin for not placing an image dot in the margin part due to the mounting position shift of each color line head (details will be described later). The image data provided with the margin in this way enters the XY conversion FPGA interface 28 and is given to the XY conversion FPGA 6. The XY conversion FPGA 6 performs vertical / horizontal conversion of the image data, drives the line head, and forms an image on the recording paper. As described above, according to the present invention, the CPU 1 only issues a command to read out the image data for a total number of rows from every row and every other row only during the initial operation, and all subsequent processing is performed as shown in the hardware diagram. It is executed with the hardware. Therefore, by designating image data writing or reading timing from the CPU, it is possible to write image data to the memory and read image data from the memory later by a circuit other than the CPU. As a result, the load on the CPU is reduced and the processing speed can be improved.

次に、データ振り分け部２３の動作について説明する。図３はデータ振り分け部２３の一実施の形態例を示すブロック図である。ＥＡＢ−ＲＡＭ制御部３１には、２ビットのＣＯＬＳＥＬ信号と、４ビットの階調データと、１６ビットのＬＵＴセット信号が入力されている。ＥＡＢ−ＲＡＭ制御部３１は、これら信号を受けて淡色用と濃色用のそれぞれ３ビットのアドレス信号及びＬＵＴデータの書き込み／読み出し制御信号を出力する。これらアドレス信号と書き込み／読み出し信号は、淡色ＬＵＴ３２と濃色ＬＵＴ３３に入る。これらＬＵＴ３２，３３には、１６ビットの入力データが入っており、ＬＵＴデータとして内部に格納される。 Next, the operation of the data distribution unit 23 will be described. FIG. 3 is a block diagram showing an embodiment of the data distribution unit 23. A 2-bit COLSEL signal, 4-bit gradation data, and a 16-bit LUT set signal are input to the EAB-RAM control unit 31. Upon receiving these signals, the EAB-RAM control unit 31 outputs a 3-bit address signal for light color and dark color and a write / read control signal for LUT data. These address signals and write / read signals enter the light color LUT 32 and the dark color LUT 33. These LUTs 32 and 33 contain 16-bit input data and are stored internally as LUT data.

この結果、淡色ＬＵＴ３２及び濃色ＬＵＴ３３からは、入力データがアドレス信号により選択された１６ビットのＬＵＴデータとして出力される。これらＬＵＴデータは、ＬＵＴ比較部３４に入る。該ＬＵＴ比較部３４は、淡色ＬＵＴデータ及び濃色ＬＵＴデータ及び階調データを受けて、１６ビットのデータを淡色、濃色毎に２ビットに変換して出力する。この時、４ビットの階調データは、１６ビットのＬＵＴデータのどの２ビットを選択するかを決定するためのものである。２ビットのデータは、図に示すように、００，０１，１０，１１の４種類がある。淡色２ビット、濃色２ビットとで合計４ビットで１６階調を表現することができる。これら２ビットのＬＵＴ出力は、メモリライト要求部２４（図２参照）に与えられる。 As a result, input data is output from the light color LUT 32 and the dark color LUT 33 as 16-bit LUT data selected by the address signal. These LUT data enter the LUT comparison unit 34. The LUT comparison unit 34 receives light color LUT data, dark color LUT data, and gradation data, converts 16-bit data into 2 bits for each light color and dark color, and outputs the converted data. At this time, the 4-bit gradation data is for determining which 2 bits of the 16-bit LUT data are to be selected. As shown in the figure, there are four types of 2-bit data: 00, 01, 10, and 11. It is possible to express 16 gradations with a total of 4 bits including light 2 bits and dark 2 bits. These 2-bit LUT outputs are given to the memory write request unit 24 (see FIG. 2).

図４はデータ振り分けＬＵＴのビット構成を示す図である。４ビットの入力データＫｎに対し、それぞれ淡色のテーブル（ＬＵＴＫＴＬ，ＬＵＴＫＴＨ）及び濃色のテーブル（ＬＵＴＫＮＬ，ＬＵＴＫＮＨ）から、一致する値を引っ張ってくることにより、淡色、濃色それぞれ２ビットのデータに振り分ける。例えば、Ｋｎ＝７の場合、ＬＵＴＫＴＬのビット１５，１４の値を淡色データに、ＬＵＴＫＮＬのビット１５，１４の値を濃色データに設定する。４ビットのデータ１個を１色のヘッドで階調をもたせて打つよりも濃淡２ビットずつに分けて打つ方が印画速度が向上するからである。 FIG. 4 is a diagram showing a bit configuration of the data distribution LUT. By pulling the matching values from the light color table (LUTKTL, LUTKTH) and the dark color table (LUTKNL, LUTKNH) to the 4-bit input data Kn, respectively, the light color and the dark color are converted into 2-bit data. Distribute. For example, when Kn = 7, the values of the LUTKL bits 15 and 14 are set as light color data, and the values of the LUTKNL bits 15 and 14 are set as dark color data. This is because the printing speed is improved when one piece of 4-bit data is printed in two shades of gray rather than in a single color head with gradation.

次に、余白挿入部２７の動作について説明する。図５は余白挿入部２７の動作説明図である。横方向が主走査方向、縦方向が副走査方向である。図において、Ｐは記録紙、Ｋは印字エリア、記録紙Ｐと印字エリアＫとの間は余白領域Ｑである。印字ヘッドは１ライン１６ビットであり、図では、余白領域はＡ、Ｂ、Ｃなる１アドレス当たり１６ビットの主走査方向のデータの並びと１６ビットに満たない不完全領域Ｄが入っている。領域Ａ、Ｂ、Ｃについては、読み出しアドレスを変更せず、読み出し制御のみを“０”データ出力にて行なうことにより、印字時に０を読み出す。従って、１アドレス当たりのデータ量（画素数）単位でしか余白制御を行なうことができない。 Next, the operation of the margin insertion unit 27 will be described. FIG. 5 is a diagram for explaining the operation of the margin insertion unit 27. The horizontal direction is the main scanning direction, and the vertical direction is the sub-scanning direction. In the figure, P is a recording sheet, K is a printing area, and a space Q between the recording sheet P and the printing area K is a blank area Q. The print head has 16 bits per line, and in the figure, the margin area includes 16 bits of data in the main scanning direction per address A, B, and C, and an incomplete area D that is less than 16 bits. For areas A, B, and C, 0 is read at the time of printing by changing only the read control by “0” data output without changing the read address. Accordingly, margin control can be performed only in units of data amount (number of pixels) per address.

この実施の形態例によれば、印字ヘッドの初期位置設定時に、記録紙の余白領域を外して印字エリアから画像データを書き込むようにすることができる。 According to this embodiment, when setting the initial position of the print head, it is possible to remove the blank area of the recording paper and write the image data from the print area.

上述の実施の形態例では、画像データを読み出して印字ヘッドで印字する場合に１アドレス当たりのデータ数単位の余白領域の処理を行なうことしかできないため、図の不完全領域Ｄについては、デュアルポートメモリに画像データを書き込む時に、余白領域を構成する部分に予め“０”を書き込んでおくようにすることができる。これにより、記録紙の余白領域を外して印字エリアからデータを書き込むようにすることができる。 In the embodiment described above, when image data is read out and printed by the print head, the margin area in units of the number of data per address can only be processed. When image data is written in the memory, “0” can be written in advance in the portion constituting the margin area. As a result, the margin area of the recording paper can be removed and data can be written from the print area.

以上は、主走査方向に対する各色ヘッドの位置補正に対する余白領域の構成を示したが、副操作方向に対しても同様の技術で構成することができる。即ち、デュアルポートメモリ３の指定行目のアドレスから読み出す際に、予め読み出しアドレスを変更せず、読み出し制御のみ“０”データ出力で行なう。以上を組み合わせることで上下左右の余白部分をヘッド位置補正用として確保することができる。 The configuration of the blank area for the position correction of each color head with respect to the main scanning direction has been described above, but it can be configured with the same technique in the sub operation direction. That is, when reading from the address of the designated row of the dual port memory 3, the read address is not changed in advance, and only read control is performed with "0" data output. By combining the above, the upper, lower, left and right margins can be secured for head position correction.

次に、本発明によるデュアルポートメモリの構成について説明する。本発明では、図２に示すようにデュアルポートメモリ３を３ブロック（バンク）以上から構成している。図６はデュアルポートメモリ動作の説明図で、該デュアルポートメモリ動作は、メモリコントローラ２５（図２参照）により行われる。図において、メモリコントローラ２５は、メモリアドレスマルチプレクサ２５ａと、メモリアクセスコントローラ２５ｂと、リフレッシュタイマ２５ｃから構成されている。 Next, the configuration of the dual port memory according to the present invention will be described. In the present invention, as shown in FIG. 2, the dual port memory 3 comprises three blocks (banks) or more. FIG. 6 is an explanatory diagram of the dual port memory operation. The dual port memory operation is performed by the memory controller 25 (see FIG. 2). In the figure, the memory controller 25 comprises a memory address multiplexer 25a, a memory access controller 25b, and a refresh timer 25c.

メモリライト要求部２４からのライトアドレス３２ビットと、ライトデータ３２ビットは、アドレス下位２４ビットがメモリアドレスマルチプレクサ２５ａに入り、上位８ビットがメモリアクセスコントローラ２５ｂに入っている。同様にメモリリード要求部２６からのリードアドレス３２ビットとリードデータ３２ビットは、アドレス下位２４ビットがメモリアドレスマルチプレクサ２５ａに入り、アドレス上位８ビットはメモリアクセスコントローラ２５ｂに入っている。メモリアクセスコントローラ２５ｂには、メモリライト要求部２４からのライト要求信号が入り、これに対するライトＡＣＫが出力される。メモリリード要求部２６からのリード要求が入り、これに対するリードＡＣＫが出力される。リフレッシュタイマ２５ｃは、メモリアクセスコントローラ２５ｂに入っている。メモリアドレスマルチプレクサ２５ａは、３個のメモリバンクと接続され、メモリアクセスコントローラ２５ｂからは、メモリバンクそのそれぞれに対してＲＡＳ、ＣＡＳ、ＷＥ（ライトイネーブル）、ＯＥ（アウトイネーブル）信号が入っている。ＲＡＳ、ＣＡＳはメモリバンクのどのバンクを選ぶか決定する信号である。メモリアクセスコントローラ２５ｂは、３個のバンクの内の１つを書き込みブロックとして、残りの２個のバンクを読み出しブロックとして動作するように制御する。メモリバンクのアドレスは２４ビットあるが、同時にアクセスするのではなく、１２ビットずつ２回に分けて与えるようになっている。 Of the write address 32 bits and the write data 32 bits from the memory write request unit 24, the lower 24 bits of the address enter the memory address multiplexer 25a and the upper 8 bits enter the memory access controller 25b. Similarly, in the read address 32 bits and the read data 32 bits from the memory read request unit 26, the lower 24 bits of the address enter the memory address multiplexer 25a, and the upper 8 bits of the address enter the memory access controller 25b. The memory access controller 25b receives a write request signal from the memory write request unit 24 and outputs a write ACK corresponding thereto. A read request from the memory read request unit 26 is input, and a read ACK corresponding to the read request is output. The refresh timer 25c is in the memory access controller 25b. The memory address multiplexer 25a is connected to three memory banks, and the memory access controller 25b contains RAS, CAS, WE (write enable), and OE (out enable) signals for each of the memory banks. RAS and CAS are signals that determine which memory bank to select. The memory access controller 25b controls one of the three banks to operate as a write block and the remaining two banks as a read block. The address of the memory bank is 24 bits, but it is not accessed at the same time, but is divided into 12 bits and given twice.

図７はメモリバンクがリング状にリード／ライト動作する例を示す図である。メモリバンク（ブロック）をＢ０、Ｂ１、Ｂ２とする。最初は（１）に示すようにＢ０とＢ１がリードモード（最初の方をＲ１、次をＲ２とする）、Ｂ２がライトモードである。つまり、バンクＢ０とＢ１から画像データを読み出している間にバンクＢ２はライトモードとなっている。次に、バンクＢ１まで読み出した後には（２）に示すように、バンクＢ２から画像データを読み出す（リード）モードとなる。一方、既にバンクＢ０は読み出しが終了しているので、バンクＢ０がライトモードとなる。以上のような動作を継続して行なうことにより、バンクＢ０〜バンクＢ２はリング状にライトモードとリードモードになり、書き込みと読み出しが同時に行えるデュアルポートメモリとして動作する。 FIG. 7 is a diagram illustrating an example in which the memory bank performs read / write operations in a ring shape. Assume that the memory banks (blocks) are B0, B1, and B2. Initially, as shown in (1), B0 and B1 are in the read mode (the first is R1, the next is R2), and B2 is the write mode. That is, the bank B2 is in the write mode while the image data is being read from the banks B0 and B1. Next, after reading up to the bank B1, as shown in (2), the mode is set to read (read) the image data from the bank B2. On the other hand, since reading of the bank B0 has already been completed, the bank B0 enters the write mode. By continuously performing the operation as described above, the banks B0 to B2 enter the write mode and the read mode in a ring shape, and operate as a dual port memory capable of performing writing and reading simultaneously.

ところで、図２のメモリ３は、バンク１，２，３に分かれており、それぞれが１回のキャリッジ走査で持ち出すメモリ容量以上を必要としている。つまり、ノズル間隔が８画素おきに６４個のノズルが空いているヘッドを想定した場合、５１２ライン分（１ヘッドライン分）以上のメモリを必要とする。 By the way, the memory 3 in FIG. 2 is divided into banks 1, 2, and 3, and each of them requires more than the memory capacity brought out by one carriage scan. That is, assuming a head in which 64 nozzles are vacant at intervals of 8 pixels, a memory of 512 lines or more (one head line) or more is required.

ここで、メモリ３のバンク数を増やしていき、１ライン毎のバンクを有すると仮定する。すると、図１１に示すように、メモリ３が１ヘッドライン＋ａのメモリ容量を持てば、等価的ＦＩＦＯメモリを構成することが可能となる。図１１でｎをヘッドライン数とすれば、最初にｎラインまでメモリに書き込まれた状態であれば、キャリッジのスキャン動作は可能である。 Here, it is assumed that the number of banks of the memory 3 is increased and that there is a bank for each line. Then, as shown in FIG. 11, if the memory 3 has a memory capacity of 1 headline + a, an equivalent FIFO memory can be configured. If n is the number of head lines in FIG. 11, the carriage can be scanned as long as the first n lines are written in the memory.

また、１スキャンでｎライン全てのデータを印画するわけでなく、１ヘッドラインの数分の１づつ新しいラインを加え、重畳的に印画してゆく。そのため、次のスキャンまでに数分の１のライン分のメモリが書き込まれておればよく、どこまで読まれ、どこまで書き込んだかはＣＰＵが把握可能である。 In addition, not all the n lines of data are printed in one scan, but a new line is added for each head line, and the data is printed in a superimposed manner. For this reason, it is sufficient that a memory for a fraction of a line is written before the next scan, and the CPU can grasp how far it has been read and how far it has been written.

すなわち、ａをこの数分の１ライン分のメモリ容量以上に設定しておけば、１ヘッドラインの３倍のメモリ容量が無くても構成可能となる。なお、ａは、ヘッドの有するノズル数、ノズル間隔と印画解像度の関係から決定すればよい。 That is, if a is set to be equal to or larger than the memory capacity corresponding to one-fifth of this line, it can be configured without a memory capacity three times that of one headline. Note that a may be determined from the relationship between the number of nozzles in the head, the nozzle interval, and the print resolution.

この実施の形態例によれば、複数ラインをライン間隔を空けて印画し、次に空きラインを埋めていくような重畳的にメモリ読み出しを行なうインクジェットの打ち方に対する構成でも、少なくとも３ブロック以上のメモリブロック（バンク）を設けることにより、同時書き込みと読み出しが可能なデュアルポートメモリとしての機能を持たせることができる。 According to this embodiment, at least three blocks or more are formed even in a configuration for ink jet printing in which a plurality of lines are printed with a space between lines and then the memory reading is performed in a superimposed manner such that the empty lines are filled next. By providing a memory block (bank), a function as a dual port memory capable of simultaneous writing and reading can be provided.

また、ラインヘッドが非常に長いものである場合、全てのラインヘッドに画像データを順次書き込み、順次読み出すようにすると、データ転送時間がかかる。そこで、非常に長いラインヘッドの場合には、ラインヘッドを幾つかのブロックに分割し、分割したブロック毎に前述したような画像データの書き込みと読み出しを行なうようにすることができる。 In addition, when the line head is very long, it takes time to transfer data if image data is sequentially written to and read from all the line heads. Therefore, in the case of a very long line head, the line head can be divided into several blocks, and image data can be written and read as described above for each divided block.

図８は長いラインヘッドの処理動作の説明図である。図において、Ｌ１〜Ｌ４はヘッドを４分割したものである。そして、各ブロック毎に読み出しのアドレスバスとデータバスを独立に持ち、それぞれのブロックから並列読み出しを行なうようにすることで、データ読み出しに要する時間を１／４に短縮することができる。各ブロックにおける処理は、上述した処理が用いられる。 FIG. 8 is an explanatory diagram of the processing operation of the long line head. In the figure, L1 to L4 are obtained by dividing the head into four parts. Then, by having a read address bus and a data bus independently for each block and performing parallel reading from each block, the time required for data reading can be reduced to ¼. The process described above is used as the process in each block.

この場合、書き込みについては前記内容と変わらないが、読み出し制御が各ブロック並列に行なう点が異なる。しかしながら、読み出し時のアドレスラインは各ブロック中ある程度共通化することが可能である。 In this case, writing is the same as described above, but the point that reading control is performed in parallel in each block is different. However, the address lines at the time of reading can be shared to some extent in each block.

この実施の形態例によれば、ドット数の極めて大きいラインヘッドを駆動する時に高速に駆動することができる。 According to this embodiment, when a line head having a very large number of dots is driven, it can be driven at high speed.

次に、データの縦横変換について説明する。データは各色毎にライン状になって入ってくるので、これを印字ヘッドの方向に縦横変換する必要がある。印字ヘッドは、図９に示すように、主走査方向と副走査方向に移動する。ヘッドは、高濃度用のＹ１，Ｍ１，Ｃ１，Ｋ１と低濃度用のＹ２，Ｍ２，Ｃ２，Ｋ２から構成されている。そして、先ず高濃度領域のヘッドで印字し、それから半ピッチずらして低濃度用のヘッドで印字する。１ラインの印字が終了したら、今度は副走査方向に所定の距離移動して印字動作を続行する。 Next, the vertical / horizontal conversion of data will be described. Since the data comes in a line for each color, it is necessary to convert the data vertically and horizontally in the direction of the print head. As shown in FIG. 9, the print head moves in the main scanning direction and the sub-scanning direction. The head is composed of Y1, M1, C1, K1 for high density and Y2, M2, C2, K2 for low density. First, printing is performed with a head in a high density area, and then printing is performed with a low density head shifted by a half pitch. When the printing of one line is completed, the printing operation is continued by moving a predetermined distance in the sub-scanning direction.

図１０は縦横変換（ＸＹ変換）の説明図である。縦横変換は、図２のＸＹ変換ＦＰＧＡインタフェース部２８が読み出された画像データに対して行なう。印字ヘッドまでは各色毎に１列に並んだ画像データが入ってくるので、この画像データを印字ヘッドに合うように縦方向に変換してやる必要がある。図に示すように、１６ビット単位で濃い黒と淡い黒とがデータとして並んでいる。この主走査方向に並んだ１６ビットデータを１２８ノズルの縦方向に並び変える。 FIG. 10 is an explanatory diagram of vertical / horizontal conversion (XY conversion). The vertical / horizontal conversion is performed on the image data read by the XY conversion FPGA interface unit 28 of FIG. Since the image data arranged in a line for each color comes up to the print head, it is necessary to convert this image data in the vertical direction so as to fit the print head. As shown in the figure, dark black and light black are arranged as data in units of 16 bits. The 16-bit data arranged in the main scanning direction is rearranged in the vertical direction of 128 nozzles.

このようにして、縦横変換された画像データは、キャリッジ７（図１参照）に転送され、記録紙にインクジェットノズルからインクが吐出される。これにより、ＣＰＵから画像データ書き込み、若しくは読み出しタイミングを指定することにより、後はＣＰＵを除いた回路でメモリへの画像データの書き込み及びメモリからの画像データの読み出しを行ない、プリンタ等の出力装置に出力することができる。即ち、画像処理装置を画像出力装置としても使用することができる。この場合に、印字領域の余白処理、メモリバンクのリード／ライト切り換え等の技術はそのまま用いることができる。 In this way, the image data subjected to the vertical / horizontal conversion is transferred to the carriage 7 (see FIG. 1), and ink is ejected from the inkjet nozzles onto the recording paper. Thus, by designating the image data writing or reading timing from the CPU, the image data is written to the memory and the image data is read from the memory by a circuit excluding the CPU, and then output to an output device such as a printer. Can be output. That is, the image processing apparatus can also be used as an image output apparatus. In this case, techniques such as margin processing of the print area and read / write switching of the memory bank can be used as they are.

以上のような振り分けメモリアクセス部による画像処理の高速化を図っても、ヘッドノズル数がさらに多数化すると、処理速度が低下することが考えられる。そこで、振り分けメモリアクセス部２と画像メモリ部３をそれぞれ並列構成とすることで多ノズル化に対応し、高速化を図る例を以下説明する。 Even if the speed of image processing by the distribution memory access unit as described above is increased, it is conceivable that the processing speed decreases if the number of head nozzles is further increased. Therefore, an example will be described below in which the distribution memory access unit 2 and the image memory unit 3 are each configured in parallel to cope with the increase in the number of nozzles and increase the speed.

ヘッドのノズル数を増大する場合、ノズル数が比較的少ないときは一列に伸びてゆく。しかし、ノズル間隔は解像度に比例し細かく出来ず、また、ヘッド長も長くなり過ぎる為、一定ノズル数より多くなると、一列のもの（単位ヘッド）を張り合わせる図１２のような構成となるのが一般的である。図１２は、説明のため４画素おきに空けた５個のノズルが一列となった単位ヘッドを主走査（ライン）方向に２画素、副走査方向に２画素ずらした構成で２枚張り合わせ、合計１０ノズルのヘッドとした例である。なお、ノズル数、重ね数及び使用する単位ヘッドの数はこの例に限定されるものではない。 When the number of nozzles in the head is increased, the number of nozzles is increased in a row when the number of nozzles is relatively small. However, since the nozzle interval is not proportional to the resolution and cannot be made fine, and the head length becomes too long, if the number of nozzles exceeds a certain number, the arrangement shown in FIG. It is common. In FIG. 12, for the sake of explanation, two unit heads in which 5 nozzles spaced every 4 pixels are arranged in a line are shifted by 2 pixels in the main scanning (line) direction and 2 pixels in the sub-scanning direction. This is an example of a 10 nozzle head. The number of nozzles, the number of overlaps, and the number of unit heads to be used are not limited to this example.

図１２の構成のヘッドで印画する場合の、各ノズルの走査毎のインク吐出による印画パターンを図１３に示した。また、このような多ノズルに対応したブロック構成を図１４に示した。なお、図１４は、基本的に図１と同じ構成であり、同一符号は同一構成を示しているので説明は省略する。ここでは、画像メモリ３と振り分けメモリアクセス部２が対となっており、かつ複数設けられている。 FIG. 13 shows a printing pattern by ink ejection for each scanning of each nozzle when printing is performed with the head having the configuration shown in FIG. A block configuration corresponding to such a multi-nozzle is shown in FIG. FIG. 14 has basically the same configuration as that of FIG. 1, and the same reference numerals indicate the same configuration, and thus description thereof is omitted. Here, a plurality of image memories 3 and distribution memory access units 2 are provided.

これらの図を用いて動作を説明する。本例の場合、Ｎｏ．１からＮｏ．５の５ノズルで振り分けメモリアクセス部の画像処理がほぼ限界であると仮定した。この場合、ヘッドの１走査でＮｏ．１からＮｏ．１０のノズルは同時に吐出を開始し、図１３の第１スキャンに相当する１０本のラインを印画すべきであるが、この時、画像メモリと振り分けメモリアクセス部は２組(Ｎｏ．２)まで必要となり、Ｎｏ．１からＮｏ．５まではＮｏ．１アクセス部で、Ｎｏ．６からＮｏ．１０まではＮｏ．２アクセス部で処理される。それぞれ別々に処理されたデータはそれぞれのデータ展開部でパラシリ変換され、Ｎｏ．１からＮｏ．５までのノズルに接続するヘッドドライバー、及びＮｏ．６からＮｏ．１０までのノズルに接続するヘッドドライバーへと転送される。 The operation will be described with reference to these drawings. In this example, no. 1 to No. It is assumed that the image processing of the allocation memory access unit with 5 nozzles of 5 is almost the limit. In this case, no. 1 to No. The 10 nozzles should start discharging at the same time and should print 10 lines corresponding to the first scan of FIG. 13, but at this time, the image memory and the allocation memory access unit are up to 2 sets (No. 2) No. 1 to No. No. 5 is No. 1 access part, no. 6 to No. No. 10 is No. Processed by two access units. The data processed separately is subjected to parallel conversion in each data development unit. 1 to No. Head drivers connected to up to 5 nozzles, and No. 5 6 to No. Transfer to head driver connected to up to 10 nozzles.

次の走査では、図１２のヘッドを副走査方向に１画素ずらし、同じく各振り分けメモリアクセス部で処理されたデータをそれぞれのヘッドドライバーへと転送される。図１２の構成では、２回の走査で、全てのラインが埋まるので、３回めの走査時は、１９画素分大きく移動する事になる。ここで、各画像メモリ３からの読み出しに先立って、これらのメモリへは、図１３の印画に合わせてＣＰＵ１がデータを書き込んでおくべきである。すなわち、Ｎｏ．１の画像メモリ３には、ラインＮｏ．１，Ｎｏ．２，Ｎｏ．５，Ｎｏ．６，Ｎｏ．９，Ｎｏ．１０…のデータを、Ｎｏ．２の画像メモリ３には、ラインＮｏ．３，Ｎｏ．４，Ｎｏ．７，Ｎｏ．８，Ｎｏ．１１，Ｎｏ．１２…のデータを、ＣＰＵ１が画像データ入力時に適宜書き込むべきである。 In the next scan, the head shown in FIG. 12 is shifted by one pixel in the sub-scanning direction, and data processed by each sort memory access unit is transferred to each head driver. In the configuration of FIG. 12, since all the lines are filled by the second scanning, the third scanning moves by 19 pixels. Here, prior to reading from each image memory 3, the CPU 1 should write data in these memories in accordance with the print in FIG. That is, no. 1 is stored in the line No. 1 in the image memory 3. 1, No. 1 2, no. 5, no. 6, no. 9, no. The data of 10 ... In the image memory 3 of FIG. 3, No. 4, no. 7, no. 8, no. 11, no. 12 should be written as appropriate when the CPU 1 inputs image data.

以上の構成とすることで、１個の振り分けアクセス部だけで処理しきれない数のノズルを有するヘッドに対しても複数並列に構成する事で、対応可能となる。ここで、図１２のヘッド構成は、各一列のノズル間隔は４画素おきであったが、例えば８画素おきの構成であれば、Ｎｏ．１の画像メモリに書き込むラインをＮｏ．１，Ｎｏ．２，Ｎｏ．３，Ｎｏ．４，Ｎｏ．９，Ｎｏ．１０…とし、Ｎｏ．２の画像メモリに書き込むラインを、Ｎｏ．５，Ｎｏ．６，Ｎｏ．７，Ｎｏ．８，Ｎｏ．１３，Ｎｏ．１４…とすればよい。 With the above configuration, a plurality of heads having a number of nozzles that cannot be processed by only one distribution access unit can be handled in parallel. Here, in the head configuration of FIG. 12, the nozzle interval of each row is every 4 pixels, but for example, if the configuration is every 8 pixels, No. No. 1 is the line to be written to the image memory. 1, No. 1 2, no. 3, No. 4, no. 9, no. No. 10 ... No. 2 is the line to be written to the image memory. 5, no. 6, no. 7, no. 8, no. 13, no. 14 ...

また、列の数を増やす場合には、画像メモリ３と振り分けメモリアクセス部の組を増やすことにより対応可能である。さらに、これらの組合わせは主走査方向にヘッドを重ねていったが、図５に示すようにノズル方向に接続する場合も同じである。 Further, the number of columns can be increased by increasing the number of pairs of the image memory 3 and the distribution memory access unit. Further, in these combinations, the heads are overlapped in the main scanning direction, but the same applies when they are connected in the nozzle direction as shown in FIG.

上述の実施の形態例では、データ幅として３２ビット、１６ビット、階調として４ビットの場合について説明したが、本発明はこれに限るものではなく、その他の任意のビット数のものを用いることができる。 In the above-described embodiment, the case where the data width is 32 bits, 16 bits, and the gradation is 4 bits has been described. However, the present invention is not limited to this, and any other number of bits may be used. Can do.

本発明装置の全体構成例を示すブロック図である。It is a block diagram which shows the example of whole structure of this invention apparatus. 本発明の要部の一実施の形態例を示すブロック図である。It is a block diagram which shows one embodiment of the principal part of this invention. データ振り分け部の一実施の形態例を示すブロック図である。It is a block diagram which shows the example of 1 embodiment of a data distribution part. データ振り分けＬＵＴのビット構成を示す図である。It is a figure which shows the bit structure of a data distribution LUT. 余白挿入部の動作説明図である。It is operation | movement explanatory drawing of a margin insertion part. デュアルポートメモリ動作の説明図である。It is explanatory drawing of dual port memory operation | movement. メモリバンクがリング状にリード／ライト動作する例を示す図である。It is a figure which shows the example in which a memory bank performs read / write operation in ring shape. 長いラインヘッドの処理動作の説明図である。It is explanatory drawing of processing operation of a long line head. 印字ヘッドの走査方向の説明図である。FIG. 4 is an explanatory diagram of a print head in a scanning direction. 縦横変換の説明図である。It is explanatory drawing of vertical / horizontal conversion. メモリ容量を示す模式図である。It is a schematic diagram which shows memory capacity. ４ライン間隔を２個張り付けたヘッドのノズル面模式図である。It is a nozzle surface schematic diagram of a head in which two 4-line intervals are attached. 各ノズルのスキャン毎の印画位置を示す模式図である。It is a schematic diagram which shows the printing position for every scan of each nozzle. 多ノズルヘッドの構成図である。It is a block diagram of a multi-nozzle head. ４ライン間隔を２個直列に張り付けたヘッドのノズル面模式図である。It is a nozzle surface schematic diagram of a head in which two 4-line intervals are pasted in series.

符号の説明Explanation of symbols

１ＣＰＵ
３デュアルポートメモリ
５バッファＲＡＭ
６ＸＹ変換ＦＰＧＡ
１６ＳＣＳＩコントローラ
１７ＦＩＦＯ
２０振り分け・メモリアクセスＦＰＧＡ
２１データ入力コントロール部
２２ＦＩＦＯコントロール部
２３データ振り分け部
２４メモリライト要求部
２５メモリコントローラ
２６メモリリード要求部
２７余白挿入部
２８ＸＹ変換ＦＰＧＡインタフェース部
２９Ｉ／Ｏレジスタ部
３０ＣＰＵインタフェース部 1 CPU
3 Dual port memory 5 Buffer RAM
6 XY conversion FPGA
16 SCSI controller 17 FIFO
20 Distribution / memory access FPGA
DESCRIPTION OF SYMBOLS 21 Data input control part 22 FIFO control part 23 Data distribution part 24 Memory write request part 25 Memory controller 26 Memory read request part 27 Margin insertion part 28 XY conversion FPGA interface part 29 I / O register part 30 CPU interface part

Claims

画像データを記憶するメモリと、
画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、
該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定するＣＰＵとを具備し、
該ＣＰＵは、前記メモリから前記メモリ制御手段によって書き込まれた画像データを読み出すに際し、何ライン目から何ライン置きに何ライン分の画像データを読み出すかを設定することで、前記メモリ制御手段は、ＣＰＵを介在させることなく、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行なうことを特徴とする画像出力装置。 A memory for storing image data;
Memory control means for inputting image data and writing the image data to the memory at a designated write or read timing and the number of these data;
CPU for designating image data writing or reading timing and number of data to the memory control means,
When the CPU reads out the image data written by the memory control unit from the memory, the CPU sets the number of lines and the number of lines of image data to be read out from what line, and the memory control unit An image output apparatus which performs data reading corresponding to a printing method in which a plurality of lines are printed with a space between lines without interposing a CPU, and then a blank line is filled.

前記メモリは、書き込みと読み出しを同時に行うことが可能なデュアルポートメモリであることを特徴とする請求項１に記載の画像出力装置。 The image output apparatus according to claim 1, wherein the memory is a dual port memory capable of performing writing and reading simultaneously.