JP4600315B2 - カメラ装置の制御方法及びこれを用いたカメラ装置 - Google Patents
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Description
本発明は、３板式高感度カラーカメラ装置に関し、高感度と高解像度を両立するカメラ装置の制御方法及びこれを用いたカメラ装置に関する。
一般に、複数の固体撮像素子を備え、高感度と高解像度を両立するカラーカメラ装置が知られている。
図１１に特許文献１に開示された従来の高感度カラーカメラ装置３００のブロック構成を示す。
この高感度カラーカメラ装置３００は、固体撮像素子３０２〜３０４、位相制御回路３０７、画素加算制御回路３０８、サンプルホールド回路３１０Ｂ，３１０Ｇ，３１０Ｒと同期信号発生回路３１１で構成されていて、各固体撮像素子３０２〜３０４の水平方向の画素を加算することで高感度を実現している。画素加算時においては画素加算制御回路３０８から出力される画素加算制御信号がＢ（青）固体撮像素子３０２とＲ（赤）固体撮像素子３０４に供給され、Ｇ（緑）固体撮像素子３０３には位相制御回路３０７によって位相制御された画素加算制御信号が供給される。
図１２（Ａ）は水平方向の画素加算しない通常動作の画素配列を示す。図１２（Ｂ）は高感度カラーカメラ装置３００における水平２画素を加算した場合の画素の空間的配置を示す。Ｇ固体撮像素子３０３に送る画素加算制御信号をＢ固体撮像素子３０２及びＲ固体撮像素子３０４に送る画素加算制御信号に対して１画素分ずらすことによって、Ｇ画素と、Ｂ画素及びＲ画素が１画素ずつ交互に配置される。このため輝度信号成分の水平解像度の低下を改善している（図１２（Ｂ））。
図１１に特許文献１に開示された従来の高感度カラーカメラ装置３００のブロック構成を示す。
この高感度カラーカメラ装置３００は、固体撮像素子３０２〜３０４、位相制御回路３０７、画素加算制御回路３０８、サンプルホールド回路３１０Ｂ，３１０Ｇ，３１０Ｒと同期信号発生回路３１１で構成されていて、各固体撮像素子３０２〜３０４の水平方向の画素を加算することで高感度を実現している。画素加算時においては画素加算制御回路３０８から出力される画素加算制御信号がＢ（青）固体撮像素子３０２とＲ（赤）固体撮像素子３０４に供給され、Ｇ（緑）固体撮像素子３０３には位相制御回路３０７によって位相制御された画素加算制御信号が供給される。
図１２（Ａ）は水平方向の画素加算しない通常動作の画素配列を示す。図１２（Ｂ）は高感度カラーカメラ装置３００における水平２画素を加算した場合の画素の空間的配置を示す。Ｇ固体撮像素子３０３に送る画素加算制御信号をＢ固体撮像素子３０２及びＲ固体撮像素子３０４に送る画素加算制御信号に対して１画素分ずらすことによって、Ｇ画素と、Ｂ画素及びＲ画素が１画素ずつ交互に配置される。このため輝度信号成分の水平解像度の低下を改善している（図１２（Ｂ））。
一方、図１３は、特許文献２に開示された従来のカラーカメラ装置の画素の空間的配置を示す模式図である。Ｇ画素がＢ画素及びＲ画素に対して水平・垂直方向にそれぞれ１／２画ずつずらして配置されている。下記の式（１）に示すように、輝度信号Ｙ（例えばＹ１２１，Ｙ１２２，Ｙ２１１，Ｙ２１２）を算出し補間することによって、Ｇ固体撮像素子上に配置されている画素数の４倍の輝度信号を得ている。
［数１］
Ｙ１２１＝０．３＊Ｒ２１＋０．５９＊Ｇ２１＋０．１１＊Ｂ２１
Ｙ１２２＝０．３＊Ｒ２２＋０．５９＊Ｇ２１＋０．１１＊Ｂ２２
Ｙ２１１＝０．３＊Ｒ２１＋０．５９＊Ｇ１１＋０．１１＊Ｂ２１
Ｙ２１２＝０．３＊Ｒ２２＋０．５９＊Ｇ１１＋０．１１＊Ｂ２２・・・（１）
ここで＊印は乗算記号を表す。
補間によってＧ画素数の４倍の輝度信号を得る代わりに固体撮像素子上に配置する画素数を１／４で済ませて、１画素あたりの受光面積を拡大することで高感度を実現している。
特公平７−７５４０９号公報
特開２００２−３４０４９号公報
Ｙ１２１＝０．３＊Ｒ２１＋０．５９＊Ｇ２１＋０．１１＊Ｂ２１
Ｙ１２２＝０．３＊Ｒ２２＋０．５９＊Ｇ２１＋０．１１＊Ｂ２２
Ｙ２１１＝０．３＊Ｒ２１＋０．５９＊Ｇ１１＋０．１１＊Ｂ２１
Ｙ２１２＝０．３＊Ｒ２２＋０．５９＊Ｇ１１＋０．１１＊Ｂ２２・・・（１）
ここで＊印は乗算記号を表す。
補間によってＧ画素数の４倍の輝度信号を得る代わりに固体撮像素子上に配置する画素数を１／４で済ませて、１画素あたりの受光面積を拡大することで高感度を実現している。
特許文献１に示す高感度カラーカメラ装置３００は、Ｇ固体撮像素子３０３、Ｂ固体撮像素子３０２及びＲ固体撮像素子３０４に送る画素加算制御信号を制御して、Ｇ画素に対して、Ｂ画素及びＲ画素が１画素ずつ交互に配置されるようにして輝度信号成分の水平解像度の低下を改善している。
しかしながら、輝度信号は主にＧ信号から構成されている。上述の高感度カラーカメラ装置３００では図１２（Ｂ）に示すように水平２画素加算した後、Ｇ画素の水平方向間隔が２δ（δは固体撮像素子の隣接する画素間隔）となり、画素加算しない場合に比べて水平解像度の劣化が大きいという問題がある。
また特許文献２に開示された高感度カラーカメラ装置ではＧ画素をＢ画素及びＲ画素に対して水平・垂直方向にそれぞれ１／２画素ずつずらして配置する必要がある。
図１４（Ｂ）にＧ画素が理想的にずれたときの画素配列を示し、この画素配列で輝度信号を補間すると実効解像度が最大になる。しかし、図１４（Ｃ）に示すように、固体撮像素子の位置合わせプロセスにおける位置のばらつきは比較的大きく、Ｇ画素がずれてＧ'画素に配置されると、このＧ'画素とＢ画素及びＲ画素が近づくほど補間による輝度信号ＹはＢ画素またはＲ画素の近傍に位置し、実効的な解像度向上効果が低くなるという問題がある。
本発明は、上記問題に鑑みてなされたものであり、高感度、高解像度の画像を得ることを目的とする。
しかしながら、輝度信号は主にＧ信号から構成されている。上述の高感度カラーカメラ装置３００では図１２（Ｂ）に示すように水平２画素加算した後、Ｇ画素の水平方向間隔が２δ（δは固体撮像素子の隣接する画素間隔）となり、画素加算しない場合に比べて水平解像度の劣化が大きいという問題がある。
また特許文献２に開示された高感度カラーカメラ装置ではＧ画素をＢ画素及びＲ画素に対して水平・垂直方向にそれぞれ１／２画素ずつずらして配置する必要がある。
図１４（Ｂ）にＧ画素が理想的にずれたときの画素配列を示し、この画素配列で輝度信号を補間すると実効解像度が最大になる。しかし、図１４（Ｃ）に示すように、固体撮像素子の位置合わせプロセスにおける位置のばらつきは比較的大きく、Ｇ画素がずれてＧ'画素に配置されると、このＧ'画素とＢ画素及びＲ画素が近づくほど補間による輝度信号ＹはＢ画素またはＲ画素の近傍に位置し、実効的な解像度向上効果が低くなるという問題がある。
本発明は、上記問題に鑑みてなされたものであり、高感度、高解像度の画像を得ることを目的とする。
本発明のカメラ制御方法は、複数の固体撮像素子を有するカメラ装置の制御方法において、前記複数の固体撮像素子に位相制御される水平加算制御信号と垂直加算制御信号を供給するステップと、前記水平加算制御信号と垂直加算制御信号により前記複数の固体撮像素子の画素列と行を選択するステップと、前記複数の固体撮像素子のＲ（赤）またはＢ（青）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第１の画素信号を第１の出力ラインを介して読み出すステップと、前記複数の固体撮像素子のＧ（緑）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第２の画素信号を第２の出力ラインを介して読み出し、当該読み出した第２の画素信号の位相を前記第１の画素信号に対して水平転送クロックを所定量遅延した時間の位相だけシフトするステップと、前記読み出された第１の画素信号と前記位相シフトされた第２の画素信号を用いて輝度信号と色信号を処理し同期信号を付加してカラー画像信号を出力するステップとを有する。
本発明のカメラ装置は、複数の固体撮像素子と、前記複数の固体撮像素子に水平方向、垂直方向または水平垂直両方向の隣接する複数の画素信号を加算するための位相制御された水平加算制御信号、垂直加算制御信号を供給する制御回路と、前記制御回路から出力された水平加算制御信号または垂直加算制御信号により、前記複数の固体撮像素子のＲ（赤）またはＢ（青）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第１の画素信号を第１の出力ラインを介して読み出し、かつ、前記複数の固体撮像素子のＧ（緑）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第２の画素信号を第２の出力ラインを介して読み出し、当該読み出した第２の画素信号の位相を前記第１の画素信号に対して水平転送クロックを所定量遅延した時間の位相だけシフトし、前記読み出された第１の画素信号と前記位相シフトされた第２の画素信号を用いて輝度信号と色信号の信号処理を行い同期信号を付加してカラー画像信号を出力する信号処理回路とを有する。
本発明のカメラ装置は、複数の固体撮像素子と、前記複数の固体撮像素子に水平方向、垂直方向または水平垂直両方向の隣接する複数の画素信号を加算するための位相制御された水平加算制御信号、垂直加算制御信号を供給する制御回路と、前記制御回路から出力された水平加算制御信号または垂直加算制御信号により、前記複数の固体撮像素子のＲ（赤）またはＢ（青）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第１の画素信号を第１の出力ラインを介して読み出し、かつ、前記複数の固体撮像素子のＧ（緑）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第２の画素信号を第２の出力ラインを介して読み出し、当該読み出した第２の画素信号の位相を前記第１の画素信号に対して水平転送クロックを所定量遅延した時間の位相だけシフトし、前記読み出された第１の画素信号と前記位相シフトされた第２の画素信号を用いて輝度信号と色信号の信号処理を行い同期信号を付加してカラー画像信号を出力する信号処理回路とを有する。
本発明におけるカメラ制御方法は、画素加算の際電気的に水平方向、垂直方向または水平・垂直方向に画素を任意間隔ずらすことにより暗所で高感度かつ高解像度な撮影ができる。
本発明におけるカメラ装置は、制御信号を用いて電気的に固体撮像素子の画素を水平方向、垂直方向または水平・垂直両方向に任意間隔ずらすことにより精度良く画素を配置できる。
本発明におけるカメラ装置は、制御信号を用いて電気的に固体撮像素子の画素を水平方向、垂直方向または水平・垂直両方向に任意間隔ずらすことにより精度良く画素を配置できる。
固体撮像素子としてＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージャとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージャがあり、本発明の実施形態例はいずれの素子にも適用できる。
まず、ＣＣＤイメージャ（固体撮像素子）を用いたカメラ装置の制御方法について図１〜図５を用いて説明する。ここで、カメラ装置として多板固体撮像素子たとえば３板式カラーカメラ装置の例を用いる。
本発明の実施形態例であるＣＣＤカメラ装置の制御方法について図１〜図５を用いて説明する。３板式ＣＣＤカメラ装置では固体撮像素子１１は３個の固体撮像素子、Ｒ用固体撮像素子１１Ｒ、Ｂ用固体撮像素子１１Ｒ、Ｇ用固体撮像素子１１Ｇで構成されている。
図１に便宜上、１個の固体撮像素子１１のみを示す。図１に示す固体撮像素子１１の、（不図示の）各Ｒ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇは、画素１２がマトリックス状に配列され、画素列に交互に列方向に垂直レジスタ１３が配列され、垂直レジスタ１３の出力に水平レジスタ１４が接続されている。水平レジスタ１４の出力にフローティングディフュージョンアンプ（ＦＤアンプ）１７が接続され、画素信号が取り出される。
不図示のタイミングジェネレータから水平転送クロック（Ｈ転送クロック）１５が各Ｒ，Ｇ，Ｂ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇの水平レジスタ１４に供給され、またＶ（垂直）転送クロック１６がＶレジスタ１３に供給される。
まず、ＣＣＤイメージャ（固体撮像素子）を用いたカメラ装置の制御方法について図１〜図５を用いて説明する。ここで、カメラ装置として多板固体撮像素子たとえば３板式カラーカメラ装置の例を用いる。
本発明の実施形態例であるＣＣＤカメラ装置の制御方法について図１〜図５を用いて説明する。３板式ＣＣＤカメラ装置では固体撮像素子１１は３個の固体撮像素子、Ｒ用固体撮像素子１１Ｒ、Ｂ用固体撮像素子１１Ｒ、Ｇ用固体撮像素子１１Ｇで構成されている。
図１に便宜上、１個の固体撮像素子１１のみを示す。図１に示す固体撮像素子１１の、（不図示の）各Ｒ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇは、画素１２がマトリックス状に配列され、画素列に交互に列方向に垂直レジスタ１３が配列され、垂直レジスタ１３の出力に水平レジスタ１４が接続されている。水平レジスタ１４の出力にフローティングディフュージョンアンプ（ＦＤアンプ）１７が接続され、画素信号が取り出される。
不図示のタイミングジェネレータから水平転送クロック（Ｈ転送クロック）１５が各Ｒ，Ｇ，Ｂ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇの水平レジスタ１４に供給され、またＶ（垂直）転送クロック１６がＶレジスタ１３に供給される。
通常の明所での撮影において、各画素１２で受光して発生した電荷は、垂直レジスタ１３に転送され、垂直レジスタ１３の電荷はＶ転送クロック１６で水平レジスタ１４に出力される。水平レジスタ１４の画素信号はＨ転送クロック１５で順次Ｒ（，Ｂ，Ｇ用）固体撮像素子１１Ｒ（，１１Ｂ，１１Ｇ）のフローティングディフジョン（ＦＤ）アンプ１７に転送され、後段のＳ／Ｈ（サンプルホールド）回路に出力される。図３（Ａ）に画素の加算処理の無いときの画素配列を示す。
一方、暗所での撮影において、後述のタイミングジェネレータ（２０７）から出力された制御信号がＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。
ここでは、画素の水平加算の例について図１と図２を用いて説明する。画素の水平方向の配列された画素行を垂直方向に順に１ライン，２ライン，３ライン，・・・と記載し、また、各ラインと列で特定される画素の位置を画素アドレスと記載する。
Ｈ（水平）転送クロック１５が時刻ｔ１，ｔ２，・・・，ｔ８，・・・に水平レジスタ１４に供給されると、これに同期してＲ，Ｂ用固体撮像素子１１Ｒ，１１Ｂのライン１に時刻ｔ１，ｔ３，ｔ５，ｔ７，・・・にリセットパルスが供給され、Ｇ用固体撮像素子１１Ｇのライン１に時刻ｔ２，ｔ４，ｔ６，ｔ８，・・・にリセットパルスが供給される（図２（ａ）〜（ｃ））。
また、Ｒ，Ｂ用固体撮像素子１１Ｒ，１１Ｂのライン２に時刻ｔ２，ｔ４，ｔ６，ｔ８，・・・にリセットパルスが供給され、Ｇ用固体撮像素子１１Ｇのライン２に時刻ｔ１，ｔ３，ｔ５，ｔ７，・・・にリセットパルスが供給される（図２（ｄ），（ｅ））。
このように、Ｒ，Ｂ画素とＧ画素は１ラインでは水平方向に１Ｈ転送クロックおきに交互に選択され、１ラインと２ライン間においては、Ｒ，Ｂ画素とＧ画素間はＨ転送クロック（図２（ａ））の１クロック位相シフトされ、垂直奇数ラインと垂直偶数ライン間で位相変調されている。
ここでは、画素の水平加算の例について図１と図２を用いて説明する。画素の水平方向の配列された画素行を垂直方向に順に１ライン，２ライン，３ライン，・・・と記載し、また、各ラインと列で特定される画素の位置を画素アドレスと記載する。
Ｈ（水平）転送クロック１５が時刻ｔ１，ｔ２，・・・，ｔ８，・・・に水平レジスタ１４に供給されると、これに同期してＲ，Ｂ用固体撮像素子１１Ｒ，１１Ｂのライン１に時刻ｔ１，ｔ３，ｔ５，ｔ７，・・・にリセットパルスが供給され、Ｇ用固体撮像素子１１Ｇのライン１に時刻ｔ２，ｔ４，ｔ６，ｔ８，・・・にリセットパルスが供給される（図２（ａ）〜（ｃ））。
また、Ｒ，Ｂ用固体撮像素子１１Ｒ，１１Ｂのライン２に時刻ｔ２，ｔ４，ｔ６，ｔ８，・・・にリセットパルスが供給され、Ｇ用固体撮像素子１１Ｇのライン２に時刻ｔ１，ｔ３，ｔ５，ｔ７，・・・にリセットパルスが供給される（図２（ｄ），（ｅ））。
このように、Ｒ，Ｂ画素とＧ画素は１ラインでは水平方向に１Ｈ転送クロックおきに交互に選択され、１ラインと２ライン間においては、Ｒ，Ｂ画素とＧ画素間はＨ転送クロック（図２（ａ））の１クロック位相シフトされ、垂直奇数ラインと垂直偶数ライン間で位相変調されている。
その結果、Ｒ，Ｂ用固体撮像素子１１Ｒ，１１Ｂのライン１（以下ライン１（Ｒ，Ｂ用）と記載する）において、時刻ｔ１でアドレス１の画素（以下画素アドレス１と記載する）が選択され、時刻ｔ２で、画素アドレス１と画素アドレス２が選択され、加算された画素信号が出力される。時刻ｔ２におけるＧ用固体撮像素子１１Ｇのライン１（以下ライン１（Ｇ用）と記載する）では画素アドレス２が選択され、出力される。時刻ｔ３において、ライン１（Ｒ，Ｂ用）では画素アドレス３、ライン１（Ｇ用）で画素アドレス２と画素アドレス３が選択される。時刻ｔ４で、ライン１（Ｒ，Ｂ用）で画素アドレス３と画素アドレス４が選択され、ライン１（Ｇ用）で画素アドレス４が選択される。以下同様に画素アドレスの選択が行われる。このライン１において画素がアドレス選択され、加算処理されてＦＤアンプ１７から出力される様子を図２（ｆ），（ｇ）に示す。
ライン２（Ｇ用）は時刻ｔ１で画素アドレス１が選択される。時刻ｔ２で、ライン２（Ｒ，Ｂ用）で画素アドレス２が選択され、ライン２（Ｇ用）で画素アドレス１と画素アドレス２が選択される。時刻ｔ３で、ライン２（Ｒ，Ｂ用）で画素アドレス２と画素アドレス３が選択され、ライン２（Ｇ用）で画素アドレス３が選択される。時刻ｔ４で、ライン２（Ｒ，Ｂ用）で画素アドレス４が選択され、ライン２（Ｇ用）で画素アドレス３と画素アドレス４が選択される。以下同様に画素アドレスの選択が行われる。ライン２において画素アドレス選択され、加算処理されてＦＤアンプ１７から出力される様子を図２（ｈ），（ｉ）に示す。
ライン２（Ｇ用）は時刻ｔ１で画素アドレス１が選択される。時刻ｔ２で、ライン２（Ｒ，Ｂ用）で画素アドレス２が選択され、ライン２（Ｇ用）で画素アドレス１と画素アドレス２が選択される。時刻ｔ３で、ライン２（Ｒ，Ｂ用）で画素アドレス２と画素アドレス３が選択され、ライン２（Ｇ用）で画素アドレス３が選択される。時刻ｔ４で、ライン２（Ｒ，Ｂ用）で画素アドレス４が選択され、ライン２（Ｇ用）で画素アドレス３と画素アドレス４が選択される。以下同様に画素アドレスの選択が行われる。ライン２において画素アドレス選択され、加算処理されてＦＤアンプ１７から出力される様子を図２（ｈ），（ｉ）に示す。
このように、リセットパルスを用いてＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇの隣接する水平２画素を加算すると共に、垂直奇数ラインと偶数ライン間で水平１画素分の位相差を持つように変調する。また、リセッットパルスはＢ固体撮像素子１１Ｂ、Ｒ固体撮像素子１１Ｒに供給するとともに更に水平１画素分の位相差を与えてＧ用固体撮像素子１１Ｇに出力する。
水平方向に２画素加算された画素信号はＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇから出力され、Ｓ／Ｈ（サンプルホールド）回路などを介して後段の信号処理回路に供給される。Ｒ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇから出力された画素配列を図３（Ｂ）に示す。
したがって、加算したＧ画素と、加算したＢ画素及びＲ画素がそれぞれ水平・垂直方向に１画素ずつ交互に空間的に配列され、Ｇ画素の水平方向の間隔はδ（δはＧ固体撮像素子の画素間隔）となり、補間後の水平解像度は図１２（Ｂ）と比較して著しく改善する。
水平方向に２画素加算された画素信号はＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇから出力され、Ｓ／Ｈ（サンプルホールド）回路などを介して後段の信号処理回路に供給される。Ｒ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇから出力された画素配列を図３（Ｂ）に示す。
したがって、加算したＧ画素と、加算したＢ画素及びＲ画素がそれぞれ水平・垂直方向に１画素ずつ交互に空間的に配列され、Ｇ画素の水平方向の間隔はδ（δはＧ固体撮像素子の画素間隔）となり、補間後の水平解像度は図１２（Ｂ）と比較して著しく改善する。
次に、本発明の実施形態例であるＣＣＤで構成されるＣＣＤカメラ装置の他の制御方法について説明する。ＣＣＤカメラ装置の構成は図１と同じであるが、制御方法が異なる。図４にＣＣＤで構成されたＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇを駆動するＶ転送クロック、Ｈ転送クロック、リセットパルスなどに関するタイミングチャートを示す。
図４（ａ）〜（ｅ）に垂直タイミング（チャート）を示す。Ｈ（水平）同期信号の時刻ｔ１に同期して、Ｖ（垂直）転送クロック（Ｒ，Ｂ用）ｔ１ａ，ｔ１ｂ、またＶ転送クロック（Ｇ用）ｔ１ｃがＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。時刻ｔ２において、Ｖ転送クロック（Ｒ，Ｂ用）ｔ２ａ，ｔ２ｂ、Ｖ転送クロック（Ｇ用）ｔ２ｃ，ｔ２ｄがＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。
以下図４（ａ）〜（ｃ）に示すように、時刻ｔ３，ｔ４，・・・についてＶ転送クロック（Ｒ，Ｂ用）、Ｖ転送クロック（Ｇ用）がＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。
図４（ａ）〜（ｅ）に垂直タイミング（チャート）を示す。Ｈ（水平）同期信号の時刻ｔ１に同期して、Ｖ（垂直）転送クロック（Ｒ，Ｂ用）ｔ１ａ，ｔ１ｂ、またＶ転送クロック（Ｇ用）ｔ１ｃがＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。時刻ｔ２において、Ｖ転送クロック（Ｒ，Ｂ用）ｔ２ａ，ｔ２ｂ、Ｖ転送クロック（Ｇ用）ｔ２ｃ，ｔ２ｄがＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。
以下図４（ａ）〜（ｃ）に示すように、時刻ｔ３，ｔ４，・・・についてＶ転送クロック（Ｒ，Ｂ用）、Ｖ転送クロック（Ｇ用）がＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇに供給される。
その結果、Ｈ同期信号の時刻ｔ１において、出力（Ｒ，Ｂ用）で垂直方向のライン１（画素アドレスライン１）とライン２（画素アドレスライン２）が選択され、出力（Ｇ用）で垂直方向の画素アドレスライン１が選択される。以下同様に、ライン１、ライン２、・・・を画素アドレスライン１、画素アドレスライン２、・・・と記載する。
時刻ｔ２で、出力（Ｒ，Ｂ用）で垂直方向の画素アドレスライン３とアドレスライン４が選択され、出力（Ｇ用）で垂直方向の画素アドレスライン２と画素アドレスライン３の画素が選択される。以下同様に垂直方向の画素が選択され、出力（Ｒ，Ｂ用）と出力（Ｇ用）から加算された画素信号が出力される様子を図４（ｄ），（ｅ）に示す。
時刻ｔ２で、出力（Ｒ，Ｂ用）で垂直方向の画素アドレスライン３とアドレスライン４が選択され、出力（Ｇ用）で垂直方向の画素アドレスライン２と画素アドレスライン３の画素が選択される。以下同様に垂直方向の画素が選択され、出力（Ｒ，Ｂ用）と出力（Ｇ用）から加算された画素信号が出力される様子を図４（ｄ），（ｅ）に示す。
次に、上述した垂直タイミング（チャート）の各Ｈ（水平）同期期間内に、Ｒ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇを駆動する水平タイミングについて説明する。
図４（ｆ）にＨ（水平）転送クロックｔ１，ｔ２，・・・，ｔ８，・・・を示し、これに同期して図４（ｇ），（ｈ）に示すようにリセットパルス（Ｒ，Ｂ用）が時刻ｔ１，ｔ３，ｔ５，・・・にＲ，Ｂ固体撮像素子１１Ｒ，１１Ｂに供給され、リセットパルス（Ｇ用）が時刻ｔ２，ｔ４，ｔ６，・・・にＧ用固体撮像素子１１Ｇに供給される。
この結果、図４（ｉ），（ｊ）に示すように時刻ｔ１で、出力（Ｒ，Ｂ用）で画素アドレス１が選択され、時刻ｔ２で画素アドレス１と画素アドレス２が選択され、出力（Ｇ用）で画素アドレス２が選択される。時刻ｔ３で、出力（Ｒ，Ｂ用）で画素アドレス３が選択され、出力（Ｇ用）で画素アドレス２と画素アドレス３が選択される。以下同様に水平方向の画素アドレスが選択され、加算処理された画素信号が出力（Ｒ，Ｂ用）と出力（Ｇ用）から出力される。
図４（ｆ）にＨ（水平）転送クロックｔ１，ｔ２，・・・，ｔ８，・・・を示し、これに同期して図４（ｇ），（ｈ）に示すようにリセットパルス（Ｒ，Ｂ用）が時刻ｔ１，ｔ３，ｔ５，・・・にＲ，Ｂ固体撮像素子１１Ｒ，１１Ｂに供給され、リセットパルス（Ｇ用）が時刻ｔ２，ｔ４，ｔ６，・・・にＧ用固体撮像素子１１Ｇに供給される。
この結果、図４（ｉ），（ｊ）に示すように時刻ｔ１で、出力（Ｒ，Ｂ用）で画素アドレス１が選択され、時刻ｔ２で画素アドレス１と画素アドレス２が選択され、出力（Ｇ用）で画素アドレス２が選択される。時刻ｔ３で、出力（Ｒ，Ｂ用）で画素アドレス３が選択され、出力（Ｇ用）で画素アドレス２と画素アドレス３が選択される。以下同様に水平方向の画素アドレスが選択され、加算処理された画素信号が出力（Ｒ，Ｂ用）と出力（Ｇ用）から出力される。
このように、垂直・水平画素加算例において、タイミングジェネレータでＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇの隣接する垂直２ラインを加算するＶ転送クロックと、隣接する水平２画素を加算するリセットパルスを発生する。また、タイミングジェネレータはＶ転送クロックに１Ｈ期間の位相差と、リセットパルスに水平１画素の位相差をそれぞれ与えてＧ用固体撮像素子１１Ｇに供給する。
これらの制御信号が供給されてＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇで発生した電荷は、画素信号として出力され、Ｓ／Ｈ回路を介して後段の信号処理回路に出力される。
このようにして得られた水平２画素、垂直２画素（ライン）加算したときの画素配列の例を図５（Ｂ）に示す。
しかし、図５（Ｂ）に示す画素配列は図５（Ａ）と比較して明らかなように解像度が劣化している。したがって、この場合は輝度（Ｙ）信号を追加配置する。輝度（Ｙ）信号をＧ画素とこれに隣接するＲ，Ｂ画素を用いて例えば上述の式（１）により計算し、Ｇ画素とこれに隣接するＲ，Ｂ画素間に配置して補間する。これにより、感度と実効解像度が向上する。
また、本実施形態においてはＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
これらの制御信号が供給されてＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇで発生した電荷は、画素信号として出力され、Ｓ／Ｈ回路を介して後段の信号処理回路に出力される。
このようにして得られた水平２画素、垂直２画素（ライン）加算したときの画素配列の例を図５（Ｂ）に示す。
しかし、図５（Ｂ）に示す画素配列は図５（Ａ）と比較して明らかなように解像度が劣化している。したがって、この場合は輝度（Ｙ）信号を追加配置する。輝度（Ｙ）信号をＧ画素とこれに隣接するＲ，Ｂ画素を用いて例えば上述の式（１）により計算し、Ｇ画素とこれに隣接するＲ，Ｂ画素間に配置して補間する。これにより、感度と実効解像度が向上する。
また、本実施形態においてはＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
次に、図６、図７を用いて本発明の他の実施形態例であるＣＭＯＳで構成されたＣＭＯＳカメラ装置の制御方法ついて説明する。
図６にＣＭＯＳ構成のカメラ装置１００のブロック構成を示す。Ｒ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇで構成され、このＲ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇは、それぞれ画素（受光素子）１０２、行選択線１０３、列選択線（列信号線）１０４、Ｖ（垂直）ドライバ１０５、デコーダ１０６、Ｉ−Ｖ（電流−電圧）変換器１０７、Ａ／Ｄ（アナログ・ディジタル）変換器１０８、タイミングジェネレータ１０９、セレクタ１１０、加算器１１１、出力回路１１２などで構成される。
タイミングジェネレータ１０９から行選択カウンタ出力１と行選択カウンタ出力２の行選択信号がデコーダ１０６に供給され、デコーダ１０６でデコードされ、デコードされた結果がＶドライバ１０５に出力される。Ｖドライバ１０５から出力された行選択信号により任意の行が選択される。
タイミングジェネレータ１０９から列選択カウンタ出力１と列選択カウンタ出力２の列選択信号がセレクタ１１０に供給され、任意の列が選択される。選択された１または２個の列から導出された画素信号は加算器１１１に出力され、加算処理されて出力回路１１２に供給される。
図６にＣＭＯＳ構成のカメラ装置１００のブロック構成を示す。Ｒ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇで構成され、このＲ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇは、それぞれ画素（受光素子）１０２、行選択線１０３、列選択線（列信号線）１０４、Ｖ（垂直）ドライバ１０５、デコーダ１０６、Ｉ−Ｖ（電流−電圧）変換器１０７、Ａ／Ｄ（アナログ・ディジタル）変換器１０８、タイミングジェネレータ１０９、セレクタ１１０、加算器１１１、出力回路１１２などで構成される。
タイミングジェネレータ１０９から行選択カウンタ出力１と行選択カウンタ出力２の行選択信号がデコーダ１０６に供給され、デコーダ１０６でデコードされ、デコードされた結果がＶドライバ１０５に出力される。Ｖドライバ１０５から出力された行選択信号により任意の行が選択される。
タイミングジェネレータ１０９から列選択カウンタ出力１と列選択カウンタ出力２の列選択信号がセレクタ１１０に供給され、任意の列が選択される。選択された１または２個の列から導出された画素信号は加算器１１１に出力され、加算処理されて出力回路１１２に供給される。
通常の明所撮影において、Ｖドライバ１０５から出力された行選択信号で行選択線１０３が選択され、また列選択カウンタ出力１，２から出力された列選択信号で任意の列が選択される。その結果、選択された画素信号は列信号線１０４を介して画素信号がＩ−Ｖ変換器１０７に供給され、Ａ／Ｄ変換器１０８に出力される。Ａ／Ｄ変換器１０８から出力された画素信号は加算器１１１と出力回路１１２を介してＣＭＯＳ構成の固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇから後段の信号処理回路に出力される。このときの電気的な画素配列は図３（Ａ）と同じである。
次に、暗所の撮影における画素の水平加算例について説明する。まず、垂直タイミング（チャート）について説明する。Ｈ同期信号の時刻ｔ１，ｔ２，ｔ３，・・・に同期して、タイミングジェネレータ１０９の行選択カウンタ出力１から行選択信号がデコーダ１０６に出力される。このとき、行選択カウンタ出力２から垂直方向の（画素アドレス）ラインの行選択信号は出力されない（図７（ａ），（ｂ），（ｃ））。
行選択カウンタ出力１により、時刻ｔ１で画素の垂直方向の画素アドレスライン１が選択され、時刻ｔ２で画素アドレスライン２が選択され、以下同様に時刻ｔ３で画素アドレスライン３が選択される。また、このとき、行選択カウンタ出力２から垂直方向の画素アドレスラインの選択信号は出力されない。
次に、１水平同期期間内の水平タイミング（チャート）について説明する。ライン１（＝ｎ；ｎは正の整数で奇数）に関する水平タイミングを図７（ｄ）〜（ｈ）に示す。ＭＣＫ（マスタークロック）の時刻ｔ１で、列選択カウンタ出力１（Ｒ，Ｂ用）で画素の水平方向アドレス１が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス２が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレスは選択されず、列選択カウンタ出力２（Ｇ用）で画素アドレス１が選択される。その結果、水平方向の選択された画素アドレス１と画素アドレス２が加算器１１１で加算され、この加算された結果が出力（Ｒ，Ｂ用）から出力される。しかし出力（Ｇ用）から加算結果は出力されない。
時刻ｔ２で、列選択カウンタ出力１（Ｒ，Ｂ用）で水平方向の画素アドレス３が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス４が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレス２が選択され、列選択カウンタ出力２（Ｇ用）で画素アドレス３が選択される。水平方向の選択された画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力され、画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下図７（ｇ），（ｈ）に示すように時刻ｔ３，ｔ４，・・・で同様な動作を繰り返す。
行選択カウンタ出力１により、時刻ｔ１で画素の垂直方向の画素アドレスライン１が選択され、時刻ｔ２で画素アドレスライン２が選択され、以下同様に時刻ｔ３で画素アドレスライン３が選択される。また、このとき、行選択カウンタ出力２から垂直方向の画素アドレスラインの選択信号は出力されない。
次に、１水平同期期間内の水平タイミング（チャート）について説明する。ライン１（＝ｎ；ｎは正の整数で奇数）に関する水平タイミングを図７（ｄ）〜（ｈ）に示す。ＭＣＫ（マスタークロック）の時刻ｔ１で、列選択カウンタ出力１（Ｒ，Ｂ用）で画素の水平方向アドレス１が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス２が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレスは選択されず、列選択カウンタ出力２（Ｇ用）で画素アドレス１が選択される。その結果、水平方向の選択された画素アドレス１と画素アドレス２が加算器１１１で加算され、この加算された結果が出力（Ｒ，Ｂ用）から出力される。しかし出力（Ｇ用）から加算結果は出力されない。
時刻ｔ２で、列選択カウンタ出力１（Ｒ，Ｂ用）で水平方向の画素アドレス３が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス４が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレス２が選択され、列選択カウンタ出力２（Ｇ用）で画素アドレス３が選択される。水平方向の選択された画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力され、画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下図７（ｇ），（ｈ）に示すように時刻ｔ３，ｔ４，・・・で同様な動作を繰り返す。
ライン２（＝ｎ＋１；ｎは正の整数で奇数）に関する水平タイミング（チャート）を図７（ｉ）〜（ｍ）に示す。ＭＣＫ（マスタークロック）の時刻ｔ１で、列選択カウンタ出力１（Ｒ，Ｂ用）で水平方向の画素アドレスは選択されず、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス１が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレス１が選択され、列選択カウンタ出力２（Ｇ用）で画素アドレス２が選択される。加算器１１１から出力された加算結果が出力（Ｒ，Ｂ用）から出力されず、水平方向の画素アドレス１と画素アドレス２が加算器１１１で加算された結果が出力（Ｇ用）から出力される。
時刻ｔ２で、列選択カウンタ出力１（Ｒ，Ｂ用）で水平方向の画素アドレス２が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス３が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレス３が選択され、列選択カウンタ出力２（Ｇ用）で画素アドレス４が選択される。水平方向の画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力される。また、画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下図７（ｌ），（ｍ）に示すように時刻ｔ３，ｔ４，・・・と繰り返す。
時刻ｔ２で、列選択カウンタ出力１（Ｒ，Ｂ用）で水平方向の画素アドレス２が選択され、列選択カウンタ出力２（Ｒ，Ｂ用）で画素アドレス３が選択される。また、列選択カウンタ出力１（Ｇ用）で画素アドレス３が選択され、列選択カウンタ出力２（Ｇ用）で画素アドレス４が選択される。水平方向の画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力される。また、画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下図７（ｌ），（ｍ）に示すように時刻ｔ３，ｔ４，・・・と繰り返す。
このように、各Ｒ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇにおいて、隣接する水平２画素が加算され、垂直奇数ラインと偶数ライン間で水平１画素分の位相差を持つように変調する。水平方向に加算された画素信号がＲ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇから出力される。
そして、後段の信号処理回路で所定の信号処理が行われる。ＣＭＯＳ構成のＣＭＯＳカメラ装置１００から出力される画素配列例は図３（Ｂ）に示す配列と同じになる。
したがって、加算したＧ画素と、加算したＢ画素及びＲ画素がそれぞれ水平・垂直方向に１画素ずつ交互に空間的に配列され、Ｇ画素の水平方向の間隔はδ（δはＧ固体撮像素子の画素間隔）となり、補間後の水平解像度は図１２（Ｂ）と比較して著しく改善される。
そして、後段の信号処理回路で所定の信号処理が行われる。ＣＭＯＳ構成のＣＭＯＳカメラ装置１００から出力される画素配列例は図３（Ｂ）に示す配列と同じになる。
したがって、加算したＧ画素と、加算したＢ画素及びＲ画素がそれぞれ水平・垂直方向に１画素ずつ交互に空間的に配列され、Ｇ画素の水平方向の間隔はδ（δはＧ固体撮像素子の画素間隔）となり、補間後の水平解像度は図１２（Ｂ）と比較して著しく改善される。
次に図８を用いて、本発明の他の実施形態例である垂直・水平画素加算するＣＭＯＳ構成のＣＭＯＳカメラ装置の制御方法について説明する。
図８（ａ）〜（ｃ）に垂直タイミング（チャート）を示し、行選択カウンタ出力１，２のタイミングの具体例を示す。Ｈ（水平）同期信号の時刻ｔ１に同期して、（Ｒ，Ｂ用）行選択カウンタ出力１で垂直方向の画素アドレスライン１が選択され、（Ｒ，Ｂ用）行選択カウンタ出力２で垂直方向の画素アドレスライン２が選択される。このとき（Ｇ用）行選択カウンタ出力１で画素アドレスラインは選択されず、（Ｇ用）行選択カウンタ出力２で画素アドレスライン１が選択される。
時刻ｔ２において、（Ｒ，Ｂ用）行選択カウンタ出力１で画素アドレスライン３が選択され、（Ｒ，Ｂ用）行選択カウンタ出力２で画素アドレスライン４が選択される。このとき（Ｇ用）行選択カウンタ出力１で画素アドレスライン２が選択され、（Ｇ用）行選択カウンタ出力２で画素アドレスライン３が選択される。以下同様に垂直方向の画素アドレスラインが選択される。
図８（ａ）〜（ｃ）に垂直タイミング（チャート）を示し、行選択カウンタ出力１，２のタイミングの具体例を示す。Ｈ（水平）同期信号の時刻ｔ１に同期して、（Ｒ，Ｂ用）行選択カウンタ出力１で垂直方向の画素アドレスライン１が選択され、（Ｒ，Ｂ用）行選択カウンタ出力２で垂直方向の画素アドレスライン２が選択される。このとき（Ｇ用）行選択カウンタ出力１で画素アドレスラインは選択されず、（Ｇ用）行選択カウンタ出力２で画素アドレスライン１が選択される。
時刻ｔ２において、（Ｒ，Ｂ用）行選択カウンタ出力１で画素アドレスライン３が選択され、（Ｒ，Ｂ用）行選択カウンタ出力２で画素アドレスライン４が選択される。このとき（Ｇ用）行選択カウンタ出力１で画素アドレスライン２が選択され、（Ｇ用）行選択カウンタ出力２で画素アドレスライン３が選択される。以下同様に垂直方向の画素アドレスラインが選択される。
次に、図８（ｄ）〜（ｆ）を用いて、１Ｈ（水平）同期期間における水平タイミング（チャート）について説明する。ＭＣＫ（マスタークロック）ｔ１，ｔ２，ｔ３，・・・に同期して（Ｒ，Ｂ用）列選択カウンタ出力１，２と（Ｇ用）列選択カウンタ出力１，２が動作し、水平方向の画素アドレスを選択する。
時刻ｔ１において、（Ｒ，Ｂ用）列選択カウンタ出力１で水平方向の画素アドレス１が選択され、（Ｒ，Ｂ用）列選択カウンタ出力２で画素アドレス２が選択される。また（Ｇ用）列選択カウンタ出力１で、画素アドレスは選択されず、（Ｇ用）列選択カウンタ出力２で画素アドレス１が選択される。このとき、画素アドレス１と画素アドレス２が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力されるが、一方、出力（Ｇ用）から出力されない。
時刻ｔ２において、（Ｒ，Ｂ用）列選択カウンタ出力１で画素アドレス３が選択され、（Ｒ，Ｂ用）列選択カウンタ出力２で画素アドレス４が選択される。また（Ｇ用）列選択カウンタ出力１で画素アドレス２が選択され、（Ｇ用）列選択カウンタ出力２で画素アドレス３が選択される。このとき、画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力され、画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下、図８（ｄ）〜（ｈ）に示すように繰り返される。
時刻ｔ１において、（Ｒ，Ｂ用）列選択カウンタ出力１で水平方向の画素アドレス１が選択され、（Ｒ，Ｂ用）列選択カウンタ出力２で画素アドレス２が選択される。また（Ｇ用）列選択カウンタ出力１で、画素アドレスは選択されず、（Ｇ用）列選択カウンタ出力２で画素アドレス１が選択される。このとき、画素アドレス１と画素アドレス２が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力されるが、一方、出力（Ｇ用）から出力されない。
時刻ｔ２において、（Ｒ，Ｂ用）列選択カウンタ出力１で画素アドレス３が選択され、（Ｒ，Ｂ用）列選択カウンタ出力２で画素アドレス４が選択される。また（Ｇ用）列選択カウンタ出力１で画素アドレス２が選択され、（Ｇ用）列選択カウンタ出力２で画素アドレス３が選択される。このとき、画素アドレス３と画素アドレス４が加算器１１１で加算された結果が出力（Ｒ，Ｂ用）から出力され、画素アドレス２と画素アドレス３が加算器１１１で加算された結果が出力（Ｇ用）から出力される。以下、図８（ｄ）〜（ｈ）に示すように繰り返される。
このように、垂直２ラインを加算する行選択カウンタ出力１，２からの制御信号と水平２画素を加算する列選択カウンタ出力１，２からの制御信号がＲ用固体撮像素子１０１ＲとＢ用固体撮像素子１０１Ｂに供給されるとともに、更に１画素水平・垂直方向に位相差を設けてＧ用固体撮像素子１０１Ｇに供給される。
その結果、ＣＭＯＳ構成のＲ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇから垂直２ライン、水平２画素加算された画素が出力され、後段の信号処理回路で所定の信号処理が行われる。画素の配列は図５（Ｂ）と同じとなる。
図５（Ｂ）の画素配列は、ＣＣＤ構成のＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇのときと同じ配列であるので、Ｇ画素とこれに隣接するＲ，Ｂ画素を用いて輝度信号Ｙを補間して、実効解像度と感度を向上する。
その結果、ＣＭＯＳ構成のＲ，Ｂ，Ｇ用固体撮像素子１０１Ｒ，１０１Ｂ，１０１Ｇから垂直２ライン、水平２画素加算された画素が出力され、後段の信号処理回路で所定の信号処理が行われる。画素の配列は図５（Ｂ）と同じとなる。
図５（Ｂ）の画素配列は、ＣＣＤ構成のＲ，Ｂ，Ｇ用固体撮像素子１１Ｒ，１１Ｂ，１１Ｇのときと同じ配列であるので、Ｇ画素とこれに隣接するＲ，Ｂ画素を用いて輝度信号Ｙを補間して、実効解像度と感度を向上する。
従って、列選択カウンタ出力１，２の位相を垂直奇数ラインと垂直偶数ライン間で変調することにより、水平画素加算時の水平解像度の劣化を防止することができる。
さらに、Ｇ画素とＢ画素及びＲ画素を列選択カウンタ出力１，２と行選択カウンタ出力１，２の位相差によって電気的にずらしている。電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
さらに、Ｇ画素とＢ画素及びＲ画素を列選択カウンタ出力１，２と行選択カウンタ出力１，２の位相差によって電気的にずらしている。電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
これまで２画素加算の例について説明したが、本発明はこれに限定されるものでなく、任意の画素数を水平方向、垂直方向または水平・垂直両方向に加算しても良い。
次に、図９に本発明の他の実施形態例であるＣＣＤ固体撮像素子を用いたＣＣＤカメラ装置２００のブロック構成を示す。
ＣＣＤカメラ装置２００は、３板式の撮像装置の例であり、不図示の色分解プリズム、Ｒ（赤）用ＣＣＤ（固体撮像素子）２０１、Ｂ（青）用ＣＣＤ（固体撮像素子）２０２、Ｇ（緑）用ＣＣＤ（固体撮像素子）２０３、サンプルホールド（Ｓ／Ｈ）回路２０４Ｒ，２０４Ｂ，２０４Ｇ、プロセス回路２０５、エンコーダ２０６およびタイミングジェネレータ２０７で構成されている。
ＣＣＤカメラ装置２００は、３板式の撮像装置の例であり、不図示の色分解プリズム、Ｒ（赤）用ＣＣＤ（固体撮像素子）２０１、Ｂ（青）用ＣＣＤ（固体撮像素子）２０２、Ｇ（緑）用ＣＣＤ（固体撮像素子）２０３、サンプルホールド（Ｓ／Ｈ）回路２０４Ｒ，２０４Ｂ，２０４Ｇ、プロセス回路２０５、エンコーダ２０６およびタイミングジェネレータ２０７で構成されている。
不図示の色分解プリズムは、入力された画像を直進あるいは反射して３個のＲ，Ｇ，Ｂ用ＣＣＤ固体撮像装置（以後Ｒ，Ｂ，Ｇ用ＣＣＤと記載する）２０１〜２０３に供給する。例えば、レンズを介して画像が入力され、直進した画像はＧ固体撮像素子２０３に入力され、色分解プリズム内で反射した画像はＲ用ＣＣＤ２０１とＢ用ＣＣＤ２０２にそれぞれ入力される。
Ｒ，Ｇ，Ｂ用ＣＣＤ２０１〜２０３は、上述した図１に示すように画素列間に垂直転送用Ｖ（垂直）レジスタが配列され、水平方向にＨ（水平）レジスタが構成され、ＦＤ（フローティングディフュージョン）アンプから画素信号が出力される。
サンプルホールド回路（２０４Ｒ，２０４Ｂ，２０４Ｇ）の入力は、Ｒ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３の出力とタイミングジェネレータ２０７の出力に接続され、出力はプロセス回路２０５に接続されている。サンプルホールド回路（２０４Ｒ，２０４Ｂ，２０４Ｇ）において、Ｒ，Ｇ，Ｂ用ＣＣＤ２０１〜２０３から供給された画素信号はタイミングジェネレータ２０７から供給されたタイミング信号に同期してサンプリングされた後ホールドされる。ホールドされた画素信号は次段のプロセス回路２０５に出力される。
タイミングジェネレータ２０７は、Ｒ，Ｇ，Ｂ用ＣＣＤ２０１〜２０３にＶ転送クロック、Ｈ転送クロックやリセットパルスを供給し、またサンプルホールド回路２０４Ｒ，２０４Ｂ，２０４Ｇにサンプリングクロックを出力している。このタイミングジェネレータ２０７には加算モード設定の制御信号が供給され、水平・垂直（ライン）画素の加算の制御信号をＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３に出力する。
プロセス回路２０５は、画素信号をサンプルホールドした後の信号処理を行う。このプロセス回路２０５は、例えば、不図示のＡＤ（アナログ・ディジタル）変換器と、補正処理部、輝度信号処理部、色信号処理部を有する信号処理部などで構成される。
補正処理部は、Ｒ，Ｇ，Ｂ用ＣＣＤ２０１〜２０３から出力された画素信号をサンプルホールドして必要なデータを取り出すと共に、適正なレベルに合わせるためにゲインコントロール（ＡＧＣ）を行い、また黒レベル調整も行われる。この前処理部出力信号は、後段のＡＤ変換器に出力される。
ＡＤ変換器は、前処理部から供給された出力信号をアナログ信号から１０〜１２Ｂｉｔｓ精度のディジタル信号に変換し、後段の信号処理部に出力する。
信号処理部は、補正処理部、輝度信号処理部と色信号処理部などで構成され、ディジタル信号処理が行われる。補正処理部では、黒検出、ディジタルゲイン調整（Ｄｉｇｉｔａｌ Ｇａｉｎ Ｃｏｎｔｒｏｌ）、レンズで生じるシェーディングの補正、画素欠陥の補正、画素の補間や輝度信号（データ）と色信号（データ）の分離を行う。
輝度信号処理部はＹ（輝度）信号の垂直・水平（方向）輪郭補正、γ（ガンマ）補正などの種々の画像処理を行う。
色信号処理部は、クランプ処理、色信号のノイズや色偽信号の除去、ＲＧＢマトリックス（Ｍａｔｒｉｘ）処理、Ｒ，Ｇ，Ｂの各色の係数を可変するホワイトバランス調整、γ（ガンマ）補正、Ｒ−Ｇ／Ｂ−Ｇ変換、色差信号（Ｃｒ／Ｃｂ）の生成、Ｈｕｅ／Ｇａｉｎ調整などを行う。
色信号処理部は、クランプ処理、色信号のノイズや色偽信号の除去、ＲＧＢマトリックス（Ｍａｔｒｉｘ）処理、Ｒ，Ｇ，Ｂの各色の係数を可変するホワイトバランス調整、γ（ガンマ）補正、Ｒ−Ｇ／Ｂ−Ｇ変換、色差信号（Ｃｒ／Ｃｂ）の生成、Ｈｕｅ／Ｇａｉｎ調整などを行う。
エンコーダ２０６は、プロセス回路２０５から出力された色差信号Ｒ−Ｙ、Ｂ−Ｙ信号と輝度信号Ｙが供給され、同期信号が付加されてアナログコンポジット信号が出力される。またこの他にアナログコンポーネント信号、ディジタルコンポーネント信号などが出力される。
次に、図１〜５と図９を用いて、ＣＣＤで構成されたＣＣＤカメラ装置２００の動作を、暗所と通常の明所における２つの場合について説明する。
明所での撮影では通常の動作が行われ、そのときの画素信号の配列は例えば図３（Ａ）に示され、画素の加算による輝度向上の処理は行われない。一方、暗所における撮影では高感度にする必要がある。ここで具体例として、水平２画素加算または水平２画素加算・垂直２画素（ライン）加算して高感度を得る動作について説明する（図３（Ｂ），図５（Ｂ））。勿論、加算画素数はこれに限定するものではない。
暗所でＣＣＤカメラ装置２００が動作すると、被写体が光学系を介してＲ，Ｇ，Ｂ用固体撮像素子２０１〜２０３に撮像される。
まず水平２画素加算の暗所撮影について説明する。加算モード設定（信号）がタイミングジェネレータ２０７に供給され、水平２画素加算するための制御信号が生成される。タイミングジェネレータ２０７からＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３にＶ転送パルス、Ｈ転送パルス、リセットパルスが供給され、画素の水平方向のアドレスが選択され、出力ライン１または出力ライン２から水平方向に加算された画素信号が出力される（図２（ｆ）〜（ｉ））。
暗所でＣＣＤカメラ装置２００が動作すると、被写体が光学系を介してＲ，Ｇ，Ｂ用固体撮像素子２０１〜２０３に撮像される。
まず水平２画素加算の暗所撮影について説明する。加算モード設定（信号）がタイミングジェネレータ２０７に供給され、水平２画素加算するための制御信号が生成される。タイミングジェネレータ２０７からＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３にＶ転送パルス、Ｈ転送パルス、リセットパルスが供給され、画素の水平方向のアドレスが選択され、出力ライン１または出力ライン２から水平方向に加算された画素信号が出力される（図２（ｆ）〜（ｉ））。
Ｒ，Ｇ，Ｂ用ＣＣＤ２０１〜２０３から出力されたそれぞれの画素信号はサンプルホールド回路２０４Ｒ，２０４Ｂ，２０４Ｇに供給され、タイミングジェネレータ２０７から供給されたタイミング信号に同期してサンプリングされ、その後ホールドされる。ホールドされた画素信号はプロセス回路２０５に出力される。
プロセス回路２０５において、入力された画素信号は、ＡＤ変換器でディジタルデータ（信号）に変換され、この変換されたデータについて黒レベルの計算が行われ、ゲインが可変されて明るさの調整が行われる。
ゲイン調整された画素データはシェーディング補正された後、欠陥補正されて画素補間された後、色データと輝度データに分離される。
分離された色データと輝度データに関し、輝度データは輝度信号処理部に、色データは色信号処理部にそれぞれ供給される。
ゲイン調整された画素データはシェーディング補正された後、欠陥補正されて画素補間された後、色データと輝度データに分離される。
分離された色データと輝度データに関し、輝度データは輝度信号処理部に、色データは色信号処理部にそれぞれ供給される。
輝度信号処理部に入力された輝度信号はＬＰＦ（ローパス）フィルタ（不図示）で帯域外の信号やノイズが阻止され、垂直・水平輪郭強調されたデータが出力されて、そしてガンマ（γ）補正される。
一方、分離された色データは、ＣＬＰＦ（色信号ローパスフィルタ）で高域の周波数成分を除去し、またノイズと色偽信号を除去する。ＲＧＢマトリックスでＲ，Ｇ，Ｂの３原色信号が求められ、ホワイトバランス調整し、色信号に関するガンマ（γ）補正を行う。
ガンマ補正された色データは、Ｒ−Ｇ／Ｂ−Ｇ変換されて、Ｃｒ＝Ｒ−ＹとＣｂ＝Ｂ−Ｙの色差信号を生成する。
プロセス回路２０５から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙと輝度信号Ｙはエンコーダ２０６に供給される。エンコーダ２０６において、タイミングジェネレータ２０７から供給されたタイミング信号に同期して生成された水平、垂直同期信号が色差信号に付加されて、アナログコンポーネント信号、アナログコンポジット信号、Ｒ，Ｇ，Ｂディジタルコンポーネント信号などが出力される。
図３（Ｂ）はプロセス回路入力段での空間的画素配置です。プロセス回路で補間処理した結果の空間的画素配置はＹ信号が図３（Ａ）と同じ解像度を持つＹＣｂＣｒ４４４またはＹＣｂＣｒ４２２、または図３（Ａ）と同じ空間的配置のＲＧＢとなる。
図３（Ｂ）はプロセス回路入力段での空間的画素配置です。プロセス回路で補間処理した結果の空間的画素配置はＹ信号が図３（Ａ）と同じ解像度を持つＹＣｂＣｒ４４４またはＹＣｂＣｒ４２２、または図３（Ａ）と同じ空間的配置のＲＧＢとなる。
次に、図９において、暗所撮影における水平２画素・垂直（ライン）２画素加算のＣＣＤカメラ装置２００の動作について説明する。
加算モード設定（信号）により水平２画素・垂直（ライン）２画素加算の設定がタイミングジェネレータ２０７で行われると、設定モードに応じて図４（ａ）〜（ｃ）に示すＨ同期信号に同期したＶ転送クロック、図４（ｆ）〜（ｈ）に示すＨ転送クロック、リセットパルスがＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３に供給される。
その結果、図４（ｄ），（ｅ）に示す垂直方向の画素アドレスラインと図４（ｉ），（ｊ）に示す水平方向の画素アドレスが選択され、水平方向の２画素また垂直方向に２画素加算された画素信号がＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３から出力される。Ｒ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３から出力された画素信号はサンプルホールド回路２０４Ｒ，２０４Ｂ，２０４Ｇに出力され、以後、上述した画像処理と同様な処理が行われる。
ただし、このとき解像度を向上させるため、プロセス回路２０５において輝度信号（Ｙ）の補間処理も行う。Ｇ画素信号とそれに隣接する水平・垂直方向に１／２画素ずつずれているＲまたはＢ画素信号を用いて、この画素間に存在する輝度信号Ｙを補間処理により求める（図５（Ｂ））。
この画素配列は前述の特許文献２と同じ配置であり、補間によってＧ画素数の４倍の輝度信号を得ることができ、感度が増加する。また、画素加算によって１／４に減ったＧ画素数に対して、補間して輝度信号の画素数を増加することにより実効的な解像度を向上させることができる。
また、上述したようにＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
加算モード設定（信号）により水平２画素・垂直（ライン）２画素加算の設定がタイミングジェネレータ２０７で行われると、設定モードに応じて図４（ａ）〜（ｃ）に示すＨ同期信号に同期したＶ転送クロック、図４（ｆ）〜（ｈ）に示すＨ転送クロック、リセットパルスがＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３に供給される。
その結果、図４（ｄ），（ｅ）に示す垂直方向の画素アドレスラインと図４（ｉ），（ｊ）に示す水平方向の画素アドレスが選択され、水平方向の２画素また垂直方向に２画素加算された画素信号がＲ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３から出力される。Ｒ，Ｂ，Ｇ用ＣＣＤ２０１〜２０３から出力された画素信号はサンプルホールド回路２０４Ｒ，２０４Ｂ，２０４Ｇに出力され、以後、上述した画像処理と同様な処理が行われる。
ただし、このとき解像度を向上させるため、プロセス回路２０５において輝度信号（Ｙ）の補間処理も行う。Ｇ画素信号とそれに隣接する水平・垂直方向に１／２画素ずつずれているＲまたはＢ画素信号を用いて、この画素間に存在する輝度信号Ｙを補間処理により求める（図５（Ｂ））。
この画素配列は前述の特許文献２と同じ配置であり、補間によってＧ画素数の４倍の輝度信号を得ることができ、感度が増加する。また、画素加算によって１／４に減ったＧ画素数に対して、補間して輝度信号の画素数を増加することにより実効的な解像度を向上させることができる。
また、上述したようにＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
次に、本発明の他の実施形態例であるＣＭＯＳで構成されたＣＭＯＳカメラ装置２５０について説明する。
図１０にＣＭＯＳカメラ装置２５０のブロック構成図を示す。ＣＭＯＳカメラ装置２５０は、Ｒ用ＣＭＯＳ固体撮像素子２５１Ｒ、Ｂ用ＣＭＯＳ固体撮像素子２５１Ｂ、Ｇ用ＣＭＯＳ固体撮像素子２５１Ｇ、プロセス回路２５３、エンコーダ２５４などで構成されている。
Ｒ用ＣＭＯＳ固体撮像素子２５１Ｒは光検出素子やその画素信号取り出しに関連する回路以外にタイミングジェネレータ（ＴＧ）２５２Ｒも同一基板上に構成され、またＢ用ＣＭＯＳ固体撮像素子２５１Ｂはタイミングジェネレータ（ＴＧ）２５２Ｂ、Ｇ用ＣＭＯＳ固体撮像素子２５１Ｇはタイミングジェネレータ（ＴＧ）２５２Ｇがそれぞれ同一基板上に構成されている。
プロセス回路２５３とエンコーダ２５４の回路機能は図９と同じであるので、ここでは詳細な説明は省略する。
明所での撮影では通常の動作が行われ、そのときの画素信号の配列は例えば図３（Ａ）、図５（Ａ）に示され、画素の加算による輝度向上の処理は行われない。一方、暗所における撮影では高感度にする必要がある。
暗所における撮影につき、例えば水平２画素加算または水平２画素加算・垂直２画素（ライン）加算して高感度を得る動作を説明する（図３（Ｂ），図５（Ｂ））。勿論、加算画素数はこれに限定するものではない。
暗所でＣＭＯＳカメラ装置２５０が動作すると、被写体が光学系を介してＲ，Ｇ，Ｂ用固体撮像素子２５１Ｒ，２５１Ｂ，２５１Ｇに撮像される。
暗所撮影のとき、加算モード設定の制御信号とＲＧＢ識別ＩＤ（信号）が各タイミングジェネレータ２５２Ｒ，２５２Ｂ，２５２Ｇに供給される。
図１０にＣＭＯＳカメラ装置２５０のブロック構成図を示す。ＣＭＯＳカメラ装置２５０は、Ｒ用ＣＭＯＳ固体撮像素子２５１Ｒ、Ｂ用ＣＭＯＳ固体撮像素子２５１Ｂ、Ｇ用ＣＭＯＳ固体撮像素子２５１Ｇ、プロセス回路２５３、エンコーダ２５４などで構成されている。
Ｒ用ＣＭＯＳ固体撮像素子２５１Ｒは光検出素子やその画素信号取り出しに関連する回路以外にタイミングジェネレータ（ＴＧ）２５２Ｒも同一基板上に構成され、またＢ用ＣＭＯＳ固体撮像素子２５１Ｂはタイミングジェネレータ（ＴＧ）２５２Ｂ、Ｇ用ＣＭＯＳ固体撮像素子２５１Ｇはタイミングジェネレータ（ＴＧ）２５２Ｇがそれぞれ同一基板上に構成されている。
プロセス回路２５３とエンコーダ２５４の回路機能は図９と同じであるので、ここでは詳細な説明は省略する。
明所での撮影では通常の動作が行われ、そのときの画素信号の配列は例えば図３（Ａ）、図５（Ａ）に示され、画素の加算による輝度向上の処理は行われない。一方、暗所における撮影では高感度にする必要がある。
暗所における撮影につき、例えば水平２画素加算または水平２画素加算・垂直２画素（ライン）加算して高感度を得る動作を説明する（図３（Ｂ），図５（Ｂ））。勿論、加算画素数はこれに限定するものではない。
暗所でＣＭＯＳカメラ装置２５０が動作すると、被写体が光学系を介してＲ，Ｇ，Ｂ用固体撮像素子２５１Ｒ，２５１Ｂ，２５１Ｇに撮像される。
暗所撮影のとき、加算モード設定の制御信号とＲＧＢ識別ＩＤ（信号）が各タイミングジェネレータ２５２Ｒ，２５２Ｂ，２５２Ｇに供給される。
まず水平２画素加算の例について説明する。図６に示したように、水平２画素加算するための列選択カウンタ出力１，２の列選択信号がセレクタ１１０に出力され、また行選択カウンタ出力１の行選択信号がデコーダ１０６に出力される。デコーダ１０６でデコードされた行選択信号はＶ（垂直）ドライバ１０５に出力され、水平同期信号に同期して順次行（選択線）１０３を選択する。列選択カウンタ出力１，２の列選択信号により画素の水平方向の画素アドレスが選択され、出力ライン１または出力ライン２から水平方向に加算された画素信号が出力される（図７（ｇ），（ｈ），（ｌ），（ｍ））。
水平加算された画素信号は各Ｒ，Ｂ，Ｇ用ＣＭＯＳ固体撮像素子２５１Ｒ，２５１Ｂ，２５１Ｇ内でＩ（電流）−Ｖ（電圧）変換、Ａ／Ｄ（アナログ／ディジタル）変換され、プロセス回路２５３に出力され、エンコーダ２５４からアナログコンポジット信号として出力される。
次に、本発明の他の実施形態例である水平２画素・垂直（ライン）２画素加算に関するＣＭＯＳカメラ装置２５０の動作について説明する。
明所でのＣＭＯＳカメラ装置２５０の動作は通常の動作であり、画素加算などの処理は行われない。
明所でのＣＭＯＳカメラ装置２５０の動作は通常の動作であり、画素加算などの処理は行われない。
暗所撮影のとき、加算モード設定の制御信号とＲＧＢ識別ＩＤ（信号）がタイミングジェネレータ２５２Ｒ，２５２Ｂ，２５２Ｇに供給される。
図６に示したように、垂直方向に２画素（ライン）加算するために行選択カウンタ出力１，２の行選択信号がデコーダ１０６に出力される。デコーダ１０６でデコーダされた行選択信号はＶ（垂直）ドライバ１０５に出力され、水平同期信号に同期して画素の垂直方向のアドレス２行が順次選択される。このため垂直方向の２画素（ライン）は列ごとに加算される（図８（ａ）〜（ｃ））。
また、水平２画素加算するための列選択カウンタ出力１，２の列選択信号がセレクタ１１０に出力され、２列の信号線が選択される。
垂直方向に２画素（ライン）加算された画素信号が水平方向に２列選択され、セレクタ１１０を介して加算器１１１に供給されるので、水平２画素と垂直２画素（ライン）加算の画素信号が得られる（図８（ｅ）〜（ｈ））。
また、図５（Ｂ）に示すように水平２画素・垂直２画素（ライン）加算されたＧ画素は２δ（δは加算前の画素間隔とする）ごとに配列され、このＧ画素に対して水平・垂直方向にそれぞれδシフトした位置にＢ画素（とＲ画素）が配列される。
Ｇ画素の水平方向間隔は２δとなり、この状態では解像度が劣化するので、例えばプロセス回路２５３に上述した従来の機能の他に特許文献２などに開示されている輝度信号補間機能を持たせる。そして、暗所撮影時に、Ｇ固体撮像素子とこれに隣接する１／２画素水平・垂直方向にずれているＲ，Ｂ固体撮像素子の画素信号を用いて補間する。
図６に示したように、垂直方向に２画素（ライン）加算するために行選択カウンタ出力１，２の行選択信号がデコーダ１０６に出力される。デコーダ１０６でデコーダされた行選択信号はＶ（垂直）ドライバ１０５に出力され、水平同期信号に同期して画素の垂直方向のアドレス２行が順次選択される。このため垂直方向の２画素（ライン）は列ごとに加算される（図８（ａ）〜（ｃ））。
また、水平２画素加算するための列選択カウンタ出力１，２の列選択信号がセレクタ１１０に出力され、２列の信号線が選択される。
垂直方向に２画素（ライン）加算された画素信号が水平方向に２列選択され、セレクタ１１０を介して加算器１１１に供給されるので、水平２画素と垂直２画素（ライン）加算の画素信号が得られる（図８（ｅ）〜（ｈ））。
また、図５（Ｂ）に示すように水平２画素・垂直２画素（ライン）加算されたＧ画素は２δ（δは加算前の画素間隔とする）ごとに配列され、このＧ画素に対して水平・垂直方向にそれぞれδシフトした位置にＢ画素（とＲ画素）が配列される。
Ｇ画素の水平方向間隔は２δとなり、この状態では解像度が劣化するので、例えばプロセス回路２５３に上述した従来の機能の他に特許文献２などに開示されている輝度信号補間機能を持たせる。そして、暗所撮影時に、Ｇ固体撮像素子とこれに隣接する１／２画素水平・垂直方向にずれているＲ，Ｂ固体撮像素子の画素信号を用いて補間する。
この水平２画素・垂直２画素（ライン）加算された画素信号はプロセス回路２５３で輝度信号Ｙの補間処理や他の信号処理が行われ、エンコーダ２５４で例えばアナログコンポジットとして出力される。
このように、暗所撮影時に画素加算設定モードの設定により、水平２画素・垂直２画素（ライン）加算して輝度信号を補正すると水平解像度などが劣化するので、Ｇ画素信号とそれに隣接する水平・垂直方向に１／２画素ずつずれているＲまたはＢ画素信号を用いて、この画素間に存在する輝度信号Ｙを補間処理する。
従って、水平２画素・垂直２画素（ライン）加算の例では、補間によってＧ画素数の４倍の輝度信号を得ることができ、感度が増加する。また、輝度信号を補間で追加することにより、画素加算によって１／４に減った画素数を増加し、実効水平・垂直解像度を向上させることができる。
また、上述したようにＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
従って、水平２画素・垂直２画素（ライン）加算の例では、補間によってＧ画素数の４倍の輝度信号を得ることができ、感度が増加する。また、輝度信号を補間で追加することにより、画素加算によって１／４に減った画素数を増加し、実効水平・垂直解像度を向上させることができる。
また、上述したようにＧ画素とＢ画素及びＲ画素を画素加算制御信号（Ｖ転送クロック、リセットパルスなど）の位相差により電気的にずらしている。この電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
これまで、水平２画素加算や水平２画素・垂直２画素（ライン）加算を用いたカメラ装置の制御方法とそれを用いたカメラ装置について説明したが、これらの画素加算数は、４画素加算、８画素加算であってもよく、これらの数値に限定されるものでは無い。
以上述べたように、本発明は、水平加算制御信号の位相を垂直奇数ラインと垂直偶数ライン間で変調することにより、水平画素加算時の水平解像度の低下を少なくすることができる。
垂直ライン加算と水平画素加算を組み合わせ、さらにＧ固体撮像素子に与える画素加算制御信号とＢ固体撮像素子及びＲ固体撮像素子に与える画素加算制御信号の間の位相を制御し、さらにＧ画素とＲ，Ｂ画素間を輝度補間することにより、実効解像度の低下を最小限に抑えながら高感度特性を得ることができる。
また、Ｇ画素とＢ画素及びＲ画素を画素加算制御信号の位相差によって電気的にずらしているので、電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
また、垂直ライン加算と水平画素加算を組み合わせて水平画素加算数と垂直（ライン）画素加算数を等しくすることによって、加算前後のアスペクト比を変えることなく高感度化することができる。
さらに、明所においては画素加算なしの高解像度撮影が可能であり、暗所においては垂直・水平画素加算と画素加算制御信号の位相制御を組み合わせることにより、解像度の低下を抑えながら高感度撮影することができる。
垂直ライン加算と水平画素加算を組み合わせ、さらにＧ固体撮像素子に与える画素加算制御信号とＢ固体撮像素子及びＲ固体撮像素子に与える画素加算制御信号の間の位相を制御し、さらにＧ画素とＲ，Ｂ画素間を輝度補間することにより、実効解像度の低下を最小限に抑えながら高感度特性を得ることができる。
また、Ｇ画素とＢ画素及びＲ画素を画素加算制御信号の位相差によって電気的にずらしているので、電気的な位相制御による画素ずらしの精度は、機械的な位置合わせの精度に比べて格段に高いため、輝度信号の補間による実効解像度向上の効果が大きい。
また、垂直ライン加算と水平画素加算を組み合わせて水平画素加算数と垂直（ライン）画素加算数を等しくすることによって、加算前後のアスペクト比を変えることなく高感度化することができる。
さらに、明所においては画素加算なしの高解像度撮影が可能であり、暗所においては垂直・水平画素加算と画素加算制御信号の位相制御を組み合わせることにより、解像度の低下を抑えながら高感度撮影することができる。
１１Ｒ，１１Ｂ，１１Ｇ…Ｒ，Ｂ，Ｇ用固体撮像素子、１２，１０２…画素、１３…Ｖ（垂直）レジスタ、１４…Ｈ（水平）レジスタ、１５…Ｈ（水平）転送クロック、１６…Ｖ（垂直）転送クロック、１７…ＦＤ（フローティングデフュージョン）アンプ、１０１Ｒ，１０１Ｂ，１０１Ｇ…Ｒ，Ｂ，Ｇ用固体撮像素子、１０３…行選択線、１０４…列選択（列信号）線、１０５…Ｖ（垂直）ドライバ、１０６…デコーダ、１０７…Ｉ（電流）−Ｖ（電圧）変換器、１０８…Ａ／Ｄ（アナログ・ディジタル）変換器、１０９…タイミングジェネレータ、１１０…セレクタ、１１１…加算器、１１２…出力回路、２００…ＣＣＤカメラ装置、２０１…Ｒ（赤）用ＣＣＤ固体撮像素子、２０２…Ｂ（青）用ＣＣＤ固体撮像素子、２０３…Ｇ（緑）用固体撮像素子、２０４Ｒ，２０４Ｂ，２０４Ｂ，３１０Ｒ，３１０Ｇ，３１０Ｂ…Ｓ／Ｈ（サンプルホールド）回路、２０５，２５３，３１２…プロセス回路、２０６，２５４，３１３…エンコーダ、２０７，２５２Ｒ，２５２Ｂ，２５２Ｇ…タイミングジェネレータ（ＴＧ）、２５０…ＣＭＯＳカメラ装置、２５１Ｒ…Ｒ（赤）用ＣＭＯＳ固体撮像素子、２５１Ｂ…Ｂ（青）用ＣＭＯＳ固体撮像素子、２５１Ｇ…Ｇ（緑）用ＣＭＯＳ固体撮像素子、３００…高感度カラーカメラ装置、３０１…色分離プリズム、３０２…Ｂ（青）固体撮像素子、３０３…Ｇ（緑）固体撮像素子、３０４…Ｒ（赤）固体撮像素子、３０７…位相制御回路、３０８…画素加算制御回路、３１１…同期信号発生回路。
Claims (9)
- 複数の固体撮像素子を有するカメラ装置の制御方法において、
前記複数の固体撮像素子に位相制御される水平加算制御信号と垂直加算制御信号を供給するステップと、
前記水平加算制御信号と垂直加算制御信号により前記複数の固体撮像素子の画素列と行を選択するステップと、
前記複数の固体撮像素子のＲ（赤）またはＢ（青）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第１の画素信号を第１の出力ラインを介して読み出すステップと、
前記複数の固体撮像素子のＧ（緑）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第２の画素信号を第２の出力ラインを介して読み出し、当該読み出した第２の画素信号の位相を前記第１の画素信号に対して水平転送クロックを所定量遅延した時間の位相だけシフトするステップと、
前記読み出された第１の画素信号と前記位相シフトされた第２の画素信号を用いて輝度信号と色信号を処理し同期信号を付加してカラー画像信号を出力するステップと
を有するカメラ装置の制御方法。 - 前記複数の固体撮像素子の少なくとも一つは、該固体撮像素子に供給されるリセットパルスを用いた位相制御により他の固体撮像素子と異なる位相の水平加算制御信号と垂直加算制御信号が供給される請求項１記載のカメラ装置の制御方法。
- 前記水平加算制御信号の位相は、垂直奇数ラインと垂直偶数ライン間で変調される請求項１記載のカメラ装置の制御方法。
- 前記カメラ装置の制御方法は、前記複数の固体撮像素子に入力される画像の明るさに応じて隣接する画素信号同士を加算するか、または全画素信号を用いて制御する請求項１記載のカメラ装置の制御方法。
- 複数の固体撮像素子と、
前記複数の固体撮像素子に水平方向、垂直方向または水平垂直両方向の隣接する複数の画素信号を加算するための位相制御された水平加算制御信号、垂直加算制御信号を供給する制御回路と、
前記制御回路から出力された水平加算制御信号または垂直加算制御信号により、
前記複数の固体撮像素子のＲ（赤）またはＢ（青）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第１の画素信号を第１の出力ラインを介して読み出し、
かつ、前記複数の固体撮像素子のＧ（緑）の固体撮像素子の画素信号を用いて水平方向、垂直方向または水平垂直両方向に隣接する複数の画素を加算し、当該加算された第２の画素信号を第２の出力ラインを介して読み出し、当該読み出した第２の画素信号の位相を前記第１の画素信号に対して水平転送クロックを所定量遅延した時間の位相だけシフトし、
前記読み出された第１の画素信号と前記位相シフトされた第２の画素信号を用いて輝度信号と色信号の信号処理を行い同期信号を付加してカラー画像信号を出力する信号処理回路と
を有するカメラ装置。 - 前記複数の固体撮像素子の少なくとも一つは、該固体撮像素子に供給されるリセットパルスを用いた位相制御により他の固体撮像素子と位相が異なる水平加算制御信号と垂直加算制御信号が供給される請求項５記載のカメラ装置。
- 前記水平加算制御信号の位相は、垂直奇数ラインと垂直偶数ライン間で変調される請求項５記載のカメラ装置。
- 前記制御回路は、信号切り替え手段を有し、前記複数の固体撮像素子に入力される画像の明るさに応じて前記信号切り替え手段を制御し、隣接する画素同士を加算するか、または全画素を用いて制御する請求項５記載のカメラ装置。
- 前記信号処理回路は、前記固体撮像素子の隣接する画素信号を用いて輝度信号を補間する請求項５記載のカメラ装置。
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