JP4594648B2

JP4594648B2 - 半導体装置およびその製造方法

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Publication number: JP4594648B2
Application number: JP2004156214A
Authority: JP
Inventors: 克育柴; 成太福原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-05-26
Filing date: 2004-05-26
Publication date: 2010-12-08
Anticipated expiration: 2024-05-26
Also published as: US7776689B2; US20080311759A1; JP2005340446A; US20050263827A1

Description

本発明は、シリカ系被膜形成用塗布液を用いた半導体装置およびその製造方法に関する。

半導体装置の集積度が高くなると共に、微細化が進行し、それに伴って、素子分離領域の縮小が強く求められている。この要請に対して、ＳＴＩ（シャロートレンチアイソレーション）構造が用いられることが多くなっており、このＳＴＩ構造により素子分離領域を十分小さくすることができる。上記ＳＴＩにおいてシリコン酸化膜（ＳｉＯ₂）をアイソレーション溝に埋め込む方法の一例として、ポリシラザン塗布膜を用いた方法が知られている（例えば特許文献１）。

ここで、特許文献１に記載された方法においては、まず、シリコン基板の表面にＳｉＯ₂膜を形成した後、その上にシリコン窒化（ＳｉＮ）膜を形成し、更に、アイソレーション溝を形成する。続いて、このような溝を形成したシリコン基板の上に、ポリシラザン溶液（特許文献１では、過水素化シラザン重合体溶液）をスピンコーティングする。この後、Ｈ₂Ｏ（スチーム雰囲気）で置換酸化を実行し、ポリシラザン塗布膜をＳｉＯ₂膜に変性させる。
特許第３１７８４１２号

上述したように、ＳＴＩに対してポリシラザン塗布膜を使用した場合、次のような問題点が発生する。即ち、スチーム雰囲気による置換酸化の際に、Ｈ₂Ｏがシリコン基板まで到達して、シリコン基板自身を酸化してしまうという問題点があった。このシリコン基板の酸化が生ずると、ゲート酸化膜が厚くなってしまう。また、上記酸化によりポリシラザン塗布膜自身が膜収縮を起こし、幅の広い溝においては、ＳｉＯ₂膜の剥がれが生じてしまうという問題点があった。

そこで、本発明の目的は、塗布膜を酸化したときに、シリコン基板の酸化を防止することができると共に、上記酸化時に発生するシリコン酸化膜の剥がれを防止することができる半導体装置およびその製造方法を提供するにある。

本発明の一態様の半導体装置は、シリコン基板と、このシリコン基板上に形成された素子分離溝と、この素子分離溝の内壁に形成された第１のシリコン酸化膜と、この第１のシリコン酸化膜上に形成されたシリコンリッチな第２のシリコン酸化膜と、このシリコンリッチな第２のシリコン酸化膜上に形成された、シリカ系被膜形成用塗布液が熱処理されることにより生成される第３のシリコン酸化膜とを具備したところに特徴を有する。
また、本発明の他態様の半導体装置の製造方法は、シリコン基板上に素子分離溝を形成する工程と、前記素子分離溝の内壁に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコンリッチな第２のシリコン酸化膜を形成する工程と、前記シリコンリッチな第２のシリコン酸化膜上にシリカ系被膜形成用塗布液を塗布する工程と、前記シリカ系被膜形成用塗布液を熱処理して第３のシリコン酸化膜を形成する工程とを備えたところに特徴を有する。

本発明によれば、塗布膜を酸化したときに、シリコン基板の酸化を防止することができると共に、上記酸化により形成されたシリコン酸化膜の剥がれを防止することができる。

以下、本発明をＳＴＩ（シャロートレンチアイソレーション）構造の素子分離溝の埋込み技術に適用した一実施例について、図１ないし図７を参照しながら説明する。
まず、図２に示すような構成の評価用の溝付きサンプル１１を用意する。この溝付きサンプル１１は、シリコン基板１の上面にシリコン窒化（ＳｉＮ）膜２を例えば１５０ｎｍ堆積した後、リソグラフィー技術及びドライエッチング技術を用いて例えば５個の溝１ａ（図２には、３個の溝を図示）を形成した構成のものである。この場合、５個の溝１ａの深さは、すべて例えば４５０ｎｍ（シリコン基板部分の深さは３００ｎｍ）である。また、５個の溝１ａの各幅寸法は、１００ｎｍ、５００ｎｍ、１０００ｎｍ、５０００ｎｍ、１００００ｎｍである。

そして、このような構成の溝付きサンプル１１（即ち、シリコン基板１）の上に、例えば高密度プラズマＣＶＤ（ＨＤＰ）技術を用いてシリコン酸化膜（ＳｉＯ₂膜）３を例えば２００ｎｍ堆積した後、シリカ系被膜形成用塗布液であるポリシラザン溶液をスピンコートにより塗布してポリシラザン塗布膜４を形成した。これにより、図３に示すような構成の第１のサンプル１２が形成される。この第１のサンプル１２は、従来技術に相当する構成であり、本実施例のサンプル（次に述べる図１に示すような構成の第２のサンプル１３）と比較するための比較例である。

尚、上記ＨＤＰ技術を用いてＳｉＯ₂膜３を形成する際の成膜条件は、次の通りである。即ち、ＳｉＨ₄／Ｏ₂ガス流量およびソースパワー/バイアスパワーの条件を、ＳｉＨ₄／Ｏ₂＝５５／１１０ｓｃｃｍ、ＳＲＦ／ＢＲＦ＝４４００／２６００Ｗとした。
次に、図１に示すような構成の第２のサンプル１３を形成する。この場合、上記した構成の溝付きサンプル１１の上に、例えばＨＤＰ技術を用いてＳｉＯ₂膜３を例えば１００ｎｍ堆積した後、これに連続して、Ｓｉリッチ膜１４を例えば１００ｎｍ堆積し、更にこの後、ポリシラザン溶液をスピンコートにより塗布してポリシラザン塗布膜４を形成した。これにより、第２のサンプル１３が形成される。この第２のサンプル１３が本実施例のサンプルであり、上記Ｓｉリッチ膜１４がＳｉを含有する膜を構成している。

上記Ｓｉリッチ膜１４は、化学量論的にＳｉリッチな膜であり、Ｓｉリッチな絶縁膜、例えば、ＳｉリッチなＳｉＯ₂膜で構成されている。このＳｉリッチな絶縁膜（ＳｉＯ₂膜）の屈折率は、１．４５〜１．７２の範囲内の値に適宜設定されている。このような数値範囲を設定した理由は、Ｓｉの屈折率が１．７２であると共に、ＳｉＯ₂の屈折率が１．４５であることから、１．４５〜１．７２の範囲内であれば、ＳｉリッチなＳｉＯ₂膜となるためである。

さて、本実施例の場合、上記ＳｉＯ₂膜３を形成する際の成膜条件は、ＳｉＨ₄／Ｏ₂ガス流量を、ＳｉＨ₄／Ｏ₂＝５５／１１０ｓｃｃｍとすると共に、ソースパワー/バイアスパワーを、ＳＲＦ／ＢＲＦ＝４４００／２６００Ｗとした。そして、上記Ｓｉリッチ膜１４を形成する際の成膜条件は、ＳｉＨ₄／Ｏ₂ガス流量を、ＳｉＨ₄／Ｏ₂＝５５／５５ｓｃｃｍとすると共に、ソースパワー/バイアスパワーを、ＳＲＦ／ＢＲＦ＝４４００／２６００Ｗとした。尚、上記したＳｉＯ₂膜３及びＳｉリッチ膜１４の成膜には、Apraide Material社のCENTURA-Ultimaチャンバーを用いた。

また、ＳｉＯ₂膜３及びＳｉリッチ膜１４の判断は、上記２つのサンプル１２、１３とは別に、Ｂａｒｅ−Ｓｉウエハを用いて、べた膜を形成し、膜の屈折率を測定して判断するようにした。具体的には、Ｂａｒｅ−ＳｉウエハにＳｉＯ₂膜とＳｉリッチ膜をそれぞれ４００ｎｍ成膜して、屈折率を測定した。本実施例の場合、屈折率の測定には、Tencol社製のUV1280を使用して測定した。今回成膜したＳｉＯ₂膜／Ｓｉリッチ膜の屈折率は、それぞれＳｉＯ₂膜／Ｓｉリッチ膜＝１．４６／１．６５であった。

更にまた、図６に示すように、Ｂａｒｅ−Ｓｉウエハ１５を準備し、上記した第１のサンプル１２と同じ成膜方法（条件）によって、上記Ｂａｒｅ−Ｓｉウエハ１５上にＳｉＯ₂膜３を形成すると共に、ポリシラザン溶液を塗布してポリシラザン塗布膜４を形成することにより、第３のサンプル１６を作成した。
加えて、図７に示すように、Ｂａｒｅ−Ｓｉウエハ１５を準備し、上記した第２のサンプル１３と同じ成膜方法（条件）によって、上記Ｂａｒｅ−Ｓｉウエハ１５上にＳｉＯ₂膜３及びＳｉリッチ膜１４を形成すると共に、ポリシラザン溶液を塗布してポリシラザン塗布膜４を形成することにより、第４のサンプル１７を作成した。

そしてこの後、上記４つのサンプル１２、１３、１６、１７のポリシラザン塗布膜４をＨ₂Ｏ（スチーム雰囲気）で置換酸化する処理を実行する。具体的には、４つのサンプル１２、１３、１６、１７に対して、以下に示す熱処理を施した。尚、この熱処理は、東京エレクトロン社製の酸化炉ALPHA-8SE-Zを用いて行った。
まず、４００℃のＨ₂Ｏ雰囲気で１５ｍｉｎ熱処理した後、
８００℃のＯ₂雰囲気で３０ｍｉｎ熱処理を施した。

この後、第３のサンプル１６／第４のサンプル１７の屈折率を測定したところ、それぞれの屈折率は、
第３のサンプル１６／第４のサンプル１７＝１．４５８／１．４５６
となった。この結果により、第３のサンプル１６と第４のサンプル１７に堆積したポリシラザン塗布膜４はＳｉＯ₂膜になっていることが確認された。そして、これら第３のサンプル１６と第４のサンプル１７の結果から、第１のサンプル１２と第２のサンプル１３に堆積したポリシラザン塗布膜４もＳｉＯ₂膜になっていることが確認される。

ここで、第１のサンプル１２の断面をＳＥＭを用いて観察した。このＳＥＭ観察には、（株）日立社製のS-5200を用いた。この観察結果により、図４に示すように、第１のサンプル１２の各溝１ａにおいて、シリコン基板１が酸化していることを確認した。図４中においては、上記シリコン基板１の酸化した領域を、斜線領域で示す。また、幅が１００００ｎｍの溝１ａ部分においては、ＨＤＰ−ＳｉＯ₂膜３とポリシラザン塗布膜４（ＳｉＯ₂膜）の界面において剥がれが生じていることも確認した。

そして、第２のサンプル１３の断面も同様にしてＳＥＭを用いて観察した。この第２のサンプル１３については、図５に示すように、第１のサンプル１２で見られた異常な点を確認することができなかった。
ここで、上記第１のサンプル１２において、異常な点が発生した原因を考察してみることにする。

まず、第１のサンプル１２のシリコン基板１に酸化が生じたのは、ポリシラザン塗布膜４を酸化する際に施したＨ₂Ｏがシリコン基板１に到達し、Ｈ₂Ｏ中のＯとＳｉが反応しＳｉＯ₂を形成したからである。また、幅が１００００ｎｍの溝の部分で剥がれが生じたのは、ポリシラザン塗布膜４がＳｉ−ＮＨがＳｉＯ₂へ置換酸化する際に、体積が収縮するからである。従って、収縮する絶対量が大きい幅が広い溝部分で、ＨＤＰ−ＳｉＯ₂膜３とポリシラザン塗布膜４（ＳｉＯ₂膜）の界面で剥がれが生じるのである。

これに対して、第２のサンプル１３のように、ＨＤＰ−ＳｉＯ₂膜３／Ｓｉリッチ膜１４／ポリシラザン塗布膜４の構造にすると、以下の反応が起こる。即ち、ポリシラザン塗布膜４を酸化する際に施すＨ₂ＯがＳｉリッチ膜１４に到達すると、Ｈ₂Ｏ中のＯとＳｉリッチ膜１４が反応し、ＳｉＯ₂を形成して、Ｏを消費するので、Ｈ₂Ｏはシリコン基板１まで到達しない。この場合、Ｓｉリッチ膜１４は、Ｈ₂ＯやＯを透過させない機能を有する膜となっている。従って、第２のサンプル１３においては、シリコン基板１の酸化は起こらない。

また、第２のサンプル１３においては、上記したＳｉリッチ膜１４とＨ₂Ｏ中のＯの反応によりＳｉＯ₂が形成されるときに、体積が膨張するので、この体積膨張が、ポリシラザン塗布膜のＳｉ−ＮＨがＳｉＯ₂へ置換酸化する際の体積収縮を補うようになる。この結果、第２のサンプル１３においては、ＨＤＰ−ＳｉＯ₂膜３とポリシラザン塗布膜４（ＳｉＯ₂膜）の界面において、剥がれが生じないのである。

このような構成の本実施例においては、シリコン基板１上にＳｉＯ₂膜３を堆積する工程を備え、上記ＳｉＯ₂膜３上にＳｉリッチ膜１４を堆積する工程を備え、上記Ｓｉリッチ膜１４の上にポリシラザン塗布液を塗布する工程を備え、そして、ポリシラザン塗布膜４を置換酸化（熱処理）してＳｉＯ₂膜を形成する工程を備えるように構成した。この半導体装置の製造方法によれば、ポリシラザン塗布膜４を置換酸化したときに、Ｈ₂ＯがＳｉリッチ膜１４に到達すると、Ｈ₂Ｏ中のＯと、Ｓｉリッチ膜１４中のＳｉとが反応してＳｉＯ₂が形成され、Ｏが消費される。

このため、Ｈ₂Ｏがシリコン基板１に到達しなくなるから、シリコン基板１が酸化されることもなくなる。また、Ｓｉリッチ膜１４において、Ｈ₂Ｏ中のＯとＳｉとが反応してＳｉＯ₂膜を形成されるときに、体積が膨張することから、置換酸化によりポリシラザン塗布膜４の膜収縮による体積収縮を補うことができる。これにより、ＳｉＯ₂膜３とポリシラザン塗布膜４との界面における剥がれ、即ち、置換酸化により形成されたＳｉＯ₂膜の剥がれを防止することができる。

次に、上記した製造方法を、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭのＳＴＩの製造方法に適用した実施例について、図８ないし図１０を参照して説明する。図８は、本実施例のＮＡＮＤ型フラッシュＥＥＰＲＯＭの概略構成を示す斜視図である。この図８において、１つのＮＡＮＤセルは、複数個のメモリセルＭＣが直列接続されて構成されている。各ＮＡＮＤセルは、例えばｐ型の半導体基板２１内に形成された埋込み絶縁膜２２からなるＳＴＩにより分離されている。

各メモリセルＭＣにおいて、半導体基板２１の表面にはゲート酸化膜２３が形成されている。このゲート酸化膜２３の上には浮遊ゲートＦＧを構成する例えばポリシリコンからなる第１の浮遊ゲート２４ａが形成されている。この第１の浮遊ゲート２４ａの上には、浮遊ゲートＦＧを構成する例えばポリシリコンからなる第２の浮遊ゲート２４ｂが形成されている。

この第２の浮遊ゲート２４ｂの上には複合絶縁膜として、例えばＯＮＯ膜２５が形成され、このＯＮＯ膜２５の上には例えばポリシリコンからなる制御ゲート２６が形成されている。この制御ゲート２６の上には例えばシリコン窒化膜からなるマスク材２７が形成されている。これらマスク材２７、制御ゲート２６、第１、第２の浮遊ゲート２４ａ、２４ｂはシリコン窒化膜２８により覆われ、ゲート構造ＧＳが形成されている。

各ゲート構造ＧＳの相互間に位置する半導体基板２１内には、ソース、ドレイン領域としてのｎ型の拡散層２９が形成されている。これら拡散層２９、及びゲート構造ＧＳとにより１つのメモリセルＭＣが形成される。これらメモリセルＭＣは、隣接するもの同士が前記拡散層２９を共有して直列接続されている。これらメモリセルＭＣは例えばＢＰＳＧからなる層間絶縁膜３０により覆われ、この層間絶縁膜３０には例えばタングステンにからなる配線３１が形成されている。

ここで、上記した構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程について、図９および図１０に従って説明する。
まず、図９（ａ）に示すように、半導体基板２１の表面には、ゲート酸化膜２３、例えばポリシリコンからなる第1の浮遊ゲート２４ａ、例えばシリコン窒化膜からなるマスク材３２が順次形成される。この後、前記マスク材３２がパターニングされ、このパターニングされたマスク材３２をマスクとして前記第1の浮遊ゲート２４ａ、ゲート酸化膜２３、半導体基板２１がエッチングされ、複数のトレンチ３３が形成される。

次に、上記複数のトレンチ３３に対して埋込み絶縁膜２２を形成する処理、即ち、ＳＴＩ構造を形成する工程を実行する。この工程は、前述した図１に示す第２のサンプル１３を形成すると共に熱処理する工程と同じように実行する構成となっている。具体的には、まず、図９（ｂ）に示すように、半導体基板２１の上にＳｉＯ₂膜３を堆積する。続いて、上記ＳｉＯ₂膜３上にＳｉリッチ膜１４を堆積する。尚、ＳｉＯ₂膜３およびＳｉリッチ膜１４の成膜条件等は、前述したとおりである。

そして、上記Ｓｉリッチ膜１４の上にポリシラザン塗布液をスピンコートにより塗布し、ポリシラザン塗布膜４を形成する。この後、上記ポリシラザン塗布膜４を置換酸化、即ち、熱処理することにより、ＳｉＯ₂膜を形成する。尚、熱処理の条件等は、前述したとおりである。この結果、図９（ｃ）に示すように、ＳｉＯ₂膜からなる埋込み絶縁膜２２が形成され、前記トレンチ３３が埋め込まれる。この後、マスク材３２をストッパとして、化学的機械研磨（ＣＭＰ）により上記ＳｉＯ₂膜（埋込み絶縁膜）２２が平坦化される。

次に、図９（ｄ）に示すように、ドライエッチング又はウェットエッチングにより、トレンチ３３内のＳｉＯ₂膜２２の表面がマスク材３２の表面より僅かに低くなるようにエッチングされる。これにより、第１の浮遊ゲート２４ａと埋め込み絶縁膜２２の表面との段差が減少される。この後、前記マスク材３２が除去される。
次に、図１０（ａ）に示すように、第１の浮遊ゲート２４ａの表面に、例えばポリシリコンからなる第２の浮遊ゲート２４ｂが形成される。この後、図１０（ｂ）に示すように、ドライエッチングにより第２の浮遊ゲート２４ｂがパターニングされ、前記埋め込み絶縁膜２２の上面にスリット３４が形成される。次いで、第２の浮遊ゲート２４ｂを含む全面に複合絶縁膜として、例えばＯＮＯ膜２５、及び例えばポリシリコンからなる制御ゲート（ＣＧ）２６、例えばシリコン窒化膜からなるマスク材２７が順次形成される。

そしてこの後は、周知のようにして、マスク材２７がパターニングされ、このパターニングされたマスク材２７を用いて制御ゲート２６を構成するポリシリコン、及びＯＮＯ膜２５がエッチングされる。そして、図８に示すように、マスク材２７、制御ゲート２６、第１、第２の浮遊ゲート２４ａ、２４ｂがシリコン窒化膜２８により覆われ、ゲート構造ＧＳが形成されるようになっている。

更に、各ゲート構造ＧＳの相互間に位置する前記半導体基板２１内に、ソース、ドレイン領域としてのｎ型の拡散層２９が形成され、これら拡散層２９、及びゲート構造ＧＳとにより１つのメモリセルＭＣが形成される。これらメモリセルＭＣは例えばＢＰＳＧからなる層間絶縁膜３０により覆われ、この層間絶縁膜３０には例えばタングステンにからなる配線３１や、図示せぬコンタクトホールが形成され、ＮＡＮＤ型フラッシュＥＰＲＯＭが形成されるようになっている。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
まず、上記実施例では、Ｓｉリッチ膜１４を１００ｎｍ堆積したが、これに限られるものではなく、ポリシラザン塗布膜４の厚みに応じて、Ｓｉリッチ膜１４の膜厚を、１０ｎｍ〜５００ｎｍの範囲で適宜設定しても良い。このように数値範囲を設定した理由は、堆積するポリシラザン塗布膜４の厚みによっては、Ｓｉリッチ膜１４の膜厚を１０ｎｍ〜５００ｎｍの範囲で設定できるように構成する必要があるためである。

また、上記実施例では、Ｓｉリッチ膜１４の代わりに、Ｓｉを含有する膜、例えばＳｉ膜を堆積するように構成しても良い。
更に、上記実施例では、Ｓｉリッチ膜１４の下に堆積した絶縁膜、即ち、ＳｉＯ₂膜３の厚さを１００ｎｍとしたが、これに限られるものではなく、ポリシラザン塗布膜４の厚みに応じて、ＳｉＯ₂膜３の膜厚を、１０ｎｍ〜３００ｎｍの範囲で適宜設定しても良い。このように数値範囲を設定した理由は、堆積するポリシラザン塗布膜４の厚みによっては、ＳｉＯ₂膜３の膜厚を１０ｎｍ〜３００ｎｍの範囲で設定できるように構成する必要があるためである。

また、上記実施例においては、Ｓｉリッチ膜１４の下のＳｉＯ₂膜３を、ＨＤＰ技術を用いて成膜したが、これに限られるものではなく、例えば、ＰＥ−ＣＶＤ技術や、ＬＰ−ＣＶＤ技術や、リフロー埋め込み技術等を用いて成膜しても良い。更にまた、上記実施例では、素子分離の埋め込み技術に適用したが、これに限られるものではなく、例えば、ゲート電極間の埋込み技術や、メタル配線間の埋め込み技術に適用しても良い。

また、塗布液はポリシラザンに限らず、熱処理後に変性される酸化シリコンの密度が、高密度プラズマＣＶＤで堆積される酸化シリコンの密度と同程度であるシリカ系被膜形成用塗布液であれば良い。

本発明の一実施例を示すものであり、第２のサンプルの縦断面図評価用の溝付きサンプルの縦断面図第１のサンプルの縦断面図熱処理後の第１のサンプルの縦断面図熱処理後の第２のサンプルの縦断面図第３のサンプルの縦断面図第４のサンプルの縦断面図ＮＡＮＤ型フラッシュＥＥＰＲＯＭの斜視図（ａ）、（ｂ）、（ｃ）、（ｄ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程を示す縦断面図（ａ）、（ｂ）は図９（ｄ）に続く製造工程を示す縦断面図

符号の説明

図面中、１はシリコン基板、４はポリシラザン塗布膜、１４はＳｉリッチ膜（Ｓｉを含有する膜）である。

Claims

シリコン基板と、
このシリコン基板上に形成された素子分離溝と、
この素子分離溝の内壁に形成された第１のシリコン酸化膜と、
この第１のシリコン酸化膜上に形成されたシリコンリッチな第２のシリコン酸化膜と、
このシリコンリッチな第２のシリコン酸化膜上に形成された、シリカ系被膜形成用塗布液が熱処理されることにより生成される第３のシリコン酸化膜と
を具備したことを特徴とする半導体装置。
シリコン基板と、
このシリコン基板上に形成された素子分離溝と、
この素子分離溝の内壁に形成された第１のシリコン酸化膜と、
この第１のシリコン酸化膜上に形成されたシリコンリッチな第２のシリコン酸化膜と、
このシリコンリッチな第２のシリコン酸化膜上に形成された、ポリシラザン塗布膜が熱処理されることにより生成される第３のシリコン酸化膜と
を具備したことを特徴とする半導体装置。
シリコン基板上に素子分離溝を形成する工程と、
前記素子分離溝の内壁に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコンリッチな第２のシリコン酸化膜を形成する工程と、
前記シリコンリッチな第２のシリコン酸化膜上にシリカ系被膜形成用塗布液を塗布する工程と、
前記シリカ系被膜形成用塗布液を熱処理して第３のシリコン酸化膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
前記第１および第２のシリコン酸化膜はシランと酸素の混合ガスにより形成され、前記第２のシリコン酸化膜を形成する際の前記シランの流量に対する前記酸素の流量は、前記第１のシリコン酸化膜を形成する際の前記シランの流量に対する前記酸素の流量より小さいことを特徴とする請求項３記載の半導体装置の製造方法。