JP4589496B2

JP4589496B2 - Conditional capture flip-flop for power saving

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Publication number: JP4589496B2
Application number: JP2000239139A
Authority: JP
Inventors: 培 ▲ソン▼ 孔; 三洙金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2000-08-07
Filing date: 2000-08-07
Publication date: 2010-12-01
Anticipated expiration: 2020-08-07
Also published as: JP2002064366A

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体集積回路に関し、特に動作速度に影響を及ぼさずに消費電力を最小化できるフリップフロップに関する。
【０００２】
【従来の技術】
一般に、フリップフロップは、レジスタの一種類として入力された状態を保存して出力するかその以前の状態を維持する必要性を有する半導体集積装置の内部回路に用いられる半導体素子である。フリップフロップは、種々の種類があり、要求される用途に合わせて選択すべきである。
【０００３】
従来のフリップフロップには、ハイブリッドラッチフリップフロップ(HLFF: hybrid latch-flip-flop)、セミダイナミックフリップフロップ(SDFF: semi-dynamic flip-flop)、センス増幅器基盤のフリップフロップ(SAFF: sense amplifier-based flip-flop)などがある。
【０００４】
上記ハイブリッドラッチフリップフロップは、1996年2月にISSCC(International Solid State Circuit Conference)で発表された論文に"Flow-Through Latch and Edge-Triggered Flip-flop Hybrid Element"という題目で掲載されている。
【０００５】
図1は、従来のハイブリッドラッチフリップフロップ(HLFF）を示す回路図である。
【０００６】
図1を参照すれば、ハイブリッドラッチフリップフロップ(HLFF）は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1ノードXとの間に形成された第1プルアップトランジスタ100と、クロックCLKを入力されて所定時間の間遅延及び反転する遅延/反転部110と、クロックCLK、データD、及び遅延/反転部110の出力信号を各々ゲート端で入力され第1ノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ120、121、122と、データDを入力されソースドレイン経路が第1ノードXと電源電圧端Vccとの間に形成された第1プリチャージトランジスタ130と、遅延/反転部110の出力信号をゲート端で入力されソースドレイン経路が第1ノードXと電源電圧端Vccとの間に形成された第2プリチャージトランジスタ140と、第1ノードXの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと第2ノードYとの間に形成された第2プルアップトランジスタ150と、クロックCLK、第1ノードXの信号、及び遅延/反転部110の出力信号を各々ゲート端で入力され第2ノードYと接地端GNDとの間に直列連結された第4ないし第6NMOSトランジスタ160、161、162と、第2ノードの出力信号Qをラッチし出力するラッチ部170からなる。
【０００７】
ハイブリッドラッチフリップフロップ(HLFF）の動作を説明すれば、クロックCLKが論理ローである時、第1プルアップトランジスタ100、第3NMOSトランジスタ122、及び第6NMOSトランジスタ162がターンオンされ、第1NMOSトランジスタ120と第4NMOSトランジスタ160とはターンオフされる。結果的に、第1ノードXは、電源電圧レベルにプリチャージされ、出力信号Qは上記ラッチ部170に保持されていた以前のデータ値を有することとなる。
【０００８】
クロックCLKの上昇エッジで、第3NMOSトランジスタ122と第6NMOSトランジスタ162とが遅延/反転部110によって遅延及び反転されたクロック信号を待つ期間に第1NMOSトランジスタ120と第4NMOSトランジスタ160とがターンオンされる。この場合、上記の期間の間データDがラッチ部170に保持される。一応遅延/反転部110の出力信号が論理ハイから論理ローに遷移すれば、上記第1ノードXは、上記第2プリチャージトランジスタ140によって電源電圧レベルにプリチャージされデータDが論理ローである時、上記第1プリチャージトランジスタ130によって電源電圧レベルにプリチャージされる。
【０００９】
クロックCLKの下降エッジで、第1プルアップトランジスタ100によって第1 ノードXは、クロックCLKが論理ローで存在する限り完全に電源電圧レベルにプリチャージされる。
【００１０】
第2に、セミダイナミックフリップフロップ(SDFF）は、1998年に発表された"Symposium on VLSI Circuit Digest of Technical Papers"に"Semi-Dynamic and Dynamic Flip-Flops with Embeded Logic"という題目で掲載されている。
【００１１】
図2は、従来のセミダイナミックフリップフロップ(SDFF）を示す回路図である。
【００１２】
図2を参照すれば、セミダイナミックフリップフロップ(SDFF）は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1ノードXとの間に形成されたプリチャージトランジスタ200と、クロックCLKと第1ノードXの信号を入力されて遅延及び反転させる遅延/反転部210と、遅延/反転部210の出力信号、データD、及びクロックCLKを各々ゲート端で入力されて上記第1ノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ220、221、222と、上記第1ノードXの信号をラッチする第1ラッチ部230と、第1ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと出力ノードQとの間に形成されたプルアップトランジスタ240と、クロックCLKと上記第1ノードXの信号を各々ゲート端で入力されて出力ノードQと接地端GNDとの間に直列に連結された第4及び第5NMOSトランジスタ250、251と、出力ノードQの信号をラッチ及び反転する第2ラッチ部260を備える。
【００１３】
セミダイナミックフリップフロップ(SDFF）の動作を説明すれば、クロックCLKの下降エッジでフリップフロップは、プリチャージモードに入る。この場合、クロックCLKをゲート端で入力されるプリチャージトランジスタ200がターンオンされて第1ノードXを電源電圧レベルにプリチャージさせる。第1ノードXが論理ハイにプリチャージされれば、出力ノードQの信号は、入力端から分離され上記第2ラッチ部260によって以前のラッチしていた値を保持する。クロックCLKがプリチャージの間に論理ローで存在すれば、遅延/反転部210の出力信号は、論理ハイとなって第1NMOSトランジスタ220をターンオンさせる。
【００１４】
クロックの上昇エッジでフリップフロップは、評価(evaluation)モードに入る。データDが論理ローである場合、第1ノードXは、第1ラッチ部230によって論理ハイで残ることとなる。すると、第4及び第5NMOSトランジスタ250、251がターンオンされて出力ノードQの信号をディスチャージ(discharge)することとなり、出力ノードQを論理ローにし第2ラッチ部260によって出力信号QBを論理ハイにする。クロックCLKが上昇した後に遅延/反転部210の出力信号は、論理ハイから論理ローとなり、第1NMOSトランジスタ220は、ターンオフされる。データDが論理ハイである場合、第1ノードXは、第1ないし第3NMOSトランジスタ220、221、222のプルダウン(pull down)経路を介してディスチャージ(discharge)される。データDが論理ローに下降しても第1ラッチ部230によって第1ノードXは、論理ロー値を続けてラッチすることとなる。すると、プルアップトランジスタ240がターンオンされ出力ノードQの信号を論理ハイにすることとなる。
【００１５】
第３に、従来のセンス増幅器基盤のフリップフロップ(SAFF）は、1999年2月にISSCC(International Solid State Circuit Conference)で発表された論文に"Sense Amplifier-Based Flip-Flop"という題目で掲載されている。
【００１６】
図3は、従来のセンス増幅器基盤のフリップフロップ(SAFF）を示す回路図である。
【００１７】
図3を参照すれば、センス増幅器基盤のフリップフロップ(SAFF）は、データD、DBを入力されてクロックCLKに制御されるセンスアンプ部300と、センスアンプ部300の出力信号を入力されてラッチするためのS-Rラッチ部310を備える。
【００１８】
センスアンプ部300は、通常のセンス増幅器の構造からなっており、多数のPMOSトランジスタ301ないし304及びNMOSトランジスタ305ないし310により構成される。上記センスアンプ部300は、データD、DB間の信号レベル差を感知して増幅する。クロックCLKが論理ローである場合、センスアンプ部300の出力ノードを電源電圧レベルにプリチャージしクロックCLKが論理ハイである場合、センスアンプ部300を駆動させて差動入力を受け入れる。
【００１９】
センスアンプ部300からの二つの出力信号はS-Rラッチ部310に入力されてラッチされる。S-Rラッチ部310の第1入力SBはセット(set)入力であって、第2入力RBは、リセット(reset)入力である。センスアンプ部300を構成する差動増幅器の出力信号の特性上、第1入力SBと第2入力RBとが共に論理ローである場合は、許容されない。第1入力SBが論理ローであるならば、S-Rラッチ部310の第1出力信号Qが論理ハイにセッティングされ、第2入力RBが論理ローであるならば、S-Rラッチ部310の第2出力信号QBを論理ハイにセッティングする。
【００２０】
上述したハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)及びセンス増幅器基盤のフリップフロップ(SAFF）は、動作速度面から見れば、トランスミッションゲートマスタースレーブフリップフロップ(TGFF: transmission gate master-slave flip-flop)のようなフリップフロップより優れている。それに対し、クロックサイクル毎に内部のノードがプリチャージ及びディスチャージされるために不必要な消費電力を引き起こす問題点がある。
【００２１】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点を解決するために案出されたもので、動作速度に影響を及ぼすことなく、不必要なディスチャージを防止することによって消費電力を最小化できるフリップフロップを提供することにその目的がある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明のフリップフロップは、半導体集積回路のフリップフロップにおいて、クロックを入力されて遅延/反転させ、第1及び第2出力信号を入力されて反転させる遅延/反転手段と、上記クロックと上記遅延/反転手段の出力信号とに制御され、正データと負データ信号の信号レベル差を検出して増幅する差動回路手段と、上記差動回路手段の出力信号を入力されてラッチし、上記第1及び第2出力信号を出力するS-Rラッチ手段とを含んでなり、上記遅延/反転手段が、上記クロックを入力されて遅延させ、上記遅延されたクロックと上記第1及び第2出力信号とを入力されるロジックゲートを備え、上記ロジックゲートの出力によって上記差動回路手段を制御し、該制御が、以前のデータの状態と入力されたデータの状態が同一な場合に、上記差動回路手段の不必要なディスチャージ動作を防止するようにする。
【００２３】
また、本発明のフリップフロップは、半導体集積回路のフリップフロップにおいて、クロックをゲート端で入力されソースドレイン経路が電源電圧端とプリチャージノードとの間に形成されたPMOSトランジスタと、クロックを入力されて遅延させ出力ノードの信号を入力されて反転させる遅延/反転手段と、上記クロック、データ、及び上記遅延/反転手段の出力信号を各々ゲート端で入力されて上記プリチャージノードと接地端との間に直列連結された第1ないし第3NMOSトランジスタと、上記データをゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第1プリチャージトランジスタと、上記遅延/反転手段の出力信号をゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第2プリチャージトランジスタと、上記プリチャージノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と出力ノードとの間に形成されたプルアップトランジスタと、上記データを入力されるインバータと、上記クロック、上記インバータの出力信号、及び上記遅延/反転手段の出力信号を各々ゲートで入力されて上記出力ノードと接地端との間に直列連結された第4ないし第6NMOSトランジスタと、上記出力ノードの信号を入力されてラッチ及び反転するラッチ部とを含んでなる。
【００２４】
【発明の実施の形態】
以下、本発明の最も好ましい実施例を、添附した図面を参照して説明する。
【００２５】
図4は、本発明にかかる条件付き捕獲フリップフロップ(CCFF: conditional-capture flip-flop）のディファレンシャルバージョン(differential version）を示す回路図である。
【００２６】
図4を参照すれば、本発明にかかる条件付き捕獲フリップフロップ(CCFF）は、クロックCLKを入力されて遅延/反転させてS-Rラッチ部430の第1及び第2出力信号Q、QBを入力されて反転させる遅延/反転部410と、クロックCLKと遅延/反転部410の出力信号に制御されデータAと負データABを入力されてその差を検出して動作する差動回路部400、420と、差動回路部400、420の出力信号を入力されてラッチするS-Rラッチ部430を備える。
【００２７】
具体的に、遅延/反転部410は、クロックCLKを入力されて遅延させる第1及び第2インバータ411、412と、第2インバータ412の出力信号とS-Rラッチ部430の第1出力信号Qを入力される第1NORゲート413と、第2インバータ412の出力信号とS-Rラッチ部430の第2出力信号QBを入力される第2NORゲート414とを備える。
【００２８】
具体的に、差動回路部400は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第1出力ノードSBとの間に形成された第1プリチャージトランジスタ401と、遅延/反転部410の出力信号とデータAとを各々ゲート端で入力され第1出力ノードSBと共通ノードNCとの間に直列連結された第1及び第2NMOSトランジスタ402、403と、第1出力ノードSBを反転しラッチして第1最終出力信号Sを生成する第1ラッチ部404と、クロックCLKをゲートで入力されソースドレイン経路が共通ノードNCと接地端GNDとの間に形成された第3NMOSトランジスタ409からなる。
【００２９】
差動回路部420は、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端Vccと第2出力ノードRBとの間に形成された第2プリチャージトランジスタ405と、遅延/反転部410の出力信号と負データABを各々ゲート端で入力され第2出力ノードRBと共通ノードNCとの間に直列連結された第4及び第5NMOSトランジスタ406、407と、第2出力ノードRBを反転しラッチして第2最終出力信号Rを生成する第2ラッチ部408からなる。
【００３０】
S-Rラッチ部430は、第1出力ノードSBの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと自分の出力ノードである第1ノードQとの間に形成された第1PMOSトランジスタ421と、第2最終出力信号Rをゲート端で入力されソースドレイン経路が第1ノードQと接地端GNDとの間に形成された第1NMOSトランジスタ422と、第1ノードQをゲート端で入力されソースドレイン経路が第1出力ノードSBと自分の出力ノードである第2ノードQBとの間に形成された第2PMOSトランジスタ423と、第1ノードQの信号をゲート端で入力されソースドレイン経路が第2最終出力信号Rと第2ノードQBとの間に形成された第2NMOSトランジスタ424と、第2ノードQBの信号をゲート端で入力されソースドレイン経路が第2出力ノードRBと第1ノードQとの間に形成された第3PMOSトランジスタ425と、第2ノードQBの信号をゲート端で入力されソースドレイン経路が第1最終出力ノードSと第1ノードQとの間に形成された第3NMOSトランジスタ426と、第2出力ノードRBの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと第2ノードQBとの間に形成された第4PMOSトランジスタ427と、第1最終出力ノードSの信号をゲート端で入力されソースドレイン経路が第2ノードQBと接地端GNDとの間に形成された第4NMOSトランジスタ428とを備える。
【００３１】
S-Rラッチ部430は、通常の交差接続回路として高速動作を遂行する。
【００３２】
動作を説明すれば、クロックCLKが論理ローである時、第1出力ノードSBの信号であるセット負信号SBと第2出力ノードの信号であるリセット負信号RBとが差動回路部400の第1及び第2プリチャージトランジスタ401、405によって論理ローから論理ハイに遷移しS-Rラッチ部430がディセーブルされる。第1及び第2信号Q、QBが各々論理ローと論理ハイである場合、S-Rラッチ部430の第2PMOSトランジスタ423と第3NMOSトランジスタ426とがターンオンされ出力状態を保存する。また第1及び第2信号Q、QBは、遅延/反転部410の第1及び第2NORゲート413、414を介して差動回路部400の第1NMOSトランジスタ402をターンオンさせ差動回路部420の第4NMOSトランジスタ406をターンオフさせる。クロックCLKが上昇した後のフリップフロップの動作を説明すれば、入力されるデータAと負データABの状態に応じて動作が決定される。
【００３３】
データAが論理ハイである場合、セット負信号SBがプルダウン(pull down)され上記S-Rラッチ部430の第1PMOSトランジスタ421と第4NMOSトランジスタ428がアクティブにされ出力状態を変換させる。この時間の間にS-Rラッチ部430の第2PMOSトランジスタ423と第3NMOSトランジスタ426とがターンオフされ、以前の状態と現在の状態の信号値との間に信号ファイティング(signal fighting）を誘発させない。データAの入力が論理ローである場合、差動回路部400の第3NMOSトランジスタ406がターンオフされているため、リセット負信号RBがプルダウンされない。これは出力が既に入力されたデータA値と同じ値を有するためである。クロックCLKが論理ハイから論理ローに遷移する場合、セット負信号SBは、ディスチャージ(discharge)されていれば、プリチャージされる。遅延/反転部410の第1及び第2インバータ411、412の出力信号は、プルダウン出力値に応じて差動回路部400の第1NMOSトランジスタ402及び第4NMOSトランジスタ406をターンオンさせる。
【００３４】
上記で分かるように、S-Rラッチ部430の第1出力信号Q及び入力されたデータAの信号が全部論理ハイである場合、第1NMOSトランジスタ402をターンオフさせることで、フリップフロップはディスチャージぜず、元の状態を維持することとなる。第1出力信号Q及び入力されたデータAの信号が全部論理ローである場合、第2NMOSトランジスタ403をターンオフさせることで、不必要なディスチャージを防止する。
【００３５】
図5は、本発明の他の実施例を示す条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョン(single-ended version）を示す回路図である。
【００３６】
図5を参照すれば、条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョンのフリップフロップは、クロックCLKをゲート端で入力されソースドレイン経路が電源電圧端VccとプリチャージノードXとの間に形成されたPMOSトランジスタ500と、クロックCLKを入力されて遅延させ出力信号Qを入力されて反転させる遅延/反転部540と、クロックCLK、データD、及び遅延/反転部540の出力信号NBを各々ゲート端で入力されてプリチャージノードXと接地端GNDとの間に直列連結された第1ないし第3NMOSトランジスタ510、511、512と、データDをゲート端で入力されソースドレイン経路が電源電圧端VccとプリチャージノードXとの間に形成された第1プリチャージトランジスタ530と、遅延/反転部540の出力信号CKDBをゲート端で入力されソースドレイン経路が電源電圧端Vccと上記プリチャージノードXとの間に形成された第2プリチャージトランジスタ550と、プリチャージノードXの信号をゲート端で入力されソースドレイン経路が電源電圧端Vccと出力ノードQとの間に形成されたプルアップトランジスタ560と、データDを入力されるインバータ520と、クロックCLK、インバータ520の出力信号、及び遅延/反転部540の出力信号を各々ゲート端で入力され出力ノードQと接地端GNDとの間に直列連結された第4ないし第6NMOSトランジスタ570、571、572と、出力ノードQの信号を入力されてラッチ及び反転するラッチ部580を備える。
【００３７】
図5を参照して、条件付き捕獲フリップフロップ(CCFF）のシングルエンドバージョン(single-ended version）の動作を説明すれば、遅延/反転部540は、上記図4のフリップフロップの遅延/反転部410と同じ目的で用いられる。プリチャージノードXは出力ノードQの信号が論理ローであって、データDが論理ハイである場合、クロックの上昇エッジでディスチャージされる。
【００３８】
クロックCLKが論理ローである場合、第2及び第3NMOSトランジスタ511、512がプリチャージノードXのディスチャージすることを防止するため、論理ハイを維持する。データDが論理ローである場合、第5NMOSトランジスタ571は、ターンオンされ出力ノードQの信号は、現在の状態を維持するか接地レベルにプルダウンされる。一応遅延/反転部540から第3NMOSトランジスタ510に入力される信号が論理ローとなれば、プリチャージノードXは、データDから分離される。遅延/反転部540から第6NMOSトランジスタ572に入力される信号が論理ローである場合、出力ノードQもデータDと分離され動作する。クロックCLKの下降エッジからクロックCLKが論理ローレベルを維持する限り、プリチャージノードXは、電源電圧レベルにプリチャージされる。
【００３９】
図6は、上記図4のフリップフロップの各信号に対するシミュレーション実験した結果の波形を示すタイミング図であって、図7は、上記図5のフリップフロップに対しシミュレーション実験した波形を示すタイミング図である。
【００４０】
図6と図7に示されているフリップフロップのシミュレーション波形は、電源電圧2．5V、摂氏25度の温度条件、400fFの出力ロード(output load)を使用したティピカル(typical)装置で、0．35μm CMOS技術を用いて得たものである。
【００４１】
図8は、本発明の条件付き捕獲フリップフロップ(CCFF)と従来のセンス増幅器基盤のフリップフロップ(SAFF)とのデータパターンに応じた電力消耗を比較した図面である。
【００４２】
図8を参照すれば、例えば、(11001100）のデータパターンのように隣接したデータの変化がない場合、従来のセンス増幅器基盤のフリップフロップ(SAFF)より本発明の条件付き捕獲フリップフロップ(CCFF）が約20%の省電力効果があり、(11111111）のデータパターンのようにクロック毎にデータの変化がない場合には、約60%の省電力効果があることが分かる。
【００４３】
図9は、本発明の条件付きフリップフロップ(CCFF)と従来のハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)、消費電力が極めて少ないトランスミッションゲートマスタースレーブフリップフロップ(TGFF : Transmission gate master-slave flip-flop)とのデータパターンに応じた消費電力を比較した図である。
【００４４】
図9を参照すれば、図8と同様に、データパターンにおいてデータの変化がある場合だけでなく、クロック毎にデータの変化がない場合に本発明の条件付き捕獲フリップフロップ(CCFF）が他のフリップフロップより省電力効果が優れていることが分かる。
【００４５】
図10は、本発明の条件付き捕獲フリップフロップ(CCFF)と従来のセンス増幅器基盤のフリップフロップ(SAFF）を各々使用してカウンタを具現した場合の消費電力を比較した図である。図で、"FLIP-FLOP"は、カウンタの内部で消費される電力を示し、"クロック（CLOCK）"は、クロックがトグル(toggle)される時消費される電力を示し、"ゲート（GATE）"は、カウンタの出力信号を論理組合するためのANDゲート、NORゲートなどの論理ゲートが消費する電力を各々示す。
【００４６】
図10を参照すれば、本発明の条件付き捕獲フリップフロップ(CCFF）を使用したカウンタと従来のセンス増幅器基盤のフリップフロップ(SAFF）を使用したカウンタは、"クロック"消費電力及び"ゲート"消費電力においては、大きな差はないが、カウンタ内部で消費される電力を比較すると、約51%の電力が減少されることが分かる。全体的に本発明にかかる条件付き捕獲フリップフロップ(CCFF）を使用したカウンタの場合、従来より約30%の消費電力を低減することができる。
【００４７】
図11は、従来のセンス増幅器基盤のフリップフロップ(SAFF)と本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度を比較するためにセットアップ時間(setup time)及び保持時間(hold time）を比較した表である。表から分かるように、本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度も従来のフリップフロップと比較して低下しないことが分かる。
【００４８】
本発明の技術思想は、上記好ましい実施例によって具体的に記述されたが、上記した実施例はその説明のためのものであって、その制限のためのものではないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の変更が可能であることを理解されるべきである。
【００４９】
【発明の効果】
上記したとおり、本発明は、差動入力を使用しながらも遅延/反転部において以前の状態と入力されたデータの状態が同一である場合に不必要なディスチャージを防止することによって消費電力を低減させる効果がある。
【図面の簡単な説明】
【図1】従来技術の上記ハイブリッドラッチフリップフロップの基本的な回路を示す回路図である。
【図2】従来技術の上記セミダイナミックフリップフロップの詳細な回路を示す回路図である。
【図3】従来技術の上記センス増幅器基盤のフリップフロップの詳細な回路図である。
【図4】本発明の条件付き捕獲フリップフロップ(Conditional-Capture Flip-Flop）を示す詳細な回路図である。
【図5】本発明の別の実施例を示すシングルエンドバージョン(single-ended version）の回路図である。
【図6】図4のフリップフロップに対してシミュレーション実験した波形を示すタイミング図である。
【図7】図5のフリップフロップに対してシミュレーション実験した波形を示すタイミング図である。
【図8】本発明のフリップフロップ(CCFF)と従来技術のセンス増幅器基盤のフリップフロップ(SAFF)とのデータパターンに応じた消費電力を比較した図である。
【図9】本発明のフリップフロップ(CCFF)と従来技術のハイブリッドラッチフリップフロップ(HLFF)、セミダイナミックフリップフロップ(SDFF)、トランスミッションゲートマスタースレーブフリップフロップ(TGFF : Transmission gate master-slave flip-flop)とのデータパターンに応じた消費電力を比較した図である。
【図10】本発明のフリップフロップ(CCFF)を使用したカウンタと従来技術のフリップフロップ(SAFF)を使用したカウンタが駆動する時の消費電力を比較した図である。
【図11】従来のセンス増幅器基盤のフリップフロップ(SAFF)と本発明の条件付き捕獲フリップフロップ(CCFF）の動作速度を比較した表である。
【符号の説明】
400、420 差動回路部
410 遅延/反転部
430 S-Rラッチ部[0001]
[Technical field to which the invention belongs]
The present invention relates to a semiconductor integrated circuit, and more particularly to a flip-flop capable of minimizing power consumption without affecting the operation speed.
[0002]
[Prior art]
In general, a flip-flop is a semiconductor element used in an internal circuit of a semiconductor integrated device that needs to store and output a state input as one type of register or maintain the previous state. Flip-flop, there are various types, it should be selected for the required application.
[0003]
Conventional flip-flops include hybrid latch-flip-flop (HLFF), semi-dynamic flip-flop (SDFF), sense amplifier-based flip-flop (SAFF) flip-flop).
[0004]
The hybrid latch flip-flop is published in a paper published at the International Solid State Circuit Conference (ISSCC) in February 1996 under the title "Flow-Through Latch and Edge-Triggered Flip-flop Hybrid Element".
[0005]
FIG. 1 is a circuit diagram showing a conventional hybrid latch flip-flop (HLFF).
[0006]
Referring to FIG. 1, the hybrid latch flip-flop (HLFF) includes a first pull-up transistor 100 in which a clock CLK is input at a gate terminal and a source / drain path is formed between a power supply voltage terminal Vcc and a first node X. A delay / inversion unit 110 that receives the clock CLK and delays and inverts it for a predetermined time, and inputs the clock CLK, data D, and the output signal of the delay / inversion unit 110 at the gate ends, First to third NMOS transistors 120, 121, and 122 connected in series with the ground terminal GND, and a data D input and a source / drain path formed between the first node X and the power supply voltage terminal Vcc. A first precharge transistor 130, a second precharge transistor 140 in which the output signal of the delay / inversion unit 110 is input at the gate end, and a source / drain path is formed between the first node X and the power supply voltage end Vcc, 1 Node X signal A second pull-up transistor 150 having a source drain path formed between the power supply voltage terminal Vcc and the second node Y, a clock CLK, a signal at the first node X, and a delay / inverter 110. 4th to 6th NMOS transistors 160, 161, 162 that are input at the gate terminal and connected in series between the second node Y and the ground terminal GND, and the output signal Q of the second node is latched and output Latch portion 170.
[0007]
Referring to the operation of the hybrid latch flip-flop (HLFF), when the clock CLK is logic low, the first pull-up transistor 100, the third NMOS transistor 122, and the sixth NMOS transistor 162 are turned on, and the first NMOS transistor 120 and the first NMOS transistor 120 The 4NMOS transistor 160 is turned off. As a result, the first node X is precharged to the power supply voltage level, and the output signal Q has the previous data value held in the latch unit 170.
[0008]
At the rising edge of the clock CLK, the first NMOS transistor 120 and the fourth NMOS transistor 160 are turned on in a period in which the third NMOS transistor 122 and the sixth NMOS transistor 162 wait for the clock signal delayed and inverted by the delay / inverter 110. In this case, the data D is held in the latch unit 170 during the above period. If the output signal of the delay / inverting unit 110 transitions from logic high to logic low, the first node X is precharged to the power supply voltage level by the second precharge transistor 140 and the data D is logic low. The first precharge transistor 130 is precharged to the power supply voltage level.
[0009]
At the falling edge of the clock CLK, the first pull-up transistor 100 causes the first node X to be fully precharged to the power supply voltage level as long as the clock CLK is present at a logic low.
[0010]
Second, the semi-dynamic flip-flop (SDFF) is listed in the "Symposium on VLSI Circuit Digest of Technical Papers" published in 1998 under the title "Semi-Dynamic and Dynamic Flip-Flops with Embeded Logic". .
[0011]
FIG. 2 is a circuit diagram showing a conventional semi-dynamic flip-flop (SDFF).
[0012]
Referring to FIG. 2, the semi-dynamic flip-flop (SDFF) includes a precharge transistor 200 in which a clock CLK is input at a gate end and a source / drain path is formed between a power supply voltage end Vcc and a first node X, The delay / inversion unit 210 that receives and delays and inverts the clock CLK and the signal of the first node X, and the output signal of the delay / inversion unit 210, the data D, and the clock CLK are input at the gate ends, respectively. First to third NMOS transistors 220, 221 and 222 connected in series between the node X and the ground terminal GND, a first latch unit 230 for latching the signal of the first node X, and a signal of the first node A pull-up transistor 240, which is input at the gate end and has a source / drain path formed between the power supply voltage end Vcc and the output node Q, and the clock CLK and the signal of the first node X are respectively input at the gate end and output node Q and ground terminal GND It comprises a fourth and 5NMOS transistors 250, 251 connected in series, the second latch portion 260 for latching and inverts the signal at the output node Q while.
[0013]
To explain the operation of the semi-dynamic flip-flop (SDFF), the flip-flop enters the precharge mode at the falling edge of the clock CLK. In this case, the precharge transistor 200 to which the clock CLK is input at the gate end is turned on to precharge the first node X to the power supply voltage level. If the first node X is precharged to logic high, the signal at the output node Q is separated from the input terminal and holds the value previously latched by the second latch unit 260. If the clock CLK is present at a logic low during the precharge, the output signal of the delay / inverter 210 is a logic high to turn on the first NMOS transistor 220.
[0014]
At the rising edge of the clock, the flip-flop enters evaluation mode. If the data D is logic low, the first node X will remain logic high by the first latch unit 230. Then, the fourth and fifth NMOS transistors 250 and 251 are turned on to discharge the signal of the output node Q, the output node Q is set to logic low, and the output signal QB is set to logic high by the second latch unit 260. . After the clock CLK rises, the output signal of the delay / inverting unit 210 changes from logic high to logic low, and the first NMOS transistor 220 is turned off. When the data D is logic high, the first node X is discharged through a pull down path of the first to third NMOS transistors 220, 221, and 222. Even if the data D falls to a logic low, the first latch unit 230 causes the first node X to continue to latch the logic low value. Then, the pull-up transistor 240 is turned on, and the signal of the output node Q becomes a logic high.
[0015]
Third, the conventional sense amplifier-based flip-flop (SAFF) was published in a paper presented at the International Solid State Circuit Conference (ISSCC) in February 1999 under the title "Sense Amplifier-Based Flip-Flop". ing.
[0016]
FIG. 3 is a circuit diagram showing a conventional sense amplifier based flip-flop (SAFF).
[0017]
Referring to FIG. 3, a sense amplifier-based flip-flop (SAFF) latches a sense amplifier unit 300 that receives data D and DB and is controlled by a clock CLK, and an output signal of the sense amplifier unit 300. SR latch unit 310 is provided.
[0018]
The sense amplifier unit 300 has a normal sense amplifier structure, and includes a large number of PMOS transistors 301 to 304 and NMOS transistors 305 to 310. The sense amplifier unit 300 senses and amplifies the signal level difference between the data D and DB. When the clock CLK is logic low, the output node of the sense amplifier unit 300 is precharged to the power supply voltage level, and when the clock CLK is logic high, the sense amplifier unit 300 is driven to accept a differential input.
[0019]
Two output signals from the sense amplifier unit 300 are input to the SR latch unit 310 and latched. The first input SB of the SR latch unit 310 is a set input, and the second input RB is a reset input. Due to the characteristics of the output signal of the differential amplifier constituting the sense amplifier unit 300, when both the first input SB and the second input RB are logic low, it is not allowed. If the first input SB is logic low, the first output signal Q of the SR latch unit 310 is set to logic high, and if the second input RB is logic low, the second output signal of the SR latch unit 310 Set QB to logic high.
[0020]
The hybrid latch flip-flop (HLFF), the semi-dynamic flip-flop (SDFF), and the sense amplifier-based flip-flop (SAFF) described above are transmission gate master-slave (TGFF) in terms of operation speed. Better than flip-flops like flip-flop). On the other hand, the internal node is precharged and discharged every clock cycle, which causes unnecessary power consumption.
[0021]
[Problems to be solved by the invention]
The present invention has been devised to solve the above-described problems of the prior art, and can minimize power consumption by preventing unnecessary discharge without affecting the operation speed. The purpose is to provide a flip-flop.
[0022]
[Means for Solving the Problems]
In order to achieve the above object, a flip-flop of the present invention includes a delay / inversion unit that delays / inverts a clock as input and inverts first and second output signals as input in a flip-flop of a semiconductor integrated circuit. The differential circuit means controlled by the clock and the output signal of the delay / inversion means to detect and amplify the signal level difference between the positive data and the negative data signal, and the output signal of the differential circuit means are inputted. latched Te, the first and Ri name and a SR latch means for outputting a second output signal, said delay / inverting means is inputted to the clock by delaying said delayed clock and the first And a logic gate to which the second output signal is input, and the differential circuit means is controlled by the output of the logic gate so that the state of the previous data and the state of the input data are the same. In case, so as to prevent unnecessary discharge operation of the differential circuit means.
[0023]
In the flip-flop of the present invention, the flip-flop of the semiconductor integrated circuit is configured such that the clock is input at the gate end and the source / drain path is formed between the power supply voltage end and the precharge node, and the clock is input. The delay / inversion means for delaying and inverting the signal of the output node by inputting the clock, the data, and the output signal of the delay / inversion means are respectively input at the gate terminals and the precharge node and the ground terminal. A first to third NMOS transistor connected in series between the first precharge transistor, the data being input at a gate end, and a source / drain path formed between a power supply voltage end and the precharge node; and the delay / The output signal of the inverting means is input at the gate end and the source / drain path is connected to the power supply voltage end A second precharge transistor formed between the first and second precharge transistors, a pull-up transistor in which the signal of the precharge node is input at the gate end and a source / drain path is formed between the power supply voltage end and the output node, and the data The inverter, the clock, the output signal of the inverter, and the output signal of the delay / inversion means are respectively input at the gates and connected in series between the output node and the ground terminal. It includes a 6NMOS transistor and a latch unit that receives and latches and inverts the signal of the output node.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[0025]
FIG. 4 is a circuit diagram showing a differential version of a conditional-capture flip-flop (CCFF) according to the present invention.
[0026]
Referring to FIG. 4, the conditional capture flip-flop (CCFF) according to the present invention receives the clock CLK and delays / inverts the first and second output signals Q and QB of the SR latch unit 430. A delay / inversion unit 410 that is inverted, and differential circuit units 400 and 420 that are controlled by the clock CLK and the output signal of the delay / inversion unit 410 and input data A and negative data AB to detect the difference between them and operate An SR latch unit 430 that receives and latches the output signals of the differential circuit units 400 and 420 is provided.
[0027]
Specifically, the delay / inversion unit 410 receives the first and second inverters 411 and 412 that receive and delay the clock CLK, the output signal of the second inverter 412 and the first output signal Q of the SR latch unit 430. A first NOR gate 413, and a second NOR gate 414 to which the output signal of the second inverter 412 and the second output signal QB of the SR latch unit 430 are input.
[0028]
Specifically, the differential circuit unit 400 includes a first precharge transistor 401 having a clock CLK input at the gate end and a source / drain path formed between the power supply voltage end Vcc and the first output node SB, a delay / The first and second NMOS transistors 402 and 403, which are input at the gate ends of the output signal of the inverting unit 410 and the data A, and are connected in series between the first output node SB and the common node NC, and the first output node SB 1st latch unit 404 that inverts and latches to generate first final output signal S, and third NMOS transistor in which clock CLK is input at the gate and the source / drain path is formed between common node NC and ground terminal GND 409.
[0029]
The differential circuit unit 420 includes a second precharge transistor 405 in which the clock CLK is input at the gate end and a source / drain path is formed between the power supply voltage end Vcc and the second output node RB, and the delay / inversion unit 410 The fourth and fifth NMOS transistors 406 and 407 connected in series between the second output node RB and the common node NC, which are input with the output signal and the negative data AB, respectively, and the second output node RB are inverted and latched. The second latch unit 408 generates the second final output signal R.
[0030]
The SR latch unit 430 receives the signal of the first output node SB at the gate end, and the source / drain path is formed between the power supply voltage end Vcc and the first node Q, which is the output node of the first PMOS transistor 421. The first final output signal R is input at the gate end and the source / drain path is formed between the first node Q and the ground end GND, and the first NMOS transistor 422 is input to the first node Q at the gate end and the source drain The second PMOS transistor 423 formed between the first output node SB and the second node QB, which is its output node, and the signal of the first node Q are input at the gate end and the source / drain path is the second final The second NMOS transistor 424 formed between the output signal R and the second node QB, the signal of the second node QB is input at the gate end, and the source / drain path is between the second output node RB and the first node Q A third PMOS transistor 425 formed on the second A third NMOS transistor 426 having a source / drain path formed between the first final output node S and the first node Q and a signal of the second output node RB at the gate end. The fourth PMOS transistor 427 whose source / drain path is formed between the power supply voltage terminal Vcc and the second node QB and the signal of the first final output node S are input at the gate terminal, and the source / drain path is the second node QB And a fourth NMOS transistor 428 formed between the first and ground terminals GND.
[0031]
The SR latch unit 4 30 performs a high-speed operation as a normal cross-connect circuit.
[0032]
In operation, when the clock CLK is logic low, the set negative signal SB that is the signal of the first output node SB and the reset negative signal RB that is the signal of the second output node are The first and second precharge transistors 401 and 405 make a transition from logic low to logic high, and the SR latch unit 430 is disabled. When the first and second signals Q and QB are logic low and logic high, respectively, the second PMOS transistor 423 and the third NMOS transistor 426 of the SR latch unit 430 are turned on to store the output state. The first and second signals Q and QB turn on the first NMOS transistor 402 of the differential circuit unit 400 via the first and second NOR gates 413 and 414 of the delay / inversion unit 410 to turn on the first signal of the differential circuit unit 420. 4NMOS transistor 406 is turned off. If the operation of the flip-flop after the clock CLK rises is described, the operation is determined according to the state of the input data A and the negative data AB.
[0033]
When the data A is logic high, the set negative signal SB is pulled down and the first PMOS transistor 421 and the fourth NMOS transistor 428 of the SR latch unit 430 are activated to change the output state. During this time, the second PMOS transistor 423 and the third NMOS transistor 426 of the SR latch unit 4 30 are turned off, and signal fighting is not induced between the signal value of the previous state and the current state. When the input of data A is logic low, the reset NMOS signal RB is not pulled down because the third NMOS transistor 406 of the differential circuit unit 400 is turned off. This is because the output has the same value as the data A value already input. When the clock CLK transitions from a logic high to a logic low, the set negative signal SB is precharged if it is discharged. The output signals of the first and second inverters 411 and 412 of the delay / inversion unit 410 turn on the first NMOS transistor 402 and the fourth NMOS transistor 406 of the differential circuit unit 400 according to the pull-down output value.
[0034]
As can be seen from the above, when the first output signal Q of the SR latch unit 430 and the input data A signal are all logic high, the flip-flop is not discharged by turning off the first NMOS transistor 402, and the original This state will be maintained. When the first output signal Q and the input data A signal are all logic low, the second NMOS transistor 403 is turned off to prevent unnecessary discharge.
[0035]
FIG. 5 is a circuit diagram showing a single-ended version of a conditional capture flip-flop (CCFF) according to another embodiment of the present invention.
[0036]
Referring to FIG. 5, in the single-ended version of the conditional capture flip-flop (CCFF), the clock CLK is inputted at the gate end, and the source / drain path is formed between the power supply voltage end Vcc and the precharge node X. Each of the PMOS transistor 500, the delay / inversion unit 540 that receives the clock CLK and delays it and receives the output signal Q and inverts it, and gates the clock CLK, data D, and the output signal NB of the delay / inversion unit 540. The first to third NMOS transistors 510, 511, 512 input in series and connected in series between the precharge node X and the ground terminal GND, and the data D is input in the gate terminal and the source / drain path is the power supply voltage terminal Vcc 1 and the precharge node X, the output signal CKDB of the delay / inversion unit 540 is input at the gate terminal, and the source / drain path is the power supply voltage. The second precharge transistor 550 formed between Vcc and the precharge node X, and the signal of the precharge node X is input at the gate terminal, and the source / drain path is between the power supply voltage terminal Vcc and the output node Q. The formed pull-up transistor 560, the inverter 520 to which data D is input, the clock CLK, the output signal of the inverter 520, and the output signal of the delay / inverting unit 540 are input at the gate terminals, respectively, and the output node Q and the ground terminal Fourth to sixth NMOS transistors 570, 571, and 572 connected in series with GND, and a latch unit 580 that receives and latches and inverts the signal of the output node Q are provided.
[0037]
Referring to FIG. 5, the operation of the single-ended version of the conditional capture flip-flop (CCFF) will be described. The delay / inverter 540 is the delay / inverter of the flip-flop of FIG. Used for the same purpose as 410. The precharge node X is discharged on the rising edge of the clock when the signal at the output node Q is logic low and the data D is logic high.
[0038]
When the clock CLK is logic low, the logic high is maintained to prevent the second and third NMOS transistors 511 and 512 from discharging the precharge node X. When the data D is logic low, the fifth NMOS transistor 571 is turned on and the signal at the output node Q maintains its current state or is pulled down to ground level. Once the signal input from the delay / inversion unit 540 to the third NMOS transistor 510 becomes logic low, the precharge node X is separated from the data D. When the signal input from the delay / inversion unit 540 to the sixth NMOS transistor 572 is logic low, the output node Q is also separated from the data D and operates. As long as the clock CLK maintains a logic low level from the falling edge of the clock CLK, the precharge node X is precharged to the power supply voltage level.
[0039]
FIG. 6 is a timing diagram showing waveforms resulting from a simulation experiment for each signal of the flip-flop of FIG. 4, and FIG. 7 is a timing diagram showing waveforms simulated for the flip-flop of FIG. .
[0040]
The simulation waveforms of the flip-flops shown in FIGS. 6 and 7 are typical devices using a power supply voltage of 2.5 V, a temperature condition of 25 degrees Celsius, and an output load of 400 fF. It was obtained using 35μm CMOS technology.
[0041]
FIG. 8 is a diagram comparing power consumption according to data patterns of a conditional capture flip-flop (CCFF) of the present invention and a conventional sense amplifier-based flip-flop (SAFF).
[0042]
Referring to FIG. 8, for example, when there is no change in adjacent data as in the data pattern of (11001100), the conditional capture flip-flop (CCFF) of the present invention is more effective than the conventional sense amplifier-based flip-flop (SAFF). Is about 20% power saving effect, and when there is no data change for each clock like the data pattern of (11111111), it can be seen that there is about 60% power saving effect.
[0043]
FIG. 9 shows a conditional flip-flop (CCFF) of the present invention, a conventional hybrid latch flip-flop (HLFF), a semi-dynamic flip-flop (SDFF), and a transmission gate master slave flip-flop (TGFF) that consumes very little power. It is the figure which compared the power consumption according to the data pattern with -slave flip-flop).
[0044]
Referring to FIG. 9, as in FIG. 8, the conditional capture flip-flop (CCFF) of the present invention is not only used when there is a data change in the data pattern but also when there is no data change every clock. It can be seen that the power saving effect is superior to the flip-flop.
[0045]
FIG. 10 is a diagram comparing power consumption when a counter is implemented using each of the conditional capture flip-flop (CCFF) of the present invention and the conventional sense amplifier-based flip-flop (SAFF). In the figure, “FLIP-FLOP” indicates the power consumed inside the counter, “CLOCK” indicates the power consumed when the clock is toggled, and “GATE” “Denotes power consumed by logic gates such as AND gates and NOR gates for logically combining the output signals of the counter.
[0046]
Referring to FIG. 10, the counter using the conditional capture flip-flop (CCFF) of the present invention and the counter using the conventional sense-amplifier-based flip-flop (SAFF) have "clock" power consumption and "gate" consumption. Although there is no significant difference in power, when comparing the power consumed inside the counter, it can be seen that about 51% of the power is reduced. In the case of the counter using the conditional capture flip-flop (CCFF) according to the present invention as a whole, the power consumption can be reduced by about 30% compared with the conventional counter.
[0047]
Figure 11 compares the setup time and hold time to compare the operating speed of a conventional sense amplifier based flip-flop (SAFF) and the conditional capture flip-flop (CCFF) of the present invention. It is a table. As can be seen from the table, the operating speed of the conditional capture flip-flop (CCFF) of the present invention does not decrease as compared with the conventional flip-flop.
[0048]
Although the technical idea of the present invention has been specifically described by the above preferred embodiments, it should be noted that the above embodiments are for the purpose of illustration and not for the limitation. is there. In addition, it should be understood that various modifications can be made within the scope of the technical idea of the present invention if the person is a normal expert in the technical field of the present invention.
[0049]
【The invention's effect】
As described above, the present invention reduces power consumption by preventing unnecessary discharge when the input state is the same as the previous state in the delay / inversion unit while using the differential input. There is an effect to make.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a basic circuit of the hybrid latch flip-flop of the prior art.
FIG. 2 is a circuit diagram showing a detailed circuit of the semi-dynamic flip-flop of the prior art.
FIG. 3 is a detailed circuit diagram of the sense amplifier based flip-flop of the prior art.
FIG. 4 is a detailed circuit diagram illustrating a conditional-capture flip-flop of the present invention.
FIG. 5 is a circuit diagram of a single-ended version showing another embodiment of the present invention.
6 is a timing diagram showing waveforms simulated for the flip-flop of FIG. 4;
FIG. 7 is a timing diagram showing waveforms simulated for the flip-flop of FIG. 5;
FIG. 8 is a diagram comparing power consumption corresponding to a data pattern between a flip-flop (CCFF) of the present invention and a conventional sense amplifier-based flip-flop (SAFF).
FIG. 9 is a flip-flop (CCFF) of the present invention and a hybrid latch flip-flop (HLFF), a semi-dynamic flip-flop (SDFF), and a transmission gate master-slave flip-flop (TGFF) of the prior art. It is the figure which compared the power consumption according to a data pattern.
FIG. 10 is a diagram comparing power consumption when a counter using the flip-flop (CCFF) of the present invention is driven by a counter using a conventional flip-flop (SAFF).
FIG. 11 is a table comparing operation speeds of a conventional sense amplifier based flip-flop (SAFF) and a conditional capture flip-flop (CCFF) of the present invention.
[Explanation of symbols]
400, 420 Differential circuit
410 Delay / Inversion
4 3 0 SR latch

Claims

半導体集積回路のフリップフロップであって、
クロックを入力されて遅延/反転させ、第1及び第2出力信号を入力されて反転させる遅延/反転手段と、
上記クロックと上記遅延/反転手段の出力信号とに制御され、正データと負データ信号の信号レベル差を検出して増幅する差動回路手段と、
上記差動回路手段の出力信号を入力されてラッチし、上記第1及び第2出力信号を出力するS-Rラッチ手段とを含み、
上記遅延/反転手段が、上記クロックを入力されて遅延させ、上記遅延されたクロックと上記第1及び第2出力信号とを入力されるロジックゲートを備え、上記ロジックゲートの出力によって上記差動回路手段を制御し、該制御が、以前のデータの状態と入力されたデータの状態とが同一な場合に、上記差動回路手段の不必要なディスチャージ動作を防止するようにすることを特徴とするフリップフロップ。A flip-flop of a semiconductor integrated circuit,
A delay / inversion means for delaying / inverting a clock and receiving and inverting the first and second output signals;
Differential circuit means controlled by the clock and the output signal of the delay / inversion means to detect and amplify the signal level difference between the positive data and the negative data signal;
The differential circuit means is an output signal of the latches, look including the SR latch means for outputting said first and second output signals,
The delay / inversion means includes a logic gate that receives and delays the clock and receives the delayed clock and the first and second output signals, and outputs the differential circuit by the output of the logic gate. Means for preventing an unnecessary discharge operation of the differential circuit means when the state of the previous data and the state of the inputted data are the same. flip flop.

上記遅延/反転手段は、
上記クロックを入力されて遅延させる第1及び第2インバータと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの上記第1出力信号を入力される第1NORゲートと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの上記第2出力信号を入力される第2NORゲートとを含んでなり、
上記第1NORゲート及び第2NORゲートが上記ロジックゲートを構成することを特徴とする請求項1に記載のフリップフロップ。The delay / inversion means is
First and second inverters that receive and delay the clock; and
A first 1NOR gate input the first output signal from the output signal and the SR latch means of said second inverter,
Ri Na and a second 2NOR gate input the second output signal from the output signal and the SR latch means of said second inverter,
The flip-flop as set forth in claim 1 wherein said first 1NOR gate and the 2NOR gate is characterized that you configure the logic gates.

上記差動回路手段は、
上記クロックをゲート端で入力されソースドレイン経路が電源電圧端と第1出力ノードとの間に形成された第1プリチャージトランジスタと、
上記遅延/反転手段の出力信号とデータを各々ゲート端で入力されて上記第1出力ノードと共通ノードとの間に直列連結された第1及び第2NMOSトランジスタと、
上記第1出力ノードの信号を反転しラッチして第1最終出力信号を生成する第1ラッチ部と、
上記クロックをゲート端で入力されソースドレイン経路が電源電圧端と第2出力ノードとの間に形成された第2プリチャージトランジスタと、
上記遅延/反転手段の出力信号と負データ信号とをゲート端で入力されて上記第2出力ノードと共通ノードとの間に直列連結された第3及び第4NMOSトランジスタと、
上記第2出力ノードの信号を反転しラッチして第2最終出力信号を生成する第2ラッチ部と、
上記クロックをゲート端で入力されソースドレイン経路が上記共通ノードと接地端との間に形成された第5NMOSトランジスタとを含んでなることを特徴とする請求項1に記載のフリップフロップ。The differential circuit means includes:
A first precharge transistor in which the clock is input at a gate end and a source / drain path is formed between a power supply voltage end and a first output node;
First and second NMOS transistors, each of which receives an output signal and data of the delay / inversion means at the gate terminals and is connected in series between the first output node and the common node;
A first latch unit that inverts and latches the signal of the first output node to generate a first final output signal;
A second precharge transistor in which the clock is input at the gate end and a source / drain path is formed between the power supply voltage end and the second output node;
Third and fourth NMOS transistors, which are input at the gate end of the output signal of the delay / inversion means and the negative data signal, and are connected in series between the second output node and the common node,
A second latch unit that inverts and latches the signal of the second output node to generate a second final output signal;
2. The flip-flop according to claim 1, further comprising: a fifth NMOS transistor having the clock input at a gate end and a source / drain path formed between the common node and a ground end.

上記S-Rラッチ部は、
上記第1出力ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と自分の出力ノードである第1ノードとの間に形成された第1PMOSトランジスタと、
上記第2最終出力信号をゲート端で入力されてソースドレイン経路が上記第1ノードと接地端との間に形成された第1NMOSトランジスタと、
上記第1ノードの信号をゲート端で入力されソースドレイン経路が上記第1出力ノードと自分の出力ノードである第2ノードとの間に形成された第2PMOSトランジスタと、
上記第1ノードの信号をゲート端で入力されソースドレイン経路が上記第2最終出力信号と上記第2ノードとの間に形成された第2NMOSトランジスタと、
上記第2ノードの信号をゲート端で入力されソースドレイン経路が上記第2出力ノードと上記第1ノードとの間に形成された第3PMOSトランジスタと、
上記第2ノードの信号をゲート端で入力されソースドレイン経路が上記第1最終出力ノードと上記第1ノードとの間に形成された第3NMOSトランジスタと、
上記第2出力ノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と上記第2 ノードとの間に形成された第4PMOSトランジスタと、
上記第1最終出力ノードの信号をゲート端で入力されソースドレイン経路が上記第2ノードと接地端との間に形成された第4NMOSトランジスタとを含んでなることを特徴とする請求項1又は3に記載のフリップフロップ。The SR latch is
A first PMOS transistor in which the signal of the first output node is input at the gate end, and the source / drain path is formed between the power supply voltage end and the first node which is its output node;
A first NMOS transistor in which the second final output signal is input at a gate end and a source / drain path is formed between the first node and a ground end;
A second PMOS transistor in which a signal of the first node is input at a gate end and a source / drain path is formed between the first output node and a second node which is its own output node;
A second NMOS transistor in which a signal of the first node is input at a gate end and a source / drain path is formed between the second final output signal and the second node;
A third PMOS transistor in which a signal of the second node is input at a gate end and a source / drain path is formed between the second output node and the first node;
A third NMOS transistor in which a signal of the second node is input at a gate end and a source / drain path is formed between the first final output node and the first node;
A fourth PMOS transistor in which a signal of the second output node is input at a gate end and a source / drain path is formed between a power supply voltage end and the second node;
4. The fourth NMOS transistor according to claim 1, wherein a signal of the first final output node is input at a gate end, and a source / drain path includes a fourth NMOS transistor formed between the second node and a ground end. Flip-flop as described in.

半導体集積回路のフリップフロップにおいて、
クロックをゲート端で入力されソースドレイン経路が電源電圧端とプリチャージノードとの間に形成されたPMOSトランジスタと、
クロックを入力されて遅延させ出力ノードの信号を入力されて反転させる遅延/反転手段と、
上記クロック、データ、及び上記遅延/反転手段の出力信号を各々ゲート端で入力されて上記プリチャージノードと接地端との間に直列連結された第1ないし第3NMOSトランジスタと、
上記データをゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第1プリチャージトランジスタと、
上記遅延/反転手段の出力信号をゲート端で入力されソースドレイン経路が電源電圧端と上記プリチャージノードとの間に形成された第2プリチャージトランジスタと、
上記プリチャージノードの信号をゲート端で入力されソースドレイン経路が電源電圧端と出力ノードとの間に形成されたプルアップトランジスタと、
上記データを入力されるインバータと、
上記クロック、上記インバータの出力信号、及び上記遅延/反転手段の出力信号を各々ゲートで入力されて上記出力ノードと接地端との間に直列連結された第4ないし第6NMOSトランジスタと、
上記出力ノードの信号を入力されてラッチ及び反転するラッチ部とを含んでなることを特徴とするフリップフロップ。In a flip-flop of a semiconductor integrated circuit,
A PMOS transistor in which a clock is input at a gate end and a source / drain path is formed between a power supply voltage end and a precharge node;
A delay / inversion means for delaying the input of the clock and inverting the input signal of the output node;
First to third NMOS transistors that are input at the gate ends of the clock, data, and output signals of the delay / inversion means, and are connected in series between the precharge node and the ground end,
A first precharge transistor in which the data is input at a gate end and a source / drain path is formed between a power supply voltage end and the precharge node;
A second precharge transistor in which an output signal of the delay / inversion means is input at a gate end and a source / drain path is formed between a power supply voltage end and the precharge node;
A pull-up transistor in which a signal of the precharge node is input at a gate end and a source / drain path is formed between a power supply voltage end and an output node;
An inverter that receives the above data;
Fourth to sixth NMOS transistors connected in series between the output node and the ground terminal by inputting the clock, the output signal of the inverter, and the output signal of the delay / inversion means, respectively, at the gates;
A flip-flop comprising: a latch unit that receives and latches and inverts the signal of the output node.

上記遅延/反転手段は、
上記クロックを入力されて遅延させる第1及び第2インバータと、
上記第2インバータの出力信号と上記S-Rラッチ手段からの第1出力信号を入力される第1NORゲートと、
上記第2インバータの出力信号を反転させるための第3インバータとを含んでなることを特徴とする請求項5に記載のフリップフロップ。The delay / inversion means is
A first and second inverter that receives and delays the clock;
A first NOR gate that receives the output signal of the second inverter and the first output signal from the SR latch means;
6. The flip-flop according to claim 5, further comprising a third inverter for inverting the output signal of the second inverter.