JP4589219B2

JP4589219B2 - 半導体装置の製造方法

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Inventors: 純一野崎; 修治榎本
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Description

本発明は、同一基板上にデジタル素子とアナログ素子を混載した半導体装置を製造する半導体装置の製造方法に関する。

従来、携帯電話などの無線通信用半導体集積回路装置を形成するに際し、主としてアナログ回路素子形成領域に用いられるバイポーラ素子と、デジタル回路素子形成領域に用いられるＣＭＯＳ素子とを、同一基板上に形成するＢｉ-ＣＭＯＳプロセスが用いられてきた。ここで、バイポーラプロセスと、ＣＭＯＳプロセスとの混在は、集積回路装置形成のプロセスを複雑にするという問題があり、アナログ回路素子形成領域とデジタル回路素子形成領域を、ともにＣＭＯＳプロセスで形成する技術が開発された。

この技術において、ＣＭＯＳトランジスタのゲート絶縁膜としては、シリコン酸窒化膜（SiON）もしくはシリコン酸化膜（SiO_２）が一般に用いられている。ここで、シリコン酸窒化膜には、低周波アナログ回路で問題となる１／ｆ雑音（ノイズ）が発生するということが知られている。例えば、”J.-P.Xu et al., Solid-State Electronics ４５,ｐ４３１, ２００１”（非特許文献１）には、シリコン酸窒化膜の１／ｆ雑音の強度が、シリコン酸化膜の１／ｆ雑音の強度よりも約１桁大きいことが記載されている。１／ｆ雑音の発生のメカニズムは、完全には解明されていないが、ＣＭＯＳトランジスタでは、キャリアが周期的にゲート絶縁膜の準位に捕獲されることに起因して発生しているものと考えられている。

図４Ａ〜図４Ｄは、特開２０００−７７５３３号公報（特許文献１）に開示されている半導体装置の製造方法を説明する図であり、アナログ回路素子形成領域のゲート絶縁膜がシリコン酸化膜からなると共に、デジタル回路素子形成領域のゲート絶縁膜がシリコン酸窒化膜からなる半導体装置の製造方法を説明する図である。以下に、図４Ａ〜図４Ｄを用いて、この半導体装置の製造方法を説明する。

先ず、半導体基板４００上に、半導体基板４００上にシリコン酸化膜からなる素子分離領域４０１を形成することによって、この素子分離領域４０１によって隔てられたデジタル回路素子形成領域４０２およびアナログ回路素子形成領域４０３を形成し、更に、デジタル回路素子形成領域４０２およびアナログ回路素子形成領域４０３上にシリコン酸窒化膜４０４を形成する。この後、このシリコン酸窒化膜４０４上に多結晶シリコン層４０５およびシリコン酸化膜層４０６を順次堆積した後、シリコン酸化膜層４０６上に電極パターン形成用のフォトレジストマスク４０７を形成して、図４Ａに示す構造を形成する。

次に、シリコン酸化膜層４０６および多結晶シリコン層４０５を順にドライエッチングで選択的に除去した後、更に、フッ酸などを用いてシリコン酸窒化膜４０４を選択的に除去して、図４Ｂに示すように、デジタル回路素子形成領域４０２上に、表面を構成するキャップ層がシリコン酸化膜４０６であるゲート電極パターンを形成する。

続いて、図４Ｃに示す構造を形成する。アナログ回路素子形成領域４０３上に酸化膜４０８を形成し、更に、デジタル回路素子形成領域４０２上に電極パターンを形成した方法と同様の方法を用いて、図４Ｃに示すように、アナログ回路素子形成領域４０３上に、表面を構成するキャップ層がシリコン酸化膜４０９であるゲート電極パターンを形成する。

最後に、シリコン酸化膜４０６,４０９からなるキャップ層を、フッ酸を用いて除去して、図４Ｄに示すゲート電極パターンを有する半導体装置を形成する。

この半導体装置は、以下に示す問題がある。すなわち、この半導体装置の製造方法は、シリコン酸窒化膜４０４の物理膜厚が１ｎｍ程度となると、適用できなくなるという問題がある。このため、半導体プロセスの微細化に伴うＣＭＯＳトランジスタのゲート絶縁膜の薄膜化に対応できないという問題がある。くわえて、上記従来の半導体装置の製造方法で薄膜化を推し進めると、その製造方法で製造された半導体装置において、ゲート絶縁膜を通過して流れるリーク電流が増大するという問題がある。

また、従来の半導体装置の製造方法では、アナログ回路素子形成領域を構成するトランジスタと、デジタル回路素子形成領域を構成するトランジスタとを別の工程で形成しているので、詳しくは、アナログ回路素子形成領域を構成するトランジスタのゲート絶縁膜およびゲート電極と、デジタル回路素子形成領域を構成するトランジスタのゲート絶縁膜およびゲート電極とを別の工程で形成しているので、夫々のゲート電極に位置ズレが生じるという問題がある。

更に詳細には、従来の方法では、デジタル回路素子形成領域のゲート絶縁膜を形成した後、ゲート電極の多結晶シリコン層を堆積して、デジタル回路素子形成領域の電極パターンを形成し、その後、アナログ回路素子形成領域にゲート絶縁膜を形成した後、ゲート電極の多結晶シリコン層を堆積して、アナログ回路部の電極パターンを形成しているので、加工精度が必要なフォトリソグラフィ工程をデジタル領域とアナログ領域で別個に行う必要があり、それぞれの領域の電極パターンに位置ズレが発生するという問題がある。そして、デジタル領域のフォトリソグラフィ工程によるパターン位置と、アナログ領域のフォトリソグラフィ工程による電極パターン位置とのずれのばらつきが、５０ｎｍ〜７０ｎｍと非常に大きいという問題がある。

特開２０００-７７５３３号公報 J.-P.Xu et al., Solid-State Electronics ４５,ｐ４３１, ２００１

そこで、本発明の課題は、１／ｆ雑音およびリーク電流が小さくて、かつ、複数の電極パターン間の位置ずれが小さい同一基板上にデジタル素子とアナログ素子を混載した半導体装置を製造する半導体装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、
半導体基板上にシリコン酸化膜を形成するシリコン酸化膜形成工程と、
上記シリコン酸化膜上のアナログ回路素子形成領域にシリコン窒化膜を形成するシリコン窒化膜形成工程と、
上記シリコン酸化膜上のデジタル回路素子形成領域にシリコン酸窒化膜を形成するシリコン酸窒化膜形成工程と、
上記シリコン窒化膜および上記シリコン酸窒化膜上に、高誘電体薄膜を形成する高誘電体薄膜形成工程と、
上記高誘電体薄膜形成工程の後、上記高誘電体薄膜における上記シリコン窒化膜上に位置する部分および上記シリコン窒化膜を除去する除去工程と、
上記高誘電体薄膜上および上記シリコン酸化膜上にポリシリコン層を形成するポリシリコン層形成工程と、
上記アナログ回路形成領域と上記デジタル回路形成領域にトランジスタのゲート電極を形成するゲート形成工程と、
上記ゲート電極形成工程の後、上記アナログ回路形成領域と上記デジタル回路形成領域の全面に、不純物をイオン注入して、トランジスタのソース電極およびドレイン電極を形成するソースドレイン形成工程と、
上記半導体基板上に層間絶縁膜を形成する工程と、
上記層間絶縁膜に、トランジスタのソース電極、ドレイン電極およびゲート電極にいたるコンタクトホールを形成することによって、金属配線を形成する金属配線形成工程と
を備えることを特徴としている。

また、一実施形態の半導体装置の製造方法は、上記高誘電体薄膜が、Hf、Al、Zr、Ti、および、ランタノイド系元素のうちの少なくとも一つの元素を含む。

また、一実施形態の半導体装置の製造方法は、上記高誘電体薄膜が、PrO₂、Pr₂O₃、Gd₂O₃、Nd₂O₃、Ta₂O₅、HfO₂、HfAlON、HfAlO、HfSiO、HfSiON、Al₂O₃、ZrO₂、TiO、Ti₂O₃、TiO₂、または、Ti₂O₅からなる。

本発明で製造できる半導体装置によれば、アナログ回路素子形成領域の１／ｆ雑音を格段に低減できると共に、従来と比較して、デジタル回路素子形成領域のリーク電流を、１／１０以下に急激に低減できる。また、アナログ・デジタル混載集積回路素子の位置ズレのばらつきを、５０ｎｍ程度以下（従来は５０ｎｍ〜７０ｎｍ）に改善することができて、加工精度を格段に向上させることができる。

以下、本発明を図示の形態により詳細に説明する。

（参考例）
図１Ａ〜図１Ｇは、参考例の半導体装置の製造途中の模式断面図である。以下に、図１Ａ〜図１Ｇを用いて、参考例の製造方法および参考例の半導体装置を説明する。

先ず、半導体基板１００上に、シリコン酸化膜からなる素子分離領域１０１と素子形成領域１０２を公知の手段を用いて形成した後、素子形成領域１０２にｎ型素子形成領域およびｐ型素子形成領域を形成する。すなわち、素子形成領域１０２に、フォトレジストマスクとイオン注入の繰り返しによりｐ型ウェル領域とｎ型ウェル領域を形成する。この後、素子形成領域１０２中のデジタル回路素子形成領域１０３と、素子形成領域１０２中のアナログ回路素子形成領域１０４の夫々に、閾値電圧調整のためにフォトレジストマスクを用いてイオン注入を選択的に行う。半導体基板１００におけるデジタル回路素子形成領域１０３と当接している表面部分は、第１箇所になっており、半導体基板１００におけるアナログ回路素子形成領域１０４と当接している表面部分は、第２箇所になっている。

次に、図１Ｂに示すように、デジタル回路素子形成領域１０３上に膜厚が１〜２ｎｍ程度のシリコン酸窒化膜１０５を形成すると共に、アナログ回路素子形成領域１０４上に膜厚が３ｎｍ〜５０ｎｍ程度のシリコン酸窒化膜１０６を形成する。

詳細には、先ず、アナログ回路素子形成領域１０４上に、３ｎｍ〜５０ｎｍ程度の膜厚を有するシリコン酸化膜を７００℃〜１０００℃程度の温度で熱酸化法により形成する。このときデジタル回路素子形成領域１０３上にも同じ膜厚をもつシリコン酸化膜が形成される。次に、アナログ回路素子形成領域１０４を覆い、かつ、デジタル回路素子形成領域１０３上に開口を有するフォトレジストマスクパターンを形成し、上記開口に対応するデジタル回路素子形成領域１０３上に形成されているシリコン酸化膜を１%程度の濃度のフッ酸を用いて除去する。この後、酸素プラズマによる灰化処理および硫酸を用いた剥離処理によりフォトレジストマスクを除去した後、４００℃〜７００℃程度の温度でプラズマ酸化法によりデジタル回路素子形成領域１０３上に膜厚が１ｎｍ〜２ｎｍ程度のシリコン酸化膜を形成する。

続いて、デジタル領域およびアナログ領域の両方のシリコン酸化膜の表面に４００℃程度の温度でプラズマ窒化法を用いて窒素導入することで、デジタル回路素子形成領域１０３上に膜厚が１ｎｍ〜２ｎｍ程度のシリコン酸窒化膜１０５を形成すると共に、アナログ回路素子形成領域１０４に膜厚が３ｎｍ〜５０ｎｍ程度のシリコン酸窒化膜１０６を形成する。尚、ここでは、シリコン酸化膜層を熱酸化法やプラズマ酸化法で形成したが、シリコン酸化膜を、例えば、RTO（Rapid Thermal oxidation）法等の熱酸化法およびプラズマ酸化法以外の方法で形成しても良い。

続いて、図１Ｃに１０７で示す高誘電体薄膜層および図１Ｃに１０８で示すフォトレジストマスクを積層する。詳しくは、２５０℃〜３５０℃程度の温度で、ALD（Atomic Layer Deposition）法でHfAlOxなどからなる高誘電体薄膜層１０７を２ｎｍ〜１０ｎｍ程度堆積するか、または、３５０℃〜５００℃程度の温度でLP-CVD（Low Pressure Chemical Vapor Deposition）法によってHfAlOxなどからなる高誘電体薄膜層１０７を２ｎｍ以上〜１０ｎｍ未満の膜厚で堆積する。

そして、その後、デジタル回路素子形成領域１０３を覆うようにフォトレジストマスク１０８を形成する。尚、この参考例では、高誘電体薄膜層としてHfAlOxで示されるＨｆアルミネートを採用したが、高誘電体薄膜層としてHfSiOxで示されるＨｆシリコネートを採用しても良い。また、高誘電体薄膜層として、例えば、Hf、Al、Zr、TiおよびLa、Pr、Gd、Nd等からなるランタノイド系元素群から選択された一以上の元素を含む高誘電体薄膜を用いてもよい。また、例えば、高誘電体薄膜として、ランタノイド系元素の酸化物の形態であるPrO₂、Pr₂O₃、Gd₂O₃、Nd₂O₃を採用しても良く、また、高誘電体薄膜として、Ta₂O₅、HfO₂、HfSiONを採用しても良い。また、Al₂O₃、ZrO₂、TiO、Ti₂O₃、TiO₂、Ti₂O₅等の高誘電率を有する金属酸化膜や酸化物を採用しても良い。

次に、図１Ｄに示す構造を形成する。この工程では、先ず、フォトレジストマスクの開口部となっているアナログ回路素子形成領域１０４上の高誘電体薄膜層１０７を、高誘電体材料をウェットエッチングする薬液を用いて選択的に除去する。ここで、薬液としては、例えば、フッ素化合物を含む薬液や、熱濃硫酸を用いることができる。尚、アナログ回路素子形成領域１０４上の高誘電体薄膜層１０７の除去をウェットエッチングの代わりに、Cl_２およびHBrを含むガス等のエッチングガスを用いたドライエッチングで行っても良い。

続いて、１%程度の濃度をもつフッ酸を用いてアナログ回路素子形成領域１０４のシリコン酸窒化膜層１０６の表面窒化領域を１ｎｍ〜２ｎｍ除去する。プラズマ窒化法にて活性化された窒素を導入されたシリコン酸窒化膜１０６は、主として表面から１ｎｍ程度の深さ領域に窒素が存在している。これによりプラズマ窒化によってシリコン酸化膜表面近傍にのみ導入された窒素原子導入層が除去され、アナログ回路素子形成領域には窒素原子を含まないシリコン酸化膜の絶縁膜１０９が形成される。

続いて、図１Ｄに示すように、LP-CVD（Low Pressure Chemical Vapor Deposition）法を用いて多結晶シリコン薄膜層１１０を１００ｎｍ程度堆積形成する。尚、この例では、多結晶シリコン薄膜層で、導電性電極を構成しているが、非晶質シリコン薄膜や金属薄膜等で導電性電極を構成しても良い。

続いて、図１Ｅに示すように、デジタル回路素子形成領域１０３とアナログ回路素子形成領域１０４の夫々の表面の電極形成領域にフォトレジストマスク２０１,２０２を形成する。

続いて、図１Ｆに示すように、上記フォトレジストパターン２０１,２０２をマスクに、CL_２およびHBrを含んだエッチングガス等のガスを用いたドライエッチングを行って、多結晶シリコン薄膜層１１０および高誘電体薄膜層１０７をエッチングし、ゲート電極パターンを形成する。このように、デジタル回路素子形成領域１０３とアナログ回路素子形成領域１０４のそれぞれのゲート電極パターンを、同一のマスクを用いて同一のフォトリソグラフィ工程にて形成する。

続いて、LDD（Lightly-Doped-Drain）領域（不純物濃度の大きな領域よりも浅く設けられた不純物濃度の小さな領域）にイオン注入をおこなった後、図１Ｇに示すように、LP-CVD法によりシリコン窒化膜を５０ｎｍ程度堆積させ、これをエッチングすることでゲート電極側壁にサイドウォール２０２を形成する。更に、ソースおよびドレイン領域にイオン注入おこなった後、１０００℃程度のRTA（Rapid Thermal Anneling Technique）法により活性化を行い、続いてゲート電極、ソースおよびドレイン電極表面にシリサイド層２０３を形成する。その後、エッチングストッパー膜としてのシリコン窒化膜２０４を堆積し、その上層にシリコン酸化膜系の層間絶縁膜２０５を堆積し、CMP（Chemical Mechanical Polishing）法（化学機械的研磨法）などを用いて表面を平坦化する。そして、フォトリソグラフィとドライエッチング法にてコンタクトホールを開口し、バリア膜のTiNとタングステン膜２０６を堆積し、層間膜表面とタングステン膜が同一の高さになるように平坦化する。続いて、金属配線層となるアルミニウム膜を堆積し、フォトリソグラフィとドライエッチング法にて金属配線層２０７を形成する。このようにして、参考例の半導体装置を製造する。

（第１実施形態）
図２Ａ〜図２Ｋは、本発明の第１実施形態の方法で製造されている半導体装置の製造途中の状態の模式断面図である。以下に、図２Ａ〜図２Ｋを用いて、本発明の第１実施形態の半導体装置の製造方法を説明する。

第１実施形態で製造された半導体装置では、参考例の半導体装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、製造工程中で詳述しない部分については公知の手段を用いるものとする。

図２Ａに示すように、半導体基板１００上にシリコン酸化膜からなる素子分離領域１０１と素子形成領域１０２を公知の手段を用いて形成した後、素子形成領域１０２にｎ型素子形成領域およびｐ型素子形成領域を形成する。すなわち、素子形成領域１０２に、フォトレジストマスクとイオン注入の繰り返しによりｐ型ウェル領域とｎ型ウェル領域を形成する。この後、素子形成領域１０２中のデジタル回路素子形成領域１０３と、素子形成領域１０２中のアナログ回路素子形成領域１０４の夫々に、閾値電圧調整のためにフォトレジストマスクを用いてイオン注入を選択的に行う。

次に、図２Ｂに示すように、半導体基板１００上のデジタル回路素子形成領域１０３とアナログ回路素子形成領域１０４それぞれに３ｎｍ〜５０ｎｍ程度のシリコン酸化膜１０５および１０９を形成する（シリコン酸化膜１０５とシリコン酸化膜１０９の膜厚は同じでも異なっていてもどちらでも良い）。これらは７００℃〜１０００℃程度の熱酸化法により形成する。

次に、半導体基板１００上の全面に、５〜２０ｎｍ程度の膜厚を有するシリコン窒化膜１１１を、減圧ＣＶＤ法を用いて形成し、更に、アナログ回路素子形成領域１０４を覆うフォトレジストマスクパターン１０８を形成する。この後、開口部となっているデジタル回路素子形成領域１０３上に形成されているシリコン窒化膜１１１をエッチングで除去して、図２Ｃに示す構造を形成する。続いて、酸素プラズマによる灰化処理および硫酸を用いた剥離処理により、アナログ領域上のフォトレジストマスク１０８を除去する。

続いて、図２Ｄに示す構造を形成する。ここでは、先ず、デジタル回路素子形成領域１０３のシリコン酸化膜１０５を１％のフッ酸水溶液やバッファードフッ酸水溶液などでウエットエッチングして除去した後、４００℃〜７００℃程度のプラズマ酸化法、または、７００℃〜１０００℃程度の熱酸化法を用いて、デジタル回路素子形成領域１０３上に１ｎｍ〜２ｎｍ程度のシリコン酸化膜を形成する。次に、その表面にプラズマ窒化法を用いて窒素導入する。このようにして、デジタル回路素子形成領域１０３上にシリコン酸窒化膜１３０を形成する。ここで、上記シリコン酸化膜を、プラズマ酸化法または熱酸化法を用いて形成したが、RTO法を用いて形成しても良い。

続いて、図２Ｅに示すように、２５０℃〜３５０℃程度の温度でALD（Atomic Layer Deposition）法によって、HfAlOxなどからなると共に、２ｎｍ〜１０ｎｍ程度の膜厚を有する高誘電体薄膜層１０７を、表面全面に堆積するか、または、３５０℃〜５００℃程度の温度でLP-CVD法によって、HfAlOxなどからなると共に、２ｎｍ以上〜１０ｎｍ未満の膜厚を有する高誘電体薄膜層１０７を表面全面に堆積する。尚、ここでは、高誘電体薄膜層としてHfAlOxで示されるＨｆアルミネートを採用したが、高誘電体薄膜層としてHfSiOxで示されるＨｆシリコネートを採用しても良い。また、高誘電体薄膜層として、例えば、Hf、Al、Zr、Ti、および、La、Pr，Gd，Nd等からなるランタノイド系元素群から選択された一以上の元素を含む高誘電体薄膜を用いてもよい。また、例えば、高誘電体薄膜として、ランタノイド系元素の酸化物の形態であるPrO₂、Pr₂O₃、Gd₂O₃、Nd₂O₃を採用することができ、また、高誘電体薄膜として、Ta₂O₅、HfO₂、HfSiONを採用することができる。また、高誘電体薄膜として、Al₂O₃、ZrO₂、TiO、Ti₂O₃、TiO₂、Ti₂O₅等の高誘電率を有する金属酸化膜や酸化物を採用することができる。

続いて、図２Ｆに示すように、高誘電体薄膜層１０７上に、デジタル回路素子形成領域１０３のみを覆うパターンのフォトレジストマスク１０８を形成する。次に、フォトレジストマスクの開口部となっているアナログ回路素子形成領域１０４上の高誘電体薄膜層１０７を、高誘電体材料をウェットエッチングする薬液を用いて選択的に除去する。ここで使用できる薬液としては、例えば、フッ素化合物を含む薬液、または、熱濃硫酸等がある。尚、アナログ回路素子形成領域１０４上の高誘電体薄膜層１０７の除去をウェットエッチングの代わりに、Cl_２およびHBrを含むガス等のエッチングガスを用いたドライエッチングで行っても良い。

続いて、フォトレジストマスク１０８のパターンを除去した後、図２Ｇに示すように、９０〜１６０℃の熱燐酸中に半導体基板１００を浸漬して、アナログ回路素子形成領域１０４上のシリコン窒化膜１１１を除去する。その後、図２Ｈに示すように、LP-CVD法を用いて、表面全面に多結晶シリコン薄膜層１１０を１００ｎｍ程度堆積する。尚、第１実施形態では、導電性電極の材料として、多結晶シリコン薄膜層を使用したが、この発明では、導電性電極の材料として、非晶質シリコン薄膜や金属薄膜などを用いてもよい。

続いて、図２Ｉに示すように、デジタル回路素子形成領域１０３とアナログ回路素子形成領域１０４の夫々の表面の電極形成領域にフォトレジストマスク２０１,２０２を形成する。続いて、図２Ｊに示すように、上記フォトレジストパターン２０１,２０２をマスクに、エッチングを行ってゲート電極パターンを形成する。このように、デジタル回路素子形成領域１０３とアナログ回路素子形成領域１０４のそれぞれのゲート電極パターンを、同一のマスクを用いて同一のフォトリソグラフィ工程にて形成する。

続いて、図２Ｋに示すように、LDD領域にイオン注入をおこなった後、LP-CVD法によりシリコン窒化膜を５０ｎｍ程度堆積し、これをエッチングすることでゲート電極側壁にサイドウォール２０２を形成する。更に、ソースおよびドレイン領域にイオン注入を行った後、１０００℃程度のRTA法により活性化を行う。続いて、ゲート電極、ソースおよびドレイン電極表面にシリサイド層２０３を形成する。さらに、エッチングストッパー膜のシリコン窒化膜２０４を堆積した後、その上層にシリコン酸化膜系の層間絶縁膜２０５を堆積して、CMP法などを用いて表面を平坦化する。そして、フォトリソグラフィとドライエッチング法にてコンタクトホールを開口して、バリア膜のTiNとタングステン膜２０６を堆積して、層間膜表面とタングステン膜が同一の高さになるように平坦化する。

続いて、金属配線層となるアルミニウム膜を堆積すると共に、フォトリソグラフィとドライエッチング法にて金属配線層２０７を形成することで、第１実施形態の方法で半導体装置を形成する。

図３Ａは、デジタル回路素子とアナログ回路素子を混載した従来の半導体装置の各領域のゲート絶縁膜構造をあらわす断面模式図であり、図３Ｂは、デジタル回路素子とアナログ回路素子を混載した本発明の一実施形態の方法で製造した半導体装置の各領域のゲート絶縁膜構造をあらわす断面模式図である。

図３において、３０６および３０８は、デジタル回路素子形成領域であり、３０７および３０９は、アナログ回路素子形成領域である。また、３５０、３５１、３７０および３７１は、多結晶シリコン膜である。３８０および３８２は、シリコン酸窒化膜であり、３８１および３８４は、シリコン酸化膜である。また、３８３は、高誘電体薄膜である。

図３Ａおよび図３Ｂに示すように、従来の半導体素子は、高誘電膜を有さない一方、本発明の方法で製造された半導体装置は、デジタル領域のゲート絶縁膜の一部が高誘電体膜になっている。従来の半導体装置のゲート絶縁膜構造においては、デジタル回路素子形成領域３０６における電極形成のためのフォトリソグラフィ工程と、アナログ回路素子形成領域３０７における電極形成のためのフォトリソグラフィ工程とを、別個に行うのに対し、本発明の方法で製造された半導体装置のゲート絶縁膜構造においては、デジタル回路素子形成領域３０８における電極形成のためのフォトリソグラフィ工程と、アナログ回路素子形成領域３０９における電極形成のためのフォトリソグラフィ工程とを、同一工程で行うようになっている。このようにして、デジタル回路素子形成領域３０８における電極位置と、アナログ回路素子形成領域３０９における電極位置との間に位置ずれが生じることを防止するようになっている。この実施形態のように、デジタル回路素子形成領域３０８における電極形成のためのフォトリソグラフィ工程と、アナログ回路素子形成領域３０９における電極形成のためのフォトリソグラフィ工程とを、同一工程で行うようにすれば、アナログ回路素子形成領域の電極パターンと、デジタル回路素子形成領域の電極パターンとの間の位置ずれを、格段に小さくできて、１／ｆ雑音およびリーク電流を格段に低減できる。

参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。参考例の半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。本発明の第１実施形態の方法で製造されている半導体装置の製造途中の模式断面図である。従来の半導体装置の層構造を示す断面図である。本発明の一実施形態の方法で製造された半導体装置の層構造を示す断面図である。従来の半導体装置の製造途中の模式断面図である。従来の半導体装置の製造途中の模式断面図である。従来の半導体装置の製造途中の模式断面図である。従来の半導体装置の製造途中の模式断面図である。

１００半導体基板
１０１素子分離領域
１０２素子形成領域
１０３,３０８デジタル回路素子形成領域
１０４,３０９アナログ回路素子形成領域
１０５,１０６,３８２シリコン酸窒化膜
１０７,３８３高誘電体薄膜
１０９,３８４シリコン酸化膜
１１０,３７０,３７１多結晶シリコン薄膜層

Claims

半導体基板上にシリコン酸化膜を形成するシリコン酸化膜形成工程と、
上記シリコン酸化膜上のアナログ回路素子形成領域にシリコン窒化膜を形成するシリコン窒化膜形成工程と、
上記シリコン酸化膜上のデジタル回路素子形成領域にシリコン酸窒化膜を形成するシリコン酸窒化膜形成工程と、
上記シリコン窒化膜および上記シリコン酸窒化膜上に、高誘電体薄膜を形成する高誘電体薄膜形成工程と、
上記高誘電体薄膜形成工程の後、上記高誘電体薄膜における上記シリコン窒化膜上に位置する部分および上記シリコン窒化膜を除去する除去工程と、
上記高誘電体薄膜上および上記シリコン酸化膜上にポリシリコン層を形成するポリシリコン層形成工程と、
上記アナログ回路形成領域と上記デジタル回路形成領域にトランジスタのゲート電極を形成するゲート形成工程と、
上記ゲート電極形成工程の後、上記アナログ回路形成領域と上記デジタル回路形成領域の全面に、不純物をイオン注入して、トランジスタのソース電極およびドレイン電極を形成するソースドレイン形成工程と、
上記半導体基板上に層間絶縁膜を形成する工程と、
上記層間絶縁膜に、トランジスタのソース電極、ドレイン電極およびゲート電極にいたるコンタクトホールを形成することによって、金属配線を形成する金属配線形成工程と
を備えることを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
上記高誘電体薄膜は、Hf、Al、Zr、Ti、および、ランタノイド系元素のうちの少なくとも一つの元素を含むことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
上記高誘電体薄膜は、PrO₂、Pr₂O₃、Gd₂O₃、Nd₂O₃、Ta₂O₅、HfO₂、HfAlON、HfAlO、HfSiO、HfSiON、Al₂O₃、ZrO₂、TiO、Ti₂O₃、TiO₂、または、Ti2O5からなることを特徴とする半導体装置の製造方法。