JP4587320B2

JP4587320B2 - Microstructure, micromachine, and manufacturing method thereof

Info

Publication number: JP4587320B2
Application number: JP2006166440A
Authority: JP
Inventors: 真弓山口; 小波泉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-06-30
Filing date: 2006-06-15
Publication date: 2010-11-24
Anticipated expiration: 2026-06-15
Also published as: JP2007038394A

Description

本発明は、微小構造体、当該微小構造体を有するマイクロマシン、当該微小構造体を有する有機トランジスタ、及び当該有機トランジスタを有する電子機器に関する。さらに本発明は、これらの作製方法に関する。 The present invention relates to a microstructure, a micromachine including the microstructure, an organic transistor including the microstructure, and an electronic device including the organic transistor. Furthermore, the present invention relates to these manufacturing methods.

近年、ＭＥＭＳと呼ばれる微小機械システムの研究が盛んに進められている。ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍ）は、微小電気機械システムの略称であり、単にマイクロマシンと呼ばれることもある。マイクロマシンとは、一般的には、半導体微細加工技術を用いて「立体構造を有し可動する微小構造体」および「半導体素子を有する電子回路」を集積化した微細デバイスを指す。上記微小構造体は半導体素子と異なり、構造が立体的で可動部を有する。 In recent years, research on micro mechanical systems called MEMS has been actively conducted. MEMS (Micro Electro Mechanical System) is an abbreviation for a microelectromechanical system, and is sometimes simply called a micromachine. A micromachine generally refers to a microdevice in which “a microstructure having a three-dimensional structure and a movable microstructure” and “an electronic circuit having a semiconductor element” are integrated using a semiconductor microfabrication technique. Unlike the semiconductor element, the microstructure has a three-dimensional structure and has a movable portion.

また半導体基板に設けられたマイクロ機械デバイスであって、各種デバイスを同一基板内に同時に作り込む技術が提案されている（例えば、特許文献１参照）。 In addition, there has been proposed a technology for micromechanical devices provided on a semiconductor substrate, in which various devices are simultaneously formed in the same substrate (for example, see Patent Document 1).

このようなマイクロマシンには、薄膜を用いた構成が提案されている（例えば、特許文献２参照）。
特開２００２−３５５７９８号公報特開２００４−１２０１号公報 A configuration using a thin film has been proposed for such a micromachine (see, for example, Patent Document 2).
JP 2002-355798 A Japanese Patent Application Laid-Open No. 2004-1201

特許文献１のようにマイクロマシンは、シリコンウェハといった半導体基板を用いて形成することが一般的である。 As in Patent Document 1, a micromachine is generally formed using a semiconductor substrate such as a silicon wafer.

また特許文献１には、マイクロポンプとその駆動回路を同一基板上に実装した形態について開示される。しかし、同一工程により同一基板上に形成することは開示されない。さらに特許文献１には、マイクロ混合器等に、サンプルやポンプとしてダイアフラムポンプを同一基板上に一体的に形成して構成することが開示され、同じプロセスで構造が成形できるため、各種デバイスを同一基板内に同時に作り込むことが容易であることが開示される。しかしながら、マイクロ混合器等の装置を制御するための半導体素子を同一工程により同一基板上に形成することは記載されない。 Patent Document 1 discloses a form in which a micropump and its drive circuit are mounted on the same substrate. However, forming on the same substrate by the same process is not disclosed. Further, Patent Document 1 discloses that a diaphragm pump is integrally formed on the same substrate as a sample or a pump in a micromixer or the like, and the structure can be formed by the same process. It is disclosed that it is easy to create simultaneously in a substrate. However, forming a semiconductor element for controlling a device such as a micromixer on the same substrate by the same process is not described.

特許文献２には、薄膜状の結晶化処理されたマイクロマシンの構造について記載されている。しかし、マイクロマシンを制御するための半導体素子について記載はなく、勿論半導体素子が一体形成された装置の記載はない。 Patent Document 2 describes the structure of a thin-film crystallized micromachine. However, there is no description of a semiconductor element for controlling the micromachine, and of course there is no description of a device in which the semiconductor element is integrally formed.

上記課題を鑑み本発明は、枠の形状を有する新たな構造の微小構造体を提供することを課題とする。さらに本発明は新たな構造の微小構造体、これを有するマイクロマシン、これを有する有機トランジスタ、これを有する電子機器の作製方法を提供する。 In view of the above problems, an object of the present invention is to provide a microstructure having a new structure having a frame shape. Furthermore, the present invention provides a microstructure with a new structure, a micromachine having the microstructure, an organic transistor having the microstructure, and a method for manufacturing an electronic device having the microstructure.

さらに本発明は微小構造体と、当該微小構造体を制御する半導体素子とを同一絶縁表面上に同一工程で一体形成する方法を提供する。 Furthermore, the present invention provides a method for integrally forming a microstructure and a semiconductor element that controls the microstructure on the same insulating surface in the same process.

以下に本発明の具体的な構成を示す。 The specific configuration of the present invention is shown below.

本発明の一形態は、絶縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、一対の壁面体であり、第２の層は、壁面体の間に架橋された橋梁体であることを特徴とする微小構造体である。このような第２の層は可動することができる。 One embodiment of the present invention includes a first layer and a second layer provided on an insulating surface, and the first layer is a pair of wall surfaces, and the second layer is a wall surface. It is a micro structure characterized by being a bridge body bridged between. Such a second layer can be movable.

また本発明の別形態は、縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有することを特徴とする微小構造体である。このような第２の層は可動することができる。 Another embodiment of the present invention includes a first layer and a second layer provided on the edge surface. The first layer has a frame shape, and the second layer is a frame. A microstructure is provided over the top, and a space below the second layer is provided in the frame. Such a second layer can be movable.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方に、一辺から、当該一辺に対向する他辺にわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、且つ枠の側面と接することを特徴とする微小構造体である。このような第２の層は可動することができる。 Another embodiment of the present invention includes a first layer and a second layer provided on an insulating surface, the first layer has a frame shape, and the second layer is a frame layer. A microstructure provided above from one side to the other side opposite to the one side, and having a space provided in the frame below the second layer and in contact with a side surface of the frame It is. Such a second layer can be movable.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有する微小構造体を複数有するマイクロマシンであって、第１の層は、一対の壁面体であり、第２の層は、壁面体の間に架橋された橋梁体であることを特徴とするマイクロマシンである。このような第２の層は可動することができる。 Another embodiment of the present invention is a micromachine including a plurality of microstructures each including a first layer and a second layer provided on an insulating surface, and the first layer is a pair of wall surfaces. The second layer is a micromachine characterized in that a bridge body is bridged between wall surface bodies. Such a second layer can be movable.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有する微小構造体を複数有するマイクロマシンであって、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有することを特徴とするマイクロマシンである。このような第２の層は可動することができる。 Another embodiment of the present invention is a micromachine including a plurality of microstructures each including a first layer and a second layer provided over an insulating surface, and the first layer has a frame shape. The micromachine is characterized in that the second layer is provided over the frame, and the second layer has a space provided in the frame under the second layer. Such a second layer can be movable.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有する微小構造体を複数有するマイクロマシンであって、第１の層は、枠の形状をなし、第２の層は、枠の上方に、一辺から、当該一辺に対向する他辺にわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、且つ枠の側面と接することを特徴とするマイクロマシンである。このような第２の層は可動することができる。 Another embodiment of the present invention is a micromachine including a plurality of microstructures each including a first layer and a second layer provided over an insulating surface, and the first layer has a frame shape. The second layer is provided above the frame from one side to the other side opposite to the one side, and below the second layer has a space provided in the frame, and the side surface of the frame. It is a micromachine characterized by contact. Such a second layer can be movable.

また本発明の別形態は、絶縁表面上に設けられた導電層と、第１の層と、第２の層とを有する微小構造体を複数有するマイクロマシンであって、導電層上方に第１の層及び第２の層を有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有することを特徴とするマイクロマシンである。このような第２の層は可動することができる。 Another embodiment of the present invention is a micromachine including a plurality of microstructures each including a conductive layer provided on an insulating surface, a first layer, and a second layer, and the first machine is provided above the conductive layer. The first layer has a frame shape, the second layer is provided over the frame, and the second layer is provided in the frame below the second layer. It is a micromachine characterized by having a space. Such a second layer can be movable.

本発明のマイクロマシンは、絶縁表面上に微小構造体と同一工程で形成された半導体素子を有することを特徴とする。 The micromachine of the present invention includes a semiconductor element formed over the insulating surface in the same process as the microstructure.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、一対の壁面体であり、第２の層は、壁面体の間に架橋された橋梁体であり、壁面体の内側であって、橋梁体の下方に設けられた有機半導体層を有することを特徴とする有機トランジスタである。 Another embodiment of the present invention includes a first layer and a second layer provided on an insulating surface, the first layer is a pair of wall surfaces, and the second layer is a wall surface. It is a bridge body bridged between bodies, and is an organic transistor characterized by having an organic semiconductor layer provided inside the wall surface body and below the bridge body.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層と、第１の層の下方に設けられた導電層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有することを特徴とする有機トランジスタである。 Another embodiment of the present invention includes a first layer provided on the insulating surface, a second layer, and a conductive layer provided below the first layer. It has a frame shape, the second layer is provided over the frame, the lower part of the second layer has a space provided in the frame, and an organic semiconductor layer provided in the space This is an organic transistor.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層と、第１の層の下方に設けられた導電層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有し、第２の層は導電性材料でなることを特徴とする有機トランジスタである。 Another embodiment of the present invention includes a first layer provided on the insulating surface, a second layer, and a conductive layer provided below the first layer. It has a frame shape, the second layer is provided over the frame, and the second layer has a space provided in the frame, and has an organic semiconductor layer provided in the space. The second layer is an organic transistor made of a conductive material.

また本発明の別形態は、絶縁表面上に設けられた導電層と、導電層上方に設けられた第１の層と、第２の層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有し、第２の層は導電性材料でなることを特徴とする有機トランジスタである。 Another embodiment of the present invention includes a conductive layer provided on an insulating surface, a first layer provided above the conductive layer, and a second layer, and the first layer has a frame shape. The second layer is provided over the frame, the second layer has a space provided in the frame, an organic semiconductor layer provided in the space, The second layer is an organic transistor characterized by being made of a conductive material.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、一対の壁面体であり、第２の層は、壁面体の間に架橋された橋梁体であり、壁面体の内側であって、橋梁体の下方に設けられた有機半導体層を有する有機トランジスタを有することを特徴とする電子機器である。例えば電子機器において、当該有機トランジスタを表示部のスイッチング素子として用いることができる。 Another embodiment of the present invention includes a first layer and a second layer provided on an insulating surface, the first layer is a pair of wall surfaces, and the second layer is a wall surface. An electronic apparatus comprising an organic transistor having an organic semiconductor layer that is a bridge body that is bridged between bodies and that is inside a wall body and is provided below the bridge body. For example, in an electronic device, the organic transistor can be used as a switching element of a display portion.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有する有機トランジスタを有することを特徴とする電子機器である。例えば電子機器において、当該有機トランジスタを表示部のスイッチング素子として用いることができる。 Another embodiment of the present invention includes a first layer and a second layer provided on an insulating surface, the first layer has a frame shape, and the second layer is a frame layer. An electronic device including an organic transistor having an organic semiconductor layer provided in an upper portion of the frame and having a space provided in a frame below the second layer. For example, in an electronic device, the organic transistor can be used as a switching element of a display portion.

また本発明の別形態は、絶縁表面上に設けられた第１の層と、第２の層と、第１の層の下方に設けられた導電層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有し、第２の層は導電性材料でなる有機トランジスタを有することを特徴とする電子機器である。例えば電子機器において、当該有機トランジスタを表示部のスイッチング素子として用いることができる。 Another embodiment of the present invention includes a first layer provided on the insulating surface, a second layer, and a conductive layer provided below the first layer. It has a frame shape, the second layer is provided over the frame, and the second layer has a space provided in the frame, and has an organic semiconductor layer provided in the space. The second layer is an electronic device having an organic transistor made of a conductive material. For example, in an electronic device, the organic transistor can be used as a switching element of a display portion.

また本発明の別形態は、絶縁表面上に設けられた導電層と、導電層上方に設けられた第１の層と、第２の層とを有し、第１の層は、枠の形状をなし、第２の層は、枠の上方をわたって設けられ、第２の層の下方は枠の内に設けられた空間を有し、空間に設けられた有機半導体層を有し、第２の層は導電性材料でなる有機トランジスタを有することを特徴とする電子機器である。例えば電子機器において、当該有機トランジスタを表示部のスイッチング素子として用いることができる。 Another embodiment of the present invention includes a conductive layer provided on an insulating surface, a first layer provided above the conductive layer, and a second layer, and the first layer has a frame shape. The second layer is provided over the frame, the second layer has a space provided in the frame, an organic semiconductor layer provided in the space, The second layer is an electronic device having an organic transistor made of a conductive material. For example, in an electronic device, the organic transistor can be used as a switching element of a display portion.

縁表面上に設けられた枠の形状をなす微小構造体を提供することができる。本発明の微小構造体は、枠の形状を有するため、透光性が高くなる。そのため、これを表示部のスイッチ素子として適用することにより、開口率の高い表示部を提供することができる。 A microstructure having a shape of a frame provided on the edge surface can be provided. Since the microstructure of the present invention has a frame shape, the translucency is high. Therefore, by applying this as a switch element of the display portion, a display portion with a high aperture ratio can be provided.

微小構造体と、当該微小構造体を制御する半導体素子とを同一表面上に同一工程で一体形成する本発明によって、低コストで作製可能なマイクロマシンを提供することができる。 According to the present invention in which a microstructure and a semiconductor element that controls the microstructure are integrally formed on the same surface in the same process, a micromachine that can be manufactured at low cost can be provided.

また微小構造体と、当該微小構造体を制御する半導体素子との接続領域を設ける必要がなく、マイクロマシンを搭載するセンサー装置等の小型化を達成することができる。 Further, it is not necessary to provide a connection region between the microstructure and a semiconductor element that controls the microstructure, and it is possible to achieve downsizing of a sensor device or the like equipped with a micromachine.

さらに同一表面上に一体形成することにより、微小構造体をアレイ化することができ、大規模に集積化された装置を提供することができる。 Further, by integrally forming on the same surface, microstructures can be arrayed, and a device integrated on a large scale can be provided.

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in all the drawings for describing the embodiments, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.

（実施の形態１）
本実施の形態では、微小構造体の構成について説明する。 (Embodiment 1)
In this embodiment, a structure of a microstructure is described.

本発明の微小構造体は、図１に示すように、絶縁表面１０１上に枠の形状に設けられた第１の層１０２を有する。また別の言い方をすると、第１の層１０２でなる枠は２組の一対の壁面体と表現できる。なお、第２の層１０２の下方に空間１０５が形成されればよいため、第２の層１０２を支える枠は、少なくとも対向する２辺を有すればよい。すなわち、少なくとも一組の一対の壁面体が形成されればよい。 As shown in FIG. 1, the microstructure of the present invention includes a first layer 102 provided in the shape of a frame on an insulating surface 101. In other words, the frame formed of the first layer 102 can be expressed as two pairs of wall surfaces. Note that since the space 105 may be formed below the second layer 102, the frame that supports the second layer 102 only needs to have at least two opposing sides. That is, it is sufficient that at least one pair of wall surfaces is formed.

第１の層１０２でなる枠の内には、空間が設けられている。空間は、枠に囲まれるようにして設けられていると表現することもできる。絶縁表面とは、ガラス基板、石英基板、プラスチック基板等の表面である。プラスチック基板に微小構造体を形成することにより、柔軟性が高く、薄型な装置を形成することができる。また例えば、ガラス基板を研磨等により薄くしてもよい。このように研磨することによって、薄型な装置を形成することができる。さらに本発明の微小構造体は、金属等の導電性基板や、シリコン等の半導体性基板上に絶縁性を有する層（絶縁層）を形成した基板に形成することも可能である。 A space is provided in the frame formed of the first layer 102. It can also be expressed that the space is provided so as to be surrounded by a frame. The insulating surface is a surface of a glass substrate, a quartz substrate, a plastic substrate, or the like. By forming a microstructure on a plastic substrate, a highly flexible and thin device can be formed. For example, the glass substrate may be thinned by polishing or the like. By polishing in this way, a thin device can be formed. Furthermore, the microstructure of the present invention can be formed over a conductive substrate such as a metal or a substrate in which an insulating layer (insulating layer) is formed over a semiconductor substrate such as silicon.

第１の層１０２は、シリコンを有する絶縁体から形成することができる。例えば、シリコンを有する酸化物（シリコン酸化物）やシリコンを有する窒化物（シリコン窒化物）から形成することができ、単層構造又は積層構造をとることができる。 The first layer 102 can be formed from an insulator including silicon. For example, it can be formed from an oxide containing silicon (silicon oxide) or a nitride containing silicon (silicon nitride), and can have a single-layer structure or a stacked structure.

このような枠の形状を有する第１の層１０２の上方にわたって、第２の層１０３が設けられている。言い換えると第２の層１０３は、橋梁体、つまり一対の壁面体の間に架橋された橋梁体と表現することができる。第２の層１０３は、シリコンを有する絶縁体、又は導電体から形成することができ、単層構造又は積層構造をとることができる。導電体には、電極に用いる材料が好適であり、例えばチタン（Ｔｉ）アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属材料、または当該金属材料の化合物（金属酸化物又は金属窒化物）から形成するとよい。アルミニウム（Ａｌ）等の耐熱性が低い材料には、加熱等によるヒロックを防止するためにネオジウム（Ｎｄ）やスカンジウム（Ｓｃ）等の元素を添加すると良い。なおネオジウムは、スカンジウムと比較して、アルミニウムの抵抗率を高めることがなく、添加材料として好ましい。 A second layer 103 is provided over the first layer 102 having such a frame shape. In other words, the second layer 103 can be expressed as a bridge body, that is, a bridge body bridged between a pair of wall surfaces. The second layer 103 can be formed using an insulator containing silicon or a conductor, and can have a single-layer structure or a stacked structure. A material used for the electrode is suitable for the conductor. For example, a metal material such as titanium (Ti) aluminum (Al), molybdenum (Mo), tungsten (W), or a compound of the metal material (metal oxide or metal) Nitride). An element such as neodymium (Nd) or scandium (Sc) is preferably added to a material having low heat resistance such as aluminum (Al) in order to prevent hillocks due to heating or the like. Note that neodymium is preferable as an additive material because it does not increase the resistivity of aluminum as compared with scandium.

このような微小構造体の作製方法について、図２（Ａ）〜（Ｄ）を用いて説明する。 A method for manufacturing such a microstructure will be described with reference to FIGS.

まず図２（Ａ）に示すように、絶縁表面上に、犠牲層１０４を形成し、所定の形状にパターニングする。なお犠牲層とは、後の工程で除去される層を指す。このような犠牲層を除去することによって、構造層が可動するための空間が設けられることとなる。そのため、犠牲層は除去されればよく、導電層であっても、絶縁層であってもよく、他の材料とのエッチングの選択比が取れる材料であればよい。 First, as shown in FIG. 2A, a sacrificial layer 104 is formed on an insulating surface and patterned into a predetermined shape. Note that the sacrificial layer refers to a layer that is removed in a later step. By removing such a sacrificial layer, a space for moving the structural layer is provided. Therefore, the sacrificial layer only needs to be removed, and may be a conductive layer or an insulating layer as long as it is a material that can have an etching selectivity with other materials.

その後図２（Ｂ）に示すように、犠牲層１０４上にシリコン酸化物やシリコン窒化物等からなる第１の層１０６を形成する。シリコン酸化物やシリコン窒化物等は、ＣＶＤ法、スパッタリング法、液滴吐出法（代表的にはインクジェット法）、スピンコーティング法を用いて形成することができる。液滴吐出法やスピンコーティング法は、出発材料が有機材料のときに用いることができる。 Thereafter, as shown in FIG. 2B, a first layer 106 made of silicon oxide, silicon nitride, or the like is formed over the sacrificial layer 104. Silicon oxide, silicon nitride, or the like can be formed by a CVD method, a sputtering method, a droplet discharge method (typically, an inkjet method), or a spin coating method. The droplet discharge method and the spin coating method can be used when the starting material is an organic material.

このとき、犠牲層１０４の形状にそって、第１の層１０６の表面にも凹凸が形成されることがある。但し、第１の層１０６の出発材料に有機材料のものを使用すると、凹凸は形成されにくく、平坦性を高めることもできる。 At this time, unevenness may be formed on the surface of the first layer 106 along the shape of the sacrificial layer 104. However, when an organic material is used as a starting material for the first layer 106, unevenness is hardly formed, and flatness can be improved.

そして図２（Ｃ）に示すように、第１の層が犠牲層１０４の側面のみに残り、枠の形状となるようにエッチングを施す。エッチングにはドライエッチング又はウェットエッチングを適用することができる。ドライエッチングの場合、ＣＨＦ_３、ＣｌＦ_３、ＮＨ_３、ＣＦ_４等を含むエッチングガスを用いることができる。ウェットエッチングの場合、過酸化水素水を含むエッチング剤、又はバッファードフッ酸を含むエッチング剤を用いることができる。エッチングには、異方性エッチングを用いるとよい。 Then, as shown in FIG. 2C, etching is performed so that the first layer remains only on the side surface of the sacrificial layer 104 and has a frame shape. As the etching, dry etching or wet etching can be applied. In the case of dry etching, an etching gas containing CHF ₃ , ClF ₃ , NH ₃ , CF _4, or the like can be used. In the case of wet etching, an etchant containing hydrogen peroxide solution or an etchant containing buffered hydrofluoric acid can be used. For the etching, anisotropic etching is preferably used.

このように側面のみに残った第１の層は、犠牲層１０４の周囲に存在し、枠の形状を有する。これをサイドウォール構造と呼ぶことができ、枠は、その先端に向かって細くなり、下面側は太くなっている。そのため、枠の強度を高めることができる。なおサイドウォール構造を有する第１の層１０２において、サイドウォール部分の膜厚やその高さは第１の層の成膜時の膜厚にもよるがエッチング条件によって決めることができる。 As described above, the first layer remaining only on the side surface exists around the sacrificial layer 104 and has a frame shape. This can be called a sidewall structure, and the frame is narrowed toward the tip thereof, and the lower surface side is thick. Therefore, the strength of the frame can be increased. Note that in the first layer 102 having a sidewall structure, the thickness and height of the sidewall portion can be determined by the etching conditions depending on the thickness of the first layer when it is formed.

次に第１の層１０２及び犠牲層１０４を覆うように、第２の層１０３を形成し、所定の形状にパターニングする。本実施の形態では、図１に示すように、第２の層１０３を第１の層１０２及び犠牲層１０４の上方をわたるような細長い矩形状にパターニングする。すなわち、第２の層１０３は、第１の層１０２及び犠牲層１０４上方に選択的に形成された橋梁体となる。本実施の形態では、第２の層１０３、つまり橋梁体は、枠の形状を有する第１の層１０２の外側にまで延在している。外側にまで延在することにより、第２の層１０２の強度を高めることができる。 Next, a second layer 103 is formed so as to cover the first layer 102 and the sacrificial layer 104, and is patterned into a predetermined shape. In this embodiment mode, as shown in FIG. 1, the second layer 103 is patterned into an elongated rectangular shape that extends over the first layer 102 and the sacrificial layer 104. That is, the second layer 103 is a bridge body that is selectively formed above the first layer 102 and the sacrificial layer 104. In the present embodiment, the second layer 103, that is, the bridge body, extends to the outside of the first layer 102 having a frame shape. By extending to the outside, the strength of the second layer 102 can be increased.

第２の層１０３が選択的に形成されたため、犠牲層１０４は露出する領域を有する。そして露出された犠牲層１０４は、エッチングにより除去することができる。すなわち、第２の層１０３は、犠牲層１０４が露出する領域を有するように形成することが望まれる。 Since the second layer 103 is selectively formed, the sacrificial layer 104 has an exposed region. The exposed sacrificial layer 104 can be removed by etching. That is, it is desirable that the second layer 103 be formed so as to have a region where the sacrificial layer 104 is exposed.

その後、図２（Ｄ）に示すように犠牲層１０４を除去する。犠牲層１０４の除去にはドライエッチング又はウェットエッチングを適用することができる。また選択的に犠牲層１０４のみが除去されればよく、第１の層１０２、第２の層１０３、犠牲層１０４の材料は、これを満たせばよい。またエッチング条件も、これを満たせばよい。すなわち、第１の層１０２、第２の層１０３は、特定のエッチング剤に対して、犠牲層１０４との選択比が取れる材料とする。 Thereafter, the sacrificial layer 104 is removed as shown in FIG. Dry etching or wet etching can be applied to the removal of the sacrificial layer 104. Further, only the sacrificial layer 104 may be selectively removed, and the materials of the first layer 102, the second layer 103, and the sacrificial layer 104 may be satisfied. Also, the etching conditions should satisfy this. That is, the first layer 102 and the second layer 103 are made of materials that can have a selectivity with respect to the sacrificial layer 104 with respect to a specific etching agent.

犠牲層１０４が除去されることによって、空間１０５が生じる。言い換えると、枠の形状に設けられた第１の層１０２の内側に空間１０５が設けられる。この枠の形状を２組の一対の壁面体と表現することができる。なお、第２の層１０２の下方に空間１０５が形成されればよいため、第２の層１０２を支える枠は、少なくとも対向する２辺を有すればよい。すなわち、少なくとも一組の一対の壁面体が形成されればよい。そのため、枠の内部における犠牲層１０４はすべてエッチング除去する必要はなく、枠の底辺側において犠牲層１０４は残っても構わない。言い換えると、犠牲層１０４をエッチングすることによって、空間を形成することができればよい。 By removing the sacrificial layer 104, a space 105 is created. In other words, the space 105 is provided inside the first layer 102 provided in the shape of a frame. The shape of this frame can be expressed as two pairs of wall surfaces. Note that since the space 105 may be formed below the second layer 102, the frame that supports the second layer 102 only needs to have at least two opposing sides. That is, it is sufficient that at least one pair of wall surfaces is formed. Therefore, it is not necessary to etch away all the sacrificial layer 104 inside the frame, and the sacrificial layer 104 may remain on the bottom side of the frame. In other words, it is sufficient that a space can be formed by etching the sacrificial layer 104.

このようにして、第１の層は、枠の形状をなす第１の層と、枠の上方をわたって設けられた、橋梁体の形状を有する第２の層と、第２の層の下方であって、枠の内に設けられた空間を有する微小構造体を形成することができる。空間上に設けられた第２の層は、例えば第２の層に電圧を印加することによる電気信号や静電気等により可動することができる。第２の層は、例えば上下に可動（もしくは振動）することができる。 In this way, the first layer includes the first layer having the shape of a frame, the second layer having the shape of a bridge body provided over the frame, and the lower portion of the second layer. And the microstructure which has the space provided in the frame can be formed. The second layer provided in the space can be moved by, for example, an electric signal or static electricity generated by applying a voltage to the second layer. The second layer can move (or vibrate) up and down, for example.

このような枠は、加工しづらい材料を流し込んで焼成するための型として用いることができる。例えば、エッチング加工が困難であるＺｎＯや熱に弱い有機材料を流し込んで、新たな装置として提供することができる。 Such a frame can be used as a mold for pouring and baking a material that is difficult to process. For example, ZnO, which is difficult to etch, or an organic material that is weak against heat can be poured in and provided as a new device.

また枠に対して電界めっきを施し、鏡面を作ることも可能である。このような装置を光学デバイスとして用いることができる。 It is also possible to make a mirror surface by electroplating the frame. Such an apparatus can be used as an optical device.

またこのような第１の層からなる枠は、通常のエッチングによるパターニングより微細な加工を可能とする。 Further, such a frame made of the first layer enables finer processing than patterning by normal etching.

このような微小構造体を複数設け、大規模に集積化されたマイクロマシンを提供することができる。大規模に集積化された装置によって、特定の機能を奏するマイクロマシンを提供することができる。 A micromachine integrated with a large scale by providing a plurality of such microstructures can be provided. A micromachine having a specific function can be provided by a large-scale integrated device.

（実施の形態２）
本実施の形態では、上記微小構造体を用いたセンサー素子、検出素子等の測定素子の構成について説明する。 (Embodiment 2)
In this embodiment, a structure of a measurement element such as a sensor element or a detection element using the microstructure is described.

図３に示すように、上記のような微小構造体において、犠牲層の下方に導電体（下部電極として機能するため、以下、下部電極と表記する）１１０を形成し、所定の形状にパターニングする。下部電極１１０は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属材料、または当該金属材料の化合物（金属酸化物又は金属窒化物）から形成することができる。アルミニウム（Ａｌ）等の耐熱性が低い材料には、加熱等によるヒロックを防止するためにネオジウム（Ｎｄ）やスカンジウム（Ｓｃ）等の元素を添加すると良い。なおネオジムは、スカンジウムと比較して、アルミニウムの抵抗率を高めることがなく、添加材料として好ましい。 As shown in FIG. 3, in the microstructure as described above, a conductor (which will be referred to as a lower electrode hereinafter, because it functions as a lower electrode) 110 is formed below the sacrificial layer, and patterned into a predetermined shape. . The lower electrode 110 can be formed from a metal material such as titanium (Ti), aluminum (Al), molybdenum (Mo), tungsten (W), or a compound (metal oxide or metal nitride) of the metal material. . An element such as neodymium (Nd) or scandium (Sc) is preferably added to a material having low heat resistance such as aluminum (Al) in order to prevent hillocks due to heating or the like. Neodymium is preferable as an additive material without increasing the resistivity of aluminum as compared with scandium.

そして、下部電極１１０上に、上記実施の形態と同様に犠牲層を形成し、所定の形状にパターニングする。 Then, a sacrificial layer is formed on the lower electrode 110 in the same manner as in the above embodiment, and is patterned into a predetermined shape.

次に、上記実施の形態と同様に犠牲層上に第１の層を形成し、サイドウォール構造となるようにエッチングする。 Next, a first layer is formed over the sacrificial layer in the same manner as in the above embodiment, and etching is performed to form a sidewall structure.

さらに第１の層及び犠牲層の上方にわたって第２の層を形成する。本実施の形態では、第２の層として、導電層１１２を用いる。導電層１１２には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属材料、または当該金属材料の化合物（金属酸化物又は金属窒化物）を用いることができる。アルミニウム（Ａｌ）等の耐熱性が低い材料には、加熱等によるヒロックを防止するためにネオジウム（Ｎｄ）やスカンジウム（Ｓｃ）等の元素を添加すると良い。なおネオジムは、スカンジウムと比較して、アルミニウムの抵抗率を高めることがなく、添加材料として好ましい。 Further, a second layer is formed over the first layer and the sacrificial layer. In this embodiment, the conductive layer 112 is used as the second layer. For the conductive layer 112, a metal material such as titanium (Ti), aluminum (Al), molybdenum (Mo), or tungsten (W), or a compound of the metal material (metal oxide or metal nitride) can be used. . An element such as neodymium (Nd) or scandium (Sc) is preferably added to a material having low heat resistance such as aluminum (Al) in order to prevent hillocks due to heating or the like. Neodymium is preferable as an additive material without increasing the resistivity of aluminum as compared with scandium.

本構成において、導電層の下方に絶縁層を設けてもよい。絶縁層には、シリコン酸化物やシリコン窒化物等を用い、上記実施の形態と同様に導電層１１２をパターニングする。このとき、犠牲層が露出する領域を形成するようにパターニングすればよい。 In this structure, an insulating layer may be provided below the conductive layer. As the insulating layer, silicon oxide, silicon nitride, or the like is used, and the conductive layer 112 is patterned in the same manner as the above embodiment. At this time, patterning may be performed so as to form a region where the sacrificial layer is exposed.

その後、上記実施の形態と同様に、犠牲層を除去し、サイドウォール構造を有する第１の層１０２と、その上方に導電層１１２が設けられた構造となる。犠牲層が除去されたため、第１の層１０２内には空間が設けられている。すなわち、当該空間を挟んで下部電極１１０と、導電層１１２とが容量をなす。導電層１１２は可動できる、具体的には空間上の導電層１１２が上下に動くことができるため、当該容量の値が変動する。 After that, as in the above embodiment mode, the sacrificial layer is removed, and the first layer 102 having a sidewall structure and the conductive layer 112 are provided thereabove. Since the sacrificial layer is removed, a space is provided in the first layer 102. That is, the lower electrode 110 and the conductive layer 112 form a capacitance with the space interposed therebetween. Since the conductive layer 112 can move, specifically, the conductive layer 112 in the space can move up and down, the value of the capacitance varies.

この変動する値を読み取ることによって、測定素子として機能することができる。すなわち、このような微小構造体は、可変容量を測定することができる素子となる。このような測定素子を複数形成し、可変容量を検出するためのセンサー回路を設けたセンサーデバイスを提供することができる。 By reading this fluctuating value, it can function as a measuring element. That is, such a microstructure is an element capable of measuring a variable capacitance. A sensor device provided with a sensor circuit for forming a plurality of such measurement elements and detecting a variable capacitance can be provided.

本発明の微小構造体は、シリコンウェハを用いた場合より、低コストで作製することができる。また、以下の実施の形態で示すが、微小構造体を制御する半導体素子と同一基板状に形成することが可能である。このような本発明の微小構造体によって、測定素子やセンサーデバイスのコストを抑えることができる。 The microstructure of the present invention can be manufactured at a lower cost than when a silicon wafer is used. Further, as shown in the following embodiment mode, it can be formed over the same substrate as the semiconductor element that controls the microstructure. Such a microstructure of the present invention can reduce the cost of the measuring element and the sensor device.

このような測定素子を複数設け、大規模に集積化されたマイクロマシンを提供することができる。大規模に集積化された装置によって、特定の機能を奏するマイクロマシンを提供することができる。 A plurality of such measuring elements can be provided, and a micromachine integrated on a large scale can be provided. A micromachine having a specific function can be provided by a large-scale integrated device.

（実施の形態３）
本実施の形態では、上記実施の形態とは異なる素子の構成について説明する。 (Embodiment 3)
In this embodiment, a structure of an element which is different from that in the above embodiment is described.

図１に示す微小構造体において、第２の層１０３をフィラメント（ヒューズともいう）として使用し、本発明の微小構造体を保護回路に適用することができる。過大な電圧が第２の層１０３に加わると、第２の層１０３が切断されるため、保護回路として適用できる。また切断されずとも、第２の層１０３に流れる電流によって、第２の層１０３の物理的特性に相違が生じれば、この特性変化を用いて、保護回路として適用することもできる。またフィラメント（ヒューズ）を記憶素子に用いることで、不揮発性メモリを形成することもできる。 In the microstructure shown in FIG. 1, the second layer 103 is used as a filament (also referred to as a fuse), and the microstructure of the present invention can be applied to a protection circuit. When an excessive voltage is applied to the second layer 103, the second layer 103 is disconnected, so that it can be applied as a protection circuit. Even if not cut, if a difference occurs in the physical characteristics of the second layer 103 due to the current flowing in the second layer 103, it can be applied as a protection circuit by using this characteristic change. In addition, a nonvolatile memory can be formed by using a filament (fuse) for a memory element.

このような保護回路として適用する場合、第２の層１０３は導電体を用いて形成するとよい。
（実施の形態４）
本実施の形態では、上記実施の形態とは異なる測定素子の構成について説明する。 In the case of application as such a protection circuit, the second layer 103 is preferably formed using a conductor.
(Embodiment 4)
In this embodiment, a structure of a measurement element different from that in the above embodiment will be described.

図１４（Ａ）に示すように、絶縁表面１０１上にサイドウォール構造を有する第１の層１０２と、空間に設けられた針１５０と、積層された第２の層１０３（下層１０３ａ、上層１０３ｂ）を有する素子である。第２の層の下層１０３ａと、上層１０３ｂは熱伝導率の異なる材料を用いて積層する。 As shown in FIG. 14A, the first layer 102 having a sidewall structure on the insulating surface 101, the needle 150 provided in the space, and the stacked second layer 103 (lower layer 103a, upper layer 103b). ). The lower layer 103a and the upper layer 103b of the second layer are stacked using materials having different thermal conductivities.

ある環境温度では、針１５０の先端と、第２の層の下層１０３ａとは接している。 At a certain ambient temperature, the tip of the needle 150 is in contact with the lower layer 103a of the second layer.

次いで別の環境温度では、図１４（Ｂ）に示すように、針１５０の先端と、第２の層の下層１０３ａとは離れる。これは第２の層の下層１０３ａと、上層１０３ｂとで熱伝導率が異なるため、第２の層に反りが生じることによる。また第２の層の下方には空間が設けられているため、第２の層に反りを生じさせることができる。 Next, at another ambient temperature, as shown in FIG. 14B, the tip of the needle 150 is separated from the lower layer 103a of the second layer. This is because the second layer is warped because the lower layer 103a of the second layer and the upper layer 103b have different thermal conductivities. In addition, since a space is provided below the second layer, the second layer can be warped.

このような性質を利用して、スイッチング素子として適用することができる。 Such a property can be used as a switching element.

（実施の形態５）
本実施の形態では、上記測定素子と、当該測定素子を制御する半導体素子とを有する半導体装置の作製工程について説明する。本実施の形態では、半導体素子として薄膜トランジスタ（ＴＦＴ）を用いる場合で説明する。 (Embodiment 5)
In this embodiment mode, a manufacturing process of a semiconductor device including the measurement element and a semiconductor element that controls the measurement element will be described. In this embodiment, the case where a thin film transistor (TFT) is used as a semiconductor element will be described.

図４（Ａ）に示すように、絶縁表面１０１上に下部電極１１０を形成する。下部電極１１０の作製方法、材料等は上記実施の形態を参照することができる。本実施の形態では、下部電極１１０を微小構造体が形成される第１の領域、半導体素子が形成される第２の領域にわたって形成する。第１の領域及び第２の領域において、下部電極１１０は所定の形状に加工、つまりパターニングされ、それぞれ測定素子の下部電極、半導体素子の下部電極として機能する。半導体素子の下部電極を設けることにより、半導体素子の微細化にともなうリーク電流を低減することができる。 As shown in FIG. 4A, the lower electrode 110 is formed over the insulating surface 101. The above embodiment mode can be referred to for a manufacturing method, a material, and the like of the lower electrode 110. In this embodiment mode, the lower electrode 110 is formed over a first region where a microstructure is formed and a second region where a semiconductor element is formed. In the first region and the second region, the lower electrode 110 is processed, that is, patterned into a predetermined shape, and functions as a lower electrode of the measurement element and a lower electrode of the semiconductor element, respectively. By providing the lower electrode of the semiconductor element, it is possible to reduce the leakage current accompanying the miniaturization of the semiconductor element.

次いで、下部電極１１０上に下地膜１１４を形成する。下地膜１１４はシリコンを有する酸化物やシリコンを有する窒化物、例えば酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層を単層または積層構造で形成することができる。積層構造は、例えばＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏ及びＨ_２を反応ガスとして形成される酸化窒化シリコン層と、ＳｉＨ_４及びＮ_２Ｏを反応ガスとして形成される酸化窒化シリコン層とを順に形成した構造を適用することができる。このような下地膜１１４により、絶縁表面１０１等からの汚染を防止することができる。また積層構造とすることによって、上記汚染防止の高い層と、下部電極１１０や後に形成される半導体層との密着性の高い層とを積層することもでき、好ましい。 Next, a base film 114 is formed on the lower electrode 110. As the base film 114, an insulating layer such as an oxide including silicon or a nitride including silicon, for example, a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer can be formed with a single layer or a stacked structure. The stacked structure includes, for example, a silicon oxynitride layer formed using SiH ₄ , NH ₃ , N ₂ O, and H ₂ as a reaction gas, and a silicon oxynitride layer formed using SiH ₄ and N ₂ O as a reaction gas in this order. The formed structure can be applied. Such a base film 114 can prevent contamination from the insulating surface 101 and the like. In addition, a stacked structure is preferable because the layer with high contamination prevention and a layer with high adhesion to the lower electrode 110 and a semiconductor layer to be formed later can be stacked.

そして、第２の領域のみに、半導体層１１３を形成し、所定の形状にパターニングする。半導体層は、珪素を有する材料から形成することができる。珪素を有する材料には、珪素からなる材料、ゲルマニウムを０．０１〜４．５ａｔｏｍｉｃ％程度に有するシリコンゲルマ材料がある。半導体層１１３には、結晶状態を有するもの、非晶質状態を有するものを用いることができる。本実施の形態では、非晶質シリコン層を形成し、金属を用いた加熱処理により、結晶化された多結晶シリコン層を用いる。加熱処理には、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。 Then, the semiconductor layer 113 is formed only in the second region and patterned into a predetermined shape. The semiconductor layer can be formed from a material containing silicon. Examples of the material containing silicon include a material made of silicon and a silicon germanium material having germanium in an amount of about 0.01 to 4.5 atomic%. As the semiconductor layer 113, a semiconductor layer having a crystalline state or an amorphous state can be used. In this embodiment mode, an amorphous silicon layer is formed and a polycrystalline silicon layer crystallized by heat treatment using a metal is used. For the heat treatment, a heating furnace, laser irradiation, irradiation of light emitted from a lamp instead of laser light (hereinafter referred to as lamp annealing), or a combination thereof can be used.

加熱処理として、レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及び当該基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。 In the case of using laser irradiation as the heat treatment, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. As the laser beam, Ar laser, Kr laser, excimer laser, YAG laser, Y ₂ O ₃ laser, YVO ₄ laser, YLF laser, YAlO ₃ laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor A laser or a gold vapor laser oscillated from one or a plurality of types can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonics of the fundamental wave, a crystal having a large grain size can be obtained. For example, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO ₄ laser (fundamental wave 1064 nm) can be used. Energy density of the laser is about 0.01 to 100 MW / cm ² (preferably 0.1 to 10 MW / cm ²⁾ is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec.

なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを互いに補うことができる。 The continuous wave fundamental laser beam and the continuous wave harmonic laser beam may be irradiated, or the continuous wave fundamental laser beam and the pulsed harmonic laser beam may be irradiated. You may do it. By irradiating a plurality of laser beams, energy can be supplemented with each other.

またパルス発振型のレーザビームであって、半導体層がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。 It is also possible to use a pulse oscillation type laser beam that oscillates the laser at an oscillation frequency that allows irradiation of the next pulse of laser light after the semiconductor layer is melted by the laser light and solidifies. it can. By oscillating the laser beam at such a frequency, crystal grains continuously grown in the scanning direction can be obtained. A specific oscillation frequency of the laser beam is 10 MHz or more, and a frequency band that is significantly higher than a frequency band of several tens to several hundreds Hz that is normally used is used.

その他の加熱処理として加熱炉を用いる場合には、非晶質半導体層を４００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多段階に設定するとよい。最初の４００℃程度の加熱工程により、非晶質半導体層の水素等が出てくるため、結晶化の際の膜荒れを低減することができる。さらに、結晶化を促進させる金属、例えばニッケル（Ｎｉ）を非晶質半導体層上に形成すると、加熱温度を低減することができ好ましい。金属としては、鉄（Ｆｅ）、ルチニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、コバルト（Ｃｏ）等の金属を用いることもできる。 When a heating furnace is used as another heat treatment, the amorphous semiconductor layer is heated at 400 to 550 ° C. for 2 to 20 hours. At this time, the temperature may be set in multiple stages in the range of 400 to 550 ° C. so that the temperature gradually increases. In the first heating process at about 400 ° C., hydrogen and the like of the amorphous semiconductor layer are generated, so that film roughness during crystallization can be reduced. Furthermore, it is preferable to form a metal that promotes crystallization, such as nickel (Ni), on the amorphous semiconductor layer because the heating temperature can be reduced. As metals, iron (Fe), rutinium (Ru), rhodium (Rh), palladium (Pd), osmium (Os), iridium (Ir), platinum (Pt), copper (Cu), gold (Au), cobalt A metal such as (Co) can also be used.

さらに加熱炉に加えて、上記のようなレーザ照射を行って、多結晶シリコン層を形成してもよい。 Further, in addition to the heating furnace, the polycrystalline silicon layer may be formed by performing laser irradiation as described above.

このように形成された多結晶シリコンは、金属を用いた加熱処理を行うことで、結晶構造が単結晶を用いた場合とほぼ同じであり、金属を用いない加熱処理によって作製される多結晶シリコンに比べて靭性が高く、移動度も高い。これは、金属を用いた加熱処理により結晶粒界が連続している多結晶シリコンを作ることができるからである。結晶粒界が連続している多結晶シリコンは、金属を用いない加熱処理によって得られる多結晶シリコンと異なり、結晶粒界で共有結合が途切れることが無い。そのため、結晶粒界が欠陥となって起こる応力集中が起こらず、結果として金属を用いずに形成された多結晶シリコンに比べて破壊応力が高くなる。さらに、結晶粒界が連続していることによって電子の移動度が大きいため、微小構造体を制御する素子として適している。 The polycrystalline silicon formed in this way is heat-treated using a metal, so that the crystal structure is almost the same as when a single crystal is used. High toughness and high mobility. This is because polycrystalline silicon with continuous grain boundaries can be produced by heat treatment using a metal. Unlike polycrystalline silicon obtained by heat treatment that does not use metal, polycrystalline silicon in which crystal grain boundaries are continuous does not break covalent bonds at the crystal grain boundaries. Therefore, the stress concentration caused by the crystal grain boundary does not occur, and as a result, the fracture stress is higher than that of polycrystalline silicon formed without using a metal. Furthermore, since the mobility of electrons is large due to continuous crystal grain boundaries, it is suitable as an element for controlling a microstructure.

なお、結晶化に用いた金属は汚染源となるため、結晶化した後に除去することが望まれる。この場合、金属を用いた加熱処理の後、シリコン層上にゲッタリングシンクとなる層を形成し、加熱することにより、金属を除去又は低減させることができる。加熱処理により金属がゲッタリングシンクへ移動するからである。ゲッタリングシンクには、多結晶半導体層や非晶質半導体層を用いることができる。例えば、アルゴン等の不活性元素が添加された多結晶半導体層を形成し、これをゲッタリングシンクとして適用することができる。不活性元素を添加することによって、多結晶半導体層にひずみを生じさせることができ、ひずみにより効率的に金属を捕獲することができる。またリン等の元素を添加した半導体層を形成することによって、金属を捕獲することもできる。 Note that since the metal used for crystallization becomes a contamination source, it is desirable to remove it after crystallization. In this case, after heat treatment using a metal, a layer serving as a gettering sink is formed over the silicon layer and heated, whereby the metal can be removed or reduced. This is because the metal moves to the gettering sink by the heat treatment. A polycrystalline semiconductor layer or an amorphous semiconductor layer can be used for the gettering sink. For example, a polycrystalline semiconductor layer to which an inert element such as argon is added can be formed and used as a gettering sink. By adding an inert element, the polycrystalline semiconductor layer can be strained, and the metal can be efficiently captured by the strain. In addition, a metal can be captured by forming a semiconductor layer to which an element such as phosphorus is added.

図４（Ｂ）に示すように、第１の領域及び第２の領域にわたり、半導体層１１３を覆うように絶縁層１１５を形成する。絶縁層１１５は、第２の領域においてゲート絶縁層として機能する。また第１の領域の絶縁層１１５を除去しても構わない。このような絶縁層１１５は、下地膜１１４と同様に、シリコン酸化物やシリコン窒化物等から形成することができ、単層構造又は積層構造とすることができる。 As shown in FIG. 4B, an insulating layer 115 is formed so as to cover the semiconductor layer 113 over the first region and the second region. The insulating layer 115 functions as a gate insulating layer in the second region. Further, the insulating layer 115 in the first region may be removed. Such an insulating layer 115 can be formed of silicon oxide, silicon nitride, or the like, like the base film 114, and can have a single-layer structure or a stacked structure.

その後、第１の領域及び第２の領域において、絶縁層１１５上に導電層を形成する。導電層は第１の領域では犠牲層１０４ａとして機能し、第２の領域ではゲート電極１０４ｂとして機能する。このような導電層には、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。アルミニウム（Ａｌ）等の耐熱性が低い材料には、加熱等によるヒロックを防止するためにネオジウム（Ｎｄ）やスカンジウム（Ｓｃ）等の元素を添加すると良い。なおネオジウムは、スカンジウムと比較して、アルミニウムの抵抗率を高めることがなく、添加材料として好ましい。また、犠牲層１０４ａ及びゲート電極１０４ｂとして機能する導電層としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体層や、ＡｇＰｄＣｕ合金を用いてもよい。そしてこの導電層は、単層構造又は積層構造とすることができる。 After that, a conductive layer is formed over the insulating layer 115 in the first region and the second region. The conductive layer functions as the sacrificial layer 104a in the first region and functions as the gate electrode 104b in the second region. Such a conductive layer may be formed of an element selected from Ta, W, Ti, Mo, Al, and Cu, or an alloy material or a compound material containing the element as a main component. An element such as neodymium (Nd) or scandium (Sc) is preferably added to a material having low heat resistance such as aluminum (Al) in order to prevent hillocks due to heating or the like. Note that neodymium is preferable as an additive material because it does not increase the resistivity of aluminum as compared with scandium. Alternatively, a semiconductor layer typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an AgPdCu alloy may be used as the conductive layer functioning as the sacrificial layer 104a and the gate electrode 104b. The conductive layer can have a single layer structure or a laminated structure.

図４（Ｃ）に示すように、ゲート電極１０４ｂを用いて自己整合的に、半導体層に不純物元素を添加する。ｎ型の半導体素子を形成する場合にはリン（Ｐ）または砒素（Ａｓ）を添加して不純物領域１１７とチャネル形成領域１１９を形成する。また、ｐ型の半導体素子を形成する場合にはボロン等を添加して不純物領域１２０とチャネル形成領域１２１を形成する。なお不純物領域は、電流の流れる向きによってソース領域又はドレイン領域と呼ぶことができる。 As shown in FIG. 4C, an impurity element is added to the semiconductor layer in a self-aligning manner using the gate electrode 104b. In the case of forming an n-type semiconductor element, impurity regions 117 and a channel formation region 119 are formed by adding phosphorus (P) or arsenic (As). In the case of forming a p-type semiconductor element, the impurity region 120 and the channel formation region 121 are formed by adding boron or the like. Note that the impurity region can be referred to as a source region or a drain region depending on a direction in which current flows.

このとき、第１の領域では不純物元素が添加されないように、マスク１１６を選択的に形成する。マスクは、無機材料又は有機材料から形成することができる。 At this time, the mask 116 is selectively formed so that the impurity element is not added in the first region. The mask can be formed from an inorganic material or an organic material.

次いで図４（Ｄ）に示すように、マスク１１６を除去し、犠牲層１０４ａ、ゲート電極１０４ｂ等を覆うように絶縁層１２２を形成する。絶縁層１２２は、エッチングによってサイドウォール構造を有する第１の層１０２となり、その材料等は上記実施の形態を参照することができる。すなわち、絶縁層１２２には無機材料や有機材料を用いることができる。 Next, as shown in FIG. 4D, the mask 116 is removed, and an insulating layer 122 is formed so as to cover the sacrifice layer 104a, the gate electrode 104b, and the like. The insulating layer 122 is etched to be the first layer 102 having a sidewall structure, and the above embodiment mode can be referred to for the material and the like. That is, an inorganic material or an organic material can be used for the insulating layer 122.

図４（Ｅ）に示すように、絶縁層１２２をエッチングし、サイドウォール構造を形成する。第１の領域では犠牲層１０４ａの周囲に、枠の形状となるようにサイドウォール構造を有する第１の層１０２ａが形成され、第２の領域では、ゲート電極１０４ｂの周囲にサイドウォール１０２ｂが形成される。 As shown in FIG. 4E, the insulating layer 122 is etched to form a sidewall structure. In the first region, the first layer 102a having a sidewall structure is formed around the sacrificial layer 104a so as to have a frame shape, and in the second region, the sidewall 102b is formed around the gate electrode 104b. Is done.

この状態で、さらに半導体層１１３へ不純物元素を添加してもよい。サイドウォール１０２ｂを用いて不純物元素を添加することにより、低濃度不純物領域を形成することができる。低濃度不純物領域により、半導体素子のゲート長を短くするにつれて生じる短チャネル効果やホットエレクトロン劣化を防止することができる。このような構造をＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造と呼び、特に低濃度不純物領域がゲート電極と重なっている構造をＧＯＬＤ（ＧａｔｅＯｖｅｒｌａｐｐｅｄＤｒａｉｎ）構造と呼ぶ。ｐチャネル型の薄膜トランジスタは、ホットキャリアによる劣化や短チャネル効果が生じにくいことから、低濃度不純物領域のないシングル・ドレイン構造とすることができる。そのため、図４（Ｅ）に示すように、ｎ型の半導体素子にのみ低濃度不純物領域１２３を形成する。このとき、第１の領域やｐ型の半導体層は、マスクを設け、不純物元素が添加されないようにする。 In this state, an impurity element may be further added to the semiconductor layer 113. By adding an impurity element using the sidewall 102b, a low-concentration impurity region can be formed. The low-concentration impurity region can prevent the short channel effect and hot electron degradation that occur as the gate length of the semiconductor element is shortened. Such a structure is referred to as an LDD (Lightly Doped Drain) structure, and a structure in which a low concentration impurity region overlaps with a gate electrode is particularly referred to as a GOLD (Gate Overlapped Drain) structure. A p-channel thin film transistor is less likely to be deteriorated by hot carriers or has a short channel effect, and thus can have a single drain structure without a low-concentration impurity region. Therefore, as shown in FIG. 4E, the low concentration impurity region 123 is formed only in the n-type semiconductor element. At this time, the first region and the p-type semiconductor layer are provided with a mask so that an impurity element is not added.

次いで図５（Ａ）に示すように、第２の領域に絶縁層１２５を形成する。絶縁層１２５は、層間絶縁層として機能する。絶縁層１２５は、絶縁層１２２と同様の材料や作製方法を用いて形成することができる。平坦性を高めたい場合、絶縁層１２５には有機材料を用いるとよい。層間絶縁層として機能させる絶縁層１２５は、単層構造又は積層構造とすることができる。積層構造とする場合、例えば下層には無機材料からなる絶縁層を形成し、上層には有機材料からなる絶縁層を形成することができる。その結果、不純物汚染の低減と、平坦性の確保を達成することができる。 Next, as illustrated in FIG. 5A, an insulating layer 125 is formed in the second region. The insulating layer 125 functions as an interlayer insulating layer. The insulating layer 125 can be formed using a material and a manufacturing method similar to those of the insulating layer 122. In the case where flatness is desired, an organic material is preferably used for the insulating layer 125. The insulating layer 125 functioning as an interlayer insulating layer can have a single-layer structure or a stacked structure. In the case of a stacked structure, for example, an insulating layer made of an inorganic material can be formed in the lower layer, and an insulating layer made of an organic material can be formed in the upper layer. As a result, impurity contamination can be reduced and flatness can be ensured.

図５（Ｂ）に示すように、第１の領域及び第２の領域において、導電層を含む第２の層１０３を形成し、所定の形状にパターニングする。第１の領域では導電層１０３ａとして機能し、第２の領域では不純物領域に接続される電極１０３ｂとして機能する。このような電極は、ソース領域に接続するものをソース電極、ドレイン領域に接続するものをドレイン電極と呼ぶことができる。また導電層１０３ａは、上記実施の形態で示したように、第１の層１０２ａ及び犠牲層１０４ａの上方をわたり、細長い矩形状にパターニングされる。 As shown in FIG. 5B, a second layer 103 including a conductive layer is formed in the first region and the second region, and patterned into a predetermined shape. The first region functions as the conductive layer 103a, and the second region functions as the electrode 103b connected to the impurity region. Such an electrode can be referred to as a source electrode connected to the source region and a drain electrode connected to the drain region. The conductive layer 103a is patterned into an elongated rectangular shape over the first layer 102a and the sacrificial layer 104a as shown in the above embodiment mode.

図５（Ｃ）に示すように、第１の領域において、犠牲層１０４ａを除去する。導電層１０３ａのパターニングにより、犠牲層１０４ａの一部が露出しているため、開口部を形成することなく、犠牲層１０４ａを除去することができる。勿論、導電層１０３ａのパターニングにおいて、犠牲層１０４ａが露出しなければ、所定箇所に開口部を形成すればよい。そして、上記実施の形態と同様に犠牲層１０４ａをエッチング除去することにより、空間１０５を形成することができる。空間１０５を介して、下部電極１１０と、導電層１０３ａとで容量を形成し、測定素子として機能する。また、同一基板上に形成された半導体素子を用いて、測定素子を制御することができる。 As shown in FIG. 5C, the sacrificial layer 104a is removed in the first region. Since part of the sacrifice layer 104a is exposed by patterning the conductive layer 103a, the sacrifice layer 104a can be removed without forming an opening. Needless to say, when the sacrificial layer 104a is not exposed in the patterning of the conductive layer 103a, an opening may be formed at a predetermined position. Then, the space 105 can be formed by etching away the sacrificial layer 104a as in the above embodiment mode. A capacitor is formed by the lower electrode 110 and the conductive layer 103a through the space 105, and functions as a measurement element. In addition, the measurement element can be controlled using a semiconductor element formed over the same substrate.

このようにして測定素子と、当該測定素子を制御する半導体素子とを同一表面上に、同一工程を利用して作製することができる。そして一体形成することにより、作製コストを削減することができる。また従来のように電気回路を別途形成し、微小構造体と電気的に接続する構成と比べ、量産性を向上させることができる。また、測定素子と、当該測定素子を制御する半導体素子の接続領域が不要となり半導体装置の小型化を図ることができる。 In this manner, the measurement element and the semiconductor element that controls the measurement element can be manufactured on the same surface using the same process. By forming them integrally, manufacturing cost can be reduced. Further, mass productivity can be improved as compared with a structure in which an electric circuit is separately formed and electrically connected to a microstructure as in the conventional case. In addition, the connection region between the measurement element and the semiconductor element that controls the measurement element is not necessary, and the semiconductor device can be downsized.

本実施の形態は測定素子と、これを制御する半導体素子とを有する半導体装置の作製工程について説明したものであり、測定素子の形態は上記実施の形態１乃至４のいずれとも自由に組み合わせることができる。 This embodiment mode describes a manufacturing process of a semiconductor device including a measurement element and a semiconductor element that controls the measurement element. The form of the measurement element can be freely combined with any of Embodiment Modes 1 to 4 described above. it can.

（実施の形態６）
本実施の形態では、上記実施の形態と異なる構造を有する測定素子と、それを制御する半導体素子について説明する。 (Embodiment 6)
In this embodiment, a measurement element having a structure different from that of the above embodiment and a semiconductor element that controls the measurement element will be described.

図６に示すように、第１の領域において、下部電極１１０が選択的に設けられている。すなわち第２の領域には、下部電極が設けられていない。このように、半導体素子は下部電極を有さない構造とすることもできる。 As shown in FIG. 6, the lower electrode 110 is selectively provided in the first region. That is, the lower electrode is not provided in the second region. As described above, the semiconductor element may have a structure having no lower electrode.

その他半導体素子の構成は、半導体層上方にゲート電極が設けられたトップゲート構造以外に、下方にゲート電極が設けられたボトムゲート構造を適用することも可能である。ボトムゲート構造を用いる場合、第１の領域の下部電極と、第２の領域に設けられる下方ゲート電極とを同一工程で作製することができる。その後の工程は、上記実施の形態を参照することができる。 In addition to the top gate structure in which the gate electrode is provided above the semiconductor layer, the bottom gate structure in which the gate electrode is provided below can be applied to the configuration of the semiconductor element. When the bottom gate structure is used, the lower electrode in the first region and the lower gate electrode provided in the second region can be manufactured in the same process. For the subsequent steps, the above embodiment can be referred to.

このように本発明は、半導体素子の構造には限定されるものではなく、測定素子と、半導体素子とを同一表面上に一体形成することができればよい。 As described above, the present invention is not limited to the structure of the semiconductor element, and it is sufficient that the measurement element and the semiconductor element can be integrally formed on the same surface.

また絶縁表面上に形成された測定素子及び半導体素子を別の基板に転置してもよい。例えば、ガラス基板を用いて形成した測定素子及び半導体素子をプラスチップ基板へ転置してもよい。この場合、剥離層上に測定素子及び半導体素子を形成し、剥離層を物理的又は化学的に除去してガラス基板を剥離し、測定素子及び半導体素子をプラスチップ基板上に固定すればよい。その結果、非常に軽量で薄型な装置を形成することができる。 Further, the measurement element and the semiconductor element formed on the insulating surface may be transferred to another substrate. For example, a measurement element and a semiconductor element formed using a glass substrate may be transferred to a plus chip substrate. In this case, the measurement element and the semiconductor element may be formed on the peeling layer, the peeling layer may be physically or chemically removed to peel the glass substrate, and the measurement element and the semiconductor element may be fixed on the plus chip substrate. As a result, a very light and thin device can be formed.

（実施の形態７）
本実施の形態では、上記微小構造体を用いた有機トランジスタの構成について説明する。特に本実施の形態では、半導体層よりもゲート電極が下方に設けられたボトムゲート型であって、ソース電極及びドレイン電極が半導体層よりも上方に設けられたトップコンタクト型の有機トランジスタについて説明する。 (Embodiment 7)
In this embodiment mode, a structure of an organic transistor using the above microstructure is described. In particular, in this embodiment, a top contact organic transistor in which a gate electrode is provided below a semiconductor layer and a source electrode and a drain electrode are provided above the semiconductor layer will be described. .

図７には、ボトムゲート型の有機トランジスタの斜視図を示す。また図８（Ａ）には有機トランジスタの上面図と、図８（Ｂ）にはＯ−Ｐにおける断面図、及び図８（Ｃ）にはＱ−Ｒにおける断面図を示す。有機トランジスタは、絶縁表面上に、ゲート電極として機能する下部電極２１０と、下部電極２１０上に設けられた枠の形状を有し、サイドウォール構造を有する第１の層２０２と、第１の層２０２の内に設けられた有機半導体層２１５と、下部電極２１０に重なり、有機半導体層２１５上に設けられたソース電極及びドレイン電極として機能する第２の層２１３とを有する。第２の層２１３は、ソース電極及びドレイン電極として機能するため、下部電極上方で分けられている。第１の層２０２は、犠牲層を除去することにより空間が形成され、枠の形状を有することができる。空間の形成から、有機半導体層２１５の形成までの間、第２の層２１３がその状態を維持するため、補強材を形成しておいてもよい。補強材は、第２の層２１３の下方又は上方に設けることができ、シリコン酸化物やシリコン窒化物等を有するように形成するとよい。シリコン酸化物やシリコン窒化物等は、導電性材料よりも強度が高いからである。 FIG. 7 is a perspective view of a bottom gate type organic transistor. 8A shows a top view of the organic transistor, FIG. 8B shows a cross-sectional view taken along OP, and FIG. 8C shows a cross-sectional view taken along QR. The organic transistor has a lower electrode 210 functioning as a gate electrode on an insulating surface, a first layer 202 having a side wall structure having a frame shape provided on the lower electrode 210, and a first layer 202 includes an organic semiconductor layer 215 provided in 202, and a second layer 213 that overlaps with the lower electrode 210 and functions as a source electrode and a drain electrode provided on the organic semiconductor layer 215. Since the second layer 213 functions as a source electrode and a drain electrode, the second layer 213 is separated above the lower electrode. The first layer 202 has a frame shape by forming a space by removing the sacrificial layer. In order to maintain the state of the second layer 213 from the formation of the space to the formation of the organic semiconductor layer 215, a reinforcing material may be formed. The reinforcing material can be provided below or above the second layer 213 and is preferably formed so as to have silicon oxide, silicon nitride, or the like. This is because silicon oxide, silicon nitride, and the like have higher strength than the conductive material.

有機半導体層２１５には、有機分子結晶や有機高分子化合物を用いればよい。具体的な有機分子結晶は、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えば、アントラセン、テトラセン、ペンタセン、ヘキサチオフェン（６Ｔ）、テトラシアノキノジメタン（ＴＣＮＱ）、ペリレンテトラカルボキシリックジアンハイドライド（ペリレンテトラカルボン酸二無水化物、ＰＴＣＤＡ）、ナフタレンテトラカルボキシリックジアンハイドライド（ナフタレンテトラカルボン酸二無水化物、ＮＴＣＤＡ）等を用いることができる。また具体的な有機高分子化合物は、π共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリエチレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体、又はポリパラフェニレンビニレン誘導体を用いることができる。これらの有機半導体材料には、ｎ型、又はｐ型の極性を示すものがある。 An organic molecular crystal or an organic polymer compound may be used for the organic semiconductor layer 215. Specific organic molecular crystals include polycyclic aromatic compounds, conjugated double bond compounds, phthalocyanines, charge transfer complexes, and the like. For example, anthracene, tetracene, pentacene, hexathiophene (6T), tetracyanoquinodimethane (TCNQ), perylenetetracarboxylic dianhydride (perylenetetracarboxylic dianhydride, PTCDA), naphthalenetetracarboxylic dianhydride (naphthalenetetra) Carboxylic dianhydride, NTCDA) and the like can be used. Specific examples of the organic polymer compound include π-conjugated polymers, carbon nanotubes, polyvinyl pyridine, and phthalocyanine metal complexes. In particular, polyacetylene, polyaniline, polypyrrole, polyethylene, polythiophene derivatives, poly (3-alkylthiophene), polyparaphenylene derivatives, or polyparaphenylene vinylene derivatives, which are π-conjugated polymers whose skeleton is composed of conjugated double bonds, are used. be able to. Some of these organic semiconductor materials exhibit n-type or p-type polarity.

このような有機半導体層は、真空蒸着法、スピンコーティング法、スプレイ法、液滴吐出法（代表的にはインクジェット法）、ゾルゲル法、スクリーン法、キャスト法、又は引き上げ法を用いて作製することができる。真空蒸着法や気相成膜法等の乾式成膜法を用いると、有機半導体層を形成する領域のみ疎水性となる処理を行うと好ましい。一方、スピンコーティング法、スプレイ法、液滴吐出法（代表的にはインクジェット法）、ゾルゲル法、スクリーン法、キャスト法、又は引き上げ法のような湿式成膜法を用いる場合は、有機半導体層を形成する領域以外が疎水性となる処理を行うと好ましい。このようにして、枠の形状を有する第１の層２０２内のみに有機半導体層２１５を形成することができる。 Such an organic semiconductor layer is manufactured using a vacuum deposition method, a spin coating method, a spray method, a droplet discharge method (typically an ink jet method), a sol-gel method, a screen method, a casting method, or a pulling method. Can do. When a dry film formation method such as a vacuum evaporation method or a vapor phase film formation method is used, it is preferable to perform a treatment for making only the region where the organic semiconductor layer is formed hydrophobic. On the other hand, when using a wet film formation method such as a spin coating method, a spray method, a droplet discharge method (typically an ink jet method), a sol-gel method, a screen method, a cast method, or a pulling method, the organic semiconductor layer is formed. It is preferable to perform a treatment in which the region other than the region to be formed becomes hydrophobic. In this manner, the organic semiconductor layer 215 can be formed only in the first layer 202 having a frame shape.

湿式成膜法を用いて形成された有機半導体層２１５は、所定の温度及び時間をかけて乾燥させる。そして有機半導体層２１５が乾燥するときの毛管現象を用いて、有機半導体層２１５と、ソース電極及びドレイン電極として機能する第２の層２１２との接触をとることができる。言い換えると、有機半導体層２１５が乾燥する前、有機半導体層２１５と、ソース電極及びドレイン電極として機能する第２の層２１２とは接触していなくともよい。 The organic semiconductor layer 215 formed using a wet film formation method is dried over a predetermined temperature and time. Then, by using a capillary phenomenon when the organic semiconductor layer 215 is dried, the organic semiconductor layer 215 can be brought into contact with the second layer 212 functioning as a source electrode and a drain electrode. In other words, before the organic semiconductor layer 215 is dried, the organic semiconductor layer 215 may not be in contact with the second layer 212 functioning as a source electrode and a drain electrode.

このように形成される有機半導体層２１５は、結晶化のための加熱処理を要しない。従って、プラスチップ基板等の耐熱性の低い基板であっても、有機トランジスタを形成することができる。 The organic semiconductor layer 215 formed in this manner does not require heat treatment for crystallization. Therefore, an organic transistor can be formed even with a substrate having low heat resistance such as a plus chip substrate.

このような有機半導体層２１５は、枠の形状を有する第１の層２０２内に設けられるため、パターニングすることを要しない。そのため、パターニング加工しづらい材料（例えば、エッチング加工が困難であるＺｎＯや熱に弱い有機材料）を流し込んで焼成するための型として用いることができるため、本発明は好適である。 Such an organic semiconductor layer 215 is provided in the first layer 202 having a frame shape, and thus does not require patterning. Therefore, the present invention is suitable because it can be used as a mold for pouring and baking a material that is difficult to pattern (for example, ZnO that is difficult to etch or an organic material that is weak against heat).

なおトップコンタクト型の有機トランジスタを用いて説明したが、ソース電極及びドレイン電極が半導体層よりも下方にあるボトムコンタクト型の有機トランジスタであってもよい。この場合、ゲート電極として機能する下部電極２１０を形成し、下部電極２１０を覆うようにゲート絶縁層として機能する絶縁層を形成し、ソース電極及びドレイン電極として機能する電極を形成し、これらの上方に犠牲層及びサイドウォール構造を有し、枠の形状となる第１の層２０２を形成する。そして、犠牲層を除去後、枠の内に有機半導体層を設ける。このように、本発明の特徴である枠の形状となる第１の層は、ボトムコンタクト型の有機トランジスタにも適用することができる。 In addition, although it demonstrated using the top contact type organic transistor, the bottom contact type organic transistor in which a source electrode and a drain electrode are below a semiconductor layer may be sufficient. In this case, a lower electrode 210 that functions as a gate electrode is formed, an insulating layer that functions as a gate insulating layer is formed so as to cover the lower electrode 210, and an electrode that functions as a source electrode and a drain electrode is formed. A first layer 202 having a sacrificial layer and a sidewall structure and having a frame shape is formed. Then, after removing the sacrificial layer, an organic semiconductor layer is provided in the frame. As described above, the first layer having a frame shape which is a feature of the present invention can also be applied to a bottom contact type organic transistor.

本実施の形態は半導体素子の形態について説明したものであり、測定素子の形態は上記実施の形態１乃至４のいずれとも自由に組み合わせることができ、上記実施の形態５及び６の作製工程を参照して、半導体素子と測定素子とを同一基板に形成することができる。 This embodiment mode describes the form of a semiconductor element. The form of a measurement element can be freely combined with any of Embodiment Modes 1 to 4, and the manufacturing steps of Embodiment Modes 5 and 6 are referred to. Thus, the semiconductor element and the measurement element can be formed on the same substrate.

（実施の形態８）
本実施の形態では、上記実施の形態と異なり、トップゲート型の有機トランジスタの構成について説明する。 (Embodiment 8)
In this embodiment mode, a structure of a top-gate organic transistor is described unlike the above embodiment mode.

図９には、トップゲート型の有機トランジスタの斜視図を示す。また図１０（Ａ）には有機トランジスタの上面図と、図１０（Ｂ）にはＯ−Ｐにおける断面図、及び図１０（Ｃ）にはＱ−Ｒにおける断面図を示す。有機トランジスタは、ソース電極及びドレイン電極として機能する下部電極３１０と、下部電極３１０上に設けられた枠の形状を有し、サイドウォール構造を有する第１の層３０２と、第１の層３０２の内に設けられた有機半導体層３１５と、下部電極３１０に重なり、有機半導体層３１５上に設けられたゲート絶縁層として機能する絶縁層３１２、絶縁層３１２上に設けられたゲート電極として機能する第２の層３１３とを有する。ソース電極及びドレイン電極として機能する下部電極３１０は、有機半導体層３１５の下方にて分けられている。第１の層３０２は、犠牲層を除去することにより空間が形成され、枠の形状を有することができる。空間の形成から、有機半導体層３１５の形成までの間、第２の層３１３がその状態を維持するため、補強材を形成しておいてもよい。補強材は、第２の層３１３の下方又は上方に設けることができ、シリコン酸化物やシリコン窒化物等を有するように形成するとよい。シリコン酸化物やシリコン窒化物等は、導電性材料よりも強度が高いからである。 FIG. 9 is a perspective view of a top gate type organic transistor. 10A shows a top view of the organic transistor, FIG. 10B shows a cross-sectional view taken along OP, and FIG. 10C shows a cross-sectional view taken along QR. The organic transistor includes a lower electrode 310 functioning as a source electrode and a drain electrode, a frame shape provided on the lower electrode 310, a first layer 302 having a sidewall structure, and a first layer 302 An organic semiconductor layer 315 provided therein and a lower electrode 310, an insulating layer 312 functioning as a gate insulating layer provided on the organic semiconductor layer 315, and a first electrode functioning as a gate electrode provided on the insulating layer 312. 2 layers 313. The lower electrode 310 that functions as a source electrode and a drain electrode is divided below the organic semiconductor layer 315. The first layer 302 can have a frame shape by forming a space by removing the sacrificial layer. In order to maintain the state of the second layer 313 from the formation of the space to the formation of the organic semiconductor layer 315, a reinforcing material may be formed. The reinforcing material can be provided below or above the second layer 313 and is preferably formed so as to include silicon oxide, silicon nitride, or the like. This is because silicon oxide, silicon nitride, and the like have higher strength than the conductive material.

また有機半導体層３１５の材料や作製方法は、上記実施の形態を参照することができる。 For the material and the manufacturing method of the organic semiconductor layer 315, the above embodiment mode can be referred to.

湿式成膜法を用いて形成された有機半導体層３１５は、所定の温度及び時間をかけて乾燥させる。そして有機半導体層３１５が乾燥するときの毛管現象を用いて、有機半導体層３１５と、ゲート電極として機能する第２の層３１３との接触をとることができる。言い換えると、有機半導体層３１５が乾燥する前、有機半導体層３１５と、ゲート電極として機能する第２の層３１３とは接触していなくともよい。 The organic semiconductor layer 315 formed using a wet film formation method is dried over a predetermined temperature and time. Then, contact between the organic semiconductor layer 315 and the second layer 313 functioning as a gate electrode can be achieved by using a capillary phenomenon when the organic semiconductor layer 315 is dried. In other words, before the organic semiconductor layer 315 is dried, the organic semiconductor layer 315 may not be in contact with the second layer 313 functioning as a gate electrode.

このように形成される有機半導体層３１５は、結晶化のための加熱処理を要しない。従って、プラスチップ基板等の耐熱性の低い基板であっても、有機トランジスタを形成することができる。 The organic semiconductor layer 315 thus formed does not require heat treatment for crystallization. Therefore, an organic transistor can be formed even with a substrate having low heat resistance such as a plus chip substrate.

このような有機半導体層３１５は、枠の形状を有する第１の層３０２内に設けられるため、パターニングすることを要しない。そのため、パターニング加工しづらい材料（例えば、エッチング加工が困難であるＺｎＯや熱に弱い有機材料）を流し込んで焼成するための型として用いることができるため、本発明は好適である。 Such an organic semiconductor layer 315 is provided in the first layer 302 having a frame shape, and thus does not require patterning. Therefore, the present invention is suitable because it can be used as a mold for pouring and baking a material that is difficult to pattern (for example, ZnO that is difficult to etch or an organic material that is weak against heat).

（実施の形態９）
本実施の形態では、上記実施の形態で示した有機トランジスタを用いた電子機器について説明する。 (Embodiment 9)
In this embodiment, electronic devices using the organic transistors described in the above embodiments will be described.

図１１に示すように、上記有機トランジスタは、フレキシブルな電子ペーパー、携帯電話機、テレビ受像機等の電子機器に実装される表示部のスイッチング素子として用いることができる。また、ＩＤカードのような個人情報を管理する機能を有するカードに実装してもよい。 As shown in FIG. 11, the organic transistor can be used as a switching element of a display portion mounted on an electronic device such as flexible electronic paper, a mobile phone, and a television receiver. Moreover, you may mount in the card | curd which has a function which manages personal information like an ID card.

図１１（Ａ）は、本発明を適用して作製された電子ペーパーであり、本体７１０は表示部７１１、受信装置７１２、駆動回路７１３、フィルム状バッテリー７１４等によって構成されている。 FIG. 11A illustrates an electronic paper manufactured by applying the present invention. A main body 710 includes a display portion 711, a receiving device 712, a driver circuit 713, a film battery 714, and the like.

表示部７１１には本発明の有機トランジスタがスイッチング素子として設けられている。表示方式は液晶表示方式であっても、自発光素子を有するＥＬ表示方式であっても、マイクロカプセル型電気泳動方式であってもよい。表示部７１１は画素ごとに有機トランジスタを有し、当該有機トランジスタは上記実施の形態で示した枠の形状を有する第１の層を有する。このように枠の形状を有する第１の層内の空間により、透光性を高めることができる。このような透光性の高いスイッチング素子を表示部に設けることによって、開口率の高い電子ペーパーを提供することができる。また、受信装置７１２やスイッチング素子を駆動するための駆動回路７１３は、当該有機トランジスタと同一基板上に形成され、又は実装されている。本発明の有機トランジスタは、プラスチック基板などフレキシブルな基板に作製できるため電子ペーパーに適用することは非常に効果的である。そして、本発明の有機トランジスタにより開口率の高い電子ペーパーを作製することができる。 The display portion 711 is provided with the organic transistor of the present invention as a switching element. The display method may be a liquid crystal display method, an EL display method having a self-luminous element, or a microcapsule electrophoresis method. The display portion 711 includes an organic transistor for each pixel, and the organic transistor includes a first layer having the frame shape described in the above embodiment mode. Thus, translucency can be improved by the space in the 1st layer which has the shape of a frame. By providing such a light-transmitting switching element in the display portion, electronic paper with a high aperture ratio can be provided. A driving circuit 713 for driving the receiving device 712 and the switching element is formed on or mounted on the same substrate as the organic transistor. Since the organic transistor of the present invention can be manufactured on a flexible substrate such as a plastic substrate, it is very effective to apply it to electronic paper. And an electronic paper with a high aperture ratio can be produced by the organic transistor of the present invention.

図１１（Ｂ）は、本発明を適用して作製したカードであり、支持体７２０、表示部７２１、支持体７２０内に組み込まれた集積回路チップ７２２等によって構成されている。なお、表示部７２１に設けられた素子を駆動するための集積回路７２３、７２４についても支持体７２０内に組み込まれている。 FIG. 11B illustrates a card manufactured by applying the present invention, which includes a support 720, a display portion 721, an integrated circuit chip 722 incorporated in the support 720, and the like. Note that integrated circuits 723 and 724 for driving elements provided in the display portion 721 are also incorporated in the support body 720.

表示部７２１には本発明の有機トランジスタがスイッチング素子として設けられている。表示方式は液晶表示方式であっても、自発光素子を有するＥＬ表示方式であってもよい。表示部７２１は画素ごとに有機トランジスタを有し、当該有機トランジスタは上記実施の形態で示した枠の形状を有する第１の層を有する。このように枠の形状を有する第１の層内の空間により、透光性を高めることができる。このような透光性の高いスイッチング素子を表示部に設けることによって、開口率の高い表示部を有するカードを提供することができる。また、表示部７２１を駆動するための集積回路７２３、７２４は当該有機トランジスタと同一基板上に形成され、または実装されている。本発明の有機トランジスタは、プラスチック基板などフレキシブルな基板に作製できるためカードの表示部に適用することは非常に効果的である。そして、本発明の有機トランジスタにより開口率の高い表示部を有するカードを作製することができる。このような表示部７２１において、集積回路チップ７２２において入出力された情報を表示することができ、使用者はどのような情報が入出力されたかを確認することができる。 The display portion 721 is provided with the organic transistor of the present invention as a switching element. The display method may be a liquid crystal display method or an EL display method having a self-luminous element. The display portion 721 includes an organic transistor for each pixel, and the organic transistor includes a first layer having the frame shape described in the above embodiment mode. Thus, translucency can be improved by the space in the 1st layer which has the shape of a frame. By providing such a highly light-transmitting switching element in the display portion, a card having a display portion with a high aperture ratio can be provided. Further, the integrated circuits 723 and 724 for driving the display portion 721 are formed on or mounted on the same substrate as the organic transistor. Since the organic transistor of the present invention can be manufactured on a flexible substrate such as a plastic substrate, it is very effective to be applied to a display portion of a card. And the card | curd which has a display part with a high aperture ratio can be produced with the organic transistor of this invention. In such a display unit 721, information input / output in the integrated circuit chip 722 can be displayed, and the user can check what information is input / output.

図１１（Ｃ）は、本発明を適用して作製したテレビ受像機であり、表示部７３０、筐体７３１、スピーカー７３２などによって構成されている。 FIG. 11C illustrates a television set manufactured by applying the present invention, which includes a display portion 730, a housing 731, a speaker 732, and the like.

表示部７３０には本発明の有機トランジスタがスイッチング素子として設けられている。表示方式は液晶表示方式であっても、自発光素子を有するＥＬ表示方式であってもよい。表示部７３０は画素ごとに有機トランジスタを有し、当該有機トランジスタは上記実施の形態で示した枠の形状を有する第１の層を有する。このように枠の形状を有する第１の層内の空間により、透光性を高めることができる。このような透光性の高いスイッチング素子を表示部に設けることによって、開口率の高いテレビ受像機を提供することができる。また、表示部７３０を駆動するための集積回路は当該有機トランジスタと同一基板上に形成され、または実装されている。本発明の有機トランジスタは、プラスチック基板などフレキシブルな基板に作製できるためカードの表示部に適用することは非常に効果的である。そして、本発明の有機トランジスタにより開口率の高いテレビ受像機を作製することができる。 In the display portion 730, the organic transistor of the present invention is provided as a switching element. The display method may be a liquid crystal display method or an EL display method having a self-luminous element. The display portion 730 includes an organic transistor for each pixel, and the organic transistor includes a first layer having the frame shape described in the above embodiment mode. Thus, translucency can be improved by the space in the 1st layer which has the shape of a frame. By providing such a high light-transmitting switching element in the display portion, a television receiver with a high aperture ratio can be provided. An integrated circuit for driving the display portion 730 is formed on or mounted on the same substrate as the organic transistor. Since the organic transistor of the present invention can be manufactured on a flexible substrate such as a plastic substrate, it is very effective to be applied to a display portion of a card. A television receiver with a high aperture ratio can be manufactured using the organic transistor of the present invention.

図１１（Ｄ）は携帯電話機の図であり、本体７４０には表示部７４１と、音声出力部７４３、音声入力部７４４、操作スイッチ７４５、７４６、アンテナ７４７等によって構成されている。 FIG. 11D is a diagram of a cellular phone. The main body 740 includes a display portion 741, an audio output portion 743, an audio input portion 744, operation switches 745 and 746, an antenna 747, and the like.

表示部７４１には本発明の有機トランジスタがスイッチング素子として設けられている。表示方式は液晶表示方式であっても、自発光素子を有するＥＬ表示方式であってもよい。表示部７４１は画素ごとに有機トランジスタを有し、当該有機トランジスタは上記実施の形態で示した枠の形状を有する第１の層を有する。このように枠の形状を有する第１の層内の空間により、透光性を高めることができる。このような透光性の高いスイッチング素子を表示部に設けることによって、開口率の高い表示部を有する携帯電話機を提供することができる。また、表示部７４１を駆動するための集積回路は当該有機トランジスタと同一基板上に形成され、または実装されている。本発明の有機トランジスタは、プラスチック基板などフレキシブルな基板に作製できるためカードの表示部に適用することは非常に効果的である。そして、本発明の有機トランジスタにより開口率の高い表示部を有する携帯電話機を作製することができる。 The display portion 741 is provided with the organic transistor of the present invention as a switching element. The display method may be a liquid crystal display method or an EL display method having a self-luminous element. The display portion 741 includes an organic transistor for each pixel, and the organic transistor includes a first layer having the frame shape described in the above embodiment mode. Thus, translucency can be improved by the space in the 1st layer which has the shape of a frame. By providing such a highly light-transmitting switching element in the display portion, a mobile phone having a display portion with a high aperture ratio can be provided. An integrated circuit for driving the display portion 741 is formed on or mounted on the same substrate as the organic transistor. Since the organic transistor of the present invention can be manufactured on a flexible substrate such as a plastic substrate, it is very effective to be applied to a display portion of a card. A mobile phone having a display portion with a high aperture ratio can be manufactured using the organic transistor of the present invention.

また本発明を適用した有機トランジスタを電子機器に設ける場合を説明したが、本発明の構造を有する測定素子を電子機器に設けてもよい。 Moreover, although the case where the organic transistor to which the present invention is applied is provided in the electronic device has been described, the measuring element having the structure of the present invention may be provided in the electronic device.

以上のように、本発明の適用範囲は極めて広く、あらゆる分野の表示装置に用いることが可能である。 As described above, the application range of the present invention is extremely wide and can be used for display devices in various fields.

本実施例では、本発明のサイドウォール構造を有する構造体のＳＥＭ（走査型電子顕微鏡）写真について説明する。 In this example, an SEM (scanning electron microscope) photograph of a structure having a sidewall structure of the present invention will be described.

犠牲層にタングステンを用い、矩形状にパターニングした。犠牲層のパターニングには、ドライエッチングを用い、圧力１３．５Ｐａ（１３．５／１３３Ｔｏｒｒ）、上部電極（ＩＣＰ電極に相当）へ印加する電圧を５００Ｗ、下部電極（バイアス電極に相当）へ印加する電圧を１０Ｗ、エッチング剤Ｃｌ_２、ＣＦ_４、Ｏ_２、それぞれの流量を５０．４ｓｃｃｍ、５０．４ｓｃｃｍ、２０．４ｓｃｃｍとし、犠牲層が無くなるエンドポイントの時間から３０％のオーバーエッチングを施した。このとき第１の膜厚は１０００ｎｍとした。 The sacrificial layer was patterned into a rectangular shape using tungsten. For patterning the sacrificial layer, dry etching is used, a pressure of 13.5 Pa (13.5 / 133 Torr), a voltage applied to the upper electrode (corresponding to the ICP electrode) is applied to 500 W, and a lower electrode (corresponding to the bias electrode) is applied. The voltage was 10 W, the etching agents Cl ₂ , CF ₄ , and O ₂ , and the respective flow rates were 50.4 sccm, 50.4 sccm, and 20.4 sccm, and 30% overetching was performed from the time of the end point at which the sacrificial layer disappeared. At this time, the first film thickness was 1000 nm.

その後、除去された犠牲層上に第１の層を積層し、第１の層を犠牲層の側面のみに残るように、つまりサイドウォール形状となるようにパターニングした。このとき第２の膜厚は９００ｎｍとした。第１の層のパターニングには、ドライエッチングを用い、第１のステップでは、圧力５．５Ｐａ（５．５／１３３Ｔｏｒｒ）、上部電極（ＩＣＰ電極に相当）へ印加する電圧を４７５Ｗ、下部電極（バイアス電極に相当）へ印加する電圧を３００Ｗ、エッチング剤ＣＨＦ_３及びＨｅとしそれぞれの流量を５０ｓｃｃｍ、１５０ｓｃｃｍとし３秒間エッチングした。第２のステップでは、圧力５．５Ｐａ（５．５／１３３Ｔｏｒｒ）、上部電極（ＩＣＰ電極に相当）へ印加する電圧を４７５Ｗ、下部電極（バイアス電極に相当）へ印加する電圧を３００Ｗ、エッチング剤ＣＨＦ_３及びＨｅ、それぞれの流量を７．５ｓｃｃｍ、１４２．５ｓｃｃｍとし、６０秒間エッチングした。第３のステップでは、圧力５．５Ｐａ（５．５／１３３Ｔｏｒｒ）、上部電極（ＩＣＰ電極に相当）へ印加する電圧を５０Ｗ、下部電極（バイアス電極に相当）へ印加する電圧を４５０Ｗ、エッチング剤ＣＨＦ_３及びＨｅ、それぞれの流量を４８ｓｃｃｍ、１５２ｓｃｃｍとし、３６０秒間エッチングした。 Thereafter, the first layer was laminated on the removed sacrificial layer, and was patterned so as to remain only on the side surface of the sacrificial layer, that is, in a sidewall shape. At this time, the second film thickness was set to 900 nm. The first layer is patterned by dry etching. In the first step, the pressure is 5.5 Pa (5.5 / 133 Torr), the voltage applied to the upper electrode (corresponding to the ICP electrode) is 475 W, the lower electrode ( Etching was performed for 3 seconds with a voltage applied to a bias electrode of 300 W and etching agents CHF ₃ and He at respective flow rates of 50 sccm and 150 sccm. In the second step, the pressure is 5.5 Pa (5.5 / 133 Torr), the voltage applied to the upper electrode (corresponding to the ICP electrode) is 475 W, the voltage applied to the lower electrode (corresponding to the bias electrode) is 300 W, the etching agent CHF ₃ and He were etched at a flow rate of 7.5 sccm and 142.5 sccm for 60 seconds. In the third step, the pressure is 5.5 Pa (5.5 / 133 Torr), the voltage applied to the upper electrode (corresponding to the ICP electrode) is 50 W, the voltage applied to the lower electrode (corresponding to the bias electrode) is 450 W, the etching agent CHF ₃ and He were flowed at 48 sccm and 152 sccm, respectively, and etched for 360 seconds.

そして、第２の層に酸化シリコンを用い、犠牲層及びサイドウォール状に設けられた第１の層の上方に形成した。第２の層を細長い矩形状にパターニングした。すなわち、第２の層を犠牲層及びサイドウォール状に設けられた第１の層の上方にわたるように、言い換えると、第２の層を、犠牲層及びサイドウォール状に設けられた第１の層の一辺から、当該一辺に対向する他辺にわたるように設けた。 Then, silicon oxide was used for the second layer and formed above the sacrificial layer and the first layer provided in a sidewall shape. The second layer was patterned into an elongated rectangular shape. That is, the second layer extends over the sacrificial layer and the first layer provided in a sidewall shape, in other words, the second layer is provided in the sacrificial layer and the sidewall shape. From one side to the other side opposite to the one side.

次いで、犠牲層を除去するためにエッチング処理を施した。エッチング処理には、ウェットエッチングを用い、エッチング剤にはアンモニア（２８％）：過酸化水素水（３１％）：水が２：５：２の割合で混在する混合物を用いた。 Next, an etching process was performed to remove the sacrificial layer. Wet etching was used for the etching treatment, and a mixture containing ammonia (28%): hydrogen peroxide (31%): water in a ratio of 2: 5: 2 was used as the etching agent.

その結果の構造を図１２に示し、図１３にはその拡大図を示す。Ｗでなる犠牲層のみ除去され、枠の内に設けられた空間が形成された。また第１の層はサイドウォール状のままであった。さらに第２の層はエッチングされることなく、細長い矩形状を有し、第１の層上方にわたって設けられていた。このような第２の層は空間により可動できる、例えば空間上の第２の層が上下に動くことができる。 The resulting structure is shown in FIG. 12, and an enlarged view thereof is shown in FIG. Only the sacrificial layer made of W was removed, and a space provided in the frame was formed. The first layer remained in a sidewall shape. Further, the second layer was not etched and had an elongated rectangular shape and was provided over the first layer. Such a second layer can move in space, for example, the second layer in space can move up and down.

本発明の微小構造体を示した図であるIt is the figure which showed the microstructure of this invention 本発明の微小構造体の作製工程を示した図であるIt is a figure showing the manufacturing process of the microstructure of the present invention 本発明の測定素子を示した図であるIt is the figure which showed the measuring element of this invention 本発明の半導体装置の作製工程を示した図であるIt is a figure showing a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を示した図であるIt is a figure showing a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置を示した断面図であるIt is sectional drawing which showed the semiconductor device of this invention 本発明の有機トランジスタを示した図であるIt is the figure which showed the organic transistor of this invention 本発明の有機トランジスタを示した図であるIt is the figure which showed the organic transistor of this invention 本発明の有機トランジスタを示した図であるIt is the figure which showed the organic transistor of this invention 本発明の有機トランジスタを示した図であるIt is the figure which showed the organic transistor of this invention 本発明の電子機器を示した図であるIt is the figure which showed the electronic device of this invention 本発明の微小構造体を示したＳＥＭ写真であるIt is the SEM photograph which showed the microstructure of the present invention. 本発明の微小構造体を示したＳＥＭ写真であるIt is the SEM photograph which showed the microstructure of the present invention. 本発明の測定素子を示した図であるIt is the figure which showed the measuring element of this invention

Claims

絶縁基板と、
前記絶縁基板の表面上に形成され、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層と、
前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋され、且つ、前記絶縁基板の表面に向って動くことができる第２の層と、
を有することを特徴とする微小構造体。 An insulating substrate;
A first layer formed of a sidewall structure frame formed on a surface of the insulating substrate and having a cross-section narrowing toward a tip and a lower side being thicker than the tip;
A second layer along the outside of the sidewall structure , cross-linked to a part above the frame, and movable toward the surface of the insulating substrate;
A microstructure characterized by comprising:

請求項１において、
前記第１の層は絶縁層からなり、前記第２の層は導電層からなることを特徴とする微小構造体。 In claim 1,
The microstructure is characterized in that the first layer is made of an insulating layer, and the second layer is made of a conductive layer.

絶縁基板と、
前記絶縁基板の表面上に形成され、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層、及び前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋され、且つ、前記絶縁基板の表面に向って動くことができる第２の層を有する微小構造体と、
前記絶縁基板の表面上に形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォール構造の絶縁層とを有する半導体素子と、
を有し、
前記微小構造体が有するサイドウォール構造の枠と、前記半導体素子が有するサイドウォール構造の絶縁層とは、前記絶縁基板上の同じ絶縁層をパターニングすることで形成されたことを特徴とするマイクロマシン。 An insulating substrate;
A first layer formed of a sidewall structure frame formed on the surface of the insulating substrate, with a cross section narrowing toward the tip and a lower side being thicker than the tip , and along the outside of the sidewall structure A microstructure having a second layer bridged to a portion above the frame and capable of moving toward the surface of the insulating substrate;
A semiconductor element having a gate electrode formed on a surface of the insulating substrate, and an insulating layer having a sidewall structure formed on a side surface of the gate electrode ;
I have a,
A micromachine according to claim 1, wherein the sidewall structure frame of the microstructure and the sidewall structure insulating layer of the semiconductor element are formed by patterning the same insulating layer on the insulating substrate .

絶縁基板と、
前記絶縁基板の表面上に形成され、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層、及び前記第１の層の外側まで延在するように、前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋され、且つ、前記絶縁基板の表面に向って動くことができる第２の層を有する微小構造体と、
前記絶縁基板の表面上に形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォール構造の絶縁層とを有する半導体素子と、
を有し、
前記微小構造体が有するサイドウォール構造の枠と、前記半導体素子が有するサイドウォール構造の絶縁層とは、前記絶縁基板上の同じ絶縁層をパターニングすることで形成されたことを特徴とするマイクロマシン。 An insulating substrate;
A first layer formed of a sidewall structure frame formed on the surface of the insulating substrate and having a cross-section narrowing toward the tip and a lower side being thicker than the tip , and extends to the outside of the first layer. A microstructure having a second layer along the outside of the sidewall structure and bridged to a part above the frame and movable toward the surface of the insulating substrate, ,
A semiconductor element having a gate electrode formed on a surface of the insulating substrate, and an insulating layer having a sidewall structure formed on a side surface of the gate electrode ;
I have a,
A micromachine according to claim 1, wherein the sidewall structure frame of the microstructure and the sidewall structure insulating layer of the semiconductor element are formed by patterning the same insulating layer on the insulating substrate .

請求項３または請求項４において、
前記第１の層の下方に設けられた導電層を有することを特徴とするマイクロマシン。 In claim 3 or claim 4,
A micromachine comprising a conductive layer provided below the first layer.

請求項３乃至請求項５のいずれか一において、
前記第１の層は絶縁層からなり、前記第２の層は導電層からなることを特徴とするマイクロマシン。 In any one of Claims 3 thru | or 5,
The micromachine according to claim 1, wherein the first layer is made of an insulating layer, and the second layer is made of a conductive layer.

絶縁基板の表面上に犠牲層を形成し、
前記犠牲層の側面に、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層を形成し、
前記犠牲層及び前記第１の層の上に前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋される第２の層を形成し、
前記第２の層が前記絶縁基板の表面に向って動くことができるように、前記犠牲層をエッチングすることを特徴とする微小構造体の作製方法。 Forming a sacrificial layer on the surface of the insulating substrate;
On the side surface of the sacrificial layer, forming a first layer composed of a frame of a sidewall structure in which a cross section becomes narrower toward the tip and a lower side is thicker than the tip,
A second layer is formed on the sacrificial layer and the first layer along the outside of the sidewall structure and cross-linked to a part above the frame ,
A method for manufacturing a microstructure, wherein the sacrificial layer is etched so that the second layer can move toward the surface of the insulating substrate.

絶縁基板の表面上に犠牲層を形成し、
前記犠牲層の側面に、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層を形成し、
前記第１の層の外側まで延在するように、前記犠牲層及び前記第１の層上に前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋される第２の層を形成し、
前記第２の層が前記絶縁基板の表面に向って動くことができるように、前記犠牲層をエッチングすることを特徴とする微小構造体の作製方法。 Forming a sacrificial layer on the surface of the insulating substrate;
On the side surface of the sacrificial layer, forming a first layer composed of a frame of a sidewall structure in which a cross section becomes narrower toward the tip and a lower side is thicker than the tip,
A second layer that extends along the outside of the sidewall structure on the sacrificial layer and the first layer and extends to a part above the frame so as to extend to the outside of the first layer. Form the
A method for manufacturing a microstructure, wherein the sacrificial layer is etched so that the second layer can move toward the surface of the insulating substrate.

絶縁基板の表面上の第１の領域に半導体層を形成し、
前記第１の領域の前記半導体層上にゲート電極を、第２の領域に犠牲層を形成し、
前記犠牲層の側面に、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層、及び前記ゲート電極の側面にサイドウォール構造の絶縁層を形成し、
前記犠牲層及び前記第１の層上に前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋される第２の層、及び前記半導体層が有する不純物領域に電気的に接続された電極を形成し、
前記第２の層が前記絶縁基板の表面に向かって動くことができるように、前記犠牲層をエッチングして微小構造体を形成することを特徴とするマイクロマシンの作製方法。 Forming a semiconductor layer in a first region on the surface of the insulating substrate ;
Forming a gate electrode on the semiconductor layer in the first region and a sacrificial layer in the second region ;
A side wall of the sacrificial layer, a first layer comprising a sidewall structure frame with a cross section narrowing toward the tip and a lower side thicker than the tip, and an insulating layer having a sidewall structure on the side surface of the gate electrode Form the
A second layer that extends along the outside of the sidewall structure on the sacrificial layer and the first layer and is bridged to a part above the frame , and is electrically connected to an impurity region of the semiconductor layer and electrodes were formed,
A method of manufacturing a micromachine, wherein the microstructure is formed by etching the sacrificial layer so that the second layer can move toward the surface of the insulating substrate.

絶縁基板の表面上の第１の領域に半導体層を形成し、
前記第１の領域の前記半導体層上にゲート電極を、第２の領域に犠牲層を形成し、
前記犠牲層の側面に、断面が先端に向かって細くなり、下側が前記先端より太くなっているサイドウォール構造の枠からなる第１の層、及び前記ゲート電極の側面にサイドウォール構造の絶縁層を形成し、
前記第１の層の外側まで延在するように、前記犠牲層及び前記第１の層上に前記サイドウォール構造の外側に沿うとともに、前記枠の上方の一部に架橋される第２の層、及び前記半導体層が有する不純物領域に電気的に接続された電極を形成し、
前記第２の層が前記絶縁基板の表面に向かって動くことができるように、前記犠牲層をエッチングして微小構造体を形成することを特徴とするマイクロマシンの作製方法。 Forming a semiconductor layer in a first region on the surface of the insulating substrate ;
Forming a gate electrode on the semiconductor layer in the first region and a sacrificial layer in the second region ;
A side wall of the sacrificial layer, a first layer comprising a sidewall structure frame with a cross section narrowing toward the tip and a lower side thicker than the tip, and an insulating layer having a sidewall structure on the side surface of the gate electrode Form the
The so as to extend to the outside of the first layer, along with along the outer side of the sidewall structure on the sacrificial layer and the first layer, the second layer is crosslinked to a part of the upper of the frame And an electrode electrically connected to the impurity region of the semiconductor layer ,
A method of manufacturing a micromachine, wherein the microstructure is formed by etching the sacrificial layer so that the second layer can move toward the surface of the insulating substrate.