JP4580657B2 - 半導体装置およびその製造方法 - Google Patents
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Description
前記第1の酸化膜をパターンニングし、前記第1の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングする工程と、全面に第1の窒化膜を成膜し、異方性エッチングにより前記第1の窒化膜をエッチングして第1のゲート側壁を形成する工程と、前記第1の酸化膜のパターンおよび第1のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、前記シリコン基板の表面に選択的にソース/ドレイン領域の浅い拡散層を形成する工程と、全面に第2の酸化膜および第2の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第2の窒化膜および第2の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、選択エピタキシャル成長法により前記ソース/ドレイン領域上にシリコンを成長させてレイズド・ソース/ドレイン領域を形成する工程と、イオン注入法により前記シリコン基板の表面に前記ソース/ドレイン領域の深い拡散層を形成する工程と、前記ゲート電極上の前記第1の酸化膜を除去した後に、前記ゲート電極上および前記ソース/ドレイン領域上にシリサイド層を形成する工程と、前記ソース/ドレイン領域にコンタクトする配線を形成する工程とを具備することを特徴とする。
図1乃至図8は、本発明の第1の実施形態に係るレイズド・ソース/ドレイン構造を有するMOSFETの製造工程を示す断面図である。
図9乃至図10は、本発明の第2の実施形態に係るレイズド・ソース/ドレイン構造を有するMOSFETの製造工程を示す断面図である。
図11乃至図12は、本発明の第3の実施形態に係るレイズド・ソース/ドレイン構造を有するMOSFETの製造工程を示す断面図である。
Claims (8)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の上部側面には前記ゲート電極側から前記ゲート電極上部側面に接して前記ゲート電極の上面より上方へ延長する第1の窒化膜、酸化膜および第2の窒化膜の順に配置された三層構造を有し、前記ゲート電極の下部側面には前記ゲート電極側から前記ゲート電極に接する前記酸化膜および第2の窒化膜の順に配置された二層構造を有するゲート側壁絶縁膜と、
前記半導体基板の表面に選択的に形成された不純物領域およびその表面から成長された不純物領域からなるレイズド・ソース/ドレイン領域
とを具備する絶縁ゲート型トランジスタが形成されたことを特徴とする半導体装置。 - 前記レイズド・ソース/ドレイン領域は、表面にシリサイド層を有することを特徴とする請求項1記載の半導体装置。
- 前記ゲート電極は、ポリシリコン・ゲルマニウム層、ポリシリコン層およびシリサイド層からなる積層構造を有することを特徴とする請求項1または2記載の半導体装置。
- 前記ゲート電極は、前記下部の幅が前記上部の幅よりも細い形状を有することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記レイズド・ソース/ドレイン領域は、不純物濃度が薄い領域と不純物濃度が濃い領域とからなるLDD構造を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第1の酸化膜を順次堆積する工程と、
前記第1の酸化膜をパターンニングし、前記第1の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングする工程と、
全面に第1の窒化膜を成膜し、異方性エッチングにより前記第1の窒化膜をエッチングして第1のゲート側壁を形成する工程と、
前記第1の酸化膜のパターンおよび第1のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
前記シリコン基板の表面に選択的にソース/ドレイン領域の浅い拡散層を形成する工程と、
全面に第2の酸化膜および第2の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第2の窒化膜および第2の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
選択エピタキシャル成長法により前記ソース/ドレイン領域上にシリコンを成長させてレイズド・ソース/ドレイン領域を形成する工程と、
イオン注入法により前記シリコン基板の表面に前記ソース/ドレイン領域の深い拡散層を形成する工程と、
前記ゲート電極上の前記第1の酸化膜を除去した後に、前記ゲート電極上および前記ソース/ドレイン領域上にシリサイド層を形成する工程と、
前記ソース/ドレイン領域にコンタクトする配線を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第1の酸化膜を順次堆積する工程と、
前記第1の酸化膜をパターンニングし、前記第1の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層を深さ方向の途中までエッチングする工程と、
全面に第1の窒化膜を成膜し、異方性エッチングにより前記第1の窒化膜をエッチングして第1のゲート側壁を形成する工程と、
前記第1の酸化膜のパターンおよび第1のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン層および前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
前記シリコン基板の表面に選択的にソース/ドレイン領域の浅い拡散層を形成する工程と、
全面に第2の酸化膜および第2の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第2の窒化膜および第2の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁および二重側壁が存在し、前記幅の太い形状を有する前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
選択エピタキシャル成長法により前記ソース/ドレイン領域上にシリコンを成長させてレイズド・ソース/ドレイン領域を形成する工程と、
イオン注入法により前記シリコン基板の表面に前記ソース/ドレイン領域の深い拡散層を形成する工程と、
前記ゲート電極上の前記第1の酸化膜を除去した後に、前記ゲート電極上および前記ソース/ドレイン領域上にシリサイド層を形成する工程と、
前記ソース/ドレイン領域にコンタクトする配線を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート酸化膜を介してポリシリコン・ゲルマニウム層、ポリシリコン層および第1の酸化膜を順次堆積する工程と、
前記第1の酸化膜をパターンニングし、前記第1の酸化膜のパターンをハードマスクとして異方性エッチングにより前記ポリシリコン層をエッチングするとともに前記ポリシリコン・ゲルマニウム層を深さ方向の途中までエッチングする工程と、
全面に第1の窒化膜を成膜し、異方性エッチングにより前記第1の窒化膜をエッチングして第1のゲート側壁を形成する工程と、
前記第1の酸化膜のパターンおよび第1のゲート側壁をマスクとして選択エッチングを行って、前記ポリシリコン・ゲルマニウム層をエッチングすることにより、ポリシリコン・ゲルマニウム層の一部が上層のポリシリコン層よりも細い形状を有するゲート電極を形成する工程と、
前記シリコン基板の表面に選択的にソース/ドレイン領域の浅い拡散層を形成する工程と、
全面に第2の酸化膜および第2の窒化膜を順次堆積した後、リソグラフィ法および異方性エッチングを用いて前記第2の窒化膜および第2の酸化膜をパターンニングすることにより、幅の太い形状を有する前記ゲート電極上部の側面には三重側壁が存在し、前記ゲート電極上部と同じ幅の形状を有する前記ゲート電極下部の側面には三重側壁および前記ゲート電極上部より細い幅を有する前記ゲート電極下部の側面には二重側壁が存在するゲート電極側壁を形成する工程と、
選択エピタキシャル成長法により前記ソース/ドレイン領域上にシリコンを成長させてレイズド・ソース/ドレイン領域を形成する工程と、
イオン注入法により前記シリコン基板の表面に前記ソース/ドレイン領域の深い拡散層を形成する工程と、
前記ゲート電極上の前記第1の酸化膜を除去した後に、前記ゲート電極上および前記ソース/ドレイン領域上にシリサイド層を形成する工程と、
前記ソース/ドレイン領域にコンタクトする配線を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
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