JP4578060B2

JP4578060B2 - Fluorescent display tube drive circuit

Info

Publication number: JP4578060B2
Application number: JP2003086464A
Authority: JP
Inventors: 啓之新井; 修治茂木; 毅木村; 哲也徳永
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2010-11-10
Anticipated expiration: 2023-03-26
Also published as: JP2004294727A

Description

【０００１】
【発明の属する技術分野】
本発明は、フィラメントのパルス駆動方式を用いた蛍光表示管駆動回路に関する。
【０００２】
【従来の技術】
蛍光表示管（Vacuum fluorescent Display、以下、ＶＦＤと称す）は、真空容器の中で、フィラメントと呼ばれる直熱形カソードに電圧を印加してフィラメントを発熱させることにより熱電子を放出させ、その熱電子をグリッドにて加速させてアノード（セグメント）上の蛍光体に衝突発光させることにより所望のパターンを表示する自発光型の表示デバイスのことである。ＶＦＤは、視認性、多色化、低動作電圧、信頼性（耐環境性）などの面において優れた特徴を有しており、自動車用、家電用、民生用など様々な用途・分野において利用されている。
【０００３】
また、ＶＦＤについては、フィラメントに電圧を印加する方式の一つとして、パルス駆動方式が提案されている。パルス駆動方式とは、フィラメントの通常の定格電圧と比べてかなり高い直流電圧をチョッピングしたパルス電圧（以下、フィラメントパルス電圧と称す）をフィラメントに印加する方式のことであり、輝度傾斜の小さな発光状態が得られるなどの特徴を有する。
【０００４】
図８は従来のパルス駆動方式を説明する図である。同図に示すように従来のパルス駆動方式では、外部発振器３０、又はフィラメント１１を駆動する素子を内蔵若しくは外部に接続したマイコンなどの外部コントローラ４０において、一定のデューティー比を有するフィラメントパルス電圧を、基準クロック信号（外部発振器３０の場合は発振クロック、外部コントローラ４０の場合はシステムクロック）に基づいて設定し、フィラメント１１に対して印加し続けることになる。
なお、上述した外部発振器３０や外部コントローラ４０などの、従来のパルス駆動方式を用いたＶＦＤ駆動回路としては、例えば、以下に示す特許文献１に開示された技術がある。
【０００５】
【特許文献１】
特開２００２−１０８２６３号公報
【０００６】
【発明が解決しようとする課題】
ところで、フィラメントパルス電圧は、従来のＶＦＤ駆動回路にて、一定のデューティー比にてフィラメントに印加されるように設定されつつも、フィラメントを駆動する素子のバラツキや温度特性、さらにはフィラメント電源電圧の変動などによって、デューティー比の変動を招くことになる。また、その変動によって、フィラメントパルス電圧の実効値が、その定格値に対して規定される許容範囲内（例えば、定格値±１０％程度）から外れてしまい、ＶＦＤ表示における輝度品位の低下や、フィラメントを劣化させて寿命を短くするといった問題が生じていた。
【０００７】
そこで、近年、ＶＦＤ駆動回路に対して更なる信頼性向上の要求が高まってきており、上述した問題に対処するために、フィラメントパルス電圧のデューティー比を、適宜なタイミングにて、きめ細かく調整する（分解能を向上させる）仕組みを備えることが要請されている。なお、従来のＶＦＤ駆動回路では、フィラメントパルス電圧を設定するための基準クロック信号の周波数を高く設定することによって、フィラメントパルス電圧のデューティー比調整に関する分解能を向上することができる。
【０００８】
しかしながら、従来のＶＦＤ駆動回路では、フィラメントパルス電圧のデューティー比調整に関する分解能を向上させるために、基準クロック信号の周波数をあまりにも高く設定すると、消費電力が大きくなるとともに、ラジオ等の装置に妨害を与えるノイズを発生する等の問題が生じることになる。その一方で、基準クロック信号の周波数を低く設定する（周期を長くする）と、フィラメントパルス電圧の周波数も同様に低くなる。そのために、フィラメントパルス電圧の周波数が可聴帯域内（一般的に２０ＫＨｚ以下となる）に入ってしまい、フィラメントより音ノイズを発生させるという問題が生じることになる。
本発明は、以上のような経緯に基づいてなされたものであり、パルス駆動方式の蛍光表示管駆動回路の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅を設定するためのパルス幅データと、前記パルス駆動信号のパルス周期を設定するためのパルス周期データを外部から受け、前記パルス幅データと前記パルス周期データを設定可能とするフィラメントパルス制御手段を備え、前記フィラメントパルス制御手段は、前記パルス幅データと基準クロック信号に基づくカウント値とを比較する第１の比較手段と、前記パルス周期データと基準クロック信号に基づくカウント値とを比較する第２の比較手段と、基準クロック信号を所定分周して前記カウント値を生成するとともに、前記第２の比較手段における比較結果が一致した場合に、前記カウント値がリセットされるカウンタ手段と、前記第１の比較手段における比較結果が一致した場合に、前記パルス駆動信号を前記フィラメントが駆動されない一方のレベルとし、前記第２の比較手段における比較結果が一致した場合に、前記パルス駆動信号を前記フィラメントが駆動される他方のレベルとするパルス駆動信号生成手段と、を含むことである。
【００１０】
本発明に係る蛍光表示管駆動回路は、上記のような特徴を有することによって、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、蛍光表示管の輝度品位の低下やフィラメントの劣化などを抑制できるので、蛍光表示管駆動回路の信頼性を向上させることができる。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【００１１】
【発明の実施の形態】
＝＝＝開示の概要＝＝＝
以下の開示により、少なくとも次のことが明らかにされる。
蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、外部から受信するデータに基づき、前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定可能とするフィラメントパルス制御手段を備えることを特徴とする蛍光表示管駆動回路。
【００１２】
このように、本発明に係る蛍光表示管駆動回路では、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、外部から受信するデータに基づき、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、蛍光表示管の輝度品位の低下やフィラメントの劣化などを抑制できるので、蛍光表示管駆動回路の信頼性を向上させることができる。なお、本発明の他の好ましい態様を以下に記載する。
【００１３】
本発明の第２の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データを有し、前記フィラメントパルス制御手段は、前記受信したパルス幅データに対応したパルス幅を有する前記パルス駆動信号を生成する。
なお、上述したパルス幅データとは、例えば、後述の４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）である。また、パルス駆動信号のデューティー比調整、特にパルス幅データの設定が所望の分解能を達成するように、上述したシリアルデータＷｎのビット数を適切な値に設定することが可能である。すなわち、本発明に係る蛍光表示管駆動回路は、外部から受信する上述したパルス幅データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅をきめ細かく設定することが可能である。
【００１４】
本発明の第３の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス周期を設定するためのパルス周期データを有し、前記フィラメントパルス制御手段は、前記受信したパルス周期データに対応したパルス周期を有する前記パルス駆動信号を生成する。
なお、上述したパルス周期データとは、例えば、後述の７ビットのシリアルデータＣｎ（Ｃ０〜Ｃ６）である。また、パルス駆動信号のデューティー比調整、特にパルス周期データの設定が所望の分解能を達成するように、上述したシリアルデータＣｎのビット数を適切な値に設定することが可能である。すなわち、本発明に係る蛍光表示管駆動回路において、外部から受信する上述したパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス周期をきめ細かく設定することが可能である。
【００１５】
また、好ましくは、本発明に係る蛍光表示管駆動回路において、外部から受信する上述したパルス幅データ及びパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅及びパルス周期をきめ細かく設定することが可能である。なお、このような本発明に係る蛍光表示管駆動回路の態様としては、以下の第４及び第５の態様となる。
【００１６】
本発明の第４の態様について、前記外部から受信するデータは、前記パルス駆動信号のパルス幅を設定するためのパルス幅データと、前記パルス駆動信号のパルス周期を設定するためのパルス周期データと、を有し、前記フィラメントパルス制御手段は、前記受信したパルス幅データに対応したパルス幅の期間、前記パルス駆動信号を一方のレベルとし、前記受信したパルス周期データに対応したパルス周期のうち、前記パルス幅以外の期間、前記パルス駆動信号を他方のレベルとすることにより、前記パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定する。
【００１７】
本発明の第５の態様について、前記フィラメントパルス制御手段は、前記パルス幅データと基準クロック信号に基づくカウント値とを比較する第１の比較手段と、前記パルス周期データと基準クロック信号に基づくカウント値とを比較する第２の比較手段と、基準クロック信号を所定分周して前記カウント値を生成するとともに、前記第１の比較手段又は前記第２の比較手段における比較結果が一致した場合に、前記カウント値がリセットされるカウンタ手段と、前記第１の比較手段における比較結果が一致した場合に、前記パルス駆動信号を一方のレベルとし、前記第２の比較手段における比較結果が一致した場合に、前記パルス駆動信号を他方のレベルとする手段と、を有する。
【００１８】
本発明の第６の態様について、前記蛍光表示管駆動回路は、半導体集積回路であり、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とする。
なお、上述したスイッチング素子とは、例えば、Ｐｃｈ−ＭＯＳ型ＦＥＴやＮｃｈ−ＭＯＳ型ＦＥＴであり、本発明に係る蛍光表示管駆動回路は、このようなスイッチング素子を外部に接続可能とするインタフェース（後述のＦＰＣＯＮ端子）を備えるようにしてもよい。
【００１９】
本発明の第７の態様について、前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有する。
【００２０】
このように、本発明では、本発明に係る蛍光表示管駆動回路を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、上述したスイッチング素子を備えるようにしてもよい。好ましくは、前記蛍光表示管駆動回路は、半導体集積回路であり、前記スイッチング素子を外部に接続可能としてもよいし（本発明の第８の態様）、前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路としてもよい（本発明の第９の態様）。
【００２１】
＝＝＝実施例＝＝＝
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【００２２】
＜システム構成＞
図１は、本発明に係る一実施形態であるパルス駆動方式のＶＦＤ駆動回路２０を含めたシステムの概略構成図である。以下では、同図に示すように、グリッド電極１２及びセグメント電極１３の駆動をダイナミック駆動方式とし、グリッド電極１２を駆動するためのグリッド駆動信号のデューティーサイクル（パルス幅／繰り返し周期）が"１／２"であり（すなわち、グリッド（桁数）が２桁）、"９０"セグメント出力に対応したＶＦＤ駆動回路２０に関して、本発明を実施した場合について説明する。なお、本発明に係るＶＦＤ駆動回路２０は、上述したグリッド数（２桁）及びセグメント数（９０セグメント）に限定されるものではなく、また、グリッド電極１２及びセグメント電極１３の駆動を、ダイナミック駆動方式又はスタティック駆動方式の少なくともいずれかを組み合わせた駆動方式としてもよい。例えば、スタティック駆動方式を採用した場合には、セグメント数分のセグメント電極１３と、一つのグリッド電極１２にて全ての桁表示を行う。この場合、一つのグリッド電極１２には、一定の電圧（グリッド電圧）が印加される。
【００２３】
なお、上述したダイナミック駆動方式及びスタティック駆動方式の概要としては、例えば、産業図書発行の「ディスプレイ技術シリーズ蛍光表示管」１５４頁〜１５８頁に記載されている。
【００２４】
まず、ＶＦＤ駆動回路２０の周辺回路に関して、ＶＦＤ１０、外部発振器３０、外部コントローラ４０、スイッチング素子５０を順に説明する。
ＶＦＤ１０は、フィラメント１１、グリッド電極１２、セグメント（アノード）１３によって構成される。フィラメント１１は、ＶＦＤ駆動回路２０からスイッチング素子５０を介して、パルス駆動方式に基づきフィラメントパルス電圧が供給されることによって加熱され、熱電子を放出する。グリッド電極１２は、桁選択用の電極として作用し、フィラメント１１から放出された熱電子を加速もしくは遮断する。セグメント電極１３は、セグメント選択用の電極として作用する。なお、セグメント電極１３の表面上には、表示すべきパターンの形状にて蛍光体が塗布されており、グリッド１２にて加速された熱電子を、その蛍光体に衝突発光させることによって、所望のパターンが表示される。
【００２５】
また、ＶＦＤ１０では、グリッド１２電極からは各桁ごとに独立して別々にリード線が引き出される一方、セグメント電極１３からは各桁ごとに対応するセグメントどうしを共通に内部接続してリード線が引き出される。これらのグリッド電極１２及びセグメント電極１３から引き出されたリード線は、それぞれＶＦＤ駆動回路２０の対応する出力端子（グリッド出力端子はＧ１〜Ｇ２、セグメント出力端子はＳ１〜Ｓ４５）と接続される。
【００２６】
外部発振器３０は、抵抗Ｒや容量素子Ｃなどによって構成されるＲＣ発振手段であり、ＶＦＤ駆動回路２０の発振器用端子（ＯＳＣＩ端子、ＯＳＣＯ端子）と接続されることにより、ＲＣ発振回路を構成する。なお、外部発振器３０は、固有の発振周波数を有する水晶振動子やセラミック振動子などとし、自走発振手段としての水晶又はセラミック発振回路を構成するようにしてもよい。また、外部発振器３０は、他走発振用のクロック信号をＶＦＤ駆動回路２０に供給する他走発振手段としてもよい。
【００２７】
外部コントローラ４０は、ＶＦＤ駆動素子を含まないマイコンなどであり、シリアルデータ転送用のデータバスを介してＶＦＤ駆動回路２０と接続されており、所定のデータ転送フォーマットにて、ＶＦＤ１０を駆動するために必要な信号をＶＦＤ駆動回路２０に送信する。なお、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送としては、上述したシリアルデータ転送に限らず、パラレルデータ転送としてもよい。
【００２８】
スイッチング素子５０は、ＰｃｈのＭＯＳ型ＦＥＴであり、そのゲート端子が、後述するパルス駆動信号を出力するＶＦＤ駆動回路２０のＦＰＣＯＮ端子と接続されている。なお、スイッチング素子５０としては、例えば、ＮｃｈのＭＯＳ型ＦＥＴによる構成としてもよいし、ＮｃｈのＭＯＳ型ＦＥＴとＰｃｈのＭＯＳ型ＦＥＴを組み合わせた構成としてもよい。また、スイッチング素子５０は、ＶＦＤ駆動回路２０のＦＰＣＯＮ端子から供給されるパルス駆動信号に応じてオン／オフ（スイッチング）動作することによって、フィラメント電源電圧ＶＦＬから、ＶＦＤ１０のフィラメント１１に印加するフィラメントパルス電圧を生成する。
【００２９】
なお、図１に示されているＶＦＤ駆動回路２０の入力端子としてのＦＰＲ端子は、スイッチング素子５０の入出力特性に応じて、ＦＰＣＯＮ端子から出力されるパルス駆動信号の極性を設定するものであり、例えば、図１に示すように、スイッチング素子５０にＰｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子に電源電圧ＶＤＤ（"Ｈ"固定）を接続する。また、スイッチング素子５０にＮｃｈ−ＭＯＳ型ＦＥＴを採用した場合には、ＦＰＲ端子を接地（"Ｌ"固定）する。
【００３０】
図２は、外部コントローラ４０とＶＦＤ駆動回路２０との間のデータ転送フォーマットについてのタイミングチャートである。同図に示すように、データ転送フォーマットとしては、グリッド電極Ｇ１に関するシーケンス（以下、Ｇ１シーケンスと称す）と、グリッド電極Ｇ２に関するシーケンス（以下、Ｇ２シーケンスと称す）と、を有する。なお、データ転送フォーマットとしては、前述したフォーマットに限定されるものではなく、例えば、Ｇ１シーケンス及びＧ２シーケンスを一回のシーケンスにて実行してもよい。
【００３１】
以下、Ｇ１シーケンス及びＧ２シーケンスについて概略的に説明する。
まず、Ｇ１シーケンスにおいて、外部コントローラ４０は、同期クロック信号ＣＬと併せてＶＦＤ駆動回路２０に付与されたバスアドレス（８ビット）をＶＦＤ駆動回路２０に送信する。ＶＦＤ駆動回路２０は、受信したバスアドレスが自身に付与されたバスアドレスか否かを識別する。そして、自身のバスアドレスであると識別すると、外部コントローラ４０から受信したバスアドレスに付帯して送信される制御命令（後述のコントロールデータなど）を、自身への制御命令として受け付ける。このように、バスアドレスとは、個々のＩＣに付与された固有のアドレスのことであり、外部コントローラ４０と複数のＩＣが同一のバスライン上に接続された実施形態において、外部コントローラ４０が、同一のバスライン上の複数のＩＣを制御するために用いられる。
【００３２】
つぎに、外部コントローラ４０は、チップイネーブル信号ＣＥをアサート（Ｈレベルとする）してＶＦＤ駆動回路２０をイネーブル（選択）状態とし、引き続いて、グリッド電極Ｇ１に関する４５ビットの表示データ（Ｄ１〜Ｄ４５）、ＶＦＤ駆動回路２０の各制御に用いられる１６ビットのコントロールデータ等を送信する。なお、１６ビットのコントロールデータは、輝度調整を行うためのディマー調整データ（ＤＭ０〜ＤＭ９）、グリッド識別子ＤＤ（例えば、グリッド電極Ｇ１の場合は"１"、グリッド電極Ｇ２の場合は"０"とする）等を有する。この後、外部コントローラ４０は、チップイネーブル信号ＣＥをネゲート（Ｌレベルとする）し、ＶＦＤ駆動回路２０をディゼーブル（非選択）状態にするとともに、同期クロック信号ＣＬの送信を停止し、Ｇ１シーケンスを完結する。
【００３３】
一方、Ｇ２シーケンスでは、上述したＧ１シーケンスと同様な手順にて、グリッド電極Ｇ２に関する４５ビットの表示データ（Ｄ４６〜Ｄ９０）が送信される。なお、Ｇ２シーケンスにおいて、ＶＦＤ駆動回路２０に送信されるコントロールデータとしては、後述する７ビットのパルス周期データＣｎ（Ｃ０〜Ｃ６）及び４ビットのパルス幅データＷｎ（Ｗ０〜Ｗ３）などを有する。
【００３４】
＜ＶＦＤ駆動回路＞
図３は、本発明に係るパルス駆動方式のＶＦＤ駆動回路２０のブロック図である。
ＶＦＤ駆動回路２０は、インタフェース部２０１、発振回路２０２、分周回路２０３、タイミング発生器２０４、シフトレジスタ２０５、コントロールレジスタ２０６、ラッチ回路２０７、マルチプレクサ２０８、セグメントドライバ２０９、グリッドドライバ２１０、ディマー制御手段２１１、フィラメントパルス制御手段２１２と、を有する。
【００３５】
インタフェース部２０１は、外部コントローラ４０との間において、図２に示したようなデータの送受信を行うインタフェース手段である。
発振回路２０２は、外部発振器３０が発振器用端子と接続されることによって、ＶＦＤ駆動回路２０に関する基準クロック信号を生成する。この基準クロック信号は、分周回路２０３によって所定の分周数に分周され、タイミング発生器２０４に供給される。なお、基準クロック信号（発振クロック）の周波数は、フィラメント１１にて音ノイズが発生しないように可聴帯域以上にするとともに、ＶＦＤ駆動回路２０の消費電力やラジオノイズなどの影響を鑑みて、所定の上限周波数以下となるように設定する。
【００３６】
タイミング発生器２０４は、分周回路２０３から供給された信号に基づいて、グリッド電極１２を駆動するための信号（以下、グリッド駆動信号と称す）のタイミング等を決定する信号（以下、基準信号Ａ）や、フィラメントパルス制御手段２１２において、後述するパルス駆動信号のタイミング等を決定する信号（以下、基準信号Ｂ）などを出力する。
【００３７】
シフトレジスタ２０５は、上述したＧ１又はＧ２シーケンスごとにインタフェース部２０１にて受信した、４５ビットの表示データ、１６ビットのコントロールデータ（ディマー調整データ、パルス幅データ、パルス周期データ、グリッド識別子ＤＤなどを含む）をパラレルデータに変換し、コントロールレジスタ２０６、ラッチ回路２０７、フィラメントパルス制御手段２１２などに供給する。
【００３８】
コントロールレジスタ２０６は、シフトレジスタ２０５から供給される３２ビット（１６ビット×２）のコントロールデータを格納する。なお、コントロールレジスタ２０６に格納されたコントロールデータについて、それに含まれるディマー調整データは、ディマー制御手段２１１に供給される。
ラッチ回路２０７は、シフトレジスタ２０５から供給された、グリッド電極Ｇ１に関しての４５ビットの表示データ及びグリッド電極Ｇ２に関しての４５ビットの表示データを保持する（すなわち、９０ビットの表示データを保持することになる）。
【００３９】
マルチプレクサ２０８は、グリッド電極Ｇ１〜Ｇ２それぞれを駆動するタイミングにて、ラッチ回路２０７にて保持されている９０ビットの表示データから、駆動する方のグリッド電極１２に関する４５ビットの表示データを選択し、セグメントドライバ２０９に供給する。
セグメントドライバ２０９は、マルチプレクサ２０８にて選択・供給された４５ビットの表示データに基づいて、セグメント電極Ｓ１〜Ｓ４５を駆動するための信号（以下、セグメント駆動信号と称す）を形成し、セグメント電極Ｓ１〜Ｓ４５に出力する。
グリッドドライバ２１０は、タイミング発生器２０４から供給される基準信号Ａに基づいて、グリッド駆動信号を形成し、グリッド電極Ｇ１〜Ｇ２に出力する。
【００４０】
ディマー制御手段２１１は、コントロールレジスタ２０６から供給される輝度調整用のディマー調整データに基づき、上述したセグメント駆動信号やグリッド駆動信号のデューティー比を調整する。
フィラメントパルス制御手段２１２は、タイミング発生器２０４から供給される基準信号Ｂに基づいて、フィラメント１１をパルス駆動するためのパルス駆動信号を形成し、ＦＰＣＯＮ端子を介してスイッチング素子５０に出力する。また、フィラメントパルス制御手段２１２は、ＦＰＲ端子から供給される信号に基づいて、パルス駆動信号の極性を設定する。例えば、ＦＰＲ端子を"Ｌ"固定とした場合、パルス駆動信号は、図４に示すような波形となる。
【００４１】
なお、本発明に係るＶＦＤ駆動回路２０では、フィラメントパルス制御手段２１２において、外部コントローラ４０から受信するパルス幅データ及びパルス周期データに基づいて、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を設定することができる。以下、本発明に係るフィラメントパルス制御手段２１２の一実施形態について説明する。
【００４２】
＜フィラメントパルス制御手段＞
まず、本発明に係るＶＦＤ駆動回路２０において、外部コントローラ４０から受信するパルス幅データ、パルス周期データの一実施形態を、それぞれ図５、図６を用いて説明する。
【００４３】
＝＝＝パルス幅データ＝＝＝
図５は、本発明に係るパルス幅データの設定に関する対照表である。
同図に示すように、外部コントローラ４０から送信するパルス幅データは、例えば、Ｗ０をＬＳＢ（Least Significant Bit）とする４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）となる。外部コントローラ４０は、この４ビットのシリアルデータＷｎ（Ｗ０〜Ｗ３）をパルス幅データとして、上述したＧ２シーケンスにて送信する１６ビットのコントロールデータに含めて、ＶＦＤ駆動回路２０に送信する。
【００４４】
一方、パルス幅データ（Ｗ０〜Ｗ３）は、パルス駆動信号のパルス幅の設定値と対応づけされており、ＶＦＤ駆動回路２０にてパルス幅の設定値にデコード化されることになる。なお、パルス幅の設定値は、例えば、ＶＦＤ駆動回路２０の発振回路２０２において生成される基準クロック信号の周期（１／fosc（基準クロック信号の周波数））を基準とした値としてもよい。この場合、パルス駆動信号のパルス幅は、"パルス幅の設定値／fosc"によって算定された値となる。
【００４５】
なお、同図によると、一設計手段として、パルス幅データ（Ｗ０〜Ｗ３）が"００００"となる場合にパルス幅の設定を禁止しているが、例えば、パルス幅データ（Ｗ０〜Ｗ３）が"００００"から、パルス幅の設定値を割り当てるようにしてもよい。
また、パルス幅データとしてのシリアルデータＷｎのビット数は、上述した４ビットに限らず、パルス駆動信号のパルス幅設定が所望の分解能となるように適切な値に設定されることになる。
【００４６】
このようにして、本発明に係るＶＦＤ駆動回路では、外部から受信するパルス幅データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス幅をきめ細かく設定することが可能となる。
【００４７】
＝＝＝パルス周期データ＝＝＝
図６は、本発明に係るパルス周期データに関する対照表である。
同図に示すように、外部コントローラ４０からパルス周期データとして送信するデータとしては、例えば、Ｃ０をＬＳＢとする７ビットのシリアルデータ（Ｃ０〜Ｃ６）となる。なお、外部コントローラ４０は、この７ビットのシリアルデータ（Ｃ０〜Ｃ６）をパルス周期データとして、上述したＧ２シーケンスにて送信する１６ビットのコントロールデータに含めて、ＶＦＤ駆動回路２０に送信する。
【００４８】
一方、パルス周期データ（Ｃ０〜Ｃ６）は、パルス駆動信号のパルス周期の設定値と対応づけさせており、ＶＦＤ駆動回路２０にてパルス周期の設定値にデコード化されることになる。なお、パルス周期の設定値は、ＶＦＤ駆動回路２０の発振回路２０２において生成される基準クロック信号の周期（１／fosc（基準クロック信号の周波数））を基準とした値としてもよい。この場合、パルス駆動信号のパルス周期は、"パルス周期の設定値／fosc"によって算定された値となる。
【００４９】
なお、同図によると、一設計手段として、バイナリデータ（Ｃ０〜Ｃ６）が"００００"及び"１１１１"となる場合にパルス周期の設定を禁止するようにしているが、例えば、バイナリデータ（Ｃ０〜Ｃ６）が"００００"から、パルス周期の設定値を割り当てるようにしてもよい。
また、パルス周期データとしてのシリアルデータＣｎのビット数は、上述した７ビットに限らず、パルス駆動信号のパルス周期設定が、所望の分解能を達成するように適切な値に設定されることになる。
【００５０】
このようにして、本発明に係るＶＦＤ駆動回路では、外部から受信するパルス周期データに基づき、適宜なタイミングにて、パルス駆動信号（すなわち、フィラメントパルス電圧）のパルス周期をきめ細かく設定することが可能となる。
【００５１】
＝＝＝回路構成＝＝＝
図７は、本発明に係る一実施形態としてのフィラメントパルス制御手段２１２の回路構成図である。なお、図７に示すフィラメントパルス制御手段２１２は、図５に示したパルス幅の設定と、図６に示したパルス周期の設定を実現するための一回路構成である。
【００５２】
フィラメントパルス制御手段２１２は、図７に示すように、第１の比較手段７１と、第２の比較手段７２と、カウンタ手段７３と、パルス駆動信号生成手段７７と、を有する。
【００５３】
第１の比較手段７１は、外部コントローラ４０から受信するパルス幅データ（Ｗ０〜Ｗ３）と、カウンタ手段７３の出力としての基準クロック信号に基づくカウント値（１Ｔ〜４Ｔ）と、を比較する手段であり、例えば、４つのＥｘ（Exclusive）ＮＯＲ素子と、１つのＡＮＤ素子によって構成される。すなわち、第１の比較手段７１は、それぞれのＥｘ−ＮＯＲ素子において、パルス幅データ（Ｗ０〜Ｗ３）とカウント値（１Ｔ〜４Ｔ）との間の対応するビット比較の結果が一致となる場合には、ＡＮＤ素子から"１"を出力する。また、いずれかのＥｘ−ＮＯＲ素子にて、ビット比較の結果が不一致となる場合には、ＡＮＤ素子の出力は"０"となる。
【００５４】
なお、図７によると、第１の比較手段７１は、上述した構成以外に、１つの３入力（負論理）ＡＮＤ素子を有する。このＡＮＤ素子は、回路規模を抑えるためにカウンタ手段７３を第２の比較手段７２と共用させた結果、カウント値（５Ｔ〜７Ｔ）に関する比較動作を無効とするためのものである。また、第１の比較手段７１は、上述した構成に限定されるものではなく、パルス幅データ（Ｗ０〜Ｗ３）とカウント値（１Ｔ〜４Ｔ）とを比較し、その結果を出力する（例えば、一致した場合に"１"を出力）ゲート回路でさえあればよく、また、パルス幅データのビット値に応じて、そのゲート回路の構成素子の個数等が変更されることになる。
【００５５】
第２の比較手段７２は、外部コントローラ４０から受信するパルス周期データ（Ｃ０〜Ｃ６）と、後述のカウンタ手段７３の出力としての基準クロック信号に基づくカウント値（１Ｔ〜７Ｔ）と、を比較する手段であり、例えば、７つのＥｘ（Exclusive）ＮＯＲ素子と、１つのＡＮＤ素子によって構成される。すなわち、第２の比較手段７２は、それぞれのＥｘ−ＮＯＲ素子において、パルス周期データ（Ｃ０〜Ｃ６）とカウント値（１Ｔ〜７Ｔ）との間の対応するビット比較が一致となる場合には、ＡＮＤ素子から"１"を出力する。また、いずれかのＥｘ−ＮＯＲ素子にて、ビット比較が不一致となる場合には、ＡＮＤ素子の出力は"０"となる。
【００５６】
なお、第２の比較手段７２は、上述した構成に限定されるものではなく、パルス幅データ（Ｃ０〜Ｃ６）とカウント値（１Ｔ〜７Ｔ）とを比較し、その結果を出力する（例えば、一致した場合に"１"を出力）ゲート回路でさえあればよく、また、パルス周期データのビット値に応じて、そのゲート回路の構成素子の個数等が変更されることになる。
【００５７】
カウンタ手段７３は、発振回路２０２にて生成された基準クロック信号を７分周して、カウント値（１Ｔ〜７Ｔ）を生成するとともに、第１の比較手段７１又は第２の比較手段７２におけるビット比較の結果が一致した場合に（例えば、第１の比較手段７１又は第２の比較手段７２におけるＡＮＤ素子の出力が"１"）、カウント値（１Ｔ〜７Ｔ）がリセットされる手段である。
【００５８】
上述したカウンタ手段７３としては、例えば、図７に示すように、７つのリセット端子付きＴフリップフロップを直列に接続した分周回路によって実現することができる。なお、カウンタ手段７３は、Ｔフリップフロップ以外に様々なフリップフロップ素子（例えば、ＤフリップフロップやＪＫフリップフロップなど）を用いたゲート回路にて構成可能であり、また、パルス幅又はパルス周期の少なくともいずれか一方の設定に関して必要とされる分解能に応じて、基準クロック信号の分周数が変更されるとともに、そのゲート回路の構成素子の個数等が変更されることになる。
【００５９】
パルス駆動信号生成手段７７は、第１の比較手段７１における各ビット比較の結果が全て一致した場合に、パルス駆動信号を一方のレベル（例えば、"０"）とし、第２の比較手段７２における各ビット比較の結果が全て一致した場合に、パルス駆動信号を他方のレベル（例えば、"１"）とする手段であり、例えば、図７に示すように、Ｄフリップフロップ７４、７５と、ＲＳフリップフロップ７６によって構成される。
【００６０】
＝＝＝回路動作＝＝＝
以下、フィラメントパルス制御手段２１２の動作を、図４を用いて概略的に説明する。
まず、図４に示す時刻Ｔ０において、カウンタ手段７３は、自身の出力としてのカウンタ値（１Ｔ〜７Ｔ）の各ビットが"０"の状態（以下、リセット状態と称す）にあるものとする。カウンタ手段７３は、この状態から、１２８（２の７乗）進カウンタとして、基準クロック信号に基づいてカウンタ値（１Ｔ〜７Ｔ）を順次インクリメントする。
【００６１】
つぎに、図４に示す時刻Ｔ１では、第２の比較手段７２において、カウンタ手段７３の出力としてのカウント値（１Ｔ〜７Ｔ）と、外部コントローラ４０から受信するパルス周期データ（Ｃ０〜Ｃ６）とが一致し、Ｄフリップフロップ７４に対して"１"を出力する。そして、基準クロック信号の立ち上がりによって、Ｄフリップフロップ７４、ＲＳフリップフロップ７６にて、順次"１"がセットされるとともに、パルス駆動信号は、"０"レベルから"１"レベルに切り替わる。
なお、Ｄフリップフロップ７４にて"１"がセットされると、カウンタ手段７３のカウンタ値（１Ｔ〜７Ｔ）はリセット状態に遷移するとともに、カウンタ値（１Ｔ〜７Ｔ）のインクリメントが行われることになる。
【００６２】
つぎに、図４に示す時刻Ｔ２では、第１の比較手段７１において、カウンタ手段７３の出力としてのカウント値（１Ｔ〜４Ｔ）と、外部コントローラ４０から受信するパルス幅データ（Ｗ０〜Ｗ３）とが一致し、Ｄフリップフロップ７５に対して"１"を出力する。そして、基準クロック信号の立ち上がりによって、Ｄフリップフロップ７５に"１"がセットされるとともに、ＲＳフリップフロップ７６にて"０"がセットされるので、パルス駆動信号は、"１"レベルから"０"レベルに切り替わる。
【００６３】
このようにして、フィラメントパルス制御手段２１２は、パルス幅データに対応したパルス幅の期間、パルス駆動信号を一方のレベルとし、パルス周期データに対応したパルス周期のうち、前記パルス幅以外の期間、パルス駆動信号を他方のレベルとして、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれかを設定することができる。
【００６４】
ところで、パルス駆動信号のパルス幅又はパルス周期のいずれか一方を設定する場合は、設定しない側のパルス幅データ又はパルス周期データを前の設定に用いたデータの内容に固定にするとともに、外部コントローラ４０から設定する側のパルス幅データ又はパルス周期データの更新データを受信し、その受信した更新データに基づいて、設定する側のパルス幅又はパルス周期の設定のみを更新するようにすればよい。この場合、ＶＦＤ駆動回路２０は、設定しない側のパルス幅データ又はパルス周期データを、前記更新データと併せて外部コントローラ４０から受信するようにしてもよいし、前の設定に用いたデータ内容を保持しておき、その保持しておいたデータを用いるようにしてもよい。
【００６５】
以上、本発明に係るＶＦＤ駆動回路は、パルス駆動信号（すなわち、フィラメントパルス電圧）のデューティー比を、外部コントローラから受信するデータ（パルス幅データ、パルス周期データ）に基づき、適宜なタイミングにて、きめ細かく調整することが可能となる。このことは、フィラメントパルス電圧のデューティー比の変動に起因した、ＶＦＤ１０表示における輝度品位の低下やフィラメント１１の劣化を抑制できるので、ＶＦＤ駆動回路の信頼性を向上させることができる。
【００６６】
また、パルス駆動信号を設定するための基準クロック信号の周波数が、所定の周波数帯域内（可聴帯域以上かつ所定の上限周波数以下）にあっても、本発明に係るＶＦＤ駆動回路は、パルス駆動信号のパルス幅又はパルス周期の少なくともいずれか一方を、適宜なタイミングにて、きめ細かく設定することが容易なものとなる。
【００６７】
上記実施形態において、ＶＦＤ駆動回路２０を半導体集積回路とし、フィラメントパルス電圧を生成するスイッチング素子５０を外部に接続可能とするインタフェース（例えば、上述したＦＰＣＯＮ端子）を備えるようにしてもよい。
【００６８】
上記実施形態において、ＶＦＤ駆動回路２０を用いた様々なアプリケーション回路（例えば、蛍光表示管モジュール）に対して、スイッチング素子５０を備えるようにしてもよい。この場合、ＶＦＤ駆動回路２０は、半導体集積回路であり、スイッチング素子５０を外部に接続可能としてもよいし、スイッチング素子５０を集積化した半導体集積回路としてもよい。
【００６９】
【発明の効果】
本発明によれば、フィラメントのパルス駆動方式を用いた蛍光表示管駆動回路の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態としての蛍光表示管駆動回路を含めたシステムの概略構成図である。
【図２】本発明に係る一実施形態としての外部コントローラと蛍光表示管駆動回路との間のデータ転送フォーマットについてのタイミングチャートである。
【図３】本発明に係る一実施形態としての蛍光表示管駆動回路のブロック図である。
【図４】パルス駆動信号の波形を説明する図である。
【図５】本発明に係るパルス幅データの設定に関する対照表である。
【図６】本発明に係るパルス周期データの設定に関する対照表である。
【図７】本発明に係る一実施形態としてのフィラメントパルス制御手段の回路構成図である。
【図８】従来のパルス駆動方式を説明する図である。
【符号の説明】
１０ＶＦＤ
１１フィラメント
１２グリッド
１３セグメント
２０ＶＦＤ駆動回路
２０１インタフェース部
２０２発振回路
２０３分周回路
２０４タイミング発生器
２０５シフトレジスタ
２０６コントロールレジスタ
２０７ラッチ回路
２０８マルチプレクサ
２０９セグメントドライバ
２１０グリッドドライバ
２１１ディマー制御手段
２１２フィラメントパルス制御手段
３０外部発振器
４０外部コントローラ
５０スイッチング素子
７１第１の比較手段
７２第２の比較手段
７３カウンタ手段
７４７５Ｄフリップフロップ
７６ＲＳフリップフロップ
７７パルス駆動信号生成手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a fluorescent display tube drive circuit using a filament pulse drive system.
[0002]
[Prior art]
A fluorescent fluorescent display (hereinafter referred to as VFD) emits thermoelectrons by applying a voltage to a directly heated cathode called a filament to generate heat by heating the filament in a vacuum vessel. Is a self-luminous display device that displays a desired pattern by accelerating the light on a grid and causing the phosphor on the anode (segment) to collide and emit light. VFD has excellent features such as visibility, multiple colors, low operating voltage, and reliability (environmental resistance), and is used in various applications and fields such as automobiles, home appliances, and consumer use. Has been.
[0003]
As for the VFD, a pulse driving method has been proposed as one of methods for applying a voltage to the filament. The pulse drive method is a method in which a pulse voltage (hereinafter referred to as the filament pulse voltage) chopping a DC voltage that is considerably higher than the normal rated voltage of the filament is applied to the filament, and the light emission state has a small luminance gradient. Is obtained.
[0004]
FIG. 8 is a diagram for explaining a conventional pulse driving method. As shown in the figure, in the conventional pulse driving method, a filament pulse voltage having a constant duty ratio is obtained in an external controller 30 such as an external oscillator 30 or an external controller 40 such as a microcomputer in which an element for driving the filament 11 is built in or connected to the outside. It is set based on the reference clock signal (the oscillation clock in the case of the external oscillator 30 and the system clock in the case of the external controller 40), and is continuously applied to the filament 11.
As a VFD driving circuit using a conventional pulse driving system such as the external oscillator 30 and the external controller 40 described above, for example, there is a technique disclosed in Patent Document 1 shown below.
[0005]
[Patent Document 1]
JP 2002-108263 A
[0006]
[Problems to be solved by the invention]
By the way, while the filament pulse voltage is set to be applied to the filament at a constant duty ratio in a conventional VFD driving circuit, the variation of the element driving the filament, the temperature characteristics, and the filament power supply voltage The fluctuation of the duty ratio is caused by the fluctuation. In addition, due to the fluctuation, the effective value of the filament pulse voltage deviates from the allowable range defined for the rated value (for example, about the rated value ± 10%), the luminance quality in VFD display is reduced, There has been a problem of shortening the life by degrading the filament.
[0007]
Therefore, in recent years, there has been an increasing demand for further improvement in reliability of the VFD driving circuit, and in order to cope with the above-described problem, the duty ratio of the filament pulse voltage is finely adjusted at an appropriate timing ( It is required to have a mechanism for improving the resolution. In the conventional VFD driving circuit, the resolution for adjusting the duty ratio of the filament pulse voltage can be improved by setting the frequency of the reference clock signal for setting the filament pulse voltage high.
[0008]
However, in the conventional VFD drive circuit, if the frequency of the reference clock signal is set too high in order to improve the resolution related to adjustment of the duty ratio of the filament pulse voltage, the power consumption increases and the radio and other devices are disturbed. Problems such as generation of noise will occur. On the other hand, if the frequency of the reference clock signal is set low (the cycle is lengthened), the frequency of the filament pulse voltage is similarly lowered. For this reason, the frequency of the filament pulse voltage falls within the audible band (generally 20 KHz or less), which causes a problem that sound noise is generated from the filament.
The present invention has been made on the basis of the above-described circumstances, and an object thereof is to improve the reliability of a pulse-driven fluorescent display tube driving circuit.
[0009]
[Means for Solving the Problems]
The main present invention for solving the above problems is a fluorescent display tube driving circuit for driving a pulse of a filament of a fluorescent display tube.Pulse width data for setting a pulse width of a pulse drive signal for pulse driving the filament, and pulse cycle data for setting a pulse cycle of the pulse drive signal are received from the outside, and the pulse width data and the pulse width data Filament pulse control means capable of setting pulse period data, the filament pulse control means comprising: first comparison means for comparing the pulse width data with a count value based on a reference clock signal; and the pulse period data; When the second comparison means for comparing the count value based on the reference clock signal, the reference clock signal is divided by a predetermined frequency to generate the count value, and the comparison result in the second comparison means matches, The comparison result in the counter means for resetting the count value and the first comparison means is If it does, the pulse drive signal is set to one level where the filament is not driven, and if the comparison result in the second comparison means matches, the pulse drive signal is set to the other level where the filament is driven. And a pulse drive signal generating means.
[0010]
Since the fluorescent display tube driving circuit according to the present invention has the above-described characteristics, the duty ratio of the pulse driving signal (that is, the filament pulse voltage) can be finely adjusted at an appropriate timing. . This can suppress the deterioration of the luminance quality of the fluorescent display tube and the deterioration of the filament due to the fluctuation of the duty ratio of the filament pulse voltage, and can improve the reliability of the fluorescent display tube driving circuit.
Other features of the present invention will become apparent from the accompanying drawings and the description of this specification.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
=== Summary of Disclosure ===
The following disclosure will reveal at least the following.
In a fluorescent display tube driving circuit for pulse driving a filament of a fluorescent display tube, at least one of a pulse width or a pulse period of a pulse driving signal for pulse driving the filament is set based on data received from the outside A fluorescent display tube driving circuit comprising a filament pulse control means for enabling the fluorescent display tube.
[0012]
Thus, in the fluorescent display tube driving circuit according to the present invention, the duty ratio of the pulse driving signal (that is, the filament pulse voltage) can be finely adjusted at an appropriate timing based on the data received from the outside. It becomes. This can suppress the deterioration of the luminance quality of the fluorescent display tube and the deterioration of the filament due to the fluctuation of the duty ratio of the filament pulse voltage, and can improve the reliability of the fluorescent display tube driving circuit. Other preferred embodiments of the present invention are described below.
[0013]
Regarding the second aspect of the present invention, the data received from the outside has pulse width data for setting the pulse width of the pulse drive signal, and the filament pulse control means includes the received pulse width data. The pulse driving signal having a corresponding pulse width is generated.
The pulse width data described above is, for example, 4-bit serial data Wn (W0 to W3) described later. In addition, the number of bits of the serial data Wn described above can be set to an appropriate value so that the duty ratio adjustment of the pulse drive signal, particularly the setting of the pulse width data, achieves a desired resolution. That is, the fluorescent display tube driving circuit according to the present invention can finely set the pulse width of the pulse driving signal (that is, the filament pulse voltage) at an appropriate timing based on the above-described pulse width data received from the outside. Is possible.
[0014]
Regarding the third aspect of the present invention, the data received from the outside has pulse cycle data for setting a pulse cycle of the pulse drive signal, and the filament pulse control means includes the received pulse cycle data. The pulse drive signal having a corresponding pulse period is generated.
The pulse cycle data described above is, for example, 7-bit serial data Cn (C0 to C6) described later. In addition, the number of bits of the serial data Cn described above can be set to an appropriate value so that the duty ratio adjustment of the pulse drive signal, particularly the setting of the pulse period data, achieves a desired resolution. That is, in the fluorescent display tube driving circuit according to the present invention, the pulse period of the pulse driving signal (that is, the filament pulse voltage) can be finely set at an appropriate timing based on the above-described pulse period data received from the outside. Is possible.
[0015]
Preferably, in the fluorescent display tube driving circuit according to the present invention, the pulse of the pulse driving signal (that is, the filament pulse voltage) is appropriately timed based on the pulse width data and the pulse period data received from the outside. The width and pulse period can be set finely. In addition, as an aspect of such a fluorescent display tube drive circuit according to the present invention, there are the following fourth and fifth aspects.
[0016]
Regarding the fourth aspect of the present invention, the data received from the outside includes pulse width data for setting a pulse width of the pulse drive signal, pulse cycle data for setting a pulse period of the pulse drive signal, and The filament pulse control means has a pulse width period corresponding to the received pulse width data, the pulse drive signal as one level, and among the pulse periods corresponding to the received pulse period data, By setting the pulse drive signal to the other level during a period other than the pulse width, at least one of the pulse width or the pulse period of the pulse drive signal is set.
[0017]
In the fifth aspect of the present invention, the filament pulse control means includes first comparison means for comparing the pulse width data with a count value based on a reference clock signal, and a count based on the pulse period data and a reference clock signal. A second comparison means for comparing the value with a reference clock signal to divide the reference clock signal by a predetermined frequency to generate the count value, and when the comparison results in the first comparison means or the second comparison means match When the counter means for resetting the count value and the comparison result in the first comparison means match, the pulse drive signal is set to one level and the comparison result in the second comparison means matches And means for setting the pulse drive signal to the other level.
[0018]
In the sixth aspect of the present invention, the fluorescent display tube driving circuit is a semiconductor integrated circuit, and a switching element that generates a voltage for pulse driving the filament can be connected to the outside.
The above-described switching element is, for example, a Pch-MOS type FET or an Nch-MOS type FET, and the fluorescent display tube driving circuit according to the present invention can connect such a switching element to the outside ( You may make it provide the below-mentioned FPCON terminal.
[0019]
A seventh aspect of the present invention includes a switching element that generates a voltage for pulse driving the filament based on the pulse driving signal.
[0020]
Thus, in this invention, you may make it provide the switching element mentioned above with respect to various application circuits (for example, fluorescent display tube module) using the fluorescent display tube drive circuit which concerns on this invention. Preferably, the fluorescent display tube driving circuit is a semiconductor integrated circuit, and the switching element may be connected to the outside (eighth aspect of the present invention). The fluorescent display tube driving circuit may be the switching element. The semiconductor integrated circuit may be integrated (the ninth aspect of the present invention).
[0021]
=== Example ===
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0022]
<System configuration>
FIG. 1 is a schematic configuration diagram of a system including a pulse-driven VFD driving circuit 20 according to an embodiment of the present invention. In the following, as shown in the figure, the driving of the grid electrode 12 and the segment electrode 13 is a dynamic driving method, and the duty cycle (pulse width / repetition cycle) of the grid driving signal for driving the grid electrode 12 is “1 / The case where the present invention is implemented will be described with respect to the VFD driving circuit 20 that is 2 ”(that is, the grid (number of digits) is 2 digits) and that corresponds to the“ 90 ”segment output. The VFD driving circuit 20 according to the present invention is not limited to the number of grids (two digits) and the number of segments (90 segments) described above, and the driving of the grid electrodes 12 and the segment electrodes 13 is dynamic driving. A driving method combining at least one of a method and a static driving method may be used. For example, when the static drive method is adopted, all the digits are displayed by the segment electrodes 13 and the single grid electrode 12 corresponding to the number of segments. In this case, a constant voltage (grid voltage) is applied to one grid electrode 12.
[0023]
The outline of the dynamic drive method and the static drive method described above is described, for example, in “Display Technology Series Fluorescent Display Tubes” pages 154 to 158 published by Industrial Books.
[0024]
First, regarding the peripheral circuits of the VFD driving circuit 20, the VFD 10, the external oscillator 30, the external controller 40, and the switching element 50 will be described in order.
The VFD 10 includes a filament 11, a grid electrode 12, and a segment (anode) 13. The filament 11 is heated by supplying a filament pulse voltage from the VFD driving circuit 20 via the switching element 50 based on a pulse driving method, and emits thermoelectrons. The grid electrode 12 acts as an electrode for selecting a digit, and accelerates or blocks the thermal electrons emitted from the filament 11. The segment electrode 13 functions as a segment selection electrode. Note that a phosphor is applied in the shape of a pattern to be displayed on the surface of the segment electrode 13, and the desired thermal electrons emitted from the grid 12 collide with the phosphor to emit light. The pattern is displayed.
[0025]
Further, in the VFD 10, lead wires are independently drawn for each digit from the grid 12 electrode, while segments corresponding to each digit are internally connected in common from the segment electrode 13 and lead wires are drawn. It is. The lead wires drawn out from the grid electrode 12 and the segment electrode 13 are respectively connected to corresponding output terminals of the VFD drive circuit 20 (the grid output terminals are G1 to G2 and the segment output terminals are S1 to S45).
[0026]
The external oscillator 30 is RC oscillating means constituted by a resistor R, a capacitive element C, and the like, and constitutes an RC oscillating circuit by being connected to an oscillator terminal (OSCI terminal, OSCO terminal) of the VFD driving circuit 20. . The external oscillator 30 may be a crystal resonator or a ceramic resonator having a specific oscillation frequency, and may constitute a crystal or ceramic oscillation circuit as a free-running oscillation means. In addition, the external oscillator 30 may be a separate oscillation means for supplying a clock signal for other oscillation to the VFD drive circuit 20.
[0027]
The external controller 40 is a microcomputer or the like that does not include a VFD drive element, and is connected to the VFD drive circuit 20 via a data bus for serial data transfer, in order to drive the VFD 10 in a predetermined data transfer format. Necessary signals are transmitted to the VFD driving circuit 20. The data transfer between the external controller 40 and the VFD drive circuit 20 is not limited to the serial data transfer described above, and may be a parallel data transfer.
[0028]
The switching element 50 is a Pch MOS type FET, and its gate terminal is connected to the FPCON terminal of the VFD drive circuit 20 that outputs a pulse drive signal described later. For example, the switching element 50 may be configured by an Nch MOS type FET, or may be configured by combining an Nch MOS type FET and a Pch MOS type FET. Further, the switching element 50 performs an on / off (switching) operation according to a pulse drive signal supplied from the FPCON terminal of the VFD drive circuit 20, whereby a filament pulse applied from the filament power supply voltage VFL to the filament 11 of the VFD 10. Generate voltage.
[0029]
The FPR terminal as the input terminal of the VFD drive circuit 20 shown in FIG. 1 sets the polarity of the pulse drive signal output from the FPCON terminal according to the input / output characteristics of the switching element 50. For example, as shown in FIG. 1, when a Pch-MOS type FET is adopted as the switching element 50, the power supply voltage VDD (fixed to “H”) is connected to the FPR terminal. When an Nch-MOS type FET is adopted as the switching element 50, the FPR terminal is grounded (fixed to “L”).
[0030]
FIG. 2 is a timing chart regarding a data transfer format between the external controller 40 and the VFD driving circuit 20. As shown in the figure, the data transfer format includes a sequence related to the grid electrode G1 (hereinafter referred to as G1 sequence) and a sequence related to the grid electrode G2 (hereinafter referred to as G2 sequence). Note that the data transfer format is not limited to the above-described format, and for example, the G1 sequence and the G2 sequence may be executed in a single sequence.
[0031]
Hereinafter, the G1 sequence and the G2 sequence will be schematically described.
First, in the G1 sequence, the external controller 40 transmits the bus address (8 bits) given to the VFD driving circuit 20 together with the synchronous clock signal CL to the VFD driving circuit 20. The VFD drive circuit 20 identifies whether or not the received bus address is a bus address assigned to itself. When the bus address is identified, the control command (such as control data described later) transmitted along with the bus address received from the external controller 40 is accepted as a control command to itself. As described above, the bus address is a unique address given to each IC. In the embodiment in which the external controller 40 and a plurality of ICs are connected on the same bus line, the external controller 40 This is used to control a plurality of ICs on the same bus line.
[0032]
Next, the external controller 40 asserts the chip enable signal CE (sets it to the H level) to enable (select) the VFD drive circuit 20, and subsequently, 45-bit display data (D1 to D45) related to the grid electrode G1. ), 16-bit control data used for each control of the VFD drive circuit 20 is transmitted. The 16-bit control data includes dimmer adjustment data (DM0 to DM9) for brightness adjustment, grid identifier DD (for example, “1” for grid electrode G1 and “0” for grid electrode G2). Etc.). Thereafter, the external controller 40 negates the chip enable signal CE (sets it to the L level), disables the VFD drive circuit 20 (non-selection), stops transmission of the synchronous clock signal CL, and executes the G1 sequence. Complete.
[0033]
On the other hand, in the G2 sequence, 45-bit display data (D46 to D90) related to the grid electrode G2 is transmitted in the same procedure as the G1 sequence described above. In the G2 sequence, control data transmitted to the VFD drive circuit 20 includes 7-bit pulse cycle data Cn (C0 to C6) and 4-bit pulse width data Wn (W0 to W3), which will be described later.
[0034]
<VFD drive circuit>
FIG. 3 is a block diagram of the pulse drive type VFD drive circuit 20 according to the present invention.
The VFD driving circuit 20 includes an interface unit 201, an oscillation circuit 202, a frequency dividing circuit 203, a timing generator 204, a shift register 205, a control register 206, a latch circuit 207, a multiplexer 208, a segment driver 209, a grid driver 210, and a dimmer control unit. 211 and filament pulse control means 212.
[0035]
The interface unit 201 is an interface unit that transmits / receives data to / from the external controller 40 as shown in FIG.
The oscillation circuit 202 generates a reference clock signal related to the VFD driving circuit 20 when the external oscillator 30 is connected to an oscillator terminal. This reference clock signal is frequency-divided into a predetermined frequency by the frequency divider 203 and supplied to the timing generator 204. The frequency of the reference clock signal (oscillation clock) is set to be higher than the audible band so as not to generate sound noise in the filament 11, and is determined in consideration of the influence of power consumption of the VFD drive circuit 20 and radio noise. Set the frequency to be lower than the upper limit frequency.
[0036]
The timing generator 204 is a signal (hereinafter referred to as a reference signal A) that determines the timing of a signal for driving the grid electrode 12 (hereinafter referred to as a grid drive signal) based on the signal supplied from the frequency dividing circuit 203. ), And the filament pulse control means 212 outputs a signal (hereinafter referred to as a reference signal B) for determining the timing of a pulse drive signal described later.
[0037]
The shift register 205 receives 45-bit display data, 16-bit control data (dimmer adjustment data, pulse width data, pulse period data, grid identifier DD, etc.) received by the interface unit 201 for each G1 or G2 sequence described above. Are converted into parallel data and supplied to the control register 206, the latch circuit 207, the filament pulse control means 212, and the like.
[0038]
The control register 206 stores 32-bit (16 bits × 2) control data supplied from the shift register 205. Note that the dimmer adjustment data included in the control data stored in the control register 206 is supplied to the dimmer control means 211.
The latch circuit 207 holds 45-bit display data regarding the grid electrode G1 and 45-bit display data regarding the grid electrode G2 supplied from the shift register 205 (that is, holding 90-bit display data). Become).
[0039]
The multiplexer 208 selects 45-bit display data related to the driven grid electrode 12 from the 90-bit display data held by the latch circuit 207 at the timing of driving each of the grid electrodes G1 to G2. The segment driver 209 is supplied.
The segment driver 209 forms signals for driving the segment electrodes S1 to S45 (hereinafter referred to as segment drive signals) based on the 45-bit display data selected and supplied by the multiplexer 208, and generates the segment electrode S1. To S45.
The grid driver 210 forms a grid drive signal based on the reference signal A supplied from the timing generator 204 and outputs it to the grid electrodes G1 to G2.
[0040]
The dimmer control unit 211 adjusts the duty ratio of the segment drive signal and the grid drive signal described above based on the dimmer adjustment data for luminance adjustment supplied from the control register 206.
The filament pulse control means 212 forms a pulse drive signal for pulse driving the filament 11 based on the reference signal B supplied from the timing generator 204, and outputs the pulse drive signal to the switching element 50 via the FPCON terminal. Further, the filament pulse control means 212 sets the polarity of the pulse drive signal based on the signal supplied from the FPR terminal. For example, when the FPR terminal is fixed to “L”, the pulse drive signal has a waveform as shown in FIG.
[0041]
In the VFD driving circuit 20 according to the present invention, the filament pulse control unit 212 uses at least one of the pulse width and the pulse period of the pulse driving signal based on the pulse width data and the pulse period data received from the external controller 40. Can be set. Hereinafter, an embodiment of the filament pulse control means 212 according to the present invention will be described.
[0042]
<Filament pulse control means>
First, an embodiment of pulse width data and pulse period data received from the external controller 40 in the VFD driving circuit 20 according to the present invention will be described with reference to FIGS. 5 and 6, respectively.
[0043]
=== Pulse width data ===
FIG. 5 is a comparison table regarding the setting of pulse width data according to the present invention.
As shown in the figure, the pulse width data transmitted from the external controller 40 is, for example, 4-bit serial data Wn (W0 to W3) in which W0 is LSB (Least Significant Bit). The external controller 40 includes the 4-bit serial data Wn (W0 to W3) as pulse width data in the 16-bit control data transmitted in the G2 sequence described above, and transmits it to the VFD drive circuit 20.
[0044]
On the other hand, the pulse width data (W0 to W3) is associated with the set value of the pulse width of the pulse drive signal, and is decoded by the VFD drive circuit 20 into the set value of the pulse width. The set value of the pulse width may be a value based on the period of the reference clock signal generated in the oscillation circuit 202 of the VFD drive circuit 20 (1 / fosc (reference clock signal frequency)), for example. In this case, the pulse width of the pulse drive signal is a value calculated by “set value of pulse width / fosc”.
[0045]
According to the figure, as one design means, the setting of the pulse width is prohibited when the pulse width data (W0 to W3) is "0000". For example, the pulse width data (W0 to W3) is A setting value of the pulse width may be assigned from “0000”.
Further, the number of bits of the serial data Wn as the pulse width data is not limited to the above-described 4 bits, and is set to an appropriate value so that the pulse width setting of the pulse drive signal has a desired resolution.
[0046]
As described above, in the VFD driving circuit according to the present invention, it is possible to finely set the pulse width of the pulse driving signal (that is, the filament pulse voltage) at an appropriate timing based on the pulse width data received from the outside. It becomes.
[0047]
=== Pulse period data ===
FIG. 6 is a comparison table regarding pulse period data according to the present invention.
As shown in the figure, the data transmitted as pulse cycle data from the external controller 40 is, for example, 7-bit serial data (C0 to C6) in which C0 is LSB. The external controller 40 includes the 7-bit serial data (C0 to C6) as pulse period data included in the 16-bit control data transmitted in the above-described G2 sequence and transmits the data to the VFD drive circuit 20.
[0048]
On the other hand, the pulse cycle data (C0 to C6) is associated with the set value of the pulse cycle of the pulse drive signal, and is decoded by the VFD drive circuit 20 into the set value of the pulse cycle. Note that the set value of the pulse period may be a value based on the period of the reference clock signal (1 / fosc (reference clock signal frequency)) generated in the oscillation circuit 202 of the VFD driving circuit 20. In this case, the pulse period of the pulse drive signal is a value calculated by “set value / fosc of the pulse period”.
[0049]
According to the figure, as one design means, the setting of the pulse period is prohibited when the binary data (C0 to C6) is “0000” and “1111”. For example, the binary data (C0 ~ C6) may be assigned a set value of the pulse period from "0000".
Further, the number of bits of the serial data Cn as the pulse cycle data is not limited to the 7 bits described above, and the pulse cycle setting of the pulse drive signal is set to an appropriate value so as to achieve a desired resolution. .
[0050]
Thus, in the VFD driving circuit according to the present invention, it is possible to finely set the pulse period of the pulse driving signal (that is, the filament pulse voltage) at an appropriate timing based on the pulse period data received from the outside. It becomes.
[0051]
=== Circuit configuration ===
FIG. 7 is a circuit configuration diagram of the filament pulse control means 212 as an embodiment according to the present invention. The filament pulse control means 212 shown in FIG. 7 has a circuit configuration for realizing the setting of the pulse width shown in FIG. 5 and the setting of the pulse period shown in FIG.
[0052]
As shown in FIG. 7, the filament pulse control means 212 includes first comparison means 71, second comparison means 72, counter means 73, and pulse drive signal generation means 77.
[0053]
The first comparing means 71 is means for comparing the pulse width data (W0 to W3) received from the external controller 40 and the count value (1T to 4T) based on the reference clock signal as the output of the counter means 73. For example, it is composed of four Ex (Exclusive) NOR elements and one AND element. That is, the first comparing means 71 is used when the corresponding bit comparison results between the pulse width data (W0 to W3) and the count value (1T to 4T) match in each Ex-NOR element. Outputs “1” from the AND element. In addition, when the bit comparison result does not match in any Ex-NOR element, the output of the AND element is “0”.
[0054]
According to FIG. 7, the first comparison means 71 has one 3-input (negative logic) AND element in addition to the configuration described above. This AND element is for invalidating the comparison operation regarding the count values (5T to 7T) as a result of sharing the counter means 73 with the second comparison means 72 in order to suppress the circuit scale. The first comparison means 71 is not limited to the above-described configuration, and compares the pulse width data (W0 to W3) with the count value (1T to 4T) and outputs the result (for example, It is sufficient that the gate circuit only needs to output “1” when they match, and the number of components of the gate circuit is changed according to the bit value of the pulse width data.
[0055]
The second comparison means 72 compares the pulse cycle data (C0 to C6) received from the external controller 40 with the count value (1T to 7T) based on the reference clock signal as the output of the counter means 73 described later. For example, it is composed of seven Ex (Exclusive) NOR elements and one AND element. That is, the second comparing means 72, in each Ex-NOR element, when the corresponding bit comparison between the pulse period data (C0 to C6) and the count value (1T to 7T) is the same, “1” is output from the AND element. In addition, when the bit comparison does not match in any Ex-NOR element, the output of the AND element is “0”.
[0056]
The second comparison means 72 is not limited to the above-described configuration, and compares the pulse width data (C0 to C6) with the count value (1T to 7T) and outputs the result (for example, It is sufficient that the gate circuit only needs to output “1” when they coincide with each other, and the number of constituent elements of the gate circuit is changed according to the bit value of the pulse period data.
[0057]
The counter unit 73 divides the reference clock signal generated by the oscillation circuit 202 by 7 to generate a count value (1T to 7T), and the bit in the first comparison unit 71 or the second comparison unit 72. When the comparison results match (for example, the output of the AND element in the first comparison means 71 or the second comparison means 72 is “1”), the count value (1T to 7T) is reset.
[0058]
As the counter means 73 described above, for example, as shown in FIG. 7, it can be realized by a frequency dividing circuit in which seven T flip-flops with a reset terminal are connected in series. The counter means 73 can be configured by a gate circuit using various flip-flop elements (for example, D flip-flop, JK flip-flop, etc.) in addition to the T flip-flop, and has at least a pulse width or a pulse period. Depending on the resolution required for either one of the settings, the frequency division number of the reference clock signal is changed, and the number of components of the gate circuit is changed.
[0059]
The pulse drive signal generation means 77 sets the pulse drive signal to one level (for example, “0”) when all the bit comparison results in the first comparison means 71 match, and the second comparison means 72 This is means for setting the pulse drive signal to the other level (for example, “1”) when all the bit comparison results match. For example, as shown in FIG. 7, D flip-flops 74 and 75 and RS The flip-flop 76 is used.
[0060]
=== Circuit operation ===
Hereinafter, the operation of the filament pulse control means 212 will be schematically described with reference to FIG.
First, at time T0 shown in FIG. 4, it is assumed that the counter means 73 is in a state where each bit of the counter value (1T to 7T) as its output is “0” (hereinafter referred to as a reset state). From this state, the counter means 73 sequentially increments the counter value (1T to 7T) based on the reference clock signal as a 128 (2 to the 7th power) base counter.
[0061]
Next, at the time T1 shown in FIG. 4, the second comparison means 72 uses the count value (1T to 7T) as the output of the counter means 73 and the pulse cycle data (C0 to C6) received from the external controller 40. , And “1” is output to the D flip-flop 74. When the reference clock signal rises, the D flip-flop 74 and the RS flip-flop 76 sequentially set “1”, and the pulse drive signal is switched from the “0” level to the “1” level.
When "1" is set by the D flip-flop 74, the counter value (1T to 7T) of the counter means 73 is changed to the reset state and the counter value (1T to 7T) is incremented. Become.
[0062]
Next, at time T2 shown in FIG. 4, in the first comparison means 71, the count value (1T to 4T) as the output of the counter means 73, the pulse width data (W0 to W3) received from the external controller 40, and , And “1” is output to the D flip-flop 75. Then, as the reference clock signal rises, “1” is set in the D flip-flop 75 and “0” is set in the RS flip-flop 76, so that the pulse drive signal changes from “1” level to “0”. "Switch to level.
[0063]
In this way, the filament pulse control means 212 sets the pulse drive signal to one level for a pulse width period corresponding to the pulse width data, and a period other than the pulse width among the pulse periods corresponding to the pulse period data, With the pulse drive signal as the other level, at least one of the pulse width and the pulse period of the pulse drive signal can be set.
[0064]
By the way, when setting either the pulse width or pulse period of the pulse drive signal, the pulse width data or pulse period data on the non-setting side is fixed to the content of the data used in the previous setting, and the external controller The update data of the pulse width data or pulse cycle data on the side to be set from 40 is received, and only the setting of the pulse width or pulse cycle on the side to be set is updated based on the received update data. In this case, the VFD drive circuit 20 may receive pulse width data or pulse period data on the non-setting side from the external controller 40 together with the update data, or the data contents used in the previous setting may be received. It may be stored and the stored data may be used.
[0065]
As described above, the VFD drive circuit according to the present invention determines the duty ratio of the pulse drive signal (that is, the filament pulse voltage) at an appropriate timing based on the data (pulse width data, pulse cycle data) received from the external controller. Fine adjustment is possible. This can suppress the deterioration of the luminance quality in the VFD 10 display and the deterioration of the filament 11 due to the change in the duty ratio of the filament pulse voltage, and thus the reliability of the VFD driving circuit can be improved.
[0066]
Even if the frequency of the reference clock signal for setting the pulse driving signal is within a predetermined frequency band (above the audible band and not more than a predetermined upper limit frequency), the VFD driving circuit according to the present invention It is easy to finely set at least one of the pulse width and the pulse period at an appropriate timing.
[0067]
In the above embodiment, the VFD driving circuit 20 may be a semiconductor integrated circuit, and may include an interface (for example, the above-described FPCON terminal) that allows the switching element 50 that generates the filament pulse voltage to be connected to the outside.
[0068]
In the above embodiment, the switching element 50 may be provided for various application circuits (for example, a fluorescent display tube module) using the VFD drive circuit 20. In this case, the VFD driving circuit 20 is a semiconductor integrated circuit, and the switching element 50 may be connected to the outside, or may be a semiconductor integrated circuit in which the switching element 50 is integrated.
[0069]
【The invention's effect】
According to the present invention, the reliability of a fluorescent display tube driving circuit using a filament pulse driving system can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a system including a fluorescent display tube driving circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart regarding a data transfer format between an external controller and a fluorescent display tube driving circuit according to an embodiment of the present invention.
FIG. 3 is a block diagram of a fluorescent display tube driving circuit as an embodiment according to the present invention.
FIG. 4 is a diagram illustrating a waveform of a pulse drive signal.
FIG. 5 is a comparison table for setting pulse width data according to the present invention.
FIG. 6 is a comparison table regarding the setting of pulse period data according to the present invention.
FIG. 7 is a circuit configuration diagram of filament pulse control means as one embodiment according to the present invention.
FIG. 8 is a diagram illustrating a conventional pulse driving method.
[Explanation of symbols]
10 VFD
11 Filament
12 grid
13 segments
20 VFD drive circuit
201 Interface section
202 Oscillator circuit
203 frequency divider
204 Timing generator
205 Shift register
206 Control register
207 Latch circuit
208 multiplexer
209 Segment driver
210 Grid driver
211 Dimmer control means
212 Filament pulse control means
30 External oscillator
40 External controller
50 switching elements
71 1st comparison means
72 Second comparison means
73 Counter means
74 75 D flip-flop
76 RS flip-flop
77 Pulse drive signal generation means

Claims

蛍光表示管のフィラメントをパルス駆動するための蛍光表示管駆動回路において、
前記フィラメントをパルス駆動するためのパルス駆動信号のパルス幅を設定するためのパルス幅データと、前記パルス駆動信号のパルス周期を設定するためのパルス周期データを外部から受け、前記パルス幅データと前記パルス周期データを設定可能とするフィラメントパルス制御手段を備え、
前記フィラメントパルス制御手段は、
前記パルス幅データと基準クロック信号に基づくカウント値とを比較する第１の比較手段と、
前記パルス周期データと基準クロック信号に基づくカウント値とを比較する第２の比較手段と、
基準クロック信号を所定分周して前記カウント値を生成するとともに、前記第２の比較手段における比較結果が一致した場合に、前記カウント値がリセットされるカウンタ手段と、
前記第１の比較手段における比較結果が一致した場合に、前記パルス駆動信号を前記フィラメントが駆動されない一方のレベルとし、前記第２の比較手段における比較結果が一致した場合に、前記パルス駆動信号を前記フィラメントが駆動される他方のレベルとするパルス駆動信号生成手段と、
を含むことを特徴とする蛍光表示管駆動回路。In the fluorescent display tube driving circuit for driving the filament of the fluorescent display tube in pulses,
Pulse width data for setting a pulse width of a pulse drive signal for pulse driving the filament, and pulse cycle data for setting a pulse cycle of the pulse drive signal are received from the outside, and the pulse width data and the pulse width data comprising a filament pulse control means to enable setting the pulse cycle data,
The filament pulse control means includes
First comparing means for comparing the pulse width data with a count value based on a reference clock signal;
Second comparison means for comparing the pulse period data with a count value based on a reference clock signal;
If with the reference clock signal by a predetermined frequency division to generate the count value, the comparison result before Symbol second comparing means are matched, and counter means for said count value is reset,
When the comparison result in the first comparison means matches, the pulse drive signal is set to one level where the filament is not driven, and when the comparison result in the second comparison means matches, the pulse drive signal is A pulse driving signal generating means for setting the other level at which the filament is driven;
Fluorescent display driving circuit, which comprises a.

前記蛍光表示管駆動回路は、
半導体集積回路であり、前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を外部に接続可能とすることを特徴とする請求項１に記載の蛍光表示管駆動回路。The fluorescent display tube driving circuit includes:
2. The fluorescent display tube driving circuit according to claim 1, wherein the switching element is a semiconductor integrated circuit, and a switching element that generates a voltage for pulse driving the filament can be connected to the outside based on the pulse driving signal. .

前記パルス駆動信号に基づき、前記フィラメントをパルス駆動するための電圧を生成するスイッチング素子を有することを特徴とする請求項１に記載の蛍光表
示管駆動回路。The fluorescent display tube driving circuit according to claim 1, further comprising a switching element that generates a voltage for pulse driving the filament based on the pulse driving signal.

前記蛍光表示管駆動回路は、
半導体集積回路であり、前記スイッチング素子を外部に接続可能とすることを特徴とする請求項３に記載の蛍光表示管駆動回路。The fluorescent display tube driving circuit includes:
4. The fluorescent display tube driving circuit according to claim 3, wherein the fluorescent display tube driving circuit is a semiconductor integrated circuit, wherein the switching element is connectable to the outside.

前記蛍光表示管駆動回路は、前記スイッチング素子を集積化した半導体集積回路であることを特徴とする請求項４に記載の蛍光表示管駆動回路。 5. The fluorescent display tube driving circuit according to claim 4, wherein the fluorescent display tube driving circuit is a semiconductor integrated circuit in which the switching elements are integrated.