JP4577143B2 - Display device - Google Patents
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Description
本発明は、画素の表示エレメント（電気光学素子）を表示領域にマトリクス状に配列したアクティブマトリクス型の表示装置に関するものである。 The present invention relates to an active matrix display device in which display elements (electro-optical elements) of pixels are arranged in a matrix in a display area.
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant ：ＰＤＡ) 、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。 A display device, for example, a liquid crystal display device using a liquid crystal cell as a pixel display element (electro-optical element), is characterized by being thin and low power consumption, for example, a personal digital assistant (PDA), portable It is applied to a wide range of electronic devices such as telephones, digital cameras, video cameras, and display devices for personal computers.
図１は、液晶表示装置の構成例を示すブロック図である（たとえば特許文献１，２参照）。
液晶表示装置１は、図１に示すように、有効画素部２、垂直駆動回路（ＶＤＲＶ）３、および水平駆動回路（ＨＤＲＶ）４を有している。
FIG. 1 is a block diagram illustrating a configuration example of a liquid crystal display device (see, for example,
As shown in FIG. 1, the liquid
有効画素部２は、複数の画素回路２１が、マトリクス状に配列されている。
各画素回路２１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）２１と、ＴＦＴ２１のドレイン電極（またはソース電極）に画素電極が接続された液晶セルＬＣ２１と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量Ｃｓ２１により構成されている。
これら画素回路２１の各々に対して、走査ライン（ゲートライン）５−１〜５−ｍが各行ごとにその画素配列方向に沿って配線され信号ライン６−１〜６−ｎが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路２１のＴＦＴ２１のゲート電極は、各行単位で同一の走査ライン５−１〜５−ｍにそれぞれ接続されている。また、各画素回路２１のソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン６−１〜６−ｎに各々接続されている。
In the
Each
For each of these
The gate electrodes of the
さらに、一般的な液晶表示装置においては、保持容量配線Ｃｓを独立に配線し、この保持容量配線とＣｓと液晶セルＬＣ２１の第１電極との間に保持容量Ｃｓ２１を形成するが、保持容量配線Ｃｓは、コモン電圧ＶＣＯＭと同相パルスが入力され、保持容量として用いる。一般的な液晶表示装置においては、有効画素部２におけるすべての画素回路２１の保持容量Ｃｓ２１は、一つの保持容量配線Ｃｓに共通に接続されている。
そして、各画素回路２１の液晶セルＬＣ２１の第２電極は、たとえば１水平走査期間（１Ｈ）毎に極性が反転するコモン電圧Ｖｃｏｍの供給ライン７に共通に接続されている。
Further, in a general liquid crystal display device, the storage capacitor line Cs is independently wired, and the storage capacitor line Cs21 is formed between the storage capacitor line Cs and the first electrode of the liquid crystal cell LC21. Cs receives a common voltage VCOM and an in-phase pulse, and is used as a storage capacitor. In a general liquid crystal display device, the storage capacitors Cs21 of all the
The second electrode of the liquid crystal cell LC21 of each
各走査ライン５−１〜５−ｍは、垂直駆動回路３により駆動され、各信号ライン６−１〜６−ｎは水平駆動回路４により駆動される。
The scanning lines 5-1 to 5-m are driven by the
垂直駆動回路３は、１フィールド期間ごとに垂直方向（行方向）に走査して走査ライン５−１〜５−ｍに接続された各画素回路２１を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路３から走査ライン５−１に対して走査パルスＳＰ１が与えられたときには第１行目の各列の画素が選択され、走査ライン５−２に対して走査パルスＳＰ２が与えられたときには第２行目の各列の画素が選択される。以下同様にして、走査ライン５−３，…，５−ｍ対して走査パルスＳＰ３，…，ＳＰｍが順に与えられる。
The
That is, when the scanning pulse SP1 is applied from the
図２（Ａ）〜（Ｅ）に、図１に示す一般的な液晶表示装置のいわゆる１ＨＶｃｏｍ反転駆動方式におけるタイミングチャートを示す。 2A to 2E are timing charts in the so-called 1HVcom inversion driving method of the general liquid crystal display device shown in FIG.
また、他の駆動方式として、保持容量配線Ｃｓからのカップリングを利用して液晶への印加電圧を変調させる容量結合駆動方式が知られている（たとえば特許文献３参照）。
上述した容量結合駆動方式は、１ＨＶｃｏｍ反転駆動方式に比べ、いわゆるオーバドライブによる液晶の応答速度を改善でき、また、Ｖｃｏｍ周波数帯域で発生するオーディオノイズを低減でき、超高精細パネルにおけるコントラスト補償（最適化）が行えるなどの特徴がある。 Compared to the 1HVcom inversion driving method, the capacitive coupling driving method described above can improve the response speed of the liquid crystal due to so-called overdrive, and can reduce audio noise generated in the Vcom frequency band. There is a feature that can be made.
ところが、特許文献３に記載されたこの容量結合駆動方式を、図３に示すような、印加電圧に対する液晶誘電率εの特性を有する液晶材料（ノーマリホワイト対応）を用いて液晶表示装置に採用した場合、下記の式（１）、図４および図５に示すように、黒輝度を最適化しようとした際、白輝度が黒くなる（沈んでしまう）という不利益がある。
このことにより、現在の容量結合駆動方式を採用した液晶表示装置においては、黒輝度、白輝度の両者を同時に最適化することができないという不利益がある。
However, this capacitive coupling driving method described in
As a result, in the liquid crystal display device adopting the current capacitive coupling driving method, there is a disadvantage that both the black luminance and the white luminance cannot be optimized simultaneously.
（数１）
ΔＶｐｉｘ１＝Ｖｓｉｇ＋{Ｃｃｓ／（Ｃｃｓ＋Ｃｌｃ）}＊ΔＶｃｓ−Ｖｃｏｍ …（１）
(Equation 1)
ΔVpix1 = Vsig + {Ccs / (Ccs + Clc)} * ΔVcs−Vcom (1)
式（１）において、ΔＶｐｉｘは実効画素電位、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
上述したように、黒輝度を最適化しようとした際、白輝度が沈んでしまうのは、上記式（１）の{Ｃｃｓ／（Ｃｃｓ＋Ｃｌｃ）}＊ΔＶｃｓの項にあり、液晶誘電率の非線形性が実効画素電位に影響を与えるためである。
In Expression (1), ΔVpix represents the effective pixel potential, Vsig represents the video signal voltage, Ccs represents the storage capacitor, Clc represents the liquid crystal capacitance, ΔVcs represents the potential of the signal CS, and Vcom represents the common voltage.
As described above, when the black luminance is optimized, the white luminance is sunk in the term {Ccs / (Ccs + Clc)} * ΔVcs in the above formula (1), and the nonlinearity of the liquid crystal dielectric constant. This affects the effective pixel potential.
本発明の目的は、黒輝度および白輝度の両方をともに最適化することが可能な表示装置を供することにある。 An object of the present invention is to provide a display device capable of optimizing both black luminance and white luminance.
本発明の表示装置は、信号ラインを伝搬される映像用画素データを、スイッチング素子を通して書き込む複数の画素回路がマトリクス状に配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、上記画素回路の行配列に対応するように配置された複数の容量配線と、上記走査ラインを駆動する走査ラインドライバ、および上記容量配線を駆動する容量配線ドライバを上記行配列に対応した各ドライバ段に有する駆動回路と、所定の周期でレベルが切り替わるコモン電圧信号を生成する生成回路と、を有し、上記画素部に配列された各画素回路は、第１画素電極および第２画素電極を有する表示エレメントと、第１電極および第２電極を有する保持容量と、を含み、上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第２画素電極に上記コモン電圧信号が印加され、上記走査ラインドライバは、駆動される走査ラインを垂直クロック信号に同期して次段にシフトさせるシフトパルスおよび走査用の信号を出力するシフトレジスタと、当該シフトレジスタからの上記走査用の信号を受けて走査ラインを駆動する走査ラインバッファとを含み、上記容量配線ドライバは、上記垂直クロック信号に対応して極性が反転する画素書き込み時の極性信号が入力され、当該極性信号の電位を上記走査用の信号に基づいてラッチする第１ラッチ回路と、上記シフトパルスの終了タイミングで、上記第１ラッチ回路がラッチした極性信号の電位をラッチし、ラッチされた極性信号の電位に対応する駆動レベルに上記容量配線の電位を変化させる第２ラッチ回路と、を有し、上記走査用の信号は、上記第１ラッチ回路でのラッチ開始から、上記シフトパルスの終了までの期間内に印加される、当該期間より短い時間幅のパルス信号である。 The display device of the present invention is arranged so as to correspond to a pixel portion in which a plurality of pixel circuits for writing video pixel data propagated through a signal line through a switching element are arranged in a matrix and a row arrangement of the pixel circuits. A plurality of scanning lines for controlling the conduction of the switching elements, a plurality of capacitance lines arranged to correspond to the row arrangement of the pixel circuits, a scanning line driver for driving the scanning lines, and the capacitance A drive circuit having a capacitor wiring driver for driving the wiring in each driver stage corresponding to the row arrangement, and a generation circuit for generating a common voltage signal whose level is switched at a predetermined period, and arranged in the pixel portion Each pixel circuit includes a display element having a first pixel electrode and a second pixel electrode, and a storage capacitor having a first electrode and a second electrode. The first pixel electrode of the display element, the first electrode of the storage capacitor, and one terminal of the switching element are connected, and the second electrode of the storage capacitor is connected to the capacitor wiring arranged in a corresponding row, the said common voltage signal to the second pixel electrode of the display element is applied, the scanning line driver outputs a signal for shift pulse and the scanning is shifted to the next stage in synchronization with the scanning lines in the vertical clock signal to be driven And a scanning line buffer that drives the scanning line in response to the scanning signal from the shift register, and the capacitor wiring driver writes the pixel whose polarity is inverted in response to the vertical clock signal. a polarity signal of the input time, the first latch circuit the potential of the polarity signal latched based on the signal for the scanning, the sheet In the end timing of Toparusu latches the potential of the polarity signal which the first latch circuit is latched, and a second latch circuit for changing the potential of the capacitor wiring to the drive level corresponding to the potential of the latched polarity signal, the The scanning signal is a pulse signal having a shorter duration than that period, which is applied within a period from the start of latching in the first latch circuit to the end of the shift pulse .
好適には、上記容量配線ドライバは、上記容量配線を駆動する信号の第１レベルと当該第１レベルより低い第２レベルとのいずれかを選択して対応する容量配線に印加する。 Preferably, the capacitive wiring driver selects either a first level of a signal for driving the capacitive wiring or a second level lower than the first level and applies the selected one to the corresponding capacitive wiring .
好適には、上記シフトレジスタは垂直クロック信号に基づき上記シフト信号のシフト動作を行い、上記極性信号は上記垂直クロック信号に対応して極性が反転する。 Preferably, the shift register performs a shift operation of the shift signal based on a vertical clock signal, and the polarity of the polarity signal is inverted corresponding to the vertical clock signal.
好適には、上記駆動回路は、選択された行の走査ラインを駆動して、対応する画素回路に画素データを書き込ませた後、同一の行の上記容量配線を駆動する。 Preferably, the driving circuit drives the scanning line of the selected row, writes pixel data in the corresponding pixel circuit, and then drives the capacitor wiring of the same row.
好適には、上記画素回路の表示エレメントが液晶セルである。 Preferably, the display element of the pixel circuit is a liquid crystal cell .
好適には、上記コモン電圧信号の振幅値および上記第１レベルと上記第２レベルとの電位差の値は、上記表示エレメントがノーマリホワイトモードの液晶セルの場合に、上記コモン電圧信号および上記電位差による実効画素電位の増加分について、黒表示のときの上記増加分に対する白表示のときの上記増加分の変動を上記コモン電圧信号により補償するように、選定されている。 Preferably, the amplitude value of the common voltage signal and the value of the potential difference between the first level and the second level are the same as the common voltage signal and the potential difference when the display element is a normally white mode liquid crystal cell. With respect to the increase in effective pixel potential due to the above, the change in the increase in white display with respect to the increase in black display is selected to be compensated by the common voltage signal.
本発明によれば、黒輝度および白輝度の両方をともに最適化することができる利点がある。 According to the present invention, there is an advantage that both black luminance and white luminance can be optimized.
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図６は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示す図である。 FIG. 6 is a diagram illustrating a configuration example of an active matrix display device according to an embodiment of the present invention in which, for example, a liquid crystal cell is used as a pixel display element (electro-optical element).
本表示装置１００は、図６に示すように、有効画素部１０１、垂直駆動回路（ＶＤＲＶ）１０２、水平駆動回路（ＨＤＲＶ）１０３、およびコモン電圧生成回路（ＶｃｏｍＧｅｎ）１０４を、主構成要素として有している。
As shown in FIG. 6, the
有効画素部１０１は、図７に示すように、複数の画素回路ＰＸＬＣが、ｍ×ｎのマトリクス状に配列されている。具体的には、全体としてノーマル表示が可能なように、たとえば３２０×ＲＧＢ×３２０個の画素回路が配列されている。
なお、図７においては、図面の簡単化のために、４×４のマトリクス配列として示している。
As shown in FIG. 7, the
In FIG. 7, a 4 × 4 matrix arrangement is shown for simplification of the drawing.
各画素回路ＰＸＬＣは、図７に示すように、スイッチング素子としてＴＦＴ（薄膜トランジスタ；thin film transistor）２０１と、ＴＦＴ２０１のドレイン電極（またはソース電極）に第１画素電極が接続された液晶セルＬＣ２０１と、ＴＦＴ２０１のドレイン電極に第１電極が接続された保持容量Ｃｓ２０１により構成されている。
なお、ＴＦＴ２０１のドレインと、液晶セルＬＣ２０１の第１画素電極と、保持容量ＣＳ２０１の第１電極との接続点によりノードＮＤ２０１が形成されている。
As shown in FIG. 7, each pixel circuit PXLC includes a TFT (thin film transistor) 201 as a switching element, a liquid crystal cell LC201 having a first pixel electrode connected to the drain electrode (or source electrode) of the
Note that a node ND201 is formed by a connection point between the drain of the
これら画素回路ＰＸＬＣの各々に対して、ゲートライン（走査ライン）１０５−１〜１０５−ｍおよび保持容量配線（以下、ストレージラインという）１０６−１〜１０６−ｍが各行ごとにその画素配列方向に沿って配線され、信号ライン１０７−１〜１０７−ｎが各列ごとにその画素配列方向に沿って配線されている。 For each of these pixel circuits PXLC, gate lines (scanning lines) 105-1 to 105-m and storage capacitor lines (hereinafter referred to as storage lines) 106-1 to 106-m are arranged in the pixel arrangement direction for each row. The signal lines 107-1 to 107-n are wired along the pixel arrangement direction for each column.
そして、各画素回路ＰＸＬＣのＴＦＴ２０１のゲート電極は、各行単位で同一のゲートライン１０５−１〜１０５−ｍにそれぞれ接続されている。
各画素回路ＰＸＬＣの保持容量Ｃｓの第２電極は、各行単位で同一のストレージライン１０６−１〜１０６−ｍにそれぞれ接続されている。
また、各画素回路ＰＸＬＣのソース電極（または、ドレイン電極）は、各列単位で同一の信号ライン１０７−１〜１０７−ｎに各々接続されている。
そして、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極は、１水平走査期間（１Ｈ）に極性が反転する小振幅のコモン電圧ＶＣＯＭの図示しない供給ラインに共通に接続されている。
The gate electrode of the
The second electrode of the storage capacitor Cs of each pixel circuit PXLC is connected to the same storage line 106-1 to 106-m for each row.
Further, the source electrode (or drain electrode) of each pixel circuit PXLC is connected to the same signal line 107-1 to 107-n for each column.
The second pixel electrode of the liquid crystal cell LC201 of each pixel circuit PXLC is connected in common to a supply line (not shown) of a small amplitude common voltage VCOM whose polarity is inverted during one horizontal scanning period (1H).
各ゲートライン１０５−１〜１０５−ｍは、垂直駆動回路１０２のゲートドライバにより駆動され、各ストレージライン１０６−１〜１０６−ｍは垂直駆動回路１０２の容量ドライバ（ＣＳドライバ）により駆動され、各信号ライン１０７−１〜１０７−ｎは水平駆動回路１０３により駆動される。
Each of the gate lines 105-1 to 105-m is driven by a gate driver of the
垂直駆動回路１０２は、基本的には、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１０５−１〜１０５−ｍに接続された各画素回路ＰＸＬＣを１行単位で順次選択する処理を行う。
すなわち、垂直駆動回路１０２は、ゲートライン１０５−１に対してゲートパルスＧＰ１を与えて第１行目の各列の画素が選択し、ゲートライン１０５−２に対してゲートパルスＧＰ２を与えて第２行目の各列の画素を選択する。以下同様にして、ゲートライン１０５−３，…，１０５−ｍ対してゲートパルスＧＰ３，…，ＧＰｍを順に与える。
The
That is, the
さらに、垂直駆動回路１０２は、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択した容量信号（以下、ストレージ信号という）ＣＳ１〜ＣＳｍを順に与える。
Further, the
図８（Ａ）〜（Ｌ）は、本実施形態の垂直駆動回路のゲートラインとストレージラインの駆動例を示すタイミングチャートである。 8A to 8L are timing charts showing examples of driving the gate lines and the storage lines of the vertical drive circuit of this embodiment.
垂直駆動回路１０２は、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍ、ストレージライン１０６−１〜１０６−ｍを駆動していくが、ゲートパルスで一のゲートラインを駆動した後（信号書き込み後）、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルを、以下のように、第１レベルＣＳＨと第２レベルＣＳＬを交互に選択して印加する。
たとえば、垂直駆動回路１０２は、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第１レベルＣＳＨを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第２レベルＣＳＬを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。
また、第１行目のストレージライン１０６−１に第２レベルＣＳｌを選択してストレージ信号ＣＳ１を印加した場合、第２行目のストレージライン１０６−２には第１レベルＣＳＨを選択してストレージ信号ＣＳ２を印加し、第３行目のストレージライン１０６−３には第２レベルＣＳＬを選択してストレージ信号ＣＳ３を印加し、第４行目のストレージライン１０６−４には第１レベルＣＳＨを選択してストレージ信号ＣＳ４を印加し、以下同様にして交互に第２レベルＣＳＬと第１レベルＣＳＨを選択してストレージ信号ＣＳ５〜ＣＳｍをストレージライン１０６−５〜１０６−ｍに印加する。
The
For example, when the
Further, when the storage signal CS1 is applied by selecting the second level CS1 to the first-line storage line 106-1, the first-level CSH is selected and stored in the second-line storage line 106-2. The signal CS2 is applied, the second level CSL is selected for the third row storage line 106-3 and the storage signal CS3 is applied, and the first level CSH is applied to the fourth row storage line 106-4. The storage signal CS4 is selected and applied, the second level CSL and the first level CSH are alternately selected in the same manner, and the storage signals CS5 to CSm are applied to the storage lines 106-5 to 106-m.
本実施形態においては、ゲートパルスＧＰの立下り後（信号ラインからの書き込み後）、ストレージライン１０６−１〜１０６−ｍを駆動し、保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
In the present embodiment, after the fall of the gate pulse GP (after writing from the signal line), the storage lines 106-1 to 106-m are driven and coupled via the storage capacitor CS201, thereby causing the pixel potential (node). The voltage applied to the liquid crystal is modulated by changing the potential of the
図７には、垂直駆動回路１０２のＣＳドライバ１０２０のレベル選択出力部の一例を模式的に示している。
ＣＳドライバ１０２０は、可変電源部１０２１と、電源部１０２１の正極側に接続された第１レベル供給ライン１０２２と、電源部１０２１の負極側に接続された第２レベル供給ライン１０２３と、第１レベル供給ライン１０２２または第２レベル供給ライン１０２３とを画素配列の各行毎に配線したストレージライン１０６−１〜１０６−ｍとを選択的に接続するスイッチＳＷ１〜ＳＷｍを含んで構成されている。
FIG. 7 schematically shows an example of the level selection output unit of the
The
また、図７中にΔＶｃｓは第１レベルＣＳＨと第２レベルＣＳＬとのレベル差（電位差）を示している。
後で詳述するように、このΔＶｃｓと小振幅の交番のコモン電圧Ｖｃｏｍの振幅ΔＶｃｏｍは、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
In FIG. 7, ΔVcs indicates a level difference (potential difference) between the first level CSH and the second level CSL.
As will be described in detail later, the amplitude ΔVcom of the alternating common voltage Vcom having a small amplitude with respect to ΔVcs is selected to be a value that can optimize both the black luminance and the white luminance.
For example, as will be described later, the effective pixel potential ΔVpix applied to the liquid crystal during white display. The values of ΔVcs and ΔVcom are determined so that W becomes a value of 0.5V or less.
垂直駆動回路１０２は、垂直シフトレジスタ群を含み、画素配列に対応して各行毎に配列されたゲートラインが接続されたゲートバッファに対応して設けられた複数のシフトレジスタＶＳＲを有する。各シフトレジスタＶＳＲは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる垂直クロックＶＣＫ（または互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ）が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスＶＳＴを、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファに供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートラインが順番に駆動されていく。
The
For example, the shift register shifts the vertical start pulse VST in synchronization with the vertical clock VCK and supplies it to the corresponding gate buffer.
Further, the vertical start pulse VST is propagated from the upper side or the lower side of the
Therefore, basically, the gate lines are sequentially driven through the gate buffers by the vertical clock supplied from the shift register VSR.
図９は、本実施形態の垂直駆動回路のゲートドライバとＣＳドライバの構成例を示すブロック図である。 FIG. 9 is a block diagram illustrating a configuration example of the gate driver and the CS driver of the vertical drive circuit according to the present embodiment.
本実施形態の垂直駆動回路１０２は、図９に示すように、画素配列の各行毎に独立に駆動するドライバ段３００−１，３００−２，３００−３、・・・３００−ｍが設けられている。
As shown in FIG. 9, the
各ドライバ段３００（−１〜−ｍ）は、シフトレジスタ（ＶＳＲ）３０１、ゲートバッファ３０２、ＣＳブロック３０３、およびＣＳバッファ３０４を有する。たとえばＣＳバッファ３０４が上述したＣＳドライバのレベル選択出力部の機能を併せ持つ。
Each driver stage 300 (−1 to −m) includes a shift register (VSR) 301, a
シフトレジスタ３０１は、垂直スタ−トパルスＶＳＴを、イネーブル信号ＥＮＢ、垂直クロックＶＣＫに同期にてシフト動作を行い、対応するゲートバッファ３０２に供給する。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタ３０１により供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０５−１〜１０５−ｍが順番に駆動されていく。
The
Further, the vertical start pulse VST is propagated from the upper side or the lower side of the
Therefore, basically, the gate lines 105-1 to 105-m are sequentially driven through the gate buffers by the vertical clock supplied from the
ＣＳブロックは、各ドライブ段で独立した動作を行い、シフトレジスタ３０１からゲートバッファ３０２に出力されるゲート信号Ｇａｔｅと、シフトレジスタ３０１から次段のシフトレジスタに出力される信号ＶＳＲｏｕｔとに基づいて、極性信号ＰＯＬを２段階にラッチした後、ＣＳバッファ３０４に出力する。
The CS block performs an independent operation at each drive stage, and based on the gate signal Gate output from the
図１０は、図９のＣＳブロックの基本構成を示す図である。
ＣＳブロック３０３は、基本的に、ゲート信号Ｇａｔｅに基づいて極性信号ＰＯＬをラッチする第１ラッチ３０３１と、信号ＶＳＲｏｕｔに基づいて第１ラッチ３０３１のラッチ信号ＰＯＬをラッチし、所定のタイミングでＣＳバッファ３０４に出力する第２ラッチ３０３２とを有する。
FIG. 10 is a diagram showing a basic configuration of the CS block of FIG.
The
図１１は、ＣＳブロックの具体的な構成例を示す回路図である。 FIG. 11 is a circuit diagram illustrating a specific configuration example of the CS block.
このＣＳブロック３０３は、２入力ＮＡＮＤ４０１、インバータ４０２〜４０５、およびスイッチ回路４０６〜４０８を有する。そして、ＮＡＮＤ４０１とインバータ４０２により第１ラッチ３０３１が構成され、インバータ４０３と４０４により第２ラッチ３０３２が構成されている。
The
ＮＡＮＤ４０１の第１入力がスイッチ４０６の固定接点ａおよびインバータ４０２の出力端子に接続され、第２入力が信号ＤＩＳＣの入力ラインに接続され、出力がスイッチ４０７の作動接点ｂおよびインバータ４０２の入力端子に接続されている。
インバータ４０３の入力端子がスイッチ４０７の固定接点ａおよびスイッチ４０８の作動接点ｂに接続され、出力端子がインタバータ４０４の入力端子およびＣＳバッファ３０４の入力に接続されている。そして、インバータ４０４の出力端子がスイッチ４０８の固定接点ａに接続されている。
スイッチ４０６はゲート信号Ｇａｔｅおよびその反転信号ＸＧａｔｅによりオン、オフされる。スイッチ４０７と４０８は信号ＶＳＲｏｕｔおよび信号ＶＳＲｏｕｔがインバータ４０５で反転された信号でオン、オフされる。
The first input of the
The input terminal of the
The
図１２は、ゲートバッファの構成例を示す回路図である。
ゲートバッファ３０２は、図１２に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ３、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ３により構成されている。
ＰＭＯＳトランジスタＰＴ１〜ＰＴ３のソースは高電圧（たとえば６Ｖ）の電源電圧ＶＤＤ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３のソースが低電圧（たとえば−３Ｖ）の電源電圧ＶＳＳ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインとＮＭＯＳトランジスタＮＴ１のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２のドレインとＮＭＯＳトランジスタＮＴ２のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１のゲート、並びに出力バッファ段を構成するＰＭＯＳトランジスタＰＴ３のゲートおよびＮＭＯＳトランジスタＮＴ３のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ３のドレインおよびＮＭＯＳトランジスタＮＴ３のドレインが接続され、その接続点がゲートラインに接続される。
また、ＰＭＯＳトランジスタＰＴ２のゲートが信号Ａの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲートが信号Ａの反転信号ＸＡの供給ラインに接続されている。
このように、ゲートバッファはレベルシフタと出力バッファ段により構成されている。
FIG. 12 is a circuit diagram showing a configuration example of the gate buffer.
As shown in FIG. 12, the
The sources of the PMOS transistors PT1 to PT3 are connected to the supply line of the high voltage (for example, 6V) power supply voltage VDD2, and the sources of the NMOS transistors NT1 to NT3 are connected to the supply line of the low voltage (for example, -3V) power supply voltage VSS2. ing.
The drain of the PMOS transistor PT1 and the drain of the NMOS transistor NT1 are connected to each other, and the connection point is connected to the gate of the NMOS transistor NT2.
The drain of the PMOS transistor PT2 and the drain of the NMOS transistor NT2 are connected to each other, and the connection point is connected to the gate of the NMOS transistor NT1, the gate of the PMOS transistor PT3 constituting the output buffer stage, and the gate of the NMOS transistor NT3.
The drain of the PMOS transistor PT3 and the drain of the NMOS transistor NT3 are connected, and the connection point is connected to the gate line.
The gate of the PMOS transistor PT2 is connected to the supply line for the signal A, and the gate of the PMOS transistor PT1 is connected to the supply line for the inverted signal XA of the signal A.
Thus, the gate buffer is composed of the level shifter and the output buffer stage.
図１３は、ＣＳバッファの構成例を示す回路図である。
ＣＳバッファ３０４は、図１３に示すように、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１３、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１３により構成されている。
ＰＭＯＳトランジスタＰＴ１１、ＰＴ１２のソースは高電圧（たとえば６Ｖ）の電源電圧ＶＤＤ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースが低電圧（たとえば−３Ｖ）の電源電圧ＶＳＳ２の供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１３のソースは第１レベル電圧（たとえば３Ｖ）の電源電圧ＶＣＳＨの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３のソースが第２レベル電圧（たとえば０Ｖ）の電源電圧ＶＳＳの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインとＮＭＯＳトランジスタＮＴ１１のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインとＮＭＯＳトランジスタＮＴ１２のドレイン同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１１のゲート、並びに出力バッファ段を構成するＰＭＯＳトランジスタＰＴ１３のゲートおよびＮＭＯＳトランジスタＮＴ１３のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１３のドレインおよびＮＭＯＳトランジスタＮＴ１３のドレインが接続され、その接続点がゲートラインに接続される。
また、ＰＭＯＳトランジスタＰＴ１２のゲートが信号Ｂの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが信号Ｂの反転信号ＸＢの供給ラインに接続されている。
このように、ゲートバッファはレベルシフタと出力バッファ段により構成されている。また、信号Ｂ、ＸＢが切り替え信号となっている。
FIG. 13 is a circuit diagram illustrating a configuration example of the CS buffer.
As shown in FIG. 13, the
The sources of the PMOS transistors PT11 and PT12 are connected to the supply line of the high voltage (for example, 6V) power supply voltage VDD2, and the sources of the NMOS transistors NT11 and NT12 are connected to the supply line of the low voltage (for example, -3V) power supply voltage VSS2. ing.
The source of the PMOS transistor PT13 is connected to the supply line of the power supply voltage VCSH of the first level voltage (eg 3V), and the source of the NMOS transistor NT13 is connected to the supply line of the power supply voltage VSS of the second level voltage (eg 0V). Yes.
The drain of the PMOS transistor PT11 and the drain of the NMOS transistor NT11 are connected to each other, and the connection point is connected to the gate of the NMOS transistor NT12.
The drain of the PMOS transistor PT12 and the drain of the NMOS transistor NT12 are connected to each other, and the connection point is connected to the gate of the NMOS transistor NT11, the gate of the PMOS transistor PT13 constituting the output buffer stage, and the gate of the NMOS transistor NT13.
The drain of the PMOS transistor PT13 and the drain of the NMOS transistor NT13 are connected, and the connection point is connected to the gate line.
The gate of the PMOS transistor PT12 is connected to the supply line for the signal B, and the gate of the PMOS transistor PT11 is connected to the supply line for the inverted signal XB of the signal B.
Thus, the gate buffer is composed of the level shifter and the output buffer stage. Signals B and XB are switching signals.
図１４（Ａ）〜（Ｌ）は、図９の垂直駆動回路の動作例を示すタイミングチャートである。
本実施形態の垂直駆動回路１０２におけるＣＳドライバは、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
また、本実施形態の垂直駆動回路のＣＳブロック等は、少ない素子数で形成することができ、回路規模の縮小に貢献している。たとえば２０個以下のトランジスタにより構成することが可能である。
14A to 14L are timing charts showing an operation example of the vertical drive circuit of FIG.
The CS driver in the
That is, it is possible to control only with the signal of its own stage without depending on the signals of the preceding and following stages of this embodiment.
In addition, the CS block and the like of the vertical drive circuit of this embodiment can be formed with a small number of elements, which contributes to a reduction in circuit scale. For example, it can be constituted by 20 or less transistors.
水平駆動回路１０３は、水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる水平クロックＨＣＫ（または互いに逆相の垂直クロックＨＣＫ，ＨＣＫＸ）に基づいて、入力される映像信号Ｖｓｉｇを１Ｈ（Ｈは水平走査期間）毎に順次サンプリングし、信号ライン１０７−１〜１０７−ｎを介して垂直駆動回路１０２によって行単位で選択される各画素回路ＰＸＬＣに対して書き込む処理を行う。
The
コモン電圧生成回路１０４は、１水平走査期間（１Ｈ）毎に極性が反転する小振幅のコモン電圧ＶＣＯＭを生成して図示しない供給ラインを通して有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に供給する。
コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値は、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓとともに、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下の値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
The common
The value of the amplitude ΔVcom of the amplitude of the common voltage Vcom is selected such that the black luminance and the white luminance can be optimized together with the difference ΔVcs between the first level of the storage signal CS and the CSH and the second level CSL.
For example, as will be described later, the effective pixel potential ΔVpix applied to the liquid crystal during white display. The values of ΔVcs and ΔVcom are determined so that W becomes a value of 0.5V or less.
図６においては、コモン電圧生成回路１０４を液晶パネル内に設ける構成を例として示しているが、パネル外に配置して、パネル外からコモン電圧Ｖｃｏｍを供給するように構成することも可能である。
In FIG. 6, a configuration in which the common
図１５は、本実施形態に係るコモン電圧生成回路の構成例を示す回路図である。
図１５の例は、パネルの外部部品により小振幅のコモン電圧Ｖｃｏｍを生成する場合を示している。
FIG. 15 is a circuit diagram illustrating a configuration example of the common voltage generation circuit according to the present embodiment.
The example of FIG. 15 shows a case where a small amplitude common voltage Vcom is generated by an external part of the panel.
図１５のコモン電圧生成回路は、フリッカ調整用抵抗素子Ｒ１，Ｒ２、平滑キャパシタＣ１、小振幅ΔＶｃｏｍだけ振幅させるためのキャパシタＣ４、Ｖｃｏｍ供給ライン１０８の配線抵抗Ｒｃｏｍ、およびＶｃｏｍ供給ライン１０８の寄生容量Ｃｃｏｍを含んで構成されている。
The common voltage generation circuit of FIG. 15 includes flicker adjustment resistance elements R1 and R2, a smoothing capacitor C1, a capacitor C4 for amplifying by a small amplitude ΔVcom, a wiring resistance Rcom of the
電源電圧ＶＣＣの供給ラインと接地ラインＧＮＤとの間に抵抗素子Ｒ１、Ｒ２が直列に接続され、両抵抗素子Ｒ１，Ｒ２で抵抗分圧した電圧を抵抗素子の接続ノードＮＤ１に発生する。抵抗素子Ｒ２は可変抵抗で、発生する電圧を調整可能となっている。
接続ノードＮＤ１がパネル端子Ｔに接続されている。キャパシタＣ１の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が接地されている。
キャパシタＣ２の第１電極が接続ノードＮＤ１と端子Ｔとの接続ラインに接続され、第２電極が信号ＦＲＰの供給ラインに接続されている。
Resistance elements R1 and R2 are connected in series between the supply line of the power supply voltage VCC and the ground line GND, and a voltage divided by the resistance elements R1 and R2 is generated at the connection node ND1 of the resistance elements. The resistance element R2 is a variable resistance, and the generated voltage can be adjusted.
A connection node ND1 is connected to the panel terminal T. The first electrode of the capacitor C1 is connected to the connection line between the connection node ND1 and the terminal T, and the second electrode is grounded.
The first electrode of the capacitor C2 is connected to the connection line between the connection node ND1 and the terminal T, and the second electrode is connected to the supply line of the signal FRP.
図１５のコモン電圧生成回路においては、次式に従って小振幅ΔＶｃｏｍが決定される。 In the common voltage generation circuit of FIG. 15, the small amplitude ΔVcom is determined according to the following equation.
（数２）
ΔＶｃｏｍ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃｃｏｍ）｝×ＦＲＰ …（２）
(Equation 2)
ΔVcom = {C2 / (C1 + C2 + Ccom)} × FRP (2)
小振幅は容量カップリング（結合）を利用、またはデジタル的に生成して、使用することが可能である。
小振幅ΔＶｃｏｍの値は、極力小さい振幅、たとえば１０ｍＶ〜１．０Ｖ程度の振幅が良い。理由は、それ以外であるとオーバドライブによる応答速度の改善、音響ノイズ低減などの効果が小さくなってしまうためである。
Small amplitudes can be used using capacitive coupling (digital coupling) or digitally generated.
The value of the small amplitude ΔVcom is preferably as small as possible, for example, about 10 mV to 1.0 V. The reason is that otherwise, effects such as improvement of response speed by overdrive and reduction of acoustic noise are reduced.
以上のように、本実施形態においては、液晶表示装置１００において、容量カップリングを利用した容量結合駆動を行う際に、コモン電圧Ｖｃｏｍの振幅の振幅ΔＶｃｏｍの値と、ストレージ信号ＣＳの第１レベルとＣＳＨと第２レベルＣＳＬとの差ΔＶｃｓの値が、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖより低い値となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
以下、本実施形態の容量結合駆動についてさらに詳細に説明する。
As described above, in the present embodiment, when the liquid
For example, the effective pixel potential ΔVpix applied to the liquid crystal during white display The values of ΔVcs and ΔVcom are determined so that W becomes a value lower than 0.5V.
Hereinafter, the capacitive coupling drive of this embodiment will be described in more detail.
図１６（Ａ）〜（Ｅ）は、本実施形態の主要な液晶セルの駆動波形を示すタイミングチャートである。
図１６（Ａ）がゲートパルスＧＰ Ｎを、図１６（Ｂ）がコモン電圧Ｖｃｏｍを、図１６（Ｃ）がストレージ信号ＣＳ Ｎを、図１６（Ｄ）が映像信号Ｖｓｉｇを、図１６（Ｅ）が液晶セルに印加される信号Ｐｉｘ Ｎをそれぞれ示している。
16A to 16E are timing charts showing driving waveforms of main liquid crystal cells of this embodiment.
FIG. 16A shows the gate pulse GP. 16B shows the common voltage Vcom, and FIG. 16C shows the storage signal CS. 16D shows the video signal Vsig, and FIG. 16E shows the signal Pix applied to the liquid crystal cell. N is shown respectively.
本実施形態の容量結合駆動においては、コモン電圧Ｖｃｏｍは一定の直流電圧ではなく１水平走査期間（１Ｈ）毎に極性が反転する小振幅の交番の信号として生成され、各画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に印加される。
また、ストレージ信号ＣＳ Ｎは、各ゲートライン毎に対応して独立に配線された各ストレージライン１０６−１〜１０６−ｍ毎に第１レベル（ＣＳＨ、たとえば３Ｖ〜４Ｖ）または第２レベル（ＣＳＬ、たとえば０Ｖ）のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔＶｐｉｘは次式で与えられる。
In the capacitive coupling drive according to the present embodiment, the common voltage Vcom is not a constant DC voltage, but is generated as an alternating signal having a small amplitude whose polarity is inverted every horizontal scanning period (1H), and the liquid crystal cell of each pixel circuit PXLC. Applied to the second pixel electrode of the
The storage signal CS N is the first level (CSH, for example, 3V to 4V) or the second level (CSL, for example, 0V) for each storage line 106-1 to 106-m independently wired corresponding to each gate line. Choose to give one.
The effective pixel potential ΔVpix applied to the liquid crystal when driven in this way is given by the following equation.
図１７に示すように、式（３）において、Ｖｓｉｇは映像信号電圧、Ｃｃｓは保持容量、Ｃｌｃは液晶容量を、ＣｇはノードＮＤ２０１とゲートライン間の容量を、ＣｓｐはノードＮＤ２０１と信号ライン間の容量を、ΔＶｃｓは信号ＣＳの電位を、Ｖｃｏｍはコモン電圧をそれぞれ示している。
式（３）において、近似式の第２項｛（Ｃｃｓ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｓ｝が液晶誘電率の非線形性により低階調（白輝度側）が黒くなる（沈む）要因となる項であり、近似式の第３項｛（Ｃｃｌ／Ｃｃｓ＋Ｃｌｃ）＊ΔＶｃｏｍ／２｝が液晶誘電率の非線形性により低階調側を白くする（浮かせる）項である。
すなわち、近似式の第２項の低階調（白輝度側）が黒くなる（沈む）傾向部分が第３項により低階調側を白くする（浮かせる）機能により補償するように動作する。
そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。
As shown in FIG. 17, in Expression (3), Vsig is a video signal voltage, Ccs is a holding capacitor, Clc is a liquid crystal capacitor, Cg is a capacitor between the node ND201 and the gate line, and Csp is between the node ND201 and the signal line. ΔVcs represents the potential of the signal CS, and Vcom represents a common voltage.
In Expression (3), the second term {(Ccs / Ccs + Clc) * ΔVcs} of the approximate expression is a term that causes the low gradation (white luminance side) to become black (sink) due to the nonlinearity of the liquid crystal dielectric constant. The third term {(Ccl / Ccs + Clc) * ΔVcom / 2} in the approximate expression is a term that whitens (floats) the low gradation side due to the nonlinearity of the liquid crystal dielectric constant.
In other words, the second term of the approximate expression operates so as to compensate the portion where the low gradation (white luminance side) tends to become black (sinks) by the function of making the low gradation side white (floating) by the third term.
The optimum contrast can be obtained by selecting values that can optimize both the black luminance and the white luminance.
図１８（Ａ），（Ｂ）は液晶表示装置で使用される液晶材料（ノーマリホワイト液晶）を用いた場合の白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗの選定基準を説明するための図である。図１８（Ａ）が印加電圧に対する比誘電率εの特性を示す図であり、図１８（Ｂ）は図１８（Ａ）の特性が大きく変化する領域を拡大して示す図である。 18A and 18B show the effective pixel potential ΔVpix applied to the liquid crystal during white display when the liquid crystal material (normally white liquid crystal) used in the liquid crystal display device is used. It is a figure for demonstrating the selection criteria of W. FIG. 18A is a diagram showing the characteristic of the relative dielectric constant ε with respect to the applied voltage, and FIG. 18B is an enlarged diagram showing a region where the characteristic of FIG. 18A greatly changes.
図に示すように、液晶表示装置に使用されている液晶特性では、約０．５Ｖ以上の電圧を印加すると、白輝度が沈んでしまう。
そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下とする必要がある。したがって、実効画素電位ΔＶｐｉｘ Ｗが０．５Ｖ以下となるようにΔＶｃｓとΔＶｃｏｍの値が決定される。
As shown in the figure, in the liquid crystal characteristics used in the liquid crystal display device, when a voltage of about 0.5 V or more is applied, white luminance is reduced.
Therefore, in order to optimize the white luminance, the effective pixel potential ΔVpix applied to the liquid crystal at the time of white display. W needs to be 0.5V or less. Therefore, the effective pixel potential ΔVpix The values of ΔVcs and ΔVcom are determined so that W is 0.5V or less.
実際に評価した結果としては、ΔＶｃｓ＝３．８Ｖ、ΔＶｃｏｍ＝０．５Ｖのとき、最適なコントラストが得られた。 As a result of actual evaluation, an optimum contrast was obtained when ΔVcs = 3.8V and ΔVcom = 0.5V.
図１９は、本発明の実施形態に係る駆動方式、関連する容量結合駆動方式、および通常の１ＨＶｃｏｍ駆動方式の映像信号電圧と実効画素電位との関係を示す図である。
図１９において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が実効画素電位ΔＶｐｉｘをそれぞれ示している。また、図１９中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を、Ｃで示す線が通常の１ＨＶｃｏｍ駆動方式の特性を示している。
FIG. 19 is a diagram illustrating the relationship between the video signal voltage and the effective pixel potential in the driving method, the related capacitive coupling driving method, and the normal 1HVcom driving method according to the embodiment of the present invention.
In FIG. 19, the horizontal axis represents the video signal voltage Vsig, and the vertical axis represents the effective pixel potential ΔVpix. In FIG. 19, the line indicated by A indicates the characteristics of the driving system according to the embodiment of the present invention, the line indicated by B indicates the characteristics of the capacitive coupling driving system, and the line indicated by C indicates the normal 1HVcom driving system. The characteristics are shown.
図１９からわかるように、本実施形態に係る駆動方式によれば、関連する容量結合駆動方式に比べて十分な特性改善が得られている。 As can be seen from FIG. 19, according to the drive method according to the present embodiment, a sufficient characteristic improvement is obtained compared to the related capacitively coupled drive method.
図２０は、本発明の実施形態に係る駆動方式、および関連する容量結合駆動方式の映像信号電圧と輝度との関係を示す図である。
図２０において、横軸が映像信号電圧Ｖｓｉｇを、縦軸が輝度をそれぞれ示している。また、図２０中、Ａで示す線が本発明の実施形態に係る駆動方式の特性を、Ｂで示す線が関連する容量結合駆動方式の特性を示している。
FIG. 20 is a diagram illustrating the relationship between the video signal voltage and the luminance in the driving method according to the embodiment of the present invention and the related capacitive coupling driving method.
In FIG. 20, the horizontal axis indicates the video signal voltage Vsig, and the vertical axis indicates the luminance. In FIG. 20, the line indicated by A indicates the characteristic of the driving method according to the embodiment of the present invention, and the characteristic indicated by the line B indicates the characteristic of the capacitive coupling driving method.
図２０からわかるように、関連する容量結合駆動方式では黒輝度（２）を最適化した際に、白輝度（１）が沈んでいた。これに対して、本実施形態に係る駆動方式によれば、Ｖｃｏｍを小振幅としたことで、黒輝度（１）および白輝度（１）の両方とも最適化することができる。 As can be seen from FIG. 20, in the related capacitive coupling driving method, when the black luminance (2) was optimized, the white luminance (1) was sunk. On the other hand, according to the driving method according to the present embodiment, both black luminance (1) and white luminance (1) can be optimized by setting Vcom to a small amplitude.
下記の式（４）に、本実施形態に係る駆動方式の上記式（３）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと白表示のときの実効画素電位ΔＶｐｉｘ Ｗの値を示す。
また、式（５）に関連する容量結合駆動方式の上記式（１）に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔＶｐｉｘ Ｂと実効画素電位ΔＶｐｉｘ Ｗの値を示す。
In the following formula (4), the effective pixel potential ΔVpix at the time of black display and the case of black display when specific numerical values are set in the above formula (3) of the driving method according to the present embodiment. Effective pixel potential ΔVpix when displaying B and white The value of W is shown.
Further, the effective pixel potential ΔVpix at the time of black display and black display when specific numerical values are set in the above formula (1) of the capacitive coupling driving method related to the formula (5). B and effective pixel potential ΔVpix The value of W is shown.
式（４）および式（５）に示すように、黒表示のときは本実施形態に係る駆動方式と関連する駆動方式ともに実効画素電位ΔＶｐｉｘ Ｂは３．３Ｖとなり、黒輝度が最適化されている。
白表示のときは、式（５）に示すように、関連する駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以上の０．８Ｖとなり、図１８（Ｂ）に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔＶｐｉｘ Ｗは０．５Ｖ以下の０．４Ｖとなり、図１８（Ｂ）に関連付けて説明したように白輝度が最適化される。
As shown in the equations (4) and (5), when displaying black, the effective pixel potential ΔVpix is used for both the driving method according to the present embodiment and the driving method related to this embodiment. B is 3.3 V, and the black luminance is optimized.
In the case of white display, the effective pixel potential ΔVpix of the related driving method as shown in Expression (5). W becomes 0.8V of 0.5V or more, and the white luminance is reduced as described with reference to FIG.
On the other hand, the effective pixel potential ΔVpix of the driving method according to the present embodiment. W becomes 0.4V, which is 0.5V or less, and the white luminance is optimized as described with reference to FIG.
次に、上記構成による動作を説明する。 Next, the operation according to the above configuration will be described.
垂直駆動回路１０２のシフトレジスタには、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸが供給される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスＶＳＴが、垂直クロックＶＣＫに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスＶＳＴは、有効画素部１０１の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタＶＳＲにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン１０５−１〜１０５−ｍが順番に駆動されていく。
The shift register of the
In the shift register, the level shift operation of the vertical clock is performed, and each is delayed by a different delay time. For example, in the shift register, the vertical start pulse VST is shifted in synchronization with the vertical clock VCK and supplied to the corresponding gate buffer.
Further, the vertical start pulse VST is propagated from the upper side or the lower side of the
Therefore, basically, the gate lines 105-1 to 105-m are sequentially driven through the gate buffers by the vertical clock supplied from the shift register VSR.
このように、垂直駆動回路１０２により、たとえば第１行目から順番にゲートライン１０５−１〜１０５−ｍが駆動されていくが、これに伴い、ストレージライン１０６−１〜１０６−ｍが駆動されていく。このとき、ゲートパルスで一のゲートラインを駆動した後、次のゲートラインのゲートパルスの立ち上がりのタイミングで、ストレージライン１０６−１〜１０６−ｍに印加するストレージ信号ＣＳ１〜ＣＳｍのレベルが、第１レベルＣＳＨと第２レベルＣＳＬが交互に選択されて印加される。
たとえば、第１行目のストレージライン１０６−１に第１レベルＣＳＨを選択してストレージ信号ＣＳ１が印加された場合、第２行目のストレージライン１０６−２には第２レベルＣＳＬが選択されてストレージ信号ＣＳ２が印加され、第３行目のストレージライン１０６−３に第１レベルＣＳＨが選択されてストレージ信号ＣＳ３が印加され、第４行目のストレージライン１０６−４には第２レベルＣＳＬが選択されストレージ信号ＣＳ４が印加され、以下同様にして交互に第１レベルＣＳＨと第２レベルＣＳＬが選択されストレージ信号ＣＳ５〜ＣＳｍがストレージライン１０６−５〜１０６−ｍに印加される。
As described above, the gate lines 105-1 to 105-m are sequentially driven from the first row by the
For example, when the first level CSH is selected for the storage line 106-1 in the first row and the storage signal CS1 is applied, the second level CSL is selected for the storage line 106-2 in the second row. The storage signal CS2 is applied, the first level CSH is selected and applied to the storage line 106-3 in the third row, the storage signal CS3 is applied, and the second level CSL is applied to the storage line 106-4 in the fourth row. The storage signal CS4 is selected and the first level CSH and the second level CSL are alternately selected in the same manner, and the storage signals CS5 to CSm are applied to the storage lines 106-5 to 106-m.
また、小振幅ΔＶｃｏｍで交番のコモン電圧Ｖｃｏｍが有効画素部１０１の全画素回路ＰＸＬＣの液晶セルＬＣ２０１の第２画素電極に共通に印加される。
Further, an alternating common voltage Vcom having a small amplitude ΔVcom is commonly applied to the second pixel electrodes of the liquid crystal cells LC201 of all the pixel circuits PXLC of the
そして、水平駆動回路１０３では、図示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路ＰＸＬＣに書き込むベきデータ信号ＳＤＴとして各信号ライン１０７−１〜１０７−ｎに供給される。
たとえば、まず、Ｒ対応のセレクタスイッチが導通状態に駆動制御されてＲデータが各信号ラインに出力されてＲデータが書き込まれる。Ｒデータの書き込みが終了すると、Ｇ対応のセレクタスイッチのみが導通状態に駆動制御されてＧデータが各信号ラインに出力されて書き込まれる。Ｇデータの書き込みが終了すると、Ｂ対応のセレクタスイッチのみが導通状態に駆動制御されてＢデータが各信号ラインに出力されて書き込まれる。
The
For example, first, the R corresponding selector switch is driven and controlled to be conductive, R data is output to each signal line, and R data is written. When the writing of R data is completed, only the selector switch corresponding to G is driven and controlled so that the G data is output and written to each signal line. When the writing of the G data is completed, only the selector switch corresponding to B is driven and controlled so that the B data is output to each signal line and written.
本実施形態においては、この信号ラインからの書き込み後（ゲートパルスＧＰの立下り後）、ストレージライン１０６−１〜１０６−ｍから保持容量ＣＳ２０１を介してカップリングさせることにより画素電位（ノードＮＤ２０１の電位）を変化させて、液晶印加電圧を変調させている。
このとき、コモン電圧Ｖｃｏｍは一定値ではなく小振幅ΔＶｃｏｍ（１０ｍＶ〜１．０Ｖ）で交番信号として供給される。
これにより、黒輝度のみならず白輝度も最適化されている。
In the present embodiment, after writing from this signal line (after the fall of the gate pulse GP), coupling is performed from the storage lines 106-1 to 106-m via the storage capacitor CS201, thereby causing the pixel potential (of the node ND201). The voltage applied to the liquid crystal is modulated by changing the potential.
At this time, the common voltage Vcom is supplied as an alternating signal with a small amplitude ΔVcom (10 mV to 1.0 V) instead of a constant value.
Thereby, not only the black luminance but also the white luminance is optimized.
以上説明したように、本実施形態によれば、ＴＦＴ２０１を通して映像用画素データを書き込む複数の画素回路ＰＸＬＣがマトリクス状に配置された有効画素部１０１と、画素回路の行配列に対応するように配置されたゲートライン１０５−１〜１０５−ｍと、画素回路の行配列に対応するように配置された複数の容量配線１０６−１〜１０６−ｍと、画素回路の列配列に対応するように配置された信号ライン１０７−１〜１０７−ｍと、ゲートライン、および容量配線を選択的に駆動する垂直駆動回路１０２と、所定の周期でレベルが切り替わる小振幅のコモン電圧信号を生成する生成回路１０４と、を有し、各画素回路は、第１画素電極および第２画素電極を有する液晶セルＬＣ２０１と、第１電極および第２電極を有する保持容量ＣＳ２０１と、を含み、液晶セルの第１画素電極と保持容量の第１電極とＴＦＴの一端子が接続され、保持容量の第２電極が対応する行に配列された容量配線に接続され、液晶セルの第２画素電極にはコモン電圧信号が印加されることから、黒輝度および白輝度の両方をともに最適化することができる。その結果、コントラストを最適化することができる利点がある。
As described above, according to the present embodiment, the plurality of pixel circuits PXLC for writing the pixel data for video through the
また、本実施形態の垂直駆動回路１０２におけるＣＳドライバは、ドライバ段の前後段あるいは前フレームの極性に依存せず、画素書き込み時の極性（ＰＯＬで示される）のみでＣＳ信号の極性を決めている。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
また、本実施形態の垂直駆動回路のＣＳブロック等は、少ない素子数で形成することができ、回路規模の縮小に貢献している。たとえば２０個以下のトランジスタにより構成することが可能である。
Further, the CS driver in the
That is, it is possible to control only with the signal of its own stage without depending on the signals of the preceding and following stages of this embodiment.
In addition, the CS block and the like of the vertical drive circuit of this embodiment can be formed with a small number of elements, which contributes to a reduction in circuit scale. For example, it can be constituted by 20 or less transistors.
なお、上記実施形態では、液晶表示装置にアナログ映像信号を入力とし、これをラッチした後アナログ映像信号を点順次にて各画素に書き込むアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、デジタル映像信号を入力とし、セレクタ方式にて線順次にて画素に映像信号を書き込む駆動回路を搭載した液晶表示装置にも、同様に適用可能である。 In the above embodiment, an analog video signal is input to the liquid crystal display device, and after latching the analog video signal, it is applied to a liquid crystal display device equipped with an analog interface driving circuit that writes the analog video signal to each pixel in a dot sequence. As described above, the present invention can be similarly applied to a liquid crystal display device equipped with a drive circuit that inputs a digital video signal and writes the video signal to pixels in a line-sequential manner using a selector method.
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置などアクティブマトリクス型表示装置全般に適用可能である。
以上説明した実施形態に係る表示装置は、直視型映像表示装置（液晶モニタ、液晶ビューファインダ）、投射型液晶表示装置（液晶プロジェクタ）の表示パネル、すなわちＬＣＤ(liquid crystal display)パネルとして用いることが可能である。
In the above embodiment, the case where the present invention is applied to an active matrix liquid crystal display device using a liquid crystal cell as a display element (electro-optical element) of each pixel has been described as an example. The present invention is not limited, and the present invention can be applied to all active matrix display devices such as an active matrix EL display device using an electroluminescence (EL) element as a display element of each pixel.
The display device according to the embodiment described above is used as a display panel of a direct-view type video display device (liquid crystal monitor, liquid crystal viewfinder) and a projection type liquid crystal display device (liquid crystal projector), that is, an LCD (liquid crystal display) panel. Is possible.
１００・・・液晶表示装置、１０１・・・有効画素部、１０２・・・垂直駆動回路（ＶＤＲＶ）、１０３・・・水平駆動回路（ＨＤＲＶ）、１０４・・・コモン電圧生成回路、１０５−１〜１０５−ｍ・・・ゲートライン、１０６−１〜１０６−ｍ・・・容量配線（ストレージライン）、１０７−１〜１０７−ｎ・・・信号ライン、ＰＸＬＣ…画素回路、２０１・・・ＴＦＴ（スイッチング素子）、ＬＣ２０１…液晶セル、ＣＳ２０１…保持容量、３００−１〜３００−ｍ・・・ドライバ段、３０１・・・シフトレジスタ、３０２・・・ゲートバッファ、３０３・・・ＣＳブロック、３０４・・・ＣＳバッファ。
DESCRIPTION OF
Claims (10)
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の行配列に対応するように配置された複数の容量配線と、
上記走査ラインを駆動する走査ラインドライバ、および上記容量配線を駆動する容量配線ドライバを上記行配列に対応した各ドライバ段に有する駆動回路と、
所定の周期でレベルが切り替わるコモン電圧信号を生成する生成回路と、
を有し、
上記画素部に配列された各画素回路は、
第１画素電極および第２画素電極を有する表示エレメントと、
第１電極および第２電極を有する保持容量と、
を含み、
上記表示エレメントの第１画素電極と上記保持容量の第１電極と上記スイッチング素子の一端子が接続され、
上記保持容量の第２電極が対応する行に配列された上記容量配線に接続され、
上記表示エレメントの第２画素電極に上記コモン電圧信号が印加され、
上記走査ラインドライバは、
駆動される走査ラインを垂直クロック信号に同期して次段にシフトさせるシフトパルスおよび走査用の信号を出力するシフトレジスタと、
当該シフトレジスタからの上記走査用の信号を受けて走査ラインを駆動する走査ラインバッファと
を含み、
上記容量配線ドライバは、
上記垂直クロック信号に対応して極性が反転する画素書き込み時の極性信号が入力され、当該極性信号の電位を上記走査用の信号に基づいてラッチする第１ラッチ回路と、
上記シフトパルスの終了タイミングで、上記第１ラッチ回路がラッチした極性信号の電位をラッチし、ラッチされた極性信号の電位に対応する駆動レベルに上記容量配線の電位を変化させる第２ラッチ回路と、
を有し、
上記走査用の信号は、上記第１ラッチ回路でのラッチ開始から、上記シフトパルスの終了までの期間内に印加される、当該期間より短い時間幅のパルス信号である
表示装置。 A pixel portion in which a plurality of pixel circuits for writing image pixel data propagated through a signal line through a switching element are arranged in a matrix;
A plurality of scan lines arranged to correspond to the row arrangement of the pixel circuits, and for controlling conduction of the switching elements;
A plurality of capacitor wirings arranged to correspond to the row arrangement of the pixel circuits;
A driving circuit having a scanning line driver for driving the scanning line and a capacitive wiring driver for driving the capacitive wiring in each driver stage corresponding to the row arrangement ;
A generation circuit that generates a common voltage signal whose level is switched at a predetermined period;
Have
Each pixel circuit arranged in the pixel portion is
A display element having a first pixel electrode and a second pixel electrode;
A storage capacitor having a first electrode and a second electrode;
Including
The first pixel electrode of the display element, the first electrode of the storage capacitor, and one terminal of the switching element are connected,
A second electrode of the storage capacitor is connected to the capacitor wiring arranged in a corresponding row;
The common voltage signal is applied to the second pixel electrode of the display element,
The scan line driver is
A shift register that outputs a scanning pulse and a scanning signal for shifting the driven scanning line to the next stage in synchronization with the vertical clock signal ;
A scanning line buffer that receives the scanning signal from the shift register and drives the scanning line;
The above capacitive wiring driver
A first latch circuit that inputs a polarity signal at the time of pixel writing whose polarity is inverted corresponding to the vertical clock signal, and latches the potential of the polarity signal based on the scanning signal ;
A second latch circuit that latches the potential of the polarity signal latched by the first latch circuit at the end timing of the shift pulse, and changes the potential of the capacitor wiring to a drive level corresponding to the potential of the latched polarity signal ; ,
Have
The display device , wherein the scanning signal is a pulse signal having a shorter duration than that period, which is applied within a period from the start of latching in the first latch circuit to the end of the shift pulse .
請求項１記載の表示装置。 Each driver stage of the driving circuit drives the capacitor wiring in response to a timing at which the scanning signal is input to the scanning line buffer and a signal for driving the scanning line is output from the scanning line buffer. display device according to claim 1, wherein the timing for the potential change of the output of the capacitor wiring driver is configured to be slow.
請求項１または２記載の表示装置。 3. The display according to claim 1, wherein the capacitive wiring driver selects either a first level of a signal for driving the capacitive wiring or a second level lower than the first level and applies the selected level to a corresponding capacitive wiring. apparatus.
上記容量配線バッファは、上記第２ラッチ回路の出力電位が上記シフトパルスに基づいて変化する前は上記容量配線の電位を待機レベルで維持させ、上記出力電位が上記シフトパルスに基づいて変化することに応答して、上記容量配線の電位を、上記待機レベルから、上記第１ラッチ回路によりラッチされた上記極性信号の電位に対応した駆動レベルに遷移させる
請求項１〜３の何れか記載の表示装置。 The capacitive wiring driver has a capacitive wiring buffer between the output of the second latch circuit and the capacitive wiring,
The capacitor line buffer maintains the potential of the capacitor line at a standby level before the output potential of the second latch circuit changes based on the shift pulse, and the output potential changes based on the shift pulse. 4. The display according to claim 1, wherein the potential of the capacitor wiring is changed from the standby level to a drive level corresponding to the potential of the polarity signal latched by the first latch circuit in response to the display. apparatus.
隣接するシフトレジスタが上記シフトパルスを列方向に転送可能に接続され、
上記極性信号は、電位持続時間が等しい第１電位と第２電位が交互に繰り返される信号であり、
駆動回路内の上記容量配線ドライバは、上記シフトパルスの転送によって駆動する上記画素回路の行配列が列方向にシフトする過程で、上記極性信号の上記第１電位と上記第２電位を交互にラッチし、上記容量配線の上記待機レベルおよび上記駆動レベルを、第１レベルと当該第１レベルより低い第２レベルとで交互に切り替える
請求項４記載の表示装置。 The drive circuit has the scan line driver and the capacitive wiring driver as a set for each row arrangement of the pixel circuit,
Adjacent shift registers are connected so that the shift pulse can be transferred in the column direction,
The polarity signal is a signal in which a first potential and a second potential having the same potential duration are alternately repeated,
The capacitor wiring driver in the driving circuit alternately latches the first potential and the second potential of the polarity signal in the process of shifting the row arrangement of the pixel circuit driven by the transfer of the shift pulse in the column direction. The display device according to claim 4 , wherein the standby level and the drive level of the capacitive wiring are alternately switched between a first level and a second level lower than the first level.
請求項１〜５の何れか記載の表示装置。 The driving circuit drives the scan lines of the selected row, after writing the pixel data to the corresponding pixel circuits, of any of claims 1 to 5 for driving the capacity lines of the same row Display device.
請求項１〜６の何れか記載の表示装置。 Display elements of the pixel circuit in a display device as set forth in any one of claims 1 to 6 is a liquid crystal cell.
請求項７記載の表示装置。 The amplitude value of the common voltage signal and the value of the potential difference between the first level and the second level are the effective pixel potential due to the common voltage signal and the potential difference when the display element is a normally white mode liquid crystal cell. The display device according to claim 7, wherein the increase is selected so that a variation in the increase in white display is compensated by the common voltage signal with respect to the increase in black display.
請求項８記載の表示装置。 Amplitude value and the value of the potential difference between the common voltage signal, white display display device according to claim 8, wherein are selected so that the effective pixel electric potential is equal to or lower than a predetermined threshold value when the.
請求項９記載の表示装置。 10. The display according to claim 9 , wherein the predetermined threshold is a voltage value at which the dielectric constant starts to change when the applied voltage is increased in a characteristic of a dielectric constant with respect to an applied voltage of liquid crystal in the liquid crystal cell. apparatus.
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