JP4572564B2 - 半導体装置 - Google Patents
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Description
2 IOセルブロック領域
3 内部回路領域
4 コーナセル
8 スクライブ領域
9 スクライブ中心
10 電源配線リング
15 BIST回路
16 BIST回路
20 IO回路本体
21 入出力パッド
25 BIST回路
26 配線
Claims (4)
- 入出力回路と入出力パッドからなる入出力セルブロック領域と、
集積回路を含む内部回路領域と、
半導体チップコーナ4角に配置されたコーナセルと、
前記コーナセル領域に形成された電源配線同士を接続するための電源配線リングと、
ダイシングのためのスクライブ領域とからなる半導体装置において、
前記集積回路の検査を行う組込型自己検査回路を前記コーナセルの領域内でかつ、前記電源配線リング内に形成することを特徴とする半導体装置。 - 集積回路を含む内部回路領域と、
前記内部回路領域の外側4辺に配置された入出力回路と入出力パッドからなる入出力セルブロック領域と、
半導体チップコーナ4角に配置されたコーナセルと、
ダイシングのためのスクライブ領域とからなる半導体装置において、
前記集積回路の検査を行う組込型自己検査回路を前記入出力セルブロック領域の前記入出力パッドの下部に形成することを特徴とする半導体装置。 - 前記組込型自己検査回路は少なくとも2つの前記コーナセルの領域内に形成することを特徴とする請求項1記載の半導体装置。
- 前記組込型自己検査回路は少なくとも2つの前記入出力セルブロック領域内に形成することを特徴とする請求項2記載の半導体装置。
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