JP4572564B2 - 半導体装置 - Google Patents

Description

本発明は、半導体集積回路の検査を行うための検査回路を、あらかじめ半導体装置内部に形成して検査を行うセルフテスト機能を備えた半導体装置に関するものである。

図５は、組込型自己検査回路（以下、ＢＩＳＴ回路と記す［ＢＩＳＴ：Ｂｕｉｌｄ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ］）を備えた従来の半導体装置の構成図である。図５において、半導体装置１は、入出力回路と入出力パッドからなるＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セルブロック領域２、内部回路領域３、コーナセル４および内部回路領域３に形成されたＢＩＳＴ回路５から構成される。

近年の半導体素子の高密度化、高機能化に伴い、集積回路の検査に要する時間、工数が増大してきている。また、集積回路の動作がより高速になってきたため、検査に使用するテスターにも、より高速なものが求められ、検査コストの増大を招いている。このため、集積回路の検査を行うための検査回路、具体的には、各種検査パターンを自動生成するＡＴＰＧ（ＡｕＴｏ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）や、検査パターンとあらかじめ用意した期待値とを比較する比較回路、さらにこれらを制御する制御回路などであり、これらをＢＩＳＴ回路と定義する。このＢＩＳＴ回路５はそれら各種回路を含むレイアウトブロック領域を示す。通常、ＢＩＳＴ回路５は、他の被検査回路と同様、半導体装置１の内部回路領域３の中に形成される。

他のセルフテスト機能付半導体集積回路のセルフテストブロックの例として、検査パターンを自動生成する回路としての乱数発生器、検査結果の比較回路としてのＡＬＵ、セルフテストと通常動作でのデータの選択を行う、セレクタ回路などを備えている（例えば、特許文献１参照）。

従来の半導体装置では、ＢＩＳＴ回路５の構成を規定するものであり、ＢＩＳＴ回路５の物理的レイアウトを規定したものではない。
特開平１−１６１７４８号公報

しかしながら、このような従来の半導体装置では、本来の所定の機能を実現するための回路に加え、同じ内部回路領域３内に、検査のためのＢＩＳＴ回路を形成するため、内部領域の面積が大きくなってしまう。半導体装置１のチップサイズは、内部回路領域３と、ＩＯセルブロック領域２、コーナセル４の合計面積となる。チップサイズが、ＩＯセル数（入出力パッド数）により決まってしまう、いわゆる、「パッド律則」をしていない場合には、内部回路領域３の面積増大は、そのまま、半導体装置１のチップサイズの増大となってしまう。

図６は、半導体装置１を多数形成された半導体ウエハの平面図であり、半導体装置１間にはスクライブ領域８があり、スクライブ領域８のスクライブ中心９で、ダイシングされ、各半導体装置１に分離される。実際の半導体装置１のチップサイズは、スクライブ領域８の幅分が加わる。

以上のように、従来のようにＢＩＳＴ回路５を内部回路領域３に形成した場合は、本来必要な機能を実現するための必要面積よりも大きくなってしまい、結果的にチップコストが高くなってしまうという課題がある。

このような課題を解決するため、本発明の半導体装置では、組込型自己検査回路（ＢＩＳＴ回路）を従来の内部回路領域内に形成するのではなく、コーナセルの領域内部、入出力パッド領域の下部またはスクライブ領域のいずれかに形成することを特徴とする。

本発明では、ＢＩＳＴ回路を、半導体装置の内部回路領域の面積を増加させることなく、ＢＩＳＴ回路を内蔵することができるため、テスト効率の良い半導体装置をより低コストで製造することが可能である。

本発明による半導体装置の実施形態について、以下、図面を参照しながら説明する。

図１は、本発明の第１の実施形態である組込型自己検査回路（以下、ＢＩＳＴ回路と記す）を備えた半導体装置の構成図である。図１（ａ）は、平面図であり、図１（ｂ）は、コーナセル領域の拡大図である。図１（ａ）において、半導体装置１は、内部回路領域３と、内部回路領域３の外側４辺に配置された入出力回路と入出力パッドからなるＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セルブロック領域２と、チップコーナ４角に配置されたコーナセル４とから構成され、図１（ｂ）に示すようにコーナセル４の領域には、４辺の各ＩＯセルブロック領域２に形成された電源配線同士を接続するための電源配線リング１０と、ＢＩＳＴ回路１５とが形成されている。ＢＩＳＴ回路１５は、半導体装置１内部の４箇所のコーナセル４の領域のいずれに配置してもよい。また、ＢＩＳＴ回路１５の機能を分割して、複数のコーナセル４の領域に配置することも可能である。

従来、コーナセル４の領域は、ＩＯセルブロック領域２の電源配線をリング状につなぐための配線層や、組立て工程でのアライメントマーク、その他のアクセサリが形成されているのみであった。このコーナセル４の形成領域内へ、ＢＩＳＴ回路１５を形成することで、内部回路領域２の面積増大を抑えることができる。

図２は、本発明の第２の実施形態であるＢＩＳＴ回路を備えた半導体装置の構成図である。図２（ａ）は、平面図であり、図２（ｂ）は、ＩＯセルブロック領域の拡大図である。

第１の実施形態と異なる点は、ＢＩＳＴ回路１６をＩＯセルブロック領域２に形成することである。図２（ｂ）に示すように、ＩＯセルブロック領域２内での各ＩＯセルは、入出力トランジスタ等で構成されるＩＯ回路本体２０と、入出力パッド２１とからなり、ＢＩＳＴ回路１６は入出力パッド２１の下に形成される。通常、入出力パッド２１の下には、機能素子は配置しないため、この領域は何ら回路形成には使用されていない。この入出力パッド２１の下の領域にＢＩＳＴ回路１６を形成することで、内部回路領域３の面積増加をきたすことなく、ＢＩＳＴ回路１６を内蔵した半導体装置を構成することができる。ＢＩＳＴ回路１６は、半導体装置１内部の４辺のＩＯセルブロック領域２のいずれに配置してもよい。また、ＢＩＳＴ回路１５の機能を分割して、複数のＩＯセルブロック領域２に配置することも可能である。

図３は、本発明の第３の実施形態であるＢＩＳＴ回路を備えた半導体装置の構成図であり、半導体装置１を多数形成された半導体ウエハの平面図である。通常、半導体装置１は半導体ウエハ内に、ステッパにより、マトリクス状に形成される。その個々の半導体装置１の間には、半導体装置を個々に切り出すためのスクライブ領域（あるいはダイシング領域）８が形成されている。図３にスクライブ中心９を点線で示している。

第１または第２の実施形態と異なる点は、ＢＩＳＴ回路２５をスクライブ領域８に形成することである。従来、このスクライブ領域には、ステッパアライメントのためのマークや、プロセス条件の確認のためのＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｄｕｌｅ）パターンが形成されていた。本発明では、さらにそのスクライブ領域８にＢＩＳＴ回路２５を形成するものである。図３では、ＢＩＳＴ回路２５を列方向と行方向に形成している。ＢＩＳＴ回路２５は、スクライブ領域８の列方向か行方向いずれ一方に配置してもよい。また、ＢＩＳＴ回路２５の機能を分割して、列方向と行方向のスクライブ領域８に配置することも可能である。

各ＢＩＳＴ回路１５，１６，２５は、内部回路領域３と、配線でそれぞれ電気的に接続されている。図４は、代表して第３の実施形態における半導体装置の場合について、その接続状況を説明する平面図である。図４に示すように、半導体装置１のスクライブ領域８に形成されたＢＩＳＴ回路２５と内部回路領域３の内部回路は、配線２６で接続されている。この配線２６は、ＢＩＳＴ回路２５で生成された検査パターンの送信や、内部回路で処理された結果の受信、または内部回路検査時の制御を行うために使用される。このような構成をとることで、ＢＩＳＴ回路２５形成時の内部回路領域３の面積増加を抑えることができる。

第３の実施形態である半導体装置では、ＢＩＳＴ回路２５によるウエハ検査後、ダイシングにより、スクライブ領域８に形成したＢＩＳＴ回路２５は、スクライブ中心９で切断されてしまうため、パッケージ組立て後のＦ検では、ＢＩＳＴ回路２５ではなく、通常のテスタでの検査を行うこととなる。

以上述べたように、本発明の半導体装置では、ＢＩＳＴ回路を従来利用されていなかったコーナセル部、入出力パッドの下部またはスクライブ領域に形成することで、半導体装置本来の機能を実現するための内部回路領域の面積を増大させることなく、効率的に回路の機能検査を行うことができるＢＩＳＴ回路を内蔵することができる。

本発明は、ＢＩＳＴ回路だけでなく、生産の過程で必要な回路を半導体装置を含む各種電子部品に組み込む場合に、本来の内部回路の増大を招くことなく、その回路を内蔵したい場合に利用可能であり、半導体装置もＳｉ半導体や化合物半導体等すべての場合に利用可能である。

本発明の第１の実施形態である半導体装置の構成図 本発明の第２の実施形態である半導体装置の構成図 本発明の第３の実施形態である半導体装置の構成図 本発明の第３の実施形態である半導体装置の詳細図 従来の半導体装置の構成図 従来の半導体装置を多数形成した半導体ウエハの平面図

符号の説明

１ 半導体装置
２ ＩＯセルブロック領域
３ 内部回路領域
４ コーナセル
８ スクライブ領域
９ スクライブ中心
１０ 電源配線リング
１５ ＢＩＳＴ回路
１６ ＢＩＳＴ回路
２０ ＩＯ回路本体
２１ 入出力パッド
２５ ＢＩＳＴ回路
２６ 配線

Claims (4)

1. 入出力回路と入出力パッドからなる入出力セルブロック領域と、
   集積回路を含む内部回路領域と、
   半導体チップコーナ４角に配置されたコーナセルと、
   前記コーナセル領域に形成された電源配線同士を接続するための電源配線リングと、
   ダイシングのためのスクライブ領域とからなる半導体装置において、
   前記集積回路の検査を行う組込型自己検査回路を前記コーナセルの領域内でかつ、前記電源配線リング内に形成することを特徴とする半導体装置。
2. 集積回路を含む内部回路領域と、
   前記内部回路領域の外側４辺に配置された入出力回路と入出力パッドからなる入出力セルブロック領域と、
   半導体チップコーナ４角に配置されたコーナセルと、
   ダイシングのためのスクライブ領域とからなる半導体装置において、
   前記集積回路の検査を行う組込型自己検査回路を前記入出力セルブロック領域の前記入出力パッドの下部に形成することを特徴とする半導体装置。
3. 前記組込型自己検査回路は少なくとも２つの前記コーナセルの領域内に形成することを特徴とする請求項１記載の半導体装置。
4. 前記組込型自己検査回路は少なくとも２つの前記入出力セルブロック領域内に形成することを特徴とする請求項２記載の半導体装置。

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