JP4569706B2 - Transmitting apparatus and bit arrangement method - Google Patents
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Description
本発明は、送信装置に関し、例えば、Ｗ―ＣＤＭＡ通信方式に採用した移動無線通信システムにおける無線基地局、送信方法に関する。 The present invention relates to a transmission apparatus, for example, a radio base station and a transmission method in a mobile radio communication system employed in a W-CDMA communication system.
現在、３ＧＰＰ（３rd Generation Partnership Project）で、第３世代移動通信システムの１方式であるＷ−ＣＤＭＡ方式の標準化が進められている。そして、標準化のテーマの１つとして下りリンクで最大約１４Ｍｂｐｓの伝送速度を提供するＨＳＤＰＡ（High Speed Downlink Packet Access）が規定されている。ＨＳＤＰＡは、適応符号化変調方式を採用しており、例えば、ＱＰＳＫ変調方式と１６値ＱＡＭ方式を基地局、移動局間の無線環境に応じて適応的に切りかえることを特徴としている。また、ＨＳＤＰＡは、Ｈ−ＡＲＱ（Hybrid Automatic Repeat reQuest）方式を採用しており、基地局から送信されたデータについて誤りが検出された場合に、移動局からの要求により再送が行われる。 Currently, standardization of the W-CDMA system, which is one system of the third generation mobile communication system, is being promoted by 3GPP (3rd Generation Partnership Project). As one of the themes of standardization, HSDPA (High Speed Downlink Packet Access) that provides a maximum transmission speed of about 14 Mbps in the downlink is defined. HSDPA employs an adaptive coding modulation method, and is characterized by, for example, adaptively switching between a QPSK modulation method and a 16-value QAM method according to the radio environment between a base station and a mobile station. HSDPA employs an H-ARQ (Hybrid Automatic Repeat reQuest) method, and when an error is detected in data transmitted from a base station, retransmission is performed in response to a request from a mobile station.
ＨＳＤＰＡに用いられる主な無線チャネルは、ＨＳ−ＳＣＣＨ（High Speed-Shared Control Channel）、ＨＳ−ＰＤＳＣＨ（High Speed-Physical Downlink Shared Channel）、ＨＳ−ＤＰＣＣＨ（High Speed-Dedicated Physical Control Channel）がある。 Main wireless channels used for HSDPA include HS-SCCH (High Speed-Shared Control Channel), HS-PDSCH (High Speed-Physical Downlink Shared Channel), and HS-DPCCH (High Speed-Dedicated Physical Control Channel).
ＨＳ−ＳＣＣＨ、ＨＳ−ＰＤＳＣＨは、双方とも下り方向（即ち、基地局から移動局への方向）の共通チャネルであり、ＨＳ−ＳＣＣＨは、ＨＳ−ＰＤＳＣＨにて送信するデータに関する各種パラメータを送信する制御チャネルである。各種パラメータとしては、例えば、どの変調方式を用いてＨＳ―ＰＤＳＣＨによりデータを送信するかを示す変調タイプ情報や、拡散符号の割当て数（コード数）等の情報が挙げられる。 HS-SCCH and HS-PDSCH are both common channels in the downlink direction (that is, the direction from the base station to the mobile station), and HS-SCCH transmits various parameters related to data to be transmitted on HS-PDSCH. Control channel. Examples of the various parameters include modulation type information indicating which modulation scheme is used to transmit data by HS-PDSCH, and information such as the number of assigned spreading codes (number of codes).
一方、ＨＳ−ＤＰＣＣＨは、上り方向（即ち、移動局から基地局への方向）の個別の制御チャネルであり、ＨＳ−ＰＤＳＣＨを介して受信したデータの受信可、否に応じてそれぞれＡＣＫ、ＮＡＣＫを移動局が基地局に対して送信する場合に用いられる。
その他、基地局からの受信信号の受信品質（例えばＳＩＲ）を測定し、その結果をＣＱＩ（Channel Quality Indicator）として基地局に送信するためにも用いられる。尚、基地局は、受信したＣＱＩにより、下り方向の無線環境の良否を判断し、良好であれば、より高速にデータを送信可能な変調方式に切りかえ、逆に良好でなければ、より低速にデータを送信する変調方式に切りかえる（即ち、適応変調を行う）。
・「チャネル構造」
次に、ＨＳＤＰＡにおけるチャネル構成について説明する。
図１は、ＨＳＤＰＡにおけるチャネル構成を示すための図である。尚、Ｗ−ＣＤＭＡは、符号分割多重方式を採用するため、各チャネルは符号により分離されている。
On the other hand, the HS-DPCCH is an individual control channel in the uplink direction (that is, the direction from the mobile station to the base station), and ACK and NACK are received depending on whether or not data received via the HS-PDSCH is receivable. Is used when the mobile station transmits to the base station.
In addition, it is also used for measuring the reception quality (for example, SIR) of the received signal from the base station and transmitting the result to the base station as CQI (Channel Quality Indicator). The base station determines whether the downlink radio environment is good or not based on the received CQI. If the base station is good, the base station switches to a modulation method capable of transmitting data at a higher speed. Switch to a modulation scheme for transmitting data (ie, perform adaptive modulation).
・ "Channel structure"
Next, a channel configuration in HSDPA will be described.
FIG. 1 is a diagram for illustrating a channel configuration in HSDPA. Since W-CDMA employs a code division multiplexing system, each channel is separated by a code.
まず、説明していないチャネルについて簡単に説明しておく。
ＣＰＩＣＨ（Common Pilot Channel）、Ｐ−ＣＣＰＣＨ（Primary Common Control Channel）は、それぞれ下り方向の共通チャネルである。
First, the channels not described will be briefly described.
CPICH (Common Pilot Channel) and P-CCPCH (Primary Common Control Channel) are downlink common channels, respectively.
ＣＰＩＣＨは、移動局においてチャネル推定、セルサーチ、同一セル内における他の下り物理チャネルのタイミング基準として利用されるチャネルであり、いわゆるパイロット信号を送信するためのチャネルである。Ｐ−ＣＣＰＣＨは、報知情報を送信するためのチャネルである。 The CPICH is a channel used for channel estimation, cell search, and a timing reference for other downlink physical channels in the same cell in a mobile station, and is a channel for transmitting a so-called pilot signal. P-CCPCH is a channel for transmitting broadcast information.
次に、図１を用いて、チャネルのタイミング関係について説明する。
図のように、各チャネルは、１５個のスロットにより１フレーム（１０ｍｓ）を構成している。先に説明したように、ＣＰＩＣＨは他のチャネルの基準として用いられるため、Ｐ−ＣＣＰＣＨ及びＨＳ−ＳＣＣＨのフレームの先頭はＣＰＩＣＨのフレームの先頭と一致している。ここで、ＨＳ−ＰＤＳＣＨのフレームの先頭は、ＨＳ−ＳＣＣＨ等に対して２スロット遅延しているが、移動局がＨＳ−ＳＣＣＨを介して変調タイプ情報を受信してから、受信した変調タイプに対応する復調方式でＨＳ−ＰＤＳＣＨの復調を行うことを可能にするためである。また、ＨＳ−ＳＣＣＨ、ＨＳ−ＰＤＳＣＨは、３スロットで１サブフレームを構成している。
ＨＳ−ＤＰＣＣＨは、ＣＰＩＣＨに同期していないが、上り方向のチャネルであるためであり、移動局において生成されたタイミングに基づくためである。
Next, channel timing relationships will be described with reference to FIG.
As shown in the figure, each channel constitutes one frame (10 ms) by 15 slots. As described above, since CPICH is used as a reference for other channels, the heads of P-CCPCH and HS-SCCH frames coincide with the heads of CPICH frames. Here, the head of the HS-PDSCH frame is delayed by 2 slots with respect to HS-SCCH or the like, but after the mobile station receives the modulation type information via HS-SCCH, the received modulation type is changed to the received modulation type. This is because HS-PDSCH can be demodulated by a corresponding demodulation method. HS-SCCH and HS-PDSCH constitute one subframe with three slots.
This is because HS-DPCCH is not synchronized with CPICH but is an uplink channel and is based on timing generated in the mobile station.
以上が、ＨＳＤＰＡのチャネル構成の簡単な説明である。次に、送信データがＨＳ−ＰＤＳＣＨを介して送信されるまでの過程についてブロック図を用いながら説明する。
・「基地局の構成」
図２は、ＨＳＤＰＡをサポートする基地局の構成を示す。
The above is a simple description of the channel configuration of HSDPA. Next, a process until transmission data is transmitted via HS-PDSCH will be described with reference to a block diagram.
・ Base station configuration
FIG. 2 shows the configuration of a base station that supports HSDPA.
図において、１はＣＲＣ付加部、２は符号ブロック分割部、３はチャネル符号化部、４はビット分離部、５はレートマッチング部、６はビット収集部、７は変調部を示す。
次に各ブロックの動作について説明する。
ＨＳ―ＰＤＳＣＨを介して送信される送信データ（図１におけるＨＳ−ＰＤＳＣＨの１サブフレーム内に収められるデータ）は、まず、１のＣＲＣ付加部においてＣＲＣ演算処理がなされ、演算結果が送信データの最後尾に付加される。そして、ＣＲＣ演算結果の付加された送信データは、符号ブロック分割部２に入力されて、複数のブロックに分割される。これは、受信側における復号処理負荷を考慮して、誤り訂正符号化を行う単位のデータ長を短くするためであり、所定長を超える場合には、複数のブロックに等分するのである。分割数は２以上の整数を取り得るが、以下、説明を簡単にするため分割数が２であった場合について説明する。
In the figure, 1 is a CRC adding unit, 2 is a code block dividing unit, 3 is a channel coding unit, 4 is a bit separating unit, 5 is a rate matching unit, 6 is a bit collecting unit, and 7 is a modulating unit.
Next, the operation of each block will be described.
Transmission data transmitted via HS-PDSCH (data stored in one subframe of HS-PDSCH in FIG. 1) is first subjected to CRC calculation processing in one CRC adding unit, and the calculation result is the transmission data Added to the end. The transmission data to which the CRC calculation result is added is input to the code
分割された送信データのそれぞれは、チャネル符号化部３において、それぞれ別個の誤り訂正符号化の対象のデータとして扱われる。即ち、分割された第１ブロック、第２ブロックのそれぞれについて誤り訂正符号化処理が施される。チャネル符号化の例とては、ターボ符号化が挙げられる。
ここで、ターボ符号化について簡単に説明する。ターボ符号化は、符号化の対象となるデータをＵとすると、Ｕに基づいて、Ｕそのものと、Ｕを畳み込み符号化して得られたＵ'と、Ｕをインタリーブ（並び替え処理）してから同様に畳み込み符号化して得られたＵ''とを出力することとなる。ここで、Ｕは、組織ビットと称され、ターボ復号において、２つの要素復号器の双方で用いられるデータであり、利用頻度が高いため重要度が高いデータであると解することができる。他方、Ｕ'、Ｕ''は冗長ビットであり、それぞれ２つの要素復号器の１方で用いられるデータであり、利用頻度が低いため重要度はＵより低いものと解することができる。
即ち、組織ビットの方が冗長ビットよりも重要度が高く、組織ビットがより正しく受信されることで、ターボ復号器により正しい復号結果を得ることができるともいえる。
Each of the divided transmission data is handled as data to be subjected to separate error correction coding in the
Here, the turbo coding will be briefly described. In turbo coding, if the data to be coded is U, based on U, U itself, U ′ obtained by convolutional coding of U, and U are interleaved (rearrangement processing). Similarly, U ″ obtained by convolutional coding is output. Here, U is referred to as a systematic bit, and is data used in both of the two element decoders in turbo decoding. Since U is frequently used, it can be understood that U is highly important data. On the other hand, U ′ and U ″ are redundant bits, each of which is data used by one of the two element decoders. Since the usage frequency is low, it can be understood that the importance is lower than U.
That is, the systematic bits are more important than the redundant bits, and it can be said that a correct decoding result can be obtained by the turbo decoder when the systematic bits are received more correctly.
さて、このようにして生成された、組織ビットと、冗長ビットは、シリアルデータとしてビットビット分離部４に入力され、ビット分離部４は、入力されたシリアルデータをＵ、Ｕ'、Ｕ''の３つの系統のデータに分離し、パラレルデータとして出力する。
レートマッチング部５は、ＨＳ−ＰＤＳＣＨの３スロットで構成されるサブフレーム内に収まるように、所定のアルゴリズムによりビットを削除するパンクチャ―処理等を行ったり、ビットを繰り返すことによるレピテッション処理を行う。
Now, the systematic bits and redundant bits generated in this way are input as serial data to the
The rate matching
このように、レートマッチング部５において、サブフレームへのビット適合化の処理が施されたビットは、ビット収集部６にパラレルに入力される。
In this way, the bits subjected to the bit adaptation processing for the subframe in the rate matching
ビット収集部６は、入力データに基づいて、例えば１６値ＱＡＭ変調の各信号点を示す４ビットのビット列を生成して出力する。
変調部７は、入力されたビット列により示される信号点に対応する振幅、位相となるように１６値ＱＡＭ変調された信号を出力して、周波数変換により無線周波数に変換してから不図示のアンテナ側へ送出する。
・「配置方法」
ここで、ビット収集部の処理について更に詳述する。
For example, the
The
・ "Placement method"
Here, the processing of the bit collection unit will be described in more detail.
図３は、ビット収集部６における配置方法を示す図である。
FIG. 3 is a diagram illustrating an arrangement method in the
レートマッチング処理を経て出力された組織ビット、冗長ビット等を含むビットは、１６値ＱＡＭ変調における各信号点を示すビット列に対応付ける必要があるため、４ビットのデータ列に配置される必要がある。 Bits including systematic bits, redundant bits, etc. output through the rate matching process need to be associated with a bit string indicating each signal point in 16-value QAM modulation, and thus must be arranged in a 4-bit data string.
尚、組織ビット及び冗長ビットは、符号ブロック分割部により第１ブロック、第２ブロックの２系統に分割されているが、これらは、同じサブフレーム内に収められるため、ビット収集部６においては、再び、１つのまとまりとして結合して扱うこととなる。
図３において、Ｎr（４）×Ｎc（１０）で示したビット列全体が結合された組織ビット、冗長ビットに相当し、第１列目のＳ１、Ｓ２、Ｓ３、Ｐ２−１で示した領域が、１６値ＱＡＭ変調を行う際の１つの信号点に対応するビット列であり、図３によれば、ビット列は１０列あるため、１０個の信号点用の１０個のビット列が表されている。
The systematic bits and the redundant bits are divided into two systems of the first block and the second block by the code block dividing unit. However, since these are stored in the same subframe, in the
In FIG. 3, the entire bit string indicated by Nr (4) × Nc (10) corresponds to the combined bit and redundant bit, and the areas indicated by S1, S2, S3, and P2-1 in the first column are , A bit string corresponding to one signal point when performing 16-value QAM modulation, and according to FIG. 3, since there are 10 bit strings, 10 bit strings for 10 signal points are represented.
次に、ビットの整列手順について説明する。
まず、符号ブロック分割部２において、２分割された各ブロックの組織ビットの総数Ｎsys（レートマッチング処理後における、第１ブロックの組織ビット数と第２ブロックの組織ビット数との和）を求める。
Next, a bit alignment procedure will be described.
First, the code
次に、Ｎsysを列の総数Ｎc（総ビット数４０÷ビット列数４＝１０）で割り、その商Ａと余りＢを求める。
Next, Nsys is divided by the total number Nc of columns (total number of bits 40 ÷ number of
そして、求めた商Ａと同じ行数だけ上から順に組織ビット用の領域と定義し、更に、余りＢと同じ数だけ、組織ビットの領域の占める領域の次の行の左側から順に組織ビット用の領域として定義する。 Then, an area for systematic bits is defined in order from the top for the same number of rows as the quotient A, and for the systematic bits in order from the left side of the next line of the area occupied by the systematic bit area by the same number as the remainder B. Is defined as
これによれば、図３の斜線で示した領域が組織ビット用の領域と定義されることとなる。尚、残りの領域は、冗長ビット用の領域として定義される。 According to this, the area shown by the oblique lines in FIG. 3 is defined as the area for systematic bits. The remaining area is defined as an area for redundant bits.
次に、この組織ビット用の定義領域に、第１ブロックの組織ビットを第１行、第１列から列方向に上から順に割当て、第１列目の組織ビットの領域が満たされると、次に第２列目の組織ビットを同じようにして満たしていく。 Next, the systematic bits of the first block are assigned to the systematic bit definition area in order from the top in the first row and the first column in the column direction. When the systematic bit area in the first column is filled, The systematic bits in the second column are filled in the same way.
一方、冗長ビットについては、図３に示す冗長ビット用の領域に、第１列目から順に割当てていくこととなる。具体的には、Ｕ'に対応する冗長ビットを第１冗長ビット、Ｕ''に対応する冗長ビットを第２冗長ビットとすると、まず、第１ブロックの第２冗長ビットの１番目が、冗長ビット領域の第１列目に割当てられ、次に第１ブロックの第１冗長ビットの１番目が冗長ビット領域の第２列目に割当てられ、次に第１ブロックの第２冗長ビットの２番目が第３列目に割当てられる。このように、第２冗長ビット、第１冗長ビットを交互に割当てていくことにより、冗長ビット領域の割当てを行う。図３中、矢印により配置順を明示し、ＰＭ−Ｎにより、第Ｍ冗長ビットのＮ番目のビットを配置すべきことを明示している。 On the other hand, redundant bits are sequentially assigned to the redundant bit area shown in FIG. 3 from the first column. Specifically, if the redundant bit corresponding to U ′ is the first redundant bit and the redundant bit corresponding to U ″ is the second redundant bit, first, the first of the second redundant bits in the first block is the redundant bit. Assigned to the first column of the bit area, then the first of the first redundant bits of the first block is assigned to the second column of the redundant bit area, and then the second of the second redundant bits of the first block Is assigned to the third column. In this way, the redundant bit area is assigned by alternately assigning the second redundant bit and the first redundant bit. In FIG. 3, the arrangement order is clearly indicated by an arrow, and the Nth bit of the Mth redundant bit is clearly indicated by PM-N.
以上のようにして配置したビット列は、図４に示す、それぞれ位相平面上の各信号点を示しており、例えば、（Ｓ１、Ｓ２、Ｓ３、Ｐ２−１）＝（１、０、１、１）であれば、信号点Ａを示すこととなる。 The bit string arranged as described above indicates each signal point on the phase plane shown in FIG. 4. For example, (S1, S2, S3, P2-1) = (1, 0, 1, 1 ) Indicates a signal point A.
このような、配置方法については、例えば次の非特許文献１に開示されている。
本発明者は、先に説明したような従来技術によると問題が生ずることを発見した。 The inventor has discovered that problems arise with the prior art as described above.
即ち、多値変調を採用する場合に、先に示したような位相平面上におけるマッピングを行うと、整列された各ビット列の上位ビット（Ｓ１、Ｓ４、Ｓ７、…、Ｓ２１、Ｓ２３、Ｓ２、Ｓ５、Ｓ８、…、Ｓ２２、Ｓ２４）に対して、下位ビット（Ｓ３、Ｓ６、Ｓ９、…、Ｐ２−７、Ｐ２−８、Ｐ２−１、Ｐ１−１、…、Ｐ１−７、Ｐ１−８）は、無線伝送中における位相、振幅の変動により、受信側における信号点判定時に、誤り易いという傾向があるが、図３のように、分割された第１ブロック、第２ブロックを比較すると、第１ブロックの組織ビットは、下位ビットに４つ配置されているのに対し、第２ブロックの組織ビットは、下位ビットに１つも割当てられていない。
先に説明したように、組織ビットは重要な情報と位置付けることができるが、先に説明した配置方法によれば、組織ビットの配置に起因して各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が異なることとなる。
また、組織ビットが少ない場合には、図８のように、分割された第１ブロック、第２ブロックを比較すると、第１ブロックの冗長ビットは、上位ビットに割当てられていないのに対し、第２ブロックの冗長ビットは、上位ビットに４つ割当てられ、やはり先に説明した配置方法によれば、冗長ビットの配置に起因して各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が異なることとなる。
従って、組織ビット、冗長ビットのいずれにせよ、ブロック間で同じ種類のビットであるにもかかわらず、信号点の配置に起因したブロック間の耐久力の差が発生しており、属するブロックによって、受信品質がそもそも異なるものとなってしまい、ブロック間での品質の公平性が失われてしまうという問題がある。
本発明の目的の１つは、ブロック間の誤りに対する耐久力の均一化を図ることである。
また、ターボ符号等の誤り訂正処理を行う場合、誤り訂正により、耐久力の強い方は更なる誤りも許容できる余裕があるが、耐久力の弱い方は誤り訂正能力を超えてしまうほど誤りが発生してしまうといった状況が発生しやすく、効率的でないという問題もある。
本発明の目的の１つは、ターボ符号等の誤り訂正処理を行う場合に、ブロック間の誤りに対する耐久力の均一化を図ることで、誤り訂正の効率を高めることでもある。
また、複数のブロックのうちいずれが誤っているかを特定できない方式を採用している場合に、双方のブロックが同時に誤るか、同時に誤らないこととなる確率を高めることで、実際には誤りの無い側のブロックについても再送をすることにより、不要な信号を伝送する機会を減らすことを他の目的とする。
That is, when multilevel modulation is employed, if mapping on the phase plane as described above is performed, the upper bits (S1, S4, S7,..., S21, S23, S2, S5) of each aligned bit string are performed. , S8,..., S22, S24), lower bits (S3, S6, S9,..., P2-7, P2-8, P2-1, P1-1,..., P1-7, P1-8) Tends to be error-prone at the time of signal point determination on the receiving side due to variations in phase and amplitude during wireless transmission, but when comparing the divided first block and second block as shown in FIG. Four systematic bits of one block are arranged in the lower bits, whereas no systematic bit of the second block is assigned to the lower bits.
As described above, systematic bits can be positioned as important information. However, according to the above-described arrangement method, phase and amplitude fluctuations during radio transmission between blocks due to the arrangement of systematic bits. The durability against is different.
Further, when the systematic bits are small, as shown in FIG. 8, when the divided first block and second block are compared, the redundant bits of the first block are not assigned to the upper bits, whereas Four redundant bits of two blocks are assigned to the upper bits, and according to the arrangement method described above, the durability against phase and amplitude fluctuations during wireless transmission between the blocks due to the arrangement of redundant bits. It will be different.
Therefore, regardless of whether the systematic bit or the redundant bit is the same type of bit between the blocks, there is a difference in durability between the blocks due to the arrangement of the signal points. The reception quality becomes different in the first place, and there is a problem that the fairness of quality between blocks is lost.
One of the objects of the present invention is to equalize durability against errors between blocks.
In addition, when error correction processing such as turbo code is performed, error correction can afford more errors for those with higher durability, but errors with errors that exceed the error correction capability for those with lower durability. There is also a problem that the situation that it occurs easily occurs and is not efficient.
One of the objects of the present invention is to improve error correction efficiency by equalizing durability against errors between blocks when performing error correction processing such as turbo codes.
Also, when adopting a method that cannot identify which of the multiple blocks is wrong, it is actually error-free by increasing the probability that both blocks will be wrong at the same time or not at the same time. Another object is to reduce the chance of transmitting unnecessary signals by retransmitting the side block.
尚、上記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる効果であって、従来の技術によっては得られない効果を奏することも本発明の目的の１つとして位置付けることができる。 It is to be noted that the present invention is not limited to the above-described object, and is an effect derived from each configuration shown in the best mode for carrying out the invention described later, and has an effect that cannot be obtained by the conventional technique. Can be positioned as one.
（１）本発明においては、第１データブロックに含まれるビットと第２データブロックに含まれるビットとを用いて、複数のビット列を生成し、該複数のビット列をそれぞれ位相平面上の各信号点に対応させ、各信号点に応じた多値変調を行って得られた信号を送信する送信装置において、前記ビット列内における所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように前記生成を制御するビット列生成手段、を備えたことを特徴とする送信装置を用いる。
（２）本発明においては、更に、前記送信は同じ無線フレーム内で送信することを特徴とする（１）記載の送信装置を用いる。
(1) In the present invention, a plurality of bit strings are generated using the bits included in the first data block and the bits included in the second data block, and each of the plurality of bit strings is represented by each signal point on the phase plane. In a transmitting apparatus that transmits a signal obtained by performing multi-level modulation according to each signal point, a predetermined bit included in the first data block occupies a predetermined bit position in the bit string A transmission apparatus comprising: a bit string generation means for controlling the generation so that an occupation ratio and an occupation ratio occupied by a predetermined bit included in the second data block are close to each other.
(2) In the present invention, the transmission apparatus according to (1) is further used, wherein the transmission is performed within the same radio frame.
（３）本発明においては、更に、前記ビット系列は、前記対応に起因して、第１ビット位置と、該第１のビット位置よりも誤り易い第２ビット位置とを備え、前記所定のビット位置は、該第１ビット位置又は該第２ビット位置である、ことを特徴とする（１）記載の送信装置を用いる。
（４）本発明においては、前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであり、前記ビット列生成手段は、前記制御にあわせて、前記第１ビット位置に該組織ビットを優先して配置するように制御を行う、ことを特徴とする（３）記載の送信装置。
（５）本発明においては、前記振幅位相変調は、１６値ＱＡＭ変調であり、前記第１ビット位置は、上位ビット（１ビット目と２ビット目）であり、前記第２ビット位置は、下位ビット（３ビット目と４ビット目）であることを特徴とする（３）記載の送信装置を用いる。
(3) In the present invention, the bit sequence further includes a first bit position and a second bit position that is more susceptible to error than the first bit position due to the correspondence, and the predetermined bit. The position is the first bit position or the second bit position, and the transmission device according to (1) is used.
(4) In the present invention, the first data block and the second data block each include a systematic bit and a redundant bit, and the predetermined bit included in the first data block and the second data block The predetermined bits included are both systematic bits, and the bit string generation unit performs control so that the systematic bits are preferentially arranged at the first bit positions in accordance with the control. (3).
(5) In the present invention, the amplitude phase modulation is 16-value QAM modulation, the first bit position is upper bits (first bit and second bit), and the second bit position is lower order The transmission device according to (3), which is a bit (the third bit and the fourth bit), is used.
（６）本発明においては、前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットである、ことを特徴とする（１）記載の送信装置を用いる。 (6) In the present invention, each of the first data block and the second data block includes a systematic bit and a redundant bit. The predetermined bit included in the first data block and the second data block The transmission apparatus according to (1) is used, in which the predetermined bits included are both systematic bits or redundant bits.
（７）本発明においては、前記第１データブロック、前記第２データブロックは、ターボ符号化により得られた組織ビットと、第１冗長ビットと、第２冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットであるか、または、共に第１冗長ビットであるか、または、共に第２冗長ビットである、ことを特徴とする（１）記載の送信装置を用いる。
（８）本発明においては、データと該データに対する１つの誤り検出符号とをＮ個のブロックに分割する分割部と、 該Ｎ個のブロックのそれぞれについて誤り訂正符号化処理を施す誤り訂正符号化部と、 該誤り訂正処理後に得られるＮ種類の組織ビットと冗長ビットを複数のビット列に配置する配置手段と、 該配置された各ビット列が示す位相平面上の各信号点に対応する振幅位相変調を行ってから送信を行う送信部とを備え、前記配置手段は、前記配置に際して、前記ビット列と前記信号点との対応関係に起因して、１つのビット列内に誤り易さの異なる第１のビットと第２のビットとが存在する場合に、Ｎ種類の組織ビットのそれぞれが誤り易い側のビットに配置される数を均一化する、ことを特徴とする送信装置を用いる。
(7) In the present invention, the first data block and the second data block include systematic bits obtained by turbo coding, first redundant bits, and second redundant bits, and the first data block The predetermined bits included in the block and the predetermined bits included in the second data block are both systematic bits, are both redundant bits, or are both first redundant bits, Alternatively, the transmission device according to (1) is used, both of which are the second redundant bits.
(8) In the present invention, a division unit that divides data and one error detection code for the data into N blocks, and error correction coding that performs error correction coding processing on each of the N blocks , An arrangement means for arranging N kinds of systematic bits and redundant bits obtained after the error correction processing in a plurality of bit strings, and amplitude phase modulation corresponding to each signal point on the phase plane indicated by each of the arranged bit strings A transmission unit that performs transmission after performing the transmission, and the placement unit has a first error that differs in error probability in one bit string due to the correspondence between the bit string and the signal point during the placement. In the case where there are a bit and a second bit, a transmission apparatus is used which equalizes the number of N types of systematic bits arranged in the error-prone bit.
（９）本発明においては、前記配置手段は、前記複数のビット列を前記第１ブロックに含まれるビットから、前記第Ｎブロックに含まれるビットまで略順に用いて配置し、 前記均一化は、前記誤り易い側のビットに組織ビットを配置することを許容する列を分散させることで実現する、ことを特徴とする（８）記載の送信装置を用いる。 (9) In the present invention, the arrangement means arranges the plurality of bit strings using the bits included in the first block to the bits included in the Nth block in substantially the order, The transmitter according to (8) is used, which is realized by distributing a column that allows the systematic bits to be arranged in the bits on the error-prone side.
（１０）本発明においては、伝送データをＸ個ビットを含む第１ビット群と、Ｙ個のビットを含む第２ビット群とを含む２以上のビット群に分割し、第1ビット群のビットと第２ビット群のビットとを、第１ビット位置と、該第１ビット位置より誤り易い第２ビット位置とを有する所定長のビット列の各ビット位置に配置してＬ個のビット列を生成するビット列生成装置におけるビット配置方法において、前記第１ビット群に含まれるビットと、前記第２ビット群に含まれるビットを該第１ビット位置に優先して配置するとともに、＜Ｎ＞をＮ以下の最大の整数と定義するとき、
（＜（Ｘ＋Ｙ）÷Ｌ＞＋１）×（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）≦Ｘ、
２≦（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）
の場合、第２ビット位置に配置する第１ビット群に含まれるビットの数を
Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ
より小さくし、
第２ビット位置に配置する第２ビット群に含まれるビットの数を
１以上とする、ことを特徴とするビット配置装置におけるビット配置方法を用いる。
（１１）また、本発明においては、ＨＳＤＰＡに対応した無線基地局において、レートマッチング処理が施されたデータを並び替えて、１６値ＱＡＭ用の４×Ｎｃのビット列を生成するビットコレクション部を備え、前記データは、符号ブロック分割部における分割により、少なくとも第１データブロックと、第２データブロックとを含み、＜Ｎ＞をＮ以下の最大の整数と定義し、Ａ＝＜Ｎsys÷Ｎc＞、Ｂ＝Ｎsys−Ａ×Ｎcと定義すると、前記ビットコレクション部は、第１行目から第Ａ行目については、第１列目から第Ｎc列目まで連続して組織ビットを配置し、第Ａ＋１行目については、第１列目から第Ｎc列目まで連続しないでＢ個の組織ビットを配置可能とした、ことを特徴とする無線基地局を用いる。
(10) In the present invention, the transmission data is divided into two or more bit groups including a first bit group including X bits and a second bit group including Y bits, and the bits of the first bit group And a bit of the second bit group are arranged at each bit position of a predetermined length bit string having a first bit position and a second bit position that is more likely to be erroneous than the first bit position, thereby generating L bit strings. In the bit arrangement method in the bit string generation device, the bit included in the first bit group and the bit included in the second bit group are arranged with priority over the first bit position, and <N> is less than or equal to N When defining the largest integer,
(<(X + Y) ÷ L> +1) × (X + Y − <(X + Y) ÷ L> × L) ≦ X,
2 ≦ (X + Y − <(X + Y) ÷ L> × L)
In this case, the number of bits included in the first bit group arranged at the second bit position is expressed as X + Y − <(X + Y) ÷ L> × L
Smaller,
The bit arrangement method in the bit arrangement apparatus is characterized in that the number of bits included in the second bit group arranged at the second bit position is 1 or more.
(11) Further, in the present invention, a radio base station compatible with HSDPA includes a bit collection unit that rearranges data subjected to rate matching processing and generates a 4 × Nc bit string for 16-value QAM. The data includes at least a first data block and a second data block by division in the code block division unit, and <N> is defined as a maximum integer equal to or less than N, and A = <Nsys ÷ Nc>, When B = Nsys−A × Nc is defined, the bit collection unit continuously arranges systematic bits from the first column to the Nc column for the first row to the Ath row, For the row, a radio base station is used, which is characterized in that B systematic bits can be arranged without being continuous from the first column to the Nc-th column.
少なくとも第１ブロックのビットと、第２ブロックのビットについての耐久力（例えば、同一種類のビットの耐久力）が均一化されるため、一方は耐久力が高く、他方は低いといった偏りが少なくなり、全体的な誤りの発生確率を下げることができる。
また、双方のブロックが同時に誤るか、同時に誤らないこととなる確率を高めることで、実際には誤りの無い側のブロックについても再送をすることにより、不要な信号を伝送する機会を減らすことができる。
Since the durability of at least the bits of the first block and the bits of the second block (for example, the durability of the same type of bits) is made uniform, there is less bias that one is high and the other is low. The overall error occurrence probability can be lowered.
Also, by increasing the probability that both blocks will be mistaken at the same time or not at the same time, it is possible to reduce the chance of transmitting unnecessary signals by retransmitting the block that is actually free of errors. it can.
以下、図面を参照することにより、本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
〔ａ〕第１実施形態の説明
図５は、本発明に係る送信装置を示す図である。
[A] Description of First Embodiment FIG. 5 is a diagram illustrating a transmission apparatus according to the present invention.
尚、送信装置の１例として、先に説明したＨＳＤＰＡに対応したＷ−ＣＤＭＡ通信システムの送信装置（無線基地局）について説明することとする。他の通信システムにおける送信装置に適用することも可能である。 As an example of the transmission apparatus, a transmission apparatus (radio base station) of the W-CDMA communication system corresponding to the HSDPA described above will be described. It is also possible to apply to a transmission device in another communication system.
図において、１０はＨＳ―ＤＳＣＨを介して送信する伝送データ（１サブフレーム内で送信するデータ）を順次出力するとともに各部（１１〜２５等）の制御を行う制御部を示す。ＨＳ−ＤＳＣＨは、共通チャネルであるから、順次出力される伝送データは、それぞれ異なる移動局宛てであることが許容される。
１１は、順次入力される伝送データ（同じ無線フレーム内で送信するデータ）に対してＣＲＣ演算を行い、この伝送データの最後尾にＣＲＣ演算結果を付加するＣＲＣ付加（CRC attachment）部、１２は、ＣＲＣ演算結果が付加された伝送データに対して、ビット単位でスクランブルをかけることで、送信データにランダム性を与えるビットスクランブル（Bit scrambling）部を示す。
１３は、次に行うチャネル符号化において、符号化の対象とするデータ長が長くなりすぎることで、受信側の復号器の演算量が増大することを防止する等の目的から、入力されたビットスクランブル後の伝送データが、所定のデータ長を超える場合に、分割（例えば、略等分）する符号ブロック分割（Code block segmentation）部を示す。図では、入力データ長が所定のデータ長を超えており、２等分（第１データブロック、第２データブロックに分割）した場合の出力を示している。もちろん分割数として２以外の分割数とする例も考えられるし、また、等分ではなく、異なるデータ長に分割する例も考えられる。
１４は、分割された各データについてそれぞれ、別個に誤り訂正符号化処理を施すチャネル符号化（Channel coding）部を示す。尚、チャネル符号化部１４としては、前述のターボ符号器を用いることが望ましく、ここでもターボ符号器を用いることとする。
従って、その第１の出力は、先に説明したように、第１ブロックについて、符号化対象のデータと同じデータである重要な組織ビット（Ｕ）と、組織ビット（Ｕ）を畳み込み符号化して得られる第１冗長ビット（Ｕ'）と、組織ビットをインタリーブ処理してから同様に畳み込み符号化して得られる第２冗長ビット（Ｕ''）とが含まれる。同様に、第２の出力には、第２ブロックについての組織ビット（Ｕ）、第１冗長ビット（Ｕ'）、第２冗長ビット（Ｕ''）が含まれる。
１５は、チャネル符号化部１４（ターボ符号器）からシリアル入力された第１ブロック及び第２ブロックの各組織ビット（Ｕ）、第１冗長ビット（Ｕ'）、第２冗長ビット（Ｕ''）をそれぞれ分離して出力するビット分離（Bit separation）部を示す。尚、第２ブロックについても同様のため、第１ブロックに対応する出力だけ図示している。
１６は、後段のバッファ部１７の所定の領域に収まるように、パンクチャ処理（間引き）等のレートマッチング処理を行う第１レートマッチング（1st rate matching）部を示す。
１７は、制御部１０により、送信対象の移動局の受信処理能力に応じた領域を設定され、設定された領域内に、第１レートマッチング部１６により、レートマッチング処理されたデータを格納するバッファ（Buffer）部を示す。
１８は、制御部１０により、指定された１サブフレーム内に収納可能なデータ長に調整するための第２レートマッチング（2nd rate matching）部を示し、パンクチャ処理（間引き）、レピテション処理（繰り返し）を施すことで、指定されたデータ長となるように、入力されたデータのデータ長を調整する。
尚、ＨＳ−ＰＤＳＣＨにおいては、変調方式、拡散率、コード数（チャネル数）等のパラメータが可変なため、同じ長さのサブフレームであっても、収納できるビット数は一定ではなく、制御部１０は、パラメータに応じたビット数を１サブフレームに収納可能なデータ長として第２レートマッチング部１８に通知する。
１９は、第２レートマッチング部１９からデータを複数のビット列に配置するビット収集(Bit collection)部を示す。即ち、第１ブロックのデータと、第２ブロックのデータとを後述するビット配置方法により配置することで、それぞれ位相平面上における信号点を示すための複数のビット列を出力する。尚、この実施例では、１６値ＱＡＭ変調方式を用いるため、ビット列は４ビットで構成される。もちろん他の多値変調方式（例えば８相ＰＳＫ等）を用いる例も考えられる。
In the figure,
11 is a CRC attachment unit for performing CRC calculation on sequentially input transmission data (data to be transmitted in the same radio frame) and adding a CRC calculation result to the end of the transmission data; A bit scrambling unit that gives transmission data randomness by scrambling transmission data to which the CRC calculation result is added in units of bits is shown.
13 is a bit input for the purpose of preventing an increase in the amount of calculation of the decoder on the receiving side due to the data length to be encoded becoming too long in the next channel encoding. A code block segmentation unit that divides (for example, approximately equal) when transmission data after scramble exceeds a predetermined data length is shown. In the figure, the output when the input data length exceeds a predetermined data length and is divided into two equal parts (divided into a first data block and a second data block) is shown. Of course, an example in which the number of divisions is other than 2 can be considered, and an example in which the data is not divided equally but divided into different data lengths can be considered.
Therefore, as described above, the first output is obtained by convolutionally encoding the systematic bits (U) and the systematic bits (U), which are the same data as the data to be encoded, for the first block. The obtained first redundant bit (U ′) and the second redundant bit (U ″) obtained by interleaving the systematic bit and then performing convolutional coding in the same manner are included. Similarly, the second output includes a systematic bit (U), a first redundant bit (U ′), and a second redundant bit (U ″) for the second block.
15 is a systematic bit (U), a first redundant bit (U ′), and a second redundant bit (U ″) of the first block and the second block serially input from the channel encoding unit 14 (turbo encoder). ) Shows a bit separation part for separating and outputting each. Since the same applies to the second block, only the output corresponding to the first block is shown.
16, to fit in a predetermined area of the
17 is a buffer in which an area corresponding to the reception processing capability of the mobile station to be transmitted is set by the
18, the
In HS-PDSCH, parameters such as modulation scheme, spreading factor, code number (number of channels), etc. are variable, so the number of bits that can be stored is not constant even for subframes of the same length. 10 notifies the second
２０は、制御部１０により通知された拡散符号の数（コード数）と同じ数の系統に、ビット列を分割して出力する。即ち、送信パラメータにおけるコード数がＮの場合、入力されたビット列を順に１〜Ｎの系統に振り分けて出力する物理チャネル分割（Physical channel segmentation）部を示す。
20 divides and outputs the bit string to the same number of systems as the number of spreading codes (number of codes) notified by the
２１は、Ｎ系統のビット列のそれぞれに対して、インタリーブ処理を施して出力するインタリーブ（Interleaving）部を示す。
２２は、入力された各ビット列に対してビット列内でのビットの再配置が可能なコンスタレーション再配置（Constellation re-arrangement for 16 QAM）部を示す。例えば、最初の送信時においては、入力された各ビット列をそのまま素通しで出力し、先に説明したＨ−ＡＲＱにおける再送時に、ビットの再配置を行うようにすることもできる。ビットの再配置としては、例えば、上位ビットと下位ビットを入れ替えるなどの処理であり、複数のビット列について同じ法則でビット入れ替えを行うことが好ましい。尚、再送時のもそのまま素通しすることもできる。
２３は、後段のＮ系統のビット列を、後段の拡散処理部２４の対応する拡散部に振り分ける物理チャネルマッピング（Physical channel mapping）部を示す。
２４は、複数の拡散部を備え、それぞれ、Ｎ系統の各ビット列に基づき対応するＩ、Ｑの電圧値を出力し、それぞれ異なる拡散コードにより拡散処理を施して出力する拡散処理(Spreading)部を示す。 24 includes a plurality of spreading sections, each of which outputs a corresponding I and Q voltage value based on each of N systems of bit strings, and performs a spreading process using different spreading codes, and outputs a spreading process (Spreading) section. Show.
尚、４ビットのビット列は次の表１に従ったＩ、Ｑ成分のそれぞれの電圧値に変換される。但し、上位ビットから順に、Ｉ１、Ｑ１、Ｉ２、Ｑ２に対応する。 The 4-bit bit string is converted into voltage values of I and Q components according to the following Table 1. However, I1, Q1, I2, and Q2 correspond in order from the upper bit.
表について例を挙げて説明すると、４ビットのビット列が（０１００）であれば、Ｉ１、Ｉ２＝０、０であり、Ｑ１、Ｑ２＝１．０であるから、Ｉ＝＋１、Ｑ＝−１の電圧に変換されることとなる。 For example, if the 4-bit bit string is (0100), I1, I2 = 0, 0 and Q1, Q2 = 1.0, so that I = + 1, Q = −1. It will be converted to the voltage.
拡散方法としては、例えば、図６に示すように、電圧変換部２６により先の表による変換後、拡散符号のＩ成分ＣＩ、Ｑ成分のＣＱにより乗算器、加算器、減算器により演算し、拡散処理を実現する。
As a spreading method, for example, as shown in FIG. 6, after conversion by the
２５は、拡散処理部２４により拡散された各信号を合成し、これに基づいて、例えば１６値ＱＡＭ変調方式等の振幅位相変調を施し、無線信号に周波数変換してからアンテナ側に出力して無線信号として送信可能とする変調（Modulating）部を示す。
25 synthesizes each signal spread by the
以上が、各部の名称とその動作の説明であり、第１データブロックと第２データブロックに含まれるビットとを用いて複数のビット列が生成され、各ビット列がそれぞれ位相平面上の各信号点に対応付けられ、各信号点に応じた位相振幅変調が施されて送信されることがわかる。
・「ビット配置方法」
次に、ビット列生成手段、配置手段の１例としてのビット収集部１９におけるビット配置方法について詳細に説明する。
The above is the description of each part name and its operation. A plurality of bit strings are generated using the bits included in the first data block and the second data block, and each bit string is assigned to each signal point on the phase plane. It can be seen that the signal is transmitted after being subjected to phase amplitude modulation corresponding to each signal point.
・ "Bit placement method"
Next, a bit arrangement method in the
図７は，ビット収集部におけるビット配置方法について説明するための図である。 FIG. 7 is a diagram for explaining a bit arrangement method in the bit collection unit.
第１レートマッチング部１６、第２レートマッチング部１８によるレートマッチング処理を経て出力された組織ビット、冗長ビットは１６値ＱＡＭ変調における各信号点に割当てる必要があるため、４ビットのビット列に整列されることとなる。尚、他の振幅位相変調を行う場合は、４ビットとは異なるビット数となることもある。
Since the systematic bits and redundant bits output through the rate matching process by the first
符号ブロック分割部１３において、分割された各ブロックは、同じサブフレームに収められるため、１つのまとまりとして結合する必要がある。その１つのまとまりが、図７に示すＮr（４）×Ｎc（１０）で示したビット列であり、総ビット数は、制御部１０により通知された伝送パラメータに応じた値となっている。尚、第１列目のＳ１、Ｓ２、Ｓ３、Ｐ２−１で示した領域が、１６値ＱＡＭ変調を行う際の１つの信号点に対応するデータであり、図によれば、１０列あるため、１０個の信号点用のデータが表されている。
In the code
次に、Ｎr×Ｎc個のビットの配置方法について説明する。 Next, a method for arranging Nr × Nc bits will be described.
まず、第１ブロックの組織ビット数Ｎsys1と第２ブロックの組織ビット数Ｎsys2の総和Ｎsys（＝Ｎsys1＋Ｎsys2）を列の総数Ｎc（１６値ＱＡＭ変調を行う場合は、Ｎc＝Ｎsys÷４）で割り、その商Ａと余りＢを求める。 First, the total Nsys (= Nsys1 + Nsys2) of the systematic bit number Nsys1 of the first block and the systematic bit number Nsys2 of the second block is divided by the total number Nc of columns (Nc = Nsys ÷ 4 when performing 16-value QAM modulation), Find the quotient A and the remainder B.
そして、求めた商Ａと同じ行数だけ上から順に組織ビット用の領域と定義する。
次に、余りＢを第１ブロック、第２ブロックに均等に割当てるべく、Ｂを分割ブロック数２で割り、商Ｂ１を求める。
これにより、第１ブロックについては、図７のように、Ａ＋１行目の第１列から行方向に順にＢ１個の領域を組織ビット用の領域と定義する。
そして、第２ブロックについては、図７のように、Ａ＋１行目の第６列（第２ブロックの領域となる列番号が最小の列）から行方向に順にＢ２（Ｂ−Ｂ１）個の領域を組織ビット用の領域と定義する。
Then, the same number of rows as the obtained quotient A are defined as regions for systematic bits in order from the top.
Next, in order to allocate the remainder B equally to the first block and the second block, B is divided by the number of divided blocks to obtain a quotient B1.
As a result, for the first block, as shown in FIG. 7, B1 regions are defined as regions for systematic bits in order from the first column of the (A + 1) th row in the row direction.
Then, for the second block, as shown in FIG. 7, B2 (B−B1) regions in order from the sixth column of the A + 1th row (the column with the smallest column number as the region of the second block) in the row direction. Is defined as an area for systematic bits.
これによれば、図７の斜線で示した領域が組織ビット用の領域とされ、残りが冗長ビット用の領域とされることとなる。 According to this, the area shown by hatching in FIG. 7 is an area for systematic bits, and the rest is an area for redundant bits.
次に、この組織ビットとして定義した領域に、第１ブロックの組織ビットを第１行、第１列から列方向に上から順に割当て、第１列の組織ビットの領域が満たされると、次に第２列目の組織ビットを順に満たしていく。これにより、上位ビット位置に組織ビットを優先して配置するように制御されることとなる。 Next, the systematic bits of the first block are assigned to the area defined as the systematic bits in order from the top in the first row and the first column in the column direction, and when the systematic bit area of the first column is filled, The systematic bits in the second column are filled in order. As a result, control is performed so that the systematic bit is preferentially arranged at the upper bit position.
一方、冗長ビットについては、図３に示す組織ビット領域以外の領域（冗長ビット領域）について第１列目から順に割当てていくこととなる。具体的には、Ｕ'に対応する冗長ビットを第１冗長ビット、Ｕ''に対応する冗長ビットを第２冗長ビットとすると、まず、第１ブロックの第２冗長ビットの１番目が、冗長ビット領域の第１列目に割当てられ、次に第１ブロックの第１冗長ビットの１番目が冗長ビット領域の第２列目に割当てられ、次に第１ブロックの第２冗長ビットの２番目が第３列目に割当てられる。このように、第２冗長ビット、第１冗長ビットを交互に割当てていくことにより、冗長ビット領域の割当てを行う。尚、図７中、矢印により配置順を明示し、ＰＭ−Ｎにより、第Ｍ冗長ビットのＮ番目のビットを配置すべきことを明示している。尚、配置は、例えば、入力された第１ブロックのデータ、第２ブロックデータをメモリに格納し、読み出しアドレス制御等により、容易に所望の配置とすることができる。 On the other hand, regarding redundant bits, areas (redundant bit areas) other than the systematic bit area shown in FIG. 3 are assigned in order from the first column. Specifically, if the redundant bit corresponding to U ′ is the first redundant bit and the redundant bit corresponding to U ″ is the second redundant bit, first, the first of the second redundant bits in the first block is the redundant bit. Assigned to the first column of the bit area, then the first of the first redundant bits of the first block is assigned to the second column of the redundant bit area, and then the second of the second redundant bits of the first block Is assigned to the third column. In this way, the redundant bit area is assigned by alternately assigning the second redundant bit and the first redundant bit. In FIG. 7, the arrangement order is clearly indicated by an arrow, and the Nth bit of the Mth redundant bit is clearly indicated by PM-N. For example, the first block data and the second block data that are input can be stored in a memory, and the desired arrangement can be easily achieved by read address control or the like.
以上のようにして配置したビット列は、図４に示す、位相平面上の各信号点を示すものであり、例えば、（Ｓ１、Ｓ２、Ｓ３、Ｐ２−１）＝（１、０、１、１）であれば、先に説明したように、信号点Ａを示すこととなる。
図４のようなビット列の信号点への割当てを行う場合には、４ビットのビット系列のうち上位ビットに対して下位ビットは、無線伝送中における位相、振幅の変動により、受信側における信号点判定により、誤り易いという傾向があるが、図７を参照すると、誤り易いビットである下位ビット（ここでは、第３ビット、第４ビット）に割当てられている重要なビットである組織ビットの数は第１ブロック、第２ブロックともにその２つづつであり、ブロック間で均等化されている。尚、第１ブロック、第２ブロックの組織ビットの数が数ビット相異するなど、厳密には同一でない場合も考えられるが、そのようなビットの相異はないものとして、全体として均等化を図ることもできるし、場合によっては、そのビット差を考慮して組織ビットが多い側になるべく上位ビットが割当てられるように、重み付けをすることもできる。
いいかえれば、ビット列内における所定のビット位置（例えば、第３、第４ビット等の誤り易い下位ビット位置）について第１データブロックに含まれる所定のビット（例えば、組織ビット）の占有率と、第２データブロックに含まれる所定のビット（例えば、組織ビット）の占有率は、近づくように制御されている。
The bit string arranged as described above indicates each signal point on the phase plane shown in FIG. 4. For example, (S1, S2, S3, P2-1) = (1, 0, 1, 1 ) Indicates the signal point A as described above.
In the case of assigning bit strings to signal points as shown in FIG. 4, the lower bits of the upper bits in the 4-bit bit sequence are signal points on the receiving side due to phase and amplitude fluctuations during wireless transmission. Although there is a tendency to be prone to error depending on the judgment, referring to FIG. 7, the number of systematic bits that are important bits assigned to the low-order bits (here, the third bit and the fourth bit) that are prone to error. Are two each of the first block and the second block, and are equalized between the blocks. Note that there may be cases where the number of systematic bits in the first block and the second block are not exactly the same, such as a difference of several bits, but it is assumed that there is no such bit difference, and equalization is performed as a whole. In some cases, weighting can be performed so that the higher-order bits are assigned as much as possible in consideration of the bit difference.
In other words, the occupancy rate of predetermined bits (for example, systematic bits) included in the first data block with respect to predetermined bit positions in the bit string (for example, low-order bit positions such as the third and fourth bits that are likely to be erroneous), The occupation ratio of predetermined bits (for example, systematic bits) included in two data blocks is controlled so as to approach.
以上が組織ビットの数が多く、誤り易いビット位置である下位ビットにも配置される場合の例であるが、組織ビットの数が少ない場合もあり得る。この場合は、本実施例で示した配置方法によれば、図９に示したようになる。尚、図９における記号等の意味は先の図７等において説明したものと同様である。
図９を参照しても明らかなように、本実施例における配置方法によれば、ビット列内における所定のビット位置（例えば、第１、第２ビット等の誤りにくい上位ビット位置）について第１データブロックに含まれる所定のビット（例えば、冗長ビット）の占有率と、第２データブロックに含まれる所定のビット（例えば、冗長ビット）の占有率は、近づくように制御されている。
従って、少なくとも第１ブロックのビットと、第２ブロックのビットについての耐久力（例えば、同一種類のビットの耐久力）が均一化されるため、一方は耐久力が高く、他方は低いといった偏りが少なくなり、全体的な誤りの発生確率を下げることができる。
また、重要な情報である組織ビットについて、各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が近づき、ターボ符号等の誤り訂正処理により、耐久力の強い方は更なる誤りも許容できるにもかかわらず、耐久力の弱い方は誤り訂正能力を超えるほどの誤りが発生するといった事情が緩和されることとなる。
また、この実施例では、余り検出のための符号である、ＣＲＣ演算結果は、冗長ビット削減のため、第１ブロックと第２ブロックで共通して１つ付加されており、受信側では、第１ブロック、第２ブロックのデータを受信し、ＣＲＣ演算チェックを行うことで、エラーを検出した場合に、再送要求を行って再送を行う。
この時、従来のごとく第１ブロック、第２ブロックで誤りに対する耐久力の相異について配慮がないと、耐久力の弱い方のブロックだけ誤る確率が高く、再送が頻発することとなる。誤り検出符号を各ブロック毎に付加していれば、ブロック毎に誤りを検出できるため、再送も誤ったブロックだけとすることもできるが、複数ブロックで共通して誤り検出符号を付加する場合には、誤ったブロックを特定できず、誤っていない符号ブロックを含む複数のブロック全体を再送しなければならない。
しかし、この実施例では、第１ブロック、第２ブロックで誤りに対する耐久力を近づけるようにしているので、第１ブロック、第２ブロックについての誤りの有無が異なるといったことが少なくなり、複数のブロックについて共通に誤り検出符号を付加することと調和がとれることとなる。
Although the above is an example in which the number of systematic bits is large and the bits are also arranged in the low-order bits that are error-prone bit positions, the number of systematic bits may be small. In this case, according to the arrangement method shown in this embodiment, it becomes as shown in FIG. The meanings of symbols and the like in FIG. 9 are the same as those described in FIG.
As can be seen from FIG. 9, according to the arrangement method in the present embodiment, the first data for a predetermined bit position in the bit string (for example, the upper bit position where the error is unlikely to occur such as the first and second bits). The occupation rate of predetermined bits (for example, redundant bits) included in the block and the occupation rate of predetermined bits (for example, redundant bits) included in the second data block are controlled so as to approach each other.
Therefore, since the durability (for example, the durability of the same type of bit) at least for the first block bit and the second block bit is equalized, there is a bias that one is high and the other is low. This reduces the overall error occurrence probability.
In addition, with regard to systematic bits, which are important information, the endurance against phase and amplitude fluctuations during wireless transmission approaches between blocks, and error correction processing such as turbo codes allows more errors to be allowed for those with higher endurance Nevertheless, the situation where an error that exceeds the error correction capability occurs in a person with weak durability will be alleviated.
In this embodiment, one CRC calculation result, which is a code for detecting a remainder, is added in common in the first block and the second block in order to reduce redundant bits. When an error is detected by receiving data of one block and second block and performing CRC calculation check, a retransmission request is made and retransmission is performed.
At this time, if the difference in durability against errors is not considered in the first block and the second block as in the conventional case, only the block with the weaker durability has a higher probability of error, and retransmissions frequently occur. If an error detection code is added to each block, an error can be detected for each block, so retransmission can be performed only for the wrong block. Cannot identify an erroneous block, and must retransmit the entire plurality of blocks including a code block that is not erroneous.
However, in this embodiment, since the first block and the second block have the same error tolerance, the occurrence of errors in the first block and the second block is reduced, and a plurality of blocks This is in harmony with the common addition of error detection codes.
即ち、第１ブロック、第２ブロックのいずれかのみが誤るといった確率が低くなり、双方が同時に誤るか、同時に誤らないといった結果になる確率が高まるため、再送時には、誤っていない符号までも再送してしまうといった無駄な無線リソースの消費が低減されるのである。
・「まとめ」
第１実施例のまとめとして、ブロックの分割数がＭの場合の一般化したビットの整列で用いる各値の算出方法について説明する。尚、＜Ｎ＞は、Ｎ以下の最大の整数を意味するものとする。
Ａ＝＜Ｎsys÷Ｎc＞
Ｂ１＝＜（Ｎsys−Ａ×Ｎc）÷Ｍ＞
Ｂ２＝＜（Ｎsys−Ａ×Ｎc−Ｂ１）÷（Ｍ−１）＞
…
ＢＬ＝＜｛（Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｌ−１）））
÷（Ｍ−（Ｌ−１））＞
…
ＢＭ＝Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｍ−１））
尚、［Ｎ］をＮ以上の最小の整数を表すものとして、
Ａ＝＜Ｎsys÷Ｎc＞
Ｂ１＝［（Ｎsys−Ａ×Ｎc）÷Ｍ］
Ｂ２＝［（Ｎsys−Ａ×Ｎc−Ｂ１）÷（Ｍ−１）］
…
ＢＬ＝［｛（Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｌ−１）））
÷Ｍ−（Ｌ−１）｝］
…
ＢＭ＝Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｍ−１））
とすることも考えられる。
以上のように、本実施例によれば、伝送データをＸ個ビットを含む第１ビット群と、Ｙ個のビットを含む第２ビット群とを含む２以上のビット群に分割し、第1ビット群のビットと第２ビット群のビットとを、第１ビット位置と、該第１ビット位置より誤り易い第２ビット位置とを有する所定長のビット列の各ビット位置に配置してＬ個のビット列を生成するビット列生成装置におけるビット配置方法において、前記第１ビット群に含まれるビットと、前記第２ビット群に含まれるビットを該第１ビット位置に優先して配置するとともに、＜Ｎ＞をＮ以下の最大の整数と定義するとき、
（＜（Ｘ＋Ｙ）÷Ｌ＞＋１）×（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）≦Ｘ…（１）
２≦（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）…（２）
の場合、第２ビット位置に配置する第１ビット群に含まれるビットの数を
Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ…（３）
より小さくし、
第２ビット位置に配置する第２ビット群に含まれるビットの数を
１以上とする、
方法の１実施例が示される。
In other words, the probability that only one of the first block and the second block is wrong is low, and the probability that both are wrong at the same time or not at the same time is increased. This reduces the consumption of useless wireless resources.
・ Summary
As a summary of the first embodiment, a method for calculating each value used in generalized bit alignment when the number of block divisions is M will be described. Note that <N> means the largest integer less than or equal to N.
A = <Nsys / Nc>
B1 = <(Nsys−A × Nc) ÷ M>
B2 = <(Nsys−A × Nc−B1) ÷ (M−1)>
...
BL = <{(Nsys−A × Nc− (B1 + B2 +... + B (L−1)))
÷ (M- (L-1))>
...
BM = Nsys−A × Nc− (B1 + B2 +... + B (M−1))
Note that [N] represents the smallest integer greater than or equal to N.
A = <Nsys / Nc>
B1 = [(Nsys−A × Nc) ÷ M]
B2 = [(Nsys−A × Nc−B1) ÷ (M−1)]
...
BL = [{(Nsys−A × Nc− (B1 + B2 +... + B (L−1)))
÷ M- (L-1)}]
...
BM = Nsys−A × Nc− (B1 + B2 +... + B (M−1))
It can also be considered.
As described above, according to the present embodiment, transmission data is divided into two or more bit groups including a first bit group including X bits and a second bit group including Y bits. The bits of the bit group and the bits of the second bit group are arranged at each bit position of a bit string of a predetermined length having a first bit position and a second bit position that is more error-prone than the first bit position. In the bit arrangement method in the bit string generation device for generating a bit string, the bit included in the first bit group and the bit included in the second bit group are arranged with priority over the first bit position, and <N> Is defined as the largest integer less than or equal to N,
(<(X + Y) ÷ L> +1) × (X + Y − <(X + Y) ÷ L> × L) ≦ X (1)
2 ≦ (X + Y − <(X + Y) ÷ L> × L) (2)
In this case, the number of bits included in the first bit group arranged at the second bit position is expressed as X + Y − <(X + Y) ÷ L> × L (3)
Smaller,
The number of bits included in the second bit group arranged at the second bit position is 1 or more.
One embodiment of the method is shown.
従来の配置方法によれば、（１）、（２）の条件を満たすとき、第２ビット位置に配置する第１ビット群に含まれるビットの数は（３）の値と一致し、第２ビット位置に配置する第２ビット群に含まれるビットの数は０となり、双方のビット群間（組織ビット間）で耐久力が大きく異なるが、（１）、（２）の場合に第２ビット位置に配置する第１ビット群に含まれるビットの数を（３）の値より小さくし、第２ビット位置に配置する第２ビット群に含まれるビットの数を１以上とする方法の１例である実施例１によれば、第１ビット群と第２ビット群との間の耐久力の差が緩和されることとなる。
また、別の表現を用いると、この実施例のように、ＨＳＤＰＡに対応した無線基地局において、レートマッチング処理が施されたデータを並び替えて、１６値ＱＡＭ用の４×Ｎｃのビット列を生成するビットコレクション部を備え、前記データは、符号ブロック分割部における分割により、少なくとも第１データブロックと、第２データブロックとを含み、＜Ｎ＞をＮ以下の最大の整数と定義し、Ａ＝＜Ｎsys÷Ｎc＞、Ｂ＝Ｎsys−Ａ×Ｎcと定義すると、前記ビットコレクション部は、第１行目から第Ａ行目については、第１列目から第Ｎc列目まで連続して組織ビットを配置し、第Ａ＋１行目については、第１列目から第Ｎc列目まで連続しないでＢ個の組織ビットを配置可能としたので、従来のように、第Ａ＋１行目について第１列目から第Ｂ列目まで連続して組織ビットを配置しなければならないのに対して、第１列目から第Ｎc列目まで連続しないで組織ビットを配置できるので、ブロック間の耐久力を調整することができるのである。
According to the conventional arrangement method, when the conditions of (1) and (2) are satisfied, the number of bits included in the first bit group arranged at the second bit position matches the value of (3), and the second The number of bits included in the second bit group arranged at the bit position is 0, and the durability differs greatly between both bit groups (between systematic bits). However, in the cases of (1) and (2), the second bit An example of a method in which the number of bits included in the first bit group arranged at the position is made smaller than the value of (3) and the number of bits contained in the second bit group arranged at the second bit position is 1 or more. According to the first embodiment, the difference in durability between the first bit group and the second bit group is alleviated.
If another expression is used, a 4 × Nc bit string for 16-value QAM is generated by rearranging the data subjected to rate matching processing in a radio base station compatible with HSDPA as in this embodiment. And the data includes at least a first data block and a second data block, and <N> is defined as a maximum integer equal to or less than N, and A = If defined as <Nsys ÷ Nc>, B = Nsys−A × Nc, the bit collection unit continuously organizes bits from the first column to the Nc column for the first row to the Ath row. With regard to the (A + 1) th row, B systematic bits can be arranged without being continuous from the 1st column to the (Nc) th column. To column B Since the organization bits must be arranged continuously up to the eyes, the organization bits can be arranged without continuing from the first column to the Nc column, so the durability between the blocks can be adjusted. is there.
〔ｂ〕第２実施形態の説明
次にビット収集部におけるビット配置方法について別の方法を詳細に説明する。
[B] Description of Second Embodiment Next, another method for bit arrangement in the bit collection unit will be described in detail.
この方法では、先に説明した組織ビットの余りのビットＢの配置方法に特徴がある。
具体的には、余りのビットＢをＡ＋１行目に配置するものの、組織ビットを配置する列は、
１＋＜Ｎc×（ｋ−１）÷（Ｎsys−Ａ×Ｎc）＞
とするのである。ここで、ｋ＝１、２、…、Ｎsys−Ａ×Ｎcである。
例えば、Ｎsys＝２４とし、冗長ビット数＝１６、Ｎr＝４、Ｎc＝１０とすると、
Ｎr＝＜２４÷１０＞＝２、
組織ビットを配置する列１＝１＋＜１０×（１−１）÷（２４−２×１０）＞＝１、
組織ビットを配置する列２＝１＋＜１０×（２−１）÷（２４−２×１０）＞＝３、
組織ビットを配置する列３＝１＋＜１０×（３−１）÷（２４−２×１０）＞＝６、
組織ビットを配置する列４＝１＋＜１０×（４−１）÷（２４−２×１０）＞＝８、
となる。
This method is characterized in the arrangement method of the remaining bits B of the systematic bits described above.
Specifically, although the surplus bit B is arranged in the (A + 1) th row, the column in which the systematic bits are arranged is
1+ <Nc × (k−1) ÷ (Nsys−A × Nc)>
It is. Here, k = 1, 2,..., Nsys−A × Nc.
For example, if Nsys = 24, the number of redundant bits = 16, Nr = 4, and Nc = 10,
Nr = <24 ÷ 10> = 2,
It becomes.
従って、図８の斜線部分で示す領域が、組織ビットが配置される領域として定義され、その他の領域が冗長ビットが配置される領域となる。尚、各領域における配置順については実施例１と同様であるので、ここでは説明を省略する。 Therefore, the area indicated by the hatched portion in FIG. 8 is defined as an area where the systematic bits are arranged, and the other areas are areas where redundant bits are arranged. Since the arrangement order in each region is the same as that in the first embodiment, the description thereof is omitted here.
この実施例では、余りの組織ビットＢが所定のビット位置（例えば、１６値ＱＡＭにおいてナチュラル配置を行う場合に、上位ビットよりも誤りに対する耐久性の低い下位ビット位置）において分散して配置（例えば、隣接する列に集中しないで配置）することができるため、ブロック数を意識せずとも左から順に第１、第２ブロックのビットを配置していくことにより、容易に誤りに対する耐久力をブロック間で均等化することができる。 In this embodiment, the remaining systematic bits B are distributed in a predetermined bit position (for example, a lower-order bit position that is less durable against errors than the upper-order bits when performing natural arrangement in 16-value QAM) (for example, Since the bits of the first and second blocks are arranged in order from the left without considering the number of blocks, it is easy to block error tolerance. Can be equalized between.
尚、ビット列と信号点の対応関係を、上位ビットが、下位ビットよりも誤りに対する耐久力が弱くなるように定義している場合には、重要なビット（例えば組織ビット）を耐久力の強い下位ビットになるべく配置するようにするとともに、ブロック間で耐久力の弱いビットに割当てられる重要なビット（例えば組織ビット）の数を均等化することが好ましい。 If the correspondence between the bit string and the signal point is defined so that the upper bits are less resistant to errors than the lower bits, an important bit (for example, systematic bits) is assigned to the lower end with strong durability. It is preferable to arrange the bits as much as possible and to equalize the number of important bits (for example, systematic bits) allocated to the bits having low durability between the blocks.
尚、第１実施例、第２実施例においては、多値変調の１例として、１６値ＱＡＭをとりあげて説明したが、例えば８相ＰＳＫ等の他の多値変調を用いることもできる。 In the first and second embodiments, 16-level QAM has been described as an example of multi-level modulation, but other multi-level modulation such as 8-phase PSK can also be used.
例えば、図１１のように３ビットのビット列を各信号点に割当てる場合には、ビット列内におけるビット位置で誤りに対する耐久力の相異が生ずるため、本発明を適用すると同様に好適である。尚、図１１の例では、３ビットのビット列のうち、第１ビット目と第２ビット目については、隣接する２つの信号点の符号が、両方とも自己の信号点の符号と同じであるような信号点が存在するが、第３ビット目については、そのような信号点は存在せず、全ての信号点は、隣接する２つの信号点のうち少なくともどちらかは自己の信号点の符号と異なる符号となっている。このため、第１、第２ビット目に対して、第３ビット目についての符号間距離が総じて短く、結果的に、第１、第２ビット目に対して第３ビット目が誤り易いビット位置となっている。 For example, when a 3-bit bit string is assigned to each signal point as shown in FIG. 11, a difference in endurance against errors occurs at the bit position in the bit string. In the example of FIG. 11, for the first bit and the second bit in the 3-bit bit string, the signs of the two adjacent signal points are both the same as the signs of their own signal points. However, for the third bit, there is no such signal point, and all signal points have at least one of the two adjacent signal points as the sign of their own signal point. It is a different code. For this reason, the inter-code distance for the third bit is generally shorter than the first and second bits, and as a result, the bit position where the third bit is likely to be erroneous with respect to the first and second bits. It has become.
更に、６４値ＱＡＭを採用する場合には、ビット列と信号点の対応付けに起因して、誤り易さに対する耐久力がビット位置に応じて３段階（第１ビット位置、第２ビット位置、第３ビット位置）となることがある。 Further, in the case of adopting 64-value QAM, due to the correspondence between the bit string and the signal point, the durability against error easiness is divided into three levels (first bit position, second bit position, first bit position). 3 bit position).
この場合には、ビット列内における所定のビット位置について、第１データブロックに含まれる所定のビットが占める占有率と、第２データブロックに含まれる所定のビットが占める占有率が近くなるようにビット列の生成を制御するビット列生成手段は、所定のビット位置として、第１ビット位置、第２ビット位置、第３ビット位置のいずれかとすることが好ましいことは言うまでもない。 In this case, for a predetermined bit position in the bit string, the bit string is such that the occupation ratio occupied by the predetermined bits included in the first data block is close to the occupation ratio occupied by the predetermined bits included in the second data block. Needless to say, it is preferable that the bit string generation means for controlling the generation of any one of the first bit position, the second bit position, and the third bit position as the predetermined bit position.
１ ＣＲＣ付加部
２ 符号ブロック分割部
３ チャネル符号化部
４ ビット分離部
５ レートマッチング部
６ ビット収集部
７ 変調部
１０ 制御部
１１ ＣＲＣ付加部
１２ ビットスクランブル部
１３ 符号分割部
１４ チャネル符号化部
１５ ビット分離部
１６ 第１レートマッチング部
１７ バッファ部
１８ 第２レートマッチング部
１９ ビット収集部
２０ 物理チャネル分割部
２１ インタリーブ処理部
２２ コンスタレーション再配置部
２３ 物理チャネルマッピング部
２４ 拡散処理部
２５ 変調部
２６ 電圧変換部
DESCRIPTION OF
Claims (22)
前記複数のビット列の各々は、前記第１データブロックに含まれるビットと、前記第２データブロックに含まれるビットとが、１つのビット列内に混合しないように形成され、
前記対応に起因して生ずる前記ビット列内における誤り易さの程度により区分される、所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように前記生成を制御するビット列生成手段、
を備えたことを特徴とする送信装置。 A plurality of bit sequences are generated using the bits included in the first data block and the bits included in the second data block, and the plurality of bit sequences are respectively associated with the signal points on the phase plane. In a transmission device that transmits a signal obtained by performing multi-level modulation according to
Each of the plurality of bit strings is formed so that the bits included in the first data block and the bits included in the second data block are not mixed in one bit string,
The occupation ratio occupied by the predetermined bits included in the first data block with respect to the predetermined bit positions, which are classified by the degree of error probability in the bit string caused by the correspondence, and the second data block Bit string generation means for controlling the generation so that the occupation ratio occupied by the predetermined bits included is close;
A transmission device comprising:
前記所定のビット位置は、該第１ビット位置又は該第２ビット位置である、
ことを特徴とする請求項１記載の送信装置。 The bit sequence includes a first bit position and a second bit position that is more susceptible to error than the first bit position due to the correspondence,
The predetermined bit position is the first bit position or the second bit position;
The transmission apparatus according to claim 1.
前記ビット列生成手段は、前記制御にあわせて、前記第１ビット位置に該組織ビットを優先して配置するように制御を行う、
ことを特徴とする請求項３記載の送信装置。 The first data block and the second data block each include a systematic bit and a redundant bit, and the predetermined bit included in the first data block and the predetermined bit included in the second data block are: Both are organizational bits,
The bit string generation means performs control so that the systematic bits are preferentially arranged at the first bit position in accordance with the control.
The transmission apparatus according to claim 3.
ことを特徴とする請求項１記載の送信装置。 The first data block and the second data block include systematic bits obtained by turbo coding, first redundant bits, and second redundant bits, and predetermined bits included in the first data block; The predetermined bits included in the second data block are both systematic bits, are both redundant bits, are both first redundant bits, or are both second redundant bits. is there,
The transmission apparatus according to claim 1.
ことを特徴とする請求項１記載の送信装置。 A receiving device that receives a signal transmitted from the transmitting device performs retransmission control based on an error detection result performed using an error detection code.
The transmission apparatus according to claim 1.
該Ｎ個のブロックのそれぞれについて誤り訂正符号化処理を施す誤り訂正符号化部と、
該誤り訂正処理後に得られるＮ種類の組織ビットと冗長ビットを複数のビット列に配置する配置手段と、
該配置された各ビット列が示す位相平面上の各信号点に対応する振幅位相変調を行ってから送信を行う送信部とを備え、
前記配置手段は、前記配置に際して、前記ビット列と前記信号点との対応関係に起因して、１つのビット列内に誤り易さの異なる第１のビットと第２のビットとが存在する場合に、Ｎ種類の組織ビットのそれぞれが誤り易い側のビットに配置される数を均一化し、
更に、前記複数のビット列の各々について、異なるデータブロックに含まれるビットが、１つのビット列内に混合しないようにする、
ことを特徴とする送信装置。 A dividing unit that divides the data to which the error detection code is added into N blocks;
An error correction encoding unit that performs error correction encoding processing on each of the N blocks;
Arranging means for arranging N types of systematic bits and redundant bits obtained after the error correction processing in a plurality of bit strings;
A transmission unit that performs transmission after performing amplitude phase modulation corresponding to each signal point on the phase plane indicated by each of the arranged bit strings,
The arrangement means, when the arrangement, when there is a first bit and a second bit having different error susceptibility in one bit string due to the correspondence between the bit string and the signal point, The number of N types of systematic bits that are arranged on the error-prone bits is made uniform,
Further, for each of the plurality of bit strings, bits included in different data blocks are not mixed in one bit string.
A transmission apparatus characterized by the above.
前記均一化は、前記誤り易い側のビットに組織ビットを配置することを許容する列を分散させることで実現する、
ことを特徴とする請求項９記載の送信装置。 The arrangement means arranges the plurality of bit strings using bits from the first block to bits included in the Nth block in substantially the order,
The equalization is realized by dispersing a column that allows the systematic bits to be arranged in the error-prone bits.
The transmitter according to claim 9.
ことを特徴とする請求項９記載の送信装置。 A receiving device that receives a signal transmitted from the transmitting device performs retransmission control based on an error detection result performed using the error detection code.
The transmitter according to claim 9.
前記複数のビット列の各々は、前記第１データブロックに含まれるビットと、前記第２データブロックに含まれるビットとが、１つのビット列内に混合しないように形成され、
前記送信装置は、前記対応に起因して生ずる前記ビット列内における誤り易さの程度により区分される、所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように制御を行い、
前記受信装置は、前記制御が施され、該送信装置から送信される信号を受信する、
ことを特徴とする送受信方法。 A plurality of bit sequences are generated using the bits included in the first data block and the bits included in the second data block, and the plurality of bit sequences are respectively associated with the signal points on the phase plane. In a transmission / reception method between a transmission device that transmits a signal obtained by performing multi-level modulation according to a reception device that receives the signal,
Each of the plurality of bit strings is formed so that the bits included in the first data block and the bits included in the second data block are not mixed in one bit string,
The transmission device occupies a predetermined bit position included in the first data block with respect to a predetermined bit position, which is classified according to the degree of error in the bit string caused by the correspondence, Control is performed so that the occupation ratio occupied by the predetermined bits included in the second data block is close,
The receiving device receives the signal that is subjected to the control and transmitted from the transmitting device;
A transmission / reception method characterized by the above.
ことを特徴とする請求項１２記載の送受信方法。 The first data block and the second data block are transmitted in the same radio frame;
The transmission / reception method according to claim 12.
前記所定のビット位置は、該第１ビット位置又は該第２ビット位置である、
ことを特徴とする請求項１２記載の送受信方法。 The bit sequence includes a first bit position and a second bit position that is more susceptible to error than the first bit position due to the correspondence,
The predetermined bit position is the first bit position or the second bit position;
The transmission / reception method according to claim 12.
前記制御にあわせて、前記第１ビット位置に該組織ビットを優先して配置するように制御を行う、
ことを特徴とする請求項１４記載の送受信方法。 The first data block and the second data block each include a systematic bit and a redundant bit, and the predetermined bit included in the first data block and the predetermined bit included in the second data block are: Both are organizational bits,
In accordance with the control, control is performed so that the systematic bit is preferentially arranged at the first bit position.
The transmission / reception method according to claim 14.
ことを特徴とする請求項１２記載の送受信方法。 The first data block and the second data block include systematic bits obtained by turbo coding, first redundant bits, and second redundant bits, and predetermined bits included in the first data block; The predetermined bits included in the second data block are both systematic bits, are both redundant bits, are both first redundant bits, or are both second redundant bits. is there,
The transmission / reception method according to claim 12.
ことを特徴とする請求項１２記載の送受信方法。 When the receiving device detects an error by error detection using an error detection code transmitted from the transmitting device, the receiving device requests retransmission to the transmitting device.
The transmission / reception method according to claim 12.
該Ｎ個のブロックのそれぞれについて誤り訂正符号化処理を施し、
該誤り訂正処理後に得られるＮ種類の組織ビットと冗長ビットを複数のビット列に配置し、
該配置された各ビット列が示す位相平面上の各信号点に対応する振幅位相変調を行ってから、送信装置から無線信号の送信を行い、
前記配置に際して、前記ビット列と前記信号点との対応関係に起因して、１つのビット列内に誤り易さの異なる第１のビットと第２のビットとが存在する場合に、Ｎ種類の組織ビットのそれぞれが誤り易い側のビットに配置される数を均一化し、また、前記複数のビット列の各々について、異なるデータブロックに含まれるビットとが、１つのビット列内に混合しないようにし、
該送信装置から送信された前記無線信号を、受信装置によって、受信して、誤り訂正復号に用いる、
ことを特徴とする送受信方法。 Dividing the data with the error detection code added into N blocks,
An error correction coding process is performed on each of the N blocks,
N types of systematic bits and redundant bits obtained after the error correction processing are arranged in a plurality of bit strings,
After performing amplitude phase modulation corresponding to each signal point on the phase plane indicated by each of the arranged bit strings, transmit a radio signal from the transmission device,
In the arrangement, when there are a first bit and a second bit having different susceptibility to error in one bit string due to the correspondence between the bit string and the signal point, N kinds of systematic bits Each of the plurality of bit strings is made uniform so that bits included in different data blocks are not mixed in one bit string.
The wireless signal transmitted from the transmitter is received by a receiver and used for error correction decoding.
A transmission / reception method characterized by the above.
前記均一化は、前記誤り易い側のビットに組織ビットを配置することを許容する列を分散させることで実現する、
ことを特徴とする請求項２０記載の送受信方法。 The plurality of bit strings are arranged using the bits included in the first block to the bits included in the Nth block in substantially the order,
The equalization is realized by dispersing a column that allows the systematic bits to be arranged in the error-prone bits.
The transmission / reception method according to claim 20.
ことを特徴とする請求項２０記載の送受信方法。
The receiving device requests retransmission to the transmitting device when an error is detected by error detection using the error detecting code transmitted from the transmitting device;
The transmission / reception method according to claim 20.
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