JP4567505B2 - Inverter device - Google Patents
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Description
本発明は、入力信号に基づいて運転を行うとともに運転状態を示す状態信号を出力するインバータ装置に関する。 The present invention relates to an inverter device that performs an operation based on an input signal and outputs a state signal indicating an operation state.
一般に、機械装置等にインバータ装置を組み込む場合、外部にPLC(Programable Logic Controller)を付加し、またはインバータ装置にPLCオプション装置を組み込むことにより所望するシーケンスを実現している。特許文献1に記載されたインバータ装置は、外部PLCの機能の一部である入力信号の転送、論理演算、出力信号の転送などを自ら実行可能に構成されており、特定の運転状況と外部信号との論理演算を行って運転指令を生成することができる。
上記特許文献1に記載された従来構成のインバータ装置は、論理信号(ON/OFF信号)の転送機能、論理演算機能(AND/OR)およびタイマ機能を備えている。しかし、実際に使用者がインバータ装置を用いる際は、周波数、電流、トルク等の状態量が所定範囲内になった場合あるいは所定範囲外になった場合にインバータ装置が有する特定の機能を動作させるようなシーケンスを組むことが多い。従って、従来のインバータ装置では、論理演算を用いた比較的簡単なシーケンスは実現できても、上述したような状態量に基づくシーケンスは実現できなかった。
The conventional inverter device described in
こうしたシーケンスを実現するにはインバータ装置に外部PLCやPLCオプション装置を付加すればよいが、設置スペースの増大やコストの上昇を招き、PLC演算プログラムを作成する必要も生じる。さらに、外部PLCやPLCオプション装置は、通信によりインバータ装置との間でデータ、指令等の授受を行うため、インバータ装置からのデータの読み出し時間およびインバータ装置への指令の送信時間に起因して制御上の遅れ時間が発生する。また、インバータ装置の有する外部通信機能の1つがPLCとの通信に占有されてしまうので、他の外部機器との通信に不便が生じる場合もあった。 In order to realize such a sequence, an external PLC or a PLC option device may be added to the inverter device. However, the installation space increases and the cost increases, and a PLC calculation program needs to be created. Furthermore, since the external PLC and PLC option device exchange data, commands, etc. with the inverter device through communication, control is performed based on the data read time from the inverter device and the command transmission time to the inverter device. The above delay time occurs. In addition, since one of the external communication functions of the inverter device is occupied by communication with the PLC, inconvenience may occur in communication with other external devices.
本発明は上記事情に鑑みてなされたもので、その目的は、PLCを付加することなく、使用者が望む多様なシーケンスを実現できるインバータ装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to provide an inverter device that can realize various sequences desired by a user without adding a PLC.
上記目的を達成するため、請求項1記載のインバータ装置は、
入力される信号に基づいて運転を行うとともに運転状態を示す状態信号を出力する主制御部と、
外部から信号を入力しそれを前記主制御部への入力信号とする外部入力手段と、
内部のデータを保持しそれを前記主制御部への入力信号とする内部入力手段と、
内部のデータを保持しそれを出力する内部出力手段と、
前記主制御部からの出力信号または前記内部出力手段からの出力信号を外部に出力する外部出力手段と、
状態量を示すデータが保持された状態量保持手段と、
前記外部入力手段を介して入力された信号のデータ、前記内部入力手段に保持されたデータ、前記主制御部から出力された状態信号のデータ、前記内部出力手段に保持されたデータ、前記状態量保持手段に保持されたデータまたは予め設定された固定値データを入力し、その入力データに対し転送処理、論理演算処理、アナログ演算処理、アナログ比較処理、遅延処理等を実行し、その処理結果データを前記外部入力手段、前記内部入力手段または前記内部出力手段に出力する演算手段とを備えていることを特徴とする。
In order to achieve the above object, an inverter device according to
A main control unit that performs operation based on the input signal and outputs a state signal indicating an operation state;
External input means for inputting a signal from the outside and using it as an input signal to the main control unit;
Internal input means for holding internal data and using it as an input signal to the main control unit;
Internal output means for holding and outputting internal data;
An external output means for outputting an output signal from the main control unit or an output signal from the internal output means to the outside;
State quantity holding means for holding data indicating the state quantity;
Data of the signal input via the external input means, data held in the internal input means, data of the status signal output from the main control unit, data held in the internal output means, the state quantity Data held in the holding means or preset fixed value data is input, transfer processing, logical operation processing, analog operation processing, analog comparison processing, delay processing, etc. are executed on the input data, and the processing result data And calculating means for outputting to the external input means, the internal input means or the internal output means.
この構成によれば、主制御部は、外部入力手段を介して入力した信号のデータまたは内部入力手段に保持されたデータに基づいて運転を行う。そして、主制御部から出力された運転状態を示す状態信号または内部出力手段からの出力信号を外部に出力できる。演算手段は、外部から入力される信号のデータおよび内部入力手段に保持されたデータのみならず、主制御部から出力される状態信号データ(各種ステータス)、内部出力手段に保持されたデータ、状態量保持手段に保持された周波数、電流、トルクなどのアナログデータまたは固定値データも入力可能となっている。演算手段は、その入力データに対し論理演算処理のみならずアナログ演算処理を実行でき、その処理結果データを外部入力手段、内部入力手段または内部出力手段に出力する。 According to this configuration, the main control unit operates based on the data of the signal input via the external input means or the data held in the internal input means. And the state signal which shows the driving | running state output from the main control part, or the output signal from an internal output means can be output outside. The arithmetic means is not only the data of the signal input from the outside and the data held in the internal input means, but also the status signal data (various statuses) output from the main control unit, the data and the status held in the internal output means Analog data such as frequency, current, and torque held in the quantity holding means, or fixed value data can also be input. The arithmetic means can execute not only logical arithmetic processing but also analog arithmetic processing on the input data, and outputs the processing result data to the external input means, internal input means or internal output means.
本発明のインバータ装置によれば、状態量を含む内外の種々の信号データに基づいて多様なシーケンスを組むことができるので、外部PLCやPLCオプション装置を付加する必要がない。 According to the inverter device of the present invention, since various sequences can be assembled based on various internal and external signal data including state quantities, it is not necessary to add an external PLC or PLC option device.
以下、本発明の一実施形態について図面を参照しながら説明する。
図2は、インバータ装置の全体的な電気的構成図である。インバータ装置1は、主回路2、ドライブ回路3および制御部4を備えている。電源側端子5r、5s、5tには三相交流電源6が接続されるようになっており、負荷側端子7u、7v、7wには電動機などの負荷例えば三相誘導電動機8が接続されるようになっている。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 2 is an overall electrical configuration diagram of the inverter device. The
主回路2は、コンバータ9とインバータ10とから構成されており、後述する主回路制御用マイクロコンピュータにより制御されるようになっている。コンバータ9は、直流電源線11と12との間に接続された全波整流回路13と平滑用コンデンサ14とから構成されており、インバータ10は、直流電源線11と12との間に三相ブリッジ接続されたIGBT15up、15un、15vp、15vn、15wp、15wn(スイッチング素子)および還流ダイオード16up、16un、16vp、16vn、16wp、16wnから構成されている。制御部4から出力されたゲート信号Gup、Gun、Gvp、Gvn、Gwp、Gwnは、それぞれドライブ回路3を介して上記IGBT15up、15un、15vp、15vn、15wp、15wnのゲートに与えられている。
The
図1は、制御部4の機能的ブロック構成図である。制御部4は、主回路2を制御する主回路制御用マイクロコンピュータと信号、データ、ステータスなどを処理するデータ制御用マイクロコンピュータとから構成されている。図1に示す各機能は、これらマイクロコンピュータにより実現されている。
FIG. 1 is a functional block configuration diagram of the
主制御部17は、後述する入力端子処理部18から複数(例えば135)の機能別指令信号を入力し、その入力した指令信号の解析処理、解析した指令信号に基づく運転処理(例えば正転、逆転、加減速、速度制御、トルク制御等)、制御状態を示す複数(例えば128)のステータス信号(状態信号に相当)を作成しそれを出力端子処理部19に出力するステータス作成処理などを実行するようになっている。また、主制御部17は、モニタデータ記憶部20(状態量保持手段に相当)に対し、周波数、電流などの状態量を示す状態モニタデータを格納するようになっている。この状態モニタデータの多くは、アナログデータである。
The
データ保持部21(内部入力手段に相当)は、制御部4の内部における複数(例えば12)の論理データを保持する記憶手段例えばメモリやラッチにより構成されている。端子Tin1〜Tin20(外部入力手段に相当)は、インバータ装置1の外部から与えられるデジタル信号を入力するための外部入力端子である。入力端子処理部18は、この端子Tin1〜Tin20を介して入力される各信号および上記データ保持部21から出力される各データ信号を入力し、入力した各信号を選択信号SELinに基づいてそれぞれ上述した135の機能別指令信号の何れかの信号として主制御部17に転送するようになっている。
The data holding unit 21 (corresponding to an internal input unit) is configured by a storage unit that holds a plurality (for example, 12) of logical data inside the
一方、データ保持部22(内部出力手段に相当)は、制御部4の内部における複数(例えば16)の論理データを保持する記憶手段例えばメモリやラッチにより構成されている。出力端子処理部19は、このデータ保持部22から出力される各データの信号および主制御部17から出力される各ステータス信号を入力し、入力した各信号を選択信号SELoutに基づいてそれぞれ端子Tout1〜Tout11の何れかに転送するようになっている。端子Tout1〜Tout11(外部出力手段に相当)は、インバータ装置1の外部にデジタル信号を出力するための外部出力端子である。
On the other hand, the data holding unit 22 (corresponding to an internal output unit) is configured by a storage unit that holds a plurality (for example, 16) of logical data inside the
演算処理部23(演算手段に相当)は、端子Tin1〜Tin20に入力された信号のデータ、データ保持部21に保持されたデータ、主制御部17から出力されたステータス信号、データ保持部22に保持されたデータ、およびモニタデータ記憶部20に記憶されたモニタデータを入力可能に構成されている。また、処理結果データを、端子Tin1〜Tin20に入力された信号のデータに上書きし、あるいはデータ保持部21またはデータ保持部22に保持可能に構成されている。端子Tin1〜Tin20に入力された信号は、通常そのまま入力端子処理部18に出力されるが、上述したデータの上書きが行われると一時的に上書きされたデータが入力端子処理部18に出力されるようになっている。
The arithmetic processing unit 23 (corresponding to the arithmetic means) receives the data of the signals input to the terminals Tin1 to Tin20, the data stored in the
さらに、演算処理部23は、不揮発性の書き換え可能なメモリからなる処理設定領域24を備えており、その処理設定領域24に設定されている処理内容に従って、上記入力データに対し転送処理、論理演算処理、アナログ演算処理、アナログ比較処理または遅延処理を実行するようになっている。
Further, the
次に、本実施形態の作用について図3ないし図7も参照しながら説明する。
図3は、演算処理部23に設けられた処理設定領域24の設定内容を例示している。処理設定領域24は、パラメータと称される数値により識別される記憶領域の集合であって、パラメータ900から907までの計8つの記憶領域で1つの処理ブロックが構成されている。図示しないが、他の処理ブロックは、例えばパラメータ908から915、パラメータ940から947、パラメータ948から955に配置されている。パラメータ918から934は、後述するように固定値データを設定するための領域である。
Next, the operation of this embodiment will be described with reference to FIGS.
FIG. 3 illustrates the setting contents of the
各処理ブロックには、4つの入力データD1、D2、D3、D4(データの入力対象)、3つの演算子OP1、OP2、OP3(データの処理内容)および1つの出力対象OUTが、低パラメータ側から順にD1、OP1、D2、OP2、D3、OP3、D4、OUTの順序で格納されるようになっている。演算処理部23は、この処理ブロックに設定された内容に従って、以下の(1)式で示す演算処理を実行する。
((D1 OP1 D2) OP2 D3) OP3 D4 → OUT …(1)
Each processing block includes four input data D1, D2, D3, and D4 (data input targets), three operators OP1, OP2, and OP3 (data processing contents) and one output target OUT on the low parameter side. Are stored in the order of D1, OP1, D2, OP2, D3, OP3, D4, and OUT. The
((D1 OP1 D2) OP2 D3) OP3 D4 → OUT (1)
上記データの入力対象、データの処理の内容および処理結果データの出力対象は、予め決められた数値(設定値)により設定される。図4は、処理設定領域24に設定可能な入力対象データ(上記D1〜D4)と出力対象信号(上記OUT)を表形式にまとめたものであり、図5は、処理設定領域24に設定可能な処理内容(上記OP1〜OP3)を表形式にまとめたものである。
The data input target, the data processing contents, and the processing result data output target are set by predetermined numerical values (setting values). FIG. 4 summarizes the input target data (above D1 to D4) and the output target signal (above OUT) that can be set in the
図4において、「0」は、対象データがないことを示している。「1」〜「20」は、それぞれ端子Tin1〜Tin20を介して入力される各信号(のデータ)を示しており、「21」〜「32」は、それぞれデータ保持部21に保持されたデータを示している。「918」〜「934」は、比較基準値などとして用いられる固定値データが設定されているパラメータを示している。入力対象データとしてパラメータ「918」〜「934」が設定されると、当該パラメータに設定されている固定値データが入力対象データとなる。
In FIG. 4, “0” indicates that there is no target data. “1” to “20” indicate signals (data) input via the
「1000」〜「1255」は、主制御部17から出力される240個のステータス信号(のデータ)およびデータ保持部22に保持された16個のデータを示している。また、「2000」〜「2099」および「3000」〜「3099」は、状態モニタデータを示すモニタ番号であり、例えば入力対象データとして「2000」を設定すると出力周波数の状態モニタデータが入力され、入力対象データとして「2001」を設定すると出力電流の状態モニタデータが入力される。なお、「2000」〜「2099」、「3000」〜「3099」で示される状態モニタデータは、それぞれメモリアドレス「FD00」〜「FD99」、「FE00」〜「FE99」に記憶されている。
“1000” to “1255” indicate 240 status signals (data) output from the
データの処理内容は、図5に示す説明の通りである。すなわち、「0」はNOP演算を示し、「1」と「2」は転送命令を示している。「3」〜「6」は、論理積・論理和の演算を示しており、「7」〜「12」は、主にアナログデータについての比較演算を示している。「13」は、アナログデータについて差分の絶対値演算を示している。「14」、「15」は、それぞれONディレイ処理、OFFディレイ処理を示している。この遅延処理では、信号の立ち上がりに対する遅延時間と信号の立ち下がりに対する遅延時間とを区別して設定できるようになっている。「16」と「17」は、パルス数の計数・比較処理を示しており、「18」は、アナログデータについて最大値処理を示している。 The processing contents of the data are as described in FIG. That is, “0” indicates a NOP operation, and “1” and “2” indicate transfer instructions. “3” to “6” indicate logical AND / OR operations, and “7” to “12” mainly indicate comparison operations for analog data. “13” indicates an absolute value calculation of a difference for analog data. “14” and “15” indicate ON delay processing and OFF delay processing, respectively. In this delay processing, the delay time for the rise of the signal and the delay time for the fall of the signal can be set separately. “16” and “17” indicate pulse count / comparison processing, and “18” indicates maximum value processing for analog data.
以上を踏まえると、図3に示す処理ブロックにおいて、「2001」により示される状態モニタデータである出力電流が入力データD1とされ、パラメータ「918」に設定された10(A)が入力データD2とされ、「10」により示される演算子GEが演算子OP1とされる。入力データD3、D4は存在せず、演算子OP2、OP3はNOPとなる。また、出力対象OUTは、端子Tin1を介した入力信号となる。 Based on the above, in the processing block shown in FIG. 3, the output current that is the state monitor data indicated by “2001” is the input data D1, and 10 (A) set in the parameter “918” is the input data D2. The operator GE indicated by “10” is set as the operator OP1. Input data D3 and D4 do not exist, and operators OP2 and OP3 are NOP. Further, the output target OUT is an input signal via the terminal Tin1.
その結果、演算処理部23は、出力電流が10A以上の場合には端子Tin1からの入力信号にデータ「1」を上書きし、出力電流が10A未満の場合には端子Tin1からの入力信号にデータ「0」を上書きする処理を実行する。演算処理部23は、この処理ブロックを所定周期ごとに繰り返し実行するので、後述する出力禁止期間中を除いて、端子Tin1は実質的に外部からの入力信号端子としての機能を失うことになる。
As a result, the
そして、例えば入力端子処理部18が端子Tin1からの入力信号を「加減速時間2」という指令信号に割り当てている場合、出力電流が10A以上の場合に「加減速時間2」に相当する指令信号が「1」となり、主制御部17は、加減速時間として当該加減速時間2を選択して加減速制御を実行する。
For example, when the input
なお、処理ブロックは複数設定されているため、1つの処理ブロックによる処理結果データを他の処理ブロックの入力データとして用いることも可能である。その結果、複数の処理ブロックを用いて直列処理(縦続処理)させたり、並列処理させたりすることができ、(1)式よりもさらに複雑な処理を実行することができる。 Since a plurality of processing blocks are set, processing result data from one processing block can be used as input data for another processing block. As a result, serial processing (cascading processing) or parallel processing can be performed using a plurality of processing blocks, and processing more complicated than the equation (1) can be executed.
図6は、制御部4のうち主にデータ制御用マイクロコンピュータが実行する制御内容を示すフローチャートである。この図6に示すステップS1〜S6、ステップS7、ステップS8〜S10、ステップS11は、それぞれ演算処理部23、入力端子処理部18、主制御部17、出力端子処理部19による処理であり、データ制御用マイクロコンピュータは、これらの処理を例えば1msecの制御周期Tcで繰り返し実行する。
FIG. 6 is a flowchart showing the control contents executed mainly by the data control microcomputer of the
演算処理部23は、処理設定領域24に設定された処理ブロックに従って、データの入力(ステップS1)と入力したデータに対する処理の実行(ステップS2)を行う。ステップS3において、処理ブロックに設定された全ての処理が完了した(YES)と判断するとステップS4に移行し、完了していない(NO)と判断するとステップS1に戻って残りの処理を継続する。
The
演算処理部23は、ステップS4において処理結果データの出力(データの更新または保持)が許可されているか否かを判断する。例えば、上記処理で生成される信号よりも優先度の高い信号(過熱による減速指令信号、停止指令信号など)が存在する場合には、処理結果データの出力が禁止されている。演算処理部23は、ステップS4で出力が許可されている(YES)と判断すると処理結果データを出力対象に出力し(ステップS5)、出力が禁止されている(NO)と判断すると処理結果データを出力せずに保持する(ステップS6)。この出力禁止移行時に保持された処理結果データは、出力が許可された時に出力される。
The
入力端子処理部18は、ステップS7において、端子Tin1〜Tin20を介して入力される信号およびデータ保持部21から出力されるデータ信号を入力し、それら各信号を選択信号SELinに基づいて何れかの指令信号に割り当てる。主制御部17は、入力した指令信号の解析を行い(ステップS8)、解析した機能別指令信号に基づく運転処理を行い(ステップS9)、制御状態を示すステータス信号を作成する(ステップS10)。出力端子処理部19は、主制御部17から出力される各ステータス信号およびデータ保持部22から出力される各データの信号を入力し、入力した各信号を選択信号SELoutに基づいてそれぞれ端子Tout1〜Tout11の何れかに出力する(ステップS11)。
In step S7, the input
図7は、演算処理部23(データ制御用マイクロコンピュータ)が実行する処理シーケンスを示している。図7(a)は、演算処理部23が4つの処理ブロック1〜4を制御周期Tc(例えば1msec)ごとに順次繰り返し実行する場合を示しており、図7(b)は、処理ブロックを構成する処理OP1、OP2、OP3を実行するのにそれぞれ制御周期Tcを要する場合を示している。
FIG. 7 shows a processing sequence executed by the arithmetic processing unit 23 (data control microcomputer). FIG. 7A shows a case where the
この図7(b)に示す場合において、処理ブロック1がタイマ処理例えば図5に示すパラメータ設定値14のONディレイ処理であると、演算処理部23は、目標とする遅延時間例えば100msecが得られるようにONディレイ処理の遅延時間を補正する。すなわち、処理OP3がONディレイ処理とすれば、処理OP3の終了時点で遅延タイマが起動するので、その遅延時間を(100msec−3・Tc)に補正する。その結果、処理ブロック1の開始時点から所定の遅延時間である100msecが正確に得られる。
In the case shown in FIG. 7B, if the
以上説明したように、本実施形態のインバータ装置1は、外部から入力される信号のデータのみならず、データ保持部21、22に保持された内部のデータ、主制御部17から出力される各種のステータス信号、モニタデータ記憶部20に記憶された各種状態量のデータおよび固定値データを入力データとする種々の処理により新たな信号を作り出すことができるので、使用者は所望する多様なシーケンスを組むことができる。その結果、外部PLCやPLCオプション装置を付加する必要がなくなり、設置スペースとコストを低減できる。また、外部PLCとの通信に1つの通信ポートが占有されることもなくなる。
As described above, the
特に、演算処理部23は、モニタデータ記憶部20に記憶されたアナログデータを入力として大小比較演算や絶対値演算などのアナログ演算処理により指令信号等を生成できるので、周波数、電流、トルクなどの状態量に基づく指令条件を設定でき、インバータ装置1が組み込まれる機械装置の制御性能、運転性能を高めることができる。
In particular, the
演算処理部23は、処理設定領域24の処理ブロックに所定の順序で設定されている入力データ、処理演算子および出力対象に基づいて上記演算処理を実行するので、使用者はインバータ装置1に設けられたスイッチなどの操作手段(図示せず)と表示パネルなどの表示手段(図示せず)を用いて或いは外部機器との通信手段を介して、所望する信号生成処理を設定することができる。
Since the
1つの処理ブロックは(1)式に示すように複数(本実施形態では3つ)の演算を連続的に処理できるので、1つの処理ブロックだけを用いても複合的な処理が可能となる。さらに、本実施形態の演算処理部23は複数の処理ブロックを備え、1つの処理ブロックによる処理結果データを他の処理ブロックの入力データとして用いることもできるので、よりも複雑な処理を実現できる。
Since one processing block can continuously process a plurality of (three in this embodiment) operations as shown in equation (1), complex processing is possible even if only one processing block is used. Furthermore, the
各処理ブロックには、デジタル演算とアナログ演算を区別することなく混在して設定することができるので、処理設定領域24の利用効率が高く、処理ブロック数の低減ひいては処理設定領域24に用いられるメモリの記憶容量の低減化が図られる。
Since each processing block can be set in a mixed manner without distinguishing between digital computation and analog computation, the use of the
演算処理部23は、処理結果データの出力を禁止するとともに当該処理結果データを保持することができ、その出力禁止時に保持した処理結果データをその後の出力許可時に出力することができる。これにより、演算処理により生成した信号を失うことなく出力禁止期間だけ遅延させることができる。
The
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
処理設定領域24に設定可能な処理は図5に示すものに限られない。また、1つの処理ブロックに設定可能な演算式は(1)式に限られず、より少ない演算子またはより多くの演算子を含むものであってもよい。
The present invention is not limited to the embodiment described above and shown in the drawings. For example, the present invention can be modified or expanded as follows.
The processes that can be set in the
1はインバータ装置、20はモニタデータ記憶部(状態量保持手段)、21はデータ保持部(内部入力手段)、22はデータ保持部(内部出力手段)、23は演算処理部(演算手段)、24は処理設定領域、Tin1〜Tin20は端子(外部入力手段)、Tout1〜Tout11は端子(外部出力手段)である。
1 is an inverter device, 20 is a monitor data storage unit (state quantity holding unit), 21 is a data holding unit (internal input unit), 22 is a data holding unit (internal output unit), 23 is an arithmetic processing unit (calculating unit),
Claims (10)
外部から信号を入力しそれを前記主制御部への入力信号とする外部入力手段と、
内部のデータを保持しそれを前記主制御部への入力信号とする内部入力手段と、
内部のデータを保持しそれを出力する内部出力手段と、
前記主制御部からの出力信号または前記内部出力手段からの出力信号を外部に出力する外部出力手段と、
状態量を示すデータが保持された状態量保持手段と、
前記外部入力手段を介して入力された信号のデータ、前記内部入力手段に保持されたデータ、前記主制御部から出力された状態信号のデータ、前記内部出力手段に保持されたデータ、前記状態量保持手段に保持されたデータまたは予め設定された固定値データを入力し、その入力データに対し転送処理、論理演算処理、アナログ演算処理、アナログ比較処理、遅延処理等を実行し、その処理結果データを前記外部入力手段、前記内部入力手段または前記内部出力手段に出力する演算手段とを備えて構成されていることを特徴とするインバータ装置。 A main control unit that performs operation based on the input signal and outputs a state signal indicating an operation state;
External input means for inputting a signal from the outside and using it as an input signal to the main control unit;
Internal input means for holding internal data and using it as an input signal to the main control unit;
Internal output means for holding and outputting internal data;
An external output means for outputting an output signal from the main control unit or an output signal from the internal output means to the outside;
State quantity holding means for holding data indicating the state quantity;
Data of the signal input via the external input means, data held in the internal input means, data of the status signal output from the main control unit, data held in the internal output means, the state quantity Data held in the holding means or preset fixed value data is input, transfer processing, logical operation processing, analog operation processing, analog comparison processing, delay processing, etc. are executed on the input data, and the processing result data An inverter device comprising: an operation means for outputting the output to the external input means, the internal input means or the internal output means.
10. The arithmetic unit according to claim 1, wherein the arithmetic unit is configured to be able to distinguish and set a delay time for a signal rise and a delay time for a signal fall in delay processing. Inverter device.
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Citations (5)
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---|---|---|---|---|
JPH0549264A (en) * | 1991-08-07 | 1993-02-26 | Fuji Electric Co Ltd | Inverter unit provided with sequence processing function |
JPH06296373A (en) * | 1993-04-09 | 1994-10-21 | Toshiba Eng Co Ltd | Inverter apparatus using pwm control |
JPH10271836A (en) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | Inverter device |
JP2002010669A (en) * | 2000-06-16 | 2002-01-11 | Mitsubishi Heavy Ind Ltd | Inverter unit |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0549264A (en) * | 1991-08-07 | 1993-02-26 | Fuji Electric Co Ltd | Inverter unit provided with sequence processing function |
JPH06296373A (en) * | 1993-04-09 | 1994-10-21 | Toshiba Eng Co Ltd | Inverter apparatus using pwm control |
JPH10271836A (en) * | 1997-03-26 | 1998-10-09 | Mitsubishi Electric Corp | Inverter device |
JP2002010669A (en) * | 2000-06-16 | 2002-01-11 | Mitsubishi Heavy Ind Ltd | Inverter unit |
JP2002303201A (en) * | 2001-04-04 | 2002-10-18 | Denso Corp | Vehicle control device |
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