JP4565918B2 - Shift register circuit and bidirectional shift register circuit - Google Patents

Description

この発明は、クロック信号に従ってシフト動作を行なうシフトレジスタ回路に関し、特に、構成要素としてＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いるシフトレジスタ回路の構成に関する。   The present invention relates to a shift register circuit that performs a shift operation in accordance with a clock signal, and more particularly to a configuration of a shift register circuit that uses a MOS transistor (insulated gate field effect transistor) as a component.

シフトクロック信号に従ってシフト動作を行なって信号／データを順次転送するシフトレジスタ回路は、種々の用途において広く用いられている。このシフトレジスタ回路は、基本的には、フリップフロップを縦続接続し、シフトクロック信号に従ってフリップフロップに信号／データの取込およびラッチ動作を行なわせて、フリップフロップ間を信号／データを転送する。   Shift register circuits that perform a shift operation in accordance with a shift clock signal and sequentially transfer signals / data are widely used in various applications. This shift register circuit basically connects flip-flops in cascade and causes the flip-flops to take in and latch signals / data in accordance with the shift clock signal to transfer signals / data between the flip-flops.

特許文献１（特開２００１−１３５０９３号公報）は、クロック信号に従ってシフト動作を行なって、画像表示装置内のデータ線および／またはゲート線を選択する信号を生成するシフトレジスタを示す。シフトレジスタは、複数の縦続接続されるフリップフロップで構成される。この特許文献１においては、シフトレジスタの出力信号により同時に複数のゲート線またはデータ線が選択される多重選択が生じるのを防止するために、シフトレジスタにおいて前段のレジスタ（フリップフロップ）の出力信号に従って次段のレジスタ（フリップフロップ）へクロック信号を転送するスイッチ回路を配置する。このスイッチ回路の開閉時間を調整することにより、シフトレジスタの出力信号のデューティを変更する。また、このスイッチ回路により、前段のレジスタの出力信号が非活性状態となった後に、次段のレジスタ（フリップフロップ）の出力信号の活性状態へ駆動することにより、多重選択を防止することを図る。   Japanese Patent Laid-Open No. 2001-135093 discloses a shift register that performs a shift operation in accordance with a clock signal and generates a signal for selecting a data line and / or a gate line in an image display device. The shift register is composed of a plurality of cascaded flip-flops. In Patent Document 1, in order to prevent multiple selection in which a plurality of gate lines or data lines are simultaneously selected by the output signal of the shift register, in accordance with the output signal of the previous register (flip-flop) in the shift register. A switch circuit for transferring a clock signal to the next stage register (flip-flop) is arranged. By adjusting the switching time of the switch circuit, the duty of the output signal of the shift register is changed. Further, by this switch circuit, after the output signal of the previous stage register becomes inactive, it is driven to the active state of the output signal of the next stage register (flip-flop), thereby preventing multiple selection. .

特許文献２（特開２０００−３２２０２０号公報）は、双方向にシフト動作を行なう双方向シフトレジスタ回路を開示する。シフトレジスタ回路は、縦続接続されるフリップフロップと、これらのフリップフロップ列の初段および最終段それぞれに配置される信号振幅変換用のレベルシフタを備える。シフト方向指示信号により、これらのレベルシフタの一方を活性化して、また、フリップフロップの信号転送方向を設定する。フリップフロップには、シフト用のクロック信号が共通に供給される。この特許文献２は、画像表示装置への適用を意図しており、双方向シフト動作により、画像データ（画素データ）の書込順序を変更して、画面の左右反転および上下反転などの処理を実現することを図る。
特開２００１−１３５０９３号公報 特開２０００−３２２０２０号公報 Japanese Unexamined Patent Application Publication No. 2000-322020 discloses a bidirectional shift register circuit that performs a bidirectional shift operation. The shift register circuit includes cascade-connected flip-flops and signal amplitude conversion level shifters arranged in the first and last stages of these flip-flop trains. One of these level shifters is activated by the shift direction instruction signal, and the signal transfer direction of the flip-flop is set. A shift clock signal is commonly supplied to the flip-flops. This patent document 2 is intended to be applied to an image display device, and by changing the writing order of image data (pixel data) by a bidirectional shift operation, processing such as screen left-right reversal and vertical reversal is performed. To achieve.
Japanese Patent Laid-Open No. 2001-135093 JP 2000-322020 A

特許文献１に示される構成においては、シフトレジスタの各フリップフロップのセット入力に対してスイッチ回路が配置される。このスイッチ回路を前段のフリップフロップの出力信号に従って導通／非導通に設定する。スイッチ回路を介してクロック信号を伝達する。この伝達されたクロック信号を、インバータにより反転してシフトレジスタの出力信号としてシフト信号を生成し、また、対応のフリップフロップをセットする。フリップフロップのリセットは、所定数段下流に配置されるフリップフロップの出力信号により行われる。したがって、連続して隣接するシフトレジスタ段（フリップフロップ）においては、このスイッチ回路が同時に導通状態となる期間が存在するため、この連続して隣接するフリップフロップに対しては、位相の異なるクロック信号を伝達する。このスイッチ回路とインバータの間には、前段のフリップフロップの出力信号に従ってスイッチ回路と相補的に導通するリセット用トランジスタが設けられる。このリセット用トランジスタは、導通時、インバータの入力に電源電圧を伝達して、インバータからのシフト信号を非活性状態に維持する。   In the configuration shown in Patent Document 1, a switch circuit is arranged for the set input of each flip-flop of the shift register. This switch circuit is set to be conductive / non-conductive according to the output signal of the preceding flip-flop. A clock signal is transmitted through the switch circuit. The transferred clock signal is inverted by an inverter to generate a shift signal as an output signal of the shift register, and a corresponding flip-flop is set. The flip-flop is reset by an output signal of a flip-flop arranged downstream by a predetermined number of stages. Accordingly, in the shift register stages (flip-flops) that are continuously adjacent to each other, there is a period in which the switch circuit is in the conductive state at the same time. To communicate. Between the switch circuit and the inverter, there is provided a resetting transistor which is complementarily conducted with the switch circuit according to the output signal of the preceding flip-flop. When conducting, the reset transistor transmits a power supply voltage to the input of the inverter and maintains the shift signal from the inverter in an inactive state.

したがって、この特許文献１に示される構成においては、シフト動作時においては、シフトクロック信号は、スイッチ回路を介してフリップフロップの入力の充電電位（リセット電位）を駆動することが要求されるだけであり、クロック信号の駆動力は小さくすることができる。しかしながら、連続して隣接するシフトレジスタ段へは、位相の異なるクロック信号を伝達する必要があり、またこれらの隣接するシフトレジスタ段のスイッチ回路が並行して導通状態となる期間が存在するため、これらのシフトクロック信号の位相を正確に制御する必要がある。また、位相の異なるクロック信号を生成する必要があり、シフトクロック生成部の規模が大きくなる。   Therefore, in the configuration shown in Patent Document 1, during the shift operation, the shift clock signal is only required to drive the charging potential (reset potential) of the flip-flop input via the switch circuit. Yes, the driving power of the clock signal can be reduced. However, it is necessary to transmit clock signals with different phases to adjacent shift register stages, and there is a period in which the switch circuits of these adjacent shift register stages are in a conductive state in parallel. It is necessary to accurately control the phase of these shift clock signals. In addition, it is necessary to generate clock signals having different phases, and the scale of the shift clock generation unit increases.

また、特許文献２に示される構成においては、双方向のシフトレジスタが用いられているものの、このシフトレジスタの各レジスタ段が、フリップフロップ回路で構成され、クロック信号に従って信号／データの取込／ラッチ動作が制御されている。したがって、クロック信号線に対し、全フリップフロップ回路のトランジスタのゲート容量が接続され、このクロック信号線の容量が大きくなる。画像表示装置の画素選択信号として、このような双方向シフトレジスタ回路を利用する場合、フリップフロップが数百段縦続接続されるため、このクロック信号線には、大きな容量性負荷が接続される。クロック信号の変化時には、容量性負荷の充放電電流が、クロック信号を供給回路において生じ、電力が消費され、消費電力が大きくなるという問題が生じる。この特許文献２においては、シフトレジスタ回路の消費電力を低減するために、シフト方向に沿って２つ配置されるレベルシフタの一方を非活性状態としているだけであり、クロック信号線の負荷の問題については何ら考慮していない。   In the configuration shown in Patent Document 2, although a bidirectional shift register is used, each register stage of the shift register is configured by a flip-flop circuit, and a signal / data fetch / Latch operation is controlled. Therefore, the gate capacitances of the transistors of all the flip-flop circuits are connected to the clock signal line, and the capacitance of the clock signal line is increased. When such a bi-directional shift register circuit is used as a pixel selection signal of the image display device, hundreds of flip-flops are connected in cascade, so that a large capacitive load is connected to the clock signal line. When the clock signal changes, a charging / discharging current of the capacitive load is generated in the supply circuit of the clock signal, and there is a problem that power is consumed and power consumption is increased. In Patent Document 2, in order to reduce the power consumption of the shift register circuit, only one of the two level shifters arranged along the shift direction is inactivated, and there is a problem of the load on the clock signal line. Does not consider anything.

それゆえ、この発明の目的は、シフト用クロック信号線の負荷を軽減することのできるシフトレジスタ回路を提供することである。   SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a shift register circuit capable of reducing the load on the shift clock signal line.

この発明の他の目的は、シフト用クロック信号を供給する回路の消費電力を低減することのできるシフトレジスタ回路を提供することである。   Another object of the present invention is to provide a shift register circuit capable of reducing power consumption of a circuit that supplies a shift clock signal.

この発明に係るシフトレジスタ回路は、縦続接続される複数の第１および第２の単位レジスタ回路を備える。複数の第１の単位レジスタ回路の各々と複数の第２の単位レジスタ回路の各々とは互いに交互に接続される。各第１の単位レジスタ回路は、相補信号を保持する第１および第２の保持ノードを有する第１の信号保持回路と、この第１の保持ノードとクロック信号を受けるクロックノードとの間に接続される第１のＮ型トランジスタと、第１のＮ型トランジスタの制御電極ノードと第１の基準電圧を供給する第１の電源ノードとの間に接続されかつその制御電極ノードが第２の保持ノードに接続される第２のＮ型トランジスタとを備える。第１の保持ノードは、Ｌアクティブのシフトパルスを出力する。各第２の単位レジスタ回路は、相補信号を保持する第３および第４の保持ノードを有する第２の信号保持回路と、この第３の保持ノードとクロックノードとの間に接続される第１のＰ型トランジスタと、第１のＰ型トランジスタの制御電極ノードと第１の基準電圧よりも高い第２の基準電圧を供給する第２の電源ノードとの間に接続されかつその制御電極ノードが第４の保持ノードに接続される第２のＰ型トランジスタとを備える。第３の保持ノードは、Ｈアクティブのシフトパルスを出力する。 The shift register circuit according to the present invention includes a plurality of first and second unit register circuits connected in cascade. Each of the plurality of first unit register circuits and each of the plurality of second unit register circuits are alternately connected to each other. Each first unit register circuit is connected between a first signal holding circuit having first and second holding nodes that hold complementary signals, and a clock node that receives the clock signal and the first holding node. a first N-type transistor that will be, connected and having its control electrode node between the control electrode node and a first power supply node for supplying a first reference voltage of the first N-type transistor and the second holding and a second N-type transistor that will be connected to the node. The first holding node outputs an L active shift pulse. Each of the second unit register circuits has a second signal holding circuit having third and fourth holding nodes that hold complementary signals, and a first signal connected between the third holding node and the clock node. And a control electrode node of the first P-type transistor and a second power supply node that supplies a second reference voltage higher than the first reference voltage, and the control electrode node is connected And a second P-type transistor connected to the fourth holding node. The third holding node outputs an H active shift pulse.

この発明に係る双方向シフトレジスタ回路は、縦続接続される複数の第１および第２の単位レジスタ回路を備える。複数の第１の単位レジスタ回路の各々と複数の第２の単位レジスタ回路の各々とは互いに交互に接続される。この複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く第１の単位レジスタ回路は、各々、相補信号を保持する第１および第２の保持ノードを有する第１の信号保持回路と、第１〜第４のＮ型トランジスタを含むＮ型単位回路とを備える。第１の保持ノードは、Ｌアクティブのシフトパルスを出力する。第１および第２のＮ型トランジスタは、第１の保持ノードとクロック信号を受けるクロックノードとの間に直列に接続される。第３および第４のＮ型トランジスタは、第１の基準電圧を供給する第１の電源ノードと第２のＮ型トランジスタの制御電極ノードとの間に互いに直列に接続される。第１のＮ型トランジスタの制御電極ノードに、Ｈアクティブのシフト方向指示信号が印加される。第３のＮ型トランジスタの制御電極ノードが第２の保持ノードに接続され、第４のＮ型トランジスタの制御電極ノードに上記のＨアクティブのシフト方向指示信号が与えられる。複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く各第２の単位レジスタ回路は、相補信号を保持する第３および第４の保持ノードを有する第２の信号保持回路と、第１〜第４のＰ型トランジスタを含むＰ型単位回路とを備える。第３の保持ノードは、Ｈアクティブのシフトパルスを出力する。第１および第２のＰ型トランジスタは、第３の保持ノードとクロックノードとの間に直列に接続される。第３および第４のＰ型トランジスタは、第１の基準電圧よりも高い第２の基準電圧を供給する第２の電源ノードと第２のＰ型トランジスタの制御電極ノードとの間に互いに直列に接続される。第１のＰ型トランジスタの制御電極ノードにＬアクティブのシフト方向指示信号が印加される。第３のＰ型トランジスタの制御電極ノードが第４の保持ノードに接続され、第４のＰ型トランジスタの制御電極ノードに上記のＬアクティブシフトの方向指示信号が与えられる。 The bidirectional shift register circuit according to the present invention includes a plurality of first and second unit register circuits connected in cascade. Each of the plurality of first unit register circuits and each of the plurality of second unit register circuits are alternately connected to each other. The first unit register circuit excluding the first stage in the shift direction of the plurality of first and second unit register circuits has a first signal holding circuit having first and second holding nodes that hold complementary signals, respectively. And an N-type unit circuit including first to fourth N-type transistors. The first holding node outputs an L active shift pulse. First and second N-type transistor, Ru is connected in series between a clock node for receiving a first holding node and the clock signal. N-type transistors of the third and fourth, Ru is connected in series with each other between the first and the first power supply node supplying the reference voltage control electrode node of the second N-type transistor. An H active shift direction instruction signal is applied to the control electrode node of the first N-type transistor. The control electrode node of the third N-type transistor is connected to the second holding node, and the above-described H active shift direction instruction signal is applied to the control electrode node of the fourth N-type transistor. Each second unit register circuit excluding the first stage in the shift direction of the plurality of first and second unit register circuits includes a second signal holding circuit having third and fourth holding nodes that hold complementary signals; And a P-type unit circuit including first to fourth P-type transistors. The third holding node outputs an H active shift pulse. The first and second P-type transistors are connected in series between the third holding node and the clock node. The third and fourth P-type transistors are connected in series with each other between a second power supply node that supplies a second reference voltage higher than the first reference voltage and a control electrode node of the second P-type transistor. Connected. An L-active shift direction instruction signal is applied to the control electrode node of the first P-type transistor. The control electrode node of the third P-type transistor is connected to the fourth holding node, and the direction indication signal of the L active shift is applied to the control electrode node of the fourth P-type transistor.

単位レジスタ回路において、クロックノードと信号保持ノードとの間にトランジスタを配置し、このトランジスタのオン／オフ状態の制御は、単位レジスタ回路の内部のノード電位従って行なう。したがって、クロック信号線には、単位レジスタ回路のトランジスタの導通ノード（ソース／ドレインノード）の接合容量およびゲート−ソース／ドレイン容量が接続されるだけである。この接合容量は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の場合、そのゲート容量よりも十分小さい。また、ゲートとソース／ドレインとの重なり領域により形成される容量も、ゲート容量に比べて十分に小さい。これにより、クロック信号線の負荷容量を低減することができ、クロック信号線の充放電に要する電力を低減することができる。   In the unit register circuit, a transistor is arranged between the clock node and the signal holding node, and the on / off state of the transistor is controlled according to the node potential inside the unit register circuit. Therefore, only the junction capacitance and the gate-source / drain capacitance of the conduction node (source / drain node) of the transistor of the unit register circuit are connected to the clock signal line. In the case of a MOS transistor (insulated gate type field effect transistor), the junction capacitance is sufficiently smaller than the gate capacitance. Further, the capacitance formed by the overlapping region between the gate and the source / drain is sufficiently smaller than the gate capacitance. As a result, the load capacity of the clock signal line can be reduced, and the power required for charging and discharging the clock signal line can be reduced.

また、単位回路において４つのトランジスタを配置し、信号伝送方向指示信号でトランジスタを選択的に導通状態とすることにより、単方向転送の単位回路と同一構成の双方向単位レジスタ回路を実現することができ、同様、クロック信号の駆動負荷の小さな双方向シフトレジスタを実現することができる。   Further, by arranging four transistors in the unit circuit and selectively turning on the transistors by the signal transmission direction instruction signal, a bidirectional unit register circuit having the same configuration as the unit circuit for unidirectional transfer can be realized. Similarly, a bidirectional shift register with a small driving load of the clock signal can be realized.

［実施の形態１］
図１は、この発明の実施の形態１に従うシフトレジスタ回路の構成を示す図である。図１において、シフトレジスタ回路は、３段の縦続接続される単位レジスタ回路ＵＮＳ１、ＵＰＳ１およびＵＮＳ２と、シフト開始信号ＳＴＡＲＴに従ってシフトパルスを初段の単位レジスタ回路ＵＮＳ１に伝達するシフト起動回路ＳＳＰを含む。次段の単位レジスタ回路ＵＰＳ２は、図面を簡略化するために、一部の構成のみを示す。 [Embodiment 1]
FIG. 1 shows a structure of a shift register circuit according to the first embodiment of the present invention. In FIG. 1, the shift register circuit includes three stages of cascade-connected unit register circuits UNS1, UPS1, and UNS2, and a shift activation circuit SSP that transmits a shift pulse to the first stage unit register circuit UNS1 in accordance with a shift start signal START. The unit register circuit UPS2 in the next stage shows only a part of the configuration in order to simplify the drawing.

単位レジスタ回路ＵＮＳ１は、相補信号を生成する保持ノードＱおよび／Ｑを有するフリップフロップ（信号保持回路）ＦＦ１と、一定の基準電圧が供給されるロー側電源ノード（以下、単に接地ノードと称す）ＮＤ２と、内部ノードＮＤ６との間に接続されかつそのゲートにフリップフロップＦＦ１の出力／Ｑ上の信号をノードＮＤ９を介して受けるＮチャネルＭＯＳトランジスタＮＱ１と、フリップフロップＦＦ１の出力Ｑが結合されるノードＮＤ１０とクロック信号ＣＬＫを受けるクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ６に接続されるＮチャネルＭＯＳトランジスタＮＱ２を含む。   The unit register circuit UNS1 includes a flip-flop (signal holding circuit) FF1 having holding nodes Q and / Q for generating complementary signals, and a low-side power supply node (hereinafter simply referred to as a ground node) to which a constant reference voltage is supplied. N channel MOS transistor NQ1 connected between ND2 and internal node ND6 and receiving the signal on output / Q of flip-flop FF1 via node ND9 is connected to the gate thereof and output Q of flip-flop FF1. N channel MOS transistor NQ2 connected between node ND10 and clock node ND4 receiving clock signal CLK and having its gate connected to internal node ND6 is included.

この単位レジスタ回路ＵＮＳ１は、フリップフロップＦＦ１を除いて、ＮチャネルＭＯＳトランジスタで構成されるため、以下、Ｎ単位レジスタ回路と称す。   Since this unit register circuit UNS1 is composed of N-channel MOS transistors except for the flip-flop FF1, it is hereinafter referred to as an N unit register circuit.

フリップフロップＦＦ１は、リセットノードＮＤ５に与えられるリセット信号Ｒに従って出力ＱがＨレベル、出力／ＱがＬレベルに初期化される。   In flip-flop FF1, output Q is initialized to H level and output / Q is initialized to L level in accordance with reset signal R applied to reset node ND5.

単位レジスタ回路ＵＰＳ１は、相補信号を生成するフリップフロップＦＦ２と、一定の電圧レベルの電源電圧ＶＤＤを受けるハイ側電源ノード（以下、単に電源ノードと称す）ＮＤ１と内部ノードＮＤ１０の間に接続されかつそのゲートにフリップフロップＦＦ２の出力Ｑ上の信号を内部ノードＮＤ１１を介して受けるＰチャネルＭＯＳトランジスタＰＱ２と、フリップフロップＦＦ２の出力／Ｑが接続される内部ノードＮＤ１２とクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ１０に接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。   The unit register circuit UPS1 is connected between a flip-flop FF2 that generates a complementary signal, a high-side power supply node (hereinafter simply referred to as a power supply node) ND1 that receives a power supply voltage VDD at a constant voltage level, and an internal node ND10. The gate is connected between a P-channel MOS transistor PQ2 receiving the signal on the output Q of the flip-flop FF2 via the internal node ND11, the internal node ND12 to which the output / Q of the flip-flop FF2 is connected, and the clock node ND4. In addition, P channel MOS transistor PQ3 having its gate connected to internal node ND10 is included.

なお、図１および以下の図において、ＰチャネルＭＯＳトランジスタを、ゲートに○印を付したトランジスタで示し、ＮチャネルＭＯＳトランジスタを、ゲートに○印が付されていないトランジスタで示す。   In FIG. 1 and the following drawings, the P channel MOS transistor is indicated by a transistor with a circle in the gate, and the N channel MOS transistor is indicated by a transistor without a circle in the gate.

この単位レジスタ回路ＵＰＳ１は、フリップフロップＦＦ２を除いてＰチャネルＭＯＳトランジスタで構成されるため、以下、Ｐ単位レジスタ回路と称す。   Since the unit register circuit UPS1 is composed of P-channel MOS transistors except for the flip-flop FF2, it is hereinafter referred to as a P unit register circuit.

Ｎ単位レジスタ回路ＵＮＳ２は、相補信号を生成する出力Ｑおよび／Ｑを有するフリップフロップＦＦ３と、内部ノードＮＤ１２と接地ノードＮＤ２の間に接続されかつそのゲートにフリップフロップＦＦ３の出力／Ｑ上の信号を内部ノードＮＤ１３を介して受けるＮチャネルＭＯＳトランジスタＮＱ３と、フリップフロップＦＦ３の出力Ｑが結合されるノードＮＤ１４とクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＱ４を含む。   N unit register circuit UNS2 is connected between flip-flop FF3 having outputs Q and / Q for generating complementary signals, and between internal node ND12 and ground node ND2, and has its gate connected to a signal on output / Q of flip-flop FF3. N-channel MOS transistor NQ3 receiving via the internal node ND13, N-channel MOS connected between node ND14 to which output Q of flip-flop FF3 is coupled and clock node ND4 and having its gate connected to internal node ND12 Transistor NQ4 is included.

フリップフロップＦＦ１−ＦＦ３は、リセット入力ＮＤ５に与えられるリセット信号Ｒに従って出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに初期化される。   In flip-flops FF1-FF3, outputs Q and / Q are initialized to H level and L level, respectively, according to reset signal R applied to reset input ND5.

Ｎ単位レジスタ回路ＵＮＳ２の出力ノードＮＤ１４と電源ノードＮＤ１の間に、ＰチャネルＭＯＳトランジスタＰＱ４が接続される。このＰチャネルＭＯＳトランジスタＰＱ４は、次段のＰ単位レジスタ回路の構成要素である。シフトレジスタ回路の必要段数に応じてＮ単位レジスタ回路ＵＮＳとＰ単位レジスタ回路とが交互に配置される。   P channel MOS transistor PQ4 is connected between output node ND14 of N unit register circuit UNS2 and power supply node ND1. The P channel MOS transistor PQ4 is a component of the P unit register circuit in the next stage. The N unit register circuit UNS and the P unit register circuit are alternately arranged according to the required number of stages of the shift register circuit.

シフト起動回路ＳＳＰは、相補出力Ｑおよび／Ｑを有するフリップフロップＦＦ０と、フリップフロップＦＦ０の出力Ｑ上の信号を反転してノードＮＤ７上に出力するするインバータＩＶと、シフト開始信号ＳＴＡＲＴを受けるノードＮＤ３と内部ノードＮＤ６の間に接続されかつそのゲートがインバータＩＶの出力ノードＮＤ７に接続されるＰチャネルＭＯＳトランジスタＰＱ１を含む。   Shift start circuit SSP includes flip-flop FF0 having complementary outputs Q and / Q, inverter IV that inverts the signal on output Q of flip-flop FF0 and outputs the inverted signal to node ND7, and a node that receives shift start signal START P channel MOS transistor PQ1 connected between ND3 and internal node ND6 and having its gate connected to output node ND7 of inverter IV is included.

フリップフロップＦＦ０も、リセット入力ＮＤ５に与えられるリセット信号Ｒに従って、出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに初期化される。   In flip-flop FF0, outputs Q and / Q are initialized to H level and L level, respectively, according to reset signal R applied to reset input ND5.

Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２は、同一構成であり、また、Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２とＰ単位レジスタ回路ＵＰＳ１は、電源電圧およびトランジスタ極性を反転した構成である。   N unit register circuits UNS1 and UNS2 have the same configuration, and N unit register circuits UNS1 and UNS2 and P unit register circuit UPS1 have a configuration in which the power supply voltage and the transistor polarity are inverted.

図２は、図１に示すフリップフロップＦＦ０−ＦＦ３の構成の一例を示す図である。フリップフロップＦＦ０−ＦＦ３は同一構成を有するため、図２においては、１つのフリップフロップＦＦを代表的に示す。図２において、フリップフロップＦＦは、電源ノードＮＤ１と出力Ｑの間に接続されかつそのゲートが補の出力／Ｑに接続されるＰチャネルＭＯＳトランジスタＰＴ１と、電源ノードＮＤ１と補の出力／Ｑの間に接続されかつそのゲートが出力Ｑに接続されるＰチャネルＭＯＳトランジスタＰＴ２と、出力Ｑと接地ノードＮＤ２の間に接続されかつそのゲートが補の出力／Ｑに接続されるＮチャネルＭＯＳトランジスタＮＴ１と、補の出力／Ｑと接地ノードＮＤ２の間に接続されかつそのゲートが出力Ｑに接続されるＮチャネルＭＯＳトランジスタＮＴ２と、電源ノードＮＤ１と出力Ｑの間に接続されかつそのゲートがリセットノードＮＤ５に接続されるＰチャネルＭＯＳトランジスタＰＴ５を含む。   FIG. 2 is a diagram showing an example of the configuration of flip-flops FF0-FF3 shown in FIG. Since the flip-flops FF0 to FF3 have the same configuration, one flip-flop FF is representatively shown in FIG. In FIG. 2, flip-flop FF includes a P-channel MOS transistor PT1 connected between power supply node ND1 and output Q and having its gate connected to complementary output / Q, power supply node ND1 and complementary output / Q. P-channel MOS transistor PT2 connected in between and having its gate connected to output Q, and N-channel MOS transistor NT1 connected between output Q and ground node ND2 and having its gate connected to complementary output / Q N channel MOS transistor NT2 connected between complementary output / Q and ground node ND2 and having its gate connected to output Q, and connected between power supply node ND1 and output Q and having its gate connected to the reset node P channel MOS transistor PT5 connected to ND5 is included.

ＭＯＳトランジスタＰＴ１およびＮＴ１がＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＴ２およびＮＴ２がＣＭＯＳインバータを構成する。このフリップフロップＦＦは、したがって、２つのインバータの入力および出力が交差結合されるインバータラッチの構成を備える。ＭＯＳトランジスタＰＴ５は、リセット信号ＲがＬレベルに設定されると、出力Ｑを電源電圧ＶＤＤレベルに駆動する。すなわち、リセット時、リセット信号Ｒは、Ｌレベルに設定され、フリップフロップＦＦは、初期化時、出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに設定される。   MOS transistors PT1 and NT1 constitute a CMOS inverter, and MOS transistors PT2 and NT2 constitute a CMOS inverter. This flip-flop FF thus comprises an inverter latch configuration in which the inputs and outputs of the two inverters are cross-coupled. MOS transistor PT5 drives output Q to power supply voltage VDD level when reset signal R is set to L level. That is, at reset, the reset signal R is set to L level, and at the time of initialization of the flip-flop FF, the outputs Q and / Q are set to H level and L level, respectively.

なお、このフリップフロップＦＦの初期化の構成としては、ＭＯＳトランジスタＮＴ２と並列に、リセット信号Ｒをゲートに受けるＮチャネルＭＯＳトランジスタを設ける構成が利用されてもよい。この構成では、リセット信号ＲがＨレベルのときに、補の出力／ＱがＬレベルに設定され、応じて、出力ＱがＨレベルに設定される。   As a configuration for initializing this flip-flop FF, a configuration in which an N-channel MOS transistor receiving a reset signal R at its gate may be used in parallel with the MOS transistor NT2. In this configuration, when the reset signal R is at the H level, the complementary output / Q is set to the L level, and accordingly, the output Q is set to the H level.

図３は、図１に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図３を参照して、図１に示すシフトレジスタ回路の動作について説明する。   FIG. 3 is a timing chart showing the operation of the shift register circuit shown in FIG. The operation of the shift register circuit shown in FIG. 1 will be described below with reference to FIG.

シフトクロック信号ＣＬＫおよびシフト開始信号ＳＴＡＲＴは、ともに、電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する信号である。   Both the shift clock signal CLK and the shift start signal START are signals that change between the power supply voltage VDD and the ground voltage GND.

時刻ｔ０以前において、リセット信号ＲがＬレベルに設定され、フリップフロップＦＦ０−ＦＦ３は、その出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに設定されている。この初期状態においては、シフト起動回路ＳＳＰにおいては、インバータＩＶの出力信号はＬレベルであるものの、シフト開始信号ＳＴＡＲＴがＬレベルであり、また内部ノードＮＤ６もＬレベルであるため、ＭＯＳトランジスタＰＱ１は、オフ状態である。   Prior to time t0, the reset signal R is set to L level, and the outputs Q and / Q of the flip-flops FF0 to FF3 are set to H level and L level, respectively. In this initial state, in shift activation circuit SSP, although the output signal of inverter IV is at L level, shift start signal START is at L level and internal node ND6 is also at L level, so that MOS transistor PQ1 is Is in the off state.

Ｎ単位レジスタ回路ＵＮＳ１においては、フリップフロップＦＦ１の補の出力／ＱからノードＮＤ９上に与えられる信号に従って、ＭＯＳトランジスタＮＱ１がオフ状態であり、また、ＭＯＳトランジスタＮＱ２も、フリップフロップＦＦ０の補の出力／Ｑ上の信号に従ってオフ状態である。   In N unit register circuit UNS1, MOS transistor NQ1 is turned off in accordance with a signal applied on node ND9 from complementary output / Q of flip-flop FF1, and MOS transistor NQ2 is also complementary output of flip-flop FF0. / Q is off according to the signal on Q.

Ｐ単位レジスタ回路ＥＰＳ１においては、フリップフロップＦＦ１およびＦＦ２の出力Ｑからの信号に従ってＭＯＳトランジスタＰＱ３およびＰＱ２が、それぞれ、オフ状態にある。   In P unit register circuit EPS1, MOS transistors PQ3 and PQ2 are in an off state in accordance with signals from outputs Q of flip-flops FF1 and FF2.

Ｎ単位レジスタ回路ＵＮＳ２においても、同様、フリップフロップＦＦ２およびＦＦ３の補の出力／ＱからのＬレベルの信号に従って、ＭＯＳトランジスタＮＱ４およびＮＱ３が、それぞれ、オフ状態にある。   Similarly, in N unit register circuit UNS2, MOS transistors NQ4 and NQ3 are in the off state in accordance with the L level signal from complementary outputs / Q of flip-flops FF2 and FF3, respectively.

時刻ｔ０において、クロック信号ＣＬＫがＨレベルとなる。この状態においても、クロックノードＮＤ４に接続されるＭＯＳトランジスタＮＱ２、ＰＱ３およびＮＱ４はすべてオフ状態であるため、単位レジスタ回路ＵＮＳ１、ＵＰＳ１、およびＵＮＳ２の内部ノードの電位は変化しない。   At time t0, the clock signal CLK becomes H level. Even in this state, since the MOS transistors NQ2, PQ3, and NQ4 connected to the clock node ND4 are all off, the potentials of the internal nodes of the unit register circuits UNS1, UPS1, and UNS2 do not change.

時刻ｔ１において、シフト開始信号ＳＴＡＲＴがＨレベルに立上がると、ＭＯＳトランジスタＰＱ１が、オン状態となり、ノードＮＤ６へ、このシフト開始信号ＳＴＡＲＴを伝達し、ノードＮＤ６の電圧レベルが上昇する。フリップフロップＦＦ０のラッチ能力は十分小さくされており、シフト開始信号ＳＴＡＲＴの立上がりに従って、フリップフロップＦＦ０の信号保持状態が反転し、フリップフロップＦＦ０の出力Ｑからの信号がＬレベルとなる。フリップフロップＦＦ０およびインバータＩＶの経路の有する遅延時間ΔＴが経過後、ノードＮＤ７上のインバータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ１がオフ状態となる。この状態においては、ノードＮＤ６は、フリップフロップＦＦ０により、Ｈレベルに維持される。   When shift start signal START rises to H level at time t1, MOS transistor PQ1 is turned on, transmits this shift start signal START to node ND6, and the voltage level of node ND6 rises. The latching capability of the flip-flop FF0 is sufficiently small, and the signal holding state of the flip-flop FF0 is inverted as the shift start signal START rises, and the signal from the output Q of the flip-flop FF0 becomes L level. After the delay time ΔT of the path of flip-flop FF0 and inverter IV elapses, the output signal of inverter IV on node ND7 becomes H level, and MOS transistor PQ1 is turned off. In this state, node ND6 is maintained at the H level by flip-flop FF0.

ノードＮＤ６の電圧レベルがＨレベルに立上がり、Ｎ単位レジスタ回路ＵＮＳ１において、ＭＯＳトランジスタＮＱ２のゲート電位がＨレベルとなっても、クロックノードＮＤ４は、Ｈレベルでありまた、ノードＮＤ１０は、初期状態において、フリップフロップＦＦ１により、Ｈレベルに維持されており、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。従って、時刻ｔ１においてノードＮＤ６の電圧レベルが上昇しても、ノードＮＤ１０の電圧レベルは変化しない。したがって、後段の単位レジスタ回路ＵＰＳ１およびＵＮＳ２においても、その信号保持状態は変化しない。   Even if the voltage level of node ND6 rises to H level and the gate potential of MOS transistor NQ2 becomes H level in N unit register circuit UNS1, clock node ND4 is at H level and node ND10 is in the initial state. The flip-flop FF1 maintains the H level, and the MOS transistor NQ2 maintains the off state. Therefore, even if the voltage level of node ND6 rises at time t1, the voltage level of node ND10 does not change. Therefore, the signal holding state does not change in the unit register circuits UPS1 and UNS2 in the subsequent stage.

時刻ｔ２において、クロック信号ＣＬＫがＬレベルに立下がると、ＭＯＳトランジスタＮＱ２がオン状態となる。このオン状態のＭＯＳトランジスタＮＱ２を介して、ノードＮＤ１０が接地電圧レベルに駆動され（Ｌレベルのクロック信号ＣＬＫがノードＮＤ１０へ伝達され）、フリップフロップＦＦ１の信号保持状態が変化し、ノードＮＤ９がＨレベルとなる。応じて、ＭＯＳトランジスタＮＱ１がオン状態となり、ノードＮＤ６が接地電圧レベルへ駆動される。フリップフロップＦＦ０の信号保持状態が変化し、インバータＩＶの出力信号がＬレベルとなる。しかしながら、インバータＩＶの出力信号は、遅延時間ΔＴを有しており、時刻ｔ２においてノードＮＤ６の電圧レベルが低下し、フリップフロップＦＦ０の信号保持状態が反転しても、この時点では、まだ、ＭＯＳトランジスタＰＱ１は、そのゲートにＨレベルの信号を受けており、オフ状態を維持する。従って、Ｈレベルのシフト開始信号ＳＴＡＲＴがＭＯＳトランジスタＰＱ１を介してノードＮＤ６へ伝達されるのは確実に防止され、ノードＮＤ６は、ＭＯＳトランジスタＮＱ１により接地電圧レベルに駆動される。   When clock signal CLK falls to L level at time t2, MOS transistor NQ2 is turned on. Via this on-state MOS transistor NQ2, node ND10 is driven to the ground voltage level (L-level clock signal CLK is transmitted to node ND10), the signal holding state of flip-flop FF1 changes, and node ND9 becomes H Become a level. In response, MOS transistor NQ1 is turned on, and node ND6 is driven to the ground voltage level. The signal holding state of the flip-flop FF0 changes, and the output signal of the inverter IV becomes L level. However, the output signal of the inverter IV has a delay time ΔT, and even if the voltage level of the node ND6 decreases at the time t2 and the signal holding state of the flip-flop FF0 is inverted, the MOS signal still remains at this time. Transistor PQ1 receives an H level signal at its gate and maintains the off state. Therefore, the H level shift start signal START is reliably prevented from being transmitted to the node ND6 via the MOS transistor PQ1, and the node ND6 is driven to the ground voltage level by the MOS transistor NQ1.

ノードＮＤ６が、ＬレベルとなるとＭＯＳトランジスタＮＱ２がオフ状態となり、ノードＮＤ１０は、その電位がフリップフロップＦＦ１により保持される。   When the node ND6 becomes L level, the MOS transistor NQ2 is turned off, and the potential of the node ND10 is held by the flip-flop FF1.

ノードＮＤ１０の電圧レベルが時刻ｔ２においてＬレベルに低下しても、クロック信号ＣＬＫは、そのときＬレベルとなるため、Ｐ単位レジスタ回路ＵＰＳ１においては、ＭＯＳトランジスタＰＱ３はオフ状態を維持し、ノードＮＤ１２の電位レベルは変化しない。したがって、次段のＮ単位レジスタ回路ＵＮＳ２においても、その内部信号状態は変化しない。   Even if the voltage level of node ND10 drops to L level at time t2, clock signal CLK is at L level at that time. Therefore, in P unit register circuit UPS1, MOS transistor PQ3 maintains the off state, and node ND12 The potential level of this does not change. Therefore, the internal signal state does not change also in the next-stage N unit register circuit UNS2.

時刻ｔ３において、シフト開始信号ＳＴＡＲＴがＬレベルに低下する。このシフト開始信号ＳＴＡＲＴがＬレベルに立下がっても、インバータＩＶの出力信号が有する遅延時間ΔＴが経過するまで、ノードＮＤ７の電位はＨレベルであり、ＭＯＳトランジスタＰＱ１はオフ状態である。また、遅延時間ΔＴが経過しても、そのときには、ＭＯＳトランジスタＰＱ１は、ゲート、ソースおよびドレインノードの電位がすべて接地電圧レベルであり、オフ状態を維持し、ノードＮＤ６は、フリップフロップＦＦ０により、Ｌレベルに維持される。従って、次にシフト開始信号ＳＴＡＲＴが活性化されるまで、シフト起動回路ＳＳＰは、その内部信号状態を維持する。   At time t3, shift start signal START falls to L level. Even when the shift start signal START falls to the L level, the potential of the node ND7 is at the H level and the MOS transistor PQ1 is in the off state until the delay time ΔT of the output signal of the inverter IV elapses. Even when the delay time ΔT elapses, at that time, the MOS transistor PQ1 maintains the OFF state because the potentials of the gate, source and drain nodes are all at the ground voltage level, and the node ND6 is Maintained at L level. Therefore, the shift activation circuit SSP maintains its internal signal state until the next shift start signal START is activated.

時刻ｔ４において、クロック信号ＣＬＫが再びＨレベルに立上がると、ノードＮＤ１０がＬレベルであるため、ＭＯＳトランジスタＰＱ３がオン状態となり、クロック信号ＣＬＫがノードＮＤ１２へ伝達される。応じて、ノードＮＤ１２の電圧レベルが上昇し、フリップフロップＦＦ２は、その出力Ｑ（ノードＮＤ１１）がＬレベルとなる。応じて、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０へ電源電圧ＶＤＤが伝達され、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９の電圧レベルがＬレベルとなり、ＭＯＳトランジスタＮＱ１がオフ状態となる。この状態においても、ノードＮＤ６は、フリップフロップＦＦ０により、Ｌレベルに維持される。   When clock signal CLK rises to H level again at time t4, since node ND10 is at L level, MOS transistor PQ3 is turned on and clock signal CLK is transmitted to node ND12. Accordingly, the voltage level of node ND12 rises, and flip-flop FF2 has its output Q (node ND11) at the L level. Accordingly, MOS transistor PQ2 is turned on, power supply voltage VDD is transmitted to node ND10, the signal holding state of flip-flop FF1 is inverted, the voltage level of node ND9 becomes L level, and MOS transistor NQ1 is turned off. . Even in this state, the node ND6 is maintained at the L level by the flip-flop FF0.

一方、ノードＮＤ１０がＨレベルに立上がると、ＭＯＳトランジスタＰＱ３がオフ状態となる。ノードＮＤ１２の電位レベルは、フリップフロップＦＦ２により、Ｈレベルに維持される。ノードＮＤ１２の電圧レベルがＨレベルに上昇すると、次段のＮ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４がゲートに、Ｈレベル信号を受ける。しかしながら、クロックノードＮＤ４のクロック信号ＣＬＫがＨレベルであり、またノードＮＤ１４も、フリップフロップＦＦ３によりＨレベルに維持されており、ＭＯＳトランジスタＮＱ４は、オフ状態を維持する。したがって、フリップフロップＦＦ３の状態は変化せず、また、ＭＯＳトランジスタＮＱ３はオフ状態を維持する。   On the other hand, when node ND10 rises to the H level, MOS transistor PQ3 is turned off. The potential level of node ND12 is maintained at H level by flip-flop FF2. When the voltage level of node ND12 rises to H level, in N unit register circuit UNS2 at the next stage, MOS transistor NQ4 receives an H level signal at its gate. However, the clock signal CLK of the clock node ND4 is at the H level, and the node ND14 is also maintained at the H level by the flip-flop FF3, and the MOS transistor NQ4 maintains the off state. Therefore, the state of flip-flop FF3 does not change, and MOS transistor NQ3 maintains an off state.

時刻ｔ５において、クロック信号ＣＬＫがＬレベルに立下がると、Ｎ単位レジスタ回路ＵＮＳ１においては、ノードＮＤ６はＬレベルに維持されており、ＭＯＳトランジスタＮＱ２はオフ状態であるため、その内部の信号状態は変化しない。Ｐ単位レジスタ回路ＵＰＳ１においても、この時点ではＭＯＳトランジスタＰＱ３がオフ状態にあるため、その内部の信号状態は変化しない。   When clock signal CLK falls to L level at time t5, in N unit register circuit UNS1, node ND6 is maintained at L level, and MOS transistor NQ2 is in the off state. It does not change. Also in the P unit register circuit UPS1, since the MOS transistor PQ3 is in the OFF state at this time, the internal signal state does not change.

一方、Ｎ単位レジスタ回路ＵＮＳ２においては、このクロック信号ＣＬＫの立下がりに応答して、ＭＯＳトランジスタＮＱ４が導通し、ノードＮＤ１４の電位レベルが、このクロック信号ＣＬＫに従ってＬレベルとなり、フリップフロップＦＦ３の信号保持状態が変化し、ノードＮＤ１３の電圧レベルがＨレベルとなり、ＭＯＳトランジスタＮＱ３がオン状態となる。応じて、ノードＮＤ１２が接地電圧レベルに駆動され、フリップフロップＦＦ２の信号保持状態が変化し、Ｐ単位レジスタ回路ＵＰＳ１において、ノードＮＤ１１の電圧レベルがＨレベルとなり、ＭＯＳトランジスタＰＱ２がオフ状態となる。これにより、ノードＮＤ１０は、フリップフロップＦＦ１により、Ｈレベルに維持される。   On the other hand, in N unit register circuit UNS2, in response to the fall of clock signal CLK, MOS transistor NQ4 is rendered conductive, and the potential level of node ND14 becomes L level in accordance with clock signal CLK. The holding state changes, the voltage level of node ND13 becomes H level, and MOS transistor NQ3 is turned on. Accordingly, node ND12 is driven to the ground voltage level, the signal holding state of flip-flop FF2 changes, and in P unit register circuit UPS1, the voltage level of node ND11 becomes H level, and MOS transistor PQ2 is turned off. As a result, the node ND10 is maintained at the H level by the flip-flop FF1.

時刻ｔ６において、クロック信号ＣＬＫがＨレベルに立上がると、次段のＰ単位レジスタ回路ＵＰＳ２の動作により、ＭＯＳトランジスタＰＱ４がオン状態となり、ノードＮＤ１４が電源電圧ＶＤＤレベルに駆動され、応じてフリップフロップＦＦ３の信号保持状態が反転し、ＮＤ１３の電圧レベルがＬレベルとなる。応じてＭＯＳトランジスタＮＱ３がオフ状態を維持する。   At time t6, when clock signal CLK rises to H level, MOS transistor PQ4 is turned on by the operation of P unit register circuit UPS2 at the next stage, and node ND14 is driven to power supply voltage VDD level. The signal holding state of FF3 is inverted, and the voltage level of ND13 becomes L level. Accordingly, MOS transistor NQ3 maintains the off state.

以降、次段の単位レジスタ回路ＵＰＳ２において、クロック信号ＣＬＫに同期して同様の動作が行なわれる。すなわち、単位レジスタ回路ＵＰＳおよびＵＮＳにおいて、次段の単位レジスタ回路のクロック伝達ノードが、クロック信号の変化に従って変化しフリップフロップの信号保持状態が変化すると、前段の単位レジスタ回路のフリップフロップの信号保持状態を変化させてパルス発生を停止させる。   Thereafter, the same operation is performed in synchronization with the clock signal CLK in the unit register circuit UPS2 at the next stage. That is, in the unit register circuits UPS and UNS, when the clock transmission node of the next unit register circuit changes according to the change of the clock signal and the signal holding state of the flip flop changes, the signal holding of the flip flop of the previous unit register circuit changes. Change the state to stop pulse generation.

このシフトレジスタ回路においてノードＮＤ９、ＮＤ１２およびＮＤ１３に着目すると、クロック信号ＣＬＫの半周期のパルス幅を有し、互いにクロック信号ＣＬＫの半周期の位相差を有する３相の正極性パルスが生成されている。すなわち、単位レジスタ回路ＵＮＳ１、ＵＰＳ１、およびＵＮＳ２においてフリップフロップＦＦ１−ＦＦ３の補の出力／Ｑの信号を取出すことにより、クロック信号ＣＬＫに同期したシフトパルスを得ることができる。   When attention is paid to nodes ND9, ND12 and ND13 in this shift register circuit, a three-phase positive pulse having a pulse width of a half cycle of clock signal CLK and a phase difference of a half cycle of clock signal CLK is generated. Yes. That is, a shift pulse synchronized with the clock signal CLK can be obtained by taking out the complementary output / Q signal of the flip-flops FF1-FF3 in the unit register circuits UNS1, UPS1, and UNS2.

逆に、フリップフロップＦＦ１、ＦＦ２およびＦＦ３の出力Ｑの信号を利用することにより、３相の負極性のシフトパルス列を得ることができる。これらのフリップフロップＦＦ１−ＦＦ３の出力Ｑの信号をインバータを通して出力することにより、３相の正極性パルス列を生成することができる。   Conversely, a three-phase negative polarity shift pulse train can be obtained by using the signal of the output Q of the flip-flops FF1, FF2, and FF3. By outputting the signal of the output Q of these flip-flops FF1-FF3 through an inverter, a three-phase positive pulse train can be generated.

この図１に示すシフトレジスタ回路において、クロックノードＮＤ４には、ＭＯＳトランジスタのドレイン／ソースとゲートとの重なり部の容量およびソース／ドレイン領域の接合容量が接続されるだけであり、ゲート容量に比べて、大幅に、クロック信号ＣＬＫが駆動する容量性負荷の容量値を低減することができる。図１においては、ＭＯＳトランジスタＮＱ２のクロックノードＮＤ４に対する寄生容量Ｃｐを代表的に示す。   In the shift register circuit shown in FIG. 1, the clock node ND4 is only connected to the capacitance of the overlapping portion of the drain / source and gate of the MOS transistor and the junction capacitance of the source / drain region. Thus, the capacitance value of the capacitive load driven by the clock signal CLK can be greatly reduced. FIG. 1 representatively shows parasitic capacitance Cp for clock node ND4 of MOS transistor NQ2.

また、クロック信号ＣＬＫとしては、１相のクロック信号ＣＬＫが利用されているだけであり、シフト動作制御時に相補クロック信号を利用する必要がなく、クロック信号を生成する回路の構成が簡略化される。   Further, only the one-phase clock signal CLK is used as the clock signal CLK, and it is not necessary to use a complementary clock signal during shift operation control, and the configuration of the circuit that generates the clock signal is simplified. .

上述の説明においては、シフト起動回路ＳＳＰにおいてインバータＩＶの出力信号の遅延時間ΔＴが、クロック信号ＣＬＫが立下がってからシフト開始信号ＳＴＡＲＴが立下がるまでの遅延時間よりも長い期間に設定されている。しかしながら、このシフト開始信号ＳＴＡＲＴが、クロック信号ＣＬＫの立下がりに同期してＬレベルに立下がる構成が利用されれば、このフリップフロップＦＦ０およびインバータＩＶの経路において、特に有意の遅延時間ΔＴを設ける必要はない。   In the above description, the delay time ΔT of the output signal of the inverter IV in the shift starting circuit SSP is set to a period longer than the delay time from when the clock signal CLK falls to when the shift start signal START falls. . However, if a structure in which this shift start signal START falls to L level in synchronization with the fall of clock signal CLK is used, a particularly significant delay time ΔT is provided in the path of flip-flop FF0 and inverter IV. There is no need.

［変更例］
図４は、この発明の実施の形態１の変更例のシフトレジスタ回路の構成を概略的に示す図である。図４において、シフトレジスタ回路は、シフト開始信号ＳＴＡＲＴに従ってシフト起動パルス信号を生成するシフト起動回路ＳＳＰと、このシフト起動回路ＳＳＰに結合されるＮ単位レジスタ回路ＵＮＳ１と、Ｎ単位レジスタ回路ＵＮＳ１に結合されるＰ単位レジスタ回路ＵＰＳ１と、最終段のＮ単位レジスタ回路ＵＮＳｎと、この最終段のＮ単位レジスタ回路ＵＮＳｎをクロック信号ＣＬＫに同期してリセットする最終段リセット回路ＤＭＹを含む。Ｐ単位レジスタ回路ＵＰＳ１と最終段のＮ単位レジスタ回路ＵＮＳｎの間にＮ単位レジスタ回路およびＰ単位レジスタ回路が交互に接続される。 [Example of change]
FIG. 4 schematically shows a structure of a shift register circuit according to a modification of the first embodiment of the present invention. In FIG. 4, the shift register circuit is coupled to a shift start circuit SSP that generates a shift start pulse signal in accordance with a shift start signal START, an N unit register circuit UNS1 that is coupled to the shift start circuit SSP, and an N unit register circuit UNS1. P unit register circuit UPS 1, final stage N unit register circuit UNSn, and final stage reset circuit DMY for resetting final stage N unit register circuit UNSn in synchronization with clock signal CLK are included. The N unit register circuit and the P unit register circuit are alternately connected between the P unit register circuit UPS1 and the N unit register circuit UNSn at the final stage.

Ｎ単位レジスタ回路ＵＮＳ１、…、ＵＮＳｎは、図１に示すＮ単位レジスタ回路ＵＮＳ１およびＵＮＳ２と同様の構成を備え、接地ノードに結合され、クロック信号ＣＬＫに同期して動作する。Ｐ単位レジスタ回路ＵＰＳ１は、図１に示すＰ単位レジスタ回路ＵＰＳ１と同様の構成を備え、電源ノードに結合されて、クロック信号ＣＬＫに同期して動作する。   N unit register circuits UNS1,..., UNSn have the same configuration as N unit register circuits UNS1 and UNS2 shown in FIG. 1, are coupled to the ground node, and operate in synchronization with clock signal CLK. P unit register circuit UPS1 has the same configuration as P unit register circuit UPS1 shown in FIG. 1, is coupled to a power supply node, and operates in synchronization with clock signal CLK.

図４においては、これらの単位レジスタ回路ＵＮＳ１、ＵＰＳ１、…、ＵＮＳｎにおいては、内部に含まれるフリップフロップの出力Ｑおよび／Ｑを代表的に示す。Ｎ単位レジスタ回路ＵＮＳ１は、その内部のフリップフロップの出力Ｑが、次段のＰ単位レジスタ回路ＵＰＳ１に結合される。Ｐ単位レジスタ回路ＵＰＳ１は、その内部のフリップフロップの補の出力／Ｑが、次段のＮ単位レジスタ回路に結合される。最終段のＮ単位レジスタ回路ＵＮＳｎは、その内部のフリップフロップの出力Ｑが、最終段リセット回路ＤＭＹに結合される。   In these unit register circuits UNS1, UPS1,..., UNSn, the outputs Q and / Q of the flip-flops included therein are representatively shown in FIG. In the N unit register circuit UNS1, the output Q of the internal flip-flop is coupled to the P unit register circuit UPS1 in the next stage. In the P unit register circuit UPS1, the complementary output / Q of the internal flip-flop is coupled to the next N unit register circuit. The N-stage register circuit UNSn in the final stage has the output Q of the internal flip-flop coupled to the final stage reset circuit DMY.

図５は、図４に示す最終段リセット回路ＤＭＹの構成の一例を示す図である。図５においては、最終段のＮ単位レジスタ回路ＵＮＳｎの構成も併せて示す。   FIG. 5 shows an example of the configuration of final stage reset circuit DMY shown in FIG. FIG. 5 also shows the configuration of the final-stage N unit register circuit UNSn.

最終段のＮ単位レジスタ回路ＵＮＳｎは、フリップフロップＦＦａと、ノードＮＤｂと接地ノードの間に接続されかつフリップフロップＦＦａの補の出力／Ｑにそのゲートが接続されるＮチャネルＭＯＳトランジスタＮＱａと、フリップフロップＦＦａの出力Ｑが結合されるノードＮＤａとクロック入力ノードＮＤ４の間に接続されかつそのゲートがノードＮＤｂに接続されるＮチャネルＭＯＳトランジスタＮＱｂを含む。   The final stage N unit register circuit UNSn includes a flip-flop FFa, an N-channel MOS transistor NQa connected between the node NDb and the ground node and having its gate connected to the complementary output / Q of the flip-flop FFa, It includes an N channel MOS transistor NQb connected between node NDa to which output Q of FFa is coupled and clock input node ND4 and having its gate connected to node NDb.

最終段リセット回路ＤＭＹは、クロック入力ノードノードＮＤ４とノードＮＤａの間に接続されかつそのゲートがノードＮＤａに接続されるＰチャネルＭＯＳトランジスタＲＰＱを含む。   Final stage reset circuit DMY includes a P-channel MOS transistor RPQ connected between clock input node node ND4 and node NDa and having its gate connected to node NDa.

いま、図１を参照して、Ｐ単位レジスタ回路ＵＰＳ２のＰチャネルＭＯＳトランジスタＰＱ４が設けられていない状態を考える。この場合、前段の単位レジスタ回路ＵＮＳ２においては、クロック信号ＣＬＫがＨレベルとなり、ノードＮＤ１４の電圧レベルがＬレベルに低下すると、ＭＯＳトランジスタＮＱ４がオフ状態となる。したがって、この状態では、ノードＮＤ１２は、Ｌレベルに維持されており、クロック信号ＣＬＫの立上がりに応答して、ノードＮＤ１４の電圧レベルを立上げることができず、この単位レジスタ回路ＵＮＳ２の出力パルス信号を変化させることができない。   Now, with reference to FIG. 1, consider a state in which the P channel MOS transistor PQ4 of the P unit register circuit UPS2 is not provided. In this case, in the previous unit register circuit UNS2, when the clock signal CLK becomes H level and the voltage level of the node ND14 decreases to L level, the MOS transistor NQ4 is turned off. Therefore, in this state, the node ND12 is maintained at the L level, and the voltage level of the node ND14 cannot be raised in response to the rise of the clock signal CLK. The output pulse signal of the unit register circuit UNS2 Cannot be changed.

一方、図５に示すように、最終段リセット回路ＤＭＹにおいてノードＮＤａがＬレベルにクロック信号ＣＬＫに従って立下げられると、フリップフロップＦＦａにより、ノードＮＤａがＬレベルに維持される。この状態で、ＭＯＳトランジスタＮＱｂがオフ状態とされても、クロック信号ＣＬＫがＨレベルに立上がると、最終段リセット回路ＤＭＹにおいてＰチャネルＭＯＳトランジスタＲＰＱがオン状態となり、Ｈレベルのクロック信号ＣＬＫをノードＮＤａへ伝達し、フリップフロップＦＦａの信号保持状態を反転させる。したがって、この最終段のＮ単位レジスタ回路ＵＮＳｎにおいてシフトパルス信号がノードＮＤａから出力される場合においても、確実に、クロック信号ＣＬＫに同期して変化させることができる。   On the other hand, as shown in FIG. 5, when node NDa is lowered to L level in accordance with clock signal CLK in final stage reset circuit DMY, node NDa is maintained at L level by flip-flop FFa. In this state, even if MOS transistor NQb is turned off, when clock signal CLK rises to H level, P channel MOS transistor RPQ is turned on in final stage reset circuit DMY, and clock signal CLK at H level is applied to node This is transmitted to NDa, and the signal holding state of flip-flop FFa is inverted. Therefore, even when the shift pulse signal is output from the node NDa in the final-stage N unit register circuit UNSn, it can be reliably changed in synchronization with the clock signal CLK.

ノードＮＤａがＬレベルからＨレベルとなると、この最終段リセット回路ＤＭＹにおいて、ＭＯＳトランジスタＲＰＱは、逆バイアス状態となり、オフ状態を維持する。したがって最終段リセット回路ＤＭＹは、この最終段単位レジスタ回路ＵＮＳｎにおいて、ノードＮＤａがＬレベルとなったときにのみ、ＭＯＳトランジスタＲＰＱがダイオードモードで動作し、クロック信号ＣＬＫが立上がると、このＨレベルのクロック信号ＣＬＫをノードＮＤａに伝達し、それ以外の動作時においては、何ら悪影響は及ぼさない。これにより、単位レジスタ回路の段数だけ、シフトレジスタ回路の出力パルス信号を生成することができる。   When the node NDa changes from the L level to the H level, in the final stage reset circuit DMY, the MOS transistor RPQ is in the reverse bias state and maintains the off state. Therefore, in the final stage reset circuit DMY, the MOS transistor RPQ operates in the diode mode only when the node NDa attains the L level in the final stage unit register circuit UNSn, and when the clock signal CLK rises, The clock signal CLK is transmitted to the node NDa, and there is no adverse effect in other operations. Thereby, the output pulse signal of the shift register circuit can be generated by the number of stages of the unit register circuit.

［変更例２］
図６は、最終段の単位レジスタ回路が、Ｐ単位レジスタ回路ＵＰＳｍの場合の、最終段リセット回路ＤＭＹｐの構成を示す図である。図６において、最終段のＰ単位レジスタ回路ＵＰＳｍは、フリップフロップＦＦｂと、電源ノードＮＤ１と内部ノードＮＤｃの間に接続されかつそのゲートがフリップフロップＦＦｂの出力Ｑに接続されるＰチャネルＭＯＳトランジスタＰＱａと、クロック入力ノードＮＤ４と内部ノードＮＤｄの間に接続されかつそのゲートが、内部ノードＮＤｃに接続されるＰチャネルＭＯＳトランジスタＰＱｂを含む。ノードＮＤｂは、フリップフロップＦＦｂの出力／Ｑに接続される。 [Modification 2]
FIG. 6 is a diagram showing a configuration of the final stage reset circuit DMYp when the final stage unit register circuit is the P unit register circuit UPSm. In FIG. 6, the P unit register circuit UPSm at the final stage is connected to a flip-flop FFb, between a power supply node ND1 and an internal node NDc, and a P-channel MOS transistor PQa whose gate is connected to the output Q of the flip-flop FFb. And P channel MOS transistor PQb connected between clock input node ND4 and internal node NDd and having its gate connected to internal node NDc. Node NDb is connected to output / Q of flip-flop FFb.

最終段リセット回路ＤＭＹｐは、ノードＮＤｄとクロックノードＮＤ４の間に接続されかつそのゲートがノードＮＤｄに接続されるＮチャネルＭＯＳトランジスタＲＮＱを含む。このＭＯＳトランジスタＲＮＱは、ダイオードモードで動作する。   Final stage reset circuit DMYp includes an N-channel MOS transistor RNQ connected between node NDd and clock node ND4 and having its gate connected to node NDd. This MOS transistor RNQ operates in a diode mode.

図６に示す最終段のＰ単位レジスタ回路ＵＰＳｍにおいて、クロック信号ＣＬＫの立上がりに応答して、ノードＮＤｄの電圧レベルが上昇すると、フリップフロップＦＦｂの信号保持状態が反転し、ＭＯＳトランジスタＰＱａがオン状態となり、ノードＮＤｃが電源電圧ＶＤＤレベルとなり、ＭＯＳトランジスタＰＱｂがオフ状態となる。クロック信号ＣＬＫがＬレベルとなっても、ＭＯＳトランジスタＰＱｂはオフ状態である。一方、ノードＮＤｄがＨレベルのときに、クロックノードＮＤ４のクロック信号ＣＬＫがＬレベルとなると、最終段リセット回路ＤＭＹｐにおいて、ＭＯＳトランジスタＲＮＱがオン状態となり、ノードＮＤｄを、クロック信号ＣＬＫの立下がりに応答してその電圧レベルを低下させる。このノードＮＤｄの電位レベルの低下に従って、フリップフロップＦＦｂの信号保持状態が反転し、ＭＯＳトランジスタＰＱａがオフ状態となる。したがって、最終段のＰ単位レジスタ回路ＵＰＳｍにおいても、クロック信号ＣＬＫに従って、このノードＮＤｄの信号を変化させることができる。   In the P unit register circuit UPSm in the final stage shown in FIG. 6, when the voltage level of the node NDd rises in response to the rise of the clock signal CLK, the signal holding state of the flip-flop FFb is inverted and the MOS transistor PQa is turned on. Thus, the node NDc becomes the power supply voltage VDD level, and the MOS transistor PQb is turned off. Even if the clock signal CLK becomes L level, the MOS transistor PQb is in the off state. On the other hand, when the clock signal CLK of the clock node ND4 becomes L level when the node NDd is at H level, the MOS transistor RNQ is turned on in the final stage reset circuit DMYp, and the node NDd is set to fall of the clock signal CLK. In response, it reduces its voltage level. As the potential level of node NDd decreases, the signal holding state of flip-flop FFb is inverted, and MOS transistor PQa is turned off. Therefore, also in the P unit register circuit UPSm at the final stage, the signal of the node NDd can be changed in accordance with the clock signal CLK.

以上のように、この発明の実施の形態１に従えば、相補信号を保持するフリップフロップと、このフリップフロップの第１の保持ノードとクロック入力ノードの間に第１のトランジスタを接続し、かつこのフリップフロップの第２の保持ノードの信号に従って第１のトランジスタのゲート電位を接地／または電源ノードに伝達する第２のトランジスタとで構成し、この単位レジスタ回路を縦続接続しており、シフト用のクロック信号は、ＭＯＳトランジスタのゲートを駆動することは要求されず、クロック信号線の負荷容量を軽減することができる。これにより、クロック信号を供給する回路の消費電力を低減することができる。   As described above, according to the first embodiment of the present invention, a flip-flop that holds a complementary signal, a first transistor connected between the first holding node and the clock input node of the flip-flop, and The flip-flop is composed of a second transistor that transmits the gate potential of the first transistor to the ground / or power supply node in accordance with the signal of the second holding node of the flip-flop, and the unit register circuits are connected in cascade, This clock signal is not required to drive the gate of the MOS transistor, and the load capacity of the clock signal line can be reduced. Thereby, the power consumption of the circuit that supplies the clock signal can be reduced.

［実施の形態２］
図７は、この発明の実施の形態２に従うシフトレジスタ回路に含まれるフリップフロップＦＦの構成を示す図である。シフトレジスタ回路自体の構成は、先の図１に示す構成と同じである。図７に示すフリップフロップＦＦの構成においては、補の出力／Ｑは、出力Ｑの信号に従って選択的にオン状態となるＭＯＳトランジスタＰＴ２およびＮＴ２により駆動される。一方、出力Ｑは、リセットノードＮＤ５上のリセット信号ＲＴＺに従って電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＰＴ５と、補の出力／Ｑ上の信号に従って電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＰＴ１により駆動される。出力Ｑと接地ノードＮＤ２の間には、ＮチャネルＭＯＳトランジスタは設けられず、補の出力Ｑと接地ノードの間の電流経路は、このフリップフロップＦＦにおいては常時遮断される。 [Embodiment 2]
FIG. 7 shows a structure of flip-flop FF included in the shift register circuit according to the second embodiment of the present invention. The configuration of the shift register circuit itself is the same as that shown in FIG. In the configuration of flip-flop FF shown in FIG. 7, complementary output / Q is driven by MOS transistors PT2 and NT2 which are selectively turned on according to the signal of output Q. On the other hand, output Q is driven by P channel MOS transistor PT5 transmitting power supply voltage VDD in accordance with reset signal RTZ on reset node ND5, and P channel MOS transistor PT1 transmitting power supply voltage VDD in accordance with a signal on complementary output / Q. Is done. No N channel MOS transistor is provided between output Q and ground node ND2, and the current path between complementary output Q and ground node is always cut off in flip-flop FF.

この図７に示すフリップフロップＦＦは、ＣＭＯＳインバータと、このＣＭＯＳインバータの出力信号に従ってその入力信号をラッチするＭＯＳトランジスタとで構成される「ハーフラッチ」の構成を備える。リセットトランジスタＰＴ５は、単に出力Ｑを充電することが要求されるだけである。したがって、このリセット用のＭＯＳトランジスタＰＴ５の導通時、出力Ｑから接地ノードへの貫通電流の経路は存在しない。したがって、フリップフロップＦＦのリセット時、その信号保持状態が反転する場合においても貫通電流が流れる経路は存在せず、確実に、リセット用のＭＯＳトランジスタＰＴ５に従って出力ＱをＨレベルに初期化することができる。特に、この場合、出力Ｑの放電用のＮチャネルＭＯＳトランジスタは設けられていないため、リセット用のＭＯＳトランジスタＰＴ５の電流駆動力を小さくすることができ、そのトランジスタサイズ（チャネル幅）を小さくすることができる。通常動作時においては、補の出力／ＱがＬレベルのときには、ＭＯＳトランジスタＰＴ１がオン状態となり、出力ＱがＨレベルに駆動される。出力ＱがＬレベルに駆動するときには、その出力Ｑが接続されるクロック信号をＭＯＳトランジスタにより電圧レベルに放電される。したがって、このいわゆる「ハーフラッチ」型のフリップフロップを用いても、確実に、出力Ｑの充放電は行なうことができ、シフト動作に従ったパルス信号を生成することができる。   The flip-flop FF shown in FIG. 7 has a “half latch” configuration including a CMOS inverter and a MOS transistor that latches an input signal in accordance with an output signal of the CMOS inverter. The reset transistor PT5 is only required to charge the output Q. Therefore, there is no through current path from output Q to the ground node when reset MOS transistor PT5 is conductive. Therefore, when the flip-flop FF is reset, there is no path through which the through current flows even when the signal holding state is inverted, and the output Q can be reliably initialized to the H level according to the reset MOS transistor PT5. it can. In particular, in this case, since no N-channel MOS transistor for discharging the output Q is provided, the current driving capability of the reset MOS transistor PT5 can be reduced, and the transistor size (channel width) can be reduced. Can do. During normal operation, when complementary output / Q is at L level, MOS transistor PT1 is turned on, and output Q is driven to H level. When the output Q is driven to the L level, the clock signal connected to the output Q is discharged to the voltage level by the MOS transistor. Therefore, even if this so-called “half latch” type flip-flop is used, the output Q can be reliably charged and discharged, and a pulse signal in accordance with the shift operation can be generated.

フリップフロップＦＦにおいて、信号保持状態を変化させて内部ノードの電位を変化させる際に補の出力／Ｑが利用されるのは、Ｎ単位レジスタ回路ＵＮＳにおいてである。従って、この図７に示すフリップフロップは、Ｎ単位レジスタ回路において用いられる。   In the flip-flop FF, when the signal holding state is changed to change the potential of the internal node, the complementary output / Q is used in the N unit register circuit UNS. Therefore, the flip-flop shown in FIG. 7 is used in an N unit register circuit.

［変更例］
図８は、この発明の実施の形態２の変更例を示す図である。この図８に示すフリップフロップＦＦにおいては、補の出力／Ｑと接地ノードＮＤ２の間に、リセットノードＮＤ５のリセット信号ＲTに従って導通するリセット用のＮチャネルＭＯＳトランジスタＮＴ５が設けられる。このリセット信号ＲＴは、活性化時、Ｈレベルである。出力Ｑに対しては、充電用のＰチャネルＭＯＳトランジスタＰＴ１と放電用のＮチャネルＭＯＳトランジスタＮＴ１が設けられる。補の出力／Ｑに対しては、出力Ｑの信号に従って導通するＮチャネルＭＯＳトランジスタＮＴ２が設けられる。フリップフロップＦＦ内において、電源ノードＮＤ１と補の出力／Ｑの間の電流経路は常時遮断される。 [Example of change]
FIG. 8 shows a modification of the second embodiment of the present invention. In flip-flop FF shown in FIG. 8, reset N-channel MOS transistor NT5 which is turned on in accordance with reset signal RT of reset node ND5 is provided between complementary output / Q and ground node ND2. This reset signal RT is at the H level when activated. For output Q, a charging P channel MOS transistor PT1 and a discharging N channel MOS transistor NT1 are provided. For complementary output / Q, an N channel MOS transistor NT2 is provided which conducts according to the signal of output Q. In the flip-flop FF, the current path between the power supply node ND1 and the complementary output / Q is always cut off.

この図８に示すフリップフロップＦＦの構成においても、リセット動作時、ＭＯＳトランジスタＮＴ５は、補の出力／Ｑを接地電圧レベルへ駆動することが要求される。この場合、補の出力／ＱにはＰチャネルＭＯＳトランジスタが設けられていないため、貫通電流経路は存在せず、確実に、補の出力／Ｑを接地電圧レベルに初期化することができる。また、リセット用ＭＯＳトランジスタＮＴ５は、このフリップフロップＦＦの状態反転のために貫通電流は供給されないため、その電流駆動力は十分小さくされ、サイズを低減することができる。   Also in the configuration of flip-flop FF shown in FIG. 8, MOS transistor NT5 is required to drive complementary output / Q to the ground voltage level during the reset operation. In this case, since no P channel MOS transistor is provided for complementary output / Q, there is no through current path, and complementary output / Q can be reliably initialized to the ground voltage level. Further, since no through current is supplied to the reset MOS transistor NT5 for inversion of the state of the flip-flop FF, its current driving capability is sufficiently reduced and the size can be reduced.

この図８に示すフリップフロップＦＦにおいて補の出力／Ｑは、出力ＱがＨレベルのときには、ＭＯＳトランジスタＮＴ２によりＬレベルに維持される。補の出力／ＱをＨレベルに駆動する場合には、クロック信号ＣＬＫに応答するＰチャネルＭＯＳトランジスタにより充電される。したがって、このフリップフロップＦＦは、Ｐ単位レジスタ回路ＵＰＳにおいて用いられる。   In flip-flop FF shown in FIG. 8, complementary output / Q is maintained at L level by MOS transistor NT2 when output Q is at H level. When complementary output / Q is driven to H level, it is charged by a P channel MOS transistor responding to clock signal CLK. Therefore, this flip-flop FF is used in the P unit register circuit UPS.

これにより、ハーフラッチ型のフリップフロップを用いても、確実に、出力／ＱおよびＱを、クロック信号ＣＬＫに従って変化させることができる。   Thus, even when a half latch type flip-flop is used, the outputs / Q and Q can be reliably changed in accordance with the clock signal CLK.

以上のように、この発明の実施の形態２に従えば、単位レジスタ回路に用いられるフリップフロップを、「ハーフラッチ」で構成し、リセット用トランジスタを、この信号保持用のトランジスタと並列に配置しており、リセット動作時貫通電流が流れる経路は存在せず、リセットトランジスタのサイズを低減でき、応じてフリップフロップのサイズを低減することができる。また、リセット時（初期化時）の貫通電流も低減でき、消費電流を低減することができる。   As described above, according to the second embodiment of the present invention, the flip-flop used in the unit register circuit is configured by a “half latch”, and the reset transistor is arranged in parallel with the signal holding transistor. Therefore, there is no path through which a through current flows during the reset operation, and the size of the reset transistor can be reduced, and the size of the flip-flop can be reduced accordingly. In addition, a through current at the time of reset (initialization) can be reduced, and current consumption can be reduced.

［実施の形態３］
図９は、この発明の実施の形態３に従うシフトレジスタ回路の構成を示す図である。この図９に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、シフト起動回路ＳＳＰへ与えられるシフト開始信号ＳＴＡＲＲは、クロック信号ＣＬＫがＬレベルのときにＨレベルに設定される。初段のＮ単位レジスタ回路ＵＮＳ１のＭＯＳトランジスタＮＱ２のソースノードへは、クロックノードに代えて、接地ノードＮＤ２に結合される。この図９に示すシフトレジスタ回路の他の構成は、図１に示すシフトレジスタ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 [Embodiment 3]
FIG. 9 shows a structure of the shift register circuit according to the third embodiment of the present invention. The shift register circuit shown in FIG. 9 differs from the shift register circuit shown in FIG. 1 in the following points. That is, shift start signal STARR applied to shift activation circuit SSP is set to H level when clock signal CLK is at L level. The source node of MOS transistor NQ2 of first stage N unit register circuit UNS1 is coupled to ground node ND2 instead of the clock node. The other configuration of the shift register circuit shown in FIG. 9 is the same as that of the shift register circuit shown in FIG. 1, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

図１０は、図９に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図１０を参照して、図９に示すシフトレジスタ回路の動作について説明する。   FIG. 10 is a timing chart showing the operation of the shift register circuit shown in FIG. The operation of the shift register circuit shown in FIG. 9 is described below with reference to FIG.

時刻ｔ１０以前の初期状態においては、フリップフロップＦＦ０−ＦＦ３は初期状態にリセットされており、それぞれの出力Ｑは、Ｈレベル、それぞれの補の出力／Ｑは、Ｌレベルである。したがって、各単位レジスタ回路においては、フリップフロップ以外のＭＯＳトランジスタは、オフ状態にある。   In the initial state before time t10, the flip-flops FF0 to FF3 are reset to the initial state, each output Q is at H level, and each complementary output / Q is at L level. Therefore, in each unit register circuit, the MOS transistors other than the flip-flops are in the off state.

シフト起動回路ＳＳＰにおいては、インバータＩＶの出力信号はＬレベルである。しかしながら、シフト開始信号ＳＴＡＲＲがＬレベルであり、またノードＮＤ６も、フリップフロップＦＦ０により、Ｌレベルに維持されており、ＭＯＳトランジスタＰＱ１は、オフ状態を維持する。   In shift starting circuit SSP, the output signal of inverter IV is at L level. However, shift start signal STARR is at the L level, and node ND6 is also maintained at the L level by flip-flop FF0, and MOS transistor PQ1 maintains the off state.

時刻ｔ１０において、クロック信号ＣＬＫがＬレベルに立下がる。しかしながら、単位レジスタ回路ＵＰＳ１およびＵＮＳ２において対応のＭＯＳトランジスタＰＱ３およびＮＱ４がオフ状態にあるため、このクロック信号ＣＬＫの変化は何らシフト動作には影響を及ぼさない。   At time t10, the clock signal CLK falls to the L level. However, since the corresponding MOS transistors PQ3 and NQ4 in the unit register circuits UPS1 and UNS2 are in the off state, the change in the clock signal CLK does not affect the shift operation.

クロック信号ＣＬＫがＬレベルのある間に、時刻ｔ１１においてシフト開始信号ＳＴＡＲＲがＨレベルに立上がる。応じて、シフト起動回路ＳＳＰにおいて、ノードＮＤ７がＬレベルであるため、ＭＯＳトランジスタＰＱ１がオン状態となり、ノードＮＤ６がこのシフト開始信号ＳＴＡＲＲに従ってＨレベルへ駆動され、フリップフロップＦＦ０により、このノードＮＤ６がＨレベルに維持される。このとき、ノードＮＤ６の電位の立上がりによりフリップフロップＦＦ０が出力ＱがＬレベルとなり、応じてインバータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ１がオフ状態となり、シフト開始信号ＳＴＡＲＲの伝達は禁止される。   While clock signal CLK is at L level, shift start signal STARR rises to H level at time t11. Accordingly, since node ND7 is at L level in shift activation circuit SSP, MOS transistor PQ1 is turned on, node ND6 is driven to H level in accordance with shift start signal STARR, and node ND6 is driven by flip-flop FF0. Maintained at H level. At this time, the output Q of the flip-flop FF0 becomes L level due to the rise of the potential of the node ND6, the output signal of the inverter IV becomes H level accordingly, the MOS transistor PQ1 is turned off, and transmission of the shift start signal STARR is prohibited. The

一方、ノードＮＤ６がＨレベルに駆動されると、Ｎ単位レジスタ回路ＵＮＳ１においてＭＯＳトランジスタＮＱ２がオン状態となり、ノードＮＤ１０がＬレベルに立下がる。ノードＮＤ１０がＬレベルに立下がると、フリップフロップＦＦ１の補の出力／ＱがＨレベルとなり、ＭＯＳトランジスタＮＱ１のゲートノードＮＤ９がＨレベルとなり、ノードＮＤ６が接地電圧レベルへＭＯＳトランジスタＮＱ１を介して駆動される。このとき、ＭＯＳトランジスタＰＱ１は、オフ状態にあるため、ノードＮＤ６は、高速で、Ｌレベルに駆動される。ＭＯＳトランジスタＮＱ２、フリップフロップＦＦ１およびＭＯＳトランジスタＮＱ１のゲートの経路の信号伝播遅延が、フリップフロップＦＦ０、インバータＩＶおよびＭＯＳトランジスタＰＱ１のゲートの信号伝播遅延以上であれば、確実にＭＯＳトランジスタＮＱ１のオン状態移行時にＭＯＳトランジスタＰＱ１をオフ状態に維持することができる。   On the other hand, when node ND6 is driven to H level, MOS transistor NQ2 is turned on in N unit register circuit UNS1, and node ND10 falls to L level. When node ND10 falls to L level, complementary output / Q of flip-flop FF1 goes to H level, gate node ND9 of MOS transistor NQ1 goes to H level, and node ND6 is driven to ground voltage level via MOS transistor NQ1. Is done. At this time, since the MOS transistor PQ1 is in the off state, the node ND6 is driven to the L level at high speed. If the signal propagation delay of the gate path of MOS transistor NQ2, flip-flop FF1 and MOS transistor NQ1 is equal to or greater than the signal propagation delay of flip-flop FF0, inverter IV and gate of MOS transistor PQ1, MOS transistor NQ1 is reliably turned on. At the time of transition, MOS transistor PQ1 can be maintained in the off state.

このノードＮＤ６の電位低下に従って、フリップフロップＦＦ０の出力Ｑからの信号が立上がり、インバータＩＶの出力信号がＬレベルとなる。しかしながら、インバータＩＶは、その立下がり遅延時間ＬΔＴを有しており、ノードＮＤ７はＨレベルにあり、ＭＯＳトランジスタＰＱ１はオフ状態にある。ノードＮＤ６は、ＭＯＳトランジスタＮＱ１により高速で、接地電圧レベルに駆動されて維持される。   As the potential of node ND6 decreases, the signal from output Q of flip-flop FF0 rises, and the output signal of inverter IV becomes L level. However, inverter IV has its fall delay time LΔT, node ND7 is at H level, and MOS transistor PQ1 is off. Node ND6 is driven and maintained at the ground voltage level at high speed by MOS transistor NQ1.

時刻ｔ１２において、クロック信号ＣＬＫがＨレベルに立上がると、単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３がオン状態となり（ノードＮＤ１０はＬレベル）、ノードＮＤ１２の電圧レベルが上昇する。ノードＮＤ１２の電圧レベルが上昇すると、フリップフロップＦＦ２の出力Ｑの信号電圧が変化し、ノードＮＤ１１の電圧レベルがＬレベルとなり、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０が電源電圧ＶＤＤレベルに充電される。このとき、ＭＯＳトランジスタＮＱ２はオフ状態であるため、フリップフロップＦＦ１の状態が変化し、フリップフロップＦＦ１の補の出力／ＱからノードＮＤ９へ与えられる信号がＬレベルに低下し、ＭＯＳトランジスタＮＱ１がオフ状態となる。   When clock signal CLK rises to H level at time t12, in unit register circuit UPS1, MOS transistor PQ3 is turned on (node ND10 is at L level), and the voltage level of node ND12 increases. When the voltage level of the node ND12 increases, the signal voltage of the output Q of the flip-flop FF2 changes, the voltage level of the node ND11 becomes L level, the MOS transistor PQ2 is turned on, and the node ND10 is charged to the power supply voltage VDD level. The At this time, since MOS transistor NQ2 is in the off state, the state of flip-flop FF1 changes, the signal applied from complementary output / Q of flip-flop FF1 to node ND9 falls to L level, and MOS transistor NQ1 is off. It becomes a state.

時刻ｔ１３においてシフト開始信号ＳＴＡＲＲがＬレベルとなる。このとき、まだインバータＩＶの立下がり遅延時間ＬΔＴが経過していないため、ＭＯＳトランジスタＰＱ１はオフ状態である。このシフト開始信号ＳＴＡＲＲがＬレベルに立下がってから、インバータＩＶの出力信号がＬレベルとなる。この状態においては、ＭＯＳトランジスタＰＱ１は、ゲート、ソースおよびドレインノードすべてがＬレベルであり、オフ状態を維持する。ノードＮＤ６は、フリップフロップＦＦ０によりＬレベルに保持される。   At time t13, shift start signal STARR becomes L level. At this time, since the falling delay time LΔT of the inverter IV has not yet elapsed, the MOS transistor PQ1 is in the off state. After this shift start signal STARR falls to L level, the output signal of inverter IV becomes L level. In this state, MOS transistor PQ1 has all the gate, source and drain nodes at the L level, and maintains the off state. Node ND6 is held at L level by flip-flop FF0.

時刻ｔ１４において、クロック信号ＣＬＫがＬレベルに立下がると、ノードＮＤ１２がＨレベルであるため、Ｎ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４がオン状態となり、ノードＮＤ１４をＬレベルに立下げ、応じてフリップフロップＦＦ３を介してノードＮＤ１３の電圧レベルがＨレベルとなる。応じてノードＮＤ１２の電圧レベルが、ＭＯＳトランジスタＮＱ３により接地電圧レベルに駆動され、ノードＮＤ１１が、電源電圧ＶＤＤレベルに駆動される。   At time t14, when the clock signal CLK falls to the L level, the node ND12 is at the H level. Therefore, in the N unit register circuit UNS2, the MOS transistor NQ4 is turned on, and the node ND14 is lowered to the L level. The voltage level of the node ND13 becomes H level via the flip-flop FF3. Accordingly, the voltage level of node ND12 is driven to the ground voltage level by MOS transistor NQ3, and node ND11 is driven to the power supply voltage VDD level.

ノードＮＤ１１がＨレベルに立上がると、ＭＯＳトランジスタＰＱ２がオフ状態となり、また、ノードＮＤ１０もＨレベルであるため、ＭＯＳトランジスタＰＱ３がオフ状態である。したがって、以降、単位レジスタ回路ＵＰＳ１は、この状態を維持し、ノードＮＤ１２は、ＬレベルにフリップフロップＦＦ２により維持される。   When node ND11 rises to H level, MOS transistor PQ2 is turned off. Since node ND10 is also at H level, MOS transistor PQ3 is turned off. Therefore, thereafter, the unit register circuit UPS1 maintains this state, and the node ND12 is maintained at the L level by the flip-flop FF2.

時刻ｔ１５において、クロック信号ＣＬＫがＨレベルに立上がると、次段のＰ単位レジスタ回路ＵＰＳ２のＭＯＳトランジスタＰＱ４により、ノードＮＤ１４が充電され、その電圧レベルが上昇する（ＭＯＳトランジスタＮＱ４はオフ状態）。応じて、フリップフロップＦＦ３によりノードＮＤ１３の電圧レベルが低下し、ＭＯＳトランジスタＮＱ３がオフ状態となる。したがって、このＮ単位レジスタ回路ＵＮＳ２においても、時刻ｔ１５以降、ＭＯＳトランジスタＮＱ３およびＮＱ４はオフ状態を維持し、このノードＮＤ１４および１３の状態は、それぞれＨレベルおよびＬレベルに維持される。   When clock signal CLK rises to H level at time t15, node ND14 is charged by MOS transistor PQ4 of P unit register circuit UPS2 at the next stage, and the voltage level thereof rises (MOS transistor NQ4 is off). Accordingly, the voltage level of node ND13 is lowered by flip-flop FF3, and MOS transistor NQ3 is turned off. Therefore, also in this N unit register circuit UNS2, after time t15, MOS transistors NQ3 and NQ4 maintain the off state, and the states of nodes ND14 and 13 are maintained at the H level and the L level, respectively.

以降、先の実施の形態１において説明した動作と同様の動作が後段の単位レジスタ回路において行われ、図示しない部分の単位レジスタ回路においてクロック信号の立上がりおよび立下がりに従って半周期のパルス幅を有しかつ位相がクロック信号ＣＬＫの半周期ずれたパルス信号が生成される。   Thereafter, an operation similar to the operation described in the first embodiment is performed in the subsequent unit register circuit, and the unit register circuit in a portion not shown has a half-cycle pulse width in accordance with the rise and fall of the clock signal. A pulse signal whose phase is shifted by a half cycle of the clock signal CLK is generated.

すなわち、初段の単位レジスタ回路ＵＮＳ１におけるノードＮＤ９およびＮＤ１０の信号をシフト駆動パルス信号として、Ｐ単位レジスタ回路ＵＰＳ１から以降の単位レジスタ回路においてシフト動作がクロック信号ＣＬＫに従って行なわれて、シフト動作により、出力パルス信号が順次シフトされる。   That is, the signals of nodes ND9 and ND10 in unit register circuit UNS1 in the first stage are used as shift drive pulse signals, and the shift operation is performed in the unit register circuit from P unit register circuit UPS1 in accordance with clock signal CLK. The pulse signal is sequentially shifted.

なお、上述の説明においては、インバータＩＶが、立下がり遅延時間ＬΔＴを有していると説明している。しかしながら、このシフト開始信号ＳＴＡＲＲが、クロック信号ＣＬＫの立下がりに応答して、所定の短いパルス幅を有するワンショットパルス信号で生成されて、このワンショットパルス信号が、ノードＮＤ６の電位変化のパルス幅よりも短いパルス幅（Ｎ単位レジスタ回路ＵＮＳ１におけるＭＯＳトランジスタＮＱ１のゲートに対する信号フィードバックの遅延時間よりも短いパルス幅）を有する場合、インバータＩＶにおいて特に有意な立下り遅延時間を設ける必要はない。   In the above description, it is described that the inverter IV has the falling delay time LΔT. However, this shift start signal STARR is generated as a one-shot pulse signal having a predetermined short pulse width in response to the fall of the clock signal CLK, and this one-shot pulse signal is a pulse of potential change at the node ND6. When the pulse width is shorter than the width (pulse width shorter than the delay time of the signal feedback for the gate of the MOS transistor NQ1 in the N unit register circuit UNS1), it is not necessary to provide a particularly significant falling delay time in the inverter IV.

この図９に示すように、初段Ｎ単位レジスタ回路においてクロック信号ＣＬＫに代えて接地電圧を供給することにより、クロック信号ＣＬＫがＬレベルの期間に、シフト開始信号ＳＴＡＲＲがＨレベルに活性化される場合においても、クロック信号ＣＬＫに同期してシフト出力を変化させることができる。   As shown in FIG. 9, by supplying a ground voltage instead of the clock signal CLK in the first stage N unit register circuit, the shift start signal STARR is activated to the H level during the period when the clock signal CLK is at the L level. Even in this case, the shift output can be changed in synchronization with the clock signal CLK.

なお、このシフト開始信号ＳＴＡＲＲは、ノードＮＤ９がＨレベルとなり、ＭＯＳトランジスタＮＱ１により、接地電圧レベルにまで駆動される構成が用いられてもよい。この場合、シフト開始信号ＳＴＡＲＲがＬレベルに駆動されると、インバータＩＶの出力信号は、Ｌレベルであるため、ＭＯＳトランジスタＰＱ１がオフ状態となり、ノードＮＤ６とシフト開始信号入力ノードＮＤ３が分離される。すなわち、ＭＯＳトランジスタＰＱ１の電流駆動力よりもＭＯＳトランジスタＮＱ１の電流駆動力を十分大きい状態に設定することにより、このシフト起動回路ＳＳＰにおいて有意の遅延時間を設ける必要はない。この場合、シフト開始信号ＳＴＡＲＲを出力する回路が、ワンショットパルスでシフト開始信号ＳＴＡＲＲを生成して、その後、出力ハイインピーダンス状態に設定されれば、このノードＮＤ６のＬレベルへの駆動を実現することができる。   The shift start signal STARR may be configured such that the node ND9 becomes H level and is driven to the ground voltage level by the MOS transistor NQ1. In this case, when shift start signal STARR is driven to L level, the output signal of inverter IV is at L level, so that MOS transistor PQ1 is turned off, and node ND6 and shift start signal input node ND3 are separated. . That is, by setting the current driving capability of MOS transistor NQ1 to be sufficiently larger than the current driving capability of MOS transistor PQ1, it is not necessary to provide a significant delay time in this shift starting circuit SSP. In this case, if the circuit that outputs the shift start signal STARR generates the shift start signal STARR with a one-shot pulse and then is set to the output high impedance state, the node ND6 is driven to the L level. be able to.

以上のように、この発明の実施の形態３に従えば、Ｎ単位レジスタ回路の初段Ｎ単位レジスタ回路にクロック信号に代えて接地電圧を供給しており、シフト開始信号としてクロック信号ＣＬＫがＬレベルのときにシフト開始起動信号を供給して、クロック信号ＣＬＫの立上がりに同期してシフト出力を順次活性化させることができる。   As described above, according to the third embodiment of the present invention, the ground voltage is supplied instead of the clock signal to the first stage N unit register circuit of the N unit register circuit, and the clock signal CLK is at the L level as the shift start signal. At this time, a shift start activation signal can be supplied to sequentially activate the shift output in synchronization with the rising of the clock signal CLK.

この場合においても、Ｐ単位レジスタ回路ＵＰＳ１以降の単位レジスタ回路において、シフト出力として、フリップフロップＦＦの出力Ｑのパルス列を選択するかまたは、補の出力／Ｑのパルス列を選択することにより、同一極性のシフトパルス列を生成することができる。   Even in this case, in the unit register circuit after the P unit register circuit UPS1, the pulse polarity of the output Q of the flip-flop FF is selected as the shift output, or the pulse train of the complementary output / Q is selected, so that the same polarity is obtained. Shift pulse trains can be generated.

［実施の形態４］
図１１は、この発明の実施の形態４に従うシフトレジスタ回路の構成を示す図である。この図１１に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、初段のＮ単位レジスタ回路ＵＮＳ１を、シフト起動回路ＳＳＰとして動作させる。ＭＯＳトランジスタＮＱ２のソースノードへは、クロック信号ＣＬＫに代えて、シフト開始信号ＳＴＡＴＴがノードＮＤ３を介して与えられる。この初段のＮ単位レジスタ回路のＰチャネルＭＯＳトランジスタＰＱ１およびＮＱ１を、インバータＩＶＡとして動作させ、フリップフロップＦＦ１の出力ノードＮＤ９は、これらのＭＯＳトランジスタＰＱ１およびＮＱ１のゲートに接続する。次段のＰ単位レジスタ回路ＵＰＳ１およびＮ単位レジスタ回路ＵＮＳ２およびＰ単位レジスタ回路ＵＰＳ２は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。 [Embodiment 4]
FIG. 11 shows a structure of the shift register circuit according to the fourth embodiment of the present invention. The shift register circuit shown in FIG. 11 differs from the shift register circuit shown in FIG. 1 in the following points. That is, the first-stage N unit register circuit UNS1 is operated as the shift starting circuit SSP. Instead of clock signal CLK, shift start signal STAT is applied to the source node of MOS transistor NQ2 via node ND3. P channel MOS transistors PQ1 and NQ1 of the first N-unit register circuit are operated as inverter IVA, and output node ND9 of flip-flop FF1 is connected to the gates of these MOS transistors PQ1 and NQ1. The P unit register circuit UPS1, the N unit register circuit UNS2, and the P unit register circuit UPS2 in the next stage are the same as those shown in FIG. 1, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted. .

図１２は、図１１に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図１２を参照して、図１１に示すシフトレジスタ回路の動作について説明する。   FIG. 12 is a timing chart showing the operation of the shift register circuit shown in FIG. Hereinafter, the operation of the shift register circuit shown in FIG. 11 will be described with reference to FIG.

シフト開始信号ＳＴＡＴＴは、クロック信号ＣＬＫがＬレベルのときにＬレベルに駆動される。   Shift start signal STAT is driven to L level when clock signal CLK is at L level.

時刻ｔ２０以前の初期状態においては、フリップフロップＦＦ１−ＦＦ３は、初期状態にリセットされており、それぞれの出力Ｑは、Ｈレベルの信号を出力し、それぞれの補の出力／ＱはＬレベルの信号を出力する。したがって、シフト起動回路ＳＳＰにおいては、インバータＩＶＡの出力ノードＮＤ８は、Ｈレベルである。しかしながら、ノードＮＤ３およびＮＤ１０はともにＨレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態にある。次段の単位レジスタ回路ＵＰＳ１およびＵＮＳ２においても、ＭＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ３およびＮＱ４はすべて、オフ状態にある。   In the initial state before time t20, the flip-flops FF1 to FF3 are reset to the initial state, each output Q outputs an H level signal, and each complementary output / Q is an L level signal. Is output. Therefore, in shift activation circuit SSP, output node ND8 of inverter IVA is at the H level. However, nodes ND3 and ND10 are both at the H level, and MOS transistor NQ2 is off. In unit register circuits UPS1 and UNS2 at the next stage, MOS transistors PQ2, PQ3, NQ3, and NQ4 are all in an off state.

時刻ｔ２０においてクロック信号ＣＬＫがＬレベルに立下がる。このクロック信号ＣＬＫの立下がり時には、対応のＭＯＳトランジスタＰＱ３およびＮＱ４がそれぞれオフ状態であるため、単位レジスタ回路ＥＰＳ１およびＥＮＳ２の内部信号状態は変化しない。   At time t20, the clock signal CLK falls to the L level. At the fall of clock signal CLK, corresponding MOS transistors PQ3 and NQ4 are off, so that the internal signal states of unit register circuits EPS1 and ENS2 do not change.

時刻ｔ２１において、シフト開始信号ＳＴＡＴＴがＬレベルに立下がると、シフト起動回路ＳＳＰにおいてＭＯＳトランジスタＮＱ２がオン状態となり、ノードＮＤ１０の電位レベルが低下する。このノードＮＤ１０の電位レベルが低下しても、クロック信号ＣＬＫはＬレベルであるため、次段のＰ単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３はオフ状態を維持し、このＰ単位レジスタ回路ＵＰＳ１において、内部状態は変化しない。一方シフト起動回路ＳＳＰにおいては、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９上の信号が変化する。所定時間ΔＴが経過すると、インバータＩＶＡからノードＮＤ８へ出力される信号は、ノードＮＤ９の電位変化に従ってＬレベルとなり、ＭＯＳトランジスタＮＱ２がオフ状態となる。この時間ΔＴは、フリップフロップＦＦ１およびインバータＩＶＡの経路の信号伝播遅延である。   When shift start signal STAT falls to L level at time t21, MOS transistor NQ2 is turned on in shift activation circuit SSP, and the potential level of node ND10 decreases. Even if the potential level of the node ND10 is lowered, the clock signal CLK is at the L level. Therefore, in the P unit register circuit UPS1 at the next stage, the MOS transistor PQ3 is kept off. In the P unit register circuit UPS1, The internal state does not change. On the other hand, in the shift activation circuit SSP, the signal holding state of the flip-flop FF1 is inverted, and the signal on the node ND9 changes. When predetermined time ΔT elapses, the signal output from inverter IVA to node ND8 becomes L level according to the potential change of node ND9, and MOS transistor NQ2 is turned off. This time ΔT is a signal propagation delay in the path of the flip-flop FF1 and the inverter IVA.

時刻ｔ２２において、クロック信号ＣＬＫがＬレベルからＨレベルに立上がると、Ｐ単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３がオン状態となり、このＨレベルのクロック信号ＣＬＫがノードＮＤ１２へ伝達され、その電位レベルが上昇する。応じて、フリップフロップＦＦ２の信号保持状態が反転し、ノードＮＤ１１がＬレベルとなり、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０が電源電圧ＶＤＤレベルに充電される。このときには、既に、ＭＯＳトランジスタＮＱ２はオフ状態となっており、高速で内部ノードＮＤ１０が電源電圧レベルに駆動される。   When clock signal CLK rises from L level to H level at time t22, MOS transistor PQ3 is turned on in P unit register circuit UPS1, and this H level clock signal CLK is transmitted to node ND12, and its potential level is reached. Rises. Accordingly, the signal holding state of flip-flop FF2 is inverted, node ND11 becomes L level, MOS transistor PQ2 is turned on, and node ND10 is charged to power supply voltage VDD level. At this time, MOS transistor NQ2 has already been turned off, and internal node ND10 is driven to the power supply voltage level at high speed.

このノードＮＤ１０の電位レベルの上昇に従って、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９がＬレベルとなる。   As the potential level of the node ND10 increases, the signal holding state of the flip-flop FF1 is inverted, and the node ND9 becomes L level.

時刻ｔ２３において、シフト開始信号ＳＴＡＴＴがＬレベルからＨレベルに立上がる。このときには、まだノードＮＤ８は、Ｌレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。ノードＮＤ９の電位レベルが立下がってから所定時間ΔＴ経過後に、インバータＩＶＡの出力信号が変化し、ノードＮＤ８の電圧レベルがＨレベルへ駆動される。このノードＮＤ８の電位レベル上昇時において、既にノードＮＤ１０がＨレベルであり、またシフト開始信号ＳＴＡＴＴがＨレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。   At time t23, shift start signal STAT rises from L level to H level. At this time, the node ND8 is still at the L level, and the MOS transistor NQ2 maintains the off state. After a predetermined time ΔT has elapsed since the potential level of node ND9 falls, the output signal of inverter IVA changes, and the voltage level of node ND8 is driven to the H level. When the potential level of node ND8 rises, node ND10 is already at the H level, shift start signal STATT is at the H level, and MOS transistor NQ2 maintains the off state.

時刻ｔ２４において、クロック信号ＣＬＫがＬレベルに立下がると、Ｎ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４を介してノードＮＤ１４が放電され、その電位レベルが低下する。応じて、フリップフロップＦＦ３の信号保持状態が反転し、ノードＮＤ１３の電圧レベルが上昇し、ＭＯＳトランジスタＮＱ３がオン状態となり、ノードＮＤ１２の電位レベルが低下する。このときには、ノードＮＤ１０は既にＨレベルであり、ＭＯＳトランジスタＰＱ３はオフ状態であり、ノードＮＤ１２は高速で、接地電位レベルに放電される。また、フリップフロップＦＦ２の出力ＱがＨレベルとなるため、ＭＯＳトランジスタＰＱ２がオフ状態となる。ノードＮＤ１０は、フリップフロップＦＦ１により、Ｈレベルに保持される。   When clock signal CLK falls to L level at time t24, in N unit register circuit UNS2, node ND14 is discharged via MOS transistor NQ4, and its potential level decreases. In response, the signal holding state of flip-flop FF3 is inverted, the voltage level of node ND13 increases, MOS transistor NQ3 is turned on, and the potential level of node ND12 decreases. At this time, node ND10 is already at H level, MOS transistor PQ3 is off, and node ND12 is discharged to the ground potential level at high speed. Further, since the output Q of the flip-flop FF2 becomes H level, the MOS transistor PQ2 is turned off. Node ND10 is held at the H level by flip-flop FF1.

時刻ｔ２５において、クロック信号ＣＬＫがＬレベルからＨレベルに立上がると、ノードＮＤ１４が、Ｐ単位レジスタ回路ＵＰＳ２のＭＯＳトランジスタＰＱ４より充電され、その電位レベルが上昇し、応じてフリップフロップＦＦ３の信号保持状態が反転し、フリップフロップＦＦ３の出力ノードＮＤ１３の電位レベルが立下がり、ＭＯＳトランジスタＮＱ３がオフ状態となる。以降、ノードＮＤ１２は、フリップフロップＦＦ２により、Ｌレベルに維持される。   When the clock signal CLK rises from the L level to the H level at time t25, the node ND14 is charged from the MOS transistor PQ4 of the P unit register circuit UPS2, the potential level thereof rises, and the signal of the flip-flop FF3 is held accordingly. The state is inverted, the potential level of output node ND13 of flip-flop FF3 falls, and MOS transistor NQ3 is turned off. Thereafter, the node ND12 is maintained at the L level by the flip-flop FF2.

この図１２の信号波形に示すように、ノードＮＤ１１およびＮＤ１４の信号は、クロック信号ＣＬＫの半周期の位相差を持ちかつパルス幅がクロック信号ＣＬＫの半周期のパルス信号である。したがって、フリップフロップＦＦ２、ＦＦ３、…の出力Ｑの信号を利用することにより、クロック信号ＣＬＫに従って順次Ｌレベルに駆動される負極性のパルス列を得ることができる。これに代えて、フリップフロップＦＦ２、およびＦＦ３の補の出力／Ｑの信号、すなわちノードＮＤ１２およびＮＤ１３の信号を用いることにより、正極性のパルス列を得ることができる。   As shown in the signal waveform of FIG. 12, the signals at nodes ND11 and ND14 are pulse signals having a phase difference of a half cycle of clock signal CLK and a pulse width of a half cycle of clock signal CLK. Therefore, by using the signal of the output Q of the flip-flops FF2, FF3,..., A negative pulse train that is sequentially driven to the L level according to the clock signal CLK can be obtained. Instead, a positive pulse train can be obtained by using the complementary output / Q signals of the flip-flops FF2 and FF3, that is, the signals of the nodes ND12 and ND13.

なお、上述の説明において、インバータＩＶＡの出力信号の変化において、遅延時間ΔＴが存在するとして説明している。シフト起動回路ＳＳＰにおいてフリップフロップＦＦ１およびインバータＩＶＡのループの遅延期間の合計が、この遅延時間ΔＴに等しければよい。また、これに代えて、インバータＩＶＡが遅延時間ΔＴを有していても良い。   In the above description, it is assumed that there is a delay time ΔT in the change of the output signal of the inverter IVA. It is sufficient that the total delay period of the flip-flop FF1 and the loop of the inverter IVA in the shift starting circuit SSP is equal to this delay time ΔT. Alternatively, the inverter IVA may have a delay time ΔT.

以上のように、この発明の実施の形態４に従えば、Ｎ単位レジスタ回路と同様の構成のシフト起動回路を用いて、このシフト起動回路に対しクロック信号に代えてシフト開始信号を供給している。したがって、シフト開始信号として、クロック信号がＬレベルのセットアップ期間にＬレベルとなる負極性の信号を利用して、クロック信号の立上がりに同期して変化するシフトパルス列を生成することができる。   As described above, according to the fourth embodiment of the present invention, the shift start circuit having the same configuration as that of the N unit register circuit is used, and the shift start signal is supplied to the shift start circuit instead of the clock signal. Yes. Therefore, a shift pulse train that changes in synchronization with the rising edge of the clock signal can be generated using a negative polarity signal in which the clock signal is at the L level during the setup period of the L level as the shift start signal.

［実施の形態５］
図１３は、この発明の実施の形態５に従うシフトレジスタ回路の構成を概略的に示す図である。この図１３に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２は、接地ノードに代えて、負電圧ＶＮを受ける負電圧ノードＮＤ２０に、結合される。Ｐ単位レジスタ回路ＵＰＳ１およびＵＰＳ２は、電源ノードに代えて、接地ノードＮＤ２に結合される。動作電源電圧として、接地電圧と負電圧ＶＮが用いられるため、クロックノードＮＤ４へ与えられるクロック信号ＣＬＫＮは、接地ノードと負電圧ＶＮの間で変化する。フリップフロップＦＦ０−ＦＦ３は、それらのの動作電源電圧としては、したがって接地電圧と負電圧が供給され、リセットノードＮＤ５に与えられるリセット信号ＲＮも、接地電圧と負電圧の間で変化する。 [Embodiment 5]
FIG. 13 schematically shows a structure of a shift register circuit according to the fifth embodiment of the present invention. The shift register circuit shown in FIG. 13 differs from the shift register circuit shown in FIG. 1 in the following points. That is, N unit register circuits UNS1 and UNS2 are coupled to a negative voltage node ND20 receiving negative voltage VN instead of the ground node. P unit register circuits UPS1 and UPS2 are coupled to ground node ND2 instead of the power supply node. Since the ground voltage and negative voltage VN are used as the operating power supply voltage, clock signal CLKN applied to clock node ND4 varies between the ground node and negative voltage VN. Flip-flops FF0 to FF3 are therefore supplied with ground voltage and negative voltage as their operating power supply voltages, and reset signal RN applied to reset node ND5 also changes between ground voltage and negative voltage.

この図１３に示すシフトレジスタ回路の他の構成は、図１に示すシフトレジスタ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。   The other configuration of the shift register circuit shown in FIG. 13 is the same as that of the shift register circuit shown in FIG. 1, and corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.

この図１３に示すシフトレジスタ回路の構成の場合、動作電源電圧が、接地電圧と負電圧ＶＮにシフトしており、制御信号ＳＴＡＲＴおよびＣＬＫＮも、接地電圧と負電圧の間で変化させることにより、実施の形態１において説明したシフトレジスタと同様の動作を実現することができる。この場合、Ｈレベルが接地電圧レベルで、Ｌレベルが負電圧ＶＮレベルとなるシフトパルス列を生成することができる。   In the configuration of the shift register circuit shown in FIG. 13, the operating power supply voltage is shifted to the ground voltage and the negative voltage VN, and the control signals START and CLKN are also changed between the ground voltage and the negative voltage. An operation similar to that of the shift register described in Embodiment 1 can be realized. In this case, a shift pulse train in which the H level is the ground voltage level and the L level is the negative voltage VN level can be generated.

また、Ｐ単位レジスタ回路とＮ単位レジスタ回路とは、その信号極性、トランジスタの導電型および動作電源電圧に関して、すべて対称である。したがって、図１に示すシフトレジスタ回路の生成するシフトパルス列と信号極性が反対のシフトパルス列を生成する場合、Ｐ単位レジスタ回路とＮ単位レジスタ回路の位置を交換することにより、容易にこの信号極性を反転するシフトレジスタ回路の構成が実現することができる。   The P unit register circuit and the N unit register circuit are all symmetrical with respect to their signal polarity, transistor conductivity type, and operating power supply voltage. Therefore, when generating a shift pulse train having a signal polarity opposite to that of the shift pulse sequence generated by the shift register circuit shown in FIG. An inverted shift register circuit configuration can be realized.

以上のように、この発明の実施の形態５に従えば、シフトレジスタ回路の動作電源電圧として、接地電圧と負電圧とを利用しており、負電源電圧動作環境下においても、クロック信号線の負荷を軽減することのできるシフトレジスタ回路を実現することができる。   As described above, according to the fifth embodiment of the present invention, the ground voltage and the negative voltage are used as the operating power supply voltage of the shift register circuit. A shift register circuit capable of reducing the load can be realized.

なお、図１３に示すシフトレジスタ回路の動作波形は、図３に示すタイミング図で与えられ、電源電圧ＶＤＤおよび接地電圧ＧＮＤは、それぞれ、接地電位ＧＮＤおよび負電圧ＶＮに置き換える。   The operation waveforms of the shift register circuit shown in FIG. 13 are given by the timing chart shown in FIG. 3, and power supply voltage VDD and ground voltage GND are replaced with ground potential GND and negative voltage VN, respectively.

［実施の形態６］
図１４は、この発明の実施の形態６に従うシフトレジスタ回路において利用される双方向Ｐ単位レジスタ回路ＢＵＰの構成を示す図である。図１４において、双方向Ｐ単位レジスタ回路ＢＵＰは、ノードＮＤ３０と電源ノードＮＤ１の間に値列に接続されるＰチャネルＭＯＳトランジスタＱＲＰ１およびＱＲＰ２と、ノードＮＤ３１とクロックノードＮＤ４の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＲＰ３およびＱＲＰ４と、ノードＮＤ３１上の信号に従って相補信号を出力Ｑおよび／Ｑに生成するフリップフロップＦＦＰを含む。 [Embodiment 6]
FIG. 14 shows a structure of bidirectional P unit register circuit BUP used in the shift register circuit according to the sixth embodiment of the present invention. In FIG. 14, bidirectional P unit register circuit BUP is connected in series between P channel MOS transistors QRP1 and QRP2 connected in a value column between node ND30 and power supply node ND1, and between node ND31 and clock node ND4. P-channel MOS transistors QRP3 and QRP4, and a flip-flop FFP that generates complementary signals at outputs Q and / Q according to a signal on node ND31.

図１４においては、ＭＯＳトランジスタＱＲＰ２が電源ノードＮＤ１に接続され、ＭＯＳトランジスタＱＲＰ４がクロックノードＮＤ４に接続される。しかしながら、ＭＯＳトランジスタＱＲＰ1およびＱＲＰ２の位置が交換されて、ＭＯＳトランジスタＱＲＰ１が電源ノードＮＤ１に接続されかつＭＯＳトランジスタＱＲＰ２が内部ノードＮＤ３０に接続されても良い。同様、ＭＯＳトランジスタＱＲＰ３およびＱＲＰ４についてもそれらの位置が交換されて、ＭＯＳトランジスタＱＲＰ４が内部ノードＮＤ３１に接続されかつＭＯＳトランジスタＱＲＰ３がクロックノードＮＤ４に接続されても良い。   In FIG. 14, MOS transistor QRP2 is connected to power supply node ND1, and MOS transistor QRP4 is connected to clock node ND4. However, the positions of MOS transistors QRP1 and QRP2 may be exchanged so that MOS transistor QRP1 is connected to power supply node ND1 and MOS transistor QRP2 is connected to internal node ND30. Similarly, the positions of MOS transistors QRP3 and QRP4 may be exchanged so that MOS transistor QRP4 is connected to internal node ND31 and MOS transistor QRP3 is connected to clock node ND4.

ＭＯＳトランジスタＱＲＰ２およびＱＲＰ４のゲートには、右方向シフト指示信号ＲＳＰが与えられる。この右方向シフト指示信号ＲＳＰは、活性化時Ｌレベルである。ＭＯＳトランジスタＱＲＰ１のゲートは、フリップフロップＦＦＰの出力Ｑに接続される。ＭＯＳトランジスタＱＲＰ３のゲートは、ノードＮＤ３０に接続される。なお、以下の説明においても、ＰチャネルＭＯＳトランジスタに対してはゲートに○印を付した記号で示し、ＮチャネルＭＯＳトランジスタはゲートに○印のないトランジスタ記号で示す。   A rightward shift instruction signal RSP is applied to the gates of MOS transistors QRP2 and QRP4. This right shift instruction signal RSP is at L level when activated. The gate of the MOS transistor QRP1 is connected to the output Q of the flip-flop FFP. The gate of MOS transistor QRP3 is connected to node ND30. In the following description, the P channel MOS transistor is indicated by a symbol with a circle on the gate, and the N channel MOS transistor is indicated by a transistor symbol without a circle on the gate.

双方向Ｐ単位レジスタ回路ＢＵＰは、さらに、ノードＮＤ３１とクロックノードＮＤ４の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＬＰ３およびＱＬＰ４と、ノードＮＤ３２と電源ノードＮＤ１の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＬＰ１およびＱＬＰ２を含む。ＭＯＳトランジスタＱＬＰ４がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＰ２が電源ノードＮＤ１に接続される。しかしながら、これらのＭＯＳトランジスタの直列体において、それぞれの位置が交換されても良く、ＭＯＳトランジスタＱＬＰ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＰ４が内部ノードＮＤ３１に接続されても良い。同様、ＭＯＳトランジスタＱＬＰ２が内部ノードＮＤ３２に接続され、ＭＯＳトランジスタＱＬＰＱが電源ノードＮＤ１に接続されても良い。   Bidirectional P unit register circuit BUP further includes P channel MOS transistors QLP3 and QLP4 connected in series between node ND31 and clock node ND4, and P channel connected in series between node ND32 and power supply node ND1. MOS transistors QLP1 and QLP2 are included. MOS transistor QLP4 is connected to clock node ND4, and MOS transistor QLP2 is connected to power supply node ND1. However, in the serial body of these MOS transistors, their positions may be exchanged, MOS transistor QLP3 may be connected to clock node ND4, and MOS transistor QLP4 may be connected to internal node ND31. Similarly, MOS transistor QLP2 may be connected to internal node ND32, and MOS transistor QLPQ may be connected to power supply node ND1.

ＭＯＳトランジスタＱＬＰ２およびＱＬＰ４のゲートへは、左方向シフト指示信号ＬＳＰが与えられる。この左方向シフト指示信号ＬＳＰは、活性化時、Ｌレベルである。ＭＯＳトランジスタＱＬＰ３のゲートはノードＮＤ３２に接続される。ＭＯＳトランジスタＱＬＰ１のゲートは、フリップフロップＦＦＰの出力Ｑに接続される。右方向シフト指示信号ＲＳＰの活性化時、この双方向Ｐ単位レジスタ回路ＢＵＰは、右方向に向かって順次活性化されるシフトパルスを生成する。一方、左方向シフト指示信号ＬＳＰの活性化時、この双方向Ｐ単位レジスタ回路ＢＵＰは、左側方向に沿って順次活性化されるシフトパルス列を生成する。   Leftward shift instruction signal LSP is applied to the gates of MOS transistors QLP2 and QLP4. This leftward shift instruction signal LSP is at L level when activated. MOS transistor QLP3 has its gate connected to node ND32. The gate of the MOS transistor QLP1 is connected to the output Q of the flip-flop FFP. When the right shift instruction signal RSP is activated, the bidirectional P unit register circuit BUP generates shift pulses that are sequentially activated in the right direction. On the other hand, when the left shift instruction signal LSP is activated, the bidirectional P unit register circuit BUP generates a shift pulse train that is sequentially activated along the left direction.

フリップフロップＦＦＰは、実施の形態１または２において示したフリップフロップＦＦと同様の構成を有する。   The flip-flop FFP has a configuration similar to that of the flip-flop FF described in Embodiment 1 or 2.

ノードＮＤ３０、ＮＤ３１およびＮＤ３２には、それぞれ、Ｎ単位レジスタ回路が接続される。   An N unit register circuit is connected to each of the nodes ND30, ND31, and ND32.

図１５は、この図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰの右方向シフト動作時の構成を示す図である。右方向シフト動作時おいて、右方向シフト指示信号ＲＳＰがＬレベルに設定され、左方向シフト指示信号ＬＳＰがＨレベルに設定される。したがって、図１４に示すＭＯＳトランジスタＱＬＰ２およびＱＬＰ４がオフ状態となり、一方、ＭＯＳトランジスタＱＲＰ２およびＱＲＰ４がオン状態となる。したがって、図１５に示すように、ＭＯＳトランジスタＱＲＰ１のソースが電源ノードＮＤ１に接続され、ＭＯＳトランジスタＱＲＰ３のソース／ドレインノードが、クロックノードＮＤ４に接続される。ＭＯＳトランジスタＱＲＰ３のゲートはノードＮＤ３０に接続される。   FIG. 15 is a diagram showing the configuration of the bidirectional P unit register circuit BUP shown in FIG. 14 during the right shift operation. In the right shift operation, the right shift instruction signal RSP is set to L level, and the left shift instruction signal LSP is set to H level. Therefore, MOS transistors QLP2 and QLP4 shown in FIG. 14 are turned off, while MOS transistors QRP2 and QRP4 are turned on. Therefore, as shown in FIG. 15, the source of MOS transistor QRP1 is connected to power supply node ND1, and the source / drain node of MOS transistor QRP3 is connected to clock node ND4. The gate of MOS transistor QRP3 is connected to node ND30.

したがってノードＮＤ３０が、前段のＮ単位レジスタ回路の出力信号に従ってその電圧レベルがＬレベルに変化すると、クロック信号ＣＬＫの立上りに従ってノードＮＤ３１の電圧レベルが立上り、フリップフロップＦＦＰの出力Ｑの電圧がＬレベルとなり、ノードＮＤ３０が、Ｈレベルに保持され、ＭＯＳトランジスタＱＲＰ３がオフ状態となる。したがって、ノードＮＤ３１に、クロック信号ＣＬＫの立上がりに同期してＨレベルとなる信号が生成される。このノードＮＤ３１の電位変化に従って次段に設けられるＮ単位レジスタ回路のクロックノードに結合されるＭＯＳトランジスタがゲートにＨレベルの信号を受け、クロック信号の立下りを待つ状態に設定され、従って、この次段のＮ単位レジスタ回路の出力するシフトパルスがクロック信号ＣＬＫの立下がりに従って変化する。したがって、シフトパルス列において、図の右矢印で示す右方向に選択状態のパルスが順次転送される。   Therefore, when the voltage level of node ND30 changes to the L level in accordance with the output signal of the previous N unit register circuit, the voltage level of node ND31 rises with the rise of clock signal CLK, and the voltage at output Q of flip-flop FFP becomes the L level. Thus, the node ND30 is held at the H level, and the MOS transistor QRP3 is turned off. Therefore, a signal at H level is generated at node ND31 in synchronization with the rise of clock signal CLK. In accordance with the potential change of node ND31, the MOS transistor coupled to the clock node of the N unit register circuit provided in the next stage receives the H level signal at the gate and is set in a state of waiting for the fall of the clock signal. The shift pulse output from the next-stage N unit register circuit changes according to the fall of the clock signal CLK. Therefore, in the shift pulse train, the pulses in the selected state are sequentially transferred in the right direction indicated by the right arrow in the figure.

図１６は、この図１４に示す双方向Ｐレジスタ回路ＢＵＰの左方向シフト動作時の構成を示す図である。この左方向シフト動作時においては、右方向シフト指示信号ＲＳＰがＨレベル、左方向シフト指示信号ＬＳＰがＬレベルに設定される。したがって、図１４に示すＭＯＳトランジスタＱＲＰ２およびＱＲＰ４がオフ状態となり、ＭＯＳトランジスタＱＲＰ１およびＱＲＰ３は、それぞれ電源ノードＮＤ１およびクロックノードＮＤから分離される。一方、図１４に示すＭＯＳトランジスタＱＬＰ２およびＱＬＰ４がオン状態となり、ＭＯＳトランジスタＱＬＰ１およびＱＬＰ３が、それぞれ電源ノードＮＤ１およびクロックノードＮＤ４に接続される。   FIG. 16 shows a structure of the bidirectional P register circuit BUP shown in FIG. 14 at the time of the leftward shift operation. During the left shift operation, the right shift instruction signal RSP is set to H level and the left shift instruction signal LSP is set to L level. Therefore, MOS transistors QRP2 and QRP4 shown in FIG. 14 are turned off, and MOS transistors QRP1 and QRP3 are isolated from power supply node ND1 and clock node ND, respectively. On the other hand, MOS transistors QLP2 and QLP4 shown in FIG. 14 are turned on, and MOS transistors QLP1 and QLP3 are connected to power supply node ND1 and clock node ND4, respectively.

この図１６に示す単位レジスタ回路の構成においては、ノードＮＤ３２の電圧レベルが、前段のＮ単位レジスタ回路の出力信号に従ってＬレベルに駆動される。次いで、クロック信号ＣＬＫが立上がると、ＭＯＳトランジスタＱＬＰ３によりノードＮＤ３１の電圧レベルが上昇し、応じてＭＯＳトランジスタＱＬＰ１がオン状態となり、ノードＮＤ３２が電源電圧ＶＤＤレベルに駆動される。このノードＮＤ３１の電圧レベルがＨレベルに立上がると、次段のＮ単位レジスタ回路が活性化され、クロックノードに結合されるＭＯＳトランジスタがクロック信号ＣＬＫの立下りを待つ状態に設定される。従って、クロック信号ＣＬＫの変化に従ってシフトパルスが順時転送されるシフト動作が行なわれる。   In the configuration of the unit register circuit shown in FIG. 16, the voltage level of node ND32 is driven to the L level in accordance with the output signal of the preceding N unit register circuit. Next, when the clock signal CLK rises, the voltage level of the node ND31 is increased by the MOS transistor QLP3, the MOS transistor QLP1 is turned on accordingly, and the node ND32 is driven to the power supply voltage VDD level. When the voltage level of node ND31 rises to H level, the next-stage N unit register circuit is activated, and the MOS transistor coupled to the clock node is set to wait for the fall of clock signal CLK. Therefore, a shift operation is performed in which shift pulses are transferred sequentially according to the change of clock signal CLK.

この図１６に示すＰ単位レジスタ回路においては、ノードＮＤ３２の電圧レベルがＬレベルに変化してから、ノードＮＤ３１の電位がクロック信号ＣＬＫの立上がりに従って変化し、次いで、この変化に従ってノードＮＤ３１に接続される次段のＮ単位レジスタ回路を活性化する（能動化する）。したがって、この図１６に示すＰ単位レジスタ回路においては、図１６の矢印で示すように左方向に従って活性化されたパルスが順次転送される。   In the P unit register circuit shown in FIG. 16, after the voltage level of node ND32 changes to L level, the potential of node ND31 changes according to the rise of clock signal CLK, and is then connected to node ND31 according to this change. The next-stage N unit register circuit is activated (activated). Therefore, in the P unit register circuit shown in FIG. 16, pulses activated in the left direction are sequentially transferred as indicated by arrows in FIG.

この図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰを利用することにより、シフト方向指示信号ＲＳＰおよびＬＳＰに従って、シフト動作の方向を設定することができる。またクロックノードＮＤ４には、ＭＯＳトランジスタＱＬＰ４およびＱＲＰ４のゲートとソース／ドレインの重なりおよび接合容量が接続されるだけであり、ゲート容量に比べて十分小さく、この双方向シフトレジスタ回路を利用しても、クロックノードＮＤ４の負荷容量は十分小さくすることができる。また、フリップフロップＦＦＰが、右方向シフト動作および左方向シフト動作両者で共用されるため、回路占有面積を低減することができる。   By using bidirectional P unit register circuit BUP shown in FIG. 14, the direction of the shift operation can be set in accordance with shift direction instruction signals RSP and LSP. Further, the gate and source / drain overlap and junction capacitance of MOS transistors QLP4 and QRP4 are only connected to clock node ND4, which is sufficiently smaller than the gate capacitance, and this bidirectional shift register circuit can be used. The load capacity of the clock node ND4 can be made sufficiently small. Further, since the flip-flop FFP is shared by both the rightward shift operation and the leftward shift operation, the circuit occupation area can be reduced.

図１７は、この発明の実施の形態６のシフトレジスタ回路において用いられる双方向Ｎ単位レジスタ回路ＢＵＮの構成を示す図である。図１７において、双方向Ｎ単位レジスタ回路ＢＵＮは、ノードＮＤ３５と接地ノードＮＤ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＲＮ１およびＱＲＮ２と、内部ノードＮＤ３６とクロックノードＮＤ４の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＲＮ３およびＱＲＮ４と、ノードＮＤ３６とクロックノードＮＤ４の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＬＮ３およびＱＬＮ４と、ノードＮＤ３７と接地ノードＮＤ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＬＮ１およびＱＬＮ２と、ノードＮＤ３６に接続される出力Ｑを有する相補信号を生成するフリップフロップＦＦＮを含む。   FIG. 17 shows a structure of bidirectional N-unit register circuit BUN used in the shift register circuit according to the sixth embodiment of the present invention. In FIG. 17, bidirectional N unit register circuit BUN is connected in series between N-channel MOS transistors QRN1 and QRN2 connected in series between node ND35 and ground node ND2, and between internal node ND36 and clock node ND4. N-channel MOS transistors QRN3 and QRN4, N-channel MOS transistors QLN3 and QLN4 connected in series between node ND36 and clock node ND4, and N-channel MOS connected in series between node ND37 and ground node ND2 Transistors QLN1 and QLN2 and a flip-flop FFN for generating a complementary signal having an output Q connected to node ND36 are included.

図１７において、ＮチャネルＭＯＳトランジスタは、ゲートに丸印が付されていないトランジスタ記号で示される。   In FIG. 17, an N-channel MOS transistor is indicated by a transistor symbol whose gate is not circled.

ＭＯＳトランジスタの各直列体において、ＭＯＳトランジスタの位置が図示の位置と交換されても良い。すなわち、ＭＯＳトランジスタＱＲＮ１が接地ノードＮＤ２に接続され、ＭＯＳトランジスタＱＲＮ２が内部ノードＮＤ３５に接続されても良い。また、ＭＯＳトランジスタＱＲＮ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＲＮ４が内部ノードＮＤ３６に接続されても良い。同様、ＭＯＳトランジスタＱＬＮ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＮ４が、内部ノードＮＤ３６に接続されても良い。また、ＭＯＳトランジスタＱＬＮ１が接地ノードＮＤ２に接続され、ＭＯＳトランジスタＱＬＮ２が内部ノードＮＤ３７に接続されても良い。   In each series body of MOS transistors, the position of the MOS transistor may be exchanged with the position shown in the figure. That is, MOS transistor QRN1 may be connected to ground node ND2, and MOS transistor QRN2 may be connected to internal node ND35. Further, the MOS transistor QRN3 may be connected to the clock node ND4, and the MOS transistor QRN4 may be connected to the internal node ND36. Similarly, MOS transistor QLN3 may be connected to clock node ND4, and MOS transistor QLN4 may be connected to internal node ND36. Further, MOS transistor QLN1 may be connected to ground node ND2, and MOS transistor QLN2 may be connected to internal node ND37.

ＭＯＳトランジスタＱＲＮ２およびＱＲＮ４のゲートへは、右方向シフト指示信号ＲＳＮが与えられ、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４のゲートへは、左方向シフト指示信号ＬＳＮが与えられる。これらのシフト指示信号ＲＳＮおよびＬＳＮは、択一的に活性化され、活性化時、Ｈレベルに設定される。   MOS transistor QRN2 and QRN4 have their gates supplied with a right shift instruction signal RSN, and MOS transistors QLN2 and QLN4 have their gates supplied with a left shift instruction signal LSN. These shift instruction signals RSN and LSN are alternatively activated and set to the H level when activated.

ＭＯＳトランジスタＱＲＮ１のゲートは、フリップフロップＦＦＮの補の出力／Ｑに接続され、ＭＯＳトランジスタＱＲＮ３のゲートはノードＮＤ３５に接続される。ＭＯＳトランジスタＱＬＮ１のゲートは、フリップフロップＦＦＮの補の出力／Ｑに接続され、ＭＯＳトランジスタＱＬＮ３のゲートはノードＮＤ３７に接続される。   The gate of MOS transistor QRN1 is connected to complementary output / Q of flip-flop FFN, and the gate of MOS transistor QRN3 is connected to node ND35. MOS transistor QLN1 has its gate connected to complementary output / Q of flip-flop FFN, and MOS transistor QLN3 has its gate connected to node ND37.

フリップフロップＦＦＮは、実施の形態１または２において示したフリップフロップＦＦと同様の構成を有し、ノードＱおよび／Ｑに相補な信号を保持する。   Flip-flop FFN has a configuration similar to that of flip-flop FF described in Embodiment 1 or 2, and holds signals complementary to nodes Q and / Q.

これらのノードＮＤ３５、３６およびＮＤ３７には、それぞれ、Ｐ単位レジスタ回路が接続される。   A P unit register circuit is connected to each of these nodes ND35, 36 and ND37.

図１８は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの右方向シフト動作時の構成を示す図である。右方向シフト動作時において、右方向シフト指示信号ＲＳＮがＨレベルに設定され、左方向シフト指示信号ＬＳＮがＬレベルに設定される。したがって、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４がオフ状態となり、ＭＯＳトランジスタＱＬＮ３およびＱＬＮ１は、クロックノードＮＤ４および接地ノードＮＤ２からそれぞれ分離され、動作に関与しない。一方、ＭＯＳトランジスタＱＲＮ２およびＱＲＮ４がオン状態となり、ＭＯＳトランジスタＱＲＮ１が接地ノードＮＤ２に結合され、ＭＯＳトランジスタＱＲＮ３が、クロックノードＮＤ４に接続される。   FIG. 18 is a diagram showing a configuration during a right shift operation of bidirectional N unit register circuit BUN shown in FIG. In the right shift operation, the right shift instruction signal RSN is set to H level, and the left shift instruction signal LSN is set to L level. Therefore, MOS transistors QLN2 and QLN4 are turned off, and MOS transistors QLN3 and QLN1 are isolated from clock node ND4 and ground node ND2, respectively, and do not participate in the operation. On the other hand, MOS transistors QRN2 and QRN4 are turned on, MOS transistor QRN1 is coupled to ground node ND2, and MOS transistor QRN3 is connected to clock node ND4.

ノードＮＤ３５がＨレベルとなった状態で、クロック信号ＣＬＫがＨレベルからＬレベルに立下がると、ノードＮＤ３６が放電され、フリップフロップＦＦＮの信号保持状態が反転し、ノードＮＤ３５が接地電圧レベルとなり、ＭＯＳトランジスタＱＲＮ３がオフ状態となる。このノードＮＤ３６のＬレベルに従って、次段のＰ単位レジスタ回路において、クロック信号ＣＬＫの立上がりに従って信号保持状態が変化する。したがって、この図１９に示す構成の場合、図１９の矢印で示すように、右方向に向かって活性化パルスが順次転送される。   When the clock signal CLK falls from the H level to the L level with the node ND35 at the H level, the node ND36 is discharged, the signal holding state of the flip-flop FFN is inverted, and the node ND35 becomes the ground voltage level. MOS transistor QRN3 is turned off. In accordance with the L level of node ND36, the signal holding state changes in the P unit register circuit at the next stage in accordance with the rise of clock signal CLK. Accordingly, in the case of the configuration shown in FIG. 19, the activation pulses are sequentially transferred in the right direction as indicated by the arrows in FIG.

図１９は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの左方向シフト動作時の構成を概略的に示す図である。この左方向シフト動作時においては、右方向シフト指示信号ＲＳＮがＬレベルに設定され、左方向シフト指示信号ＬＳＮがＨレベルに設定される。したがって、図１７に示すＭＯＳトランジスタＱＲＮ２およびＱＲＮ４がオフ状態となり、一方、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４がオン状態となり、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３が、それぞれ、接地ノードＮＤ２およびクロックノードＮＤ４に結合される。   FIG. 19 is a diagram schematically showing the configuration of the bidirectional N unit register circuit BUN shown in FIG. 17 during the leftward shift operation. During this leftward shift operation, rightward shift instruction signal RSN is set to L level, and leftward shift instruction signal LSN is set to H level. Therefore, MOS transistors QRN2 and QRN4 shown in FIG. 17 are turned off, while MOS transistors QLN2 and QLN4 are turned on, and MOS transistors QLN1 and QLN3 are coupled to ground node ND2 and clock node ND4, respectively.

この状態では、ノードＮＤ３７がＨレベルに駆動された後、クロック信号ＣＬＫがＬレベルに立下がると、ノードＮＤ３６の電圧レベルが低下し、応じてフリップフロップＦＦＮにより、ＭＯＳトランジスタＱＬＮ１がオン状態となり、ノードＮＤ３７が接地電圧レベルに維持され、ＭＯＳトランジスタＱＬＮ３がオフ状態となる。ノードＮＤ３６は、フリップフロップＦＦＮにより、Ｌレベルに維持される。この状態で、ノードＮＤ３６に接続される次段のＰ単位レジスタ回路が能動化され、クロック信号ＣＬＫの立上がりに同期して、フリップフロップＦＦＰのノード／Ｑからの出力パルスをＨレベルへ駆動する。したがって、ノードＮＤ３７が、前段のＰ単位レジスタ回路のフリップフロップＦＦＰのノード／Ｑからの出力信号に従ってＨレベルに変化した後、クロック信号ＣＬＫの立下がりに従ってノードＮＤ３６がＬレベルとなり、このノードＮＤ３６に接続されるＰ単位レジスタ回路が、クロック信号ＣＬＫの立上がりに同期して、その信号保持状態へ変化させる。したがって、この図２０に示すＮ単位レジスタ回路により、図の矢印で示すように左方向に向かって活性化パルスを順次クロック信号に同期して転送することができる。   In this state, when the node ND37 is driven to the H level and then the clock signal CLK falls to the L level, the voltage level of the node ND36 decreases, and accordingly, the MOS transistor QLN1 is turned on by the flip-flop FFN. Node ND37 is maintained at the ground voltage level, and MOS transistor QLN3 is turned off. Node ND36 is maintained at L level by flip-flop FFN. In this state, the P unit register circuit of the next stage connected to the node ND36 is activated, and the output pulse from the node / Q of the flip-flop FFP is driven to the H level in synchronization with the rising of the clock signal CLK. Therefore, after the node ND37 changes to H level according to the output signal from the node / Q of the flip-flop FFP of the preceding P unit register circuit, the node ND36 becomes L level according to the fall of the clock signal CLK. The connected P unit register circuit changes to the signal holding state in synchronization with the rise of the clock signal CLK. Therefore, the N unit register circuit shown in FIG. 20 can sequentially transfer the activation pulses in synchronization with the clock signal in the left direction as indicated by the arrows in the figure.

図２０および図２１は、この発明の実施の形態６に従う双方向シフトレジスタ回路の具体的構成の一例を示す図である。図２０および図２１において、双方向シフトレジスタ回路は、右方向シフト起動回路ＳＳＰＲと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＲと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＲに結合される双方向Ｐ単位レジスタ回路ＢＵＰ１と、双方向Ｐ単位レジスタ回路ＢＵＰ１に結合される双方向Ｎ単位レジスタ回路ＢＵＮ１と、双方向Ｎ単位レジスタ回路ＢＵＮ１に結合される双方向Ｐ単位レジスタ回路ＢＵＰ２と、双方向Ｐ単位レジスタ回路ＢＵＰ２に結合される双方向Ｎ単位レジスタ回路ＢＵＮ２と、双方向Ｎ単位レジスタ回路ＢＵＮ２に結合される双方向Ｐ単位レジスタ回路ＢＵＰ３と、双方向Ｐ単位レジスタ回路ＢＵＰ３に結合される擬似双方向Ｎ単位レジスタ回路ＢＵＮＬと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬに結合される左方向シフト起動回路ＳＳＰＬを含む。   20 and 21 show an example of a specific configuration of the bidirectional shift register circuit according to the sixth embodiment of the present invention. 20 and 21, the bidirectional shift register circuit includes a right shift start circuit SSPR, a pseudo bidirectional N unit register circuit BUNR, and a bidirectional P unit register circuit coupled to the pseudo bidirectional N unit register circuit BUNR. BUP1, bidirectional N unit register circuit BUN1 coupled to bidirectional P unit register circuit BUP1, bidirectional P unit register circuit BUP2 coupled to bidirectional N unit register circuit BUN1, and bidirectional P unit register circuit BUP2 Bi-directional N-unit register circuit BUN2, coupled to bi-directional N-unit register circuit BUN2, bi-directional P-unit register circuit BUP3, and pseudo bi-directional N-unit register coupled to bi-directional P-unit register circuit BUP3 Left coupled to circuit BUNL and pseudo-bidirectional N-unit register circuit BUNL Including the direction shift start-up circuit SSPL.

右方向シフト起動回路ＳＳＰＲは、図１に示すシフト起動回路ＳＳＰと同様の構成を備え、相補信号を保持するフリップフロップＦＦ０と、フリップフロップＦＦ０の出力Ｑの信号を反転するインバータＩＶと、インバータＩＶの出力信号に従って選択的にノードＮＤ３Ｒへ与えられた右方向シフト開始信号ＳＴＡＲＴＲをノードＮＤ１に伝達するＰチャネルＭＯＳトランジスタＰＱ１を含む。   The right shift start circuit SSPR has the same configuration as the shift start circuit SSP shown in FIG. 1, and includes a flip-flop FF0 that holds a complementary signal, an inverter IV that inverts the signal of the output Q of the flip-flop FF0, and an inverter IV Includes a P-channel MOS transistor PQ1 for transmitting right shift start signal STARTR selectively applied to node ND3R to node ND1.

双方向Ｐ単位レジスタ回路ＢＵＰ１−ＢＵＰ３は、図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰと同一構成を備えるため、対応する構成要素には、図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰの構成要素と同一参照符号を付し、その詳細説明は省略する。   Bidirectional P unit register circuits BUP1-BUP3 have the same configuration as that of bidirectional P unit register circuit BUP shown in FIG. 14, and the corresponding components are the components of bidirectional P unit register circuit BUP shown in FIG. The same reference numerals are assigned and detailed description thereof is omitted.

双方向Ｎ単位レジスタ回路ＢＵＮ１およびＢＵＮ２は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮと同一の構成を備えるため、この図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの構成要素と同一の参照符号を、図２２においても、これらの双方向Ｎ単位レジスタ回路ＢＵＮ１およびＢＵＮ２において付し、その詳細説明は省略する。   Bi-directional N unit register circuits BUN1 and BUN2 have the same configuration as bi-directional N unit register circuit BUN shown in FIG. 17, so that the same reference numerals as those of bi-directional N unit register circuit BUN shown in FIG. Also in FIG. 22, these bidirectional N-unit register circuits BUN1 and BUN2 are denoted by a detailed description thereof.

図２０に示す擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、以下の点が、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮとその構成が異なる。すなわち、右方向シフト信号ＲＳＮを受けるＭＯＳトランジスタＱＲＮ２およびＱＲＮ４が設けられない。ＭＯＳトランジスタＱＲＮ１およびＱＲＮ３に対応するＭＯＳトランジスタＮＱ１およびＮＱ２が設けられる。フリップフロップＦＦ１（ＦＦＮ）、ＭＯＳトランジスタＱＲＮ１およびＱＲＮ３（ＮＱ１，ＮＱ２）は、図１に示す単位Ｎレジスタ回路ＵＮＳ１と同様の構成を備える。この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、さらに、左方向シフト指示信号ＬＳＮをゲートに受けるＮチャネルＭＯＳトランジスタＱＬＮ２と、フリップフロップＦＦ１（ＦＦＮ）の出力／Ｑの出力信号を受けるＮチャネルＭＯＳトランジスタＱＬＮ１の直列体を含む。   The pseudo bidirectional N unit register circuit BUNR shown in FIG. 20 differs from the bidirectional N unit register circuit BUN shown in FIG. 17 in the following points. That is, MOS transistors QRN2 and QRN4 receiving right shift signal RSN are not provided. MOS transistors NQ1 and NQ2 corresponding to MOS transistors QRN1 and QRN3 are provided. Flip-flop FF1 (FFN) and MOS transistors QRN1 and QRN3 (NQ1, NQ2) have the same configuration as unit N register circuit UNS1 shown in FIG. This pseudo bidirectional N unit register circuit BUNR further includes an N channel MOS transistor QLN2 receiving a left shift instruction signal LSN at its gate and an N channel MOS transistor QLN1 receiving an output / Q output signal of flip-flop FF1 (FFN). Including the serial body.

左方向シフト指示信号に応答してクロック信号を伝達する回路は、この擬似双方向Ｎ単位レジスタ回路ＢＮＲにおいては設けられない。擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、左方向のシフト動作には関与せず、右方向のシフト動作にのみ関与する。この単位レジスタ回路列の両側にシフト起動回路を配置することにより、双方向シフト動作を確実に実現することができる。   A circuit for transmitting a clock signal in response to a left shift instruction signal is not provided in the pseudo bidirectional N unit register circuit BNR. The pseudo bidirectional N unit register circuit BUNR is not involved in the leftward shift operation, but is involved only in the rightward shift operation. By arranging the shift starting circuits on both sides of the unit register circuit row, the bidirectional shift operation can be realized with certainty.

図２１に示す擬似双方向Ｎ単位レジスタ回路ＢＵＮＬは、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲと対称的な構成を備え、フリップフロップＦＦＮと、左方向シフト起動回路ＳＳＰＬの出力ノード９上の電位をフリップフロップＦＦＮの補の出力／Ｑを受けるノード１１上の信号に従って選択的に接地ノードＮＤ２に結合するＮチャネルＭＯＳトランジスタＱＬＮ１と、このフリップフロップＦＦＮの出力ノード８とクロックノードＮＤ４との間に接続され、かつそのゲートがノード９に接続されるＮチャネルＭＯＳトランジスタＱＬＮ３と、ノード１１上の信号をゲートに受けるＮチャネルＭＯＳトランジスタＱＲＮ１と、このＭＯＳトランジスタＱＲＮ１と直列に接続され、かつそのゲートに右方向シフト指示信号ＲＳＮを受けるＮチャネルＭＯＳトランジスタＱＲＮ２を含む。   The pseudo bidirectional N unit register circuit BUNL shown in FIG. 21 has a symmetric configuration with the pseudo bidirectional N unit register circuit BUNR, and the potential on the output node 9 of the flip-flop FFN and the left shift starting circuit SSPL. N channel MOS transistor QLN1 selectively coupled to ground node ND2 according to a signal on node 11 receiving complementary output / Q of flip-flop FFN, and connected between output node 8 of flip-flop FFN and clock node ND4 N-channel MOS transistor QLN3 having its gate connected to node 9, N-channel MOS transistor QRN1 receiving the signal on node 11 at its gate, and connected in series with this MOS transistor QRN1, and having its gate connected to the right N receiving direction shift instruction signal RSN Including the Yaneru MOS transistor QRN2.

フリップフロップＦＦＮ、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３で構成される回路が、左方向に転送動作を行なう単位Ｎレジスタ回路ＬＵＮＳを構成する。したがって、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいては、双方向単位レジスタ回路ＢＵＮと、右方向シフト指示信号に応答してクロック信号を伝達する経路が設けられていないこと、および左方向シフト指示信号ＬＳＰに応答するＭＯＳトランジスタＱＬＮ２およびＱＬＮ４が設けられていない点が、その構成が異なる。   A circuit formed of flip-flop FFN and MOS transistors QLN1 and QLN3 forms unit N register circuit LUNS that performs a transfer operation in the left direction. Therefore, in this pseudo bidirectional N unit register circuit BUNL, there is no path for transmitting the clock signal in response to the right direction shift instruction signal and the bidirectional unit register circuit BUN, and the left direction shift instruction signal. The configuration is different in that MOS transistors QLN2 and QLN4 that respond to the LSP are not provided.

左方向シフト起動回路ＳＳＰＬは、ノードＮＤ３Ｌ上の左方向シフト開始信号ＳＴＡＲＴＬをノード９に伝達するＰチャネルＭＯＳトランジスタＰＱ１Ｌと、ノード９上の信号に従って相補信号を保持するフリップフロップＦＦ０Ｌと、フリップフロップＦＦ０Ｌの出力Ｑ上の信号を反転し、ＭＯＳトランジスタＰＱ１Ｌのオン／オフを制御するインバータＩＶＬを含む。   Left shift start circuit SSPL includes a P-channel MOS transistor PQ1L transmitting left shift start signal STARTL on node ND3L to node 9, flip-flop FF0L holding a complementary signal in accordance with the signal on node 9, and flip-flop FF0L Inverter IVL that inverts the signal on output Q and controls on / off of MOS transistor PQ1L is included.

次に、この図２０および図２１に示す双方向シフトレジスタ回路の動作を、図２２に示すタイミング図を参照して説明する。   Next, the operation of the bidirectional shift register circuit shown in FIGS. 20 and 21 will be described with reference to the timing chart shown in FIG.

この双方向シフトレジスタ回路において、右方向のシフト動作は、右シフト指示信号ＲＳＰおよびＲＳＮをそれぞれＬレベルおよびＨレベルの活性状態とし、左方向シフト指示信号ＬＳＰおよびＬＳＮをそれぞれＨレベルおよびＬレベルの非活性状態に設定する。この場合の動作は、先の実施の形態１において説明した動作と同じであり、双方向単位レジスタ回路が、右方向に転送動作を行なう単位レジスタ回路に構成されて、クロック信号ＣＬＫに従って、右方向にシフト動作を行なう。したがって、図２２においては、左方向のシフト動作の信号波形を示す。   In this bidirectional shift register circuit, in the right shift operation, right shift instruction signals RSP and RSN are activated at L level and H level, respectively, and left shift instruction signals LSP and LSN are respectively activated at H level and L level. Set to inactive state. The operation in this case is the same as that described in the first embodiment, and the bidirectional unit register circuit is configured as a unit register circuit that performs a transfer operation in the right direction. Shift operation is performed. Therefore, in FIG. 22, the signal waveform of the shift operation in the left direction is shown.

リセット状態時においては、フリップフロップＦＦ０、ＦＦ０ＬおよびＦＦＮ、ＦＦＰはすべて初期化されており、各々、出力ＱがＨレベル、補の出力／ＱがＬレベルである。左方向シフト動作を行なう場合、右方向シフト起動回路ＳＳＰＲにおいては、フリップフロップＦＦ０により、ノード１は、Ｌレベルに維持される。この場合、シフト起動回路ＳＳＰＲにおいてインバータＩＶの出力信号がＬレベルとなるものの、右方向シフト開始信号ＳＴＡＲＴＲはＬレベルであり、ＭＯＳトランジスタＰＱ１はオフ状態を維持する。   In the reset state, flip-flops FF0, FF0L, FFN, and FFP are all initialized, and output Q is at H level and complementary output / Q is at L level, respectively. When the left shift operation is performed, in the right shift start circuit SSPR, the node 1 is maintained at the L level by the flip-flop FF0. In this case, although the output signal of the inverter IV becomes L level in the shift activation circuit SSPR, the right shift start signal STARTR is at L level, and the MOS transistor PQ1 maintains the off state.

擬似双方向Ｎ単位レジスタ回路ＢＵＮＲにおいては、ＭＯＳトランジスタＮＱ２（ＱＲＮ３）がオフ状態であり、またＭＯＳトランジスタＮＱ１（ＱＲＮ１）がオフ状態である。したがって、ノード２は、Ｈレベルに維持される。また、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲにおいて、フリップフロップＦＦ１（ＦＦＮ）の補の出力／Ｑの出力信号がＬレベルであるため、ＭＯＳトランジスタＱＬＮ１がオフ状態であり、左方向シフト指示信号ＬＳＮがＨレベルに維持されても、ノード３から接地ノードＮＤ２への電流放電経路は遮断される（次段の双方向Ｎ単位レジスタ回路ＢＵＮ１においてＭＯＳトランジスタＱＲＮ２はオフ状態である）。   In the pseudo bidirectional N unit register circuit BUNR, the MOS transistor NQ2 (QRN3) is in the off state, and the MOS transistor NQ1 (QRN1) is in the off state. Therefore, node 2 is maintained at the H level. Further, in this pseudo bidirectional N unit register circuit BUNR, since the complementary output / Q output signal of flip-flop FF1 (FFN) is at L level, MOS transistor QLN1 is in the off state, and left shift instruction signal LSN Is maintained at the H level, the current discharge path from node 3 to ground node ND2 is cut off (in the next-stage bidirectional N unit register circuit BUN1, MOS transistor QRN2 is in the off state).

一方、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいても、同様、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３はオフ状態である。時刻ｔ３０においてクロック信号ＣＬＫがＨレベルに立上がっても、この擬似双方向Ｎ単位レジスタ回路ＢＮＬの内部の信号状態は変化しない。   On the other hand, in the pseudo bidirectional N unit register circuit BUNL, the MOS transistors QLN1 and QLN3 are similarly off. Even when clock signal CLK rises to H level at time t30, the signal state inside pseudo-bidirectional N-unit register circuit BNL does not change.

左方向シフト起動回路ＳＳＰＬにおいては、ＰチャネルＭＯＳトランジスタＰＱ１Ｌは、そのゲートにＬレベルの信号を受けている。したがって、時刻ｔ３１において、左方向シフト開始信号ＳＴＡＲＴＬがＨレベルに立上がると、このＭＯＳトランジスタＰＱ１Ｌがオン状態となり、ノード９の電圧レベルが上昇する。このノード９の電圧レベルが上昇しても、クロック信号ＣＬＫはＨレベルであり、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬの出力ノード８の電位も、初期化時においてＨレベルであり、ＭＯＳトランジスタＱＬＮ３はオフ状態を維持する。   In left shift starting circuit SSPL, P channel MOS transistor PQ1L receives an L level signal at its gate. Therefore, when left shift start signal STARTTL rises to H level at time t31, MOS transistor PQ1L is turned on, and the voltage level of node 9 rises. Even if the voltage level of node 9 rises, clock signal CLK is at H level, the potential of output node 8 of pseudo bidirectional N unit register circuit BUNL is also at H level at initialization, and MOS transistor QLN3 is Keep off.

時刻ｔ３２において、クロック信号ＣＬＫがＬレベルに低下すると、左方向Ｎ単位レジスタ回路ＬＵＮＳにおいてＭＯＳトランジスタＱＬＮ３がオン状態となり、ノード８の電圧レベルが低下する。応じて、対応のフリップフロップＦＦＮにより、ノード１１は、その電圧レベルが変化し、ＬレベルからＨレベルに立上がる。このノード１１の電圧レベルが立上がると、左方向Ｎ単位レジスタ回路ＬＵＮＳにおいて、ＭＯＳトランジスタＱＬＮ１がオン状態となり、ノード９の電圧レベルが低下する。このとき、左方向シフト起動回路ＳＳＰＬにおいて、ＭＯＳトランジスタＰＱ１Ｌは、フリップフロップＦＦ０ＬおよびインバータＩＶＬの経路の遅延により、Ｈレベルの信号をそのゲートに受けており、ＭＯＳトランジスタＰＱ１Ｌはオフ状態であり、ノード９はＬレベルに確実に駆動される。   When the clock signal CLK falls to the L level at time t32, the MOS transistor QLN3 is turned on in the left direction N unit register circuit LUNS, and the voltage level of the node 8 is lowered. Accordingly, voltage level of node 11 is changed by corresponding flip-flop FFN and rises from L level to H level. When the voltage level of node 11 rises, MOS transistor QLN1 is turned on in left-direction N unit register circuit LUNS, and the voltage level of node 9 decreases. At this time, in the left shift starting circuit SSPL, the MOS transistor PQ1L receives an H level signal at its gate due to the delay of the path of the flip-flop FF0L and the inverter IVL, and the MOS transistor PQ1L is in the off state. 9 is reliably driven to the L level.

時刻ｔ３３において、この左方向シフト開始信号ＳＴＡＲＴＬがＬレベルに低下しても、まだ、ＭＯＳトランジスタＰＱ１Ｌは、Ｈレベルの信号をそのゲートに受けており（信号伝搬遅延のため）、このシフト開始信号ＳＴＡＲＴＬの電位変化はシフト起動回路ＳＳＰＬの内部信号状態には影響を及ぼさない。   Even if the leftward shift start signal STARTL drops to L level at time t33, the MOS transistor PQ1L still receives an H level signal at its gate (due to signal propagation delay), and this shift start signal The change in the potential of STARTL does not affect the internal signal state of the shift start circuit SSPL.

このシフト開始信号ＳＴＡＲＴＬがＬレベルに立下がってから、インバータＩＶＬの出力信号がＬレベルとなる。しかしながら、左方向シフト起動回路ＳＳＰＬにおいて、シフト開始信号ＳＴＡＲＴＬがＬレベルであり、ノード９もＬレベルであるため、ＭＯＳトランジスタＰＱ１Ｌはオフ状態を維持する。したがってノード９が、以降、対応のフリップフロップＦＦ０ＬによりＬレベルに維持される。   After the shift start signal STARTL falls to the L level, the output signal of the inverter IVL becomes the L level. However, in the left shift start circuit SSPL, since the shift start signal STARTL is at the L level and the node 9 is also at the L level, the MOS transistor PQ1L maintains the off state. Therefore, node 9 is thereafter maintained at the L level by corresponding flip-flop FF0L.

このノード１１の電圧レベルは、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいて、ＭＯＳトランジスタＱＲＮ１のゲートへ伝達される。しかしながら、右方向シフト指示信号ＲＳＮはＬレベルであり、対応のＭＯＳトランジスタＱＲＮ２はオフ状態であり、なんらノード７の電位に対しては影響は及ぼさない。   The voltage level of node 11 is transmitted to the gate of MOS transistor QRN1 in pseudo bidirectional N unit register circuit BUNL. However, the rightward shift instruction signal RSN is at the L level, and the corresponding MOS transistor QRN2 is in an off state, and does not affect the potential of the node 7 at all.

ノード８の電圧レベルがＬレベルに低下すると、双方向Ｐ単位レジスタ回路ＢＵＰ３において、ＭＯＳトランジスタＱＬＰ３がオン状態となる。この場合、対応のＭＯＳトランジスタＱＬＰ４が左方向シフト指示信号ＬＳＰの活性化によりオン状態であり、クロックノードＮＤ４のクロック信号ＣＬＫが、ＭＯＳトランジスタＱＬＰ３に伝達される。   When the voltage level of the node 8 is lowered to the L level, the MOS transistor QLP3 is turned on in the bidirectional P unit register circuit BUP3. In this case, the corresponding MOS transistor QLP4 is turned on by activation of the left shift instruction signal LSP, and the clock signal CLK of the clock node ND4 is transmitted to the MOS transistor QLP3.

時刻ｔ３４において、クロック信号ＣＬＫがＨレベルに立上がると、双方向Ｐ単位レジスタ回路ＢＵＰ３において、ＭＯＳトランジスタＱＬＰ３を介してノード７の電圧レベルが上昇し、応じてこの双方向Ｐ単位レジスタ回路ＢＵＰ３においてフリップフロップＦＦＰの信号保持状態が反転し、ノード１２の電圧レベルがＬレベルに立下がり、この双方向Ｐ単位レジスタ回路ＢＵＰ３内のＰチャネルＭＯＳトランジスタＱＬＰ１がオン状態となり、ノード８へ電源電圧ＶＤＤが伝達され、その電圧レベルがＨレベルに上昇する。   When clock signal CLK rises to H level at time t34, voltage level of node 7 rises through MOS transistor QLP3 in bidirectional P unit register circuit BUP3, and accordingly in bidirectional P unit register circuit BUP3. The signal holding state of flip-flop FFP is inverted, the voltage level of node 12 falls to L level, P channel MOS transistor QLP1 in bidirectional P unit register circuit BUP3 is turned on, and power supply voltage VDD is supplied to node 8. The voltage level is transmitted to the H level.

ノード８の電圧レベルが上昇すると、ノード１１の電圧レベルが対応のフリップフロップＦＦＮの動作により立下がり、左方向単位Ｎレジスタ回路ＬＮＵＮＳにおいてＭＯＳトランジスタＱＬＮ１がオフ状態となり、ノード９は、対応のフリップフロップＦＦ０ＬによりＬレベルに維持される。   When the voltage level of node 8 rises, the voltage level of node 11 falls due to the operation of the corresponding flip-flop FFN, MOS transistor QLN1 is turned off in left direction unit N register circuit LNUNS, and node 9 It is maintained at L level by FF0L.

また、ノード８の電圧レベルがＨレベルに上昇すると、双方向Ｐ単位レジスタ回路ＢＵＰ３においてＭＯＳトランジスタＱＬＰ３がオフ状態となり、ノード７がクロックノードＮＤ４から分離される。このノード７は、対応のフリップフロップＦＦＰによりＨレベルに維持される。   When the voltage level at node 8 rises to H level, MOS transistor QLP3 is turned off in bidirectional P unit register circuit BUP3, and node 7 is isolated from clock node ND4. This node 7 is maintained at the H level by the corresponding flip-flop FFP.

ノード７の電圧レベルがＨレベルに維持され、また左方向シフト指示信号ＬＳＮがＨレベルであるため、次段の双方向Ｎレジスタ回路ＢＵＮ２においてＭＯＳトランジスタＱＬＮ３およびＱＬＮ４はそれぞれゲートにＨレベルの信号を受ける。時刻ｔ３５においてクロック信号ＣＬＫがＬレベルに立下がると、したがって、この双方向Ｎ単位レジスタ回路ＢＵＮ２において、ＭＯＳトランジスタＱＬＮ３およびＱＬＮ４がオン状態となり、ノード６の電圧レベルが立下がり、対応のフリップフロップＦＦＮによりノード１３の電圧レベルが上昇する。このノード１３の電圧レベルの上昇により、双方向Ｎ単位レジスタ回路ＢＵＮ２においてＭＯＳトランジスタＱＬＮ１がオン状態となり、ノード７が接地ノードＮＤ２に結合されて、その電圧レベルが低下し、応じてノード１２の電圧レベルがＨレベルに上昇する。双方向Ｐ単位レジスタ回路ＢＵＰ３において、ノード１２の電位をゲートに受けるＭＯＳトランジスタＱＬＰ１がオフ状態となり、ノード８が、対応のフリップフロップＦＦＮにより、Ｈレベルに保持される。ノード６の電圧レベルの立下がりにより、次段の双方向Ｐ単位レジスタ回路ＢＵＰ２においてＰチャネルＭＯＳトランジスタＱＬＰ３がオン状態となる。クロック信号ＣＬＫがＬレベルであるため、ノード５は、初期状態の接地電圧レベルに維持される。   Since the voltage level of node 7 is maintained at the H level and the left shift instruction signal LSN is at the H level, MOS transistors QLN3 and QLN4 receive an H level signal at their gates in bidirectional N register circuit BUN2 at the next stage. receive. When clock signal CLK falls to L level at time t35, therefore, in this bidirectional N unit register circuit BUN2, MOS transistors QLN3 and QLN4 are turned on, the voltage level of node 6 falls, and the corresponding flip-flop FFN As a result, the voltage level of the node 13 increases. As the voltage level at node 13 increases, MOS transistor QLN1 is turned on in bidirectional N unit register circuit BUN2, node 7 is coupled to ground node ND2, and the voltage level decreases accordingly. Level rises to H level. In bidirectional P unit register circuit BUP3, MOS transistor QLP1 receiving the potential of node 12 at the gate is turned off, and node 8 is held at the H level by corresponding flip-flop FFN. As the voltage level of node 6 falls, P channel MOS transistor QLP3 is turned on in bidirectional P unit register circuit BUP2 at the next stage. Since clock signal CLK is at L level, node 5 is maintained at the ground voltage level in the initial state.

時刻ｔ３６においてクロック信号ＣＬＫがＬレベルからＨレベルに立上がると、この双方向Ｐ単位レジスタ回路ＢＵＰ２においてＭＯＳトランジスタＱＬＰ４およびＱＬＰ３の経路を介してクロック信号ＣＬＫがノード５に伝達され、ノード５の電圧レベルが上昇する。ノード５は、図２０に示すように、双方向Ｐ単位レジスタ回路ＢＵＰ２のフリップフロップＦＦＰに結合されており、この双方向Ｐ単位レジスタ回路ＢＵＰ２のフリップフロップＦＦＰの出力Ｑにより、双方向Ｐ単位レジスタ回路ＢＵＰ２において、ＭＯＳトランジスタＱＬＰ１がオン状態となり、ノード６へ電源電圧ＶＤＤを伝達し、ノード６の電圧レベルが上昇する。応じて、双方向Ｎ単位レジスタ回路ＢＵＮ２において、フリップフロップＦＦＮの信号保持状態が反転し、ノード１３の電圧レベルがＬレベルとなる。応じて、このＭＯＳトランジスタＱＬＮ１がオフ状態となり、ノード７と接地ノードＮＤ２が分離されて、ノード７が、信号保持状態となる。   When clock signal CLK rises from the L level to the H level at time t36, clock signal CLK is transmitted to node 5 through path of MOS transistors QLP4 and QLP3 in bidirectional P unit register circuit BUP2, and voltage at node 5 is increased. Level increases. As shown in FIG. 20, the node 5 is coupled to the flip-flop FFP of the bidirectional P unit register circuit BUP2, and the bidirectional P unit register is output by the output Q of the flip-flop FFP of the bidirectional P unit register circuit BUP2. In circuit BUP2, MOS transistor QLP1 is turned on to transmit power supply voltage VDD to node 6, and the voltage level at node 6 rises. Accordingly, in the bidirectional N unit register circuit BUN2, the signal holding state of the flip-flop FFN is inverted, and the voltage level of the node 13 becomes L level. Accordingly, MOS transistor QLN1 is turned off, node 7 and ground node ND2 are separated, and node 7 enters a signal holding state.

この動作がクロック信号ＣＬＫに従って繰返され、ノード３の電圧レベルも、クロック信号ＣＬＫと相補的に変化する。このノード３の電圧レベルが変化し、双方向Ｐ単位レジスタ回路ＢＵＰ１においてフリップフロップＦＦＰの出力Ｑの電圧レベルが変化し、ＰチャネルＭＯＳトランジスタＱＲＰ１がオン状態となっても、ノード２は、対応のＭＯＳトランジスタＮＱ２がオフ状態であるため、電源電圧ＶＤＤレベルに維持され、ノード１および２の電圧レベルは変化しない。したがって、双方向単位Ｐ単位レジスタ回路ＢＵＰ１においては、ＰチャネルＭＯＳトランジスタＱＲＰ１およびＱＬＰ１は、右方向シフト動作時および左方向シフト動作時に機能し、左方向シフト動作時および右方向シフト動作時に機能しない。従って、この双方向Ｐ単位レジスタ回路ＢＵＰ１においては、シフト方向指示信号をゲートに受けるトランジスタは、これらの電源電圧を供給するトランジスタＱＲＰ１およびＱＬＰ１に対しては、特に設けられない。これにより回路構成を簡略化する。   This operation is repeated according to the clock signal CLK, and the voltage level of the node 3 also changes complementarily to the clock signal CLK. Even if the voltage level of the node 3 changes, the voltage level of the output Q of the flip-flop FFP changes in the bidirectional P unit register circuit BUP1, and the P-channel MOS transistor QRP1 is turned on, the node 2 Since MOS transistor NQ2 is off, it is maintained at power supply voltage VDD level, and the voltage levels of nodes 1 and 2 do not change. Therefore, in bidirectional unit P unit register circuit BUP1, P channel MOS transistors QRP1 and QLP1 function during a right shift operation and a left shift operation, and do not function during a left shift operation and a right shift operation. Therefore, in this bidirectional P unit register circuit BUP1, the transistor that receives the shift direction instruction signal at its gate is not particularly provided for transistors QRP1 and QLP1 that supply these power supply voltages. This simplifies the circuit configuration.

このような双方向シフト動作は、画像表示の画素選択順序の反転、カウント動作のカウントアップおよびカウントダウンなど種々の用途に応じて利用される。   Such a bidirectional shift operation is used in accordance with various applications such as reversal of the pixel selection order of image display, count-up and count-down of the count operation.

図２３は、この発明の実施の形態６に従う双方向シフトレジスタ回路の主要部の構成を概略的に示す図である。この図２３に示す双方向シフトレジスタ回路においては、双方向Ｐ単位レジスタ回路ＢＵＰおよび双方向Ｎ単位レジスタ回路ＢＵＮが交互に配置される。   FIG. 23 schematically shows a structure of a main portion of the bidirectional shift register circuit according to the sixth embodiment of the present invention. In the bidirectional shift register circuit shown in FIG. 23, bidirectional P unit register circuit BUP and bidirectional N unit register circuit BUN are alternately arranged.

図２３において、双方向シフトレジスタ回路は、各々相補信号を保持するフリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂおよびＦＦＮｂと、これらのフリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂおよびＦＦＮｂそれぞれに対応して設けられるシフト方向切換回路ＳＷＰａ−ＳＷＰｄおよびＳＷＮａ−ＳＷＮｄを含む。   In FIG. 23, the bidirectional shift register circuit includes flip-flops FFPa, FFNa, FFPb and FFNb each holding complementary signals, and shift direction switching circuits provided corresponding to these flip-flops FFPa, FFNa, FFPb and FFNb, respectively. SWPa-SWPd and SWNa-SWNd are included.

シフト方向切換回路ＳＷＰａ−ＳＷＰｄは、シフト方向指示信号ＲＳＰに応答して選択的に導通状態に設定される右方向シフト経路ＲＰと、左方向シフト指示信号ＬＳＰに従って選択的に導通状態とされ、左方向へのシフト動作を行なう左方向シフト経路ＬＰを含む。これらの経路ＲＰおよびＬＰは、それぞれ、先の図２０および図２１に示すＰチャネルＭＯＳトランジスタＱＲＰ１−４およびＱＬＰ１−４の構成に対応する。各経路において２つのＰチャネルＭＯＳトランジスタの直列体が設けられる。   Shift direction switching circuit SWPa-SWPd is selectively turned on in accordance with right direction shift path RP that is selectively set in a conductive state in response to shift direction instruction signal RSP and left direction shift instruction signal LSP. It includes a left shift path LP that performs a shift operation in the direction. These paths RP and LP correspond to the configurations of P channel MOS transistors QRP1-4 and QLP1-4 shown in FIGS. 20 and 21, respectively. In each path, a serial body of two P-channel MOS transistors is provided.

シフト方向切換回路ＳＷＮａ−ＳＷＮｄは、それぞれ、右方向シフト指示信号ＲＳＮに応答して選択的に導通するＮチャネルＭＯＳトランジスタで構成される右シフト経路ＲＮと、左方向シフト指示信号ＬＳＮに従って選択的に導通状態とされるＮチャネルＭＯＳトランジスタの直列体で構成される左方向シフト経路ＬＮを含む。これらのシフト経路ＲＮおよびＬＮは、先の図２１および図２２に示す２つのＮチャネルＭＯＳトランジスタの直列体の構成に対応する。   Shift direction switching circuits SWNa-SWNd are selectively selected in accordance with a right shift path RN formed of an N-channel MOS transistor that is selectively turned on in response to right shift instruction signal RSN and a left shift instruction signal LSN. It includes a leftward shift path LN formed of a serial body of N channel MOS transistors that are rendered conductive. These shift paths RN and LN correspond to the configuration of the series body of two N-channel MOS transistors shown in FIGS.

フリップフロップＦＦＰａの補の出力／Ｑが、ノードＮＤａを介してシフト方向切換回路ＳＷＰａおよびＳＷＮａに接続され、かつシフト方向切換回路ＳＷＮｂの右方向シフト経路ＲＮに結合される。このフリップフロップＦＦＰａの出力Ｑは、前段のシフト方向切換回路の右方向シフト経路ＲＰに結合され、かつシフト方向切換回路ＳＷＰｂの左方向シフト経路ＬＰに結合される。   Complementary output / Q of flip-flop FFPa is connected to shift direction switching circuits SWPa and SWNa via node NDa and coupled to right direction shift path RN of shift direction switching circuit SWNb. Output Q of flip-flop FFPa is coupled to right shift path RP of the preceding shift direction switching circuit and to left shift path LP of shift direction switching circuit SWPb.

フリップフロップＦＦＮａは、その出力ＱがノードＮＤｂを介してシフト経路切換回路ＳＷＰｂおよびＳＷＮｂに接続されかつさらに、シフト経路切換回路ＳＷＰａの左方向シフト経路ＬＰに結合される。このフリップフロップＦＦＮａの補の出力／Ｑは、シフト経路切換回路ＳＷＮａの右方向シフト経路ＲＮに結合され、かつさらに、シフト経路切換回路ＳＷＮｃの左方向シフト経路ＬＮに接続される。   Flip-flop FFNa has its output Q connected to shift path switching circuits SWPb and SWNb via node NDb and further coupled to left shift path LP of shift path switching circuit SWPa. Complementary output / Q of flip-flop FFNa is coupled to right shift path RN of shift path switch circuit SWNa, and is further connected to left shift path LN of shift path switch circuit SWNc.

フリップフロップＦＦＰｂは、この補の出力／ＱがノードＮＤｃを介してシフト経路切換回路ＳＷＰｃおよびＳＷＮｃに接続され、かつシフト経路切換回路ＳＷＮｂの右方向シフト経路ＲＮに接続されかつシフト方向切換回路ＳＷＮｂの左方向シフト経路ＬＮに結合される。フリップフロップＦＦＰｂの出力Ｑはシフト方向切換回路ＳＷＰｂの右方向シフト経路ＲＰに接続され、かつシフト方向切換回路ＳＷＰｂの左方向シフト経路ＬＰに結合される。   Flip-flop FFPb has this complementary output / Q connected to shift path switching circuits SWPc and SWNc via node NDc, and connected to right direction shift path RN of shift path switching circuit SWNb and to shift direction switching circuit SWNb. Coupled to the left shift path LN. Output Q of flip-flop FFPb is connected to right shift path RP of shift direction switching circuit SWPb and coupled to left shift path LP of shift direction switching circuit SWPb.

フリップフロップＦＦＮｂは、ノードＮＤｄを介してシフト方向切換回路ＳＷＰｂおよびＳＷＮｂに結合さけかつシフト方向切換回路ＳＷＰｃの左方向シフト経路ＬＰに結合される。このフリップフロップＦＦＮｂの補の出力／Ｑは、シフト方向切換回路ＳＷＮｃの右方向シフト経路ＲＮに結合され、さらに次段の図示しないシフト方向切換回路の左方向シフト経路ＬＮに結合される。   Flip-flop FFNb is coupled to shift direction switching circuits SWPb and SWNb through node NDd and to left shift path LP of shift direction switching circuit SWPc. Complementary output / Q of flip-flop FFNb is coupled to right shift path RN of shift direction switching circuit SWNc, and further coupled to left shift path LN of a shift direction switching circuit (not shown) in the next stage.

シフト方向切換回路ＳＷＰａおよびＳＷＰｃは、クロックノードＮＤ４を介してクロック信号ＣＬＫを受け、シフト方向切換回路ＳＷＰｂおよびＳＷＰｄは、電源ノードＮＤ１を介して電源電圧ＶＤＤを受ける。シフト方向切換回路ＳＷＮａおよびＳＷＮｃは、接地ノードＮＤ２に結合され、シフト方向切換回路ＳＷＮｂおよびＳＷＮｄは、クロックノードＮＤ４を介してクロック信号ＣＬＫを受ける。   Shift direction switching circuits SWPa and SWPc receive clock signal CLK through clock node ND4, and shift direction switching circuits SWPb and SWPd receive power supply voltage VDD through power supply node ND1. Shift direction switching circuits SWNa and SWNc are coupled to ground node ND2, and shift direction switching circuits SWNb and SWNd receive clock signal CLK through clock node ND4.

したがって、このシフト方向切換回路ＳＷＰａ−ＳＷＰｄおよびＳＷＮａ−ＳＷＮｄにおいて、共通の内部ノード（ＮＤａ−ＮＤｄ）に結合されるシフト経路切換回路において一方にクロック信号ＣＬＫを与え、他方に電源電圧ＶＤＤまたは接地電圧を供給する。シフト方向切換回路ＳＷＰａ−ＳＷＰｄにおはいて、同一方向のシフト経路が隣接して配置されるように、これらのシフト方向切換回路ＳＷＰａ−ＳＷＰｄにおいて、シフト経路ＲＰおよびＬＰの位置が交互に反転される。シフト方向切換回路ＳＷＮａ−ＳＷＮｄにおいても同様、シフト経路ＲＮおよびＬＮが、同一方向のシフト経路が隣接して配置されるようにこれらのシフト方向切換回路ＳＷＮａ−ＳＷＮｄにおいても、シフト経路ＬＮおよびＲＮの位置が交換される。   Therefore, in shift direction switching circuits SWPa-SWPd and SWNa-SWNd, a clock signal CLK is applied to one side in a shift path switching circuit coupled to a common internal node (NDa-NDd), and power supply voltage VDD or ground voltage is applied to the other side. Supply. In the shift direction switching circuits SWPa-SWPd, the positions of the shift paths RP and LP are alternately inverted in these shift direction switching circuits SWPa-SWPd so that the shift paths in the same direction are arranged adjacent to each other. The Similarly, in shift direction switching circuits SWNa-SWNd, shift paths RN and LN are also arranged in shift direction switching circuits SWNa-SWNd so that shift paths in the same direction are adjacent to each other. The positions are exchanged.

また、上述の内部ノード（ＮＤａ−ＮＤｄ）に接続されるシフト切換回路においては、このシフト方向切換回路ＲＰおよびＬＰとおよびシフト経路切換回路ＬＮおよびＲＮの位置が異なる。フリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂ、ＦＦＮｂが、右方向シフト動作および左方向シフト動作両者に共有されるため、この交互配置により、配線レイアウトを容易とする。また、このシフト経路の交互配置により、右方向シフト動作時および左方向シフト動作時において、フリップフロップを共有する構成においても等価的に、右方向シフト動作時および左方向シフト動作時に、フリップフロップの位置を変更することができる。   In the shift switching circuit connected to the internal nodes (NDa-NDd) described above, the positions of shift direction switching circuits RP and LP and shift path switching circuits LN and RN are different. Since the flip-flops FFPa, FFNa, FFPb, and FFNb are shared by both the rightward shift operation and the leftward shift operation, this alternate arrangement facilitates the wiring layout. In addition, by the alternate arrangement of the shift paths, the flip-flops can be equivalently used in the right shift operation and the left shift operation even in the configuration in which the flip flop is shared during the right shift operation and the left shift operation. The position can be changed.

なお、図２０および図２１に示す双方向シフトレジスタ回路の構成との対応において、双方向Ｐ単位レジスタ回路ＢＵＰは、クロックノードを中心とする回路構成により与えられ、たとえば、フリップフロップＦＦＰｂ、シフト方向切換回路ＳＷＰｂ、右方向シフト経路ＲＰ、シフト方向切換回路ＳＷＰｃの両シフト経路ＲＰおよびＬＰならびに、シフト方向切換回路ＳＷＰｄの左方向シフト経路ＬＰにより与えられる。同様、双方向Ｎ単位レジスタ回路ＢＵＮもクロックノードＮＤ４を中心とする回路構成により与えられ、たとえば、フリップフロップＦＦＮａ、シフト方向切換回路ＳＷＮａの右シフト経路ＲＮ、シフト方向切換回路ＳＷＮｂの両シフト経路ＲＮおよびＬＮと、シフト方向切換回路ＳＷＮｃの左方向シフト経路ＬＮより与えられる。   In correspondence with the configuration of the bidirectional shift register circuit shown in FIGS. 20 and 21, the bidirectional P unit register circuit BUP is given by a circuit configuration centered on the clock node. For example, flip-flop FFPb, shift direction The switching circuit SWPb, the right shift path RP, both shift paths RP and LP of the shift direction switching circuit SWPc, and the left shift path LP of the shift direction switching circuit SWPd are provided. Similarly, the bidirectional N unit register circuit BUN is also given by a circuit configuration centered on the clock node ND4. For example, the flip-flop FFNa, the right shift path RN of the shift direction switching circuit SWNa, and both shift paths RN of the shift direction switching circuit SWNb And LN and the left direction shift path LN of the shift direction switching circuit SWNc.

図２３に示す構成を、所定段数接続し、その初段および最終段に、図２０および図２１に示す右方向シフト起動回路（擬似双方向Ｎ単位レジスタ回路）および左方向シフト起動回路（擬似双方向Ｎ単位レジスタ回路）を配置するとともに、シフト起動回路を配置する。これにより、必要とされる段数の双方向シフトレジスタ回路を実現することができる。   The configuration shown in FIG. 23 is connected to a predetermined number of stages, and a right shift start circuit (pseudo bidirectional N unit register circuit) and a left shift start circuit (pseudo bidirectional) shown in FIGS. N unit register circuit) and a shift starting circuit are arranged. Thereby, a bidirectional shift register circuit having the required number of stages can be realized.

この双方向シフトレジスタ回路の構成においては、１つのクロックノードには、２つのＭＯＳトランジスタの接合容量およびゲートとソース／ドレインとの重なりの容量が接続されるだけであり、ゲート容量に比べてその容量値は十分小さく、クロック信号ＣＬＫに対する負荷を軽減して、双方向の所望の方向にシフト動作を行なうことができる。   In the configuration of this bidirectional shift register circuit, only the junction capacitance of two MOS transistors and the overlap capacitance of the gate and source / drain are connected to one clock node, compared with the gate capacitance. Since the capacitance value is sufficiently small, the load on the clock signal CLK can be reduced, and the shift operation can be performed in two desired directions.

［実施の形態７］
これまで説明してきた実施の形態１から６に示されるシフトレジスタ回路は、クロック信号に同期してシフト動作を行なって出力信号を準選択状態へ駆動する回路として利用することができる。たとえば、液晶または有機ＥＬ（エレクトロルミネッセンス）などの電界発光素子を用いた表示装置における画素選択信号を生成するために、これまで説明したシフトレジスタ回路を用いることができる。 [Embodiment 7]
The shift register circuits shown in the first to sixth embodiments described so far can be used as a circuit that performs a shift operation in synchronization with a clock signal and drives an output signal to a semi-selected state. For example, the shift register circuit described so far can be used to generate a pixel selection signal in a display device using an electroluminescent element such as liquid crystal or organic EL (electroluminescence).

図２４は、この発明に従うシフトレジスタ回路を利用する画像表示装置の全体の構成を概略的に示す図である。この図２４においては、画素として液晶素子が用いられる。   FIG. 24 schematically shows an entire configuration of an image display device using the shift register circuit according to the present invention. In FIG. 24, a liquid crystal element is used as a pixel.

図２４において、画像表示装置１００は、画像を表示する液晶アレイ部１２０と、液晶アレイ部１２０に含まれるゲート線を選択状態へ駆動するゲート線駆動回路１３０と、液晶アレイ部１２０に含まれる画素に対応して配置されるデータ線へ画素データを転送するソースドライバ１４０とを含む。   24, the image display apparatus 100 includes a liquid crystal array unit 120 that displays an image, a gate line driving circuit 130 that drives a gate line included in the liquid crystal array unit 120 to a selected state, and a pixel included in the liquid crystal array unit 120. And a source driver 140 for transferring pixel data to a data line arranged corresponding to.

液晶アレイ部１２０は、行列状に配列される複数の画素１２５を含む。各画素の行（画素ライン）それぞれに対応してゲート線ＧＬが配置され、画素１２５の列それぞれに対応してデータ線ＤＬが配置される。この図２４においては画素アレイ部１２０において第１行の第１および第２列の画素１２５およびこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２を代表的に示す。   The liquid crystal array unit 120 includes a plurality of pixels 125 arranged in a matrix. A gate line GL is arranged corresponding to each pixel row (pixel line), and a data line DL is arranged corresponding to each column of the pixels 125. FIG. 24 representatively shows first and second columns of pixels 125 and corresponding gate lines GL1 and data lines DL1 and DL2 in pixel array section 120.

画素１２５は、対応のデータ線ＤＬと画素ノードＮｐの間に並列に接続されるキャパシタ１２７および液晶表示素子１２６を有する。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて液晶表示素子１２８の液晶の配向性が変化し、応じて液晶表示素子１２８の表示輝度が変化する。したがって、データ線ＤＬおよび画素スイッチング素子１２０を介して画素ノードＮｐへ伝達される画素データ（表示電圧）に応じて、各画素１２５の輝度を制御することができる。   The pixel 125 includes a capacitor 127 and a liquid crystal display element 126 connected in parallel between the corresponding data line DL and the pixel node Np. The orientation of the liquid crystal of the liquid crystal display element 128 changes according to the voltage difference between the pixel node Np and the common electrode node NC, and the display brightness of the liquid crystal display element 128 changes accordingly. Therefore, the luminance of each pixel 125 can be controlled according to pixel data (display voltage) transmitted to the pixel node Np via the data line DL and the pixel switching element 120.

最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣの間に印加することにより、中間的な輝度を得ることができる。したがって、この表示電圧を、段階的に設定することにより、階調輝度表示を得ることができる。   By applying an intermediate voltage difference between the voltage difference corresponding to the maximum luminance and the voltage difference corresponding to the minimum luminance between the pixel node Np and the common electrode node NC, an intermediate luminance can be obtained. it can. Therefore, gradation luminance display can be obtained by setting the display voltage stepwise.

ゲート線駆動回路１３０は、Ｙシフトレジスタ１３５からの出力信号に従って、ゲート線ＧＬを順次選択状態へ駆動する。このＹシフトレジスタ１３５は、図示しないクロック信号に従って、シフト動作を行なって、ゲート線駆動回路１３０のゲート線駆動タイミングおよびゲート線選択期間を決定する。画素１２５において、画素スイッチング素子１２６のゲート電極は、対応のゲート線ＧＬに接続される。したがって、対応のゲート線ＧＬが選択状態に維持されている期間中、画素ノードＮｐは、対応のデータ線ＤＬと接続される。画素スイッチング素子１２６は、一般的は、液晶表示素子１２８と同一の絶縁性基板（ガラス基板または樹脂基板等）上に形成されるＴＦＴ（薄膜トランジスタ）で構成される。この画素ノードＮｐへ伝達される表示電圧は、キャパシタ１２７により保持される。   The gate line driving circuit 130 sequentially drives the gate lines GL to the selected state according to the output signal from the Y shift register 135. The Y shift register 135 performs a shift operation in accordance with a clock signal (not shown) to determine the gate line drive timing and gate line selection period of the gate line drive circuit 130. In the pixel 125, the gate electrode of the pixel switching element 126 is connected to the corresponding gate line GL. Accordingly, the pixel node Np is connected to the corresponding data line DL while the corresponding gate line GL is maintained in the selected state. The pixel switching element 126 is generally composed of a TFT (thin film transistor) formed on the same insulating substrate (glass substrate or resin substrate) as the liquid crystal display element 128. The display voltage transmitted to the pixel node Np is held by the capacitor 127.

ソースドライバ１４０は、Ｍビットのデジタル信号の表示信号ＳＩＧにより表示データを生成してデータ線ＤＬへ記録する。この表示信号ＳＩＧは、図２４においては、６ビットＤ０−Ｄ５の信号である。１つの色について、６ビットの信号が伝達され、６４レベルの表示電圧を指定することができる。   The source driver 140 generates display data by the display signal SIG of an M-bit digital signal and records it on the data line DL. This display signal SIG is a 6-bit D0-D5 signal in FIG. For one color, a 6-bit signal is transmitted, and a display voltage of 64 levels can be specified.

ソースドライバ１４０は、データ線ＤＬを順次選択する信号をＳＨ１、ＳＨ２…を生成するＸシフトレジスタ１５０と、Ｘシフトレジスタ１５０の出力信号ＳＨ１，ＳＨ２…に従って表示信号ＳＩＧをラッチするデータラッチ回路１５２と、ラッチ指示信号ＬＴに従ってデータラッチ回路１５２にラッチされたデータをラッチするデータラッチ回路１５４と、６４段階の階調電圧Ｖ１−Ｖ６４を生成する階調電圧生成回路１６０と、データラッチ回路１５４から転送される画素データと階調電圧生成回路１６０からの階調電圧Ｖ１−Ｖ６４とに従って出力ノードＮＤ１、ＮＤ２・・・へ、表示信号ＳＩＧに対応する階調電圧を生成して伝達するデコード回路１７０と、このデコード回路１７０の出力電圧に従ってデータ線ＤＬを駆動するアナログアンプ１８０を含む。   The source driver 140 generates signals SH1, SH2,... As signals for sequentially selecting the data lines DL, and a data latch circuit 152 that latches the display signal SIG according to the output signals SH1, SH2,. The data latch circuit 154 that latches the data latched in the data latch circuit 152 in accordance with the latch instruction signal LT, the gradation voltage generation circuit 160 that generates the gradation voltages V1 to V64 in 64 stages, and the data latch circuit 154 .. Which generates and transmits a gradation voltage corresponding to the display signal SIG to the output nodes ND1, ND2,... According to the pixel data to be outputted and the gradation voltages V1-V64 from the gradation voltage generation circuit 160; The analog line driving the data line DL according to the output voltage of the decode circuit 170 Including the Guanpu 180.

表示信号ＳＩＧは、１つのゲート線について画素１２５ごとにシリアルに転送される。すなわち、６ビットデータＤ０−Ｄ５により、１つの画素１２５に対するデータが転送され、Ｘシフトレジスタ１５０の出力信号ＳＨ１，ＳＨ２に従って、データラッチ回路１５２に各画素（データ線）ごとに保持される。   The display signal SIG is transferred serially for each pixel 125 for one gate line. That is, the data for one pixel 125 is transferred by the 6-bit data D0 to D5 and is held for each pixel (data line) in the data latch circuit 152 in accordance with the output signals SH1 and SH2 of the X shift register 150.

Ｘシフトレジスタ１５０は、表示信号ＳＩＧの各転送周期に同期したタイミングで、データ線選択信号ＳＨ１，ＳＨ２は順次選択状態へ駆動する。データラッチ回路１５２は、したがって、この表示信号ＳＩＧの転送地域に同期して、各画素に対応する表示データを各データ線ごとに取込みラッチする。   The X shift register 150 sequentially drives the data line selection signals SH1 and SH2 to a selected state at a timing synchronized with each transfer cycle of the display signal SIG. Therefore, the data latch circuit 152 takes in and latches display data corresponding to each pixel for each data line in synchronization with the transfer area of the display signal SIG.

データラッチ回路１５０は、データラッチ回路１５２に、１行の画素１２５に対する表示信号ＳＩＧが格納された後ラッチ指示信号ＬＴ従って取込みラッチする。   The data latch circuit 150 stores and latches the display signal SIG for the pixels 125 in one row in the data latch circuit 152 in accordance with the latch instruction signal LT.

階調電圧生成回路１６０は、ハイ側電源電圧源ＶＤＨとロー側電源電圧源ＶＢＬを、直列に接続される抵抗素子Ｒ１−Ｒ６３により抵抗分割し、その内部ノードＤＮ１−ＤＮ６４から６４レベルの階調電圧Ｖ１−Ｖ６４を生成する。   The gradation voltage generation circuit 160 resistance-divides the high-side power supply voltage source VDH and the low-side power supply voltage source VBL by resistance elements R1-R63 connected in series, and provides gradations of 64 levels from the internal nodes DN1-DN64. Voltages V1-V64 are generated.

デコード回路１７０が、データラッチ回路１５４にラッチされた１行の画素それぞれの画素データをデコードし、そのデコード信号に基づいて階調電圧Ｖ１−Ｖ６４のうちの１つを選択して、表示電圧として、その出力ノードＮｄ（Ｎｄ１，Ｎｄ２…）に出力する。このデコード回路１７０は、したがって、１行の画素に対する階調電圧を並列に生成してアナログアンプ１８０へ伝達する。アナログアンプ１８０は、デコード回路１７０の出力する表示電圧に従ってデータ線ＤＬを駆動し、画素データ（表示電圧）を、選択ゲート線に接続される画素に書込む。   The decode circuit 170 decodes pixel data of each pixel of one row latched by the data latch circuit 154, selects one of the gradation voltages V1-V64 based on the decode signal, and uses it as a display voltage. , Output to the output node Nd (Nd1, Nd2...). Therefore, the decode circuit 170 generates gradation voltages for pixels in one row in parallel and transmits them to the analog amplifier 180. The analog amplifier 180 drives the data line DL according to the display voltage output from the decoding circuit 170, and writes pixel data (display voltage) to the pixel connected to the selection gate line.

この図２４に示す画像表示装置において、Ｘシフトレジスタ１５０およびＹシフトレジスタ１３５として、先の実施の形態１から６に示すシフトレジスタ回路を利用する。液晶アレイ部１２０において、ゲート線ＧＬおよびデータ線ＤＬの数は、たとえば画素表示が１０２８・７６８画素の場合、ゲート線ＧＬが１０２４本設けられ、データ線ＤＬが７６８本設けられる。したがって、このＹシフトレジスタ１３５およびＸシフトレジスタ１５０のクロックノードの負荷を軽減することにより、これらのＹシフトレジスタ１３５およびＸシフトレジスタ１５０へ与えられるクロック信号の負荷を軽減することができる。   In the image display device shown in FIG. 24, the shift register circuits shown in the first to sixth embodiments are used as the X shift register 150 and the Y shift register 135. In the liquid crystal array unit 120, the number of gate lines GL and data lines DL is, for example, 1024 gate lines GL and 768 data lines DL when the pixel display is 1028 and 768 pixels. Therefore, by reducing the load on the clock nodes of Y shift register 135 and X shift register 150, the load of the clock signal applied to Y shift register 135 and X shift register 150 can be reduced.

なお、Ｙシフトレジスタ１３５は、垂直同期信号ＶＳＹＮＣをシフト開始信号として受け、垂直クロック信号ＶＣＬＫに従ってシフト動作を行ない、ゲート線選択信号を生成する。Ｘシフトレジスタ１５０は、水平同期信号ＨＳＹＮＣをシフト開始信号として受け、水平クロック信号ＨＣＬＫに従ってシフト動作を行なってデータ線選択信号ＳＨ１，ＳＨ２…を生成する。これらの同期信号ＶＳＹＮＣおよびＨＳＹＮＣとクロック信号ＶＣＬＫおよびＨＣＬＫは、外部からの液晶駆動回路から供給されてもよく、また、この液晶表示装置１００内に設けられてもよい。   The Y shift register 135 receives the vertical synchronization signal VSYNC as a shift start signal, performs a shift operation according to the vertical clock signal VCLK, and generates a gate line selection signal. X shift register 150 receives horizontal synchronization signal HSYNC as a shift start signal, performs a shift operation in accordance with horizontal clock signal HCLK, and generates data line selection signals SH1, SH2,. These synchronization signals VSYNC and HSYNC and clock signals VCLK and HCLK may be supplied from an external liquid crystal driving circuit, or may be provided in the liquid crystal display device 100.

特に、Ｙシフトレジスタ１３５およびＸシフトレジスタ１５０として、先の実施の形態６における双方向シフトレジスタ回路を利用した場合、反転などの画像処理操作が可能となる。すなわち、表示パターンに対し、表示反転（左右反転および／または上下反転）、表示回転、表示順序変更等の表示パターンの変更を行なう必要が生じる場合がある。表示反転処理は、たとえば、液晶表示装置をＯＨＰ（オーバーヘッドプロジェクタ）の表示装置に適用した場合、このＯＨＰが、視聴者に対してスクリーンの裏側に設置して像を投射する（透過式スクリーンを利用する場合）構成のときには、そのスクリーン上に形成される像が反転するのを防止するために行なわれる処理である。   In particular, when the bidirectional shift register circuit in the sixth embodiment is used as the Y shift register 135 and the X shift register 150, an image processing operation such as inversion can be performed. In other words, it may be necessary to change the display pattern such as display inversion (horizontal inversion and / or upside down), display rotation, display order change, and the like. For example, when the liquid crystal display device is applied to an OHP (overhead projector) display device, the OHP is installed on the back side of the screen and projects an image (using a transmissive screen). In the case of construction, this is a process performed to prevent the image formed on the screen from being reversed.

表示順序変更処理は、たとえば、この液晶表示装置の液晶アレイ部における表示内容を、上部から下部に向かって順次現われるような表示順序を、下部から上部に向かって順次現われるような表示順序に変換して、グラフ等の表示を効果的に行なうための処理である。   In the display order changing process, for example, the display content in the liquid crystal array unit of the liquid crystal display device is converted from a display order that appears sequentially from the top to the bottom, and a display order that appears sequentially from the bottom to the top. This is a process for effectively displaying a graph or the like.

したがって、ソースドライバ１４０におけるシフト方向（Ｘシフトレジスタ１５０のシフト方向）を左方向または右方向に切換可能とすることにより、この表示画像の左右反転を自在に行なうことができる。また、Ｙシフトレジスタ１３５において、双方向シフトレジスタ回路を利用することにより、ゲート線ＧＬの選択順序を上方向から下方向に向かっての選択順序を、下方向から上方向に向かっての選択順序に変更することができ、表示順序変更処理を実現できる。   Therefore, by making it possible to switch the shift direction in the source driver 140 (the shift direction of the X shift register 150) to the left or right, this display image can be reversed horizontally. Further, in the Y shift register 135, by using a bidirectional shift register circuit, the selection order of the gate lines GL is changed from the upward direction to the downward direction, and the selection order from the downward direction to the upward direction. The display order changing process can be realized.

以上のように、この発明の実施の形態７に従えば、画像表示装置の画素選択信号を生成する回路に、本発明に従うシフトレジスタ回路を利用しており、クロック信号の負荷を軽減でき、クロック信号供給回路の電力を低減でき、低消費電力の表示装置または表示装置駆動回路を実現することができる。   As described above, according to the seventh embodiment of the present invention, the shift register circuit according to the present invention is used for the circuit for generating the pixel selection signal of the image display device, and the load of the clock signal can be reduced. The power of the signal supply circuit can be reduced, and a display device or a display device driving circuit with low power consumption can be realized.

この発明に従うシフトレジスタ回路は、複数の出力ノードを有し、この出力ノードの信号を順次クロック信号に同期して選択状態へ駆動する回路に対し適用することができる。特に、画像表示装置に適用することにより、クロック信号供給回路の消費電力を低減することができ、また双方向シフトレジスタ回路を利用することにより、画像反転処理機能を有する画像表示装置を実現することができる。   The shift register circuit according to the present invention can be applied to a circuit which has a plurality of output nodes and sequentially drives the signals of the output nodes to a selected state in synchronization with a clock signal. In particular, it is possible to reduce the power consumption of the clock signal supply circuit by applying to an image display device, and to realize an image display device having an image inversion processing function by using a bidirectional shift register circuit. Can do.

この発明の実施の形態１に従うシフトレジスタ回路の構成を示す図である。It is a figure which shows the structure of the shift register circuit according to Embodiment 1 of this invention. 図１に示すフリップフロップの構成の一例を示す図である。It is a figure which shows an example of a structure of the flip-flop shown in FIG. 図１に示すシフトレジスタ回路の動作を示すタイミング図である。FIG. 2 is a timing diagram illustrating an operation of the shift register circuit illustrated in FIG. 1. この発明の実施の形態１に従うシフトレジスタ回路の一般的構成を概略的に示す図である。FIG. 1 schematically shows a general configuration of a shift register circuit according to a first embodiment of the present invention. 図４に示す最終段リセット回路の構成の一例を示す図である。FIG. 5 is a diagram illustrating an example of a configuration of a final stage reset circuit illustrated in FIG. 4. 図４に示す最終段リセット回路の他の構成例を示す図である。FIG. 5 is a diagram showing another configuration example of the final stage reset circuit shown in FIG. 4. この発明の実施の形態２に従うフリップフロップの構成を示す図である。It is a figure which shows the structure of the flip-flop according to Embodiment 2 of this invention. この発明の実施の形態２に従うフリップフロップの他の構成を示す図である。It is a figure which shows the other structure of the flip-flop according to Embodiment 2 of this invention. この発明の実施の形態３に従うシフトレジスタ回路の構成を示す図である。It is a figure which shows the structure of the shift register circuit according to Embodiment 3 of this invention. 図９に示すシフトレジスタ回路の動作を示す信号波形図である。FIG. 10 is a signal waveform diagram representing an operation of the shift register circuit shown in FIG. 9. この発明の実施の形態４に従うシフトレジスタ回路の構成を示す図である。It is a figure which shows the structure of the shift register circuit according to Embodiment 4 of this invention. 図１１に示すシフトレジスタ回路の動作を示す信号タイミング図である。FIG. 12 is a signal timing diagram illustrating an operation of the shift register circuit illustrated in FIG. 11. この発明の実施の形態５に従うシフトレジスタ回路の構成を示す図である。It is a figure which shows the structure of the shift register circuit according to Embodiment 5 of this invention. この発明の実施の形態６に従う双方向Ｐ単位レジスタ回路の構成を示す図である。It is a figure which shows the structure of the bidirectional P unit register circuit according to Embodiment 6 of this invention. 図１４に示す双方向Ｐ単位レジスタ回路の右方向シフト時の構成を概略的に示す図である。It is a figure which shows schematically the structure at the time of the right direction shift of the bidirectional | two-way P unit register circuit shown in FIG. 図１４に示す双方向Ｐ単位レジスタ回路の左方向シフト時の構成を概略的に示す図である。FIG. 15 is a diagram schematically showing the configuration of the bidirectional P unit register circuit shown in FIG. 14 when shifted in the left direction. この発明の実施の形態６に従う双方向Ｎ単位レジスタ回路の構成を概略的に示す図である。It is a figure which shows roughly the structure of the bidirectional | two-way N unit register circuit according to Embodiment 6 of this invention. 図１７に示す双方向Ｎ単位レジスタ回路の右方向シフト時の構成を概略的に示す図である。FIG. 18 is a diagram schematically showing a configuration during a right shift of the bidirectional N unit register circuit shown in FIG. 17. 図１７に示す双方向Ｎ単位レジスタ回路の左方向シフト時の構成を概略的に示す図である。FIG. 18 is a diagram schematically showing a configuration at the time of leftward shift of the bidirectional N-unit register circuit shown in FIG. 17. この発明の実施の形態６に従う双方向レジスタ回路の構成を示す図である。It is a figure which shows the structure of the bidirectional | two-way register circuit according to Embodiment 6 of this invention. この発明の実施の形態６に従う双方向レジスタ回路の構成を示す図である。It is a figure which shows the structure of the bidirectional | two-way register circuit according to Embodiment 6 of this invention. 図２０および図２１に示す双方向レジスタ回路の左方向シフト時の動作を示す信号波形図である。FIG. 22 is a signal waveform diagram showing an operation during left shift of the bidirectional register circuit shown in FIGS. 20 and 21. この発明の実施の形態６に従う双方向シフトレジスタ回路の一般的構成を概略的に示す図である。It is a figure which shows roughly the general structure of the bidirectional | two-way shift register circuit according to Embodiment 6 of this invention. この発明の実施の形態７に従う画像表示装置の構成を概略的に示す図である。It is a figure which shows roughly the structure of the image display apparatus according to Embodiment 7 of this invention.

符号の説明Explanation of symbols

ＳＳＰ シフト起動回路、ＵＰＳ１，ＵＰＳ２ Ｐ単位レジスタ回路、ＵＮＳ１，ＵＮＳ２ Ｎ単位レジスタ回路、ＦＦ０−ＦＦ３，ＦＦ フリップフロップ、ＤＭＹ，ＤＭＹｐ 最終段リセット回路、ＢＵＰ 双方向Ｐ単位レジスタ回路、ＢＵＮ 双方向Ｎ単位レジスタ回路、ＦＦＰ，ＦＦＮ フリップフロップ、ＢＵＮＲ，ＢＵＮＬ 擬似双方向Ｎ単位レジスタ回路、ＢＵＰ１，ＢＵＰ２ 双方向Ｐ単位レジスタ回路、ＢＵＮ１，ＢＵＮ２ 双方向Ｎ単位レジスタ回路。   SSP shift start circuit, UPS1, UPS2 P unit register circuit, UNS1, UNS2 N unit register circuit, FF0-FF3, FF flip-flop, DMY, DMYp final stage reset circuit, BUP bidirectional P unit register circuit, BUN bidirectional N unit Register circuit, FFP, FFN flip-flop, BUNR, BUNL pseudo bidirectional N unit register circuit, BUP1, BUP2 bidirectional P unit register circuit, BUN1, BUN2 bidirectional N unit register circuit.

Claims (10)

縦続接続される複数の第１および第２の単位レジスタ回路を備え、前記複数の第１の単位レジスタ回路の各々と前記複数の第２の単位レジスタ回路の各々とは互いに交互に接続され、
各前記第１の単位レジスタ回路は、
相補信号を保持する第１および第２の保持ノードを有する第１の信号保持回路、
前記第１の保持ノードとクロック信号を受けるクロックノードとの間に接続される第１のＮ型トランジスタ、および
前記第１のＮ型トランジスタの制御電極ノードと第１の基準電圧を供給する第１の電源ノードとの間に接続され、かつその制御電極ノードが前記第２の保持ノードに接続される第２のＮ型トランジスタを備え、
前記第１の保持ノードは、Ｌアクティブのシフトパルスを出力し、
各前記第２の単位レジスタ回路は、
相補信号を保持する第３および第４の保持ノードを有する第２の信号保持回路、
前記第３の保持ノードと前記クロックノードとの間に接続される第１のＰ型トランジスタ、および
前記第１のＰ型トランジスタの制御電極ノードと前記第１の基準電圧よりも高い第２の基準電圧を供給する第２の電源ノードとの間に接続され、かつその制御電極ノードが前記第４の保持ノードに接続される第２のＰ型トランジスタを備え、
前記第３の保持ノードは、Ｈアクティブのシフトパルスを出力する、シフトレジスタ回路。 A plurality of first and second unit register circuits connected in cascade; each of the plurality of first unit register circuits and each of the plurality of second unit register circuits are alternately connected to each other;
Each of the first unit register circuits includes:
A first signal holding circuit having first and second holding nodes for holding complementary signals;
The first N-type transistor that will be connected between the clock node receiving said first holding node and the clock signal, and the first supplies the control electrode node and a first reference voltage of the first N-type transistor of which is connected between a power supply node, and a second N-type transistor whose control electrode node Ru is connected to the second holding node,
The first holding node outputs an L active shift pulse;
Each of the second unit register circuits includes:
A second signal holding circuit having third and fourth holding nodes for holding complementary signals;
A first P-type transistor connected between the third holding node and the clock node; and
The control electrode node of the first P-type transistor is connected to a second power supply node that supplies a second reference voltage higher than the first reference voltage, and the control electrode node is connected to the fourth power supply node. A second P-type transistor connected to the holding node of
The third holding node is a shift register circuit that outputs an H active shift pulse . 前記第１のＮ型トランジスタの制御電極ノードは、前段の第２の単位レジスタ回路の前記第２の信号保持回路の前記第３の保持ノードに接続され、
前記第１のＰ型トランジスタの制御電極ノードは、前段の第１の単位レジスタ回路の前記第１の信号保持回路の前記第１の保持ノードに接続される、請求項１記載のシフトレジスタ回路。 Control electrode node of the first N-type transistor is connected to the third holding node of the second signal holding circuit of the second unit register circuit of the preceding stage,
Said control electrode node of the first P-type transistor, the said first signal holding circuit in the first unit register circuit of the preceding stage Ru is connected to the first holding node, the shift register circuit according to claim 1, wherein. 前記複数の第１および第２の単位レジスタ回路の初段は第１の単位レジスタ回路であり、
前記初段の第１の単位レジスタ回路の前段に配置され、シフト開始信号を生成するシフト起動回路をさらに備え、
前記シフト起動回路は、
前記初段の第１の単位レジスタ回路の前記第２のＮ型トランジスタとシフト起動信号を受ける起動ノードとの間に接続される第３のＰ型トランジスタと、
前記第３のＰ型トランジスタと前記初段の第１の単位レジスタ回路の前記第２のＮ型トランジスタとの接続ノードの電位を保持する第３の信号保持回路とを含み、前記第３の信号保持回路の保持信号に対応する信号が前記第３のＰ型トランジスタの制御電極ノードに印加される、請求項１記載のシフトレジスタ回路。 The first stage of the plurality of first and second unit register circuits is a first unit register circuit,
A shift start circuit disposed before the first unit register circuit of the first stage and generating a shift start signal;
The shift starting circuit is
A third P-type transistor connected between a starting node before Symbol receiving the second N-type transistor and the shift start signal of the first unit register circuit of the first stage,
And a third signal holding circuit for holding the potential of the connection node between said second N-type transistor of the first unit register circuit of the first stage and the third P-type transistor, said third signal holding The shift register circuit according to claim 1, wherein a signal corresponding to a holding signal of the circuit is applied to a control electrode node of the third P-type transistor. 前記複数の第１および第２の単位レジスタ回路の初段は第１の単位レジスタ回路であり、
前記初段の第１の単位レジスタ回路には、前記クロック信号に代えて前記第１の基準電圧が印加される、請求項１記載のシフトレジスタ回路。 The first stage of the plurality of first and second unit register circuits is a first unit register circuit,
Before SL in the first unit register circuit's first-stage, the clock signal the first reference voltage instead is applied, the shift register circuit according to claim 1, wherein. 前記第１の信号保持回路は、
前記第１の保持ノードを前記第２の基準電圧にリセットする第１のリセットトランジスタと、
前記第１の保持ノードの信号を反転して前記第２の保持ノードに伝達する第１のインバータと、
前記第１のリセットトランジスタと並列に接続され、前記第１のインバータの出力信号に従って選択的に導通する第１のラッチトランジスタとを備え、前記第１の保持ノードと前記第１の電源ノードとの間の電流経路は常時分離状態とされ、
前記第２の信号保持回路は、
前記第３の保持ノードを前記第１の基準電圧にリセットする第２のリセットトランジスタと、
前記第３の保持ノードの信号を反転して前記第４の保持ノードに伝達する第２のインバータと、
前記第２のリセットトランジスタと並列に接続され、前記第２のインバータの出力信号に従って選択的に導通する第２のラッチトランジスタとを備え、前記第３の保持ノードと前記第２の電源ノードとの間の電流経路は常時分離状態とされる、請求項１記載のシフトレジスタ回路。 The first signal holding circuit includes:
A first reset transistor for resetting the first holding node to the second reference voltage;
A first inverter for transmitting to said second holding node inverts the signal of the first holding node,
A first latch transistor connected in parallel with the first reset transistor and selectively conducting in accordance with an output signal of the first inverter; and between the first holding node and the first power supply node The current path between them is always separated ,
The second signal holding circuit is
A second reset transistor for resetting the third holding node to the first reference voltage;
A second inverter that inverts the signal of the third holding node and transmits the inverted signal to the fourth holding node;
A second latch transistor connected in parallel with the second reset transistor and selectively conducting in accordance with an output signal of the second inverter; and between the third holding node and the second power supply node current path between the Ru is always separated state, the shift register circuit according to claim 1, wherein. 縦続接続される複数の第１および第２の単位レジスタ回路を備え、前記複数の第１の単位レジスタ回路の各々と前記複数の第２の単位レジスタ回路の各々とは互いに交互に接続され、
前記複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く各前記第１の単位レジスタ回路は、
相補信号を保持する第１および第２の保持ノードを有する第１の信号保持回路と、
第１〜第４のＮ型トランジスタを含むＮ型単位回路とを備え、
前記第１の保持ノードは、Ｌアクティブのシフトパルスを出力し、
前記第１および第２のＮ型トランジスタは、前記第１の保持ノードとクロック信号を受けるクロックノードとの間に直列に接続され、前記第１のＮ型トランジスタの制御電極ノードにＨアクティブのシフト方向指示信号が印加され、
前記第３および第４のＮ型トランジスタは、第１の基準電圧を供給する第１の電源ノードと前記第２のＮ型トランジスタの制御電極ノードとの間に互いに直列に接続され、前記第３のＮ型トランジスタの制御電極ノードが前記第２の保持ノードに接続され、かつ前記第４のＮ型トランジスタの制御電極ノードが前記Ｈアクティブのシフト方向指示信号を受け、
前記複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く各前記第２の単位レジスタ回路は、
相補信号を保持する第３および第４の保持ノードを有する第２の信号保持回路と、
第１〜第４のＰ型トランジスタを含むＰ型単位回路とを備え、
前記第３の保持ノードは、Ｈアクティブのシフトパルスを出力し、
前記第１および第２のＰ型トランジスタは、前記第３の保持ノードと前記クロックノードとの間に直列に接続され、前記第１のＰ型トランジスタの制御電極ノードにＬアクティブのシフト方向指示信号が印加され、
前記第３および第４のＰ型トランジスタは、前記第１の基準電圧よりも高い第２の基準電圧を供給する第２の電源ノードと前記第２のＰ型トランジスタの制御電極ノードとの間に互いに直列に接続され、前記第３のＰ型トランジスタの制御電極ノードが前記第４の保持ノードに接続され、かつ前記第４のＰ型トランジスタの制御電極ノードが前記Ｌアクティブシフトの方向指示信号を受ける、双方向シフトレジスタ回路。 A plurality of first and second unit register circuits connected in cascade; each of the plurality of first unit register circuits and each of the plurality of second unit register circuits are alternately connected to each other;
Each of the first unit register circuits excluding the first stage in the shift direction of the plurality of first and second unit register circuits is:
A first signal holding circuit having first and second holding node for holding the complementary signal,
An N-type unit circuit including first to fourth N-type transistors,
The first holding node outputs an L active shift pulse;
It said first and second N-type transistor are connected in series between the clock node receiving said first holding node and the clock signal, to the control electrode node of the first N-type transistor of the H Active A shift direction indication signal is applied,
Said third and fourth N-type transistor is connected in series with each other between the control electrode node of the first power supply node and said second N-type transistor supplying the first reference voltage, said first The control electrode node of the third N-type transistor is connected to the second holding node, and the control electrode node of the fourth N-type transistor receives the H-active shift direction indication signal ;
Each of the second unit register circuits excluding the first stage in the shift direction of the plurality of first and second unit register circuits is:
A second signal holding circuit having third and fourth holding nodes for holding complementary signals;
A P-type unit circuit including first to fourth P-type transistors,
The third holding node outputs an H active shift pulse,
The first and second P-type transistors are connected in series between the third holding node and the clock node, and an L-active shift direction instruction signal is supplied to a control electrode node of the first P-type transistor. Is applied,
The third and fourth P-type transistors are provided between a second power supply node that supplies a second reference voltage higher than the first reference voltage and a control electrode node of the second P-type transistor. Connected in series with each other, the control electrode node of the third P-type transistor is connected to the fourth holding node, and the control electrode node of the fourth P-type transistor receives the direction indication signal of the L active shift. received Ru, bi-directional shift register circuit. 前記複数の第１および第２の単位レジスタ回路のうちの前記初段は第１の単位レジスタ回路であり、
前記初段の第１の単位レジスタ回路は、
相補信号を保持する第５および第６の保持ノードを有する第３の信号保持回路と、
前記第５の保持ノードと前記クロックノードとの間に接続された第５のＮ型トランジスタと、
前記第１の電源ノードと前記第５のＮ型トランジスタの制御電極ノードとの間に接続された第６のＮ型トランジスタとを備え、
前記第６のＮ型トランジスタの制御電極ノードは前記第６の保持ノードに接続され、
前記第５の保持ノードはＬアクティブのシフトパルスを出力する、請求項６記載の双方向シフトレジスタ回路。 The first stage of the plurality of first and second unit register circuits is a first unit register circuit,
The first unit register circuit of the first stage is
A third signal holding circuit having fifth and sixth holding nodes for holding complementary signals;
A fifth N-type transistor connected between the fifth holding node and the clock node;
A sixth N-type transistor connected between the first power supply node and a control electrode node of the fifth N-type transistor;
A control electrode node of the sixth N-type transistor is connected to the sixth holding node;
It said fifth retaining node outputs a shift pulse of the L active, bi-directional shift register circuit according to claim 6, wherein. 前記複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く各前記第１の単位レジスタ回路は、前記Ｎ型単位回路として第１および第２のＮ型単位回路を含み、
前記第１のＮ型単位回路は、前記Ｈアクティブのシフト方向指示信号として第１のシフト方向にシフトさせるためのＨアクティブの第１のシフト方向指示信号を受け、
前記第２のＮ型単位回路は、前記Ｈアクティブのシフト方向指示信号として前記第１のシフト方向と反対方向の第２のシフト方向にシフトさせるためのＨアクティブの第２のシフト方向指示信号を受け、
前記第１のＮ型単位回路と前記第２のＮ型単位回路は、前記第１の信号保持回路を共有するように配置され、
前記複数の第１および第２の単位レジスタ回路のシフト方向の初段を除く各前記第２の単位レジスタ回路は、前記Ｐ型単位回路として第１および第２のＰ型単位回路を含み、
前記第１のＰ型単位回路は、前記Ｌアクティブのシフト方向指示信号として前記第１のシフト方向にシフトさせるためのＬアクティブの第１のシフト方向指示信号を受け、
前記第２のＰ型単位回路は、前記Ｌアクティブのシフト方向指示信号として前記第２のシフト方向にシフトさせるためのＬアクティブの第２のシフト方向指示信号を受け、
前記第１のＰ型単位回路と前記第２のＰ型単位回路は、前記第２の信号保持回路を共有するように配置される、請求項６記載の双方向シフトレジスタ回路。 Each of the first unit register circuits excluding the first stage in the shift direction of the plurality of first and second unit register circuits includes first and second N-type unit circuits as the N-type unit circuit,
It said first N-type unit circuit, receiving the first shift direction instruction signal H active for shifting the first shift direction as the shift direction indicating signal of the H active,
The second N-type unit circuit receives, as the H active shift direction instruction signal, an H active second shift direction instruction signal for shifting in a second shift direction opposite to the first shift direction. receiving,
The first N-type unit circuit and the second N-type unit circuit are arranged to share the first signal holding circuit ,
Each of the second unit register circuits excluding the first stage in the shift direction of the plurality of first and second unit register circuits includes first and second P-type unit circuits as the P-type unit circuit,
The first P-type unit circuit receives an L-active first shift direction instruction signal for shifting in the first shift direction as the L-active shift direction instruction signal,
The second P-type unit circuit receives an L-active second shift direction instruction signal for shifting in the second shift direction as the L-active shift direction instruction signal,
Wherein the first P-type unit circuit second P-type unit circuit, the second signal holding circuit Ru are arranged to share a bidirectional shift register circuit according to claim 6, wherein. 前記第１のＮ型単位回路の前記クロックノードに結合される前記第１および第２のＮ型トランジスタは、前記第１のシフト方向に隣接する前記第２の単位レジスタ回路における前記第１のＰ型単位回路の前記第２の電源ノードに結合される前記第３および第４のＰ型トランジスタと直列に接続されるように配置され、
前記第２のＮ型単位回路の前記クロックノードに結合される前記第１および第２のＮ型トランジスタは、前記第２のシフト方向に隣接する前記第２の単位レジスタ回路における前記第２のＰ型単位回路の前記第２の電源ノードに結合される前記第３および第４のＰ型トランジスタと直列に接続されるように配置され、
前記第１のＰ型単位回路の前記クロックノードに結合される前記第１および第２のＰ型トランジスタは、前記第１のシフト方向に隣接する前記第１の単位レジスタ回路における前記第１のＮ型単位回路の前記第１の電源ノードに結合される前記第３および第４のＮ型トランジスタと直列に接続されるように配置され、
前記第２のＰ型単位回路の前記クロックノードに結合される前記第１および第２のＰ型トランジスタは、前記第２のシフト方向に隣接する前記第１の単位レジスタ回路における前記第２のＮ型単位回路の前記第１の電源ノードに結合される前記第３および第４のＮ型トランジスタと直列に接続されるように配置される、請求項８記載の双方向シフトレジスタ回路。 The first and second N-type transistors coupled to the clock node of the first N-type unit circuit have the first P in the second unit register circuit adjacent in the first shift direction. Arranged in series with the third and fourth P-type transistors coupled to the second power supply node of the mold unit circuit ;
The first and second N-type transistors coupled to the clock node of the second N-type unit circuit are connected to the second P in the second unit register circuit adjacent in the second shift direction. Arranged in series with the third and fourth P-type transistors coupled to the second power supply node of the mold unit circuit;
The first and second P-type transistors coupled to the clock node of the first P-type unit circuit include the first N-type transistors in the first unit register circuit adjacent in the first shift direction. Arranged in series with the third and fourth N-type transistors coupled to the first power supply node of the type unit circuit;
The first and second P-type transistors coupled to the clock node of the second P-type unit circuit include the second N-type transistors in the first unit register circuit adjacent in the second shift direction. type unit Ru is arranged to be connected to the first series and the third and fourth N-type transistor coupled to a power supply node of the circuit, the bidirectional shift register circuit according to claim 8. 前記ＨアクティブおよびＬアクティブの第１のシフト方向指示信号の活性化時の前記第１のシフト方向において初段の単位レジスタ回路に対してシフト動作時転送されるシフトパルスを供給する第１のシフトパルス供給回路と、
前記ＨアクティブおよびＬアクティブの第２のシフト方向指示信号の活性化時の前記第２のシフト方向において初段の単位レジスタ回路に対してシフト動作時転送されるシフトパルスを供給する第２のシフトパルス供給回路とをさらに備える、請求項８記載の双方向シフトレジスタ回路。 Said H first shift pulses supplied to the shift pulse transferred during the shift operation to the unit register circuit of the first stage in the active and L first the first shift direction during activation of the shift direction indication signal active A supply circuit;
A second shift pulse for supplying a shift pulse transferred during a shift operation to the unit register circuit of the first stage in the second shift direction when the second shift direction instruction signal of H active and L active is activated. further comprising a supply circuit, the bidirectional shift register circuit according to claim 8.

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