JP4563848B2 - Solid-state imaging device and camera - Google Patents

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Description

本発明は、オーバフロードレイン（ＯＦＤ）構造のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）におけるオーバーフローバリアの高さを規定する基板バイアス電圧を、ＣＣＤが形成された半導体基板に印加する基板バイアス回路、固体撮像装置およびカメラに関する。   The present invention relates to a substrate bias circuit, a solid-state imaging device, and a camera that apply a substrate bias voltage that defines the height of an overflow barrier in a CCD (Charge Coupled Device) having an overflow drain (OFD) structure to a semiconductor substrate on which the CCD is formed. About.

近年、デジタルカメラ、デジタルビデオカメラ、カメラ付き携帯電話機などの画像を記録する電子機器が普及し、高解像度化に伴ってＣＣＤ撮像素子等のイメージセンサの微細化が進んでいる。   In recent years, electronic devices for recording images such as digital cameras, digital video cameras, and camera-equipped mobile phones have become widespread, and miniaturization of image sensors such as CCD image pickup devices has been progressing with higher resolution.

図１１は、特許文献１等に開示された従来のＣＣＤ固体撮像素子の構成を示すブロック図である。同図において、固体撮像素子１は、二次元配列された複数のフォトダイオード１１と、複数の読み出しゲート部１２と、複数の垂直ＣＣＤ１３と、水平ＣＣＤ１５と、出力アンプ１６と、基板バイアス電圧発生回路２０と、トランジスタＱ１とを有する。また、同図には、固体撮像素子の半導体基板のバイアス電圧（以下基板バイアスと呼ぶ）Ｖｓｕｂを変調する回路として、トランジスタＱ２、抵抗Ｒ１〜Ｒ３、キャパシタＣも併せて図示してある。   FIG. 11 is a block diagram showing a configuration of a conventional CCD solid-state imaging device disclosed in Patent Document 1 and the like. In the figure, a solid-state imaging device 1 includes a plurality of photodiodes 11 arranged two-dimensionally, a plurality of readout gate units 12, a plurality of vertical CCDs 13, a horizontal CCD 15, an output amplifier 16, and a substrate bias voltage generation circuit. 20 and a transistor Q1. In the same figure, a transistor Q2, resistors R1 to R3, and a capacitor C are also shown as a circuit for modulating the bias voltage (hereinafter referred to as substrate bias) Vsub of the semiconductor substrate of the solid-state imaging device.

特許文献１等には、基板バイアスＶｓｕｂの制御によって、フレーム読み出し時における飽和信号電荷量Ｑｓの減少を見込んで、予めその減少分を増加させておく技術が開示されている。ここでフレーム読み出しは、露光時間経過後にメカニカルシャッター（図外）を閉状態にして、奇数ラインの信号電荷と偶数ラインの信号電荷をフィールド単位に読み出す方式をいい、１枚の静止画像を取得する場合によく用いられる。   Japanese Patent Application Laid-Open No. H10-228561 and the like disclose a technique for predicting a decrease in the saturation signal charge amount Qs at the time of frame reading by controlling the substrate bias Vsub and increasing the decrease in advance. Here, frame reading is a method in which the mechanical shutter (not shown) is closed after the exposure time has elapsed, and the signal charges of the odd lines and the signal charges of the even lines are read in field units, and one still image is acquired. Often used in cases.

図１１において、複数のフォトダイオード１１は二次元配列され撮像エリア１４を形成する。各フォトダイオード１１は、入射光をその光量に応じた信号電荷に変換して蓄積する。各フォトダイオード１１は例えばＰＮ接合のフォトダイオードからなっている。垂直列をなすフォトダイオード１１に蓄積された信号電荷は、読み出しゲート部１２に読み出しパルスＸＳＧが印加されることにより垂直ＣＣＤ１３に読み出される。   In FIG. 11, a plurality of photodiodes 11 are two-dimensionally arranged to form an imaging area 14. Each photodiode 11 converts incident light into a signal charge corresponding to the amount of light and accumulates it. Each photodiode 11 is composed of, for example, a PN junction photodiode. The signal charges accumulated in the photodiodes 11 forming a vertical column are read out to the vertical CCD 13 by applying a read pulse XSG to the read gate unit 12.

垂直ＣＣＤ１３は、フォトダイオード１１の垂直列毎に設けられ、各フォトダイオード１１から読み出しゲート部１２を介して読み出された信号電荷を水平ＣＣＤ１５に垂直転送する。インターライン・トランスファー（ＩＴ）方式の固体撮像素子の場合、各垂直ＣＣＤ１３には、例えば４相の垂直転送クロックφＶ１〜φＶ４によって転送駆動するための垂直転送ゲート電極が繰り返し配置され、フォトダイオード１１から読み出された信号電荷を順に垂直方向に転送する。これにより、複数の垂直ＣＣＤ１３から水平ブランキング期間において１走査線（１ライン）分の信号電荷が水平ＣＣＤ１５に出力される。４相の垂直転送クロックΦＶ１〜ΦＶ４のうち２相目と４相目のΦＶ２とφＶ４とは、垂直転送のためのローレベルとミドルレベルの２値をとりうる。これに対して、１相目および３相目に対応する垂直転送ゲート電極は、読み出しゲート部１２の読み出しゲート電極も兼用しているので、垂直転送クロックφＶ１とφＶ３とは、ローレベル、ミドルレベルおよびハイレベルの３値をとりうる。この３値目のハイレベルのパルスは読み出しゲート部１２に与えられる読み出しパルスＸＳＧとなる。   The vertical CCD 13 is provided for each vertical column of the photodiodes 11, and vertically transfers the signal charges read from each photodiode 11 through the read gate unit 12 to the horizontal CCD 15. In the case of an interline transfer (IT) type solid-state imaging device, each vertical CCD 13 is repeatedly provided with vertical transfer gate electrodes for transfer driving by, for example, four-phase vertical transfer clocks φV1 to φV4. The read signal charges are sequentially transferred in the vertical direction. As a result, signal charges for one scanning line (one line) are output from the plurality of vertical CCDs 13 to the horizontal CCD 15 in the horizontal blanking period. Of the four-phase vertical transfer clocks ΦV1 to ΦV4, ΦV2 and ΦV4 of the second phase and the fourth phase can take two values of a low level and a middle level for vertical transfer. On the other hand, since the vertical transfer gate electrodes corresponding to the first phase and the third phase also serve as the read gate electrode of the read gate unit 12, the vertical transfer clocks φV1 and φV3 are low level and middle level. And three levels of high levels. This third high-level pulse becomes a read pulse XSG given to the read gate section 12.

水平ＣＣＤ１５は、水平ブランキング期間において複数の垂直ＣＣＤ１３から転送された１ライン分の電荷を１水平走査期間内で順次水平転送し、出力アンプ１６を介して出力する。この水平ＣＣＤ１５は、例えば２相の水平転送クロックφＨ１、φＨ２によって転送駆動され、複数本の垂直ＣＣＤ１３から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。   The horizontal CCD 15 sequentially transfers the charges for one line transferred from the plurality of vertical CCDs 13 in the horizontal blanking period in one horizontal scanning period, and outputs them through the output amplifier 16. The horizontal CCD 15 is driven to transfer by, for example, two-phase horizontal transfer clocks φH 1 and φH 2, and the signal charges for one line transferred from the plurality of vertical CCDs 13 are sequentially shifted in the horizontal direction in the horizontal scanning period after the horizontal blanking period. Forward to.

出力アンプ１６は、水平ＣＣＤ１５によって水平転送されてきた信号電荷を順次電圧信号に変換して出力する。   The output amplifier 16 sequentially converts the signal charges horizontally transferred by the horizontal CCD 15 into voltage signals and outputs them.

基板バイアス電圧発生回路２０は、基板バイアス電圧Ｖｓｕｂを発生し、トランジスタＱ１を介して基板１７に印加する。この基板バイアスＶｓｕｂは、ＶｓｕｂＣｏｎｔ信号の制御の下で、トランジスタＱ２がオフのときは第１のバイアス電圧に、トランジスタＱ２がオンのときはより低電圧の第２のバイアス電圧に設定される。   The substrate bias voltage generation circuit 20 generates a substrate bias voltage Vsub and applies it to the substrate 17 via the transistor Q1. This substrate bias Vsub is set to a first bias voltage when the transistor Q2 is off and to a lower second bias voltage when the transistor Q2 is on under the control of the VsubCont signal.

上記の固体撮像素子１は、半導体基板（以下基板と呼ぶ）９上に形成される。基板１７には、フォトダイオード１１に蓄積された信号電荷を基板１７へ掃き出すための基板シャッターパルスφＳＵＢなどの各種のタイミング信号が印加される。なお、基板シャッターパルスφＳＵＢによる基板シャッター機能は電子シャッターとも呼ばれる。   The solid-state imaging device 1 is formed on a semiconductor substrate (hereinafter referred to as a substrate) 9. Various timing signals such as a substrate shutter pulse φSUB for sweeping signal charges accumulated in the photodiode 11 to the substrate 17 are applied to the substrate 17. The substrate shutter function based on the substrate shutter pulse φSUB is also called an electronic shutter.

図１２は、フォトダイオード１１の基板深さ方向のポテンシャル分布を示す図である。このフォトダイオード１１に蓄積される信号電荷ｅの電荷量は、オーバーフローバリアＯＦＢのポテンシャルバリアの高さによって決定される。すなわち、オーバーフローバリアＯＦＢは、フォトダイオード１１に蓄積される飽和信号電荷量Ｑｓを決める。蓄積電荷量がこの飽和信号電荷量Ｑｓを越えた場合に、その越えた分の電荷がポテンシャルバリアを越えて基板１７側へ掃き出される。このような縦型オーバーフロードレイン構造におけるオーバーフローバリアＯＦＢのポテンシャルは、オーバーフロードレインバイアス、すなわち基板バイアスＶｓｕｂによって制御可能である。つまり障壁の高さを基板バイアスＶｓｕｂにより制御可能である。   FIG. 12 is a diagram showing a potential distribution in the substrate depth direction of the photodiode 11. The amount of signal charge e accumulated in the photodiode 11 is determined by the height of the potential barrier of the overflow barrier OFB. That is, the overflow barrier OFB determines the saturation signal charge amount Qs accumulated in the photodiode 11. When the accumulated charge amount exceeds the saturation signal charge amount Qs, the excess charge is swept out toward the substrate 17 beyond the potential barrier. The potential of the overflow barrier OFB in such a vertical overflow drain structure can be controlled by an overflow drain bias, that is, a substrate bias Vsub. That is, the height of the barrier can be controlled by the substrate bias Vsub.

図１３は、基板バイアスＶｓｕｂの制御を伴うフレーム読み出しにおける固体撮像素子の動作タイミングを示すタイムチャートである。同図では、メカニカルシャッターの開閉状態と、基板バイアスＶｓｕｂ（図中の基板電圧）と、フォトダイオード１１から垂直ＣＣＤ１３への読み出しゲート電極に印加される垂直転送クロックΦＶ１、ΦＶ３とを示している。垂直転送クロックΦＶ１、ΦＶ３のハイレベルのパルスは、読み出しゲート電極に与えられる読み出しパルスＸＳＧである。   FIG. 13 is a time chart showing the operation timing of the solid-state imaging device in frame reading with control of the substrate bias Vsub. In the figure, the open / close state of the mechanical shutter, the substrate bias Vsub (substrate voltage in the drawing), and the vertical transfer clocks ΦV1 and ΦV3 applied to the read gate electrode from the photodiode 11 to the vertical CCD 13 are shown. High-level pulses of the vertical transfer clocks ΦV1 and ΦV3 are read pulses XSG given to the read gate electrodes.

モニター期間では、メカニカルシャッターが開状態のままビューファインダーや液晶モニターへの表示用に固体撮像素子から画像が読み出され、動画像として表示されている（高速動画撮像モードと呼ぶ）。   In the monitor period, an image is read from the solid-state image sensor for display on a viewfinder or a liquid crystal monitor while the mechanical shutter is open, and is displayed as a moving image (referred to as a high-speed moving image capturing mode).

また、ユーザのシャッター操作等により、メカニカルシャッターを併用したフレーム読み出しによる静止画像の撮像（静止画撮像モードと呼ぶ）が開始する。まず、基板バイアスＶｓｕｂには、複数個の基板シャッターパルスΦＳＵＢ（図中の、基板シャッター電圧のパルス）が印加される。基板シャッターとは、ΦＳＵＢによって基板バイアスＶｓｕｂを高くすることにより、オーバーフローバリア（図１２参照）の障壁をなくしてフォトダイオード１１の全ての信号電荷を基板１７に掃き出すことをいう。基板シャッターパルスの印加終了によりフォトダイオード１１の信号電荷の蓄積量がゼロになる。基板シャッターパルスの印加終了からメカニカルシャッターが閉じるまでの期間は、露光期間となる。これに続いて、垂直ＣＣＤ１３内の信号電荷を事前に掃き出す高速掃き出し期間、第１フィールド出力期間、高速掃き出し期間、第２フィールド出力期間、無効データ出力期間が順に設けられる。第１、第２フィールドの読み出し期間のそれぞれの先頭では、ΦＶ１、ΦＶ３に重畳される読み出しパルスＸＳＧによるフォトダイオード１１から垂直ＣＣＤへの第１、第２フィールドの信号電荷の読み出しがなされる。その後、無効データ出力期間を経てモニター出力期間に戻る。   In addition, when a user performs a shutter operation or the like, still image capturing (referred to as a still image capturing mode) by frame readout using a mechanical shutter is started. First, a plurality of substrate shutter pulses ΦSUB (substrate shutter voltage pulses in the figure) are applied to the substrate bias Vsub. The substrate shutter means that all signal charges of the photodiode 11 are swept out to the substrate 17 by eliminating the barrier of the overflow barrier (see FIG. 12) by increasing the substrate bias Vsub by ΦSUB. When the application of the substrate shutter pulse is completed, the signal charge accumulation amount of the photodiode 11 becomes zero. The period from the end of the application of the substrate shutter pulse to the closing of the mechanical shutter is the exposure period. Following this, a high-speed sweep period in which signal charges in the vertical CCD 13 are swept in advance, a first field output period, a high-speed sweep period, a second field output period, and an invalid data output period are sequentially provided. At the heads of the first and second field readout periods, signal charges in the first and second fields are read from the photodiode 11 to the vertical CCD by the readout pulse XSG superimposed on ΦV1 and ΦV3. Thereafter, the period returns to the monitor output period after an invalid data output period.

基板バイアス電圧Ｖｓｕｂについては、高速動画撮像モード（モニター期間中）では第１バイアス電圧が印加される。静止画撮像モードでは、同図のように第１バイアス電圧と第２バイアス電圧とが切り換えられる（基板バイアス変調と呼ぶ）。第２バイアス電圧は第１バイアス電圧より低いので、オーバーフローバリアＯＦＢの高さは、第２バイアス電圧の方が高くなり、飽和信号電荷量Ｑｓが増加する。第２バイアス電圧の期間は、同図では露光期間中からも無効データ出力期間であるが、少なくとも第２フィールド出力期間を含む。   As for the substrate bias voltage Vsub, the first bias voltage is applied in the high-speed moving image capturing mode (during the monitoring period). In the still image capturing mode, the first bias voltage and the second bias voltage are switched as shown in the figure (referred to as substrate bias modulation). Since the second bias voltage is lower than the first bias voltage, the height of the overflow barrier OFB is higher in the second bias voltage and the saturation signal charge amount Qs is increased. The period of the second bias voltage is an invalid data output period even during the exposure period in the figure, but includes at least a second field output period.

基板バイアスの変調およびそのタイミングについては、非特許文献１において具体的に開示されている。
特開平１０−１５０１８３号公報 ソニー（株）"ＩＣＱ２３２ＢＱ仕様書（対角５ｍｍ（１／３．６型）正方画素型カラー用フレーム読み出し方式固体撮像素子）"、［ｏｎｌｉｎｅ］、［平成１５年４月２３日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｏｎｙ．ｃｏ．ｊｐ／~ｓｅｍｉｃｏｎ／ｊａｐａｎｅｓｅ／ｉｍｇ／ｓｏｎｙｊ０１／ｅ６８０１３８３．ｐｄｆ＞ Non-Patent Document 1 specifically discloses the modulation of the substrate bias and its timing.
Japanese Patent Laid-Open No. 10-150183 Sony Corporation "ICQ232BQ specification (diagonal 5mm (1 / 3.6 type) square pixel type frame readout type solid-state image sensor for color)", [online], [Search April 23, 2003], Internet <URL: http: // www. sony. co. jp / ~ semicon / japan / img / sonyj01 / e68001383. pdf>

しかしながら上記従来技術によれば、第１バイアス電圧から第２バイアス電圧に切り換える基板バイアス変調において基板バイアス回路の負荷抵抗Ｒ１とφSUBカップリング容量Ｃ及びSUB容量で決まる１０ｍｓ程度の時定数でしか電圧が下がらないため、実際の露光開始時点より２０ｍｓ前に基板バイアスコントロールを開始する必要があり、そのため最終印加する電子シャッターパルスΦＳＵＢは第２バイアス電圧に重畳されることとなり、電荷を基板へ引き抜く上で必要なピーク基板電圧が基板バイアス変調分だけ低下してしまい、より低い電圧で電荷を基板へ引き抜くことが出来る素子設計が必要であったり、他の対策手段として基板バイアス回路時定数を小さくするためにφSUBカップリング容量Ｃを低減すると、基板容量とこのＣとの容量分割で電子シャッターパルスΦＳＵＢが低下してしまうためあらかじめ高振幅のφSUBパルスを印加させるか、あるいは先の課題対策同様より低い電圧で電荷を基板へ引き抜きが出来る素子設計が必要となり、画素の微細化に際してはこれらの対策はより困難を極める。   However, according to the above prior art, in the substrate bias modulation for switching from the first bias voltage to the second bias voltage, the voltage is applied only with a time constant of about 10 ms determined by the load resistor R1, the φSUB coupling capacitor C and the SUB capacitor of the substrate bias circuit. Therefore, it is necessary to start the substrate bias control 20 ms before the actual exposure start time. Therefore, the electronic shutter pulse ΦSUB to be finally applied is superimposed on the second bias voltage, and the charge is extracted to the substrate. In order to reduce the substrate bias circuit time constant, the required peak substrate voltage is reduced by the amount of substrate bias modulation, and an element design that can extract charges to the substrate at a lower voltage is required. If the φSUB coupling capacitance C is reduced, the capacitance between the substrate capacitance and this C Since the electronic shutter pulse ΦSUB decreases due to the division, it is necessary to apply a high-amplitude φSUB pulse in advance, or to design an element that can extract charges to the substrate with a lower voltage as in the previous problem countermeasures. In these cases, these measures are more difficult.

一方、電子シャッターパルスΦＳＵＢ最終印加直後に第１バイアス電圧から第２バイアス電圧に切り換えれば上記素子設計の課題及びφSUBパルス高振幅化を回避できるが、電圧の立ち下がり時間を極力短くしないと特に高速シャッタ動作時の分光特性が変動してしまい、高速シャッタ動作による画像が通常シャッタ動作による画像よりも画質が劣化（色再現性が異なってまう）という新たな課題が発生する。   On the other hand, if the first bias voltage is switched from the first bias voltage to the second bias voltage immediately after the final application of the electronic shutter pulse ΦSUB, it is possible to avoid the problems of the element design and the increase in the φSUB pulse amplitude, but especially if the voltage fall time is not shortened as much as possible. Spectral characteristics at the time of high-speed shutter operation fluctuate, and a new problem arises that the image quality of the image by the high-speed shutter operation is deteriorated (color reproducibility is different) than the image by the normal shutter operation.

次にこれらの課題を具体的に説明する。第１バイアス電圧から第２バイアス電圧に基板バイアス電圧の立ち下がり区間を拡大したタイムチャートを図１４に示す。同図のように、第１バイアス電圧から第２バイアス電圧への立ち下がり時間Ｔｆは約１０００μＳ（約１ｍＳ）ほどかかっている。これに対して、高速シャッタ動作における露光期間は、同図の立ち下がり時間Ｔｆよりも短い場合（例えば１００μＳ）があり、立ち下がりの過渡期に露光期間が完了することになる。   Next, these problems will be specifically described. FIG. 14 shows a time chart in which the falling section of the substrate bias voltage is enlarged from the first bias voltage to the second bias voltage. As shown in the figure, the fall time Tf from the first bias voltage to the second bias voltage takes about 1000 μS (about 1 mS). On the other hand, the exposure period in the high-speed shutter operation may be shorter (eg, 100 μS) than the fall time Tf in the figure, and the exposure period is completed in the transition period of the fall.

図１５Ａは、基板バイアス電圧が第１バイアス電圧である場合のフォトダイオードの分光特性を示す図である。また、図１５Ｂは、基板バイアス電圧が第２バイアス電圧である場合のフォトダイオードの分光特性を示す図である。同図において横軸は波長を、縦軸は分光感度を示している。同図にしめすように、第２バイアス電圧での分光感度は、第１バイアス電圧での分光感度と比較して、波長が長いほど（特に赤Ｒ、緑Ｇ）優れている。   FIG. 15A is a diagram illustrating the spectral characteristics of the photodiode when the substrate bias voltage is the first bias voltage. FIG. 15B is a diagram showing the spectral characteristics of the photodiode when the substrate bias voltage is the second bias voltage. In the figure, the horizontal axis indicates the wavelength, and the vertical axis indicates the spectral sensitivity. As shown in the figure, the spectral sensitivity at the second bias voltage is superior to the spectral sensitivity at the first bias voltage as the wavelength is longer (especially red R and green G).

図１６は、基板バイアス電圧の立ち下がり区間におけるオーバーフローバリアの変化の様子を示す図である。同図のように、第２バイアス電圧時におけるオーバーフローバリアのピークは、第１バイアス電圧と比べてより深い位置に存在する。波長が長い光ほど（特に赤Ｒ、緑Ｇ）基板表面から深い位置まで到達し光電変換されるので、図１５Ａ、図１５Ｂのような分光感度の差が現れる。高速シャッタ動作時の分光特性が劣化するのは、オーバーフローバリアのピークが基板深さ方向に変化する過渡期にあるからである。   FIG. 16 is a diagram illustrating a change in the overflow barrier in the falling section of the substrate bias voltage. As shown in the drawing, the peak of the overflow barrier at the time of the second bias voltage exists at a deeper position than the first bias voltage. Light having a longer wavelength (especially red R and green G) reaches a deeper position from the substrate surface and undergoes photoelectric conversion, so that a difference in spectral sensitivity as shown in FIGS. 15A and 15B appears. The spectral characteristics during the high-speed shutter operation are deteriorated because the peak of the overflow barrier is in a transition period in which the peak changes in the substrate depth direction.

上記の立ち下がり期間は、従来例で説明したように基板バイアス回路の負荷抵抗Ｒ１とφSUBカップリング容量Ｃ及びSUB容量で決まるが、φSUBカップリング容量Ｃを低減すると、基板容量とこのＣとの容量分割で電子シャッターパルスΦＳＵＢが低下してしまうため、これらを生じさせることなく立ち下がり時間を短縮するためにトランジスタＱ１の接地抵抗である抵抗Ｒ１の抵抗値を小さくすることが考えれる。通常基板電流は過剰電荷の掃き出し電流を想定しているため抵抗Ｒ１は、例えば１００ｋオームから１０００ｋオーム程度の大きな抵抗値を有する。もし、この抵抗Ｒ１の抵抗値を小さくすれば、常時不要な大電流が抵抗Ｒ１に流れてしまい電源回路の大型化と消費電力増大や発熱の問題を生じる。   The fall period is determined by the load resistance R1 of the substrate bias circuit, the φSUB coupling capacitance C, and the SUB capacitance as described in the conventional example. When the φSUB coupling capacitance C is reduced, the substrate capacitance and the C are reduced. Since the electronic shutter pulse ΦSUB decreases due to the capacitive division, it is conceivable to reduce the resistance value of the resistor R1, which is the ground resistance of the transistor Q1, in order to shorten the fall time without causing them. Since the normal substrate current is supposed to sweep out excess charges, the resistor R1 has a large resistance value of, for example, about 100 kΩ to 1000 kΩ. If the resistance value of the resistor R1 is reduced, an unnecessary large current always flows through the resistor R1, resulting in a problem that the power supply circuit becomes larger, consumes more power, and generates heat.

本発明は、素子設計を容易とし、電源回路および消費電力は従来と同等でかつ高速シャッタ動作での分光特性を向上させて画質劣化を防止する固体撮像装置およびカメラを提供することを目的とする。 The present invention aims to facilitate the device design, the power supply circuit and power consumption to provide a conventional equivalent and fast solid-state image sensor and a camera spectral characteristics improves by that to prevent deterioration of image quality by the shutter operation And

上記の目的を達成するため本発明の固体撮像装置は、フォトダイオードで発生した過剰電荷をドレインに排出するオーバーフロードレイン構造を採りフォトダイオードに蓄積された電荷をドレインに排出する電子シャッター機能を有する固体撮像素子と、フォトダイオードへの光の入射を制御する遮光手段と、オーバーフロードレイン構造でのオーバーフローバリアの高さを規定する基板バイアス電圧を、前記固体撮像素子が形成された半導体基板に印加する基板バイアス回路と、基板バイアス電圧を変調する駆動部とを備える固体撮像装置であって、前記基板バイアス回路は、基板バイアス電圧を半導体基板に印加するボルテージフォロワトランジスタと、前記ボルテージフォロワトランジスタの出力端にダイオードを介して接続される抵抗値可変の接地抵抗体とを備える。 Upper Symbol solid-state imaging device of the object of the present invention to achieve has an electronic shutter function for discharging the charge accumulated in the photodiode take an overflow drain structure for discharging excess charges generated in the photodiode to the drain to the drain A solid-state imaging device, a light shielding means for controlling the incidence of light on the photodiode, and a substrate bias voltage that defines the height of the overflow barrier in the overflow drain structure are applied to the semiconductor substrate on which the solid-state imaging device is formed. A solid-state imaging device including a substrate bias circuit and a drive unit that modulates a substrate bias voltage, the substrate bias circuit including a voltage follower transistor that applies a substrate bias voltage to a semiconductor substrate, and an output terminal of the voltage follower transistor Connected through a diode to Comprising a ground resistor value variable.

この構成によれば、接地抵抗体の抵抗値が可変であることから基板バイアス電圧の立ち下がりにおいて抵抗値を小さくすることにより立ち下がり時間を容易に短縮することができる。この立ち下がり時間を短縮することによって、高速シャッタ動作時でも通常シャッタ動作と同じ分光特性を実現することができる。その結果、通常シャッタ動作と比べて高速シャッタ動作でも画質劣化を防止することができる。   According to this configuration, since the resistance value of the ground resistor is variable, the fall time can be easily shortened by reducing the resistance value at the fall of the substrate bias voltage. By shortening the fall time, the same spectral characteristic as that of the normal shutter operation can be realized even during the high-speed shutter operation. As a result, image quality deterioration can be prevented even in a high-speed shutter operation compared to a normal shutter operation.

ここで、前記接地抵抗体は、第１の接地抵抗体と、前記第１の接地抵抗体に並列接続された抵抗回路とを備え、前記抵抗回路は、第１の接地抵抗体よりも小さな抵抗値の第２の抵抗体と、前記第２の抵抗体に直列接続されたスイッチとを備えるようにしてもよい。   Here, the ground resistor includes a first ground resistor and a resistor circuit connected in parallel to the first ground resistor, and the resistor circuit has a smaller resistance than the first ground resistor. A second resistor having a value and a switch connected in series to the second resistor may be provided.

この構成によれば、接地抵抗体を簡単な回路構成により実現することができる。
ここで、前記駆動部は、電子シャッターによるドレインへの電荷の排出終了時から前記遮光手段が閉じるまでを露光期間として撮像するモードにおいて、第１バイアス変調を行うと同時に、前記接地抵抗体の抵抗値を第１の抵抗値から第１の抵抗値よりも小さい第２の抵抗値に変更し、前記第１バイアス変調は、電子シャッター終了直後に基板バイアス電圧を第１バイアス電圧から第１バイアス電圧よりも低電圧の第２バイアス電圧に変更することであるとしてもよい。 According to this configuration, the ground resistor can be realized with a simple circuit configuration.
Here, the drive unit performs the first bias modulation in the mode in which the exposure period is from the end of the discharge of the charge to the drain by the electronic shutter until the light shielding unit is closed, and at the same time, the resistance of the ground resistor The first bias value is changed from a first resistance value to a second resistance value smaller than the first resistance value, and the first bias modulation changes the substrate bias voltage from the first bias voltage to the first bias voltage immediately after the end of the electronic shutter. Alternatively, the second bias voltage may be changed to a lower voltage.

この構成によれば、駆動部の制御によって、第１バイアス電圧から第２バイアス電圧に変更するときに、その立ち下がり時間を短縮することができる。   According to this configuration, the fall time can be shortened when the first bias voltage is changed to the second bias voltage under the control of the drive unit.

ここで、前記駆動部は、電子シャッターによるドレインへの電荷の排出終了時から前記遮光手段が閉じるまでを露光期間として撮像する撮像モードにおいて、第１バイアス変調を指示する制御信号を用いて前記スイッチをオンにする。   Here, the drive unit uses the control signal to instruct the first bias modulation in an imaging mode in which imaging is performed with an exposure period from the end of discharge of charge to the drain by the electronic shutter until the light shielding unit is closed. Turn on.

前記第１バイアス変調は、電子シャッター終了直後に基板バイアス電圧を第１バイアス電圧から第１バイアス電圧よりも低電圧の第２バイアス電圧に変更することであるとしてもよい。   The first bias modulation may be to change the substrate bias voltage from the first bias voltage to a second bias voltage lower than the first bias voltage immediately after the electronic shutter is finished.

この構成によれば、第１バイアス変調を指示する制御信号をスイッチの制御と兼用するので、第２の抵抗体とスイッチとが増加するだけで回路規模の増加を最小限に抑えることができる。   According to this configuration, since the control signal instructing the first bias modulation is also used for the switch control, an increase in the circuit scale can be suppressed to a minimum only by increasing the second resistor and the switch.

ここで、前記駆動部は、さらに、前記撮像モードの終了時に前記基板バイアス電圧を第２バイアス電圧から第１バイアス電圧に変更し、これと同時に前記スイッチをオフにするようにしてもよい。   Here, the drive unit may further change the substrate bias voltage from the second bias voltage to the first bias voltage at the end of the imaging mode, and simultaneously turn off the switch.

この構成によれば、上記の撮像モードの終了時にスイッチがオフになるので、接地抵抗体に流れる電流が増加する期間を撮像モードの終了までの期間に限定することができる。   According to this configuration, since the switch is turned off at the end of the imaging mode, the period during which the current flowing through the ground resistor increases can be limited to the period until the end of the imaging mode.

ここで、前記第１バイアス電圧は、前記オーバーフロバリアの高さを読み出しゲートにおける障壁よりも低く設定する電圧であり、前記第２バイアス電圧は、前記オーバーフロバリアの高さを読み出しゲートにおける障壁よりも高く設定する電圧であるとしてもよい。   Here, the first bias voltage is a voltage for setting the height of the overflow barrier to be lower than the barrier in the read gate, and the second bias voltage is the height of the overflow barrier in the barrier at the read gate. The voltage may be set higher than that.

この構成によれば、第２バイアス電圧ではオーバーフロバリアの高さが読み出しゲートにおける障壁よりも高く設定されるので、読み出しゲートの障壁高さまで信号電荷を蓄積させることができ、その結果、フォトダイオードのリニア範囲が拡大し感度を向上させることができる。   According to this configuration, since the height of the overflow barrier is set higher than the barrier at the read gate at the second bias voltage, signal charges can be accumulated up to the barrier height of the read gate, and as a result, the photodiode The linear range can be expanded and the sensitivity can be improved.

ここで、前記駆動部は、さらに、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行い、前記第２バイアス変調は、基板バイアス電圧を第２バイアス電圧よりも高い第３バイアス電圧に変更することであるとしてもよい。   Here, the driving unit further performs second bias modulation after the end of the exposure period and before sweeping out the charge of the vertical CCD, and the second bias modulation is configured such that the substrate bias voltage is higher than the second bias voltage. It may be changed to 3 bias voltage.

ここで、前記駆動部は、さらに、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行い、前記第２バイアス変調は、第２バイアス電圧に飽和信号制御用パルスを重畳させることによりオーバフローバリアを一時的に低くすることであるとしてもよい。   Here, the drive unit further performs second bias modulation after the end of the exposure period and before sweeping out the charge of the vertical CCD, and the second bias modulation superimposes a saturation signal control pulse on the second bias voltage. It is also possible to temporarily lower the overflow barrier.

この構成によれば、第１バイアス変調により、読み出しゲートの障壁高さまで信号電荷を蓄積させ、さらに、第２バイアス変調により、読み出しゲートの障壁高さぎりぎり一杯の過剰な信号電荷を基板に排出させることができ、ブルーミングの発生を抑制することができる。   According to this configuration, signal charges are accumulated up to the barrier height of the read gate by the first bias modulation, and further, excessive signal charges that are almost full of the barrier height of the read gate are discharged to the substrate by the second bias modulation. And the occurrence of blooming can be suppressed.

また、上記の目的を達成するため本発明のカメラは、上記の固体撮像装置を備える。   In order to achieve the above object, a camera of the present invention includes the above solid-state imaging device.

以上のように本発明の基板バイアス回路、固体撮像装置およびカメラでは、基板バイアス電圧立ち下がり時間を容易に短縮することができ、立ち下がり時間の短縮することによって、高速シャッタ動作時でも低速シャッタ動作時と同様に蓄積時間内での分光特性変動を防止することができる。その結果、高速シャッタ動作でも色再現性変化による画質劣化のない撮像が出来る。   As described above, in the substrate bias circuit, the solid-state imaging device, and the camera according to the present invention, the substrate bias voltage fall time can be easily shortened, and the fall time can be shortened so that the low-speed shutter operation can be performed even during the high-speed shutter operation. As in the case of time, fluctuations in spectral characteristics within the accumulation time can be prevented. As a result, it is possible to perform imaging without deterioration in image quality due to a change in color reproducibility even in a high-speed shutter operation.

また、簡単な回路構成により実現することもできる。   It can also be realized with a simple circuit configuration.

図１は、本発明の実施の形態における固体撮像装置の概略構成を示すブロック図である。固体撮像装置１は、レンズ２、メカニカルシャッター３、駆動部４、信号処理部５、固体撮像素子１０を備える。同図において、被写体（図示せず）からの入射光は、レンズ２等の光学系およびメカニカルシャッター３を経てＣＣＤ固体撮像素子１０の撮像エリアに入射する。メカニカルシャッター３は、ＣＣＤ固体撮像素子１０の撮像エリアへの入射光を制御する。なお、メカニカルシャッター３の代わりに遮光する機能を有する液晶シャッター等を有していてもよい。   FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to an embodiment of the present invention. The solid-state imaging device 1 includes a lens 2, a mechanical shutter 3, a driving unit 4, a signal processing unit 5, and a solid-state imaging element 10. In the figure, incident light from a subject (not shown) enters an imaging area of a CCD solid-state imaging device 10 through an optical system such as a lens 2 and a mechanical shutter 3. The mechanical shutter 3 controls incident light to the imaging area of the CCD solid-state imaging device 10. Note that a liquid crystal shutter or the like having a function of shielding light may be provided instead of the mechanical shutter 3.

図２は、固体撮像装置における基板バイアス回路の概略構成を示す回路図である。ここで示す固体撮像素子１０には、固体撮像素子１０が形成されている半導体基板に印加する基板バイアス電圧を与えるVsub端子を有する。この基板バイアス回路は、基板バイアス電圧をＶｓｕｂ端子から半導体基板に印加するボルテージフォロワを構成するエミッターフォロワトランジスタＱ１と、エミッターフォロワトランジスタＱ１の出力端であるエミッターにダイオードＤ１を介して接続され、抵抗値可変の接地抵抗体とを備える。この接地抵抗体は、第１の接地抵抗体Ｒ１と、前記第１の接地抵抗体に並列接続された抵抗回路とを備える。この抵抗回路は、第１の接地抵抗体Ｒ１よりも小さな抵抗値の第２の抵抗体Ｒ２と、第２の抵抗体Ｒ２に直列接続されたスイッチＳＷを備える。   FIG. 2 is a circuit diagram showing a schematic configuration of the substrate bias circuit in the solid-state imaging device. The solid-state imaging device 10 shown here has a Vsub terminal that applies a substrate bias voltage to be applied to the semiconductor substrate on which the solid-state imaging device 10 is formed. This substrate bias circuit is connected to an emitter follower transistor Q1 constituting a voltage follower that applies a substrate bias voltage from a Vsub terminal to a semiconductor substrate, and an emitter, which is an output terminal of the emitter follower transistor Q1, via a diode D1. And a variable grounding resistor. The ground resistor includes a first ground resistor R1 and a resistor circuit connected in parallel to the first ground resistor. This resistance circuit includes a second resistor R2 having a resistance value smaller than that of the first ground resistor R1, and a switch SW connected in series to the second resistor R2.

ここで、上記したスイッチＳｗは第１バイアス電圧時では、エミッターフォロワ回路の第１の接地抵抗体のみを有効にし、第２バイアス電圧時にはエミッター・フォロワ回路の第１の接地抵抗体と第１の接地抵抗体の抵抗値よりも小さな抵抗値の第２の接地抵抗体を有効にし、第１の接地抵抗体および第２の接地抵抗体が並列回路となるように構成されている。即ち、第２バイアス電圧期間に比べて長期間である第１バイアス電圧期間では、第１の接地抵抗体に大電流が流れ消費電力の増加や発熱などの問題が生じることを防ぐため大きな抵抗値に設定し、第２バイアス電圧期間は第１バイアス電圧から第２バイアス電圧に下げる際（第１バイアス変調時）の立ち下がり時間を短縮するため、第１の接地抵抗体と第２の接地抵抗体の合成抵抗値が小さくなるように設定されている。   Here, the above-described switch Sw enables only the first ground resistor of the emitter follower circuit at the time of the first bias voltage, and the first ground resistor and the first ground of the emitter follower circuit at the time of the second bias voltage. The second ground resistor having a resistance value smaller than the resistance value of the ground resistor is made effective, and the first ground resistor and the second ground resistor are configured as a parallel circuit. That is, in the first bias voltage period, which is longer than the second bias voltage period, a large resistance value is used to prevent problems such as a large current flowing through the first ground resistor and an increase in power consumption or heat generation. In order to shorten the fall time when the second bias voltage period is decreased from the first bias voltage to the second bias voltage (during the first bias modulation), the first ground resistor and the second ground resistor are set. The combined resistance value of the body is set to be small.

上記したCCDカメラの回路構成により、第１バイアス電圧期間の消費電力の増加や発熱を抑え、第１バイアス電圧から第２バイアス電圧に下げる際（第１バイアス変調時）の立ち下がり時間の短縮を可能となるものである。   The above CCD camera circuit configuration suppresses increase in power consumption and heat generation during the first bias voltage period, and shortens the fall time when the first bias voltage is lowered to the second bias voltage (during the first bias modulation). It is possible.

なお、前記第１、第２の抵抗体は電流を抑制できるものであれば、Rでも半導体素子のＯＮ或いはＯＦＦ抵抗でもよく、また、抵抗値の切替えについても単に単体の抵抗体を切替えるのみでなく、抵抗体の組み合わせによって抵抗値を切替えてもよい。また、図１では、基板バイアス回路は、固体撮像素子１０の外部であるが、全部あるいは一部が固体撮像素子１０の内部であってもよい。また、トランジスター回路素子としてはバイポーラ型でもＭＯＳ型、あるいは接合電界効果型でも良い。   The first and second resistors may be R or a semiconductor element ON or OFF resistor as long as current can be suppressed, and the resistance value can be switched by simply switching a single resistor. Alternatively, the resistance value may be switched by a combination of resistors. In FIG. 1, the substrate bias circuit is outside the solid-state imaging device 10, but all or part of it may be inside the solid-state imaging device 10. The transistor circuit element may be a bipolar type, a MOS type, or a junction field effect type.

図３は、基板バイアス回路のより詳細な具体例を示す回路図である。同図では、図２のスイッチＳＷがスイッチトランジスタＱ３で構成されている。スイッチトランジスタＱ３のゲートは、基板バイアス電圧を制御する制御信号ＶｓｕｂＣｏｎｔにより制御される。基板バイアス電圧を制御する制御信号ＶｓｕｂＣｏｎｔは、従来と同様に、トランジスタＱ２をオフにしているときは第１のバイアス電圧に、トランジスタＱ２をオンにしているときはより低電圧の第２のバイアス電圧に設定する。   FIG. 3 is a circuit diagram showing a more specific example of the substrate bias circuit. In the figure, the switch SW of FIG. 2 is constituted by a switch transistor Q3. The gate of the switch transistor Q3 is controlled by a control signal VsubCont that controls the substrate bias voltage. The control signal VsubCont for controlling the substrate bias voltage is the first bias voltage when the transistor Q2 is turned off, and the lower second bias voltage when the transistor Q2 is turned on. Set to.

第１の接地抵抗体Ｒ１は例えば１００ｋオーム、第２の接地抵抗体Ｒ２は数ｋオーム（５ｋオームなど）でよい。この場合、第１の接地抵抗体Ｒ１と第２の接地抵抗体Ｒ２の合成抵抗は約５ｋオームとなる。   The first grounding resistor R1 may be, for example, 100 k ohms, and the second grounding resistor R2 may be several k ohms (such as 5 k ohms). In this case, the combined resistance of the first grounding resistor R1 and the second grounding resistor R2 is about 5 k ohms.

図４は、ＳｕｂＣｏｎｔと基板バイアス電圧との関係を示すタイムチャートである。同図は図１３に示した固体撮像装置の動作タイミングを示すタイムチャートの一部分を拡大した図である。図４において、ＳｕｂＣｏｎｔは基板バイアス変調を指示する制御信号であり、同時にスイッチトランジスタＱ３のオンおよびオフを制御する。具体的には、ＳｕｂＣｏｎｔ信号は、電子シャッターによるドレインへの電荷の排出終了時から前記遮光手段が閉じるまでを露光期間として撮像する撮像モードにおいて、電子シャッター終了直後に基板バイアス電圧を第１バイアス電圧から第１バイアス電圧よりも低電圧の第２バイアス電圧に変更することを指示する制御信号である。スイッチトランジスタＱ３は、この信号によりオンするので、基板バイアス電圧が第１バイアス電圧から第２バイアス電圧に変化するのと同時にオンする。逆に、基板バイアス電圧が第２バイアス電圧から第１バイアス電圧に変化するのと同時にオフすることになる。   FIG. 4 is a time chart showing the relationship between SubCont and the substrate bias voltage. This figure is an enlarged view of a part of the time chart showing the operation timing of the solid-state imaging device shown in FIG. In FIG. 4, SubCont is a control signal for instructing substrate bias modulation, and at the same time, controls on and off of the switch transistor Q3. Specifically, the SubCont signal is the first bias voltage immediately after the end of the electronic shutter in the imaging mode in which the exposure period is from the end of the discharge of the charge to the drain by the electronic shutter until the light shielding means is closed. Is a control signal for instructing to change to a second bias voltage lower than the first bias voltage. Since the switch transistor Q3 is turned on by this signal, the switch transistor Q3 is turned on at the same time when the substrate bias voltage changes from the first bias voltage to the second bias voltage. Conversely, the substrate bias voltage is turned off simultaneously with the change from the second bias voltage to the first bias voltage.

図５は、基板バイアス電圧の立ち下がり区間におけるタイムチャートを示す図である。同図における基板バイアス電圧の立ち下がり時間は、第１、第２の接地抵抗体Ｒ１、Ｒ２、半導体基板自体の容量等に依存するが、図１４に示したタイムチャートと比較すると、高速シャッタ時の露光時間よりも十分に短い時間で立ち下る。   FIG. 5 is a diagram showing a time chart in the falling section of the substrate bias voltage. The fall time of the substrate bias voltage in the figure depends on the first and second ground resistors R1, R2, the capacitance of the semiconductor substrate itself, etc., but compared with the time chart shown in FIG. It falls in a time sufficiently shorter than the exposure time.

図６Ａは、固体撮像素子１０におけるフォトダイオードの配列と垂直ＣＣＤ１３の垂直転送電極の配列を示す一例である。フォトダイオードの配列は、いわゆるベイヤー配列である。垂直ＣＣＤ１３の垂直転送電極は、４相クロックパルスΦＶ１〜ΦＶ４に対応するΦ１〜Φ４の４種類が繰り返し配列される。このうちΦ１、Φ３は、それぞれ奇数ライン、偶数ラインのフォトダイオードから信号電荷を垂直ＣＣＤに読み出すための読み出しゲート電極を兼ねている。静止画撮像モードにおけるフレーム読み出しでは、露光期間の後に、図６Ｂのような、読み出しゲート電極Φ１から読み出された奇数ラインからなる第１フィールドの読み出しと、図６Ｃのような、読み出しゲート電極Φ３から読み出された偶数ラインからなる第２フィールドの読み出しとが順次になされる。   FIG. 6A is an example showing the arrangement of the photodiodes in the solid-state imaging device 10 and the arrangement of the vertical transfer electrodes of the vertical CCD 13. The arrangement of the photodiodes is a so-called Bayer arrangement. Four types of Φ1 to Φ4 corresponding to the four-phase clock pulses ΦV1 to ΦV4 are repeatedly arranged on the vertical transfer electrode of the vertical CCD 13. Of these, Φ1 and Φ3 also serve as readout gate electrodes for reading out signal charges from the photodiodes on the odd and even lines to the vertical CCD, respectively. In frame readout in the still image capturing mode, after the exposure period, readout of the first field composed of odd lines read from the readout gate electrode Φ1 as shown in FIG. 6B and readout gate electrode Φ3 as shown in FIG. 6C. The second field consisting of the even lines read from is read out sequentially.

駆動部４は、固体撮像素子１０の垂直ＣＣＤの転送を制御する４相クロックパルスΦＶ１〜ΦＶ４、水平ＣＣＤの転送を制御する２層クロックパルスΦＨ１、ΦＨ２、基板バイアス電圧制御信号ＶｓｕｂＣｏｎｔ、基板シャッターパルスΦｓｕｂ等を生成し、固体撮像素子１０に供給する。４相クロックパルスのうちΦＶ１、ΦＶ３は、ローレベル、ミドルレベル、ハイレベルの３値をとりうる信号であり、そのハイレベルパルスは読み出しゲート電極に印加される読み出しパルスＸＳＧである。この駆動部４は、基板バイアス電圧について、静止画撮像モードにおいて露光期間の開始時に、第１バイアス電圧から第２バイアス電圧に下げ、第２フィールド読み出し完了後に第１バイアス電圧に戻すように基板バイアス変調を行う。   The driving unit 4 includes four-phase clock pulses ΦV1 to ΦV4 that control the transfer of the vertical CCD of the solid-state imaging device 10, two-layer clock pulses ΦH1 and ΦH2 that control the transfer of the horizontal CCD, a substrate bias voltage control signal VsubCont, and a substrate shutter pulse. Φsub and the like are generated and supplied to the solid-state imaging device 10. Among the four-phase clock pulses, ΦV1 and ΦV3 are signals that can take three values of low level, middle level, and high level, and the high level pulse is a read pulse XSG applied to the read gate electrode. The drive unit 4 lowers the substrate bias voltage from the first bias voltage to the second bias voltage at the start of the exposure period in the still image capturing mode, and returns the substrate bias to the first bias voltage after the completion of the second field reading. Modulate.

ここで、第１バイアス電圧は、メカニカルシャッター２６の開状態での動画撮像モードにおける基板バイアス電圧である。第２バイアス電圧は、第１バイアス電圧よりも低電圧で、オーバーフローバリアを高くして飽和信号電荷量Ｑｓを増加させるための基板バイアス電圧である。第２バイアス電圧によるオーバーフローバリアＯＦＢの障壁高さは、読み出しゲートの障壁よりも高くなるように設定される。   Here, the first bias voltage is a substrate bias voltage in the moving image capturing mode with the mechanical shutter 26 open. The second bias voltage is a substrate bias voltage that is lower than the first bias voltage, increases the overflow barrier, and increases the saturation signal charge amount Qs. The barrier height of the overflow barrier OFB by the second bias voltage is set to be higher than the barrier of the read gate.

図７に第１のバイアス電圧および第２のバイアス電圧によるオーバーフローバリアのポテンシャル分布図を示す。横軸のＸ−Ｙは図８に示した垂直ＣＣＤ１３からフォトダイオード１１までの基板水平方向を、Ｙ−Ｚは図８に示したフォトダイオード１１の基板深さ方向を示す。縦軸はポテンシャル（電位）を示す。同図のように、第１バイアス電圧は、前記オーバーフロバリアの高さを読み出しゲートにおける障壁よりも低く設定する電圧である。また、第２バイアス電圧は、前記オーバーフロバリアの高さを読み出しゲートにおける障壁よりも高く設定する電圧である。   FIG. 7 shows a potential distribution diagram of the overflow barrier by the first bias voltage and the second bias voltage. XY on the horizontal axis represents the substrate horizontal direction from the vertical CCD 13 to the photodiode 11 shown in FIG. 8, and YZ represents the substrate depth direction of the photodiode 11 shown in FIG. The vertical axis represents potential. As shown in the figure, the first bias voltage is a voltage that sets the height of the overflow barrier to be lower than the barrier at the read gate. The second bias voltage is a voltage that sets the height of the overflow barrier higher than the barrier at the read gate.

図８は、フォトダイオード１１および垂直ＣＣＤ１３周辺の基板深さ方向の構造を示す断面図である。同図において、例えばＮ型の基板３１の表面にＰ型のウェル領域３２が形成されている。ウェル領域３２の表面にはＮ型の信号電荷蓄積領域３３が形成され、さらにその上にＰ＋型の正孔蓄積領域３４が形成され、フォトダイオード１１が構成されている。   FIG. 8 is a cross-sectional view showing the structure in the substrate depth direction around the photodiode 11 and the vertical CCD 13. In the figure, for example, a P-type well region 32 is formed on the surface of an N-type substrate 31. An N-type signal charge accumulation region 33 is formed on the surface of the well region 32, and a P + -type hole accumulation region 34 is further formed thereon, so that the photodiode 11 is configured.

このフォトダイオード１１に蓄積される信号電荷ｅの電荷量は、Ｐ型のウェル領域３２で構成されるオーバーフローバリアＯＦＢのポテンシャルバリアの高さによって決定される。このオーバーフローバリアＯＦＢは、フォトダイオード１１に蓄積される飽和信号電荷量Ｑｓを決めるものであり、蓄積電荷量がこの飽和信号電荷量Ｑｓを越えた場合、越えた分の電荷がポテンシャルバリアを越えて基板３１側へ掃き出される。   The amount of signal charge e accumulated in the photodiode 11 is determined by the height of the potential barrier of the overflow barrier OFB formed of the P-type well region 32. The overflow barrier OFB determines the saturation signal charge amount Qs accumulated in the photodiode 11. When the accumulated charge amount exceeds the saturation signal charge amount Qs, the excess charge exceeds the potential barrier. Sweeped to the substrate 31 side.

このようにして、いわゆる縦型オーバーフロードレイン構造のフォトダイオード１１が構成されている。   In this way, a photodiode 11 having a so-called vertical overflow drain structure is formed.

フォトダイオード１１の横方向には、Ｐ型領域３２のうち読み出しゲート部１２を構成する部分を介してＮ型の信号電荷転送領域３５およびＰ＋ 型のチャネルストッパ領域３６が形成されている。信号電荷転送領域３５の下には、スミア成分の混入を防止するためのＰ＋ 型の不純物拡散領域３７が形成されている。さらに、信号電荷転送領域３５の上方には、例えば多結晶シリコンからなる転送電極３９が配されることにより、垂直ＣＣＤ１３が構成されている。転送電極３９は、Ｐ型領域３２の上方に位置する部分が、読み出しゲート部１２のゲート電極を兼ねている。   In the lateral direction of the photodiode 11, an N-type signal charge transfer region 35 and a P + -type channel stopper region 36 are formed via a portion of the P-type region 32 that constitutes the readout gate portion 12. Under the signal charge transfer region 35, a P + type impurity diffusion region 37 is formed for preventing the smear component from being mixed. Further, a transfer electrode 39 made of, for example, polycrystalline silicon is disposed above the signal charge transfer region 35, whereby the vertical CCD 13 is configured. In the transfer electrode 39, the portion located above the P-type region 32 also serves as the gate electrode of the read gate unit 12.

基板１７には、フォトダイオード１１に蓄積される信号電荷の電荷量を決定する（すなわちオーバーフローバリアＯＦＢのポテンシャルを決める）基板バイアスＶｓｕｂが印加されるようになっている。   A substrate bias Vsub that determines the amount of signal charge accumulated in the photodiode 11 (that is, determines the potential of the overflow barrier OFB) is applied to the substrate 17.

（実施の形態２）
本実施の形態における固体撮像装置の構成は、実施の形態１とほぼ同様であるが、駆動部４が、基板バイアス変調として第２バイアス変調を行う点が異なっている。同じ点は説明を省略して、以下異なる点を中心に説明する。 (Embodiment 2)
The configuration of the solid-state imaging device according to the present embodiment is almost the same as that of the first embodiment, except that the drive unit 4 performs the second bias modulation as the substrate bias modulation. Explanation of the same points is omitted, and different points will be mainly described below.

図９は、実施の形態２における固体撮像装置の動作タイミングを示すタイムチャートである。同図のように、駆動部４は、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行う。ここで、記第２バイアス変調は、第２バイアス電圧に飽和信号制御用パルスを重畳させることによりオーバフローバリアを一時的に低くすることである。これにより、第１バイアス変調により、読み出しゲートの障壁高さまで信号電荷を蓄積させ、さらに、第２バイアス変調により、読み出しゲートの障壁高さぎりぎり一杯の過剰な信号電荷を基板に排出させることができる。加えて、ブルーミングの発生を抑制することができる。   FIG. 9 is a time chart showing the operation timing of the solid-state imaging device according to the second embodiment. As shown in the figure, the drive unit 4 performs the second bias modulation after the exposure period ends and before the charge discharge of the vertical CCD. Here, the second bias modulation is to temporarily lower the overflow barrier by superimposing a saturation signal control pulse on the second bias voltage. As a result, the signal charge can be accumulated up to the barrier height of the read gate by the first bias modulation, and further, the excessive signal charge that is almost full of the barrier height of the read gate can be discharged to the substrate by the second bias modulation. . In addition, the occurrence of blooming can be suppressed.

（実施の形態３）
本実施の形態における固体撮像装置の構成は、実施の形態２とほぼ同様であるが、駆動部４が、基板バイアス変調として別の第２バイアス変調を行う点が異なっている。同じ点は説明を省略して、以下異なる点を中心に説明する。本実施の形態での第２バイアス変調は、基板バイアス電圧を第２バイアス電圧よりも高い第３バイアス電圧に変更することである。 (Embodiment 3)
The configuration of the solid-state imaging device according to the present embodiment is substantially the same as that of the second embodiment, except that the drive unit 4 performs another second bias modulation as the substrate bias modulation. Explanation of the same points is omitted, and different points will be mainly described below. The second bias modulation in the present embodiment is to change the substrate bias voltage to a third bias voltage higher than the second bias voltage.

図１０は、実施の形態２における固体撮像装置の動作タイミングを示すタイムチャートである。同図のように、駆動部４は、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行う。ここで、第２バイアス変調は、基板バイアス電圧を第２バイアス電圧よりも高い第３バイアス電圧に変更することである。これにより、第１バイアス変調により、読み出しゲートの障壁高さまで信号電荷を蓄積させ、さらに、第２バイアス変調により、読み出しゲートの障壁高さぎりぎり一杯の過剰な信号電荷を基板に排出させることができ、ブルーミングの発生を抑制することができる。   FIG. 10 is a time chart showing the operation timing of the solid-state imaging device according to the second embodiment. As shown in the figure, the drive unit 4 performs the second bias modulation after the exposure period ends and before the charge discharge of the vertical CCD. Here, the second bias modulation is to change the substrate bias voltage to a third bias voltage higher than the second bias voltage. Accordingly, the signal charge can be accumulated up to the barrier height of the read gate by the first bias modulation, and further, the excessive signal charge can be discharged to the substrate by the second bias modulation. The occurrence of blooming can be suppressed.

本発明は、半導体基板上に形成されたＣＣＤイメージセンサ、デジタルスチルカメラ、カメラ付き携帯電話機、ノートパソコンに内蔵のカメラ、情報処理機器に接続されるカメラユニット等に適している。   The present invention is suitable for a CCD image sensor formed on a semiconductor substrate, a digital still camera, a camera-equipped mobile phone, a camera built in a notebook computer, a camera unit connected to an information processing device, and the like.

実施の形態１における固体撮像装置の概略構成を示すブロック図である。1 is a block diagram illustrating a schematic configuration of a solid-state imaging device according to Embodiment 1. FIG. 基板バイアス回路の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of a substrate bias circuit. 基板バイアス回路の具体例を示す回路図である。It is a circuit diagram which shows the specific example of a substrate bias circuit. Sub Contと基板バイアス電圧との関係を示すタイムチャートである。5 is a time chart showing the relationship between Sub Cont and substrate bias voltage. 基板バイアス電圧の立ち下がり区間におけるタイムチャートを示す図である。It is a figure which shows the time chart in the fall area of a substrate bias voltage. 固体撮像素子におけるフォトダイオードの配列と垂直ＣＣＤの転送電極の配列を示す一例である。It is an example which shows the arrangement | sequence of the photodiode in a solid-state image sensor, and the arrangement | sequence of the transfer electrode of a vertical CCD. 奇数ラインからなる第１フィールドの読み出しの説明図である。It is explanatory drawing of the read-out of the 1st field which consists of an odd number line. 偶数ラインからなる第２フィールドの読み出しの説明図である。It is explanatory drawing of the reading of the 2nd field which consists of an even number line. 第１バイアス電圧および第２バイアス電圧印加時のポテンシャル分布図である。FIG. 7 is a potential distribution diagram when a first bias voltage and a second bias voltage are applied. フォトダイオードおよび垂直ＣＣＤ周辺の基板深さ方向の構造を示す断面図である。It is sectional drawing which shows the structure of the substrate depth direction around a photodiode and vertical CCD. 実施の形態２における固体撮像装置の動作タイミングを示すタイムチャートである。6 is a time chart illustrating the operation timing of the solid-state imaging device according to Embodiment 2. 実施の形態３における固体撮像装置の動作タイミングを示すタイムチャートである。12 is a time chart illustrating operation timings of the solid-state imaging device according to Embodiment 3. 従来技術における固体撮像素子（ＣＣＤ）の構成を示すブロック図である。It is a block diagram which shows the structure of the solid-state image sensor (CCD) in a prior art. フォトダイオードの基板深さ方向のポテンシャル分布を示す図である。It is a figure which shows the potential distribution of the substrate depth direction of a photodiode. 実施の形態における固体撮像装置の動作タイミングを示すタイムチャートである。It is a time chart which shows the operation timing of the solid-state imaging device in an embodiment. 基板バイアス電圧の立ち下がり区間におけるタイムチャートを示す図である。It is a figure which shows the time chart in the fall area of a substrate bias voltage. 第１バイアス電圧での分光特性を示す図である。It is a figure which shows the spectral characteristics in a 1st bias voltage. 第２バイアス電圧での分光特性を示す図である。It is a figure which shows the spectral characteristics in a 2nd bias voltage. 基板バイアス電圧の立ち下がり区間におけるオーバーフローバリアの変化の様子を示す図である。It is a figure which shows the mode of the change of the overflow barrier in the fall area of a substrate bias voltage.

符号の説明Explanation of symbols

１ 固体撮像装置１
２ レンズ
３ メカニカルシャッター３
４ 駆動部４
５ 信号処理部５
１０ 固体撮像素子１０
２０ 基板バイアス発生回路２０
Ｑ１ エミッターフォロワトランジスタＱ１
Ｑ２ スイッチトランジスタＱ２
Ｑ３ スイッチトランジスタＱ３
Ｄ１ ダイオードＤ１
Ｃ キャパシタＣ
Ｒ１ 第１接地抵抗Ｒ１
Ｒ２ 第２接地抵抗Ｒ２
ＳＷ スイッチＳＷ
Ｒ３ 抵抗Ｒ３
Ｒ４ 抵抗Ｒ４ 1 Solid-state imaging device 1
2 Lens 3 Mechanical shutter 3
4 Drive unit 4
5 Signal processor 5
10 Solid-state image sensor 10
20 Substrate bias generation circuit 20
Q1 Emitter-follower transistor Q1
Q2 Switch transistor Q2
Q3 Switch transistor Q3
D1 Diode D1
C Capacitor C
R1 first grounding resistor R1
R2 Second ground resistance R2
SW switch SW
R3 resistance R3
R4 resistance R4

Claims (3)

フォトダイオードで発生した過剰電荷をドレインに排出するオーバーフロードレイン構造を採りフォトダイオードに蓄積された電荷をドレインに排出する電子シャッター機能を有する固体撮像素子と、フォトダイオードへの光の入射を制御する遮光手段と、オーバーフロードレイン構造でのオーバーフローバリアの高さを規定する基板バイアス電圧を、前記固体撮像素子が形成された半導体基板に印加する基板バイアス回路と、基板バイアス電圧を変調する駆動部とを備える固体撮像装置であって、
前記基板バイアス回路は、
前記基板バイアス電圧を前記半導体基板に印加するボルテージフォロワトランジスタと、
前記ボルテージフォロワトランジスタの出力端にダイオードを介して接続される抵抗値可変の接地抵抗体とを備え、
前記駆動部は、電子シャッターによるドレインへの電荷の排出終了時から前記遮光手段が閉じるまでを露光期間として撮像するモードにおいて、第１バイアス変調を行うと同時に、前記接地抵抗体の抵抗値を第１の抵抗値から第１の抵抗値よりも小さい第２の抵抗値に変更し、
前記第１バイアス変調は、電子シャッター終了直後に基板バイアス電圧を第１バイアス電圧から第１バイアス電圧よりも低電圧の第２バイアス電圧に変更することであり、
前記第１バイアス電圧は、前記オーバーフローバリアの高さを読み出しゲートにおける障壁よりも低く設定する電圧であり、
前記第２バイアス電圧は、前記オーバーフローバリアの高さを読み出しゲートにおける障壁よりも高く設定する電圧であり、
前記駆動部は、さらに、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行い、
前記第２バイアス変調は、基板バイアス電圧を第２バイアス電圧よりも高い第３バイアス電圧に変更することであり、読み出しゲート障壁高さぎりぎり一杯の過剰な信号電荷を前記半導体基板に排出させる
ことを特徴とする固体撮像装置。 A solid-state image sensor having an electronic shutter function that discharges the charge accumulated in the photodiode to the drain by adopting an overflow drain structure that discharges excess charge generated in the photodiode to the drain, and a light shielding for controlling the incidence of light on the photodiode Means, a substrate bias circuit for applying a substrate bias voltage defining the height of the overflow barrier in the overflow drain structure to the semiconductor substrate on which the solid-state imaging device is formed, and a drive unit for modulating the substrate bias voltage. A solid-state imaging device,
The substrate bias circuit includes:
A voltage follower transistor for applying the substrate bias voltage to the semiconductor substrate;
A variable resistance ground resistor connected to the output terminal of the voltage follower transistor via a diode ;
The drive unit performs the first bias modulation and simultaneously sets the resistance value of the ground resistor in the mode in which the exposure period is from the end of the discharge of the charge to the drain by the electronic shutter until the light shielding unit is closed. The resistance value of 1 is changed to a second resistance value smaller than the first resistance value,
Wherein the first bias modulation state, and it is changing the substrate bias voltage from the first bias voltage immediately after the electronic shutter ended second bias voltage lower voltage than the first bias voltage,
The first bias voltage is a voltage that sets the height of the overflow barrier lower than the barrier in the read gate,
The second bias voltage is a voltage for setting the height of the overflow barrier higher than the barrier in the read gate,
The driving unit further performs second bias modulation after the end of the exposure period and before the charge discharge of the vertical CCD,
The second bias modulation is to change the substrate bias voltage to a third bias voltage that is higher than the second bias voltage, and to discharge the excessive signal charge to the semiconductor substrate just as high as the read gate barrier height. A solid-state imaging device. フォトダイオードで発生した過剰電荷をドレインに排出するオーバーフロードレイン構造を採りフォトダイオードに蓄積された電荷をドレインに排出する電子シャッター機能を有する固体撮像素子と、フォトダイオードへの光の入射を制御する遮光手段と、オーバーフロードレイン構造でのオーバーフローバリアの高さを規定する基板バイアス電圧を、前記固体撮像素子が形成された半導体基板に印加する基板バイアス回路と、基板バイアス電圧を変調する駆動部とを備える固体撮像装置であって、
前記基板バイアス回路は、
前記基板バイアス電圧を前記半導体基板に印加するボルテージフォロワトランジスタと、
前記ボルテージフォロワトランジスタの出力端にダイオードを介して接続される抵抗値可変の接地抵抗体とを備え、
前記駆動部は、電子シャッターによるドレインへの電荷の排出終了時から前記遮光手段が閉じるまでを露光期間として撮像するモードにおいて、第１バイアス変調を行うと同時に、前記接地抵抗体の抵抗値を第１の抵抗値から第１の抵抗値よりも小さい第２の抵抗値に変更し、
前記第１バイアス変調は、電子シャッター終了直後に基板バイアス電圧を第１バイアス電圧から第１バイアス電圧よりも低電圧の第２バイアス電圧に変更することであり、
前記第１バイアス電圧は、前記オーバーフローバリアの高さを読み出しゲートにおける障壁よりも低く設定する電圧であり、
前記第２バイアス電圧は、前記オーバーフローバリアの高さを読み出しゲートにおける障壁よりも高く設定する電圧であり、
前記駆動部は、さらに、露光期間の終了後でかつ垂直ＣＣＤの電荷掃き出し前に第２バイアス変調を行い、
前記第２バイアス変調は、第２バイアス電圧に飽和信号制御用パルスを重畳させることによりオーバーフローバリアを一時的に低くすることであり、読み出しゲート障壁高さぎりぎり一杯の過剰な信号電荷を前記基板に排出させる
ことを特徴とする固体撮像装置。 A solid-state image sensor having an electronic shutter function that discharges the charge accumulated in the photodiode to the drain by adopting an overflow drain structure that discharges excess charge generated in the photodiode to the drain, and a light shielding for controlling the incidence of light on the photodiode Means, a substrate bias circuit for applying a substrate bias voltage defining the height of the overflow barrier in the overflow drain structure to the semiconductor substrate on which the solid-state imaging device is formed, and a drive unit for modulating the substrate bias voltage. A solid-state imaging device,
The substrate bias circuit includes:
A voltage follower transistor for applying the substrate bias voltage to the semiconductor substrate;
A variable resistance ground resistor connected to the output terminal of the voltage follower transistor via a diode;
The drive unit performs the first bias modulation and simultaneously sets the resistance value of the ground resistor in the mode in which the exposure period is from the end of the discharge of the charge to the drain by the electronic shutter until the light shielding unit is closed. The resistance value of 1 is changed to a second resistance value smaller than the first resistance value,
Wherein the first bias modulation state, and it is changing the substrate bias voltage from the first bias voltage immediately after the electronic shutter ended second bias voltage lower voltage than the first bias voltage,
The first bias voltage is a voltage that sets the height of the overflow barrier lower than the barrier in the read gate,
The second bias voltage is a voltage for setting the height of the overflow barrier higher than the barrier in the read gate,
The driving unit further performs second bias modulation after the end of the exposure period and before the charge discharge of the vertical CCD,
The second bias modulation is to temporarily lower the overflow barrier by superimposing a saturation signal control pulse on the second bias voltage, and an excessive signal charge just below the height of the read gate barrier is applied to the substrate. Drain
A solid-state imaging device. 請求項１または２に記載の固体撮像装置を備えることを特徴とするカメラ。 A camera comprising the solid-state imaging device according to claim 1 .
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