JP4562579B2 - Semiconductor device - Google Patents

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Description

この発明は、情報通信機器、事務用電子機器等の高機能化・小型化を容易にする半田ボールを基板の裏面に有する半導体素子を搭載した半導体装置に関するもので、ＢＧＡ型又はＣＳＰ型の半導体パッケージの実装構造の接続信頼性を確保するものである。   BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device equipped with a semiconductor element having a solder ball on the back surface of a substrate for facilitating high functionality and downsizing of information communication equipment, office electronic equipment, etc., and a BGA type or CSP type semiconductor The connection reliability of the package mounting structure is ensured.

従来より、半導体素子は、シリコン材をベースに製造され、表面には、微細なピッチにて電極端子パッドが形成されている。半導体素子は、リードフレームないし、多層配線されたインターポーザ基板上に実装される。そして、電極端子パッドをリードフレームやインターポーザ基板（以下基板と省略）上の配線ランド部と電気的に接続する。このための方法としては、金細線を用いた、ワイヤボンディング（以下ＷＢと省略）法や電極パッドに金バンプを形成し、この金バンプと配線ランド部を直接接合するフリップチップ（以下ＦＣと省略）接合と呼ばれる方法が用いられる。   Conventionally, a semiconductor element is manufactured based on a silicon material, and electrode terminal pads are formed on the surface with a fine pitch. The semiconductor element is mounted on a lead frame or a multi-layered interposer substrate. Then, the electrode terminal pads are electrically connected to a wiring land portion on a lead frame or an interposer substrate (hereinafter abbreviated as a substrate). As a method for this, a wire bonding (hereinafter abbreviated as WB) method using a gold thin wire or a flip chip (hereinafter abbreviated as FC) in which gold bumps are formed on electrode pads and the gold bumps and wiring land portions are directly bonded. ) A method called joining is used.

ＷＢ法の場合、半導体素子とリードフレームとは接着ペーストや接着テープで接続固定される。また、ＦＣ法の場合、半導体素子とインターポーザ基板とは、アンダーフィル材にて封止固定される。そして、最後に、半導体素子とリードフレーム全体あるいはインターポーザ基板上のチップを熱硬化性エポキシ樹脂等の封止樹脂にて覆い固化する。これにより、ＷＢ法を用いた場合の金ワイヤや、半導体素子、接続部を保護している。   In the case of the WB method, the semiconductor element and the lead frame are connected and fixed with an adhesive paste or an adhesive tape. In the case of the FC method, the semiconductor element and the interposer substrate are sealed and fixed with an underfill material. Finally, the semiconductor element and the entire lead frame or chip on the interposer substrate are covered with a sealing resin such as a thermosetting epoxy resin and solidified. This protects the gold wire, the semiconductor element, and the connection portion when the WB method is used.

半導体素子をパッケージングした従来の半導体装置は、その周辺四片に外部電極を配した構造であったが、半導体製品の多電極化の一方で一層高密度な実装が要求されてきた。その結果、近年では、インターポーザ基板の一面側に半導体素子を搭載するとともに、その裏面側に複数個の半田ボールを配列した、エリアアレイ半導体装置が開発されている。このようなエリアアレイ電極配置を特徴とする半導体装置では、半田ボールを介してインターポーザ基板の裏面側をプリント配線基板に接合しているため、このような構造上では、はんだ部の接続信頼性が新たな問題として生じている。   A conventional semiconductor device in which a semiconductor element is packaged has a structure in which external electrodes are arranged on the peripheral four pieces. However, higher-density mounting has been required while the number of semiconductor products is increased. As a result, in recent years, an area array semiconductor device has been developed in which a semiconductor element is mounted on one side of an interposer substrate and a plurality of solder balls are arranged on the back side thereof. In a semiconductor device characterized by such an area array electrode arrangement, since the back side of the interposer substrate is bonded to the printed wiring board via the solder balls, the connection reliability of the solder part is high on such a structure. It has arisen as a new problem.

以下、従来の半導体装置について図面を参照しながら説明する。
図１５（ａ）（ｂ）は従来の半導体パッケージである半導体装置１の一例を示し、インターポーザ基板２上に上下２段の半導体素子３ａ，３ｂ（チップ）が搭載されている。前記下側の半導体素子３ａはバンプ電極４を介してインターポーザ基板２の表面側にフリップチップボンディングされている。また、下側の半導体素子３ａとインターポーザ基板２との間にはアンダーフィル樹脂５が充填されており、これにより、下側の半導体素子３ａがインターポーザ基板２上に固定されている。 Hereinafter, a conventional semiconductor device will be described with reference to the drawings.
FIGS. 15A and 15B show an example of a semiconductor device 1 which is a conventional semiconductor package, in which two upper and lower semiconductor elements 3 a and 3 b (chips) are mounted on an interposer substrate 2. The lower semiconductor element 3 a is flip-chip bonded to the surface side of the interposer substrate 2 through bump electrodes 4. An underfill resin 5 is filled between the lower semiconductor element 3 a and the interposer substrate 2, whereby the lower semiconductor element 3 a is fixed on the interposer substrate 2.

上側の半導体素子３ｂは接着層６を介して下側の半導体素子３ａ上に接着されている。上側の半導体素子３ｂの電極端子パッド（図示せず）とインターポーザ基板２の表面上の配線ランド部（図示せず）とはボンディングワイヤ７を介して接続されている。前記両半導体素子３ａ，３ｂとボンディングワイヤ７とはモールド封止樹脂８（エポキシ樹脂など）によって封止されている。   The upper semiconductor element 3 b is bonded to the lower semiconductor element 3 a through the adhesive layer 6. An electrode terminal pad (not shown) of the upper semiconductor element 3 b and a wiring land portion (not shown) on the surface of the interposer substrate 2 are connected via a bonding wire 7. The semiconductor elements 3a and 3b and the bonding wire 7 are sealed with a mold sealing resin 8 (epoxy resin or the like).

また、インターポーザ基板２の裏面側には複数個の配線電極ランド１０が配列されている。これら各電極ランド１０は、インターポーザ基板２の裏面に形成された基板側ランド本体１１と、基板側ランド本体１１上に形成された丸球状の半田ボール１２とで構成されている。各電極ランド１０は、均一サイズの丸型ランドであり、直交する格子状に配列されている。尚、インターポーザ基板２上に上下２段の半導体素子３ａ，３ｂを搭載しているが、半導体素子を３段以上の複数段又は１段のみ搭載してもよい。   A plurality of wiring electrode lands 10 are arranged on the back side of the interposer substrate 2. Each of the electrode lands 10 includes a substrate-side land body 11 formed on the back surface of the interposer substrate 2 and a round spherical solder ball 12 formed on the substrate-side land body 11. Each electrode land 10 is a round land having a uniform size, and is arranged in an orthogonal grid pattern. Although the upper and lower two-stage semiconductor elements 3a and 3b are mounted on the interposer substrate 2, the semiconductor elements may be mounted in a plurality of stages of three or more or only one stage.

しかしながら、従来の半導体装置１では、各半田ボール１２を電子機器のプリント回路基板１４へ接合した状態では、インターポーザ基板２とモールド封止樹脂８との熱膨張差によって生じる応力により、半田ボール１２とプリント回路基板１４との接合部が破壊されるという問題があった。前記熱膨張差によって生じる応力は、半導体装置１の中心部から離れるほど大きくなり、最外周部のコーナーＡで最大になる傾向があるため、最初に、最外周部のコーナーＡに位置する半田ボール１２と電子機器のプリント回路基板１４との接合部が破壊されるといった問題があった。   However, in the conventional semiconductor device 1, in a state where each solder ball 12 is bonded to the printed circuit board 14 of the electronic device, the solder ball 12 and the solder ball 12 are caused by the stress generated by the thermal expansion difference between the interposer substrate 2 and the mold sealing resin 8. There was a problem that the joint with the printed circuit board 14 was destroyed. Since the stress caused by the difference in thermal expansion increases as the distance from the center of the semiconductor device 1 increases, the stress tends to be maximized at the corner A of the outermost periphery. There is a problem that the joint between the printed circuit board 12 and the printed circuit board 14 of the electronic device is destroyed.

尚、前記のように半導体装置１と電子機器のプリント回路基板１４との熱膨張のミスマッチによって半田ボール１２に発生する応力σは、下記式１，式２のような関係にある。

σ∝（△α×△Ｔ×Ｌ）／（ｄ×Ｈ） ・・・式１
σ∝Ｆ／Ａ ・・・式２

ここで、△αは半導体装置１と電子機器のプリント回路基板１４との熱膨張差であり、△Ｔは試験または使用時の温度変化であり、Ｌは半導体装置１の大きさであり（図１６（ａ）参照）、ｄは電極ランド１０の基板側ランド本体１１の直径であり、Ｈは半導体装置１をプリント回路基板１４に接合した際の半田ボール１２の高さ（すなわちインターポーザ基板２とプリント回路基板１４との間隔に相当）である。また、Ｆは力であり、Ａは基板側ランド本体１１の面積（＝π×ｄ２／４）である。 Note that, as described above, the stress σ generated in the solder ball 12 due to the thermal expansion mismatch between the semiconductor device 1 and the printed circuit board 14 of the electronic device has a relationship represented by the following formulas 1 and 2.

σ∝ (Δα × ΔT × L) / (d × H) Equation 1
σ∝F / A Equation 2

Here, Δα is a difference in thermal expansion between the semiconductor device 1 and the printed circuit board 14 of the electronic device, ΔT is a temperature change during the test or use, and L is the size of the semiconductor device 1 (FIG. 16 (a)), d is the diameter of the board-side land body 11 of the electrode land 10, and H is the height of the solder ball 12 when the semiconductor device 1 is joined to the printed circuit board 14 (ie, the interposer board 2 and Equivalent to the distance from the printed circuit board 14). Further, F is the force, A is the area of the substrate-side lands body 11 (= π × d 2/ 4).

尚、はんだ接合部の破壊は、外側に配置されている１つの電極ランド１０の半田接合部が完全に切断された後、内側に配置されている別の電極ランド１０の半田接合部に亀裂が入り始めるのではなく、外側に配置されている電極ランド１０の半田接合部の亀裂が進行している最中に、内側に配置されている電極ランド１０の半田接合部に亀裂が入り始める。   The solder joint is broken after a solder joint of one electrode land 10 arranged on the outer side is completely cut and then a solder joint of another electrode land 10 arranged on the inner side is cracked. Instead of starting to enter, cracks begin to occur in the solder joints of the electrode lands 10 arranged on the inner side while cracks in the solder joints of the electrode lands 10 arranged on the outer side proceed.

また、図１６（ｂ）は、図１６（ａ）のイで示した箇所におけるパッケージ（基板２＋封止樹脂８）側材料の歪み２５と、プリント回路基板１４材料の歪み２６と、半田ボール１２材料の歪み２７の分布を示す。   16B shows the distortion 25 of the package (substrate 2 + sealing resin 8) side material, the distortion 26 of the printed circuit board 14 material, and the solder ball 12 at the location indicated by A in FIG. The distribution of the material strain 27 is shown.

尚、図１６（ｃ）のグラフＧ１は、図１５に示したような均一サイズの電極ランド１０を有する半導体装置１の中心からの距離と電極ランド１０の半田接合部に発生する応力との関係を示しており、半導体装置１の中心から外側へ離れるほど応力が増大している。   A graph G1 in FIG. 16C shows the relationship between the distance from the center of the semiconductor device 1 having the uniform-sized electrode land 10 as shown in FIG. 15 and the stress generated in the solder joint portion of the electrode land 10. The stress increases as the distance from the center of the semiconductor device 1 increases.

尚、実際には、半導体装置１の半田ボール１２と電子機器のプリント回路基板１４との接合部が破壊される場合、半田ボール１２の中心部が破壊されるのではなく、半田ボール１２と基板側ランド本体１１との接合部近傍或いは半田ボール１２とプリント回路基板１４側のランド本体（図示せず）との接合部近傍が破壊される。この際、これら接合部近傍の外周部から亀裂が入り、徐々に内側に進展し、ついには、はんだ接合部が破断に至る。   Actually, when the joint between the solder ball 12 of the semiconductor device 1 and the printed circuit board 14 of the electronic device is destroyed, the center of the solder ball 12 is not destroyed, but the solder ball 12 and the substrate. The vicinity of the joint between the side land main body 11 or the vicinity of the joint between the solder ball 12 and the land main body (not shown) on the printed circuit board 14 side is destroyed. At this time, cracks enter from the outer peripheral portions in the vicinity of these joints, gradually progress inward, and finally the solder joints break.

前記のような熱膨張差による応力で、最外周部のコーナーＡに位置する半田ボール１２と電子機器のプリント回路基板１４との接合部が破壊されるといった問題の対策として、図１７に示すように、インターポーザ基板２の最外周部の四隅コーナー部Ａに形成された電極ランド１０ａのサイズ（すなわち基板側ランド本体１１のサイズと半田ボール１２のサイズ）を、前記コーナーＡよりも内側領域Ｂに形成された電極ランド１０ｂのサイズより大きくしている。尚、前記コーナー部Ａの電極ランド１０ａは、内側領域Ｂの電極ランド１０ｂの４個分（＝２×２列分）を一つの円形とする大きさを有している。   FIG. 17 shows a countermeasure against the problem that the joint between the solder ball 12 located at the outermost peripheral corner A and the printed circuit board 14 of the electronic device is destroyed by the stress due to the difference in thermal expansion as described above. Further, the size of the electrode lands 10a formed at the four corners A of the outermost peripheral portion of the interposer substrate 2 (that is, the size of the board-side land body 11 and the size of the solder balls 12) is set to the inner region B from the corner A. The size is larger than the size of the formed electrode land 10b. The electrode land 10a in the corner portion A has a size in which four of the electrode lands 10b in the inner region B (= 2 × 2 rows) are formed into one circle.

これによると、コーナー部Ａの電極ランド１０ａの強度が内側領域Ｂの電極ランド１０ｂの強度よりも増大するため、歪みが減少し、熱膨張差による応力が生じても、コーナー部Ａの電極ランド１０ａの半田ボール１２と電子機器のプリント回路基板１４との接合部が破壊されるのを防止することができる。   According to this, since the strength of the electrode land 10a in the corner portion A is greater than the strength of the electrode land 10b in the inner region B, even if the strain is reduced and a stress due to a difference in thermal expansion occurs, the electrode land in the corner portion A It is possible to prevent the joint portion between the solder ball 12 of 10a and the printed circuit board 14 of the electronic device from being broken.

また、下記特許文献１には、半導体パッケージの四隅に、ＢＧＡ半田付けパッドよりも大きな径の接着用パッドが設けられており、前記接着用パッドが接着剤によって配線基板側の接着剤塗布用パッドに接着される構成が示されている。   Further, in Patent Document 1 below, an adhesive pad having a diameter larger than that of a BGA soldering pad is provided at four corners of a semiconductor package, and the adhesive pad is an adhesive application pad on the wiring board side by an adhesive. The structure to be adhered to is shown.

これによると、半導体パッケージと配線基板とを両者の熱膨張係数の差を補償するような接着剤で接着できるため、半導体パッケージの接続信頼性が向上する。
或いは、下記特許文献２には、半導体パッケージの四隅に位置するコーナー電極をＬ形状に形成して、前記コーナー電極の面積を他の電極の面積よりも大きく形成し、前記コーナー電極上に３個の半田ボールを形成した構成が示されている。 According to this, since the semiconductor package and the wiring board can be bonded with an adhesive that compensates for the difference in thermal expansion coefficient between them, the connection reliability of the semiconductor package is improved.
Alternatively, in Patent Document 2 below, corner electrodes positioned at the four corners of the semiconductor package are formed in an L shape, and the area of the corner electrode is formed larger than the area of the other electrodes, and three corner electrodes are formed on the corner electrode. A configuration in which the solder balls are formed is shown.

これによると、前記コーナー電極における半田バンプを鼓型にすることができるため、ＢＧＡパッケージとプリント配線基板とを接続する半田バンプの耐熱疲労性や耐衝撃性を向上させることができる。   According to this, since the solder bumps at the corner electrodes can be made into a drum shape, the heat fatigue resistance and impact resistance of the solder bumps connecting the BGA package and the printed wiring board can be improved.

以上のように、半田ボール接合部が破壊する課題に対して、最外周コーナー部の電極ランドの形状・サイズを工夫した提案がなされてきた。
また、下記特許文献３に記載の半導体構造は、半田ボール接合部が破壊されるといった課題を解決するのではなく、高精細な位置決めを行うことを目的として、大きなランドを周囲に配置している。 As described above, proposals have been made to devise the shape and size of the electrode lands in the outermost peripheral corner portion with respect to the problem that the solder ball joint portion is broken.
In addition, the semiconductor structure described in Patent Document 3 below does not solve the problem that the solder ball joint is destroyed, but has a large land arranged around it for the purpose of high-definition positioning. .

すなわち、基板に、複数のコンタクトと、これらコンタクトを位置決めする複数の第１の半田バンプとが設けられている。第１の半田バンプは、コンタクトよりも大きな径を有し、且つ基板の外周部に配置されている。また、コンタクトは第１の半田バンプで囲まれたエリア内に配置されている。   That is, a plurality of contacts and a plurality of first solder bumps for positioning these contacts are provided on the substrate. The first solder bump has a larger diameter than the contact and is disposed on the outer peripheral portion of the substrate. The contact is disposed in an area surrounded by the first solder bump.

また、下記特許文献４には、プリント配線基板上に、第１〜第３の半導体素子を重ねて搭載した半導体装置が示されており、プリント配線基板には、第１群〜第３群のバンプ電極が設けられている。このうち、第１群のバンプ電極はプリント配線基板の中央部に位置している。また、第２群のバンプ電極は、第１群のバンプ電極の外側に位置しており、第１群のバンプ電極よりも径が大きい。さらに、第３群のバンプ電極は、第２群のバンプ電極の外側に位置しており、第２群のバンプ電極よりも径が大きい。   Further, Patent Document 4 below shows a semiconductor device in which first to third semiconductor elements are stacked and mounted on a printed wiring board. The printed wiring board includes first to third groups. Bump electrodes are provided. Among these, the 1st group bump electrode is located in the center part of a printed wiring board. The second group of bump electrodes is located outside the first group of bump electrodes and has a larger diameter than the first group of bump electrodes. Further, the third group of bump electrodes is located outside the second group of bump electrodes and has a diameter larger than that of the second group of bump electrodes.

第１の半導体素子は第１群のバンプ電極によってプリント配線基板に実装されている。また、第２の半導体素子は、第１の半導体素子上に載った状態で、第２群のバンプ電極によってプリント配線基板に実装されている。さらに、第３の半導体素子は、第２の半導体素子上に載った状態で、第３群のバンプ電極によってプリント配線基板に実装されている。尚、第１〜第３の各半導体素子内では同じサイズの電極を用いている。
特開平１１−９７５６９ 特開平１１−２３３９２６ 特開２０００−２６０８０４ 特開２００２−３５３２７２ The first semiconductor element is mounted on the printed wiring board by a first group of bump electrodes. Further, the second semiconductor element is mounted on the printed wiring board by the second group of bump electrodes in a state of being placed on the first semiconductor element. Further, the third semiconductor element is mounted on the printed wiring board by the third group of bump electrodes in a state of being placed on the second semiconductor element. In the first to third semiconductor elements, electrodes of the same size are used.
JP-A-11-97569 JP-A-11-233926 JP 2000-260804 A JP 2002-353272 A

しかしながら図１７に示したようにコーナー部Ａの電極ランド１０ａのサイズを大きくした場合、電極ランド１０ａとその周囲の電極ランド１０ｂとのサイズのアンバランスにより、図１６（ｃ）のグラフＧ２に示すように、コーナー部Ａの電極ランド１０ａの周囲にある電極ランド１０ｂに、応力が却って集中してしまう現象が生じる。その結果、コーナー部Ａの大型サイズの電極ランド１０ａが壊れてから、周囲の通常サイズの電極ランド１０ｂが壊れるのではなく、前記大型サイズの電極ランド１０ａが壊れる前に、電極ランド１０ａの内側周囲にある通常サイズの電極ランド１０ｂが壊れてしまうといった問題がある。   However, when the size of the electrode land 10a in the corner portion A is increased as shown in FIG. 17, the size is unbalanced between the electrode land 10a and the surrounding electrode land 10b, so that the graph G2 in FIG. Thus, a phenomenon occurs in which stress concentrates on the electrode land 10b around the electrode land 10a in the corner portion A instead. As a result, after the large-sized electrode land 10a in the corner portion A is broken, the surrounding normal-sized electrode land 10b is not broken, but before the large-sized electrode land 10a is broken, the inner periphery of the electrode land 10a is broken. There is a problem that the normal-sized electrode land 10b is broken.

また、コーナー部Ａの電極ランド１０ａを除いた最外周部に配列された電極ランド１０ｂの外隣りには電極ランド１０ｂが存在しておらず、これによって、最外周部に配列された電極ランド１０ｂに作用する応力分布が、最外周部よりも内側に配列された電極ランド１０ｂに作用する応力分布に比べて、特異となる。この特異な応力分布が原因となって、最外周部に配列された電極ランド１０ｂの熱疲労破壊が早まってしまうといった問題もあった。   Further, there is no electrode land 10b adjacent to the outer side of the electrode land 10b arranged at the outermost peripheral portion excluding the electrode land 10a at the corner portion A, thereby the electrode land 10b arranged at the outermost peripheral portion. The stress distribution acting on is more specific than the stress distribution acting on the electrode land 10b arranged inside the outermost peripheral portion. Due to this unique stress distribution, there is also a problem that thermal fatigue failure of the electrode land 10b arranged on the outermost peripheral portion is accelerated.

さらに、熱疲労によってコーナー部Ａの電極ランド１０ａに亀裂が発生した場合、この亀裂は半導体装置１の中心部からコーナー部Ａへの放射方向に沿って進展するが、この時、コーナー部Ａの電極ランド１０ａにおいて、初期亀裂発生後から破断に至るまでのサイクル（寿命）を延ばすことは困難であるといった問題がある。   Furthermore, when a crack occurs in the electrode land 10a in the corner portion A due to thermal fatigue, the crack propagates along the radial direction from the center portion of the semiconductor device 1 to the corner portion A. In the electrode land 10a, there is a problem that it is difficult to extend the cycle (life) from the occurrence of the initial crack to the break.

このような問題は前記特許文献１〜特許文献４のものに対しても発生する恐れがあり、また、前記特許文献３と特許文献４については、平坦な一枚の基板上に、電極ランドを設けた構造の半導体装置ではない。   Such a problem may also occur for those of Patent Documents 1 to 4, and for Patent Document 3 and Patent Document 4, an electrode land is placed on a flat substrate. It is not a semiconductor device having the provided structure.

さらに、特許文献３のものでは、高精細な位置決めを行うために大きなランドを周囲に配置しており、熱膨張差に起因する応力によって接合部が破壊されることを防止するためのものではない。また、微細化、積層化のため、構造上、内部領域にある半田の高さが低くなり、逆に、重要な内部はんだ付け部の強度が下がってしまう。   Furthermore, in the thing of patent document 3, in order to perform high-definition positioning, the big land is arrange | positioned around, and it is not for preventing that a junction part is destroyed by the stress resulting from a thermal expansion difference. . Further, due to miniaturization and lamination, the height of the solder in the internal region is lowered due to the structure, and conversely, the strength of the important internal soldering portion is lowered.

また、前記特許文献４のものでは、第１〜第３の各半導体素子内では同じサイズの電極を用いているため、下段の第１の半導体素子とプリント配線基板との熱膨張差に起因する応力によって、下段の第１の半導体素子の最外コーナー部のバンプ電極が壊れてしまうといった問題がある。また、微細化、積層化のため、構造上、内部領域にある第１群のバンプ電極の高さが低くなり、逆に、重要な内部はんだ付け部の強度が下がってしまう。   Moreover, in the thing of the said patent document 4, since the electrode of the same size is used in each 1st-3rd semiconductor element, it originates in the thermal expansion difference of the 1st semiconductor element of a lower stage, and a printed wiring board. There is a problem that the bump electrode at the outermost corner portion of the first semiconductor element in the lower stage is broken by the stress. Further, due to the miniaturization and lamination, the height of the first group of bump electrodes in the inner region is lowered due to the structure, and conversely, the strength of the important internal soldering portion is lowered.

本発明は、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した場合のはんだ接合部の熱ひずみが局所的なはんだ接合部に集中することを防止し、信頼性の高い半導体装置を提供することを目的とする。   An object of the present invention is to provide a highly reliable semiconductor device by preventing the thermal strain of a solder joint when a BGA / CSP is mounted on a printed wiring board from being concentrated on a local solder joint. To do.

前記目的を達成するために本発明は、基板の表裏いずれか一方の面に半導体素子が搭載され、基板の他方の面である実装面に複数個の電極ランドが配列され、前記各電極ランドが、基板上に形成された基板側ランド本体と、基板側ランド本体上に形成された球状の半田ボールとで構成された半導体装置であって、
前記基板の最外コーナー部に配置された第１電極ランドの面積が最外コーナー部よりも内側領域に配置された第２電極ランドの面積よりも大きく形成され、
前記最外コーナー部に隣接する隣接箇所の第３電極ランドの面積が、前記第１電極ランドの面積よりも小さく、且つ、前記第２電極ランドの面積よりも大きく形成され、
前記第３電極ランドは長円形であり、その長径方向を半導体装置の中心部に向けたものである。 In order to achieve the above object, according to the present invention, a semiconductor element is mounted on either the front or back surface of a substrate, a plurality of electrode lands are arranged on a mounting surface which is the other surface of the substrate, A semiconductor device comprising a substrate-side land body formed on the substrate and a spherical solder ball formed on the substrate-side land body,
The area of the first electrode land disposed in the outermost corner portion of the substrate is formed larger than the area of the second electrode land disposed in the inner region than the outermost corner portion,
The area of the third electrode land at the adjacent location adjacent to the outermost corner is smaller than the area of the first electrode land and larger than the area of the second electrode land,
The third electrode land is oval and has a major axis direction directed toward the center of the semiconductor device.

これによると、前記隣接箇所の電極ランドの強度が向上するため、最外コーナー部の電極ランドを大型化しても、最外コーナー部の電極ランドが壊れる前に隣接箇所の電極ランドが壊れてしまうといった不具合を防止することができる。したがって、応力を低減して半田接合部の寿命を延ばすことができ、信頼性の高い半導体装置を提供することができる。   According to this, since the strength of the electrode land in the adjacent portion is improved, even if the electrode land in the outermost corner portion is enlarged, the electrode land in the adjacent portion is broken before the electrode land in the outermost corner portion is broken. Such a problem can be prevented. Accordingly, the stress can be reduced and the life of the solder joint can be extended, and a highly reliable semiconductor device can be provided.

また、前記第２電極ランドと前記第３電極ランドと前記第１電極ランドとの各面積比を、１対１.１〜１．９対２〜３としても良い。
また、前記第３電極ランドと前記第１電極ランドは最外周列に設置されても良い。 The area ratio of the second electrode land, the third electrode land, and the first electrode land may be 1: 1 to 1.9 to 2-3.
The third electrode land and the first electrode land may be installed in an outermost peripheral row.

以上のように、本発明によると、はんだ接合部の熱ひずみが局所的なはんだ接合部に集中することを防止し、信頼性の高い半導体装置を提供することができる。   As described above, according to the present invention, it is possible to prevent the thermal strain of the solder joint from concentrating on the local solder joint, and to provide a highly reliable semiconductor device.

本発明における各実施の形態を図面に基づいて説明する。尚、先に述べた従来のものと同じ部材については同一の符号を付記して説明を省略する。
（実施の形態１）
図１は、ＣＳＰやＢＧＡと呼ばれるエリアアレイ型の半導体装置１のインターポーザ基板２を裏面（実装面）から見た図である。図１によると、インターポーザ基板２の四隅の最外コーナー部Ａに形成された電極ランド１０ａのサイズが、内側領域Ｂに形成された電極ランド１０ｂのサイズより大きく形成されている。また、前記最外コーナー部Ａに隣接する隣接箇所Ｃの電極ランド１０ｃのサイズが、最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく、且つ、内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成されている。この際、図２に示すように、各電極ランド１０ａ，１０ｂ，１０ｃのサイズとは基板側ランド本体１１のサイズと半田ボール１２のサイズとの両者を示しており、したがって、各電極ランド１０ａ，１０ｂ，１０ｃの基板側ランド本体１１のサイズと半田ボール１２のサイズとはそれぞれ下記（１）（２）のような関係にある。
（１）基板側ランド本体１１のサイズ
電極ランド１０ａ＞電極ランド１０ｃ＞電極ランド１０ｂ
（２）半田ボール１２のサイズ
電極ランド１０ａ＞電極ランド１０ｃ＞電極ランド１０ｂ
前記内側領域Ｂの電極ランド１０ｂは通常のサイズで形成されており、内側領域Ｂの電極ランド１０ｂと隣接箇所Ｃの電極ランド１０ｃと最外コーナー部Ａの電極ランド１０ａとの各サイズ比（すなわち図２に示す基板側ランド本体１１の大きさＲの比）は、１対１．１〜１．９対２〜３としている。 Embodiments of the present invention will be described with reference to the drawings. In addition, about the same member as the conventional thing mentioned previously, the same code | symbol is attached and description is abbreviate | omitted.
(Embodiment 1)
FIG. 1 is a view of an interposer substrate 2 of an area array type semiconductor device 1 called CSP or BGA as viewed from the back surface (mounting surface). According to FIG. 1, the size of the electrode land 10 a formed in the outermost corner portion A of the four corners of the interposer substrate 2 is formed larger than the size of the electrode land 10 b formed in the inner region B. Further, the size of the electrode land 10c in the adjacent portion C adjacent to the outermost corner portion A is smaller than the size of the electrode land 10a in the outermost corner portion A, and is smaller than the size of the electrode land 10b in the inner region B. Largely formed. At this time, as shown in FIG. 2, the sizes of the electrode lands 10a, 10b, and 10c indicate both the size of the board-side land main body 11 and the size of the solder balls 12, and accordingly, the electrode lands 10a, The size of the board-side land main body 11 and the size of the solder ball 12 of 10b and 10c have the following relationships (1) and (2), respectively.
(1) Size of board side land body 11
Electrode land 10a> Electrode land 10c> Electrode land 10b
(2) Size of solder ball 12
Electrode land 10a> Electrode land 10c> Electrode land 10b
The electrode land 10b in the inner region B is formed in a normal size, and each size ratio between the electrode land 10b in the inner region B, the electrode land 10c in the adjacent portion C, and the electrode land 10a in the outermost corner portion A (that is, The ratio of the size R of the board-side land body 11 shown in FIG. 2 is 1 to 1.1 to 1.9 to 2 to 3.

以下、上記構成における作用を説明する。
隣接箇所Ｃの電極ランド１０ｃのサイズを、最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく、且つ、内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成したため、前記隣接箇所Ｃの電極ランド１０ｃの強度が向上する。これにより、最外コーナー部Ａの電極ランド１０ａを大型化しても、最外コーナー部Ａの電極ランド１０ａが壊れる前に隣接箇所Ｃの電極ランド１０ｃが壊れてしまうといった不具合を防止することができる。したがって、応力を低減して半田接合部の寿命を延ばすことができ、信頼性の高い半導体装置１を提供することができる。
（実施の形態２）
図３に示すように、隣接箇所Ｃの電極ランド１０ｃが楕円形（長円形の一例）に形成されている。これら各電極ランド１０ｃは、長径方向（すなわち長手方向）を半導体装置１の中心部に向けて配置されている。 Hereinafter, the operation of the above configuration will be described.
Since the size of the electrode land 10c in the adjacent portion C is smaller than the size of the electrode land 10a in the outermost corner portion A and larger than the size of the electrode land 10b in the inner region B, the electrode land in the adjacent portion C is formed. The strength of 10c is improved. Thereby, even if the electrode land 10a of the outermost corner portion A is enlarged, the problem that the electrode land 10c of the adjacent portion C is broken before the electrode land 10a of the outermost corner portion A is broken can be prevented. . Accordingly, the stress can be reduced and the life of the solder joint can be extended, and the highly reliable semiconductor device 1 can be provided.
(Embodiment 2)
As shown in FIG. 3, the electrode land 10c of the adjacent location C is formed in an oval shape (an example of an oval shape). Each of the electrode lands 10 c is arranged with the major axis direction (that is, the longitudinal direction) directed toward the center of the semiconductor device 1.

これによると、隣接箇所Ｃの電極ランド１０ｃの断面積が半導体装置１の中心部から最外コーナー部Ａへの方向において増加するため、隣接箇所Ｃの電極ランド１０ｃの強度がより一層向上し、応力を低減することができる。さらに、半導体装置１では熱疲労による亀裂は外周側から内周側へ進行するが、これに対して、電極ランド１０ｃを楕円形にしたことにより、正円形の場合に比べて、電極ランド１０ｃの外周側から内周側への距離が長くなり、亀裂が進展して電極ランド１０ｃが破断に至るまでの亀裂進展方向の経路距離を長く確保できる。したがって、破壊までの破断疲労サイクル（寿命）を向上する効果が得られる。
（実施の形態３）
図４に示すように、最外コーナー部Ａを除いた最外周列Ｃの電極ランド１０ｃのサイズが、最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく、且つ、最外周列Ｃより内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成されている。尚、内側領域Ｂの電極ランド１０ｂと最外周列Ｃの電極ランド１０ｃと最外コーナー部Ａの電極ランド１０ａとの各サイズ比は、１対１.１〜１．９対２〜３としている。 According to this, since the cross-sectional area of the electrode land 10c at the adjacent portion C increases in the direction from the center portion of the semiconductor device 1 to the outermost corner portion A, the strength of the electrode land 10c at the adjacent portion C is further improved. Stress can be reduced. Further, in the semiconductor device 1, cracks due to thermal fatigue progress from the outer peripheral side to the inner peripheral side. On the other hand, the electrode land 10 c has an elliptical shape, so that the electrode land 10 c has an elliptical shape compared to the case of a regular circle. The distance from the outer peripheral side to the inner peripheral side becomes longer, and it is possible to secure a long path distance in the crack propagation direction until the crack progresses and the electrode land 10c breaks. Therefore, the effect of improving the fracture fatigue cycle (life) until fracture is obtained.
(Embodiment 3)
As shown in FIG. 4, the size of the electrode land 10 c in the outermost peripheral column C excluding the outermost corner portion A is smaller than the size of the electrode land 10 a in the outermost corner portion A, and is inside the outermost peripheral row C. It is formed larger than the size of the electrode land 10b in the region B. Each size ratio of the electrode land 10b in the inner region B, the electrode land 10c in the outermost peripheral row C, and the electrode land 10a in the outermost corner A is set to 1: 1 to 1.9 to 2-3. .

これによると、最外周列Ｃの電極ランド１０ｃの強度が内側領域Ｂの電極ランド１０ｂの強度よりも向上するため、特異な応力分布により最外周列Ｃの電極ランド１０ｃの熱疲労破壊が早まってしまうといった不具合を防止することができる。
（実施の形態４）
前記実施の形態３では、最外コーナー部Ａを除いた最外周列Ｃの電極ランド１０ｃのサイズが最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく形成されているが、本実施の形態４では、図５に示すように、前記最外周列Ｃの電極ランド１０ｃのサイズを最外コーナー部Ａの電極ランド１０ａのサイズと同一に形成している。すなわち、最外コーナー部Ａを含んだ最外周列Ｃの電極ランド１０ａ，１０ｃの各サイズが、全て同一サイズに形成され、且つ最外周列Ｃよりも内側領域Ｂに配列された電極ランド１０ｂのサイズに比べて大きく形成されている。尚、内側領域Ｂの電極ランド１０ｂと最外コーナー部Ａを含んだ最外周列Ｃの電極ランド１０ａ，１０ｃとの各サイズ比は、１対２〜３としている。 According to this, since the strength of the electrode land 10c in the outermost peripheral row C is higher than the strength of the electrode land 10b in the inner region B, thermal fatigue failure of the electrode land 10c in the outermost peripheral row C is accelerated due to a unique stress distribution. It is possible to prevent problems such as end.
(Embodiment 4)
In the third embodiment, the size of the electrode land 10c in the outermost peripheral row C excluding the outermost corner portion A is formed to be smaller than the size of the electrode land 10a in the outermost corner portion A. 4, the size of the electrode land 10c in the outermost peripheral row C is formed to be the same as the size of the electrode land 10a in the outermost corner portion A, as shown in FIG. That is, the electrode lands 10a and 10c of the outermost circumferential row C including the outermost corner portion A are all formed in the same size and are arranged in the inner region B from the outermost circumferential row C. It is formed larger than the size. Each size ratio between the electrode land 10b in the inner region B and the electrode lands 10a and 10c in the outermost peripheral row C including the outermost corner portion A is set to 1 to 2.

これによると、最外コーナー部Ａを含んだ最外周列Ｃの電極ランド１０ａ，１０ｃの強度が内側領域Ｂの電極ランド１０ｂの強度よりも向上するため、特異な応力分布により最外周列Ｃの電極ランド１０ｃの熱疲労破壊が早まってしまうといった不具合を防止することができる。
（実施の形態５）
図６に示すように、最外コーナー部Ａに配置された電極ランド１０ａのサイズが、最外コーナー部Ａよりも内側領域Ｂに配置された電極ランド１０ｂのサイズに比べて大きく形成されている。そして、最外コーナー部Ａの電極ランド１０ａは、楕円形（長円形の一例）に形成され、長径方向（長手方向）を半導体装置１の中心部に向けて配置されている。 According to this, since the strength of the electrode lands 10a and 10c in the outermost circumferential row C including the outermost corner portion A is higher than the strength of the electrode land 10b in the inner region B, the outermost circumferential row C has a unique stress distribution. It is possible to prevent a problem that thermal fatigue failure of the electrode land 10c is accelerated.
(Embodiment 5)
As shown in FIG. 6, the size of the electrode land 10 a disposed in the outermost corner portion A is formed larger than the size of the electrode land 10 b disposed in the inner region B than the outermost corner portion A. . The electrode land 10 a at the outermost corner A is formed in an oval shape (an example of an oval shape), and is arranged with the major axis direction (longitudinal direction) directed toward the center of the semiconductor device 1.

これによると、最外コーナー部Ａの電極ランド１０ａがコーナー部Ａの外端部へ張り出し、はんだ接続面積が増大する。しかも、最外コーナー部Ａの電極ランド１０ａにおいては、熱疲労による亀裂の進展方向が半導体装置１の中心部から最外コーナー部Ａへの放射方向であり、このような亀裂の進展方向と前記電極ランド１０ａの長径方向とが同方向であるため、亀裂の伝播距離が長くなり、初期の亀裂発生後から破断にいたるまでのサイクル（寿命）を伸ばすことができる。
（実施の形態６）
図７に示すように、最外コーナー部Ａに隣接する隣接箇所Ｃの電極ランド１０ｃは楕円形（長円形の一例）に形成され、前記隣接箇所Ｃの電極ランド１０ｃのサイズは、最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく、且つ、内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成されている。尚、隣接箇所Ｃの各電極ランド１０ｃは長径方向（長手方向）を半導体装置１の中心部に向けて配置されている。 According to this, the electrode land 10a of the outermost corner portion A protrudes to the outer end portion of the corner portion A, and the solder connection area increases. Moreover, in the electrode land 10a in the outermost corner portion A, the propagation direction of the crack due to thermal fatigue is the radial direction from the central portion of the semiconductor device 1 to the outermost corner portion A. Since the major axis direction of the electrode land 10a is the same direction, the propagation distance of the crack becomes long, and the cycle (life) from the initial crack generation to the fracture can be extended.
(Embodiment 6)
As shown in FIG. 7, the electrode land 10c in the adjacent portion C adjacent to the outermost corner portion A is formed in an oval shape (an example of an oval), and the size of the electrode land 10c in the adjacent portion C is the outermost corner. It is smaller than the size of the electrode land 10a in the portion A and larger than the size of the electrode land 10b in the inner region B. Each electrode land 10 c at the adjacent location C is arranged with the major axis direction (longitudinal direction) directed toward the center of the semiconductor device 1.

これによると、電極ランド１０ｃの形状を丸円形にこだわらずに楕円形とすることにより、電極ランド１０ｃの断面積が増加し、隣接箇所Ｃの電極ランド１０ｃの強度が向上するため、最外コーナー部Ａの電極ランド１０ａを大型化しても、最外コーナー部Ａの電極ランド１０ａが壊れる前に隣接箇所Ｃの電極ランド１０ｃが壊れてしまうといった不具合を防止することができる。また、隣接箇所Ｃの電極ランド１０ｃにおいては、熱疲労による亀裂の進展方向は半導体装置１の中心部から放射方向となり、このような亀裂の進展方向と前記電極ランド１０ｃの長径方向とが同方向であるため、亀裂の伝播距離が長くなり、初期の亀裂発生後から破断にいたるまでのサイクル（寿命）を伸ばすことができる。
（実施の形態７）
図８に示すように、各電極ランド１０１〜１０４は、縦横に直行する格子状に配列されている。このうち、半導体装置１の中心部に位置した四角形の配列ライン１６１上には電極ランド１０１が配置され、その外側の配列ライン１６２上には電極ランド１０２が配置され、その外側の配列ライン１６３上には電極ランド１０３が配置され、配列ライン１６３の外側の最外コーナー部Ａには電極ランド１０４が配置されている。 According to this, since the shape of the electrode land 10c is not elliptical but round, the cross-sectional area of the electrode land 10c is increased and the strength of the electrode land 10c at the adjacent portion C is improved. Even if the electrode land 10a of the portion A is enlarged, it is possible to prevent a problem that the electrode land 10c of the adjacent portion C is broken before the electrode land 10a of the outermost corner portion A is broken. Further, in the electrode land 10c at the adjacent portion C, the crack propagation direction due to thermal fatigue is a radial direction from the center of the semiconductor device 1, and the crack propagation direction and the major axis direction of the electrode land 10c are the same direction. Therefore, the propagation distance of the crack becomes long, and the cycle (life) from the initial crack generation to the fracture can be extended.
(Embodiment 7)
As shown in FIG. 8, the electrode lands 10 1 to 10 4 are arranged in a lattice shape that is perpendicular to the vertical and horizontal directions. Of these, the electrode lands 10 1 is disposed on the alignment line 16 1 of rectangle located in the center of the semiconductor device 1, the electrode lands 10 2 is disposed on the alignment line 16 2 of the outside of the outer on alignment line 16 3 is disposed electrode land 10 3, the outermost corner portion a of the outer array line 16 3 electrode lands 10 4 are disposed.

前記配列ライン１６１上の電極ランド１０１のサイズが最も小さく形成され、外側の配列ライン１６２，１６３ほど電極ランド１０２，１０３のサイズが徐々に大きく形成され、最外コーナー部Ａの電極ランド１０４のサイズが最大に形成されている。尚、各電極ランド１０１〜１０４のサイズ（すなわち基板側ランド本体１１の大きさ）の拡大率（変化率）は５０％以内である。 The alignment line 16 electrode size of the land 10 1 on 1 is the smallest form, the size of the outer array lines 16 2, 16 3 as the electrode lands 10 2, 10 3 is gradually larger, outermost corner A the size of the electrode lands 104 are formed to the maximum. In addition, the expansion rate (change rate) of the size of each of the electrode lands 10 1 to 10 4 (that is, the size of the substrate-side land body 11) is within 50%.

これによると、半導体装置１の長さＬが大きくなった場合でも、熱膨張差に起因する局所的な応力集中を排除し、歪の発生や疲労の進行を各電極ランド１０１〜１０４全体にわたって平均化することができる。 According to this, even when the length L of the semiconductor device 1 is increased, the local stress concentration due to the thermal expansion difference is eliminated, and the generation of strain and the progress of fatigue are suppressed in the entire electrode lands 10 1 to 10 4. Can be averaged over.

尚、前記実施の形態７では、半導体装置１の中心部から外側に向って４種類のサイズの電極ランド１０１〜１０４を設けたが、４種類に限定されるものではなく、４種類以外の任意の複数種類の電極ランド１０１〜１０ｎを設けてもよい。
（実施の形態８）
前記実施の形態７では、各電極ランド１０１〜１０４を格子状に配列しているが、本実施の形態８では、図９に示すように、各電極ランド１０１〜１０５を半導体装置１の中心部からの放射線上に配列している。各電極ランド１０１〜１０５のサイズは半導体装置１の中心部から放射線上に沿って外側へ離れるほど徐々に大きく形成され、最外コーナー部Ａの電極ランド１０５のサイズが最大に形成されている。尚、各電極ランド１０１〜１０５のサイズの拡大率は５０％以内である。 In the seventh embodiment, the electrode lands 10 1 to 10 4 having four types of sizes are provided from the center of the semiconductor device 1 to the outside. Arbitrary plural types of electrode lands 10 1 to 10 n may be provided.
(Embodiment 8)
In the seventh embodiment, the electrode lands 10 1 to 10 4 are arranged in a lattice pattern. However, in the eighth embodiment, as shown in FIG. 9, each of the electrode lands 10 1 to 10 5 is arranged as a semiconductor device. 1 are arranged on the radiation from the central portion. The size of each electrode land 10 1 to 10 5 is gradually increased from the center of the semiconductor device 1 toward the outside along the radiation, and the size of the electrode land 10 5 at the outermost corner A is maximized. ing. In addition, the expansion rate of the size of each electrode land 10 1 to 10 5 is within 50%.

これによると、半導体装置１の長さＬが大きくなった場合でも、熱膨張差に起因する局所的な応力集中を排除し、歪の発生や疲労の進行を各電極ランド１０１〜１０５全体にわたって平均化することができる。 According to this, even when the length L of the semiconductor device 1 is increased, the local stress concentration caused by the thermal expansion difference is eliminated, and the generation of strain and the progress of fatigue are suppressed in the entire electrode lands 10 1 to 10 5. Can be averaged over.

尚、前記実施の形態８では、半導体装置１の中心部から外側に向って５種類のサイズの電極ランド１０１〜１０５を設けたが、５種類に限定されるものではなく、５種類以外の任意の複数種類の電極ランド１０１〜１０ｎを設けてもよい。
（実施の形態９）
前記実施の形態７では、各電極ランド１０１〜１０４を格子状に配列しているが、本実施の形態９では、図１０に示すように、各電極ランド１０１〜１０５は、半導体装置１の中心部からの距離を半径とする複数の同心円１７２〜１７４上に配列されている。半導体装置１の中心部に形成された電極ランド１０１のサイズが最も小さく形成され、中心部に最も近い同心円１７２から外側の同心円１７３，１７４ほど電極ランド１０２〜１０４のサイズが徐々に大きく形成され、最外コーナー部Ａの電極ランド１０５のサイズが最大に形成されている。尚、各電極ランド１０１〜１０５のサイズの拡大率は５０％以内である。 In the eighth embodiment, the electrode lands 10 1 to 10 5 having five types of sizes are provided from the center of the semiconductor device 1 to the outside. However, the number of types is not limited to five, and other than the five types. Arbitrary plural types of electrode lands 10 1 to 10 n may be provided.
(Embodiment 9)
In the seventh embodiment, the electrode lands 10 1 to 10 4 are arranged in a grid pattern. However, in the ninth embodiment, as shown in FIG. 10, each of the electrode lands 10 1 to 10 5 is a semiconductor. It is arranged a distance from the center of the device 1 on a plurality of concentric circles 17 2-17 4 whose radius. The semiconductor device is smallest formation formed size of the electrode lands 10 1 in the center of 1, the nearest concentric 17 2 from the outer concentric 17 3, 17 4 as the size of the electrode lands 10 2 to 10 4 in the central portion is gradually larger, the size of the electrode lands 105 of the outermost corner a is formed to the maximum. In addition, the expansion rate of the size of each electrode land 10 1 to 10 5 is within 50%.

これによると、半導体装置１の長さＬが大きくなった場合でも、熱膨張差に起因する局所的な応力集中を排除し、歪の発生や疲労の進行を各電極ランド１０１〜１０５全体にわたって平均化することができる。 According to this, even when the length L of the semiconductor device 1 is increased, the local stress concentration caused by the thermal expansion difference is eliminated, and the generation of strain and the progress of fatigue are suppressed in the entire electrode lands 10 1 to 10 5. Can be averaged over.

前記実施の形態９では、半導体装置１の中心部から外側に向って５種類のサイズの電極ランド１０１〜１０５を設けたが、５種類に限定されるものではなく、５種類以外の任意の複数種類の電極ランド１０１〜１０ｎを設けてもよい。
（実施の形態１０）
本実施の形態１０は、前記実施の形態８と実施の形態９とを組み合わせたものであり、図１１に示すように、各電極ランド１０１〜１０５が、半導体装置１の中心部からの放射線上に配列され、且つ、半導体装置１の中心部からの距離を半径とする複数の同心円１７２〜１７４上に配列されている。
（実施の形態１１）
図１２に示すように、各電極ランド１０ａ〜１０ｃは互いに交差する複数の縦線２０上と横線２１上とに配列されて格子状に配列されている。このうち、最外周列に配置された複数の電極ランド１０ｃは、最外コーナー部Ａに配置された電極ランド１０ａを除いて、楕円形（長円形の一例）に形成されている。 In the ninth embodiment, the electrode lands 10 1 to 10 5 having five types of sizes are provided from the center of the semiconductor device 1 toward the outside. However, the number of the electrode lands 10 1 to 10 5 is not limited to five. A plurality of types of electrode lands 10 1 to 10 n may be provided.
(Embodiment 10)
The tenth embodiment is a combination of the eighth embodiment and the ninth embodiment. As shown in FIG. 11, the electrode lands 10 1 to 10 5 are separated from the central portion of the semiconductor device 1. It is arranged on a radiation, and are arranged a distance from the center of the semiconductor device 1 on a plurality of concentric circles 17 2-17 4 whose radius.
(Embodiment 11)
As shown in FIG. 12, the electrode lands 10a to 10c are arranged on a plurality of vertical lines 20 and horizontal lines 21 intersecting with each other and arranged in a lattice pattern. Among these, the plurality of electrode lands 10c arranged in the outermost peripheral row are formed in an oval shape (an example of an oval shape) except for the electrode lands 10a arranged in the outermost corner portion A.

尚、最外周列の縦線２０上に配列された楕円形の電極ランド１０ｃの長径方向（長手方向）が横線２１の方向と同方向となり、最外周列の横線２１上に配列された楕円形の電極ランド１０ｃの長径方向（長手方向）が縦線２０の方向と同方向となるように配置されている。   The major axis direction (longitudinal direction) of the elliptical electrode land 10c arranged on the vertical line 20 in the outermost circumferential row is the same as the direction of the horizontal line 21, and the elliptical shape arranged on the horizontal line 21 in the outermost circumferential row. The electrode lands 10c are arranged so that the major axis direction (longitudinal direction) thereof is the same as the direction of the vertical line 20.

また、最外コーナー部Ａの電極ランド１０ａのサイズは最外周列よりも内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成されており、最外周列の電極ランド１０ｃのサイズは、最外コーナー部Ａの電極ランド１０ａのサイズよりも小さく、且つ、内側領域Ｂの電極ランド１０ｂのサイズよりも大きく形成されている。   Further, the size of the electrode land 10a in the outermost corner portion A is formed larger than the size of the electrode land 10b in the inner region B from the outermost circumferential row, and the size of the electrode land 10c in the outermost circumferential row is the outermost corner. It is smaller than the size of the electrode land 10a in the portion A and larger than the size of the electrode land 10b in the inner region B.

これによると、最外コーナー部Ａの電極ランド１０ａを大型化しても、最外コーナー部Ａの電極ランド１０ａが壊れる前に、前記電極ランド１０ａに隣接する電極ランド１０ｃが壊れてしまうといった不具合を防止することができる。   According to this, even if the electrode land 10a of the outermost corner portion A is enlarged, the electrode land 10c adjacent to the electrode land 10a is broken before the electrode land 10a of the outermost corner portion A is broken. Can be prevented.

また、最外周列の電極ランド１０ｃを楕円形にしたことにより、正円形の場合に比べて、電極ランド１０ｃの外周側から内周側への距離が長くなり、亀裂が進展して電極ランド１０ｃが破断に至るまでの亀裂進展方向の経路距離を長く確保できる。したがって、破壊までの破断疲労サイクル（寿命）を向上する効果が得られる。   Further, since the electrode lands 10c in the outermost peripheral row are made elliptical, the distance from the outer peripheral side to the inner peripheral side of the electrode land 10c is longer than in the case of a regular circle, and cracks develop and the electrode land 10c It is possible to ensure a long path distance in the crack propagation direction until the fracture occurs. Therefore, the effect of improving the fracture fatigue cycle (life) until fracture is obtained.

前記実施の形態１１では、最外周列に配置された複数の電極ランド１０ｃは、最外コーナー部Ａに配置された電極ランド１０ａを除いて、全て楕円形に形成されているが、全部の電極ランド１０ｃではなく、一部の電極ランド１０ｃのみが楕円形に形成されていてもよい。
（実施の形態１２）
本実施の形態１２では、図１３に示すように、前記実施の形態１１における最外コーナー部Ａの電極ランド１０ａも楕円形（長円形の一例）に形成されている。各最外コーナー部Ａの電極ランド１０ａの長径方向（長手方向）は、半導体装置１の中心部からの放射方向と同方向になっている。 In the eleventh embodiment, the plurality of electrode lands 10c arranged in the outermost peripheral row are all formed in an oval shape except for the electrode lands 10a arranged in the outermost corner portion A. Instead of the lands 10c, only some of the electrode lands 10c may be formed in an elliptical shape.
(Embodiment 12)
In the twelfth embodiment, as shown in FIG. 13, the electrode land 10a at the outermost corner A in the eleventh embodiment is also formed in an oval shape (an example of an oval shape). The major axis direction (longitudinal direction) of the electrode land 10 a at each outermost corner A is the same as the radial direction from the center of the semiconductor device 1.

これによると、最外コーナー部Ａの電極ランド１０ａがコーナー部Ａの外端部へ張り出し、はんだ接続面積が増大する。しかも、最外コーナー部Ａの電極ランド１０ａにおいては、熱疲労による亀裂の進展方向が半導体装置１の中心部から最外コーナー部Ａへの放射方向であり、このような亀裂の進展方向と前記電極ランド１０ａの長径方向とが同方向であるため、亀裂の伝播距離が長くなり、初期の亀裂発生後から破断にいたるまでのサイクル（寿命）を伸ばすことができる。
（実施の形態１３）
図１４に示すように、各電極ランド１０ａ〜１０ｄは、半導体装置１の中心部から放射状に配列されるとともに、半導体装置１の中心部からの距離を半径とする複数の同心円上に配列されている。このうち、最外コーナー部Ａに配置された電極ランド１０ａは、サイズが最も大きく、且つ、楕円形（長円形の一例）に形成されるとともに長径方向（長手方向）を半導体装置１の中心部に向けて配置されている。また、前記最外コーナー部Ａの電極ランド１０ａの両側方に隣接する電極ランド１０ｃも、楕円形（長円形）に形成されるとともに、長径方向（長手方向）を半導体装置１の中心部に向けて配置されている。 According to this, the electrode land 10a of the outermost corner portion A protrudes to the outer end portion of the corner portion A, and the solder connection area increases. Moreover, in the electrode land 10a in the outermost corner portion A, the propagation direction of the crack due to thermal fatigue is the radial direction from the central portion of the semiconductor device 1 to the outermost corner portion A. Since the major axis direction of the electrode land 10a is the same direction, the propagation distance of the crack becomes long, and the cycle (life) from the initial crack generation to the fracture can be extended.
(Embodiment 13)
As shown in FIG. 14, the electrode lands 10 a to 10 d are arranged radially from the center of the semiconductor device 1 and arranged on a plurality of concentric circles having a radius from the center of the semiconductor device 1. Yes. Among these, the electrode land 10a disposed at the outermost corner portion A is the largest in size, is formed in an oval shape (an example of an oval shape), and the major axis direction (longitudinal direction) is the central portion of the semiconductor device 1. It is arranged toward the. In addition, the electrode lands 10 c adjacent to both sides of the electrode land 10 a in the outermost corner A are also formed in an oval shape (oval shape), and the major axis direction (longitudinal direction) is directed toward the center portion of the semiconductor device 1. Are arranged.

また、最外コーナー部Ａの電極ランド１０ａの内周側に隣接する同心円２３上に配列された電極ランド１０ｄは、楕円形（長円形）に形成され、且つ、長径方向（長手方向）を半導体装置１の中心部に向けて配置している。また、前記同心円２３上の電極ランド１０ｄよりも内部領域の同心円上に配列された電極ランド１０ｂは正円形状に形成されている。尚、各電極ランド１０ａ〜１０ｄのサイズは下記のような関係にある。
電極ランド１０ａ＞電極ランド１０ｃ＞電極ランド１０ｄ＞電極ランド１０ｂ
これによると、最外コーナー部Ａの電極ランド１０ａは、楕円形に形成されているため、コーナー部Ａの外端部へ張り出し、はんだ接続面積が増大する。しかも、最外コーナー部Ａの電極ランド１０ａにおいては、熱疲労による亀裂の進展方向が半導体装置１の中心部から最外コーナー部Ａへの放射方向であり、このような亀裂の進展方向と前記電極ランド１０ａの長径方向とが同方向であるため、亀裂の伝播距離が長くなり、初期の亀裂発生後から破断にいたるまでのサイクル（寿命）を伸ばすことができる。 The electrode land 10d arranged on the concentric circle 23 adjacent to the inner peripheral side of the electrode land 10a in the outermost corner A is formed in an elliptical shape (oval shape) and the major axis direction (longitudinal direction) is a semiconductor. It arrange | positions toward the center part of the apparatus 1. FIG. Further, the electrode lands 10b arranged on the concentric circles in the inner region than the electrode lands 10d on the concentric circles 23 are formed in a perfect circle shape. In addition, the size of each electrode land 10a-10d has the following relationship.
Electrode land 10a> electrode land 10c> electrode land 10d> electrode land 10b
According to this, since the electrode land 10a of the outermost corner portion A is formed in an elliptical shape, it protrudes to the outer end portion of the corner portion A, and the solder connection area increases. Moreover, in the electrode land 10a in the outermost corner portion A, the propagation direction of the crack due to thermal fatigue is the radial direction from the central portion of the semiconductor device 1 to the outermost corner portion A. Since the major axis direction of the electrode land 10a is the same direction, the propagation distance of the crack becomes long, and the cycle (life) from the initial crack generation to the fracture can be extended.

また、各電極ランド１０ｃ，１０ｄも同様に楕円形に形成されているため、熱疲労による亀裂の進展方向と前記各電極ランド１０ｃ，１０ｄの長径方向とが同方向となり、したがって、亀裂の伝播距離が長くなり、初期の亀裂発生後から破断にいたるまでのサイクル（寿命）を伸ばすことができる。   Further, since each of the electrode lands 10c and 10d is also formed in an elliptical shape, the crack propagation direction due to thermal fatigue and the major axis direction of each of the electrode lands 10c and 10d are in the same direction. , And the cycle (life) from the occurrence of the initial crack to the break can be extended.

尚、前記各実施の形態において、電極ランドを楕円形に形成した場合、基板側ランド本体１１と半田ボール１２とを共に楕円形に形成しているが、基板側ランド本体１１は正円形のままであってもよい。   In each of the embodiments described above, when the electrode land is formed in an elliptical shape, both the board-side land body 11 and the solder ball 12 are formed in an elliptical shape. It may be.

本発明にかかる半導体装置は、半導体素子をパッケージ化し、狭ピッチ化・高密度配線回路を実現しつつ、所望の半田接合部信頼性を確保した半導体装置を提供する手段として有用である。   The semiconductor device according to the present invention is useful as a means for providing a semiconductor device in which a semiconductor element is packaged to ensure a desired solder joint reliability while realizing a narrow pitch and high density wiring circuit.

本発明の第１の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 1st Embodiment of this invention. 同、半導体装置の各電極ランドの縦断面図である。2 is a longitudinal sectional view of each electrode land of the semiconductor device. FIG. 本発明の第２の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 2nd Embodiment of this invention. 本発明の第３の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 3rd Embodiment of this invention. 本発明の第４の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 4th Embodiment of this invention. 本発明の第５の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 5th Embodiment of this invention. 本発明の第６の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 6th Embodiment of this invention. 本発明の第７の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 7th Embodiment of this invention. 本発明の第８の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 8th Embodiment of this invention. 本発明の第９の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 9th Embodiment of this invention. 本発明の第１０の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer substrate of the semiconductor device in the 10th Embodiment of this invention. 本発明の第１１の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 11th Embodiment of this invention. 本発明の第１２の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 12th Embodiment of this invention. 本発明の第１３の実施の形態における半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the semiconductor device in the 13th Embodiment of this invention. 従来の半導体装置の図であり、（ａ）は縦断面図、（ｂ）はインターポーザー基板の裏面の図である。It is a figure of the conventional semiconductor device, (a) is a longitudinal cross-sectional view, (b) is a figure of the back surface of an interposer board | substrate. 従来の半導体装置の図であり、（ａ）は半導体装置を電子機器のプリント回路基板へ接合した図、（ｂ）は前記（ａ）におけるイの箇所の歪みの分布を示す図、（ｃ）は半導体装置の中心部からの距離と半田部の応力との関係を示すグラフである。It is the figure of the conventional semiconductor device, (a) is the figure which joined the semiconductor device to the printed circuit board of an electronic device, (b) is a figure which shows distribution of distortion of the part of (a), (c) These are graphs showing the relationship between the distance from the central part of the semiconductor device and the stress of the solder part. 従来の半導体装置のインターポーザー基板の裏面の図である。It is a figure of the back surface of the interposer board | substrate of the conventional semiconductor device.

符号の説明Explanation of symbols

１ 半導体装置
２ インターポーザー基板
３ａ，３ｂ 半導体素子
１０ａ〜１０ｄ，１０１〜１０５ 電極ランド
１１ 基板側ランド本体
１２ 半田ボール
１７２〜１７４，２３ 同心円
Ａ コーナー部
Ｂ 内側領域
Ｃ 隣接箇所 1 semiconductor device 2 interposer substrate 3a, 3b semiconductor device 10 a to 10 d, 10 1 to 10 5 electrode land 11 substrate-side lands body 12 solder balls 17 2-17 4, 23 concentrically A corner portion B inside area C adjacent points

Claims (3)

基板の表裏いずれか一方の面に半導体素子が搭載され、基板の他方の面である実装面に複数個の電極ランドが配列され、前記各電極ランドが、基板上に形成された基板側ランド本体と、基板側ランド本体上に形成された球状の半田ボールとで構成された半導体装置であって、
前記基板の最外コーナー部に配置された第１電極ランドの面積が最外コーナー部よりも内側領域に配置された第２電極ランドの面積よりも大きく形成され、
前記最外コーナー部に隣接する隣接箇所の第３電極ランドの面積が、前記第１電極ランドの面積よりも小さく、且つ、前記第２電極ランドの面積よりも大きく形成され、
前記第３電極ランドは長円形であり、その長径方向を半導体装置の中心部に向けたことを特徴とする半導体装置。 A substrate-side land body in which a semiconductor element is mounted on either the front or back surface of the substrate, a plurality of electrode lands are arranged on the mounting surface, which is the other surface of the substrate, and each electrode land is formed on the substrate. And a semiconductor device composed of spherical solder balls formed on the substrate-side land body,
The area of the first electrode land disposed in the outermost corner portion of the substrate is formed larger than the area of the second electrode land disposed in the inner region than the outermost corner portion,
The area of the third electrode land at the adjacent location adjacent to the outermost corner is smaller than the area of the first electrode land and larger than the area of the second electrode land,
3. The semiconductor device according to claim 1, wherein the third electrode land has an oval shape and a major axis direction thereof is directed to a central portion of the semiconductor device. 前記第２電極ランドと前記第３電極ランドと前記第１電極ランドとの各面積比を、１対１.１〜１．９対２〜３としたことを特徴とする請求項１記載の半導体装置。 2. The semiconductor according to claim 1, wherein each area ratio of the second electrode land, the third electrode land, and the first electrode land is set to 1: 1 to 1.9 to 2-3. apparatus. 前記第３電極ランドと前記第１電極ランドは最外周列に設置されたことを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the third electrode land and the first electrode land are disposed in an outermost peripheral row.
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