JP4556317B2 - Ｃｍｏｓイメージセンサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳイメージセンサに係り、特に画素を構成するフォトダイオードの暗電流の低減に好適な素子分離構造に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとしては、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
両イメージセンサの違いは、入射光を電荷に変換するフォトダイオードの電荷に関する情報をフォトダイオード外部ヘ伝達する方式の違いにある。
【０００３】
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は、発生した電荷を直接ＣＣＤにより転送するのに対し、ＣＭＯＳセンサ方式イメージセンサ（以下、単にＣＭＯＳセンサまたはＣＭＯＳイメージセンサともいう）は、発生した電荷によって規定される電位の情報を、増幅用トランジスタを通して外部に伝送する。
【０００４】
また、ＣＣＤは、電源電圧が通常のＣＭＯＳ−ＬＳＩより高い、２層ポリシリコン配線を用いるなどといった理由により、通常のＣＭＯＳ−ＬＳＩと半導体素子構造が異なるので、ＣＣＤ専用の半導体集積回路の製造工程（プロセス）によって製造されるのに対し、ＣＭＯＳセンサは、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００５】
また、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。固定パターン雑音は主に増幅用トランジスタの閾値電圧のバラツキによるものであり、ノイズキャンセラが必要である。
また、ＣＣＤは電荷転送を行うのに、複数の電源を必要とするが、ＣＭＯＳセンサは単一電源でよくしかも低電圧でよいので低消費電力である。
また、ＣＣＤは現在広く実用に供されているが、ＣＭＯＳセンサは以上の特徴により実用化のために、種々特性の向上が図られている。
【０００６】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、ＣＭＯＳイメージセンサの基本構成を示すブロック図である。図２は、従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００７】
図２に示すように、各画素６は、フォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５より構成されている。
フォトダイオード７のＰ型領域７Ｐは接地されており、フォトダイオード７のＮ型領域７Ｎは、リセット用トランジスタ１５のソース電極１５Ｓ（以下、単に、ソースともいう）及び増幅用トランジスタ８のゲート電極８Ｇ（以下、単に、ゲートともいう）に接続されている。リセット用トランジスタ１５のドレイン電極１５Ｄ（以下、単に、ドレインともいう）は、行選択トランジスタ８のドレイン８Ｄ及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセット用トランジスタ１５のゲート１５Ｇは端子ｃを介してリセット信号出力線１６に接続されている。
【０００８】
行選択トランジスタ９のドレイン９Ｄは増幅用トランジスタ８のソース８Ｓに、行選択トランジスタ９のソース９Ｓは端子ｇを介して列信号出力線に、及び行選択トランジスタ９のゲート９Ｇは端子ｅを介して行信号出力線２５に、それぞれ接続されている。
なお、各図中において、Ｇ，Ｄ，Ｓは、トランジスタのゲート、ドレイン、ソースをそれぞれ表示するものである。
なお、ここでトランジスタはＭＯＳＦＥＴより構成される。
【０００９】
各画素６を駆動し、各画素６（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ５、負荷トランジスタ２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ５には、所定行数の行信号出力線２５及びリセット信号出力線１６が接続されている。
【００１０】
各画素列毎に負荷トランジスタ２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線３に、負荷トランジスタ２のドレインが接続されている。負荷トランジスタ２のゲートは、負荷トランジスタ駆動線４に接続されている。
負荷トランジスタ２のソースは列信号出力線１０に接続されている。列信号出力線１０は、各画素列毎に配置されている。列信号出力線１０は、各画素の行選択トランジスタ９のソース９Ｓに接続されており、ノイズキャンセラ１１に接続されている。
【００１１】
信号読出し用トランジスタ１４のソースまたはドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００１２】
次に、画素部の基本動作について説明する。
まず、垂直シフトレジスタ５より、ある行のリセット信号出力線１６を通してリセット用トランジスタ１５のゲート１５Ｇに、Ｈｉｇｈの電圧Ｖｄｄが印加され、これによりリセット用トランジスタ１５がオンする。
【００１３】
ここで、リセット用トランジスタ１５のしきい値電圧をＶｔｈｒｓｔとすると、リセット用トランジスタ１５のドレイン１５Ｄとゲート１５Ｇには基準電圧Ｖｄｄが印加されているので、フォトダイオード７のＮ型領域７Ｎと増幅用トランジスタ８のゲート８Ｇの電位が、Ｖｐ（＝ゲート電位Ｖｇ−Ｖｔｈｒｓｔであり、Ｖｇ＝Ｖｄｄのときである）となる。
【００１４】
次に、リセット信号出力線１６に印加された電圧がローレベルに切り替わり、リセット用トランジスタ１５がオフになる。この状態で、光がフォトダイオード７に入射すると、フォトダイオード７には、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード７のＮ型領域７Ｎへ行って、この電圧（すなわちアンプ用トランジスタ８のゲート８Ｇの電圧でもある）が光量に対応してＶｓｉｇだけ下がり、（Ｖｐ−Ｖｓｉｇ）になる。
【００１５】
その後、垂直シフトレジスタ５から行信号出力線２５を通して所定の電圧が、行選択トランジスタ９のゲート９Ｇに印加されて、行選択用トランジスタ９がオンし、この結果、増幅用トランジスタ８のソースフォロア回路が作動し、増幅用トランジスタ８の閾値電圧をＶｔｈａｍｐとすると、端子ｇを介して列信号出力線１０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の電圧が出力され、ノイズキャンセラ１１に記憶される。
【００１６】
次に、再び、リセット信号出力線１６のリセット信号により、リセットトランジスタ１５をオンにすると、増幅用トランジスタ８のゲート８Ｇが電位Ｖｐ（Ｖｄｄ−Ｖｔｈｒｓｔ）になり、端子ｇを介して列信号出力線１０に（Ｖｐ−Ｖｔｈａｍｐ）の電圧が出力され、ノイズキャンセラ１１は、記憶していた（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）値から（Ｖｐ−Ｖｔｈａｍｐ）値を引いて、Ｖｓｉｇを記憶する。次に行選択トランジスタ９をオフにする。
【００１７】
水平シフトレジスタ１３により、信号読出し用トランジスタ１４がオンにされ、Ｖｓｉｇは信号出力線１２に出力される。
以上の動作を、順次、垂直シフトレジスタ５により上の行から下の行に向かい、水平シフトレジスタ１３により右の列から左の列に向かい、全画素に亘って行うことにより、光情報が映像信号に変換されて取出される。
【００１８】
次に、画素６の素子構造パターンを説明する。
図３は、従来例のＣＭＯＳイメージセンサにおける画素の素子構成を示すパターンの上面図である。図４は、図３中のＡ−Ａ’の一点鎖線で示される部分の素子断面図である。
【００１９】
先に図２に示したように、画素６をフォトダイオード７、リセット用トランジスタ１５、増幅用トランジスタ８及び行選択トランジスタ９の各素子より構成してあるが、図３においては、表示の簡便さのため、各素子を電気的に分離するためのフィールド酸化膜１７のパターン、ゲート電極となるポリシリコンのパターンはすべて示し、アルミ配線用のコンタクト・パターン及びアルミ配線については、フォトダイオード７と増幅用トランジスタ８のゲート電極８Ｇ間のみを示し、他のは図示していない。
【００２０】
破線で囲った領域が１つの画素６を示し、画素６の大きさはハーフμｍルールのパターンの場合、７〜１２μｍ□程度であり、０．３５μｍルールの場合は、４〜８μｍ□程度である。
【００２１】
Ｐ型基板２０上の所定の領域に、厚さ０．２〜０．５μｍのフィールド酸化膜１７（窒化膜パターンで形成する場合もある）が形成されており、その間にはフォトダイオード７のＮ型領域７Ｎ（これは、Ｎ型拡散領域であり、リセット用トランジスタ１５のソース１５Ｓと共通である）、リセット用トランジスタ１５のゲート１５Ｇ、リセット用トランジスタ１５のドレイン１５Ｄ（これは、Ｎ型拡散領域であり、増幅用トランジスタ８のドレイン８Ｄと共通である）、増幅用トランジスタ８のゲート８Ｇ、増幅用トランジスタ８のソース８Ｓ（これは、Ｎ型拡散領域であり、行選択トランジスタ９のドレイン９Ｄと共通である）、行選択トランジスタ９のゲート９Ｇ及び行選択トランジスタ９のソース９Ｓ（Ｎ型拡散領域である）を、図３に示す配置で形成してある。
【００２２】
Ｎ型領域７Ｎは、コンタクト１８及びアルミ配線２６によりゲート８Ｇに電気的に接続されている。ゲート１５Ｇは図示しないリセット信号出力線１６のアルミ配線に、ゲート９Ｇは図示しない行信号出力線２５のアルミ配線配線に、ドレイン１５Ｄは図示しない基準電圧供給線のアルミ配線にそれぞれ接続されている。
【００２３】
ところで、図４に示すように、素子（Ｎ型領域７Ｎ）を分離するフィールド酸化膜１７の端の部分には、バーズビークと呼ばれる形状が急激に変化している部分がある。
このバーズビーク下の空乏層７Ｋが形成される部分には、バーズビークの形状変化によりシリコン結晶に大きな応力が発生し、結晶が歪むために、結晶欠陥２２が発生する。また、Ｎ型領域７Ｎの表面には、図示しない酸化膜が形成されるが、この界面には結晶の乱れが発生するので、界面準位２１と呼ばれるキャリアが存在できる準位が発生する。
これらの結晶欠陥２２及び界面準位２１は、光が入らなくてもキャリアを生成するため、フォトダイオード７に暗電流を発生し、これがＣＭＯＳイメージセンサの雑音となっていた。
【００２４】
図５は、従来例のＣＭＯＳイメージセンサの画素を構成するフォトトランジスタにおいて、結晶欠陥を回避する構造を示す断面図である。
上述の暗電流の発生を抑制するために、準位の発生しているところをある電位に固定し、光電変換の電荷と混じらないようにする方法がとられる。すなわち、図５に示すように、界面準位２１のある付近および結晶欠陥２２のあるバーズビーク周辺の領域を濃いＰ＋拡散層２３Ｋ，２３Ｂにし、ここを０Ｖに固定する。
このようにすると、界面準位２１及び結晶欠陥２２により発生した電子・ホール対はすぐに再結合するか、電源ラインに逃げていくので、雑音になることはない。
【００２５】
表面の不純物濃度を濃くするという構造はピン・フォトダイオードと呼ばれ、比較的古くから行われ、よく知られた手法であリ、バーズビーク付近の不純物濃度を濃くする手段は、例えば特開平１０−３０８５０７号公報に示されている。
【００２６】
【発明が解決しようとする課題】
ところで、上述のように、界面近傍の暗電流を防ぐために界面付近の不純物濃度を濃くする方法は、界面を薄くＰ＋で被い、上から見たフォトダイオードの面積を減らさず、従って、画素の開口率を減らすことはないが、フィールド酸化膜１７のバーズビーク付近の暗電流を防ぐために、不純物濃度を濃くする方法は、実施した分だけ開口率を減少させる。
【００２７】
たとえば、画素６の面積が７μｍ×７μｍの場合に、フォトダイオード７の面積が５μｍ×４μｍとすると、開口率は４０．８％になる。フィールド酸化膜１７の厚さを０．４μｍとすると、バーズビークは約０．２μｍの長さとなり、フォトダイオードの内側に入る。バーズビークを覆うようにそのさらに０．２μｍ内側にまでＰ＋領域を設けることにすると、実質的なフォトダイオードの開口率は４．２μmｘ３．２μmとなリ、開口率は２７．４％となり、暗電流を抑制できても、画素の開口率を低下させるという問題があった。
【００２８】
そこで本発明は上記課題を解決し、ＣＭＯＳイメージセンサにおいて、暗電流の発生を抑制するとともに、高い開口率を有する素子構造のＣＭＯＳイメージセンサを提供することを目的とするものである。
【００２９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のＣＭＯＳイメージセンサを提供する。
１）所定の形状を有し、互いに隣接する複数の画素を備え、前記複数の画素は、画素ごとに、フォトダイオードと、前記フォトダイオードで生成された電荷を増幅する増幅用トランジスタと、前記フォトダイオードの電荷をリセットするリセット用トランジスタと、を備え、前記リセット用トランジスタは、前記フォトダイオードを前記画素ごとに分離する分離用ゲートを備え、前記増幅用トランジスタは、ソースと、前記ソースを囲うリング状ゲートと、前記リング状ゲートを囲うように前記画素の外周部に形成されたドレインと、を備えていることを特徴とするＣＭＯＳイメージセンサ。
２）前記複数の画素は、前記リング状ゲートのリング内部に形成され、前記複数の画素から所定の画素を選択する選択用トランジスタを前記画素ごとに備えていることを特徴とする１）記載のＣＭＯＳイメージセンサ。
３）前記選択用トランジスタは、前記ソースとは異なる他のソースと、前記他のソースを囲う、前記リング状ゲートとは異なる他のリング状ゲートと、前記他のリング状ゲートを囲うと共に、前記ドレインとは異なり、かつ前記ソースと共通の他のドレインと、を備えていることを特徴とする２）記載のＣＭＯＳイメージセンサ。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
本発明は、従来例のＣＭＯＳイメージセンサが画素を構成するフォトダイオードなどの素子をフィールド酸化膜により分離しており、このフィールド酸化膜により素子領域に応力が発生し、これが暗電流の原因となっていることに注目し、このフィールド酸化膜を用いる素子分離とは別の方法を採用しても、画素構成ができるという知見に基きなされたものである。
【００３３】
＜第１実施例＞
図６は、本発明のＣＭＯＳイメージセンサの第１実施例における画素の構成を示すブロック図である。図７は、本発明のＣＭＯＳイメージセンサの第１実施例における画素の素子構成を示すパターンの上面図である。図８は、図７中のＢ−Ｂ’の一点鎖線で示される部分の素子断面図である。
本発明のＣＭＯＳイメージセンサの第１実施例は、従来例のＣＭＯＳイメージセンサにおいて、画素６に代わり画素６１を用いる以外は、図１に示すものと同一の構成である。
【００３４】
画素６１は、図６に示すように、フォトダイオード７１、増幅用トランジスタ８１、行選択トランジスタ９１及びリセット用トランジスタ１５１より構成されており、これらは、その動作及び機能において、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００３５】
図７に、第１実施例における画素６１の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。
Ｐ型基板２０１の所定領域に、行選択トランジスタ９１のソース９１Ｓを構成する矩形状のＮ型拡散領域を形成し、その周囲に、所定幅を有する行選択トランジスタ９１のゲート９１、所定幅を有する行選択トランジスタ９１のドレイン９１Ｄ（これは増幅用トランジスタ８１のソース８１Ｓでもある）、一隅に突起部を有し、所定幅の増幅用トランジスタ８１のゲート８１Ｇ、及び所定形状の増幅用トランジスタ８１のドレイン（これはリセット用トランジスタ１５１のドレイン１５１Ｄでもある）を順次形成してある。
【００３６】
一方、基板２０１の所定領域に、所定形状（矩形）のフォトダイオード７１のＮ型領域７１Ｎ（これはリセットトランジスタ１５１のソース１５１Ｓでもある）、及びその周囲に所定幅のリセットトランジスタ１５１のゲート１５１Ｇを形成してあり、ここで、リセット用トランジスタ１５１のゲート１５１Ｇの一辺を増幅用トランジスタ８１のドレイン８１Ｄに隣接して配置してあり、全体として略正方形状の画素６１を形成してある。
【００３７】
増幅用トランジスタ８１のゲート８１Ｇの突起部及びフォトダイオード７１のＮ型領域７１Ｎにコンタクト１８１を形成し、これをアルミ配線２６１で接続してある。なお、アルミ配線２６１とリセット用トランジスタ１５１のゲート１５１Ｇは、電気的に絶縁されている。
ここで、図１に示される、各画素６１と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図７には、表示の簡便のため、表示していない。
【００３８】
以上のパターン配置により、図６に示される画素６１が基板２０１上に形成することができる。
このように、第１実施例においては、素子分離のためのフィールド酸化膜を全く使用していない。フォトダイオード７１のリセット用トランジスタ１５１のゲート１５１Ｇがあり、個々のフォトダイオードの周囲を取り囲み、素子分離している。
【００３９】
フォトダイオード７１のリセット用トランジスタ１５１のゲート１５１Ｇは、横方向では隣のフォトダイオードとの分離を行っており、縦方向では電源電圧Ｖｄｄの電位を与えられているリセット用トランジスタ１５１のドレイン１５１ＤであるＮ型拡散層を分離している。図７中において、横に配置されたフォトダイオード７１Ｌ，７１Ｒとは同じ分離用ゲート電極１５１Ｇを共用しているが上下のフォトダイオードとは距離を置いている。
【００４０】
つまり、ゲート分離１５１Ｇは、フォトダイオード７１と電源Ｖｄｄ、フォトダイオード７１と隣の画素のフォトダイオード７１Ｌ，７１Ｒとの間を分離している。
フォトダイオード７１とは別に２重の矩形リング状のゲート電極８１Ｇ、９１Ｇがあり、トランジスタ８１、９１を形成している。外側の矩形リング状のゲート電極８１Ｇが増幅用トランジスタ８１用で、内側の矩形リング状のゲート電極９１Ｇが行選択用トランジスタ９１である。その周囲には、電源電圧Ｖｄｄの電位を与えられているリセット用トランジスタ１５１のドレイン１５１及び増幅用トランジスタ８１のドレイン８１ＤとなるＮ型拡散層がある。
【００４１】
なお、図８には、画素６１の一部断面を表示してあり、ここには、基板２０１上に、Ｎ型拡散領域であるフォトダイオード７１のＮ型領域７１Ｎ（リセット用トランジスタ１５１のソース１５１Ｓでもある）、電源Ｖｄｄにつながるリセット用トランジスタ１５１のドレイン１５１Ｇ（増幅用トランジスタ８１のドレイン８１Ｄでもある）、増幅用トランジスタ８１のソース８１Ｓ（行選択トランジスタ９１のドレインでもある）が形成されており、それらの間にそれらを分離する、ゲート酸化膜１５１Ｇを介して形成されたリセット用トランジスタ１５１ゲート１５１ＧＳ、ゲート酸化膜８１ＧＳＧを介して形成された増幅用トランジスタ８１のゲート８１Ｇが示されている。
【００４２】
以上説明した画素６１は、例えば、以下に概略説明する工程で形成できる。
まず、基板２０１の全面に、例えば９００℃で２０分間熱酸化を行い９ｎｍ厚さの熱酸化膜を形成する。
次に、ＣＶＤ法によりポリシリコン膜を形成し、フォトリソグラフにより、不要部分を除去して、図７に示す所定形状を有する行選択トランジスタ９１のゲート９１Ｇ，増幅用トランジスタ８１のゲート８１Ｇ，リセット用トランジスタ１５１のゲート１５１Ｇを形成する。
【００４３】
次に、行選択トランジスタ９１のソース９１Ｓ，行選択トランジスタ９１のドレイン９１Ｄ、増幅用トランジスタ８１のドレイン８１Ｄ、及びフォトトランジスタのＮ型領域７１Ｎとなる各領域に、所定量の砒素を注入し、絶縁用のシリコン酸化膜（絶縁層）で蔽って、９００℃の熱処理を行い活性化して、行選択トランジスタ９１のソース９１Ｓ，行選択トランジスタ９１のドレイン９１Ｄ、増幅用トランジスタ８１のドレイン８１Ｄ、及びフォトトランジスタのＮ型領域７１Ｎを形成する。
【００４４】
最後に、所定部分の絶縁層を除去し、基板２０１に達する穴をあけ、全面に金属膜をつけ、不要部分を除去して、所定の配線を形成する。
【００４５】
次に第１実施例における画素の動作を説明する。回路的には従来例と同一である。
まず、フォトダイオード７１のリセット用トランジスタ１５１がオンして、フォトダイオード７１のＮ型領域７１Ｎと増幅用トランジスタ１５１のゲート電極１５１Ｇの電位Ｖｐを（電源電圧Ｖｄｄ−リセット用トランジスタ１５１のしきい値Ｖｔｈｒｓｔ）にする。
【００４６】
次に、リセット用トランジスタ１５１をオフする。光電効果により、電子がフォトダイオード７１にたまる。フォトダイオード７１のＮ型領域７１Ｎの電位がＶｓｉｇだけ下がり、（Ｖｐ−Ｖｓｉｇ）になる。
次に、行選択トランジスタ９１のゲート電極９１Ｇをオンすると、増幅用トランジスタ８１のソースフォロア回路が作動し、（Ｖｐ−Ｖｓｉｇ−増幅用トランジスタ８１のしきいち電圧Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値を記憶する。
【００４７】
次に、再びリセットトランジスタ１５１をオンする。すると、画素６１の出力は（Ｖｐ−Ｖｔｈａｍｐ）となる。ノイズキャンセラ１１はこの値から、先に記憶した値を引き、信号成分Ｖｓｉｇを取り出す。
次に、行選択トランジスタ９１をオフして画素６１からの信号の取出しが終了する。以上を各画素に適用して、イメージセンサの画像信号を得る。
【００４８】
以上のように、ゲート分離を用いても、従来のＣＭＯＳセンサ動作を実行することが可能であり、フィールド酸化膜による素子分離を用いていないので、結晶欠陥による準位の形成を防止するための不純物拡散を必要とせず、したがって、フォトダイオードの開口率を下げることなく、フォトダイオードの暗電流を抑制することができる。
【００４９】
＜第２実施例＞
第１実施例においては、フィールド酸化膜をまったく使わずに、ゲート分離だけでＣＭＯＳイメージセンサの画素６１を構成できることを示した。
しかし、画素を構成するフォトダイオード以外のトランジスタでは、フィールド酸化膜を使った方がさまざまな回路を作るのに便利である。
【００５０】
そこで、第２実施例においては、ゲート分離はフォトダイオード間のみに使用し、その他のトランジスタの分離では、フィールド酸化膜を使用する。
図９は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。図１０は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の素子構成を示すパターンの上面図である。
【００５１】
画素６２は、図９に示すように、フォトダイオード７２、増幅用トランジスタ８２、行選択トランジスタ９２及びリセット用トランジスタ１５２より構成されており、これらは動作及び機能において、第１実施例の画素６１同様、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００５２】
図１０に、第２実施例における画素６２の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。図７におけると同様配線の一部は表示していない。
基板２０２上に、所定形状のフォトトランジスタ７２のＮ型領域７２Ｎ（これはリセット用トランジスタ１５２のソース１５２Ｓでもある）、増幅用トランジスタ８２のドレイン８２Ｄ（これはリセット用トランジスタ１５２のドレイン１５２Ｄでもある）、行選択トランジスタ９２のドレイン９２Ｄ（これは増幅用トランジスタ８１のソース８２Ｓでもある）、及び行選択用トランジスタ９２のソースであるＮ型拡散領域がそれぞれ形成されている。
【００５３】
以下、図１０に示すように、フォトダイオード７１とフォトトランジスタ、及び増幅用トランジスタのドレインとはリセット用トランジスタ１５２のゲート１５２Ｇで分離されている。増幅用トランジスタ８２のドレイン８２Ｄとソース８２Ｓ間は、フィールド酸化膜１７２及びゲート８２Ｇで分離されている。行選択トランジスタ９２のドレイン９２Ｄとソース９２Ｓ間は、フィールド酸化膜及びゲート９２Ｇで分離されている。行選択トランジスタのソース９２Ｓと増幅用トランジスタ８２のドレイン８２Ｄはフィールド酸化膜１７２で分離されている。
【００５４】
フィールド酸化膜１７２とフォトダイオード７２Ｎの間には十分な距離を置き、結晶欠陥の影響がフォトダイオードに及ぼさないように設定されている。
増幅用トランジスタ８２のゲート８２Ｇ及びフォトダイオード７２のＮ型領域７２Ｎにコンタクト１８２を形成し、これをアルミ配線２６２で接続してある。
なお、アルミ配線２６２とリセット用トランジスタ１５２のゲート１５２Ｇは、電気的に絶縁されている。
【００５５】
ここで、図１に示される、各画素６１と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図１０には、表示に簡便のため、表示していない。
この構造をとれば、フォトダイオードをフィールド酸化膜で分離していないので、第１実施例と同様、フォトダイオードの開口率を下げることなく、フォトダイオードの暗電流を抑制できる。
【００５６】
＜第３実施例＞
フォトダイオードの一部にフィールド酸化分離を使った方が便利な場合がある。
図１１は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。図１２は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の素子構成を示すパターンの上面図である。
【００５７】
画素６３は、図１１に示すように、フォトダイオード７３、増幅用トランジスタ８３、行選択トランジスタ９３及びリセット用トランジスタ１５３より構成されており、これらは動作及び機能において、第１実施例の画素６１同様、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００５８】
図１２には、第３実施例における画素６３の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。図７におけると同様配線の一部は表示していない。
第３実施例においては、図１２に示すように、一部にフィールド酸化膜分離を使用する。
【００５９】
基板２０３上に、所定形状のフォトトランジスタ７３のＮ型領域７３Ｎ（これはリセット用トランジスタ１５３のソース１５３Ｓでもある）、増幅用トランジスタ８３のドレイン８３Ｄ（これはリセット用トランジスタ１５３のドレイン１５３Ｄでもある）、行選択トランジスタ９３のドレイン９３Ｄ（これは増幅用トランジスタ８３のソース８３Ｓでもある）、及び行選択用トランジスタ９３のソースであるＮ型拡散領域がそれぞれ形成されている。
【００６０】
以下、図１２に示すように、フォトダイオード７３と隣接するフォトダイオード７３Ｌ，７３Ｒはリセット用トランジスタ１５３のゲート１５３Ｇで分離されている。増幅用トランジスタ８３のドレインとソース８３Ｓは増幅用トランジスタのゲート８３Ｇ及びフィールド酸化膜１７３で分離されている。行選択トランジスタ９３のドレイン９３Ｄとソース９３Ｓ間は、フィールド酸化膜１７３及びゲート９３Ｇで分離されている。増幅用トランジスタ８３のドレイン８３Ｄとフォトダイオード７３のＮ型領域７３Ｎは一部をリセット用トランジスタ１５３のゲート１５３Ｇで、残りをそれに接続するフィールド酸化膜１７３で分離してある。
【００６１】
増幅用トランジスタ８３のゲート８３Ｇ及びフォトダイオード７３のＮ型領域７３Ｎにコンタクト１８３を形成し、これをアルミ配線２６３で接続してある。
ここで、図１に示される、各画素６３と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図１２には、表示に簡便のため、表示していない。
【００６２】
第３実施例においては、フォトダイオード７３が接しているフィールド酸化膜１７３の長さが従来例よりも少ない分だけ、暗電流を抑制する効果がある。
【００６３】
【発明の効果】
以上説明したように、本発明に係るＣＭＯＳイメージセンサにおいて、請求項１乃至３記載によれば、フォトダイオードをリセット用ＭＯＳＦＥＴのゲート電極により素子分離したことにより、暗電流の発生を抑制するとともに、高い開口率を有する素子構造のＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】ＣＭＯＳイメージセンサの基本構成を示すブロック図である。
【図２】従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【図３】従来例のＣＭＯＳイメージセンサにおける画素の素子構成を示すパターンの上面図である。
【図４】図３中のＡ−Ａ’の一点鎖線で示される部分の素子断面図である。
【図５】従来例のＣＭＯＳイメージセンサの画素を構成するフォトトランジスタにおいて、結晶欠陥を回避する構造を示す断面図である。
【図６】本発明のＣＭＯＳイメージセンサの第１実施例における画素の構成を示すブロック図である。
【図７】本発明のＣＭＯＳイメージセンサの第１実施例における画素の素子構成を示すパターンの上面図である。
【図８】図７中のＢ−Ｂ’の一点鎖線で示される部分の素子断面図である。
【図９】本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【図１０】本発明のＣＭＯＳイメージセンサの第２実施例における画素の素子構成を示すパターンの上面図である。
【図１１】本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。
【図１２】本発明のＣＭＯＳイメージセンサの第３実施例における画素の素子構成を示すパターンの上面図である。
【符号の説明】
１…ＣＭＯＳイメージセンサ、２…負荷トランジスタ、３…基準電圧供給線、４…負荷トランジスタ駆動線、５…垂直シフトレジスタ、６，６１，６２，６３…画素、７，７１，７２，７３…フォトダイオード、７Ｎ，７１Ｎ，７２Ｎ，７３Ｎ…Ｎ型領域、７Ｐ，７１Ｐ，７２Ｐ，７３Ｐ…Ｐ型領域８，８１，８２，８３…増幅用トランジスタ、９，９１，９２，９３…行選択トランジスタ、１０，１０１，１０２，１０３…列信号出力線、１１…ノイズキャンセラ、１２…信号出力線、水平シフトレジスタ、１４…信号読出し用トランジスタ、１５…リセット用トランジスタ、１６…リセット信号出力線、１７，１７２，１７３…フィールド酸化膜、１８，１８１，１８２，１８３…コンタクト、２０，２０１，２０２，２０３…基板、２１…界面準位、２２…結晶欠陥、２３Ｋ，２３Ｂ…Ｐ＋拡散層、２５…行信号出力線、２６，２６１，２６２，２６３…アルミ配線。
【発明の属する技術分野】
本発明はＣＭＯＳイメージセンサに係り、特に画素を構成するフォトダイオードの暗電流の低減に好適な素子分離構造に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとしては、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
両イメージセンサの違いは、入射光を電荷に変換するフォトダイオードの電荷に関する情報をフォトダイオード外部ヘ伝達する方式の違いにある。
【０００３】
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は、発生した電荷を直接ＣＣＤにより転送するのに対し、ＣＭＯＳセンサ方式イメージセンサ（以下、単にＣＭＯＳセンサまたはＣＭＯＳイメージセンサともいう）は、発生した電荷によって規定される電位の情報を、増幅用トランジスタを通して外部に伝送する。
【０００４】
また、ＣＣＤは、電源電圧が通常のＣＭＯＳ−ＬＳＩより高い、２層ポリシリコン配線を用いるなどといった理由により、通常のＣＭＯＳ−ＬＳＩと半導体素子構造が異なるので、ＣＣＤ専用の半導体集積回路の製造工程（プロセス）によって製造されるのに対し、ＣＭＯＳセンサは、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００５】
また、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。固定パターン雑音は主に増幅用トランジスタの閾値電圧のバラツキによるものであり、ノイズキャンセラが必要である。
また、ＣＣＤは電荷転送を行うのに、複数の電源を必要とするが、ＣＭＯＳセンサは単一電源でよくしかも低電圧でよいので低消費電力である。
また、ＣＣＤは現在広く実用に供されているが、ＣＭＯＳセンサは以上の特徴により実用化のために、種々特性の向上が図られている。
【０００６】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、ＣＭＯＳイメージセンサの基本構成を示すブロック図である。図２は、従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００７】
図２に示すように、各画素６は、フォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５より構成されている。
フォトダイオード７のＰ型領域７Ｐは接地されており、フォトダイオード７のＮ型領域７Ｎは、リセット用トランジスタ１５のソース電極１５Ｓ（以下、単に、ソースともいう）及び増幅用トランジスタ８のゲート電極８Ｇ（以下、単に、ゲートともいう）に接続されている。リセット用トランジスタ１５のドレイン電極１５Ｄ（以下、単に、ドレインともいう）は、行選択トランジスタ８のドレイン８Ｄ及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセット用トランジスタ１５のゲート１５Ｇは端子ｃを介してリセット信号出力線１６に接続されている。
【０００８】
行選択トランジスタ９のドレイン９Ｄは増幅用トランジスタ８のソース８Ｓに、行選択トランジスタ９のソース９Ｓは端子ｇを介して列信号出力線に、及び行選択トランジスタ９のゲート９Ｇは端子ｅを介して行信号出力線２５に、それぞれ接続されている。
なお、各図中において、Ｇ，Ｄ，Ｓは、トランジスタのゲート、ドレイン、ソースをそれぞれ表示するものである。
なお、ここでトランジスタはＭＯＳＦＥＴより構成される。
【０００９】
各画素６を駆動し、各画素６（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ５、負荷トランジスタ２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ５には、所定行数の行信号出力線２５及びリセット信号出力線１６が接続されている。
【００１０】
各画素列毎に負荷トランジスタ２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線３に、負荷トランジスタ２のドレインが接続されている。負荷トランジスタ２のゲートは、負荷トランジスタ駆動線４に接続されている。
負荷トランジスタ２のソースは列信号出力線１０に接続されている。列信号出力線１０は、各画素列毎に配置されている。列信号出力線１０は、各画素の行選択トランジスタ９のソース９Ｓに接続されており、ノイズキャンセラ１１に接続されている。
【００１１】
信号読出し用トランジスタ１４のソースまたはドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００１２】
次に、画素部の基本動作について説明する。
まず、垂直シフトレジスタ５より、ある行のリセット信号出力線１６を通してリセット用トランジスタ１５のゲート１５Ｇに、Ｈｉｇｈの電圧Ｖｄｄが印加され、これによりリセット用トランジスタ１５がオンする。
【００１３】
ここで、リセット用トランジスタ１５のしきい値電圧をＶｔｈｒｓｔとすると、リセット用トランジスタ１５のドレイン１５Ｄとゲート１５Ｇには基準電圧Ｖｄｄが印加されているので、フォトダイオード７のＮ型領域７Ｎと増幅用トランジスタ８のゲート８Ｇの電位が、Ｖｐ（＝ゲート電位Ｖｇ−Ｖｔｈｒｓｔであり、Ｖｇ＝Ｖｄｄのときである）となる。
【００１４】
次に、リセット信号出力線１６に印加された電圧がローレベルに切り替わり、リセット用トランジスタ１５がオフになる。この状態で、光がフォトダイオード７に入射すると、フォトダイオード７には、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード７のＮ型領域７Ｎへ行って、この電圧（すなわちアンプ用トランジスタ８のゲート８Ｇの電圧でもある）が光量に対応してＶｓｉｇだけ下がり、（Ｖｐ−Ｖｓｉｇ）になる。
【００１５】
その後、垂直シフトレジスタ５から行信号出力線２５を通して所定の電圧が、行選択トランジスタ９のゲート９Ｇに印加されて、行選択用トランジスタ９がオンし、この結果、増幅用トランジスタ８のソースフォロア回路が作動し、増幅用トランジスタ８の閾値電圧をＶｔｈａｍｐとすると、端子ｇを介して列信号出力線１０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の電圧が出力され、ノイズキャンセラ１１に記憶される。
【００１６】
次に、再び、リセット信号出力線１６のリセット信号により、リセットトランジスタ１５をオンにすると、増幅用トランジスタ８のゲート８Ｇが電位Ｖｐ（Ｖｄｄ−Ｖｔｈｒｓｔ）になり、端子ｇを介して列信号出力線１０に（Ｖｐ−Ｖｔｈａｍｐ）の電圧が出力され、ノイズキャンセラ１１は、記憶していた（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）値から（Ｖｐ−Ｖｔｈａｍｐ）値を引いて、Ｖｓｉｇを記憶する。次に行選択トランジスタ９をオフにする。
【００１７】
水平シフトレジスタ１３により、信号読出し用トランジスタ１４がオンにされ、Ｖｓｉｇは信号出力線１２に出力される。
以上の動作を、順次、垂直シフトレジスタ５により上の行から下の行に向かい、水平シフトレジスタ１３により右の列から左の列に向かい、全画素に亘って行うことにより、光情報が映像信号に変換されて取出される。
【００１８】
次に、画素６の素子構造パターンを説明する。
図３は、従来例のＣＭＯＳイメージセンサにおける画素の素子構成を示すパターンの上面図である。図４は、図３中のＡ−Ａ’の一点鎖線で示される部分の素子断面図である。
【００１９】
先に図２に示したように、画素６をフォトダイオード７、リセット用トランジスタ１５、増幅用トランジスタ８及び行選択トランジスタ９の各素子より構成してあるが、図３においては、表示の簡便さのため、各素子を電気的に分離するためのフィールド酸化膜１７のパターン、ゲート電極となるポリシリコンのパターンはすべて示し、アルミ配線用のコンタクト・パターン及びアルミ配線については、フォトダイオード７と増幅用トランジスタ８のゲート電極８Ｇ間のみを示し、他のは図示していない。
【００２０】
破線で囲った領域が１つの画素６を示し、画素６の大きさはハーフμｍルールのパターンの場合、７〜１２μｍ□程度であり、０．３５μｍルールの場合は、４〜８μｍ□程度である。
【００２１】
Ｐ型基板２０上の所定の領域に、厚さ０．２〜０．５μｍのフィールド酸化膜１７（窒化膜パターンで形成する場合もある）が形成されており、その間にはフォトダイオード７のＮ型領域７Ｎ（これは、Ｎ型拡散領域であり、リセット用トランジスタ１５のソース１５Ｓと共通である）、リセット用トランジスタ１５のゲート１５Ｇ、リセット用トランジスタ１５のドレイン１５Ｄ（これは、Ｎ型拡散領域であり、増幅用トランジスタ８のドレイン８Ｄと共通である）、増幅用トランジスタ８のゲート８Ｇ、増幅用トランジスタ８のソース８Ｓ（これは、Ｎ型拡散領域であり、行選択トランジスタ９のドレイン９Ｄと共通である）、行選択トランジスタ９のゲート９Ｇ及び行選択トランジスタ９のソース９Ｓ（Ｎ型拡散領域である）を、図３に示す配置で形成してある。
【００２２】
Ｎ型領域７Ｎは、コンタクト１８及びアルミ配線２６によりゲート８Ｇに電気的に接続されている。ゲート１５Ｇは図示しないリセット信号出力線１６のアルミ配線に、ゲート９Ｇは図示しない行信号出力線２５のアルミ配線配線に、ドレイン１５Ｄは図示しない基準電圧供給線のアルミ配線にそれぞれ接続されている。
【００２３】
ところで、図４に示すように、素子（Ｎ型領域７Ｎ）を分離するフィールド酸化膜１７の端の部分には、バーズビークと呼ばれる形状が急激に変化している部分がある。
このバーズビーク下の空乏層７Ｋが形成される部分には、バーズビークの形状変化によりシリコン結晶に大きな応力が発生し、結晶が歪むために、結晶欠陥２２が発生する。また、Ｎ型領域７Ｎの表面には、図示しない酸化膜が形成されるが、この界面には結晶の乱れが発生するので、界面準位２１と呼ばれるキャリアが存在できる準位が発生する。
これらの結晶欠陥２２及び界面準位２１は、光が入らなくてもキャリアを生成するため、フォトダイオード７に暗電流を発生し、これがＣＭＯＳイメージセンサの雑音となっていた。
【００２４】
図５は、従来例のＣＭＯＳイメージセンサの画素を構成するフォトトランジスタにおいて、結晶欠陥を回避する構造を示す断面図である。
上述の暗電流の発生を抑制するために、準位の発生しているところをある電位に固定し、光電変換の電荷と混じらないようにする方法がとられる。すなわち、図５に示すように、界面準位２１のある付近および結晶欠陥２２のあるバーズビーク周辺の領域を濃いＰ＋拡散層２３Ｋ，２３Ｂにし、ここを０Ｖに固定する。
このようにすると、界面準位２１及び結晶欠陥２２により発生した電子・ホール対はすぐに再結合するか、電源ラインに逃げていくので、雑音になることはない。
【００２５】
表面の不純物濃度を濃くするという構造はピン・フォトダイオードと呼ばれ、比較的古くから行われ、よく知られた手法であリ、バーズビーク付近の不純物濃度を濃くする手段は、例えば特開平１０−３０８５０７号公報に示されている。
【００２６】
【発明が解決しようとする課題】
ところで、上述のように、界面近傍の暗電流を防ぐために界面付近の不純物濃度を濃くする方法は、界面を薄くＰ＋で被い、上から見たフォトダイオードの面積を減らさず、従って、画素の開口率を減らすことはないが、フィールド酸化膜１７のバーズビーク付近の暗電流を防ぐために、不純物濃度を濃くする方法は、実施した分だけ開口率を減少させる。
【００２７】
たとえば、画素６の面積が７μｍ×７μｍの場合に、フォトダイオード７の面積が５μｍ×４μｍとすると、開口率は４０．８％になる。フィールド酸化膜１７の厚さを０．４μｍとすると、バーズビークは約０．２μｍの長さとなり、フォトダイオードの内側に入る。バーズビークを覆うようにそのさらに０．２μｍ内側にまでＰ＋領域を設けることにすると、実質的なフォトダイオードの開口率は４．２μmｘ３．２μmとなリ、開口率は２７．４％となり、暗電流を抑制できても、画素の開口率を低下させるという問題があった。
【００２８】
そこで本発明は上記課題を解決し、ＣＭＯＳイメージセンサにおいて、暗電流の発生を抑制するとともに、高い開口率を有する素子構造のＣＭＯＳイメージセンサを提供することを目的とするものである。
【００２９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のＣＭＯＳイメージセンサを提供する。
１）所定の形状を有し、互いに隣接する複数の画素を備え、前記複数の画素は、画素ごとに、フォトダイオードと、前記フォトダイオードで生成された電荷を増幅する増幅用トランジスタと、前記フォトダイオードの電荷をリセットするリセット用トランジスタと、を備え、前記リセット用トランジスタは、前記フォトダイオードを前記画素ごとに分離する分離用ゲートを備え、前記増幅用トランジスタは、ソースと、前記ソースを囲うリング状ゲートと、前記リング状ゲートを囲うように前記画素の外周部に形成されたドレインと、を備えていることを特徴とするＣＭＯＳイメージセンサ。
２）前記複数の画素は、前記リング状ゲートのリング内部に形成され、前記複数の画素から所定の画素を選択する選択用トランジスタを前記画素ごとに備えていることを特徴とする１）記載のＣＭＯＳイメージセンサ。
３）前記選択用トランジスタは、前記ソースとは異なる他のソースと、前記他のソースを囲う、前記リング状ゲートとは異なる他のリング状ゲートと、前記他のリング状ゲートを囲うと共に、前記ドレインとは異なり、かつ前記ソースと共通の他のドレインと、を備えていることを特徴とする２）記載のＣＭＯＳイメージセンサ。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
本発明は、従来例のＣＭＯＳイメージセンサが画素を構成するフォトダイオードなどの素子をフィールド酸化膜により分離しており、このフィールド酸化膜により素子領域に応力が発生し、これが暗電流の原因となっていることに注目し、このフィールド酸化膜を用いる素子分離とは別の方法を採用しても、画素構成ができるという知見に基きなされたものである。
【００３３】
＜第１実施例＞
図６は、本発明のＣＭＯＳイメージセンサの第１実施例における画素の構成を示すブロック図である。図７は、本発明のＣＭＯＳイメージセンサの第１実施例における画素の素子構成を示すパターンの上面図である。図８は、図７中のＢ−Ｂ’の一点鎖線で示される部分の素子断面図である。
本発明のＣＭＯＳイメージセンサの第１実施例は、従来例のＣＭＯＳイメージセンサにおいて、画素６に代わり画素６１を用いる以外は、図１に示すものと同一の構成である。
【００３４】
画素６１は、図６に示すように、フォトダイオード７１、増幅用トランジスタ８１、行選択トランジスタ９１及びリセット用トランジスタ１５１より構成されており、これらは、その動作及び機能において、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００３５】
図７に、第１実施例における画素６１の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。
Ｐ型基板２０１の所定領域に、行選択トランジスタ９１のソース９１Ｓを構成する矩形状のＮ型拡散領域を形成し、その周囲に、所定幅を有する行選択トランジスタ９１のゲート９１、所定幅を有する行選択トランジスタ９１のドレイン９１Ｄ（これは増幅用トランジスタ８１のソース８１Ｓでもある）、一隅に突起部を有し、所定幅の増幅用トランジスタ８１のゲート８１Ｇ、及び所定形状の増幅用トランジスタ８１のドレイン（これはリセット用トランジスタ１５１のドレイン１５１Ｄでもある）を順次形成してある。
【００３６】
一方、基板２０１の所定領域に、所定形状（矩形）のフォトダイオード７１のＮ型領域７１Ｎ（これはリセットトランジスタ１５１のソース１５１Ｓでもある）、及びその周囲に所定幅のリセットトランジスタ１５１のゲート１５１Ｇを形成してあり、ここで、リセット用トランジスタ１５１のゲート１５１Ｇの一辺を増幅用トランジスタ８１のドレイン８１Ｄに隣接して配置してあり、全体として略正方形状の画素６１を形成してある。
【００３７】
増幅用トランジスタ８１のゲート８１Ｇの突起部及びフォトダイオード７１のＮ型領域７１Ｎにコンタクト１８１を形成し、これをアルミ配線２６１で接続してある。なお、アルミ配線２６１とリセット用トランジスタ１５１のゲート１５１Ｇは、電気的に絶縁されている。
ここで、図１に示される、各画素６１と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図７には、表示の簡便のため、表示していない。
【００３８】
以上のパターン配置により、図６に示される画素６１が基板２０１上に形成することができる。
このように、第１実施例においては、素子分離のためのフィールド酸化膜を全く使用していない。フォトダイオード７１のリセット用トランジスタ１５１のゲート１５１Ｇがあり、個々のフォトダイオードの周囲を取り囲み、素子分離している。
【００３９】
フォトダイオード７１のリセット用トランジスタ１５１のゲート１５１Ｇは、横方向では隣のフォトダイオードとの分離を行っており、縦方向では電源電圧Ｖｄｄの電位を与えられているリセット用トランジスタ１５１のドレイン１５１ＤであるＮ型拡散層を分離している。図７中において、横に配置されたフォトダイオード７１Ｌ，７１Ｒとは同じ分離用ゲート電極１５１Ｇを共用しているが上下のフォトダイオードとは距離を置いている。
【００４０】
つまり、ゲート分離１５１Ｇは、フォトダイオード７１と電源Ｖｄｄ、フォトダイオード７１と隣の画素のフォトダイオード７１Ｌ，７１Ｒとの間を分離している。
フォトダイオード７１とは別に２重の矩形リング状のゲート電極８１Ｇ、９１Ｇがあり、トランジスタ８１、９１を形成している。外側の矩形リング状のゲート電極８１Ｇが増幅用トランジスタ８１用で、内側の矩形リング状のゲート電極９１Ｇが行選択用トランジスタ９１である。その周囲には、電源電圧Ｖｄｄの電位を与えられているリセット用トランジスタ１５１のドレイン１５１及び増幅用トランジスタ８１のドレイン８１ＤとなるＮ型拡散層がある。
【００４１】
なお、図８には、画素６１の一部断面を表示してあり、ここには、基板２０１上に、Ｎ型拡散領域であるフォトダイオード７１のＮ型領域７１Ｎ（リセット用トランジスタ１５１のソース１５１Ｓでもある）、電源Ｖｄｄにつながるリセット用トランジスタ１５１のドレイン１５１Ｇ（増幅用トランジスタ８１のドレイン８１Ｄでもある）、増幅用トランジスタ８１のソース８１Ｓ（行選択トランジスタ９１のドレインでもある）が形成されており、それらの間にそれらを分離する、ゲート酸化膜１５１Ｇを介して形成されたリセット用トランジスタ１５１ゲート１５１ＧＳ、ゲート酸化膜８１ＧＳＧを介して形成された増幅用トランジスタ８１のゲート８１Ｇが示されている。
【００４２】
以上説明した画素６１は、例えば、以下に概略説明する工程で形成できる。
まず、基板２０１の全面に、例えば９００℃で２０分間熱酸化を行い９ｎｍ厚さの熱酸化膜を形成する。
次に、ＣＶＤ法によりポリシリコン膜を形成し、フォトリソグラフにより、不要部分を除去して、図７に示す所定形状を有する行選択トランジスタ９１のゲート９１Ｇ，増幅用トランジスタ８１のゲート８１Ｇ，リセット用トランジスタ１５１のゲート１５１Ｇを形成する。
【００４３】
次に、行選択トランジスタ９１のソース９１Ｓ，行選択トランジスタ９１のドレイン９１Ｄ、増幅用トランジスタ８１のドレイン８１Ｄ、及びフォトトランジスタのＮ型領域７１Ｎとなる各領域に、所定量の砒素を注入し、絶縁用のシリコン酸化膜（絶縁層）で蔽って、９００℃の熱処理を行い活性化して、行選択トランジスタ９１のソース９１Ｓ，行選択トランジスタ９１のドレイン９１Ｄ、増幅用トランジスタ８１のドレイン８１Ｄ、及びフォトトランジスタのＮ型領域７１Ｎを形成する。
【００４４】
最後に、所定部分の絶縁層を除去し、基板２０１に達する穴をあけ、全面に金属膜をつけ、不要部分を除去して、所定の配線を形成する。
【００４５】
次に第１実施例における画素の動作を説明する。回路的には従来例と同一である。
まず、フォトダイオード７１のリセット用トランジスタ１５１がオンして、フォトダイオード７１のＮ型領域７１Ｎと増幅用トランジスタ１５１のゲート電極１５１Ｇの電位Ｖｐを（電源電圧Ｖｄｄ−リセット用トランジスタ１５１のしきい値Ｖｔｈｒｓｔ）にする。
【００４６】
次に、リセット用トランジスタ１５１をオフする。光電効果により、電子がフォトダイオード７１にたまる。フォトダイオード７１のＮ型領域７１Ｎの電位がＶｓｉｇだけ下がり、（Ｖｐ−Ｖｓｉｇ）になる。
次に、行選択トランジスタ９１のゲート電極９１Ｇをオンすると、増幅用トランジスタ８１のソースフォロア回路が作動し、（Ｖｐ−Ｖｓｉｇ−増幅用トランジスタ８１のしきいち電圧Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値を記憶する。
【００４７】
次に、再びリセットトランジスタ１５１をオンする。すると、画素６１の出力は（Ｖｐ−Ｖｔｈａｍｐ）となる。ノイズキャンセラ１１はこの値から、先に記憶した値を引き、信号成分Ｖｓｉｇを取り出す。
次に、行選択トランジスタ９１をオフして画素６１からの信号の取出しが終了する。以上を各画素に適用して、イメージセンサの画像信号を得る。
【００４８】
以上のように、ゲート分離を用いても、従来のＣＭＯＳセンサ動作を実行することが可能であり、フィールド酸化膜による素子分離を用いていないので、結晶欠陥による準位の形成を防止するための不純物拡散を必要とせず、したがって、フォトダイオードの開口率を下げることなく、フォトダイオードの暗電流を抑制することができる。
【００４９】
＜第２実施例＞
第１実施例においては、フィールド酸化膜をまったく使わずに、ゲート分離だけでＣＭＯＳイメージセンサの画素６１を構成できることを示した。
しかし、画素を構成するフォトダイオード以外のトランジスタでは、フィールド酸化膜を使った方がさまざまな回路を作るのに便利である。
【００５０】
そこで、第２実施例においては、ゲート分離はフォトダイオード間のみに使用し、その他のトランジスタの分離では、フィールド酸化膜を使用する。
図９は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。図１０は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の素子構成を示すパターンの上面図である。
【００５１】
画素６２は、図９に示すように、フォトダイオード７２、増幅用トランジスタ８２、行選択トランジスタ９２及びリセット用トランジスタ１５２より構成されており、これらは動作及び機能において、第１実施例の画素６１同様、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００５２】
図１０に、第２実施例における画素６２の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。図７におけると同様配線の一部は表示していない。
基板２０２上に、所定形状のフォトトランジスタ７２のＮ型領域７２Ｎ（これはリセット用トランジスタ１５２のソース１５２Ｓでもある）、増幅用トランジスタ８２のドレイン８２Ｄ（これはリセット用トランジスタ１５２のドレイン１５２Ｄでもある）、行選択トランジスタ９２のドレイン９２Ｄ（これは増幅用トランジスタ８１のソース８２Ｓでもある）、及び行選択用トランジスタ９２のソースであるＮ型拡散領域がそれぞれ形成されている。
【００５３】
以下、図１０に示すように、フォトダイオード７１とフォトトランジスタ、及び増幅用トランジスタのドレインとはリセット用トランジスタ１５２のゲート１５２Ｇで分離されている。増幅用トランジスタ８２のドレイン８２Ｄとソース８２Ｓ間は、フィールド酸化膜１７２及びゲート８２Ｇで分離されている。行選択トランジスタ９２のドレイン９２Ｄとソース９２Ｓ間は、フィールド酸化膜及びゲート９２Ｇで分離されている。行選択トランジスタのソース９２Ｓと増幅用トランジスタ８２のドレイン８２Ｄはフィールド酸化膜１７２で分離されている。
【００５４】
フィールド酸化膜１７２とフォトダイオード７２Ｎの間には十分な距離を置き、結晶欠陥の影響がフォトダイオードに及ぼさないように設定されている。
増幅用トランジスタ８２のゲート８２Ｇ及びフォトダイオード７２のＮ型領域７２Ｎにコンタクト１８２を形成し、これをアルミ配線２６２で接続してある。
なお、アルミ配線２６２とリセット用トランジスタ１５２のゲート１５２Ｇは、電気的に絶縁されている。
【００５５】
ここで、図１に示される、各画素６１と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図１０には、表示に簡便のため、表示していない。
この構造をとれば、フォトダイオードをフィールド酸化膜で分離していないので、第１実施例と同様、フォトダイオードの開口率を下げることなく、フォトダイオードの暗電流を抑制できる。
【００５６】
＜第３実施例＞
フォトダイオードの一部にフィールド酸化分離を使った方が便利な場合がある。
図１１は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。図１２は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の素子構成を示すパターンの上面図である。
【００５７】
画素６３は、図１１に示すように、フォトダイオード７３、増幅用トランジスタ８３、行選択トランジスタ９３及びリセット用トランジスタ１５３より構成されており、これらは動作及び機能において、第１実施例の画素６１同様、従来例の画素６を構成するフォトダイオード７、増幅用トランジスタ８、行選択トランジスタ９及びリセット用トランジスタ１５とそれぞれ同一であるが、その素子構造において異なるものである。
【００５８】
図１２には、第３実施例における画素６３の素子構造が示される。ここでは、表示の簡便のために、一画素のみを表示してある。図７におけると同様配線の一部は表示していない。
第３実施例においては、図１２に示すように、一部にフィールド酸化膜分離を使用する。
【００５９】
基板２０３上に、所定形状のフォトトランジスタ７３のＮ型領域７３Ｎ（これはリセット用トランジスタ１５３のソース１５３Ｓでもある）、増幅用トランジスタ８３のドレイン８３Ｄ（これはリセット用トランジスタ１５３のドレイン１５３Ｄでもある）、行選択トランジスタ９３のドレイン９３Ｄ（これは増幅用トランジスタ８３のソース８３Ｓでもある）、及び行選択用トランジスタ９３のソースであるＮ型拡散領域がそれぞれ形成されている。
【００６０】
以下、図１２に示すように、フォトダイオード７３と隣接するフォトダイオード７３Ｌ，７３Ｒはリセット用トランジスタ１５３のゲート１５３Ｇで分離されている。増幅用トランジスタ８３のドレインとソース８３Ｓは増幅用トランジスタのゲート８３Ｇ及びフィールド酸化膜１７３で分離されている。行選択トランジスタ９３のドレイン９３Ｄとソース９３Ｓ間は、フィールド酸化膜１７３及びゲート９３Ｇで分離されている。増幅用トランジスタ８３のドレイン８３Ｄとフォトダイオード７３のＮ型領域７３Ｎは一部をリセット用トランジスタ１５３のゲート１５３Ｇで、残りをそれに接続するフィールド酸化膜１７３で分離してある。
【００６１】
増幅用トランジスタ８３のゲート８３Ｇ及びフォトダイオード７３のＮ型領域７３Ｎにコンタクト１８３を形成し、これをアルミ配線２６３で接続してある。
ここで、図１に示される、各画素６３と接続する行信号出力線２５、リセット信号出力線１６、及び列信号出力線は、図１２には、表示に簡便のため、表示していない。
【００６２】
第３実施例においては、フォトダイオード７３が接しているフィールド酸化膜１７３の長さが従来例よりも少ない分だけ、暗電流を抑制する効果がある。
【００６３】
【発明の効果】
以上説明したように、本発明に係るＣＭＯＳイメージセンサにおいて、請求項１乃至３記載によれば、フォトダイオードをリセット用ＭＯＳＦＥＴのゲート電極により素子分離したことにより、暗電流の発生を抑制するとともに、高い開口率を有する素子構造のＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】ＣＭＯＳイメージセンサの基本構成を示すブロック図である。
【図２】従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【図３】従来例のＣＭＯＳイメージセンサにおける画素の素子構成を示すパターンの上面図である。
【図４】図３中のＡ−Ａ’の一点鎖線で示される部分の素子断面図である。
【図５】従来例のＣＭＯＳイメージセンサの画素を構成するフォトトランジスタにおいて、結晶欠陥を回避する構造を示す断面図である。
【図６】本発明のＣＭＯＳイメージセンサの第１実施例における画素の構成を示すブロック図である。
【図７】本発明のＣＭＯＳイメージセンサの第１実施例における画素の素子構成を示すパターンの上面図である。
【図８】図７中のＢ−Ｂ’の一点鎖線で示される部分の素子断面図である。
【図９】本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【図１０】本発明のＣＭＯＳイメージセンサの第２実施例における画素の素子構成を示すパターンの上面図である。
【図１１】本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。
【図１２】本発明のＣＭＯＳイメージセンサの第３実施例における画素の素子構成を示すパターンの上面図である。
【符号の説明】
１…ＣＭＯＳイメージセンサ、２…負荷トランジスタ、３…基準電圧供給線、４…負荷トランジスタ駆動線、５…垂直シフトレジスタ、６，６１，６２，６３…画素、７，７１，７２，７３…フォトダイオード、７Ｎ，７１Ｎ，７２Ｎ，７３Ｎ…Ｎ型領域、７Ｐ，７１Ｐ，７２Ｐ，７３Ｐ…Ｐ型領域８，８１，８２，８３…増幅用トランジスタ、９，９１，９２，９３…行選択トランジスタ、１０，１０１，１０２，１０３…列信号出力線、１１…ノイズキャンセラ、１２…信号出力線、水平シフトレジスタ、１４…信号読出し用トランジスタ、１５…リセット用トランジスタ、１６…リセット信号出力線、１７，１７２，１７３…フィールド酸化膜、１８，１８１，１８２，１８３…コンタクト、２０，２０１，２０２，２０３…基板、２１…界面準位、２２…結晶欠陥、２３Ｋ，２３Ｂ…Ｐ＋拡散層、２５…行信号出力線、２６，２６１，２６２，２６３…アルミ配線。
Claims (3)
- 所定の形状を有し、互いに隣接する複数の画素を備え、
前記複数の画素は、画素ごとに、
フォトダイオードと、
前記フォトダイオードで生成された電荷を増幅する増幅用トランジスタと、
前記フォトダイオードの電荷をリセットするリセット用トランジスタと、
を備え、
前記リセット用トランジスタは、
前記フォトダイオードを前記画素ごとに分離する分離用ゲートを備え、
前記増幅用トランジスタは、
ソースと、
前記ソースを囲うリング状ゲートと、
前記リング状ゲートを囲うように前記画素の外周部に形成されたドレインと、
を備えていることを特徴とするＣＭＯＳイメージセンサ。 - 前記複数の画素は、
前記リング状ゲートのリング内部に形成され、前記複数の画素から所定の画素を選択する選択用トランジスタを前記画素ごとに備えていることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。 - 前記選択用トランジスタは、
前記ソースとは異なる他のソースと、
前記他のソースを囲う、前記リング状ゲートとは異なる他のリング状ゲートと、
前記他のリング状ゲートを囲うと共に、前記ドレインとは異なり、かつ前記ソースと共通の他のドレインと、
を備えていることを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
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