JP4554898B2

JP4554898B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4554898B2
Application number: JP2003206328A
Authority: JP
Inventors: 栄子出頭; 道博神代; 陸男遠藤; 勉亀山
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2003-08-06
Filing date: 2003-08-06
Publication date: 2010-09-29
Anticipated expiration: 2023-08-06
Also published as: JP2005056930A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、大電流を制御するための半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。このＩＧＢＴは、電界効果トランジスタ（ＦＥＴ）の高速スイッチング性とバイポーラトランジスタの低インピーダンス特性を兼ね備えているデバイス（素子）である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許第２６５７１２９号
【０００４】
近年、電動車両などの発達によって、バッテリやキャパシタなどの比較的低い電圧源からの電力によりモータを駆動しており、そのモータの駆動制御を司るインバータにＩＧＢＴが多く用いられている。このような電動車両では、燃費、効率を向上させる目的で、ＩＧＢＴのスイッチング損失の低減、オン抵抗の低減などが望まれている。
【０００５】
図１１は、従来のＩＧＢＴの製造工程を示すフローチャートである。また、図１２と図１３は従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１００）とデバイス形成工程（ＳＴ１１０）から成っている。
【０００６】
ＩＧＢＴ基板形成工程（ＳＴ１００）では、まず、比較的低抵抗のＰ^＋型シリコン基板１００を準備する（図１２（ａ））。このＰ^＋型シリコン基板１００上に比較的低抵抗のＮ^＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１２（ｂ））。このＮ^＋型半導体バッファ層１０１上に比較的高抵抗のＮ⁻型半導体層１０２をエピタキシャル成長させる（図１２（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
【０００７】
デバイス形成工程（ＳＴ１１０）では、まず、エピタキシャル成長させたＮ⁻型半導体層１０２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１０３を形成する（図１３（ａ））。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加してＮ^＋型エミッタ領域１０４を形成する（図１３（ｂ））。Ｎ^＋型エミッタ領域１０４とＮ⁻型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０５となる。
【０００８】
次に、各チャネル領域１０５上にゲート酸化膜１０６を介してゲート電極１０７を形成し、また、各Ｎ^＋型エミッタ領域１０４とＰ型ベース領域１０３との一部にかけてエミッタ電極１０８を形成し（図１３（ｃ））、さらに、Ｐ^＋型シリコン基板１００の裏面にコレクタ電極１０９を形成する（図１３（ｄ））。図１４は、上記の製造工程により製造されたＩＧＢＴの断面図である。
【０００９】
上記のようにして製造されたＩＧＢＴの動作を図１４と図１５のコレクタ電圧Ｖ_ＣＥとコレクタ電流Ｉ_ＣＥの時間変化を表すグラフを用いて説明する。図１５において、横軸は時間を表し、縦軸はコレクタ電圧Ｖ_ＣＥとコレクタ電流Ｉ_ＣＥを表し、曲線Ｃ１０はコレクタ電圧Ｖ_ＣＥの時間変化を示し、曲線Ｃ１１はコレクタ電流Ｉ_ＣＥの時間変化を示す。
【００１０】
ＩＧＢＴにおいては、エミッタ電極１０８とコレクタ電極１０９との間にコレクタ電圧を印加する。その状態でエミッタ電極１０８とゲート電極１０７との間に所定のゲート電圧を印加する。それにより、チャネル領域１０５においてチャネルが形成されて、このチャネルを通してエミッタ電極１０８から電子がＮ⁻型半導体層１０２に注入され、また、コレクタ電極１０９側のＰ^＋型シリコン基板１００とＮ⁻型半導体層１０２間が順バイアスされ、Ｐ^＋型シリコン基板１００からは正孔が注入される。注入された正孔のプラス電荷と同じ量の電子がＮ⁻型半導体層１０２に集まり、Ｎ⁻型半導体層１０２の抵抗低下が起こり、ＩＧＢＴはオン状態になる。このオン状態までの過渡的現象が図１５の範囲Ｒ１０の曲線Ｃ１０で見られるターンオン時のコレクタ電圧の徐々の減少であり、曲線Ｃ１１に見られるコレクタ電流の徐々の増加である。
【００１１】
図１５の範囲Ｒ１１におけるオン状態において、ゲート電圧の印加を停止すると、チャネル領域１０５を通してのエミッタ電極１０８からＮ⁻型半導体層１０２への電子の注入がなくなり、また、Ｐ^＋型シリコン基板１００からＮ⁻型半導体層１０２への正孔の注入が停止し、ＩＧＢＴはオフ状態となる。このオフ状態に際しては、すでに注入された正孔も寿命がつきて減少する。Ｎ⁻型半導体層１０２に残留中の正孔は電子との再結合による消滅とＰ型ベース領域へ直接流出することにより、オフ状態となる。これが図１５の範囲Ｒ１２の曲線Ｃ１１に見られるターンオフ時のテイル電流として現れる。
【００１２】
このように、ＩＧＢＴは、Ｐ^＋型シリコン基板１００からＮ⁻型半導体層１０２に注入される正孔の量により特性が変わるものである。そこで、注入される正孔の量を抑制する層として、Ｎ^＋型半導体バッファ層が設けられている。
【００１３】
このＩＧＢＴの電力損失にはスイッチング損失と導通損失がある。スイッチング損失は、図１５の範囲Ｒ１０で示したターンオン時および範囲Ｒ１２で示したターンオフ時の損失である。そこで、ターンオン時間およびターンオフ時間を短くすることにより、スイッチング損失を少なくすることができる。また、導通損失は、図１５の範囲Ｒ１１で示したオン状態の損失である。そこで、オン抵抗を低減することにより、導通損失を少なくすることができる。
【００１４】
ターンオフ時間を短くするには、一つには、正孔の寿命を小さくするために格子欠陥などをＮ⁻型半導体層１０２に導入することが考えられている。もう一つには、ＩＧＢＴを構成しているＰ^＋型シリコン基板１００から成るＰ^＋型半導体層（コレクタ層）を薄くすることが考えられており、これにより、Ｎ⁻型半導体層１０２に入る正孔の量を制限し、ターンオフ時のフォールタイム（テイル電流の流れる時間（図１５の範囲Ｒ１２））を短くでき、スイッチング損失を少なくすることが知られている。また、低オン抵抗を実現するには、Ｎ⁻型半導体層１０２を主とするＩＧＢＴを薄くする必要がある。
【００１５】
Ｐ^＋型半導体層を薄くして製造する方法としては、エピタキシャル成長法やイオン注入法を用いてＰ^＋型半導体層を形成する方法、あるいはＰ^＋型シリコン基板上にＮ^＋型半導体バッファ層、Ｎ⁻型半導体層を順次形成し、Ｎ⁻型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ^＋型シリコン基板を研削、研磨する方法が考えられる。
【００１６】
また、Ｐ^＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させて、取り扱いや割れ反り等の問題を解決する技術が、本発明者等によって開発されている（特願２００２−１６５２５４号）。
【００１７】
【発明が解決しようとする課題】
しかしながら、エピタキシャル成長法やイオン注入法を用いてＰ^＋型半導体層を形成する方法では、Ｐ^＋型半導体層の厚みを精度よく薄く形成することが可能であり、厚みの制御性も良く行うことが可能であるが、通常のＩＧＢＴ製造設備では、半導体基板は約５００μｍ以上の厚みが必要なため、耐圧が５００〜１０００Ｖ程度のものに対応する半導体基板の厚さが５０〜１００μｍ程度のものは、通常のＩＧＢＴ製造設備では作ることが困難であるという問題点がある。
【００１８】
また、Ｐ^＋型シリコン基板上にＮ^＋型半導体バッファ層、Ｎ⁻型半導体層を順次形成し、Ｎ⁻型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ^＋型シリコン基板を研削、研磨する方法では、Ｐ^＋型シリコン基板として、通常のＩＧＢＴ製造設備に通すことが可能な厚みのものを用いて行うことが考えられるが、この方法は、機械加工によるものであるため、Ｐ^＋型半導体層を数μｍにするには厚み寸法のばらつきが大きく厚み精度を確保することが困難であり、特性ばらつきの少ないＩＧＢＴを得ることが困難であるという問題点がある。
【００１９】
さらに、Ｐ^＋型半導体層を薄く形成することに加え、低オン抵抗の特性を得るため、ＩＧＢＴを薄く、例えば１００μｍ以下に、形成する場合、ウエハの割れや熱処理時の反りなどの問題が発生する。また、一般的に使用されている製造設備では、５００μｍ程度のウエハを取り扱うものが多く、１００μｍ以下のものに対しては、搬送系に係わる部分の改造や熱処理時の反り対策の必要がある。
【００２０】
また、特願２００２−１６５２５４号の技術により半導体装置の製造を行うと、第２の半導体基板をエッチングによって除去する際に、第１半導体基板のゲート電極とエミッタ電極が形成された面を保護するため、保護材（ワックス）を介してガラス基板にホットプレート上で加熱して貼り付けている。しかしながら、この場合、ガラス基板が一度の使用で劣化・汚染されてしまい、再利用ができないという課題があった。さらに、ガラス基板は、その重量のため、取り扱いが不便であり、また、専用の装置を導入する必要があるため、生産性が悪く、コストの上昇を招くという課題があった。
【００２１】
本発明の目的は、上記問題を解決するため、設備を改造することなくＰ^＋型半導体層を精度よく薄型に形成するとともに、薄型の半導体装置を形成することが可能な半導体装置の製造方法を提供することにある。
【００２２】
【課題を解決するための手段および作用】
本発明に係る半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００２３】
第１の半導体装置の製造方法（請求項１に対応）は、第１の半導体基板と第２の半導体基板とを含む半導体装置の製造方法であって、第１の半導体基板に、この第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を堆積する工程と、第２導電型の層と第２の半導体基板の少なくとも一方に酸化膜を形成する工程と、第１の半導体基板と第２の半導体基板とを酸化膜を介して接合する工程と、次に、第１の半導体基板を半導体装置の耐圧によって決まる厚さに研磨する工程と、研磨された第１の半導体基板の研磨面に絶縁膜を形成し、続いてこの絶縁膜の上にゲート電極を形成する工程と、絶縁膜の表面からボロンを注入し、アニールをすることで絶縁膜の下に第２導電型の層をベース領域として形成し、絶縁膜の表面からヒ素を注入し、アニールすることでベース領域の一部に第１導電型の層をエミッタ領域として形成する工程と、エミッタ領域形成後、絶縁膜とゲート電極とを覆うように堆積される層間絶縁膜と絶縁膜とを部分的に除去してエミッタ電極を形成する工程と、エミッタ電極形成後、第２の半導体基板の表面に選択的にマスクを形成する工程と、マスク形成後、第１の半導体基板のゲート電極およびエミッタ電極に保護膜を塗布して封止する工程と、封止後、選択的に形成されたマスクをマスク層とし、酸化膜をストップ層として第２の半導体基板の一部を除去する工程と、第２の半導体基板の一部を除去した後、保護膜を除去し、第２導電型の層の表面にコレクタ電極を形成する工程と、を備えたことで特徴づけられる。
【００２４】
第１の半導体装置の製造方法によれば、第１の半導体基板と第２の半導体基板とを含む半導体装置の製造方法であって、第１の半導体基板に、この第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を堆積する工程と、第２導電型の層と第２の半導体基板の少なくとも一方に酸化膜を形成する工程と、第１の半導体基板と第２の半導体基板とを酸化膜を介して接合する工程と、次に、第１の半導体基板を半導体装置の耐圧によって決まる厚さに研磨する工程と、研磨された第１の半導体基板の研磨面に絶縁膜を形成し、続いてこの絶縁膜の上にゲート電極を形成する工程と、絶縁膜の表面からボロンを注入し、アニールをすることで絶縁膜の下に第２導電型の層をベース領域として形成し、絶縁膜の表面からヒ素を注入し、アニールすることでベース領域の一部に第１導電型の層をエミッタ領域として形成する工程と、エミッタ領域形成後、絶縁膜とゲート電極とを覆うように堆積される層間絶縁膜と絶縁膜とを部分的に除去してエミッタ電極を形成する工程と、エミッタ電極形成後、第２の半導体基板の表面に選択的にマスクを形成する工程と、マスク形成後、第１の半導体基板のゲート電極およびエミッタ電極に保護膜を塗布して封止する工程と、封止後、選択的に形成されたマスクをマスク層とし、酸化膜をストップ層として第２の半導体基板の一部を除去する工程と、第２の半導体基板の一部を除去した後、保護膜を除去し、第２導電型の層の表面にコレクタ電極を形成する工程と、を備えたため、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、エミッタ、ゲート電極面側を製造する設備を改造することなく、第２導電型の層が薄く、かつ、薄型の半導体装置を形成することが可能となるとともに、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。
【００２５】
第２の半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくは保護膜は樹脂膜であることで特徴づけられる。
【００２６】
第２の半導体装置の製造方法によれば、保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００２７】
第３の半導体装置の製造方法（請求項３に対応）は、上記の方法において、好ましくは第２の半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２の半導体基板を所定の厚さに研磨する工程を有することで特徴づけられる。
【００２８】
第３の半導体装置の製造方法によれば、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、マスクを形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。
【００３０】
図１と図２は、本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１０）とエミッタ・ゲート電極面側形成工程（ＳＴ２０）とコレクタ電極面側形成工程（ＳＴ３０）から成っている。
【００３１】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）と第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）と、第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）から成っている。
【００３２】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）と、第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）、エミッタ電極を形成する工程（ＳＴ２４）から成っている。
【００３３】
コレクタ電極面側形成工程（ＳＴ３０）は、第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程（ＳＴ３２）と、マスクおよび露出している酸化膜を除去する工程（ＳＴ３３）と、封止を取り除く工程（ＳＴ３４）と、第２導電型の層の表面に電極を形成する工程（ＳＴ３５）とから成っている。
【００３４】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、次のように行われる。図３は、ＩＧＢＴ基板形成工程（ＳＴ１０）の各工程での半導体基板の断面図である。まず、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）では、図３（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン（Ｐ）濃度１０^１４ｃｍ^−３以下のＮ⁻型単結晶シリコン基板１０と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板１１をダミー基板として準備する。次に、図３（ｂ）において、Ｎ⁻型単結晶シリコン基板１０に、Ｎ⁻型単結晶シリコン基板１０のリン濃度よりも高い濃度、例えば、リン濃度１０^１６〜１０^１８ｃｍ^−３の第１導電型の層であるＮ^＋型シリコン層１２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。
【００３５】
エピタキシャル成長法は、例えば、次のようにして行われる。Ｎ⁻型単結晶シリコン基板をエピタキシャル成長反応炉のサセプタ上に並べる。次に、水素雰囲気中で上記シリコン基板を１１５０℃まで加熱し、その後５リットル／ｍｉｎの流量のトリクロロシランと８０リットル／ｍｉｎの流量の水素に加えて０．２リットル／ｍｉｎの流量の水素希釈のホスフィンを供給し、２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積させ、層厚１０±１μｍのＮ^＋型シリコン層を形成する。
【００３６】
なお、ここでは、Ｎ^＋型シリコン層１２は、エピタキシャル成長法により堆積させたが、イオン注入後、熱拡散によりＮ^＋型シリコン層１２を形成しても良い。
【００３７】
次に、図３（ｃ）において、エピタキシャル成長したＮ^＋型シリコン層１２の表面からイオン注入によりボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０^１８ｃｍ^−３以上の第２導電型の層であるＰ^＋型シリコン層１３を形成する。
【００３８】
このイオン注入では、イオン注入装置の試料台にＮ^＋型シリコン層１２を堆積したＮ⁻型単結晶シリコン基板１０を設置し、３０〜６０ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００３９】
なお、ここでは、Ｐ^＋型シリコン層１３は、イオン注入法で形成させたが、エピタキシャル成長法により形成させても良い。
【００４０】
次に、第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）は、酸化膜を形成する工程と接合する工程から成る。酸化膜を形成する工程は、例えば、図３（ｄ）において、第２半導体基板である単結晶シリコン基板１１の表面に熱酸化により酸化膜１４を形成する。
【００４１】
この熱酸化では、単結晶シリコン基板１１をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を１０００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．３μｍ程度の酸化膜が形成される。
【００４２】
その後、接合する工程では、図３（ｅ）において、Ｎ^＋型シリコン層１２とＰ^＋型シリコン層１３を形成したＮ⁻型単結晶シリコン基板１０と酸化膜１４を形成した単結晶シリコン基板１１をＰ^＋型シリコン層１３の表面と酸化膜１４の表面で貼り合わせ、その貼り合わせたウエハ（貼り合わせ基板）１５を電気炉内で１０００℃以上に加熱して熱処理する。これにより、貼り合わせシリコン基板が形成される。
【００４３】
なお、この工程（ＳＴ１２）では、酸化膜を単結晶シリコン基板１１の表面に形成したが、酸化膜をＮ⁻型単結晶シリコン基板１０のＰ^＋型シリコン層１３の表面上に形成し、単結晶シリコン基板１１には酸化膜を形成しないでＮ⁻型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。また、Ｎ⁻型単結晶シリコン基板１０と単結晶シリコン基板１１の両方の基板に酸化膜を形成し、酸化膜を形成した表面でＮ⁻型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。
【００４４】
第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）では、図３（ｆ）において、貼り合わせ基板１５の第１半導体基板であるＮ⁻型単結晶シリコン基板１０を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ⁻型単結晶シリコン基板１０の厚み寸法を決め、研磨する。
【００４５】
この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、Ｎ⁻型単結晶シリコン基板１０の面を研磨し、Ｎ⁻型単結晶シリコン基板１０の表面から単結晶シリコン基板１１のＳｉＯ_２の界面までの厚さを約５０〜１００μｍになるようにする。このＮ⁻型単結晶シリコン基板１０の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を５００Ｖ〜１０００Ｖにするには、この程度の厚さが適当である。
【００４６】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、次のように行われる。図４と図５は、エミッタ・ゲート電極面側形成工程（ＳＴ２０）の各工程での半導体基板の断面図である。
【００４７】
第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）では、図４（ａ）において、まず、Ｎ⁻型単結晶シリコン基板の表面（研磨面）１６を熱酸化し、酸化膜１７を形成する。
【００４８】
この熱酸化では、貼り合わせ基板１５をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を９００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．１μｍ程度の酸化膜が形成される。
【００４９】
図４（ｂ）において、ゲート電極材の多結晶シリコンを堆積し、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、多結晶シリコンをエッチングして、ゲート電極１８を形成する。
【００５０】
第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）では、図４（ｃ）において、第１半導体基板であるＮ⁻型単結晶シリコン基板１０の酸化膜１７の下に第２導電型のＰ型導電領域をベース領域１９として、形成する。
【００５１】
例えば、ゲート電極１８が形成されたＮ⁻型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりボロンを注入し、その後、アニールして拡散することにより、ボロン濃度が１０^１８ｃｍ^−３以上の第２導電型の領域であるＰ型導電領域（ベース領域）１９を形成する。
【００５２】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、３０〜６０ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５３】
ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）は、図４（ｄ）において、ベース領域１９の一部に第１導電型であるＮ^＋型の導電領域をエミッタ領域２０として形成する。
【００５４】
例えば、エミッタ領域を形成する領域を開口としてもつようにフォトレジストを塗布し、マスクとしたＮ⁻型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりヒ素を注入し、その後、アニールをすることにより、ヒ素濃度が１０^１８ｃｍ^−３以上で厚さ約０．５μｍの第１導電型の領域であるＮ^＋型導電領域（エミッタ領域）２０を形成する。
【００５５】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、８０〜１００ｋｅＶの加速電圧、５×１０^１４ｃｍ^−２以上のドーズ量でヒ素を注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５６】
エミッタ電極を形成する工程（ＳＴ２４）では、図５（ａ）において、まず、Ｎ⁻型単結晶シリコン基板上の酸化膜１７とゲート電極１８を覆うように絶縁膜を堆積し層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、化学気相堆積法（ＣＶＤ法）やプラズマを利用して堆積したシリコン酸化膜やシリコン窒化膜などの電気的な絶縁性が高いものである。
【００５７】
次に、図５（ｂ）において、フォトレジストにより、ゲート電極周辺の領域以外の部分を開口とするマスクを用い、ドライエッチングにより層間絶縁膜２１と酸化膜１７を部分的に除去する。その後、アルミニウムなどの電極材料を蒸着などして堆積し、エミッタ電極２２を形成する。（図５（ｃ））
【００５８】
コレクタ電極面側形成工程（ＳＴ３０）は、次のように行われる。図６と図７は、コレクタ電極面側形成工程（ＳＴ３０）の各工程での半導体基板の断面図である。
【００５９】
コレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨する。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図６と図７においては、図５で示したエミッタ・ゲート電極面側の構造は省略して示してある。
【００６０】
第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）では、マスクとして化学気相堆積法（ＣＶＤ法）による酸化膜や窒化膜があり、ここでは酸化膜を例として用い、まず、図６（ｂ）において、貼り合わせ基板１５の単結晶シリコン基板１１に化学気相堆積法（ＣＶＤ法）により、３０００オングストロームの膜厚のＳｉＯ_２膜（ＣＶＤ膜）２３を成膜する。ＣＶＤ法は３００℃程度の温度で行うため、先に形成されたゲート電極側の構造の熱的破壊を起こらないようにすることができる。
【００６１】
次に、図６（ｃ）において、フォトレジストによりＣＶＤ膜をパターニングする。少なくともチップを形成する部分のＣＶＤ膜を除去する。このときのパターンとして、図８で示すようなパターンで形成する。図８の斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。貼り合わせ基板１５の単結晶シリコン基板１１上に堆積したＣＶＤ膜であるＳｉＯ_２膜２３の上にレジスト２４をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜を除去する部分が光を通すようになっているマスクを貼り合わせ基板１５のＳｉＯ_２膜２３上のレジスト２４に密着させ、レジスト２４が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、開口２５を形成する。そして、リンス液により現像液を洗浄する。
【００６２】
その後、レジスト２４中に存在する現像液あるいはリンス液を除き、レジスト２４とＳｉＯ_２膜２３との接着性を増すため、ポストベークを行う。
【００６３】
次に、図６（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト２４の開口部２５のＳｉＯ_２をエッチングし、レジスト２４を剥離する。
【００６４】
なお、パターンとして、図９、図１０で示すようなパターンも考えられる。図中、斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。
【００６５】
次に、第１半導体に形成するゲート電極とエミッタ電極側の面を封止し、ＣＶＤ膜をマスクにするとともに、酸化膜をストップ層として、第２半導体基板を除去する工程（ＳＴ３２）では、図７（ａ）において、貼り合わせ基板１５の第１半導体基板であるＮ⁻型単結晶シリコン基板１０に形成したゲート電極２１などを有する面にポリマー膜等の樹脂膜、例えば、フロロカーボン系のポリマー膜等の保護膜２７を塗布する。これにより、貼り合わせ基板１５のゲート電極とエミッタ電極側の面が封止され、後工程で用いるエッチング薬液から保護することができる。
【００６６】
図７（ｂ）において、ＣＶＤ膜２３をマスクとして、また、酸化膜１４をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板１１を部分的に除去する。
【００６７】
その後、ＣＶＤ膜２３および露出している酸化膜１４を除去する工程（ＳＴ３３）では、図７（ｃ）において、フッ酸などに浸けることにより除去する。
【００６８】
封止を取り除く工程（ＳＴ３４）では、図７（ｃ）で示す保護膜付き貼り合わせ基板２８を溶剤に浸し、保護膜を取り去る。
【００６９】
第２導電型の層の表面に電極を形成する工程（ＳＴ３５）では、図７（ｄ）において、第２導電型の層であるＰ^＋型シリコン層１３の表面にアルミニウムなどの電極材料をスパッタリングなどにより形成する。
【００７０】
このようにして得られたウエハ２９からダイシングすることにより、チップが形成される（図７（ｅ））。
【００７１】
なお、このコレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。そのときには、後工程でのエッチング時間は長くなり、エッチング液は削減できなくなるが、研磨工程を省略することができる。
【００７２】
以上のように、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。その結果、設備を改造することなく、薄型のデバイスを形成することが可能となる。また、この方法では、Ｐ^＋型シリコン層を薄くかつ不純物濃度を濃くすることによりスイッチング損失を低減することができる。
【００７３】
なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。
【００７４】
【発明の効果】
以上の説明で明らかなように本発明によれば、次の効果を奏する。
【００７５】
Ｐ^＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させたので、薄型ウエハの取り扱いが困難になることや割れおよび反りの問題を解消し、設備を改造することなく、薄型の半導体装置を製造することができる。
【００７６】
また、第２半導体基板を第１半導体基板に接合し、通常の設備を用いて第１半導体基板に半導体装置を形成するので、薄型の半導体装置であっても、Ｐ^＋型半導体層をエピタキシャル成長法またはイオン注入法により厚み精度が良く、かつ厚み形成の制御性を良くすることができる。
【００７７】
保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００７８】
第２半導体基板の表面に選択的にＣＶＤ膜を形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、ＣＶＤ膜を形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図３】ＩＧＢＴ基板形成工程の各工程での半導体基板の断面図である。
【図４】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図５】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図６】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図７】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図８】ＣＶＤ膜のマスクパターンである。
【図９】ＣＶＤ膜のマスクパターンである。
【図１０】ＣＶＤ膜のマスクパターンである。
【図１１】従来のＩＧＢＴの製造工程を示すフローチャートである。
【図１２】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１３】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１４】ＩＧＢＴの断面図である。
【図１５】コレクタ電圧Ｖ_ＣＥとコレクタ電流Ｉ_ＣＥの時間変化を表すグラフである。
【符号の説明】
１０Ｎ⁻型単結晶シリコン基板
１１単結晶シリコン基板
１２Ｎ^＋型シリコン層
１３Ｐ^＋型シリコン層
１４酸化膜
１５貼り合わせ基板
１７酸化膜
１８ゲート電極
１９ベース領域
２０エミッタ領域
２１層間絶縁膜
２２エミッタ電極
２３ＣＶＤ膜
２７保護膜
ＳＴ１０ＩＧＢＴ基板形成工程
ＳＴ１１第１半導体基板および第２半導体基板を準備し
第１半導体基板に第１導電型の層および第２導電型の層を形成する工程
ＳＴ１２半導体基板の表面に酸化膜を形成し、接合する工程
ＳＴ１３第１半導体基板を研磨する工程
ＳＴ２０エミッタ・ゲート電極面側形成工程
ＳＴ２１ゲート電極を形成する工程
ＳＴ２２ベース領域を形成する工程
ＳＴ２３エミッタ領域を形成する工程
ＳＴ２４エミッタ電極を形成する工程
ＳＴ３０コレクタ電極面側形成工程
ＳＴ３１マスクを形成する工程
ＳＴ３２ゲート電極とエミッタ電極側の面を封止し、第２半導体基板を部分的に除去する工程
ＳＴ３３マスクおよび酸化膜を除去する工程
ＳＴ３４封止を取り除く工程
ＳＴ３５第２導電型の層の表面に電極を形成する工程[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device such as a vertical insulated gate bipolar transistor (IGBT).
[0002]
[Prior art]
Conventionally, an insulated gate bipolar transistor (IGBT) is known as a semiconductor element for controlling a large current. This IGBT is a device (element) having both high-speed switching performance of a field effect transistor (FET) and low impedance characteristics of a bipolar transistor (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
Japanese Patent No. 2657129
[0004]
In recent years, with the development of electric vehicles and the like, a motor is driven by electric power from a relatively low voltage source such as a battery or a capacitor, and an IGBT is often used for an inverter that controls drive control of the motor. In such an electric vehicle, for the purpose of improving fuel efficiency and efficiency, reduction of IGBT switching loss, reduction of on-resistance, and the like are desired.
[0005]
FIG. 11 is a flowchart showing a manufacturing process of a conventional IGBT. 12 and 13 are cross-sectional views of the semiconductor substrate in each process of the conventional IGBT manufacturing process. The manufacturing process of the IGBT consists of an IGBT substrate forming process (ST100) and a device forming process (ST110).
[0006]
In the IGBT substrate forming step (ST100), first, a relatively low resistance P ⁺ A mold silicon substrate 100 is prepared (FIG. 12A). This P ⁺ N of relatively low resistance on the type silicon substrate 100 ⁺ The type semiconductor buffer layer 101 is epitaxially grown to a thickness of about 5 to 30 μm (FIG. 12B). This N ⁺ N of relatively high resistance on the type semiconductor buffer layer 101 ⁻ The type semiconductor layer 102 is epitaxially grown (FIG. 12C). In this way, an IGBT substrate can be obtained.
[0007]
In the device formation step (ST110), first, N is epitaxially grown. ⁻ A P-type base region 103 is formed by selectively adding a P-type impurity to the surface of the type semiconductor layer 102 (FIG. 13A). An N-type impurity is selectively added to the surface of the P-type base region 103 and N ⁺ A mold emitter region 104 is formed (FIG. 13B). N ⁺ Type emitter region 104 and N ⁻ A surface portion of the P-type base region 103 sandwiched between the type semiconductor layers 102 becomes a channel region 105.
[0008]
Next, a gate electrode 107 is formed on each channel region 105 via a gate oxide film 106, and each N ⁺ An emitter electrode 108 is formed over part of the type emitter region 104 and the P type base region 103 (FIG. 13C). ⁺ A collector electrode 109 is formed on the back surface of the mold silicon substrate 100 (FIG. 13D). FIG. 14 is a cross-sectional view of an IGBT manufactured by the above manufacturing process.
[0009]
The operation of the IGBT manufactured as described above is shown in FIG. 14 and FIG. _CE And collector current I _CE It demonstrates using the graph showing the time change of. In FIG. 15, the horizontal axis represents time, and the vertical axis represents the collector voltage V. _CE And collector current I _CE The curve C10 represents the collector voltage V _CE Curve C11 shows the collector current I _CE The time change of is shown.
[0010]
In the IGBT, a collector voltage is applied between the emitter electrode 108 and the collector electrode 109. In this state, a predetermined gate voltage is applied between the emitter electrode 108 and the gate electrode 107. As a result, a channel is formed in the channel region 105, and electrons are emitted from the emitter electrode 108 through this channel. ⁻ P type semiconductor layer 102 and P on the collector electrode 109 side ⁺ Type silicon substrate 100 and N ⁻ Type semiconductor layer 102 is forward-biased and P ⁺ Holes are injected from the mold silicon substrate 100. The same amount of electrons as the positive charge of the injected holes is N ⁻ Gathered in the semiconductor layer 102 and N ⁻ The resistance of the type semiconductor layer 102 decreases, and the IGBT is turned on. This transient phenomenon until the ON state is the gradual decrease in the collector voltage at the turn-on seen in the curve C10 in the range R10 in FIG. 15, and the gradual increase in the collector current seen in the curve C11.
[0011]
When the application of the gate voltage is stopped in the ON state in the range R11 in FIG. ⁻ Injection of electrons into the type semiconductor layer 102 is eliminated, and P ⁺ Type silicon substrate 100 to N ⁻ The hole injection into the type semiconductor layer 102 stops, and the IGBT is turned off. In this OFF state, the holes already injected also have a lifetime and decrease. N ⁻ Holes remaining in the semiconductor layer 102 are turned off by annihilation due to recombination with electrons and directly flowing out to the P-type base region. This appears as a tail current at the time of turn-off as seen in the curve C11 in the range R12 of FIG.
[0012]
Thus, IGBT is P ⁺ Type silicon substrate 100 to N ⁻ The characteristics vary depending on the amount of holes injected into the type semiconductor layer 102. Therefore, as a layer for suppressing the amount of injected holes, N ⁺ A type semiconductor buffer layer is provided.
[0013]
The IGBT power loss includes a switching loss and a conduction loss. The switching loss is a loss at the time of turn-on indicated by a range R10 in FIG. 15 and at the time of turn-off indicated by a range R12. Therefore, switching loss can be reduced by shortening the turn-on time and the turn-off time. Further, the conduction loss is the loss in the on state shown by the range R11 in FIG. Therefore, the conduction loss can be reduced by reducing the on-resistance.
[0014]
In order to shorten the turn-off time, for example, in order to reduce the lifetime of holes, lattice defects and the like are ⁻ It is considered to be introduced into the type semiconductor layer 102. The other is the P that makes up the IGBT. ⁺ P made of a type silicon substrate 100 ⁺ It is considered that the type semiconductor layer (collector layer) is made thin. ⁻ It is known that the amount of holes entering the type semiconductor layer 102 is limited, the fall time at turn-off (the time during which tail current flows (range R12 in FIG. 15)) can be shortened, and the switching loss is reduced. In order to achieve low on-resistance, N ⁻ It is necessary to make the IGBT mainly composed of the type semiconductor layer 102 thinner.
[0015]
P ⁺ As a method of manufacturing a thin type semiconductor layer by thinning, an epitaxial growth method or an ion implantation method is used. ⁺ Of forming a type semiconductor layer, or P ⁺ N on the silicon substrate ⁺ Type semiconductor buffer layer, N ⁻ Type semiconductor layers are formed sequentially, N ⁻ After forming a base region, an emitter region, a gate electrode, and an emitter electrode on the type semiconductor layer, P ⁺ A method of grinding and polishing a type silicon substrate is conceivable.
[0016]
P ⁺ When forming the semiconductor device thin and forming the semiconductor device thin in order to obtain a low on-resistance characteristic, the second semiconductor substrate is bonded to the first semiconductor substrate, and the semiconductor device is formed on the first semiconductor substrate. Thereafter, the second semiconductor substrate is selectively etched to form a thin semiconductor device and leave a thick portion on the peripheral edge of the semiconductor device to solve problems such as handling and crack warping. (Japanese Patent Application No. 2002-165254).
[0017]
[Problems to be solved by the invention]
However, using epitaxial growth or ion implantation, P ⁺ In the method of forming the type semiconductor layer, P ⁺ The thickness of the mold semiconductor layer can be accurately thinned and the thickness can be controlled well. However, in a normal IGBT manufacturing facility, the semiconductor substrate needs to have a thickness of about 500 μm or more. A semiconductor substrate having a withstand voltage of about 500 to 1000 V having a thickness of about 50 to 100 μm has a problem that it is difficult to produce with a normal IGBT manufacturing facility.
[0018]
P ⁺ N on the silicon substrate ⁺ Type semiconductor buffer layer, N ⁻ Type semiconductor layers are formed sequentially, N ⁻ After forming a base region, an emitter region, a gate electrode, and an emitter electrode on the type semiconductor layer, P ⁺ In the method of grinding and polishing the mold silicon substrate, P ⁺ It is conceivable to use a silicon substrate having a thickness that can be passed through a normal IGBT manufacturing facility, but this method is based on machining. ⁺ In order to make the type semiconductor layer several μm, there is a problem that it is difficult to obtain an IGBT with little variation in characteristics because variation in thickness dimension is large and it is difficult to ensure thickness accuracy.
[0019]
In addition, P ⁺ In addition to forming a thin type semiconductor layer, in order to obtain a low on-resistance characteristic, when the IGBT is formed thin, for example, 100 μm or less, problems such as wafer cracking and warping during heat treatment occur. In general, the manufacturing facilities generally used handle wafers of about 500 μm. For those having a thickness of 100 μm or less, it is necessary to modify the parts related to the transfer system and to take measures against warping during heat treatment.
[0020]
Further, when a semiconductor device is manufactured by the technique of Japanese Patent Application No. 2002-165254, the surface of the first semiconductor substrate on which the gate electrode and the emitter electrode are formed is protected when the second semiconductor substrate is removed by etching. Therefore, the glass substrate is heated and pasted on a hot plate via a protective material (wax). However, in this case, there is a problem that the glass substrate is deteriorated and contaminated by one use and cannot be reused. Furthermore, the glass substrate is inconvenient to handle due to its weight, and it is necessary to introduce a dedicated device. Therefore, there is a problem in that productivity is poor and costs are increased.
[0021]
The object of the present invention is to solve the above problem without modifying the equipment. ⁺ Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a thin semiconductor device with high precision and a thin semiconductor layer.
[0022]
[Means and Actions for Solving the Problems]
In order to achieve the above object, a semiconductor device manufacturing method according to the present invention is configured as follows.
[0023]
A manufacturing method of a first semiconductor device (corresponding to claim 1) is a manufacturing method of a semiconductor device including a first semiconductor substrate and a second semiconductor substrate, and the first semiconductor substrate includes the first semiconductor substrate. Depositing a first conductivity type layer and a second conductivity type layer containing impurities having a concentration higher than the impurity concentration of the semiconductor substrate; oxidizing at least one of the second conductivity type layer and the second semiconductor substrate; A step of forming a film, a step of bonding the first semiconductor substrate and the second semiconductor substrate through an oxide film, and then polishing the first semiconductor substrate to a thickness determined by the breakdown voltage of the semiconductor device. A step of forming an insulating film on the polished surface of the polished first semiconductor substrate, and subsequently forming a gate electrode on the insulating film; boron Then, a second conductivity type layer is formed as a base region under the insulating film by annealing. Injecting arsenic from the surface of the insulating film and annealing A step of forming a first conductivity type layer as an emitter region in a part of the base region, and an interlayer insulating film and an insulating film deposited so as to cover the insulating film and the gate electrode after forming the emitter region are partially formed Removing the emitter electrode, forming the emitter electrode, then selectively forming a mask on the surface of the second semiconductor substrate, and forming the mask on the gate electrode and the emitter electrode of the first semiconductor substrate; A step of applying and sealing a protective film, a step of removing a part of the second semiconductor substrate by using a mask formed selectively after the sealing as a mask layer, and an oxide film as a stop layer; And a step of removing the protective film and then forming a collector electrode on the surface of the second conductivity type layer.
[0024]
According to a first method for manufacturing a semiconductor device, there is provided a method for manufacturing a semiconductor device including a first semiconductor substrate and a second semiconductor substrate, wherein the impurities of the first semiconductor substrate are added to the first semiconductor substrate. A step of depositing a first conductivity type layer and a second conductivity type layer containing an impurity having a concentration higher than the concentration; and a step of forming an oxide film on at least one of the second conductivity type layer and the second semiconductor substrate. A step of bonding the first semiconductor substrate and the second semiconductor substrate through an oxide film, a step of polishing the first semiconductor substrate to a thickness determined by the breakdown voltage of the semiconductor device, and polishing. Forming an insulating film on the polished surface of the first semiconductor substrate and subsequently forming a gate electrode on the insulating film; boron Then, a second conductivity type layer is formed as a base region under the insulating film by annealing. Injecting arsenic from the surface of the insulating film and annealing A step of forming a first conductivity type layer as an emitter region in a part of the base region, and an interlayer insulating film and an insulating film deposited so as to cover the insulating film and the gate electrode after forming the emitter region are partially formed Removing the emitter electrode, forming the emitter electrode, then selectively forming a mask on the surface of the second semiconductor substrate, and forming the mask on the gate electrode and the emitter electrode of the first semiconductor substrate; A step of applying and sealing a protective film, a step of removing a part of the second semiconductor substrate by using a mask formed selectively after the sealing as a mask layer, and an oxide film as a stop layer; And removing the protective film and then forming a collector electrode on the surface of the second conductivity type layer. Therefore, the second semiconductor substrate is bonded to the first semiconductor substrate. And selectively etching the second semiconductor substrate. As a result, a thick portion remains at the peripheral edge, so that a thin semiconductor device with a thin second conductivity type layer can be formed without modifying the facilities for manufacturing the emitter and gate electrode surfaces. In addition, it is possible to solve the problems of the wafer becoming thin and difficult to handle and the problems of cracking and warping.
[0025]
The second method for manufacturing a semiconductor device (corresponding to claim 2) is characterized in that, in the above method, the protective film is preferably a resin film.
[0026]
According to the second method for manufacturing a semiconductor device, since the protective film is a resin film, it is lightweight, easy to handle, and it is not necessary to introduce a dedicated device. Cost can be reduced.
[0027]
A third semiconductor device manufacturing method (corresponding to claim 3) is the second semiconductor substrate in the above method, preferably as a pre-process of the step of selectively forming a mask on the surface of the second semiconductor substrate. Is characterized by having a step of polishing to a predetermined thickness.
[0028]
According to the third method of manufacturing a semiconductor device, since the second semiconductor substrate has a step of polishing to a predetermined thickness as a pre-step of the step of selectively forming a mask on the surface of the second semiconductor substrate, (2) Since the semiconductor substrate is thinned, the etching time in the etching process after the process of forming the mask can be shortened. Further, the etching solution for etching can be reduced.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the accompanying drawings.
[0030]
1 and 2 are flowcharts showing a process of manufacturing an insulated gate bipolar transistor (IGBT) by the method of manufacturing a semiconductor device according to the embodiment of the present invention. The manufacturing process of the IGBT includes an IGBT substrate forming step (ST10), an emitter / gate electrode surface side forming step (ST20), and a collector electrode surface side forming step (ST30).
[0031]
In the IGBT substrate forming step (ST10), a first semiconductor substrate and a second semiconductor substrate are prepared, and a first conductivity type layer containing impurities higher in concentration than the impurity concentration of the first semiconductor substrate in the first semiconductor substrate and the first semiconductor substrate. Forming a two-conductivity type layer (ST11) and forming an oxide film on at least one surface of the second conductivity-type layer formed on the first semiconductor substrate or the second semiconductor substrate; (2) It consists of a step (ST12) of bonding the semiconductor substrate through an oxide film and a step (ST13) of polishing the first semiconductor substrate to a predetermined thickness.
[0032]
The emitter / gate electrode surface side forming step (ST20) includes a step (ST21) of forming a gate electrode through an insulating film on the first semiconductor substrate, and a step of forming a second conductivity type base region on the first semiconductor substrate (ST20). ST22), a step of forming a first conductivity type emitter region on the surface of the base region (ST23), and a step of forming an emitter electrode (ST24).
[0033]
The collector electrode surface side forming step (ST30) includes a step of selectively forming a mask on the surface of the second semiconductor substrate (ST31), and sealing the surfaces of the gate electrode and the emitter electrode formed on the first semiconductor substrate. The step of partially removing the second semiconductor substrate using the oxide film as a stop layer (ST32), the step of removing the mask and the exposed oxide film (ST33), and the step of removing the sealing (ST34) And a step (ST35) of forming an electrode on the surface of the second conductivity type layer.
[0034]
The IGBT substrate forming step (ST10) is performed as follows. FIG. 3 is a cross-sectional view of the semiconductor substrate in each step of the IGBT substrate forming step (ST10). First, a first semiconductor substrate and a second semiconductor substrate are prepared, and a first conductivity type layer and a second conductivity type layer containing impurities having a concentration higher than the impurity concentration of the first semiconductor substrate are formed on the first semiconductor substrate. In the step (ST11), in FIG. 3A, a mirror-finished thickness of 500 μm as the first semiconductor substrate, a diameter of 5 to 6 inches (127 to 152 mm), and a phosphorus (P) concentration of 10 ¹⁴ cm ^-3 N below ⁻ Type single crystal silicon substrate 10 and mirror-finished second semiconductor substrate 500 μm in thickness, 5 to 6 inches (127 to 152 mm) in diameter, and any conductivity type single crystal silicon substrate 11 with any impurity concentration as a dummy substrate prepare. Next, in FIG. ⁻ Type single crystal silicon substrate 10 with N ⁻ Concentration higher than the phosphorus concentration of the single crystal silicon substrate 10, for example, a phosphorus concentration of 10 ¹⁶ -10 ¹⁸ cm ^-3 N which is the first conductivity type layer of ⁺ The type silicon layer 12 is formed to a thickness of 5 to 20 μm by an epitaxial growth method.
[0035]
The epitaxial growth method is performed as follows, for example. N ⁻ Type single crystal silicon substrates are arranged on a susceptor of an epitaxial growth reactor. Next, the silicon substrate is heated to 1150 ° C. in a hydrogen atmosphere, and then diluted with hydrogen at a flow rate of 0.2 l / min in addition to trichlorosilane at a flow rate of 5 l / min and hydrogen at a flow rate of 80 l / min. Of phosphine, deposited at a growth rate of 2.0 ± 0.1 μm / min for 5 minutes, and a layer thickness of 10 ± 1 μm N ⁺ A mold silicon layer is formed.
[0036]
Here, N ⁺ The type silicon layer 12 was deposited by an epitaxial growth method. ⁺ A mold silicon layer 12 may be formed.
[0037]
Next, in FIG. 3C, epitaxially grown N ⁺ Boron (B) is implanted from the surface of the mold silicon layer 12 by ion implantation, and then annealed to obtain a boron concentration of 10 ¹⁸ cm ^-3 P as the second conductivity type layer ⁺ A mold silicon layer 13 is formed.
[0038]
In this ion implantation, N is placed on the sample stage of the ion implantation apparatus. ⁺ Type silicon layer 12 deposited ⁻ Type single crystal silicon substrate 10 is installed, acceleration voltage of 30-60 keV, 5 × 10 ¹⁴ cm ^-2 Boron is implanted at the above dose, and then annealing is performed in an annealing furnace at 1000 ° C. for 30 minutes to 1 hour.
[0039]
Here, P ⁺ The type silicon layer 13 is formed by an ion implantation method, but may be formed by an epitaxial growth method.
[0040]
Next, an oxide film is formed on at least one surface of the second conductivity type layer formed on the first semiconductor substrate or the second semiconductor substrate, and the first semiconductor substrate and the second semiconductor substrate are bonded via the oxide film. The step of performing (ST12) comprises a step of bonding with a step of forming an oxide film. In the step of forming the oxide film, for example, in FIG. 3D, the oxide film 14 is formed on the surface of the single crystal silicon substrate 11 which is the second semiconductor substrate by thermal oxidation.
[0041]
In this thermal oxidation, the single crystal silicon substrate 11 is installed in a wafer boat, and the wafer boat is installed in a quartz tube in an electric furnace. Next, water vapor is introduced into the quartz tube, and at the same time, the temperature of the electric furnace is heated to about 1000 ° C. In that state, keep it for about 30 minutes. Thereby, an oxide film having a thickness of about 0.3 μm is formed.
[0042]
Thereafter, in the step of bonding, in FIG. ⁺ Type silicon layer 12 and P ⁺ Type silicon layer 13 formed N ⁻ A single crystal silicon substrate 11 on which a single crystal silicon substrate 10 and an oxide film 14 are formed ⁺ Bonding is performed on the surface of the mold silicon layer 13 and the surface of the oxide film 14, and the bonded wafer (bonded substrate) 15 is heated to 1000 ° C. or higher in an electric furnace and heat-treated. Thereby, a bonded silicon substrate is formed.
[0043]
In this step (ST12), the oxide film is formed on the surface of the single crystal silicon substrate 11. ⁻ Type single crystal silicon substrate 10 P ⁺ N-type silicon layer 13 is formed on the surface of single-crystal silicon substrate 11 without forming an oxide film. ⁻ The single crystal silicon substrate 10 and the single crystal silicon substrate 11 may be bonded. N ⁻ An oxide film is formed on both the single crystal silicon substrate 10 and the single crystal silicon substrate 11, and N is formed on the surface where the oxide film is formed. ⁻ The single crystal silicon substrate 10 and the single crystal silicon substrate 11 may be bonded.
[0044]
In the step of polishing the first semiconductor substrate to a predetermined thickness (ST13), N which is the first semiconductor substrate of the bonded substrate 15 in FIG. ⁻ The type single crystal silicon substrate 10 is polished to a predetermined thickness. At this time, in order to ensure device characteristics such as on-resistance and breakdown voltage, N, which is the first semiconductor substrate, is used. ⁻ The thickness dimension of the single crystal silicon substrate 10 is determined and polished.
[0045]
In this polishing, for example, a mechanochemical polishing method is used, and an abrasive having a particle diameter of 0.01 to 0.5 μm is dispersed in a polisher in a colloidal manner in an alkaline polishing liquid. ⁻ The surface of the single crystal silicon substrate 10 is polished, and N ⁻ Of the single crystal silicon substrate 11 from the surface of the single crystal silicon substrate 10 ₂ The thickness up to the interface is about 50 to 100 μm. This N ⁻ The thinner the single crystal silicon substrate 10 is, the lower the on-voltage is. However, if the thickness is too thin, the breakdown voltage cannot be maintained. This level of thickness is appropriate for a withstand voltage of 500V to 1000V.
[0046]
The emitter / gate electrode surface side forming step (ST20) is performed as follows. 4 and 5 are cross-sectional views of the semiconductor substrate in each step of the emitter / gate electrode surface side forming step (ST20).
[0047]
In the step (ST21) of forming the gate electrode through the insulating film on the first semiconductor substrate, first, in FIG. ⁻ The surface (polished surface) 16 of the type single crystal silicon substrate is thermally oxidized to form an oxide film 17.
[0048]
In this thermal oxidation, the bonded substrate 15 is placed on a wafer boat, and the wafer boat is placed in a quartz tube in an electric furnace. Next, water vapor is introduced into the quartz tube, and at the same time, the temperature of the electric furnace is heated to about 900 ° C. In that state, keep it for about 30 minutes. Thereby, an oxide film having a thickness of about 0.1 μm is formed.
[0049]
In FIG. 4B, polycrystalline silicon as a gate electrode material is deposited, a mask having an opening other than a region for forming a gate electrode is formed by a photoresist, the polycrystalline silicon is etched, and the gate electrode 18 is etched. Form.
[0050]
In the step of forming the base region of the second conductivity type on the first semiconductor substrate (ST22), in FIG. 4C, N, which is the first semiconductor substrate. ⁻ A second conductivity type P-type conductive region is formed as a base region 19 under oxide film 17 of type single crystal silicon substrate 10.
[0051]
For example, N on which the gate electrode 18 is formed ⁻ Boron is implanted from the surface of oxide film 17 of type single crystal silicon substrate 10 by ion implantation, and then annealed and diffused, so that the boron concentration is 10 ¹⁸ cm ^-3 A P-type conductive region (base region) 19 that is the second conductive type region is formed.
[0052]
In this ion implantation, a bonded substrate 15 is placed on a sample stage of an ion implantation apparatus, and an acceleration voltage of 30 to 60 keV is set to 5 × 10 5. ¹⁴ cm ^-2 Boron is implanted at the above dose, and then annealing is performed in an annealing furnace at 1000 ° C. for 30 minutes to 1 hour.
[0053]
In the step (ST23) of forming the first conductivity type emitter region on the surface of the base region, a first conductivity type N is formed in a part of the base region 19 in FIG. ⁺ A conductive region of the mold is formed as the emitter region 20.
[0054]
For example, a photoresist is applied so that a region for forming an emitter region is formed as an opening, and N is used as a mask. ⁻ Arsenic is implanted from the surface of the oxide film 17 of the single crystal silicon substrate 10 by ion implantation, and then annealed, so that the arsenic concentration is 10 ¹⁸ cm ^-3 Thus, N which is a region of the first conductivity type having a thickness of about 0.5 μm ⁺ A type conductive region (emitter region) 20 is formed.
[0055]
In this ion implantation, a bonded substrate 15 is placed on a sample stage of an ion implantation apparatus, and an acceleration voltage of 80 to 100 keV is set to 5 × 10 5. ¹⁴ cm ^-2 Arsenic is injected at the above dose, and then annealing is performed in an annealing furnace at 1000 ° C. for 30 minutes to 1 hour.
[0056]
In the step of forming the emitter electrode (ST24), in FIG. ⁻ An insulating film is deposited so as to cover oxide film 17 and gate electrode 18 on the single crystal silicon substrate, and interlayer insulating film 21 is formed. The interlayer insulating film 21 has a high electrical insulating property such as a silicon oxide film or a silicon nitride film deposited by using a chemical vapor deposition method (CVD method) or plasma, for example.
[0057]
Next, in FIG. 5B, the interlayer insulating film 21 and the oxide film 17 are partially removed by dry etching using a mask having a portion other than a region around the gate electrode as an opening. Thereafter, an electrode material such as aluminum is deposited by vapor deposition or the like to form the emitter electrode 22. (Fig. 5 (c))
[0058]
The collector electrode surface side forming step (ST30) is performed as follows. 6 and 7 are cross-sectional views of the semiconductor substrate in each step of the collector electrode surface side forming step (ST30).
[0059]
In the collector electrode surface side forming step (ST30), first, the single crystal silicon substrate 11 which is the second semiconductor substrate of the bonded substrate 15 is polished to a predetermined thickness. As a result, it is possible to secure a thickness capable of handling the equipment and a thickness with little warpage during heat treatment, scraping off an excessive portion, and reducing etching time and etching solution in a subsequent process. At this time, the thickness of the single crystal silicon substrate is 100 μm, and the total thickness of the bonded substrate is about 200 μm. 6 and 7, the structure on the emitter / gate electrode surface side shown in FIG. 5 is omitted.
[0060]
In the step of selectively forming a mask on the surface of the second semiconductor substrate (ST31), there is an oxide film or nitride film by chemical vapor deposition (CVD method) as the mask. Here, an oxide film is used as an example. 6B, a single crystal silicon substrate 11 of the bonded substrate 15 is deposited on a single crystal silicon substrate 11 having a thickness of 3000 angstroms by chemical vapor deposition (CVD). ₂ A film (CVD film) 23 is formed. Since the CVD method is performed at a temperature of about 300 ° C., it is possible to prevent thermal breakdown of the previously formed structure on the gate electrode side.
[0061]
Next, in FIG. 6C, the CVD film is patterned with a photoresist. At least the CVD film for forming the chip is removed. As a pattern at this time, a pattern as shown in FIG. 8 is formed. The CVD film is left in the hatched portion in FIG. 8, and the portion without the hatched portion is a portion from which the CVD film is removed. A plurality of squares are device forming portions. SiO which is a CVD film deposited on the single crystal silicon substrate 11 of the bonded substrate 15 ₂ A resist 24 is uniformly applied on the film 23 by a spin coater or the like. Next, a mask in which the portion from which the CVD film is removed passes light is bonded to the SiO 2 of the bonded substrate 15. ₂ The resist 24 on the film 23 is brought into close contact, exposed to light having a wavelength at which the resist 24 reacts, and then immersed in a developing solution, whereby the exposed portion of the resist is melted to form an opening 25. Then, the developer is washed with a rinse solution.
[0062]
Thereafter, the resist 24 and SiO 2 are removed by removing the developing solution or the rinsing solution present in the resist 24. ₂ In order to increase the adhesiveness with the film 23, post-baking is performed.
[0063]
Next, in FIG. 6D, SiO 2 in the opening 25 of the resist 24 is formed by reactive ion etching (RIE). ₂ Is etched and the resist 24 is peeled off.
[0064]
In addition, as a pattern, a pattern as shown in FIG. 9, FIG. 10 is also considered. In the drawing, the CVD film is left in the hatched portion, and the portion without the hatched portion is a portion from which the CVD film is removed. A plurality of squares are device forming portions.
[0065]
Next, in the step of removing the second semiconductor substrate (ST32) by sealing the gate electrode and emitter electrode side surfaces formed in the first semiconductor, using the CVD film as a mask, and using the oxide film as a stop layer, In FIG. 7A, N which is the first semiconductor substrate of the bonded substrate 15 ⁻ A resin film such as a polymer film, for example, a protective film 27 such as a fluorocarbon polymer film is applied to the surface having the gate electrode 21 formed on the type single crystal silicon substrate 10. Thereby, the gate electrode and emitter electrode side surfaces of the bonded substrate 15 are sealed, and can be protected from the etching chemical used in a later step.
[0066]
In FIG. 7B, the single crystal silicon substrate 11 as the second semiconductor substrate is partially removed with an etching solution using the CVD film 23 as a mask and the oxide film 14 as a stop layer.
[0067]
Thereafter, in the step of removing the CVD film 23 and the exposed oxide film 14 (ST33), the film is removed by dipping in hydrofluoric acid or the like in FIG.
[0068]
In the step of removing the sealing (ST34), the laminated substrate 28 with the protective film shown in FIG. 7C is immersed in a solvent, and the protective film is removed.
[0069]
In the step of forming an electrode on the surface of the second conductivity type layer (ST35), the second conductivity type layer P in FIG. ⁺ An electrode material such as aluminum is formed on the surface of the mold silicon layer 13 by sputtering or the like.
[0070]
Chips are formed by dicing from the wafer 29 thus obtained (FIG. 7E).
[0071]
In this collector electrode surface side forming step (ST30), first, the single crystal silicon substrate 11 which is the second semiconductor substrate of the bonded substrate 15 was polished to a predetermined thickness. A process may be performed. At that time, the etching time in the subsequent process becomes long and the etching solution cannot be reduced, but the polishing process can be omitted.
[0072]
As described above, the second semiconductor substrate is bonded to the first semiconductor substrate, and the second semiconductor substrate is selectively etched to leave a thick portion at the peripheral edge, so that the wafer becomes thin and difficult to handle. And the problem of cracking and warping can be solved. As a result, it is possible to form a thin device without modifying the equipment. In this method, P ⁺ Switching loss can be reduced by making the type silicon layer thin and increasing the impurity concentration.
[0073]
In the present embodiment, a reverse polarity type in which the polarities of P and N in the process description are reversed may be used.
[0074]
【The invention's effect】
As is apparent from the above description, the present invention has the following effects.
[0075]
P ⁺ When forming the semiconductor device thin and forming the semiconductor device thin in order to obtain a low on-resistance characteristic, the second semiconductor substrate is bonded to the first semiconductor substrate, and the semiconductor device is formed on the first semiconductor substrate. Thereafter, the second semiconductor substrate is selectively etched to form a thin semiconductor device, and a thick portion is left on the peripheral edge of the semiconductor device, which makes it difficult to handle a thin wafer, cracks and warpage. A thin semiconductor device can be manufactured without resolving the problem and modifying the equipment.
[0076]
Further, the second semiconductor substrate is bonded to the first semiconductor substrate, and the semiconductor device is formed on the first semiconductor substrate using normal equipment. ⁺ The thickness accuracy of the type semiconductor layer can be improved by the epitaxial growth method or the ion implantation method, and the thickness formation controllability can be improved.
[0077]
Since the protective film is a resin film, it is lightweight, easy to handle, and it is not necessary to introduce a dedicated device, so that the productivity is improved and the cost can be reduced.
[0078]
Since the second semiconductor substrate is thinned to a predetermined thickness as a pre-process of the step of selectively forming the CVD film on the surface of the second semiconductor substrate, the second semiconductor substrate is thinned. The etching time in the etching process after the forming process can be shortened. Further, the etching solution for etching can be reduced.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a process of manufacturing an insulated gate bipolar transistor (IGBT) by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a flowchart showing a process of manufacturing an insulated gate bipolar transistor (IGBT) by the method of manufacturing a semiconductor device according to the embodiment of the present invention.
FIG. 3 is a cross-sectional view of a semiconductor substrate in each step of an IGBT substrate forming step.
FIG. 4 is a cross-sectional view of a semiconductor substrate in each step of an emitter / gate electrode surface side forming step.
FIG. 5 is a cross-sectional view of a semiconductor substrate in each step of an emitter / gate electrode surface side forming step.
FIG. 6 is a cross-sectional view of the semiconductor substrate in each step of the collector electrode surface side forming step.
FIG. 7 is a cross-sectional view of the semiconductor substrate in each step of the collector electrode surface side forming step.
FIG. 8 is a mask pattern of a CVD film.
FIG. 9 is a mask pattern of a CVD film.
FIG. 10 is a mask pattern of a CVD film.
FIG. 11 is a flowchart showing a manufacturing process of a conventional IGBT.
FIG. 12 is a cross-sectional view of a semiconductor substrate in each process of manufacturing a conventional IGBT.
FIG. 13 is a cross-sectional view of a semiconductor substrate in each process of a conventional IGBT manufacturing process.
FIG. 14 is a cross-sectional view of an IGBT.
FIG. 15: Collector voltage V _CE And collector current I _CE It is a graph showing the time change of.
[Explanation of symbols]
10 N ⁻ Type single crystal silicon substrate
11 Single crystal silicon substrate
12 N ⁺ Type silicon layer
13 P ⁺ Type silicon layer
14 Oxide film
15 bonded substrates
17 Oxide film
18 Gate electrode
19 Base area
20 Emitter area
21 Interlayer insulation film
22 Emitter electrode
23 CVD film
27 Protective film
ST10 IGBT substrate formation process
ST11 Prepare a first semiconductor substrate and a second semiconductor substrate.
Forming a first conductivity type layer and a second conductivity type layer on the first semiconductor substrate;
ST12 Step of forming and bonding an oxide film on the surface of a semiconductor substrate
ST13 Polishing the first semiconductor substrate
ST20 Emitter / gate electrode surface side formation process
ST21 Step of forming gate electrode
ST22 Step of forming base region
ST23 Forming emitter region
ST24 Step of forming emitter electrode
ST30 Collector electrode surface side formation process
ST31 Step of forming a mask
ST32 Step of sealing the gate electrode and emitter electrode side and partially removing the second semiconductor substrate
ST33 Step of removing mask and oxide film
ST34 Step of removing sealing
ST35 Step of forming an electrode on the surface of the second conductivity type layer

Claims

第１の半導体基板と第２の半導体基板とを含む半導体装置の製造方法であって、
前記第１の半導体基板に、この第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を堆積する工程と、
前記第２導電型の層と前記第２の半導体基板の少なくとも一方に酸化膜を形成する工程と、
前記第１の半導体基板と前記第２の半導体基板とを前記酸化膜を介して接合する工程と、
次に、前記第１の半導体基板を前記半導体装置の耐圧によって決まる厚さに研磨する工程と、
前記研磨された前記第１の半導体基板の研磨面に絶縁膜を形成し、続いてこの絶縁膜の上にゲート電極を形成する工程と、
前記絶縁膜の表面からボロンを注入し、アニールをすることで前記絶縁膜の下に前記第２導電型の層をベース領域として形成し、前記絶縁膜の表面からヒ素を注入し、アニールすることで前記ベース領域の一部に前記第１導電型の層をエミッタ領域として形成する工程と、
前記エミッタ領域形成後、前記絶縁膜と前記ゲート電極とを覆うように堆積される層間絶縁膜と前記絶縁膜とを部分的に除去してエミッタ電極を形成する工程と、
前記エミッタ電極形成後、前記第２の半導体基板の表面に選択的にマスクを形成する工程と、
前記マスク形成後、前記第１の半導体基板の前記ゲート電極および前記エミッタ電極に保護膜を塗布して封止する工程と、
前記封止後、前記選択的に形成されたマスクをマスク層とし、前記酸化膜をストップ層として前記第２の半導体基板の一部を除去する工程と、
前記第２の半導体基板の一部を除去した後、前記保護膜を除去し、前記第２導電型の層の表面にコレクタ電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device including a first semiconductor substrate and a second semiconductor substrate,
Depositing, on the first semiconductor substrate, a first conductivity type layer and a second conductivity type layer containing impurities higher in concentration than the impurity concentration of the first semiconductor substrate;
Forming an oxide film on at least one of the second conductivity type layer and the second semiconductor substrate;
Bonding the first semiconductor substrate and the second semiconductor substrate via the oxide film;
Next, polishing the first semiconductor substrate to a thickness determined by the breakdown voltage of the semiconductor device;
Forming an insulating film on the polished surface of the polished first semiconductor substrate, and subsequently forming a gate electrode on the insulating film;
Boron is implanted from the surface of the insulating film and annealed to form the second conductivity type layer as a base region under the insulating film, and arsenic is implanted from the surface of the insulating film and annealed. And forming the first conductivity type layer as an emitter region in a part of the base region,
Forming an emitter electrode by partially removing the interlayer insulating film and the insulating film deposited so as to cover the insulating film and the gate electrode after forming the emitter region;
Selectively forming a mask on the surface of the second semiconductor substrate after forming the emitter electrode;
After forming the mask, applying a sealing film to the gate electrode and the emitter electrode of the first semiconductor substrate, and sealing,
After the sealing, removing the part of the second semiconductor substrate using the selectively formed mask as a mask layer and the oxide film as a stop layer;
Removing a part of the second semiconductor substrate, then removing the protective film, and forming a collector electrode on the surface of the second conductivity type layer;
A method for manufacturing a semiconductor device, comprising:

前記保護膜は樹脂膜であることを特徴とする請求項１記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the protective film is a resin film.

前記第２の半導体基板の表面に選択的にマスクを形成する工程の前工程として、前記第２の半導体基板を所定の厚さに研磨する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。 3. The process of polishing the second semiconductor substrate to a predetermined thickness as a pre-process of the step of selectively forming a mask on the surface of the second semiconductor substrate. Manufacturing method of the semiconductor device.