JP4554855B2

JP4554855B2 - Digital signal processing circuit

Info

Publication number: JP4554855B2
Application number: JP2001287798A
Authority: JP
Inventors: 聖子中元
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2010-09-29
Anticipated expiration: 2021-09-20
Also published as: JP2003101414A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路に関するものである。
さらに詳しくは、ＤＳＤ（ダイレクト・ストリーム・デジタル）方式により音声信号を１ビットのデジタル信号に変換し、この変換されたデジタル信号から音声信号を再生する信号再生装置に使用されるデジタル信号処理回路に関するものである。
【０００２】
【従来の技術】
従来、この種のデジタル信号処理回路の一例として、図３に示すようなものが知られている。
このデジタル信号処理回路１は、図３に示すように、１ビットデジタル信号を減衰させる減衰処理部２と、この減衰させた１ビットデジタル信号のフィルタリングを行う加算平均処理部３とからなる。
【０００３】
ここで、減衰処理部２に入力される１ビットデジタル信号は、音声信号のようなアナログ信号を、「１」と「０」の疎密波で表したものである。
このような構成のデジタル信号処理回路１では、減衰処理部２が入力される１ビットデジタル信号を減衰させ、加算平均処理部３がその１ビットデジタル信号を加算平均処理することで高域のノイズを低下させ、後段のΔΣ変調器（デルタシグマ変調器）４が発振しないようにしている。
【０００４】
次に、図３に示す従来のデジタル信号処理部１の詳細な構成について、図４を参照して説明する。
減衰処理部２は、減衰係数発生部５とセレクタ６とからなる。また、加算平均処理部３は、レジスタ７と、減算器８と、加算器９と、レジスタ１０等からなり、全体としてデジタルフィルタを形成している。
【０００５】
このような構成からなるデジタル信号処理回路１では、減衰係数発生部５が、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、これをセレクタ６に出力する。
セレクタ６は、入力される１ビットデジタル信号が「１」のときには、その信号と減衰係数の正の値（＋ＡＴＴ）とで乗算を行ってその結果を出力し、その１ビットデジタル信号が「０」のときには、その信号と減衰係数の負の値（−ＡＴＴ）とで乗算を行ってその結果を出力する。
【０００６】
加算平均処理部３では、セレクタ６の出力の加算平均処理を行い、その結果を出力する。ここで、加算平均処理部３はデジタルフィルタを形成し、その伝達係数Ｈ（ｚ）は、次の（１）式で表される。
Ｈ（ｚ）＝（１／８）×〔（１−ｚ^-8）／（１−ｚ^-1）〕・・・・（１）
【０００７】
【発明が解決しようとする課題】
ところで、このような従来のデジタル信号処理回路では、加算平均処理部３の構成素子は、図４に示すように、レジスタ７、減算器８、加算器９、およびレジスタ１０などからなる。
そして、レジスタ７の必要個数は、（８×ビット数）個となる。また、減算器８と加算器９の必要個数はそれぞれ（ビット数＋拡張分）個となり、レジスタ１０の必要個数は（８×ビット数）個となる。
【０００８】
ここで上記の必要個数を示すための「８」や「１」の数字は、入力される１ビットデジタルデータを８単位の遅延時間または１単位の遅延時間だけ遅らせるために必要なレジスタの数である。また、「ビット数」は、その入力デジタルデータのビット数である。さらに、「拡張分」は、加算によって生ずる桁上がりの分である。
【０００９】
このため、セレクタ６から出力されるデジタル信号が、例えば１０ビットであるとすると、レジスタ７、１０だけでも９０個必要となり、全体として回路が大規模化するという不都合があった。
そこで、本発明の目的は、上記の点に鑑み、全体として回路の小規模化を実現できるようにしたデジタル信号処理回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１〜請求項４に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路であって、前記１ビット表示形式のデジタル信号を累積加算する加算処理部と、前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、を備え、前記減衰処理部は、デジタル信号からなる減衰係数を発生する減衰係数発生部と、前記加算処理部の出力信号に基づいて２の補数を生成する補数生成部と、前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記２の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、前記加算された減衰係数を出力する出力部と、を備えたことを特徴とするものである。
【００１２】
請求項２に記載の発明は、請求項１に記載のデジタル信号処理回路において、前記減衰係数発生部は、減衰係数の絶対値を発生する減衰係数発生手段と、前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、を備えたことを特徴とするものである。
請求項３に記載の発明は、請求項１または請求項２に記載のデジタル信号処理回路において、前記補数生成部は、前記加算処理部の出力信号に基づいて前記２の補数の他に出力選択信号を生成し、かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とするものである。
【００１３】
請求項４に記載の発明は、請求項１乃至請求項３のいずれかに記載のデジタル信号処理回路において、前記加算処理部は、前記入力される１ビット表示形式のデジタル信号をＮ個分保持する第１のレジスタと、その入力されるデジタル信号から前記第１レジスタの出力信号を減算する減算手段と、前記加算処理部の１個前の出力信号を保持する第２のレジスタと、前記減算手段の出力信号と前記第２のレジスタの出力信号を加算する加算手段と、を備えたことを特徴とするものである。
【００１４】
このような構成からなる本発明では、加算処理部の入力を１ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【００１５】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路の実施形態の構成について、図１を参照して説明する。
本発明のデジタル信号処理回路の実施形態は、図１に示すように、１ビットのデジタル信号を累積加算する加算処理部２０と、その累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部３０とを備えている。
【００１６】
加算処理部２０は、図１に示すように、レジスタ２０１と、減算器２０２と、加算器２０３と、レジスタ２０４とからなり、全体でデジタルフィルタを形成する。
レジスタ２０１は、入力される１ビットデジタル信号をＮ単位の遅延時間（この例では８単位の遅延時間）だけ遅らせるためのものであり、具体的には１ビットのレジスタが８個直列に接続されている。減算器２０２は、入力される１ビットデジタル信号とレジスタ２０１の出力との減算を行うものである。加算器２０３は、減算器２０２の出力とレジスタ２０４の出力との加算を行うものである。
レジスタ２０４は、加算器２０３の出力を１単位時間分だけ遅延させ、その遅延させた出力を加算器２０３に帰還させるものである。
【００１７】
減衰処理部３０は、図１に示すように、減衰係数発生部３０１と、補数生成部３０２と、符号付与部３０３と、加算器３０４と、出力選択部３０５とを備えている。
減衰係数発生部３０１は、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、その減衰係数の絶対値を符号付与部３０３に出力するものである。
【００１８】
補数生成部３０２は、後述のように、加算処理部２０からの４ビットの出力に基づき、２進数の２の補数と出力選択信号（ｃａｒｒｙ）をそれぞれ生成し（図２参照）、その２の補数を加算器３０４に出力し、その出力選択信号（ｃａｒｒｙ）を出力選択部３０５に出力するものである。
符号付与部３０３は、後述のように、加算処理部２０からの出力に応じて、減衰係数発生部３０１からの減衰係数の絶対値に正（＋）または負（−）の符号を付し、その符号を付与した減衰係数ＡＴＴを加算器３０４と出力選択部３０５にそれぞれ出力するものである。
【００１９】
加算器３０４は、符号付与部３０３から出力される減衰係数ＡＴＴを、第１の入力ａおよび第２の入力ｂとしてそれぞれ取り入れ、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算し、その加算値を出力選択部３０５に出力するものである。
出力選択部３０５は、加算処理部２０の出力および補数生成部３０２から出力される出力選択信号（ｃａｒｒｙ）に基づき、符号付与部３０３の出力または加算器３０４の出力を選択的に取り出すものである。
【００２０】
次に、このような構成からなる実施形態の動作例について、図１および図２を参照して説明する。
加算処理部２０に１ビットデジタル信号が入力されると、その信号は累積加算されていく。ここで、加算処理部２０の伝達関数（ｚ）は、次の（２）式で表される。
【００２１】
Ｈ（ｚ）＝（１−ｚ^-8）／（１−ｚ^-1）・・・・（２）
加算処理部２０からは、図２に示すように例えば４ビットのデジタル信号が出力される。
ここで、図２の加算処理部２０の出力の欄において、Ｓ〔０〕〜Ｓ〔３〕は、加算処理部２０から出力される４ビット（９値）のデータのうちの１ビット目〜４ビット目（１桁目〜４桁目）の各出力を意味する。そして、例えば図１において、Ｓ〔３：２：１：０〕は、１ビット目〜４ビット目の各出力を意味し、Ｓ〔３：２〕は、３ビット目と４ビット目の各出力を意味する。
【００２２】
補数生成部３０２は、加算処理部２０の４ビットの出力のうち３ビット目と４ビット目の出力Ｓ〔３：２〕が「００」の場合に、その出力のうち１ビット目と２ビット目の出力Ｓ〔１：０〕に基づき２の補数を生成して加算器３０４に出力する。また、補数生成部３０２は、加算処理部２０の出力Ｓ〔３：２〕が「００」以外の場合に、その出力のうち１ビット目と２ビット目の出力Ｓ〔１：０〕を、そのまま加算器３０４に出力する。さらに、補数生成部３０２は、加算処理部２０の出力に基づいて出力選択信号（ｃａｒｒｙ）を生成し、これを出力選択部３０５に出力する。
【００２３】
ここで、このような動作により補数生成部３０２で生成される２の補数と、出力選択信号（ｃａｒｒｙ）の一例を示すと図２に示すようになる。なお、図２において、補数生成部３０２の出力の欄のＳ^*[0] 、Ｓ^*[1] は、補数生成部３０２で生成する２の補数の１ビット目と２ビット目を表す。
一方、減衰係数発生部３０１は、外部からの設定に基づいて減衰係数の絶対値（｜ＡＴＴ｜）を発生し、これを符号付与部３０３に出力する。
【００２４】
符号付与部３０３は、加算処理部２０からの出力のうち４ビット目の出力Ｓ〔３〕または３ビット目の出力Ｓ〔２〕の値が「１」の場合には、減衰係数発生部３０１からの減衰係数の絶対値（｜ＡＴＴ｜）に正（＋）の符号を付して出力する。一方、符号付与部３０３は、加算処理部２０からの出力が上記以外の場合には、減衰係数発生部３０１からの減衰係数の絶対値（｜ＡＴＴ｜）に負（−）の符号を付して出力する。
【００２５】
加算器３０４は、符号付与部３０３から出力される符号が付された減衰係数ＡＴＴを、第１の入力ａおよび第２の入力ｂとしてそれぞれ取り入れるとともに、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算する。
例えば、図２に示すように、補数生成部３０２から出力される２の補数Ｓ^*[1:0] の値が「１１」の場合には、その第１入力ａを１ビットシフトすると同時に、その第２入力ｂを２ビットシフトし、このシフトした値を加算する。その結果、加算器３０４の出力ＳＵＭは、次の（３）式のようになる（図２の出力選択部の欄を参照）。
ＳＵＭ＝＋（１／２＋１／４）×｜ＡＴＴ｜＝＋（３／４）×｜ＡＴＴ｜・・・・（３）
ここで、（３）式において、係数１／２は、第１入力ａを１ビットシフトしたためにその第１入力ａの値が１／２に減少した結果である。また、係数１／４は、第２入力ｂを２ビットシフトしたためにその第２入力ｂの値が１／４に減少した結果である。従って、例えば第１入力ａを１ビットシフトするのは、第１入力ａの値を１／２倍することに相当する。
【００２６】
また、補数生成部３０２から出力される２の補数Ｓ^*[1:0] の値が「１０」の場合には、その第１入力ａのみが１ビットシフトされ、これが加算器３０４の出力ＳＵＭとして取り出される。同様に、補数生成部３０２から出力される２の補数Ｓ^*[1:0] の値が「０１」の場合には、その第２入力ｂのみが２ビットシフトされ、これが加算器３０４の出力ＳＵＭとして取り出される（図２参照）。
【００２７】
出力選択部３０５は、加算処理部２０の出力および補数生成部３０２から出力される出力選択信号（ｃａｒｒｙ）に基づき、符号付与部３０３の出力または加算器３０４の出力を選択的に取り出す。
すなわち、出力選択部３０５は、図２に示すように、加算処理部２０の出力のうち４ビット目の出力Ｓ〔３〕が「１」の場合、または補数生成部３０２からの出力選択信号（ｃａｒｒｙ）が「１」の場合には、符号付与部３０３からの出力を選択して出力する。他方、出力選択部は、加算処理部２０の出力のうち４ビット目の出力Ｓ〔３〕が「１」の場合、または補数生成部３０２からの出力選択信号（ｃａｒｒｙ）が「１」の場合には、符号付与部３０３からの出力を選択して出力する。
【００２８】
以上説明したように、この実施形態によれば、加算処理部２０の入力を１ビットのデジタル信号とすることができるので、加算処理部２０の回路規模を小型化でき、その結果、デジタル信号処理回路の全体の回路規模を小型化できる。
【００２９】
【発明の効果】
以上説明したように、本発明は、加算処理部の入力を１ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【図面の簡単な説明】
【図１】本発明のデジタル信号処理回路の実施形態の構成を示すブロック図である。
【図２】その実施形態の動作を説明する真理値表を示す図である。
【図３】従来回路の説明図である。
【図４】その詳細な構成を示すブロック図である。
【符号の簡単な説明】
２０加算処理部
３０減衰処理部
２０１レジスタ
２０２減算器
２０３加算器
２０４レジスタ
３０１減衰係数発生部
３０２補数生成部
３０３符号付与部
３０４加算器
３０５出力選択部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital signal processing circuit for attenuating an input 1-bit display format digital signal.
More specifically, the present invention relates to a digital signal processing circuit used in a signal reproduction device that converts an audio signal into a 1-bit digital signal by a DSD (direct stream digital) method and reproduces the audio signal from the converted digital signal. Is.
[0002]
[Prior art]
Conventionally, an example of this type of digital signal processing circuit is known as shown in FIG.
As shown in FIG. 3, the digital signal processing circuit 1 includes an attenuation processing unit 2 that attenuates a 1-bit digital signal, and an addition average processing unit 3 that filters the attenuated 1-bit digital signal.
[0003]
Here, the 1-bit digital signal input to the attenuation processing unit 2 is an analog signal such as an audio signal represented by dense waves of “1” and “0”.
In the digital signal processing circuit 1 configured as described above, the attenuation processing unit 2 attenuates the input 1-bit digital signal, and the addition averaging processing unit 3 performs addition averaging processing on the 1-bit digital signal, thereby causing high-frequency noise. To prevent the subsequent ΔΣ modulator (delta sigma modulator) 4 from oscillating.
[0004]
Next, a detailed configuration of the conventional digital signal processing unit 1 shown in FIG. 3 will be described with reference to FIG.
The attenuation processing unit 2 includes an attenuation coefficient generation unit 5 and a selector 6. The addition average processing unit 3 includes a register 7, a subtracter 8, an adder 9, a register 10, and the like, and forms a digital filter as a whole.
[0005]
In the digital signal processing circuit 1 having such a configuration, the attenuation coefficient generation unit 5 generates an absolute value (| ATT |) of an attenuation coefficient based on an external setting, and outputs this to the selector 6.
When the input 1-bit digital signal is “1”, the selector 6 multiplies the signal by a positive value (+ ATT) of the attenuation coefficient and outputs the result, and the 1-bit digital signal is “0”. ", The signal is multiplied by the negative value (-ATT) of the attenuation coefficient, and the result is output.
[0006]
The addition average processing unit 3 performs an addition average process on the output of the selector 6 and outputs the result. Here, the addition average processing unit 3 forms a digital filter, and its transfer coefficient H (z) is expressed by the following equation (1).
H (z) = (1/8) × [(1-z ^-8 ) / (1-z ^-1 )] (1)
[0007]
[Problems to be solved by the invention]
By the way, in such a conventional digital signal processing circuit, the components of the addition average processing unit 3 include a register 7, a subtracter 8, an adder 9, a register 10 and the like as shown in FIG.
The required number of registers 7 is (8 × number of bits). The required number of subtracters 8 and adders 9 is (number of bits + expansion), and the required number of registers 10 is (8 × number of bits).
[0008]
Here, the number “8” or “1” for indicating the necessary number is the number of registers necessary for delaying the input 1-bit digital data by the delay time of 8 units or 1 unit of delay time. is there. “Number of bits” is the number of bits of the input digital data. Furthermore, the “expansion” is a carry generated by addition.
[0009]
For this reason, assuming that the digital signal output from the selector 6 is, for example, 10 bits, 90 registers are required for the registers 7 and 10 alone, and there is a disadvantage that the circuit becomes large as a whole.
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a digital signal processing circuit capable of realizing a reduction in the size of the circuit as a whole in view of the above points.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the object of the present invention, each invention described in claims 1 to 4 is configured as follows.
That is, the invention described in claim 1 is a digital signal processing circuit that attenuates an input 1-bit display format digital signal, and an addition processing unit that cumulatively adds the 1-bit display format digital signal; An attenuation processing unit that generates and outputs a predetermined attenuation value corresponding to the cumulatively added output value, and the attenuation processing unit generates an attenuation coefficient composed of a digital signal; and A complement generation unit that generates a two's complement based on the output signal of the addition processing unit, and the attenuation coefficient are input, and each input attenuation coefficient is shifted according to the value of the two's complement, and the shift And an output unit for outputting the added attenuation coefficient .
[0012]
According to a second aspect of the invention, in the digital signal processing circuit according to claim 1, wherein the attenuation coefficient generating unit includes a damping coefficient generating means for generating the absolute value of the damping coefficient, the output signal of the addition processing section And a sign providing means for adding a sign to the absolute value of the generated attenuation coefficient accordingly.
According to a third aspect of the present invention, in the digital signal processing circuit according to the first or second aspect , the complement generation unit selects an output in addition to the two's complement based on an output signal of the addition processing unit. And the output unit selectively outputs the output of the attenuation coefficient generation unit and the output of the addition unit based on the output signal of the addition processing unit and the output selection signal. It is characterized by being.
[0013]
According to a fourth aspect of the invention, in the digital signal processing circuit according to any one of claims 1 to 3, wherein the addition unit is a digital signal of 1 bit display format is the input the N content holding A first register that subtracts the output signal of the first register from the input digital signal, a second register that holds the output signal immediately before the addition processing unit, and the subtraction And adding means for adding the output signal of the second register and the output signal of the second register.
[0014]
In the present invention having such a configuration, since the input of the addition processing unit can be a 1-bit digital signal, the circuit scale of the addition processing unit can be reduced, and as a result, the overall circuit scale can be reduced. .
[0015]
DETAILED DESCRIPTION OF THE INVENTION
The configuration of the embodiment of the digital signal processing circuit of the present invention will be described below with reference to FIG.
As shown in FIG. 1, the embodiment of the digital signal processing circuit of the present invention generates an addition processing unit 20 that cumulatively adds 1-bit digital signals, and generates a predetermined attenuation value corresponding to the cumulatively added output value. And an attenuation processing unit 30 for outputting.
[0016]
As shown in FIG. 1, the addition processing unit 20 includes a register 201, a subtracter 202, an adder 203, and a register 204, and forms a digital filter as a whole.
The register 201 is for delaying an input 1-bit digital signal by a delay time of N units (in this example, a delay time of 8 units). Specifically, eight 1-bit registers are connected in series. ing. The subtracter 202 performs subtraction between the input 1-bit digital signal and the output of the register 201. The adder 203 adds the output of the subtracter 202 and the output of the register 204.
The register 204 delays the output of the adder 203 by one unit time, and feeds back the delayed output to the adder 203.
[0017]
As shown in FIG. 1, the attenuation processing unit 30 includes an attenuation coefficient generation unit 301, a complement generation unit 302, a sign addition unit 303, an adder 304, and an output selection unit 305.
The attenuation coefficient generation unit 301 generates an absolute value (| ATT |) of the attenuation coefficient based on an external setting, and outputs the absolute value of the attenuation coefficient to the sign assigning unit 303.
[0018]
As will be described later, the complement generation unit 302 generates a binary 2's complement and an output selection signal (carry) based on the 4-bit output from the addition processing unit 20 (see FIG. 2). The complement is output to the adder 304, and the output selection signal (carry) is output to the output selection unit 305.
As will be described later, the sign assigning unit 303 attaches a positive (+) or negative (−) sign to the absolute value of the attenuation coefficient from the attenuation coefficient generating unit 301 in accordance with the output from the addition processing unit 20. The attenuation coefficient ATT to which the sign is assigned is output to the adder 304 and the output selection unit 305, respectively.
[0019]
The adder 304 takes in the attenuation coefficient ATT output from the sign assigning unit 303 as the first input a and the second input b, respectively, and uses the values of both inputs a and b as 2 from the complement generation unit 302. Are shifted according to their complement values, the shifted values are added, and the added value is output to the output selection unit 305.
The output selection unit 305 selectively extracts the output of the sign assigning unit 303 or the output of the adder 304 based on the output of the addition processing unit 20 and the output selection signal (carry) output from the complement generation unit 302. .
[0020]
Next, an operation example of the embodiment having such a configuration will be described with reference to FIGS. 1 and 2.
When a 1-bit digital signal is input to the addition processing unit 20, the signal is cumulatively added. Here, the transfer function (z) of the addition processing unit 20 is expressed by the following equation (2).
[0021]
H (z) = (1-z ⁻⁸ ) / (1-z ⁻¹ ) (2)
From the addition processing unit 20, for example, a 4-bit digital signal is output as shown in FIG.
Here, in the column of the output of the addition processing unit 20 in FIG. 2, S [0] to S [3] are the first bit to the 4-bit (9-value) data output from the addition processing unit 20. Each output of the 4th bit (1st to 4th digits) is meant. For example, in FIG. 1, S [3: 2: 1: 0] means each output of the first bit to the fourth bit, and S [3: 2] denotes each of the third bit and the fourth bit. Means output.
[0022]
The complement generation unit 302, when the output S [3: 2] of the third bit and the fourth bit of the 4-bit output of the addition processing unit 20 is “00”, the first bit and the second bit of the output Based on the output S [1: 0] of the eye, a 2's complement is generated and output to the adder 304. In addition, when the output S [3: 2] of the addition processing unit 20 is other than “00”, the complement generation unit 302 outputs the output S [1: 0] of the first bit and the second bit of the output, The data is output to the adder 304 as it is. Further, the complement generation unit 302 generates an output selection signal (carry) based on the output of the addition processing unit 20, and outputs this to the output selection unit 305.
[0023]
Here, FIG. 2 shows an example of the 2's complement generated by the complement generating unit 302 and the output selection signal (carry) by such an operation. In FIG. 2, S ^* [0] and S ^* [1] in the output column of the complement generation unit 302 represent the first and second bits of the two's complement generated by the complement generation unit 302.
On the other hand, the attenuation coefficient generation unit 301 generates an absolute value (| ATT |) of the attenuation coefficient based on the setting from the outside, and outputs this to the sign assigning unit 303.
[0024]
When the value of the output S [3] of the fourth bit or the output S [2] of the third bit among the outputs from the addition processing unit 20 is “1”, the sign assigning unit 303 is the attenuation coefficient generating unit 301. The absolute value (| ATT |) of the attenuation coefficient from is attached with a positive (+) sign and output. On the other hand, when the output from the addition processing unit 20 is other than the above, the sign assigning unit 303 attaches a negative (−) sign to the absolute value (| ATT |) of the attenuation coefficient from the attenuation coefficient generating unit 301. Output.
[0025]
The adder 304 takes in the attenuation coefficient ATT with the sign output from the sign assigning unit 303 as the first input a and the second input b, and the values of both the inputs a and b are complemented. Shifting is performed according to the 2's complement value from the generation unit 302, and the shifted values are added.
For example, as shown in FIG. 2, when the value of 2's complement S ^* [1: 0] output from the complement generation unit 302 is “11”, the first input a is shifted by 1 bit, The second input b is shifted by 2 bits, and the shifted value is added. As a result, the output SUM of the adder 304 is expressed by the following equation (3) (see the column of the output selection unit in FIG. 2).
SUM = + (1/2 + 1/4) × | ATT | = + (3/4) × | ATT | (3)
Here, in the expression (3), the coefficient 1/2 is a result of the value of the first input a being reduced to 1/2 because the first input a is shifted by 1 bit. The coefficient ¼ is a result of the value of the second input b being reduced to ¼ because the second input b is shifted by 2 bits. Therefore, for example, shifting the first input a by 1 bit corresponds to doubling the value of the first input a.
[0026]
When the value of the two's complement S ^* [1: 0] output from the complement generation unit 302 is “10”, only the first input a is shifted by 1 bit, and this is the output SUM of the adder 304. As taken out. Similarly, when the value of 2's complement S ^* [1: 0] output from the complement generation unit 302 is “01”, only the second input b is shifted by 2 bits, which is the output of the adder 304. It is taken out as a SUM (see FIG. 2).
[0027]
The output selection unit 305 selectively extracts the output of the sign assigning unit 303 or the output of the adder 304 based on the output of the addition processing unit 20 and the output selection signal (carry) output from the complement generation unit 302.
That is, as shown in FIG. 2, the output selection unit 305 outputs an output selection signal ((2) from the complement generation unit 302 when the output S [3] of the fourth bit among the outputs of the addition processing unit 20 is “1”. When (carry) is “1”, the output from the code assigning unit 303 is selected and output. On the other hand, when the output S [3] of the fourth bit among the outputs of the addition processing unit 20 is “1”, or the output selection signal (carry) from the complement generation unit 302 is “1”, the output selection unit In this case, the output from the code assigning unit 303 is selected and output.
[0028]
As described above, according to this embodiment, since the input of the addition processing unit 20 can be a 1-bit digital signal, the circuit scale of the addition processing unit 20 can be reduced, and as a result, the digital signal processing can be performed. The circuit scale of the entire circuit can be reduced.
[0029]
【The invention's effect】
As described above, according to the present invention, since the input of the addition processing unit can be a 1-bit digital signal, the circuit scale of the addition processing unit can be reduced, and as a result, the overall circuit scale can be reduced. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a digital signal processing circuit of the present invention.
FIG. 2 is a diagram showing a truth table for explaining the operation of the embodiment;
FIG. 3 is an explanatory diagram of a conventional circuit.
FIG. 4 is a block diagram showing the detailed configuration thereof.
[Brief description of symbols]
20 Addition processing unit 30 Attenuation processing unit 201 Register 202 Subtractor 203 Adder 204 Register 301 Attenuation coefficient generation unit 302 Complement generation unit 303 Sign assignment unit 304 Adder 305 Output selection unit

Claims

入力される１ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路であって、
前記１ビット表示形式のデジタル信号を累積加算する加算処理部と、
前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、
を備え、
前記減衰処理部は、
デジタル信号からなる減衰係数を発生する減衰係数発生部と、
前記加算処理部の出力信号に基づいて２の補数を生成する補数生成部と、
前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記２の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、
前記加算された減衰係数を出力する出力部と、
を備えたことを特徴とするデジタル信号処理回路。A digital signal processing circuit for attenuating an input 1-bit display format digital signal,
An addition processing unit for cumulatively adding the digital signals in the 1-bit display format;
An attenuation processing unit that generates and outputs a predetermined attenuation value corresponding to the cumulatively added output value;
Equipped with a,
The attenuation processing unit
An attenuation coefficient generator for generating an attenuation coefficient comprising a digital signal;
A complement generation unit that generates a two's complement based on the output signal of the addition processing unit;
Each of the attenuation coefficients is input, and an adding unit that shifts the input attenuation coefficients according to the two's complement value and adds the shifted attenuation coefficients,
An output unit for outputting the added attenuation coefficient;
Digital signal processing circuit, characterized in that it comprises a.

前記減衰係数発生部は、The attenuation coefficient generator is
減衰係数の絶対値を発生する減衰係数発生手段と、A damping coefficient generating means for generating an absolute value of the damping coefficient;
前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、Sign providing means for assigning a sign to the absolute value of the generated attenuation coefficient according to the output signal of the addition processing unit;
を備えたことを特徴とする請求項１に記載のデジタル信号処理回路。The digital signal processing circuit according to claim 1, further comprising:

前記補数生成部は、前記加算処理部の出力信号に基づいて前記２の補数の他に出力選択信号を生成し、The complement generation unit generates an output selection signal in addition to the two's complement based on the output signal of the addition processing unit,
かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とする請求項１または請求項２に記載のデジタル信号処理回路。The output unit selectively outputs the output of the attenuation coefficient generation unit and the output of the addition unit based on the output signal of the addition processing unit and the output selection signal. The digital signal processing circuit according to claim 1 or 2.

前記加算処理部は、The addition processing unit
前記入力される１ビット表示形式のデジタル信号をＮ個分保持する第１のレジスタと、A first register for holding N input digital signals in a 1-bit display format;
その入力されるデジタル信号から前記第１レジスタの出力信号を減算する減算手段と、Subtracting means for subtracting the output signal of the first register from the input digital signal;
前記加算処理部の１個前の出力信号を保持する第２のレジスタと、A second register for holding an output signal immediately before the addition processing unit;
前記減算手段の出力信号と前記第２のレジスタの出力信号を加算する加算手段と、Adding means for adding the output signal of the subtracting means and the output signal of the second register;
を備えたことを特徴とする請求項１乃至請求項３のいずれかに記載のデジタル信号処理回路。The digital signal processing circuit according to any one of claims 1 to 3, further comprising: