JP4554789B2

JP4554789B2 - Printed wiring board and printed wiring board manufacturing method

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Publication number: JP4554789B2
Application number: JP2000266284A
Authority: JP
Inventors: 元雄浅井; 靖稲垣; 東冬王; 英郎矢橋; 誠二白井
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1999-09-02
Filing date: 2000-09-01
Publication date: 2010-09-29
Anticipated expiration: 2020-09-01
Also published as: JP2002100872A

Description

【０００１】
【発明の属する技術分野】
ＩＣチップなどの電子部品を載置するプリント配線板に関し、特にコンデンサを内蔵するプリント配線板に関するのもである。
【０００２】
【従来の技術】
通常、コンピュータ内部においては、電源とＩＣチップ間の配線距離が長く、この配線部分のループインダクタンスは非常に大きいものとなっている。このため、高速動作時のＩＣ駆動電圧の変動も大きくなり、ＩＣの誤動作の原因となり得る。また、電源電圧を安定化させることも困難である。このため、電源供給の補助として、コンデンサをプリント配線板の表面に実装している。
【０００３】
即ち、電圧変動となるループインダクタンスは、図１７（Ａ）に示す電源からプリント配線板３００内の電源線を介してＩＣチップ２７０の電源端子２７２Ｐまでの配線長、及び、ＩＣチップ２７０のアース端子２７２Ｅから電源からプリント配線板３００内のアース線を介して電源までの配線長に依存する。また、逆方向の電流が流れる配線同志、例えば、電源線とアース線との間隔を狭くすることでループインダクタンスを低減できる。
このため、図１７（Ｂ）に示すように、プリント配線板３００にチップコンデンサ２９８を表面実装することで、ＩＣチップ２７０と電源供給源となるチップコンデンサ２９２とを結んでいるプリント配線板３００内の電源線とアース線との配線長を短くするとともに、配線間隔を狭くすることで、ループインダクタンスを低減することが行われていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＩＣ駆動電圧変動の原因となる電圧降下の大きさは周波数に依存する。このため、ＩＣチップの駆動周波数の増加に伴い、図１７（Ｂ）を参照して上述したようにチップコンデンサを表面に実装させてもなおループインダクタンスを低減できず、ＩＣ駆動電圧の変動を十分に抑えることが難しくなった。
【０００５】
このため、本発明者は、プリント配線板内にチップコンデンサを収容するとの着想を持った。コンデンサを基板に埋め込む技術としては、特開平６−３２６４７２号、特開平７−２６３６１９号、特開平１０−２５６４２９号、特開平１１−４５９５５号、特開平１１−１２６９７８号、特開平１１−３１２８６８号等がある。
【０００６】
特開平６−３２６４７２号には、ガラスエポキシからなる樹脂基板に、コンデンサを埋め込む技術が開示されている。この構成により、電源ノイズを低減し、かつ、チップコンデンサを実装するスペースが不要になり、絶縁性基板を小型化できる。また、特開平７−２６３６１９号には、セラミック、アルミナなどの基板にコンデンサを埋め込む技術が開示されている。この構成により、電源層及び接地層の間に接続することで、配線長を短くし、配線のインダクタンスを低減している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した技術は、ＩＣチップからコンデンサの距離をあまり短くできず、ＩＣチップの更なる高周波数領域においては、現在必要とされるようにインダクタンスを低減することができなかった。特に、樹脂製の多層ビルドアップ配線板においては、セラミックから成るコンデンサと、樹脂からなるコア基板及び層間樹脂絶縁層の熱膨張率の違いから、チップコンデンサの端子とバイアホールとの間に断線、チップコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂絶縁層にクラックが発生し、長期に渡り高い信頼性を達成することができなかった。
【０００８】
本発明は上述した課題を解決するためなされたものであり、その目的とするところは、ループインダクタンスを低減できると共に高い信頼性を有するプリント配線板、及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決するため、請求項１では、コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、
前記コア基板は、回路パターンが形成され心材を有しない樹脂基板で構成される絶縁樹脂層で形成された接続層と、
心材に樹脂を含浸させた樹脂基板で構成され、ザグリ部にコンデンサを収納した収容層とからなり、
前記コンデンサの電極と前記回路パターンとは導電性接着剤を介して接続され、
プリント配線板の表面側に配設されるＩＣチップと前記コンデンサの電極とは、前記接続層に設けられ前記回路パターンへ至るバイアホールを介して接続され、
プリント配線板の裏面側に配設される外部基板と前記コンデンサの電極とは、前記バイアホール及びコア基板に形成されたスルーホールを介して接続されることを技術的特徴とする。
【００１０】
コア基板上に層間樹脂絶縁層を設けて、該層間樹脂絶縁層にバイアホールもしくはスルーホールを施して、導電層である導体回路を形成するビルドアップ法によって形成する回路を意味している。それらには、セミアディティブ法、フルアディティブ法のいずれかを用いることができる。
【００１１】
請求項１では、プリント配線板内にコンデンサを配置するため、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減することができる。また、コア基板は、少なくとも１層以上の接続層と、コンデンサを収容する収容層からなり、厚みの厚い収容層内にコンデンサを収容するため、コア基板が厚くならず、コア基板上に層間樹脂絶縁層と導体回路とを積層してもプリント配線板を厚くすることがない。
【００１２】
凹部内には、樹脂を充填させることが望ましい。コンデンサ、コア基板間の空隙をなくすことによって、内蔵されたコンデンサが、挙動することが小さくなるし、コンデンサを起点とする応力が発生したとしても、該充填された樹脂により緩和することができる。また、該樹脂には、コンデンサとコア基板との接着やマイグレーションの低下させるという効果も有する。
【００１３】
請求項１では、収容層は、心材に樹脂を含浸させた樹脂基板からなるため、コア基板に十分な強度を得ることができる。
【００１４】
請求項１では、接続層と収容層に収容されたコンデンサとは、導電性接着剤を介して接続される。これにより、コンデンサとの電気接続とコンデンサと接続層との密着性が確保される。導電性接着材には、半田（Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ／Ｃｕ）、導電性ペースト、あるいは樹脂に金属粒子が含浸されたもの等の導電性と接着性を兼ね備えるものを用いることができる。
【００１５】
導電接着剤とコンデンサとの空隙には、樹脂を充填させるのが望ましい。コンデンサを起因とする挙動を緩和し、導電接着剤のマイグレーションを防止することができるからである。
【００１６】
請求項１では、接続層と収容層の間に、導電性接着剤と接続される回路が設けられているため、当該回路を介してコンデンサと確実に接続を取ることができる。また、接続層と収容層の間に、金属層からなる回路を配設することで、コア基板の反りを防ぐことができる。
【００１７】
請求項１では、プリント配線板の裏面側に接続される外部基板（ドータボード、マザーボード）とコンデンサの端子とは、接続層に設けられたバイアホール及びコア基板に形成されたスルーホールを介して接続される。即ち、心材を備え加工が困難な収容層に通孔を形成してコンデンサの端子と外部基板とを直接接続しないため、接続信頼性を高めることができる。
【００１８】
請求項２では、コンデンサ間にＩＣチップと外部基板との接続用配線を配設し、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。電源用のコンデンサを備えることで、ＩＣチップに大電力を容易に供給することが可能となる。また、プリント配線板の信号伝搬のノイズを低減することができる。
【００１９】
また、接続用配線を配設することにより、コンデンサの下部にも、配線を施すことが可能となる。そのために配線の自由度が増して、高密度化、小型化をすることが出来る。
【００２０】
請求項３では、基板内に収容したコンデンサに加えて表面にコンデンサを配設してある。プリント配線板内にコンデンサが収容してあるために、ＩＣチップとコンデンサとの距離が短くなり、ループインダクタンスを低減し、瞬時に電源を供給することができ、一方、プリント配線板の表面にもコンデンサが配設してあるので、大容量のコンデンサを取り付けることができ、ＩＣチップに大電力を容易に供給することが可能となる。
【００２１】
請求項４では、表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であるため、高周波領域における電源供給の不足がなく、所望のＩＣチップの動作が確保される。
【００２２】
請求項５では、表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であるため、高周波領域における電源供給の不足がなく、所望のＩＣチップの動作が確保される。
【００２３】
チップコンデンサの表面に粗化処理が施すことができる。これにより、セラミックから成るチップコンデンサと樹脂からなる接着層、層間樹脂絶縁層との密着性が高く、ヒートサイクル試験を実施しても界面での接着層、層間樹脂絶縁層の剥離が発生することがない。
【００２４】
請求項６では、チップコンデンサの周囲に銅が形成されていることにより、内蔵したコンデンサには、マイグレーションの発生することがなくなる。また、コンデンサを充填させる樹脂との剥離やクラックがなくなり、収容性が向上される。そのため、電気特性の低下もない。
【００２５】
請求項７では、コア基板のザグリ部とコンデンサとの間に、樹脂を充填し、樹脂の熱膨張率を、コア基板よりも小さく、即ち、セラミックからなるコンデンサに近いように設定してある。このため、ヒートサイクル試験において、コア基板とコンデンサとの間に熱膨張率差から内応力が発生しても、コア基板にクラック、剥離等が生じ難く、高い信頼性を達成できる。また、マイグレーションの発生を防止することも出来る。
【００２６】
請求項８では、外縁の内側に電極の形成されたチップコンデンサを用いるため、バイアホールを経て導通を取っても外部電極が大きく取れ、アライメントの許容範囲が広がるために、接続不良がなくなる。
【００２７】
請求項９では、マトリクス状に電極が形成されたコンデンサを用いるので、大判のチップコンデンサをコア基板に収容することが容易になる。そのため、静電容量を大きくできるので、電気的な問題を解決することができる。さらに、種々の熱履歴などを経てもプリント配線板に反りが発生し難くなる。
【００２８】
請求項１０では、コンデンサに多数個取り用のチップコンデンサを複数連結させてもよい。それによって、静電容量を適宜調整することができ、適切にＩＣチップを動作させることができる。
【００２９】
請求項１１のプリント配線板の製造方法は、少なくとも以下（ａ）〜（ｅ）の工程を備えることを技術的特徴とする：
（ａ）回路パターンを形成した樹脂板に、接着材料を介して前記回路パターンにコンデンサの電極を接続する工程；
（ｂ）前記樹脂板に、前記コンデンサを収容するキャビティを形成した樹脂基板を貼り付け、両面から圧力をかけコア基板を形成する工程；
（ｃ）前記樹脂板に前記回路パターンへ至る開口を設け、前記コンデンサの電極へ接続するバイアホールを形成する工程；
（ｄ）前記コア基板に、通孔を穿設してスルーホールを形成する工程
（ｅ）前記コア基板上に、樹脂絶縁層と導体回路とを交互に積層する工程。（ａ）片面あるいは両面に回路パターンを形成した樹脂板に、接着材料を介して前記回路パターンにコンデンサを接続する工程
（ｂ）前記樹脂板に、前記コンデンサを収容するキャビティを形成した樹脂基板を貼り付け、コア基板を形成する工程
（ｃ）前記樹脂板に前記コンデンサの電極へ至る開口を設けてバイアホールを形成する工程。
【００３０】
請求項１１のプリント配線板の製造方法では、コア基板内にチップコンデンサを収容することが可能となり、ループインダクタンスを低減させたプリント配線板を提供できる。
【００３１】
請求項１１のプリント配線板の製造方法では、コンデンサを収容した樹脂基板と樹脂板とを、両面に圧力を加えて張り合わせコア基板を形成するため、表面が平坦化され、高い信頼性を備える層間樹脂絶縁層及び導体回路を積層することができる。
【００３２】
請求項１１のプリント配線板の製造方法では、コンデンサ間にＩＣチップと外部基板とのスルーホールを配設し、コンデンサを信号線が通過しないため、高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延が発生しない。電源用のコンデンサを備えることで、ＩＣチップに大電力を容易に供給することが可能となる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係るプリント配線板の構成について図７、図８を参照して説明する。図７は、プリント配線板１０の断面を示し、図８は、図７に示すプリント配線板１０にＩＣチップ９０を搭載し、ドータボード９４側へ取り付けた状態を示している。
【００３４】
図７に示すようにプリント配線板１０は、チップコンデンサ２０と、チップコンデンサ２０を収容するコア基板３０と、ビルドアップ層８０Ａ、８０Ｂを構成する層間樹脂絶縁層６０とからなる。コア基板３０は、コンデンサ２０を収容する収容層３１と接続層４０とからなる。接続層４０には、バイアホール４６及び導体回路４８が形成され、層間樹脂絶縁層６０には、バイアホール６６及び導体回路６８が形成されている。本実施形態では、ビルドアップ層が１層の層間樹脂絶縁層６０からなるが、ビルドアップ層は、複数の層間樹脂絶縁層からなることができる。
【００３５】
図８に示すように上側のビルドアップ層８０Ａのバイアホール６６には、ＩＣチップ９０のパッド９２Ｓ１、９２Ｓ２、９２Ｐ１，９２Ｐ２へ接続するためのバンプ７６が形成されている。一方、下側のビルドアップ層８０Ｂのバイアホール６６には、ドータボード９４のパッド９６Ｓ１、９６Ｓ２、９６Ｐ１、９６Ｐ２へ接続するためのバンプ７６が配設されている。コア基板３０にはスルーホール３６が形成されている。
【００３６】
チップコンデンサ２０は、図１２に示すように第１電極２１と第２電極２２と、該第１、第２電極に挟まれた誘電体２３とから成り、該誘電体２３には、第１電極２１側に接続された第１導電膜２４と、第２電極２２側に接続された第２導電膜２５とが複数枚対向配置されている。第１電極２１と第２電極２２の表面には、銅めっき等の金属被覆を被せることが望ましい。導電性接着剤３４との電気接続性を改善でき、また、マイグレーションの発生を防止できるからである。
【００３７】
図８中に示すＩＣチップ９０の信号用のパッド９２Ｓ２は、バンプ７６−導体回路６８−バイアホール６６−スルーホール３６−バイアホール６６−バンプ７６を介して、ドータボード９４の信号用のパッド９６Ｓ２に接続されている。一方、ＩＣチップ９０の信号用のパッド９２Ｓ１は、バンプ７６−バイアホール６６−スルーホール３６−バイアホール６６−バンプ７６を介して、ドータボード９４の信号用のパッド９６Ｓ１に接続されている。
【００３８】
ＩＣチップ９０の電源用パッド９２Ｐ１は、バンプ７６−バイアホール６６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第１電極２１へ接続されている。一方、ドータボード９４の電源用パッド９６Ｐ１は、バンプ７６−バイアホール６６−スルーホール３６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第１電極２１へ接続されている。
【００３９】
ＩＣチップ９０の電源用パッド９２Ｐ２は、バンプ７６−バイアホール６６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第２電極２２へ接続されている。一方、ドータボード９４の電源用パッド９６Ｐ２は、バンプ７６−バイアホール６６−スルーホール３６−導体回路４８−バイアホール４６を介してチップコンデンサ２０の第２電極２２へ接続されている。
【００４０】
本実施形態のプリント配線板１０では、ＩＣチップ９０の直下にチップコンデンサ２０を配置するため、ＩＣチップとコンデンサとの距離が短くなり、電力を瞬時的にＩＣチップ側へ供給することが可能になる。即ち、ループインダクタンスを決定するループ長さを短縮することができる。
【００４１】
更に、チップコンデンサ２０とチップコンデンサ２０との間にスルーホール３６を設け、チップコンデンサ２０を信号線が通過しない。このため、コンデンサを通過させた際に発生する高誘電体によるインピーダンス不連続による反射、及び、高誘電体通過による伝搬遅延を防ぐことができる。
【００４２】
また、プリント配線板の裏面側に接続される外部基板（ドータボード）９４とコンデンサ２０の第１端子２１，第２端子２２とは、ＩＣチップ側の接続層４０に設けられたバイアホール４６及びコア基板３０に形成されたスルーホール３６を介して接続される。即ち、心材を備え加工が困難な収容層３１に通孔を形成してコンデンサの端子と外部基板とを直接接続しないため、接続信頼性を高めることができる。
【００４３】
本実施形態では、図１２に示すようにチップコンデンサ２０のセラミックから成る誘電体２３の表面には粗化層２３ａが設けられている。このため、セラミックから成るチップコンデンサ２０と樹脂からなる接着層４０との密着性が高く、ヒートサイクル試験を実施しても界面での接着層４０の剥離が発生することがない。この粗化層２３ａは、焼成後に、チップコンデンサ２０の表面を研磨することにより、また、焼成前に、粗化処理を施すことにより形成できる。なお、本実施形態では、コンデンサの表面に粗化処理を施し、樹脂との密着性を高めたが、この代わりに、コンデンサの表面にシランカップリング処理を施すことも可能である。
【００４４】
また、本実施形態では、図７に示すようにコア基板３０のキャビティ３１ａの側面とチップコンデンサ２０との間に樹脂充填材３２を介在させてある。ここで、樹脂充填材３２の熱膨張率を、コア基板３０及び接着層４０よりも小さく、即ち、セラミックからなるチップコンデンサ２０に近いように設定してある。このため、ヒートサイクル試験において、コア基板及び接着層４０とチップコンデンサ２０との間に熱膨張率差から内応力が発生しても、コア基板３０及び接着層４０にクラック、剥離等が生じ難く、高い信頼性を達成できる。また、マイグレーションの発生を防止することも出来る。
【００４５】
ひき続き、図７を参照して上述したプリント配線板の製造方法について、図１〜図６を参照して説明する。
コア基板を形成する樹脂層である接続層を形成し、その片面に金属層からなる回路パターンを形成させる。このため、片面に金属膜４１を積層した樹脂フィルム４０αを用意する（図１（Ａ））。この樹脂フィルム４０αとしては、エポキシ、ＢＴ、ポリイミド、オレフィン等の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂との混合物を用いることができる。ここでは、通孔の形成が容易なように心材を備えないフィルムが望ましい。この金属膜４１をパターンエッチングして所定の回路パターン４２を形成する（図１（Ｂ））。次に、樹脂フィルム４０αの下面の回路パターン４２にチップコンデンサ２０を導電性接着材３４を介して接着する（図１（Ｃ））。これにより、コンデンサ２０との電気接続とコンデンサ２０と回路パターン４２との密着性が確保される。導電性接着材３４は、半田（Ｓｎ／Ｐｂ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ）、導電性ペースト、あるいは樹脂に金属粒子が含浸されたもの等の導電性と接着性を兼ね備えるものを用いることができる。導電性接着剤とコンデンサで生じる空隙は、樹脂によって充填させたほうがよい。
【００４６】
一方、チップコンデンサを収容するキャビティ３１ａを穿設した収容層用積層板３１αを用意する（図１（Ｃ））。
キャビティ３１ａは、ザグリにより形成させる。ザグリ以外にも通孔を形成したプリプレグと通孔を形成していないプリプレグとの接合、又は、射出成形によりキャビティを有する積層板を形成できる。この収容層用積層板３１αとしては、エポキシ樹脂をガラスクロス等の心材に含浸させたプリプレグを積層してなる積層板を用いることができる。エポキシ以外でも、ＢＴ、フェノール樹脂あるいはガラスクロスなどの強化材を含有しているもの等、一般的にプリント配線板で使用されるものを用い得る。なお、ガラスクロスなどの心材を有しない樹脂基板を用いることもできる。しかし、コア基板をセラミックやＡＩＮなどの基板を用いることはできなかった。該基板は外形加工性が悪く、コンデンサを収容することができないことがあり、樹脂で充填させても空隙が生じてしまうためである。
樹脂基板は融点が３００℃以下であるため、３５０℃を越える温度を加えると溶解、軟化もくしは炭化してしまう。
【００４７】
そして、チップコンデンサ２０を取り付けた樹脂フィルム４０α、コンデンサ収容部を有するコア基板用樹脂積層板３０α、更に、もう１枚の樹脂フィルム４０αを積層して、両面からプレスして表面を平坦にする（図１（Ｄ））。本実施形態では、コンデンサ２０を収容した収容層３１と接続層４０とを、両面に圧力を加えて張り合わせコア基板３０を形成するため、表面が平坦化される。これにより、後述する工程で、高い信頼性を備えるように層間樹脂絶縁層６０及び導体回路６８を積層することができる。なお、この際に、コンデンサ２０と樹脂フィルム４０αとの間の隙間は、樹脂フィルム４０αからしみ出る樹脂により充填される。ここで、この隙間が十分に充填し得ない際には、図２（Ａ）に示すように樹脂フィルム４０α側の回路パターン４２間に、コア基板よりも熱膨張率の小さな充填材３２αを配設し、図２（Ｄ）に示すように充填することも、また、図２（Ｃ）に示すように、コンデンサ２０側に充填材３２αを配置し、図２（Ｄ）に示すように充填することも可能である。
【００４８】
その後、加熱して硬化させることで、チップコンデンサ２０を収容する収容層３１と接続層４０とからなるコア基板３０を形成する（図３（Ａ））。なお、コア基板のキャビティ３１ａ内に、コア基板よりも熱膨張率の小さな樹脂充填剤３２を充填して、気密性を高めることが好適である。また、ここでは、樹脂フィルム４０αには、金属層のないものを用いて積層させているが、片面に金属層を配設した樹脂フィルム（ＲＣＣ）を用いてもよい。即ち、両面板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。
【００４９】
本実施形態では、コア基板３０を形成する接続層４０と収容層３１との間に、導電性接着剤３４と接続される回路パターン４２を設けてあるため、当該回路パターン４２を介してコンデンサ２０へ確実に接続を取ることができる。また、接続層４０と収容層３１との間に、金属層からなる回路パターン４２を配設することで、コア基板３０の反りを防ぐことができる。
【００５０】
次に、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザあるいはＵＶレーザにより上面側の接続層４０にバイアホールとなる非貫通孔４３を穿設する（図３（Ｂ））。場合によっては、非貫通孔の位置に対応させて通孔の穿設されたエリアマスクを載置してレーザでエリア加工を行ってもよい。更に、バイアホールの大きさや径が異なる物を形成する場合には、混合のレーザによって形成させてもよい
。
【００５１】
また、必要に応じて、バイアホール内のスミアを酸素、窒素などの気体プラズマ処理、コロナ処理などのドライ処理によって、あるいは、過マンガン酸などの酸化剤による浸積による処理によって行ってもよい。引き続き、接続層４０、収容層３１及び接続層４０からなるコア基板３０に対して、ドリル、又は、レーザでスルーホール用の通孔３３を５０〜５００μｍで穿設する（図３（Ｃ））。
【００５２】
コア基板３０の接続層４０の表層、バイアホール用非貫通孔４３及びスルーホール用貫通孔３３内に金属膜を形成させる。このために、接続層４０の表面にパラジウム触媒を付与してから、無電解めっき液にコア基板３０を浸漬し、均一に無電解銅めっき膜４４を析出させる（図４（Ａ））。ここでは、無電解めっきを用いているが、スパッタにより、銅、ニッケル等の金属層を形成することも可能である。スパッタはコスト的には不利であるが、樹脂層との密着性を改善できる利点がある。また、場合によってはスパッタで形成した後に、無電解めっき膜を形成させてもよい。樹脂によっては、触媒付与が安定しないものには有効であるし、無電解めっき膜と形成させた方が電解めっきの析出性が安定するからである。金属膜４４は、０．１〜３mmの範囲で形成することが望ましい。
【００５３】
その後、金属膜４４の表面に感光性ドライフィルムを張り付け、マスクを載置して、露光・現像処理し、所定パターンのレジスト５１を形成する。そして、電解めっき液にコア基板３０を浸漬し、無電解めっき膜４４を介して電流を流し電解銅めっき膜４５を析出させる（図４（Ｂ））。レジスト５０及びレジスト５１を５％のKOH で剥離した後、レジスト５１下の無電解めっき膜４４を硫酸と過酸化水素混合液でエッチングして除去し、接続層４０にバイアホール４６及び導体回路４８を、一方、コア基板３０の通孔３３にスルーホール３６を形成する（図４（Ｃ））。
【００５４】
導体回路４８、バイアホール４６及びスルーホール３６の導体層の表面に粗化層を設ける。酸化（黒化）−還元処理、Ｃｕ−Ｎｉ−Ｐからなる合金などの無電解めっき膜、あるいは、第二銅錯体と有機酸塩からなるエッチング液などのエッチング処理によって粗化層を施す。粗化層はＲａ（平均粗度高さ）＝０．０１〜５μｍである。特に望ましいのは、０．５〜３μｍの範囲である。なお、ここでは粗化層を形成しているが、粗化層を形成せず後述するように直接樹脂を充填、樹脂フィルムを貼り付けることも可能である。
【００５５】
引き続き、スルーホール３６内に樹脂層３８を充填させる。樹脂層としては、エポキシ樹脂等の樹脂を主成分として導電性のない樹脂、銅などの金属ペーストを含有させた導電性樹脂のどちらでもよい。この場合は、熱硬化性エポキシ樹脂に、シリカなどの熱膨張率を整合させるために含有させたものを樹脂充填材として充填させる。スルーホール３６への樹脂３８の充填後、樹脂フィルム６０αを貼り付ける（図５（Ａ））。なお、樹脂フィルムを貼り付ける代わりに、樹脂を塗布することも可能である。樹脂フィルム６０αを貼り付けた後、フォト、レーザにより、絶縁層６０αに開口径２０〜２５０μｍであるバイアホール６３を形成してから熱硬化させる（図５（Ｂ））。その後、コア基板に触媒付与し、無電解めっきへ浸積して、層間樹脂絶縁層６０の表面に均一に厚さ０．９μｍの無電解めっき膜６４を析出させ、その後、所定のパターンをレジスト７０で形成させる（図５（Ｃ））。
【００５６】
電解めっき液に浸漬し、無電解めっき膜６４を介して電流を流してレジスト７０の非形成部に電解銅めっき膜６５を形成する（図６（Ａ））。レジスト７０を剥離除去した後、めっきレジスト下の無電解めっき膜６４を溶解除去し、無電解めっき膜６４及び電解銅めっき膜６５からなるの導体回路６８及びバイアホール６６を得る（図６（Ｂ））。
【００５７】
第２銅錯体と有機酸とを含有するエッチング液により、導体回路６８及びバイアホール６６の表面に粗化面（図示せず）を形成した。さらにその表面にSn置換を行ってもよい。
【００５８】
上述したプリント配線板にはんだバンプを形成する。基板の両面に、ソルダーレジスト組成物を塗布し、乾燥処理を行った後、円パターン（マスクパターン）が描画されたフォトマスクフィルム（図示せず）を密着させて載置し、紫外線で露光し、現像処理する。そしてさらに、加熱処理し、はんだパッド部分（バイアホールとそのランド部分を含む）の開口部７２ａを有するソルダーレジスト層（厚み20μｍ）７２を形成する（図６（Ｃ））。
【００５９】
そして、ソルダーレジスト層７２の開口部７２ａに、半田ペーストを充填する（図示せず）。その後、開口部７２ａに充填された半田を 200℃でリフローすることにより、半田バンプ（半田体）７６を形成する（図７参照）。なお、耐食性を向上させるため、開口部７２ａにＮｉ、Ａｕ、Ａｇ、Ｐｄなどの金属層をめっき、スパッタにより形成することも可能である。
【００６０】
次に、該プリント配線板へのＩＣチップの載置及び、ドータボードへの取り付けについて、図８を参照して説明する。完成したプリント配線板１０の半田バンプ７６にＩＣチップ９０の半田パッド９２Ｓ１、９２Ｓ２、９２Ｐ１、９２Ｐ２が対応するように、ＩＣチップ９０を載置し、リフローを行うことで、ＩＣチップ９０の取り付けを行う。同様に、プリント配線板１０の半田バンプ７６にドータボード９４のパッド９６Ｓ１、９６Ｓ２、９６Ｐ１、９６Ｐ２をリフローすることで、ドータボード９４へプリント配線板１０を取り付ける。
【００６１】
上述した樹脂フィルムには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００６２】
本発明の製造方法において使用する樹脂フィルムは、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００６３】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００６４】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００６５】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００６６】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００６７】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００６８】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００６９】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００７０】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００７１】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００７２】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００７３】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００７４】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００７５】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００７６】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００７７】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００７８】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００７９】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図りプリント配線板の性能を向上させることができる。
【００８０】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。
【００８１】
引き続き、本発明の第１実施形態の第１改変例に係るプリント配線板について、図９を参照して説明する。第１改変例のプリント配線板は、上述した第１実施形態とほぼ同様である。但し、この第１改変例のプリント配線板では、導電性ピン８４が配設され、該導電性ピン８４を介してドータボードとの接続を取るように形成されている。また、図１（Ａ）を参照して上述した実施形態では、片面に金属膜４１を積層した樹脂フィルム４０αいたが、この第１改変例では、両面に金属膜を積層した樹脂フィルムを用いてＩＣチップ９０側の層間樹脂絶縁層６０を製造してある。即ち、上面の金属膜をパターンエッチングして回路パターン４２を形成してある。更に、該回路パターン４２の開口４２ａをコンフォマルマスクとして用い、レーザにより非貫通孔４３を穿設しバイアホール４６を形成してある。
【００８２】
また、上述した第１実施形態では、コア基板３０に収容されるチップコンデンサ２０のみを備えていたが、第１改変例では、表面及び裏面に大容量のチップコンデンサ８６が実装されている。
【００８３】
ＩＣチップは、瞬時的に大電力を消費して複雑な演算処理を行う。ここで、ＩＣチップ側に大電力を供給するために、本実施形態では、プリント配線板に電源用のチップコンデンサ２０及びチップコンデンサ８６を備えてある。このチップコンデンサによる効果について、図１３を参照して説明する。
【００８４】
図１３は、縦軸にＩＣチップへ供給される電圧を、横軸に時間を取ってある。
ここで、二点鎖線Ｃは、電源用コンデンサを備えないプリント配線板の電圧変動を示している。電源用コンデンサを備えない場合には、大きく電圧が減衰する。
破線Ａは、表面にチップコンデンサを実装したプリント配線板の電圧変動を示している。上記二点鎖線Ｃと比較して電圧は大きく落ち込まないが、ループ長さが長くなるので、律速の電源供給が十分に行えていない。即ち、電力の供給開始時に電圧が降下している。また、二点鎖線Ｂは、図７を参照して上述したチップコンデンサを内蔵するプリント配線板の電圧降下を示している。ループ長さは短縮できているが、コア基板３０に容量の大きなチップコンデンサを収容することができないため、電圧が変動している。ここで、実線Ｅは、図９を参照して上述したコア基板内のチップコンデンサ２０を、また表面に大容量のチップコンデンサ８６を実装する第１改変例のプリント配線板の電圧変動を示している。ＩＣチップの近傍にチップコンデンサ２０を、また、大容量（及び相対的に大きなインダクタンス）のチップコンデンサ８６を備えることで、電圧変動を最小に押さえている。
【００８５】
引き続き、本発明の第１実施形態の第２改変例に係るプリント配線板について、図１０を参照して説明する。第２改変例のプリント配線板は、上述した第１実施形態とほぼ同様である。但し、この第２改変例のプリント配線板では、チップコンデンサ２０の第１電極２１と第２電極２２とが、ＩＣチップ９０の電源用パッド９２Ｐ１、９２Ｐ２とバンプ７６を介して直接接続されている。この第２改変例では、ＩＣチップとチップコンデンサとの距離を更に短縮させることができる。
【００８６】
次に、本発明の第１実施形態の第３改変例に係るプリント配線板について、図１１を参照して説明する。第３改変例のプリント配線板は、上述した第１実施形態とほぼ同様である。但し、この第３改変例のプリント配線板では、収容層３１と接続層４０との間に設けられた回路パターン４２により、コンデンサ２０の第１電極２１及び第２電極２２とスルーホール３６とが直接接続されている。この第３改変例では、コンデンサ２０の第１電極２１及び第２電極２２と、ドータボードとの配線長を短縮させることができる。
【００８７】
引き続き、本発明の第２実施形態に係るプリント配線板の構成について図１４を参照して説明する。
この第２実施形態のプリント配線板の構成は、上述した第１実施形態とほぼ同様である。但し、コア基板３０への収容されるチップコンデンサ２０が異なる。
図１４は、チップコンデンサの平面図を示している。図１４（Ａ）は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。上述した第１実施形態のプリント配線板では、図１４（Ｂ）に平面図を示すようにチップコンデンサの側縁に第１電極２１及び第２電極２２を配設してある。図１４（Ｃ）は、第２実施形態の多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、裁断線を示している。第２実施形態のプリント配線板では、図１４（Ｄ）に平面図を示すようにチップコンデンサの側縁の内側に第１電極２１及び第２電極２２を配設してある。
【００８８】
この第２実施形態のプリント配線板では、外縁の内側に電極の形成されたチップコンデンサ２０を用いるため、容量の大きなチップコンデンサを用いることができる。
【００８９】
引き続き、第２実施形態の第１改変例に係るプリント配線板図１５を参照して説明する。
図１５は、第１改変例に係るプリント配線板のコア基板に収容されるチップコンデンサ２０の平面図を示している。上述した第１実施形態では、複数個の小容量のチップコンデンサをコア基板に収容したが、第１改変例では、大容量の大判のチップコンデンサ２０をコア基板に収容してある。ここで、チップコンデンサ２０は、第１電極２１と第２電極２２と、誘電体２３と、第１電極２１へ接続された第１導電膜２４と、第２電極２２側に接続された第２導電膜２５と、第１導電膜２４及び第２導電膜２５へ接続されていないチップコンデンサの上下面の接続用の電極２７とから成る。この電極２７を介してＩＣチップ側とドータボード側とが接続されている。
【００９０】
この第１改変例のプリント配線板では、大判のチップコンデンサ２０を用いるため、容量の大きなチップコンデンサを用いることができる。また、大判のチップコンデンサ２０を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。
【００９１】
図１６を参照して第２改変例に係るプリント配線板について説明する。図１６（Ａ）は、多数個取り用の裁断前のチップコンデンサを示し、図中で一点鎖線は、通常の裁断線を示し、図１６（Ｂ）は、チップコンデンサの平面図を示している。図１６（Ｂ）に示すように、この第２改変例では、多数個取り用のチップコンデンサを複数個（図中の例では３枚）連結させて大判で用いている。
【００９２】
この第２改変例では、大判のチップコンデンサ２０を用いるため、容量の大きなチップコンデンサを用いることができる。また、大判のチップコンデンサ２０を用いるため、ヒートサイクルを繰り返してもプリント配線板に反りが発生することがない。
【００９３】
上述した第２実施形態では、チップコンデンサをプリント配線板に内蔵させたが、チップコンデンサの代わりに、セラミック板に導電体膜を設けてなる板状のコンデンサを用いることも可能である。
【００９４】
ここで、第１実施形態のプリント配線板について、コア基板内に埋め込んだチップコンデンサ２０のインダクタンスと、プリント配線板の裏面（ドータボード側の面）に実装したチップコンデンサのインダクタンスとを測定した値を示す。
コンデンサ単体の場合
埋め込み形１３７pH
裏面実装形２８７pH
コンデンサを８個並列に接続した場合
埋め込み形６０pH
裏面実装形７２pH
以上のように、コンデンサを単体で用いても、容量を増大させるため並列に接続した場合にも、チップコンデンサを内蔵することでインダクタンスを低減できる。
【００９５】
次に、信頼性試験を行った結果について説明する。ここでは、第１実施形態のプリント配線板において、１個のチップコンデンサの静電容量の変化率を測定した。

【００９６】
Steam試験は、蒸気に当て湿度１００％に保った。また、ＨＡＳＴ試験では、相対湿度１００％、印加電圧１．３Ｖ、温度１２１℃で１００時間放置した。ＴＳ試験では、−１２５℃で３０分、５５℃で３０分放置する試験を１０００回線り返した。
【００９７】
上記信頼性試験において、チップコンデンサを内蔵するプリント配線板においても、既存のコンデンサ表面実装形と同等の信頼性が達成できていることが分かった。また、上述したように、ＴＳ試験において、セラミックから成るコンデンサ２０と、樹脂からなるコア基板３０及び接着層４０との熱膨張率の違いから、内部応力が発生しても、チップコンデンサ２０と接着層４０との間で剥離、コア基板３０及び接着層４０にクラックが発生せず、長期に渡り高い信頼性を達成できることが判明した。
【００９８】
【発明の効果】
本願発明の構造により、インダクタンスを起因とする電気特性の低下することはない。
また、コア基板とコンデンサの間に樹脂が充填されているので、コンデンサなどが起因する応力が発生しても緩和されるし、マイグレーションの発生がない。
そのために、コンデンサの電極とバイアホールの接続部への剥離や溶解などの影響がない。そのために、信頼性試験を実施しても所望の性能を保つことができるのである。
また、コンデンサを銅によって被覆されている場合にも、マイグレーションの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図２】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図３】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図４】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図５】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図６】本発明の第１実施形態に係るプリント配線板の製造工程図である。
【図７】第１実施形態に係るプリント配線板の断面図である。
【図８】第１実施形態に係るプリント配線板の断面図である。
【図９】第１実施形態の第１改変例に係るプリント配線板の断面図である。
【図１０】第１実施形態の第２改変例に係るプリント配線板の断面図である。
【図１１】第１実施形態の第３改変例に係るプリント配線板の断面図である。
【図１２】チップコンデンサの断面図である。
【図１３】ＩＣチップへの供給電圧と時間との変化を示すグラフである。
【図１４】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第２実施形態のプリント配線板のチップコンデンサの平面図である。
【図１５】第２実施形態に係るプリント配線板のチップコンデンサの平面図である。
【図１６】第２実施形態の改変例に係るプリント配線板のチップコンデンサの平面図である。
【図１７】（Ａ）及び（Ｂ）は、従来技術に係るプリント配線板のループインダクタンスの説明図である。
【符号の説明】
１０プリント配線板
２０チップコンデンサ
２１第１電極
２２第２電極
２５収容層
３０コア基板
３１収容層
３１ａキャビティ
３４導電性接着剤
３６スルーホール
４０接続層
４２回路パターン
４３非貫通孔
４６バイアホール
６０層間樹脂絶縁層
６６バイアホール
６８導体回路
８４導電性ピン
９０ＩＣチップ
９４ドータボード[0001]
BACKGROUND OF THE INVENTION
The present invention also relates to a printed wiring board on which an electronic component such as an IC chip is placed, and particularly relates to a printed wiring board with a built-in capacitor.
[0002]
[Prior art]
Usually, in the computer, the wiring distance between the power source and the IC chip is long, and the loop inductance of this wiring portion is very large. For this reason, the fluctuation of the IC drive voltage at the time of high-speed operation becomes large, which may cause an IC malfunction. It is also difficult to stabilize the power supply voltage. For this reason, a capacitor is mounted on the surface of the printed wiring board as an auxiliary to power supply.
[0003]
That is, the loop inductance that causes voltage fluctuation is the wiring length from the power source shown in FIG. 17A to the power source terminal 272P of the IC chip 270 via the power source line in the printed wiring board 300, and the ground terminal of the IC chip 270. It depends on the wiring length from 272E to the power supply through the ground wire in the printed wiring board 300 from the power supply. In addition, the loop inductance can be reduced by narrowing the distance between the power lines and the ground lines, for example, between the wirings through which currents flow in opposite directions.
For this reason, as shown in FIG. 17B, by mounting a chip capacitor 298 on the printed wiring board 300, the inside of the printed wiring board 300 connecting the IC chip 270 and the chip capacitor 292 serving as a power supply source. The loop inductance is reduced by shortening the wiring length between the power line and the grounding wire and reducing the wiring interval.
[0004]
[Problems to be solved by the invention]
However, the magnitude of the voltage drop causing the IC drive voltage fluctuation depends on the frequency. For this reason, as the driving frequency of the IC chip increases, the loop inductance cannot be reduced even if the chip capacitor is mounted on the surface as described above with reference to FIG. It became difficult to keep it down.
[0005]
For this reason, this inventor had the idea of accommodating a chip capacitor in a printed wiring board. As a technique for embedding a capacitor in a substrate, JP-A-6-326472, JP-A-7-263619, JP-A-10-256429, JP-A-11-45955, JP-A-11-126978, and JP-A-11-31868 are disclosed. Etc.
[0006]
Japanese Patent Application Laid-Open No. 6-326472 discloses a technique of embedding a capacitor in a resin substrate made of glass epoxy. With this configuration, it is possible to reduce power supply noise, eliminate the need for a space for mounting a chip capacitor, and reduce the size of the insulating substrate. Japanese Patent Application Laid-Open No. 7-263619 discloses a technique for embedding a capacitor in a substrate such as ceramic or alumina. With this configuration, by connecting between the power supply layer and the ground layer, the wiring length is shortened and the wiring inductance is reduced.
[0007]
[Problems to be solved by the invention]
However, the above-described technology cannot reduce the distance from the IC chip to the capacitor so much, and in the further high frequency region of the IC chip, the inductance cannot be reduced as currently required. In particular, in the resin-made multilayer build-up wiring board, due to the difference in thermal expansion coefficient between the ceramic capacitor and the resin core substrate and the interlayer resin insulation layer, the disconnection between the terminal of the chip capacitor and the via hole, Peeling occurred between the chip capacitor and the interlayer resin insulation layer, and cracks occurred in the interlayer resin insulation layer, and high reliability could not be achieved over a long period of time.
[0008]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a printed wiring board that can reduce loop inductance and has high reliability, and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
  In order to solve the above-described problem, in claim 1, a printed wiring board formed by laminating a resin insulating layer and a conductor circuit on a core substrate,
  The core substrate isIt is composed of a resin substrate with a circuit pattern and no core materialA connection layer formed of an insulating resin layer;,
  Consists of a resin substrate impregnated with resin in the core material,Containment layer with capacitor in counterboreThe
  The capacitor electrode and the circuit pattern are connected via a conductive adhesive,
The IC chip disposed on the surface side of the printed wiring board and the capacitor electrode are connected via a via hole provided in the connection layer and reaching the circuit pattern.
The external substrate disposed on the back side of the printed wiring board and the electrode of the capacitor are connected via the via hole and a through hole formed in the core substrate.Is a technical feature.
[0010]
It means a circuit formed by a build-up method in which an interlayer resin insulation layer is provided on a core substrate, and via holes or through holes are provided in the interlayer resin insulation layer to form a conductor circuit as a conductive layer. For them, either a semi-additive method or a full additive method can be used.
[0011]
According to the first aspect, since the capacitor is arranged in the printed wiring board, the distance between the IC chip and the capacitor is shortened, and the loop inductance can be reduced. In addition, the core substrate includes at least one connection layer and a storage layer that stores the capacitor. Since the capacitor is stored in the thick storage layer, the core substrate does not become thick, and an interlayer resin is formed on the core substrate. Even if the insulating layer and the conductor circuit are laminated, the printed wiring board is not thickened.
[0012]
It is desirable to fill the recess with resin. By eliminating the gap between the capacitor and the core substrate, the built-in capacitor is less likely to behave, and even if stress originating from the capacitor is generated, it can be relaxed by the filled resin. The resin also has an effect of reducing adhesion and migration between the capacitor and the core substrate.
[0013]
  Claim1Then, since the containing layer is made of a resin substrate in which a core material is impregnated with a resin, a sufficient strength can be obtained for the core substrate.
[0014]
  Claim1Then, the connection layer and the capacitor housed in the housing layer are connected via a conductive adhesive. This ensures electrical connection with the capacitor and adhesion between the capacitor and the connection layer. Conductive adhesives have conductivity and adhesive properties such as solder (Sn / Pb, Sn / Ag, Sn / Sb, Sn / Ag / Cu), conductive paste, or resin impregnated with metal particles. What is combined can be used.
[0015]
It is desirable to fill the gap between the conductive adhesive and the capacitor with resin. This is because the behavior caused by the capacitor can be relaxed and migration of the conductive adhesive can be prevented.
[0016]
  Claim1Then, since the circuit connected to the conductive adhesive is provided between the connection layer and the containing layer, the capacitor can be reliably connected through the circuit. Further, by disposing a circuit made of a metal layer between the connection layer and the containing layer, warping of the core substrate can be prevented.
[0017]
  Claim1Then, the external substrate (daughter board, motherboard) connected to the back side of the printed wiring board and the capacitor terminal are connected via via holes provided in the connection layer and through holes formed in the core substrate. That is, since the through hole is formed in the containing layer that is provided with the core material and is difficult to process and the capacitor terminal and the external substrate are not directly connected, the connection reliability can be improved.
[0018]
  Claim2In this case, the wiring for connecting the IC chip and the external substrate is arranged between the capacitors, and the signal line does not pass through the capacitor. Therefore, reflection due to impedance discontinuity due to the high dielectric and propagation delay due to passage through the high dielectric occur. do not do. By providing a capacitor for power supply, it is possible to easily supply large power to the IC chip. Further, it is possible to reduce noise of signal propagation on the printed wiring board.
[0019]
Further, by providing the connection wiring, it is possible to provide the wiring also under the capacitor. Therefore, the degree of freedom of wiring is increased, and the density and size can be reduced.
[0020]
  Claim3Then, in addition to the capacitor accommodated in the substrate, a capacitor is provided on the surface. Since the capacitor is accommodated in the printed wiring board, the distance between the IC chip and the capacitor is shortened, the loop inductance can be reduced, and the power can be supplied instantaneously. Since the capacitor is disposed, a large-capacity capacitor can be attached, and a large amount of power can be easily supplied to the IC chip.
[0021]
  Claim4Then, since the capacitance of the capacitor on the surface is equal to or greater than the capacitance of the capacitor on the inner layer, there is no shortage of power supply in the high frequency region, and the desired operation of the IC chip is ensured.
[0022]
  Claim5Then, since the inductance of the capacitor on the surface is equal to or higher than the inductance of the capacitor on the inner layer, there is no shortage of power supply in the high frequency region, and the desired operation of the IC chip is ensured.
[0023]
The surface of the chip capacitor can be roughened. As a result, the adhesion between the ceramic chip capacitor and the adhesive layer made of resin and the interlayer resin insulation layer is high, and even if the heat cycle test is performed, the adhesion layer and the interlayer resin insulation layer peel off at the interface. There is no.
[0024]
  Claim6Then, since copper is formed around the chip capacitor, migration does not occur in the built-in capacitor. Further, peeling and cracking from the resin filling the capacitor are eliminated, and the accommodation property is improved. Therefore, there is no deterioration in electrical characteristics.
[0025]
  Claim7Then, a resin is filled between the counterbore part of the core substrate and the capacitor, and the thermal expansion coefficient of the resin is set smaller than that of the core substrate, that is, close to a capacitor made of ceramic. For this reason, in the heat cycle test, even if an internal stress occurs due to a difference in thermal expansion coefficient between the core substrate and the capacitor, cracks, peeling, and the like hardly occur in the core substrate, and high reliability can be achieved. In addition, migration can be prevented.
[0026]
  Claim8In this case, since a chip capacitor having an electrode formed inside the outer edge is used, the external electrode can be made large even if conduction is made through the via hole, and the allowable range of alignment is widened.
[0027]
  Claim9Then, since a capacitor having electrodes formed in a matrix is used, a large chip capacitor can be easily accommodated in the core substrate. As a result, the capacitance can be increased, and the electrical problem can be solved. Further, even after various thermal histories, the printed wiring board is hardly warped.
[0028]
  Claim10Then, a plurality of chip capacitors may be connected to the capacitor. Thereby, the capacitance can be adjusted as appropriate, and the IC chip can be operated appropriately.
[0029]
  Claim11The method for producing a printed wiring board of at least the following (a) to (e) Has the technical feature:
(A)TimesA capacitor is formed on the circuit pattern via an adhesive material on the resin plate on which the path pattern is formed.ElectrodeConnecting the steps;
(B) Affixing a resin substrate having a cavity for accommodating the capacitor on the resin plateApply pressure from both sidesForming a core substrate;
(C) on the resin plateThe circuit patternAn opening leading toConnect to the capacitor electrodeProcess for forming via holes;
(D) A step of forming a through hole by drilling a through hole in the core substrate.
(E) Step of alternately laminating resin insulation layers and conductor circuits on the core substrate. (A) A step of connecting a capacitor to the circuit pattern via an adhesive material on a resin plate having a circuit pattern formed on one side or both sides
(B) A step of affixing a resin substrate having a cavity for accommodating the capacitor to the resin plate to form a core substrate
(C) A step of forming a via hole by providing an opening reaching the electrode of the capacitor in the resin plate.
[0030]
  Claim11In this printed wiring board manufacturing method, a chip capacitor can be accommodated in the core substrate, and a printed wiring board with reduced loop inductance can be provided.
[0031]
  Claim11In this printed wiring board manufacturing method, a resin substrate containing a capacitor and a resin plate are bonded together to form a core substrate by applying pressure to both sides, so that the surface is flattened and an interlayer resin insulation layer having high reliability And a conductor circuit can be laminated | stacked.
[0032]
  Claim11In this printed wiring board manufacturing method, a through hole between the IC chip and the external substrate is arranged between the capacitors, and the signal line does not pass through the capacitor. Therefore, reflection due to impedance discontinuity due to the high dielectric, and high dielectric Propagation delay due to passage does not occur. By providing a capacitor for power supply, a large amount of power can be easily supplied to the IC chip.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 7 shows a cross section of the printed wiring board 10, and FIG. 8 shows a state in which the IC chip 90 is mounted on the printed wiring board 10 shown in FIG.
[0034]
As shown in FIG. 7, the printed wiring board 10 includes a chip capacitor 20, a core substrate 30 that houses the chip capacitor 20, and an interlayer resin insulating layer 60 that constitutes the build-up

layers

80A and 80B. The core substrate 30 includes an accommodation layer 31 that accommodates the capacitor 20 and a connection layer 40. A via hole 46 and a conductor circuit 48 are formed in the connection layer 40, and a via hole 66 and a conductor circuit 68 are formed in the interlayer resin insulation layer 60. In this embodiment, the buildup layer is composed of one interlayer resin insulation layer 60, but the buildup layer can be composed of a plurality of interlayer resin insulation layers.
[0035]
As shown in FIG. 8, bumps 76 for connection to pads 92S1, 92S2, 92P1, and 92P2 of the IC chip 90 are formed in the via holes 66 of the upper buildup layer 80A. On the other hand, bumps 76 for connecting to pads 96S1, 96S2, 96P1, and 96P2 of the daughter board 94 are disposed in the via holes 66 of the lower buildup layer 80B. A through hole 36 is formed in the core substrate 30.
[0036]
As shown in FIG. 12, the chip capacitor 20 includes a first electrode 21, a second electrode 22, and a dielectric 23 sandwiched between the first and second electrodes. The dielectric 23 has a first electrode A plurality of first conductive films 24 connected to the 21 side and second conductive films 25 connected to the second electrode 22 side are arranged to face each other. It is desirable to cover the surfaces of the first electrode 21 and the second electrode 22 with a metal coating such as copper plating. This is because the electrical connectivity with the conductive adhesive 34 can be improved and the occurrence of migration can be prevented.
[0037]
The signal pad 92S2 of the IC chip 90 shown in FIG. 8 is connected to the signal pad 96S2 of the daughter board 94 via the bump 76-conductor circuit 68-via hole 66-through hole 36-via hole 66-bump 76. It is connected. On the other hand, the signal pad 92S1 of the IC chip 90 is connected to the signal pad 96S1 of the daughter board 94 via the bump 76-via hole 66-through hole 36-via hole 66-bump 76.
[0038]
The power supply pad 92P1 of the IC chip 90 is connected to the first electrode 21 of the chip capacitor 20 via the bump 76-via hole 66-conductor circuit 48-via hole 46. On the other hand, the power supply pad 96P1 of the daughter board 94 is connected to the first electrode 21 of the chip capacitor 20 via the bump 76-via hole 66-through hole 36-conductor circuit 48-via hole 46.
[0039]
The power supply pad 92P2 of the IC chip 90 is connected to the second electrode 22 of the chip capacitor 20 via the bump 76, the via hole 66, the conductor circuit 48, and the via hole 46. On the other hand, the power supply pad 96P2 of the daughter board 94 is connected to the second electrode 22 of the chip capacitor 20 via the bump 76-via hole 66-through hole 36-conductor circuit 48-via hole 46.
[0040]
In the printed wiring board 10 of the present embodiment, the chip capacitor 20 is disposed immediately below the IC chip 90, so the distance between the IC chip and the capacitor is shortened, and power can be instantaneously supplied to the IC chip side. Become. That is, the loop length that determines the loop inductance can be shortened.
[0041]
Further, a through hole 36 is provided between the chip capacitor 20 and the chip capacitor 20 so that the signal line does not pass through the chip capacitor 20. For this reason, it is possible to prevent reflection due to impedance discontinuity due to the high dielectric material generated when the capacitor is passed and propagation delay due to passage through the high dielectric material.
[0042]
Further, an external board (daughter board) 94 connected to the back side of the printed wiring board and the first terminal 21 and the second terminal 22 of the capacitor 20 include a via hole 46 and a core provided in the connection layer 40 on the IC chip side. Connection is made through a through hole 36 formed in the substrate 30. That is, since the through hole is formed in the containing layer 31 that is provided with the core material and is difficult to process and the capacitor terminal and the external substrate are not directly connected, the connection reliability can be improved.
[0043]
In the present embodiment, as shown in FIG. 12, a roughened layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. For this reason, the adhesiveness between the ceramic chip capacitor 20 and the adhesive layer 40 made of resin is high, and even if a heat cycle test is performed, the adhesive layer 40 does not peel off at the interface. The roughened layer 23a can be formed by polishing the surface of the chip capacitor 20 after firing, or by performing a roughening treatment before firing. In this embodiment, the surface of the capacitor is roughened to improve the adhesion with the resin. Alternatively, a silane coupling treatment can be applied to the surface of the capacitor.
[0044]
In the present embodiment, as shown in FIG. 7, a resin filler 32 is interposed between the side surface of the cavity 31 a of the core substrate 30 and the chip capacitor 20. Here, the thermal expansion coefficient of the resin filler 32 is set to be smaller than that of the core substrate 30 and the adhesive layer 40, that is, close to the chip capacitor 20 made of ceramic. For this reason, in the heat cycle test, even if an internal stress is generated between the core substrate and the adhesive layer 40 and the chip capacitor 20 due to a difference in thermal expansion coefficient, cracks, peeling, and the like hardly occur in the core substrate 30 and the adhesive layer 40 High reliability can be achieved. In addition, migration can be prevented.
[0045]
Next, a method for manufacturing the printed wiring board described above with reference to FIG. 7 will be described with reference to FIGS.
A connection layer, which is a resin layer that forms the core substrate, is formed, and a circuit pattern made of a metal layer is formed on one surface thereof. Therefore, a resin film 40α having a metal film 41 laminated on one side is prepared (FIG. 1A). As the resin film 40α, a thermosetting resin such as epoxy, BT, polyimide, or olefin, or a mixture of a thermosetting resin and a thermoplastic resin can be used. Here, a film that does not include a core material is desirable so that the formation of the through hole is easy. The metal film 41 is pattern-etched to form a predetermined circuit pattern 42 (FIG. 1B). Next, the chip capacitor 20 is bonded to the circuit pattern 42 on the lower surface of the resin film 40α via the conductive adhesive 34 (FIG. 1C). Thereby, the electrical connection with the capacitor 20 and the adhesion between the capacitor 20 and the circuit pattern 42 are ensured. The conductive adhesive 34 has conductivity and adhesive properties such as solder (Sn / Pb, Sn / Sb, Sn / Ag, Sn / Ag / Cu), conductive paste, or resin impregnated with metal particles. What is combined can be used. The gap generated between the conductive adhesive and the capacitor should be filled with resin.
[0046]
On the other hand, an accommodation layer laminate 31α having a cavity 31a for accommodating a chip capacitor is prepared (FIG. 1C).
The cavity 31a is formed by counterbore. In addition to the counterbore, a laminate having a cavity can be formed by joining a prepreg having a through hole and a prepreg having no through hole, or by injection molding. As the accommodation layer laminate 31α, a laminate obtained by laminating a prepreg obtained by impregnating a core material such as glass cloth with an epoxy resin can be used. In addition to epoxies, those generally used in printed wiring boards such as those containing reinforcing materials such as BT, phenolic resin or glass cloth can be used. It is also possible to use a resin substrate that does not have a core material such as glass cloth. However, a substrate such as ceramic or AIN cannot be used as the core substrate. This is because the substrate has poor external formability and cannot accommodate a capacitor, and even if it is filled with resin, voids are generated.
Since the resin substrate has a melting point of 300 ° C. or lower, if a temperature exceeding 350 ° C. is applied, dissolution, softening or carbonization occurs.
[0047]
Then, the resin film 40α to which the chip capacitor 20 is attached, the core substrate resin laminate 30α having the capacitor accommodating portion, and another resin film 40α are laminated and pressed from both sides to flatten the surface ( FIG. 1D). In the present embodiment, the housing layer 31 housing the capacitor 20 and the connection layer 40 are bonded together to form the core substrate 30 by applying pressure to both surfaces, so that the surface is flattened. Thereby, the interlayer resin insulation layer 60 and the conductor circuit 68 can be laminated so as to have high reliability in a process described later. At this time, the gap between the capacitor 20 and the resin film 40α is filled with the resin that oozes from the resin film 40α. Here, when the gap cannot be sufficiently filled, a filler 32α having a smaller thermal expansion coefficient than that of the core substrate is arranged between the circuit patterns 42 on the resin film 40α side as shown in FIG. 2D and filling as shown in FIG. 2D. Alternatively, as shown in FIG. 2C, a filler 32α is disposed on the capacitor 20 side, and filling is performed as shown in FIG. 2D. It is also possible to do.
[0048]
Thereafter, by heating and curing, the core substrate 30 including the accommodation layer 31 that accommodates the chip capacitor 20 and the connection layer 40 is formed (FIG. 3A). In addition, it is preferable to fill the cavity 31a of the core substrate with a resin filler 32 having a smaller coefficient of thermal expansion than that of the core substrate to improve the airtightness. Further, here, the resin film 40α is laminated using a film having no metal layer, but a resin film (RCC) having a metal layer disposed on one side may be used. That is, a double-sided plate, a single-sided plate, a resin plate without a metal film, or a resin film can be used.
[0049]
In the present embodiment, since the circuit pattern 42 connected to the conductive adhesive 34 is provided between the connection layer 40 forming the core substrate 30 and the containing layer 31, the capacitor 20 is connected via the circuit pattern 42. Can be securely connected to. Further, by arranging the circuit pattern 42 made of a metal layer between the connection layer 40 and the containing layer 31, it is possible to prevent the core substrate 30 from warping.
[0050]
Next, a non-through hole 43 serving as a via hole is formed in the connection layer 40 on the upper surface side by a CO2 laser, a YAG laser, an excimer laser, or a UV laser (FIG. 3B). Depending on the case, an area mask with through holes formed corresponding to the positions of the non-through holes may be placed and area processing may be performed with a laser. Furthermore, when forming the thing from which the magnitude | size and diameter of a via hole differ, you may form by a mixed laser.
.
[0051]
If necessary, smear in the via hole may be performed by a gas plasma treatment using oxygen, nitrogen or the like, a dry treatment such as a corona treatment, or a treatment by immersion using an oxidizing agent such as permanganic acid. Subsequently, through-holes 33 for through-holes are drilled with a diameter of 50 to 500 μm in the core substrate 30 including the connection layer 40, the containing layer 31 and the connection layer 40 with a drill or a laser (FIG. 3C). .
[0052]
A metal film is formed in the surface layer of the connection layer 40 of the core substrate 30, the via hole non-through hole 43, and the through hole through hole 33. For this purpose, a palladium catalyst is applied to the surface of the connection layer 40, and then the core substrate 30 is immersed in the electroless plating solution to uniformly deposit the electroless copper plating film 44 (FIG. 4A). Although electroless plating is used here, a metal layer such as copper or nickel can be formed by sputtering. Sputtering is disadvantageous in terms of cost, but has an advantage that adhesion with the resin layer can be improved. In some cases, the electroless plating film may be formed after the sputtering. This is because, depending on the resin, it is effective for the case where the application of the catalyst is not stable, and the deposition with electroless plating is more stable when formed with an electroless plating film. The metal film 44 is desirably formed in a range of 0.1 to 3 mm.
[0053]
Thereafter, a photosensitive dry film is attached to the surface of the metal film 44, a mask is placed, and exposure / development processing is performed to form a resist 51 having a predetermined pattern. Then, the core substrate 30 is immersed in the electrolytic plating solution, and an electric current is passed through the electroless plating film 44 to deposit the electrolytic copper plating film 45 (FIG. 4B). After peeling off the resist 50 and the resist 51 with 5% KOH, the electroless plating film 44 under the resist 51 is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and the via hole 46 and the conductor circuit 48 are formed in the connection layer 40. On the other hand, a through hole 36 is formed in the through hole 33 of the core substrate 30 (FIG. 4C).
[0054]
A roughening layer is provided on the surface of the conductor layer of the conductor circuit 48, the via hole 46 and the through hole 36. The roughening layer is applied by an oxidation (blackening) -reduction treatment, an electroless plating film such as an alloy made of Cu-Ni-P, or an etching treatment such as an etching solution made of a cupric complex and an organic acid salt. The roughened layer has Ra (average roughness height) = 0.01 to 5 μm. Particularly desirable is a range of 0.5 to 3 μm. Although the roughened layer is formed here, it is also possible to directly fill the resin and attach the resin film as described later without forming the roughened layer.
[0055]
Subsequently, the resin layer 38 is filled into the through hole 36. The resin layer may be either a non-conductive resin containing a resin such as an epoxy resin as a main component or a conductive resin containing a metal paste such as copper. In this case, what is contained in the thermosetting epoxy resin to match the coefficient of thermal expansion such as silica is filled as a resin filler. After filling the through hole 36 with the resin 38, the resin film 60α is pasted (FIG. 5A). In addition, it is also possible to apply | coat resin instead of sticking a resin film. After the resin film 60α is attached, a via hole 63 having an opening diameter of 20 to 250 μm is formed in the insulating layer 60α by photo and laser and then thermally cured (FIG. 5B). Thereafter, a catalyst is applied to the core substrate and immersed in electroless plating to deposit a 0.9 μm-thick electroless plating film 64 uniformly on the surface of the interlayer resin insulation layer 60, and then a predetermined pattern is resisted 70 (FIG. 5C).
[0056]
It is immersed in an electrolytic plating solution, and an electric current is passed through the electroless plating film 64 to form an electrolytic copper plating film 65 in a portion where the resist 70 is not formed (FIG. 6A). After the resist 70 is peeled and removed, the electroless plating film 64 under the plating resist is dissolved and removed to obtain a conductor circuit 68 and a via hole 66 composed of the electroless plating film 64 and the electrolytic copper plating film 65 (FIG. 6B )).
[0057]
A roughened surface (not shown) was formed on the surfaces of the conductor circuit 68 and the via hole 66 by an etching solution containing a second copper complex and an organic acid. Furthermore, Sn substitution may be performed on the surface.
[0058]
Solder bumps are formed on the printed wiring board described above. After applying a solder resist composition on both sides of the substrate and performing a drying process, a photomask film (not shown) on which a circular pattern (mask pattern) is drawn is placed in close contact, and exposed to ultraviolet rays. Develop. Further, heat treatment is performed to form a solder resist layer (thickness 20 μm) 72 having an opening 72a of a solder pad portion (including a via hole and its land portion) (FIG. 6C).
[0059]
Then, a solder paste is filled in the opening 72a of the solder resist layer 72 (not shown). Thereafter, the solder filled in the opening 72a is reflowed at 200 ° C. to form solder bumps (solder bodies) 76 (see FIG. 7). In order to improve the corrosion resistance, a metal layer such as Ni, Au, Ag, or Pd can be formed on the opening 72a by plating or sputtering.
[0060]
Next, placement of the IC chip on the printed wiring board and attachment to the daughter board will be described with reference to FIG. The IC chip 90 is placed so that the solder pads 92S1, 92S2, 92P1, and 92P2 of the IC chip 90 correspond to the solder bumps 76 of the completed printed wiring board 10, and the IC chip 90 is attached by performing reflow. Do. Similarly, the printed wiring board 10 is attached to the daughter board 94 by reflowing the pads 96S1, 96S2, 96P1, and 96P2 of the daughter board 94 to the solder bumps 76 of the printed wiring board 10.
[0061]
The resin film described above contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0062]
The resin film used in the production method of the present invention is a resin film in which particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are dispersed in a resin that is hardly soluble in an acid or oxidizing agent (hereinafter referred to as a poorly soluble resin). It is.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively fast dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0063]
Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0064]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0065]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0066]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.
[0067]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified and other modified polybutadiene rubbers, carboxyl group-containing (meth) acrylonitrile / butadiene rubbers, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0068]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0069]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0070]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0071]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0072]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0073]
Specific examples of the hardly soluble resin include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, and a fluorine resin. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0074]
Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0075]
In the resin film used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.
[0076]
In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.
[0077]
The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0078]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, since the resin film is not sufficiently cured, the degree of penetration of the acid and the oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0079]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By containing these fillers, it is possible to improve the performance of the printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0080]
Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more.
[0081]
Next, a printed wiring board according to a first modification of the first embodiment of the present invention will be described with reference to FIG. The printed wiring board of the first modification is almost the same as that of the first embodiment described above. However, in the printed wiring board of the first modified example, the conductive pins 84 are disposed and formed so as to be connected to the daughter board via the conductive pins 84. Further, in the embodiment described above with reference to FIG. 1A, the resin film 40α having the metal film 41 laminated on one side is used. However, in the first modification, a resin film having a metal film laminated on both sides is used. An interlayer resin insulating layer 60 on the IC chip 90 side is manufactured. That is, the circuit pattern 42 is formed by pattern etching the metal film on the upper surface. Further, the opening 42a of the circuit pattern 42 is used as a conformal mask, and a non-through hole 43 is formed by a laser to form a via hole 46.
[0082]
In the first embodiment described above, only the chip capacitor 20 accommodated in the core substrate 30 is provided. However, in the first modified example, large-capacity chip capacitors 86 are mounted on the front surface and the back surface.
[0083]
An IC chip consumes a large amount of power instantaneously and performs complicated arithmetic processing. Here, in order to supply large power to the IC chip side, in this embodiment, the printed circuit board is provided with a chip capacitor 20 for power supply and a chip capacitor 86. The effect of this chip capacitor will be described with reference to FIG.
[0084]
In FIG. 13, the vertical axis indicates the voltage supplied to the IC chip, and the horizontal axis indicates time.
Here, an alternate long and two short dashes line C indicates a voltage fluctuation of a printed wiring board that does not include a power supply capacitor. When the power supply capacitor is not provided, the voltage is greatly attenuated.
A broken line A indicates voltage fluctuation of a printed wiring board having a chip capacitor mounted on the surface. The voltage does not drop much as compared with the two-dot chain line C, but the loop length becomes long, so the rate-determining power supply cannot be sufficiently performed. That is, the voltage drops at the start of power supply. A two-dot chain line B indicates a voltage drop of the printed wiring board containing the chip capacitor described above with reference to FIG. Although the loop length can be shortened, the voltage fluctuates because a large-capacity chip capacitor cannot be accommodated in the core substrate 30. Here, the solid line E shows the voltage fluctuation of the printed wiring board of the first modified example in which the chip capacitor 20 in the core substrate described above with reference to FIG. 9 and the large-capacity chip capacitor 86 are mounted on the surface. Yes. By providing the chip capacitor 20 in the vicinity of the IC chip and the chip capacitor 86 having a large capacity (and relatively large inductance), voltage fluctuation is minimized.
[0085]
Next, a printed wiring board according to a second modification of the first embodiment of the present invention will be described with reference to FIG. The printed wiring board of the second modification is almost the same as that of the first embodiment described above. However, in the printed wiring board of the second modified example, the first electrode 21 and the second electrode 22 of the chip capacitor 20 are directly connected to the power supply pads 92P1 and 92P2 of the IC chip 90 via the bumps 76. . In the second modification, the distance between the IC chip and the chip capacitor can be further shortened.
[0086]
Next, a printed wiring board according to a third modification of the first embodiment of the present invention will be described with reference to FIG. The printed wiring board of the third modified example is substantially the same as that of the first embodiment described above. However, in the printed wiring board of the third modified example, the first electrode 21 and the second electrode 22 of the capacitor 20 and the through hole 36 are formed by the circuit pattern 42 provided between the housing layer 31 and the connection layer 40. Connected directly. In the third modification, the wiring length between the first electrode 21 and the second electrode 22 of the capacitor 20 and the daughter board can be shortened.
[0087]
Next, the configuration of the printed wiring board according to the second embodiment of the present invention will be described with reference to FIG.
The configuration of the printed wiring board of the second embodiment is substantially the same as that of the first embodiment described above. However, the chip capacitor 20 accommodated in the core substrate 30 is different.
FIG. 14 is a plan view of the chip capacitor. FIG. 14A shows a chip capacitor before cutting for multi-piece cutting, and a one-dot chain line in the drawing indicates a cutting line. In the printed wiring board of the first embodiment described above, the first electrode 21 and the second electrode 22 are disposed on the side edge of the chip capacitor as shown in the plan view of FIG. FIG. 14C shows the chip capacitor before cutting for multi-piece fabrication according to the second embodiment, and the alternate long and short dash line in the drawing indicates the cutting line. In the printed wiring board of the second embodiment, the first electrode 21 and the second electrode 22 are disposed inside the side edge of the chip capacitor as shown in the plan view of FIG.
[0088]
In the printed wiring board according to the second embodiment, since the chip capacitor 20 in which the electrode is formed inside the outer edge is used, a chip capacitor having a large capacity can be used.
[0089]
Next, a printed wiring board according to a first modification of the second embodiment will be described with reference to FIG.
FIG. 15 is a plan view of the chip capacitor 20 accommodated in the core substrate of the printed wiring board according to the first modification. In the first embodiment described above, a plurality of small-capacity chip capacitors are accommodated in the core substrate. However, in the first modification, a large-capacity large-sized chip capacitor 20 is accommodated in the core substrate. Here, the chip capacitor 20 includes a first electrode 21, a second electrode 22, a dielectric 23, a first conductive film 24 connected to the first electrode 21, and a second electrode connected to the second electrode 22 side. The conductive film 25 and the connection electrodes 27 on the upper and lower surfaces of the chip capacitor not connected to the first conductive film 24 and the second conductive film 25 are formed. The IC chip side and the daughter board side are connected via this electrode 27.
[0090]
Since the large-sized chip capacitor 20 is used in the printed wiring board of the first modified example, a chip capacitor having a large capacity can be used. Further, since the large chip capacitor 20 is used, the printed wiring board is not warped even when the heat cycle is repeated.
[0091]
A printed wiring board according to a second modification will be described with reference to FIG. FIG. 16A shows a chip capacitor before cutting for multi-piece production. In the drawing, a one-dot chain line shows a normal cutting line, and FIG. 16B shows a plan view of the chip capacitor. . As shown in FIG. 16B, in this second modified example, a plurality of chip capacitors (three in the example in the figure) are connected and used in a large format.
[0092]
In the second modified example, since a large chip capacitor 20 is used, a chip capacitor having a large capacity can be used. Further, since the large chip capacitor 20 is used, the printed wiring board is not warped even when the heat cycle is repeated.
[0093]
In the second embodiment described above, the chip capacitor is built in the printed wiring board. However, instead of the chip capacitor, it is also possible to use a plate-like capacitor in which a conductive film is provided on a ceramic plate.
[0094]
Here, for the printed wiring board of the first embodiment, measured values of the inductance of the chip capacitor 20 embedded in the core substrate and the inductance of the chip capacitor mounted on the back surface (surface on the daughter board side) of the printed wiring board are as follows. Show.
In the case of a single capacitor
Embedded type 137pH
Back mounting type 287pH
When 8 capacitors are connected in parallel
Embedded type 60pH
Back mounting type 72pH
As described above, even when the capacitor is used alone, the inductance can be reduced by incorporating the chip capacitor even when they are connected in parallel to increase the capacitance.
[0095]
Next, the results of the reliability test will be described. Here, in the printed wiring board of the first embodiment, the change rate of the capacitance of one chip capacitor was measured.

[0096]
The steam test was kept at 100% humidity by exposure to steam. In the HAST test, the sample was left for 100 hours at a relative humidity of 100%, an applied voltage of 1.3 V, and a temperature of 121 ° C. In the TS test, a test that was allowed to stand at -125 ° C for 30 minutes and at 55 ° C for 30 minutes was repeated 1000 lines.
[0097]
In the above reliability test, it was found that a printed wiring board with a built-in chip capacitor can achieve the same reliability as the existing capacitor surface mount type. Further, as described above, in the TS test, even if an internal stress is generated due to the difference in thermal expansion coefficient between the ceramic capacitor 20, the resin core substrate 30 and the adhesive layer 40, the chip capacitor 20 is bonded. It has been found that separation from the layer 40 and cracks in the core substrate 30 and the adhesive layer 40 do not occur, and high reliability can be achieved over a long period of time.
[0098]
【The invention's effect】
With the structure of the present invention, the electrical characteristics due to inductance are not deteriorated.
In addition, since the resin is filled between the core substrate and the capacitor, even if a stress caused by the capacitor or the like is generated, the stress is alleviated and no migration occurs.
Therefore, there is no influence of peeling or dissolution on the connection portion between the capacitor electrode and the via hole. Therefore, the desired performance can be maintained even if the reliability test is performed.
Also, migration can be prevented when the capacitor is covered with copper.
[Brief description of the drawings]
FIG. 1 is a manufacturing process diagram of a printed wiring board according to a first embodiment of the present invention.
FIG. 2 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 3 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 4 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 5 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 6 is a manufacturing process diagram of the printed wiring board according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view of the printed wiring board according to the first embodiment.
FIG. 8 is a cross-sectional view of the printed wiring board according to the first embodiment.
FIG. 9 is a cross-sectional view of a printed wiring board according to a first modification of the first embodiment.
FIG. 10 is a cross-sectional view of a printed wiring board according to a second modification of the first embodiment.
FIG. 11 is a cross-sectional view of a printed wiring board according to a third modification of the first embodiment.
FIG. 12 is a cross-sectional view of a chip capacitor.
FIG. 13 is a graph showing changes in supply voltage to IC chip and time.
14A, 14B, 14C, and 14D are plan views of a chip capacitor of a printed wiring board according to a second embodiment.
FIG. 15 is a plan view of a chip capacitor of the printed wiring board according to the second embodiment.
FIG. 16 is a plan view of a chip capacitor of a printed wiring board according to a modification of the second embodiment.
FIGS. 17A and 17B are explanatory diagrams of loop inductance of a printed wiring board according to the related art.
[Explanation of symbols]
10 Printed wiring board
20 chip capacitors
21 First electrode
22 Second electrode
25 Containment layer
30 core substrate
31 Containment layer
31a cavity
34 Conductive adhesive
36 Through hole
40 connection layer
42 Circuit pattern
43 Non-through hole
46 Bahia Hall
60 Interlayer resin insulation layer
66 Bahia Hall
68 Conductor circuit
84 Conductive pin
90 IC chip
94 Daughter Board

Claims

コア基板に樹脂絶縁層と導体回路とを積層してなるプリント配線板であって、
前記コア基板は、回路パターンが形成され心材を有しない樹脂基板で構成される絶縁樹脂層で形成された接続層と、
心材に樹脂を含浸させた樹脂基板で構成され、ザグリ部にコンデンサを収納した収容層とからなり、
前記コンデンサの電極と前記回路パターンとは導電性接着剤を介して接続され、
プリント配線板の表面側に配設されるＩＣチップと前記コンデンサの電極とは、前記接続層に設けられ前記回路パターンへ至るバイアホールを介して接続され、
プリント配線板の裏面側に配設される外部基板と前記コンデンサの電極とは、前記バイアホール及びコア基板に形成されたスルーホールを介して接続されることを特徴とするプリント配線板。A printed wiring board formed by laminating a resin insulating layer and a conductor circuit on a core substrate,
The core substrate is a connection layer formed of an insulating resin layer formed of a resin substrate having a circuit pattern and having no core material ;
The resin is a resin substrate impregnated heartwood, Ri Do from the accommodation layer accommodating the capacitor in the counterbore portion,
The capacitor electrode and the circuit pattern are connected via a conductive adhesive,
The IC chip disposed on the surface side of the printed wiring board and the capacitor electrode are connected via a via hole provided in the connection layer and reaching the circuit pattern.
An external substrate disposed on the back side of the printed circuit board and the electrode of the capacitor, a printed wiring board, characterized in Rukoto are connected via a through hole formed in the via hole and the core substrate.

前記コンデンサを複数個収容し、コンデンサ間にＩＣチップと外部基板との接続用配線を配設したことを特徴とする請求項１に記載のプリント配線板。The printed wiring board according to claim 1 , wherein a plurality of the capacitors are accommodated, and wiring for connecting the IC chip and the external substrate is disposed between the capacitors.

前記プリント配線板の表面にコンデンサを実装したことを特徴とする請求項１又は請求項２に記載のプリント配線板。Printed wiring board according to claim 1 or claim 2, characterized in that mounting the capacitor on the surface of the printed wiring board.

前記表面のコンデンサの静電容量は、内層のコンデンサの静電容量以上であることを特徴とする請求項３に記載のプリント配線板。Capacitance of capacitor of said surface, the printed wiring board according to claim 3, characterized in that at least the capacitance of the inner layer of the capacitor.

前記表面のコンデンサのインダクタンスは、内層のコンデンサのインダクタンス以上であることを特徴とする請求項３に記載のプリント配線板。Inductance capacitor of said surface, the printed wiring board according to claim 3, characterized in that at least the inductance of the inner layer of the capacitor.

内層の前記コンデンサの電極に、銅を主とするめっき膜で金属膜を設けたことを特徴とする請求項１〜５のいずれか１に記載のプリント配線板。The electrodes of the capacitor of the inner layer printed circuit board according to any one of claims 1-5, characterized in that a metal film in plating film composed mainly of copper.

前記コア基板のザグリ部と内層の前記コンデンサとの間に、コア基板よりも熱膨張率の小さい樹脂を充填したことを特徴とする請求項１〜６のいずれか１に記載のプリント配線板。Between the counterbore portion and the inner layer of the capacitor of the core substrate, a printed wiring board according to any one of claims 1 to 6 than the core substrate, characterized in that filled with resin having a low thermal expansion coefficient .

内層の前記コンデンサとして、外縁の内側に電極が形成されたチップコンデンサを用いたことを特徴とする請求項１〜請求項７の内１に記載のプリント配線板。As an inner layer wherein the capacitor of the printed wiring board according to one of claims 1 to 7, characterized in that using a chip capacitor having electrodes formed inside of the outer edge.

内層の前記コンデンサとして、マトリクス状に電極を形成されたチップコンデンサを用いたことを特徴とする請求項１〜請求項８の内１に記載のプリント配線板As an inner layer wherein the capacitor of the printed wiring board according to one of claims 1 to 8, characterized in that using a chip capacitor formed of the electrode in a matrix

内層の前記コンデンサとして、多数個取り用のチップコンデンサを複数個連結させて用いたことを特徴とする請求項１〜請求項７の内１に記載のプリント配線板。As an inner layer wherein the capacitor of the printed wiring board according to one of claims 1 to 7, characterized in that it uses by multiple connecting chip capacitors for multi-piece.

少なくとも以下（ａ）〜（ｅ）の工程を備えることを特徴とするプリント配線板の製造方法：
（ａ）回路パターンを形成した樹脂板に、接着材料を介して前記回路パターンにコンデンサの電極を接続する工程；
（ｂ）前記樹脂板に、前記コンデンサを収容するキャビティを形成した樹脂基板を貼り付け、両面から圧力をかけコア基板を形成する工程；
（ｃ）前記樹脂板に前記回路パターンへ至る開口を設け、前記コンデンサの電極へ接続するバイアホールを形成する工程；
（ｄ）前記コア基板に、通孔を穿設してスルーホールを形成する工程
（ｅ）前記コア基板上に、樹脂絶縁層と導体回路とを交互に積層する工程。A method for producing a printed wiring board, comprising at least the following steps (a) to ( e ):
A resin plate formed with (a) circuitry pattern, a step of connecting an electrode of the capacitor to the circuit pattern through an adhesive material;
(B) A step of attaching a resin substrate on which a cavity for accommodating the capacitor is formed to the resin plate, and applying pressure from both sides to form a core substrate;
(C) forming a via hole connected to the capacitor electrode by providing an opening to the circuit pattern in the resin plate ;
(D) A step of forming a through hole by drilling a through hole in the core substrate.
(E) A step of alternately laminating resin insulation layers and conductor circuits on the core substrate .