JP4547984B2 - 半導体装置 - Google Patents

Description

この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。

複数のパワー半導体素子や制御回路及び横型のサージ保護素子とが同一半導体基板に形成された半導体装置において、外来サージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路の正常動作が妨害される場合がある。これを防止するために、パワー半導体素子や制御回路やサージ保護素子を互いに分離する必要があり、分離する方法として、誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用が行われている。
自動車向け半導体装置において、前記の誘電体分離構造や接合分離構造を用いて微細化・統合化を進めパワー半導体素子や制御回路を形成する面積の縮小化を図っている。
しかし、自動車向け半導体装置においては、ＥＳＤ耐量などのサージ耐量およびノイズ耐量などの要求が特に厳しいため、横型のサージ保護素子ではその占有面積が大きくなり、チップ面積が大型化する。

そのため、サージ保護素子以外のパワー半導体素子や制御回路を同一半導体基板に形成してチップ面積を縮小化し、サージ保護素子であるツェナーダイオードや抵抗・コンデンサ等を外付けにして、高サージ耐量を実現させる例が多い。
一方、サージ保護素子として縦型ツェナーダイオードを同一半導体基板に形成して、チップ面積を小さくする方法がある。
図７は、縦型ツェナーダイオードを有する従来の半導体装置の要部平面図である。チップの周辺部に多数の入力端子（カソード電極５８、５９など）が形成され、この入力端子下にサージ保護素子である縦型ツェナーダイオードが配置されている。チップ内側には制御回路やパワー半導体素子などが配置される。前記の入力端子はボンディングパッドであり、また縦型ツェナーダイオードのカソード電極でもある。

縦型ツェナーダイオードは、横型ツェナーダイオードと比較して単位面積当たりに、より大きな電流を流すことができるため、小面積でも高いサージ電圧を吸収でき保護効果が大きい。また縦形ツェナーダイオードの動作抵抗は、横型ツェナーダイオードより小さくすることができて、サージ吸収・保護効果がさらに大きくなり、素子面積の縮小化が可能となる。
図８は、従来の半導体装置の要部構成図であり、同図（ａ）は図７のＡ部拡大図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。これらの図は隣り合う２つの縦型ダイオードの要部構成図である。
ｐ型半導体基板５１の表面層に隣り合うｎ型カソード領域５３、５４を形成し、ｎ型カソード領域５３、５４上にカソード電極５８、５９を形成し、ｐ型半導体基板５１の裏面には共通電極である裏面電極６１を形成する。ｎ型カソード領域５３、５４とｐ型半導体基板５１はそれぞれｐｎ接合の縦型ダイオードを構成し、ｐ型半導体基板５１はｐ型アノード領域となる。

ｎ型カソード領域５３、５４と離してそれぞれ、ｎ型カソード領域５３、５４を取り囲むようにｐ型拡散領域５６を形成する。このｐ型拡散領域５６はｎ型カソード領域５３、５４からｐ型半導体基板５１の表面層に広がる空乏層の伸びを停止させる働きをする。カソード電極５８、５９は、ボンディングパッドでもある入力端子ＩＮ１、ＩＮ２となり、それぞれ独立に入力信号が入力される。また、カソード電極はプルアップ抵抗６２ａ、６２ｂ（例えば、１０ｋΩ程度）を介して、電源の高電位側端子Ｖｃｃ（例えば、１４Ｖ程度）と接続する。さらに、カソード電極５８、５９は被保護素子である図示しないパワー半導体素子や制御回路等とも接続する。裏面電極６１はグランドＧＮＤと接続する。
また、隣り合う２つの縦型ツェナーダイオードの間の半導体基板の表面層に、拡散領域を形成し、この拡散領域とグランドを接続して、入力端子間の相互の影響を防止する構造が報告されている（例えば、特許文献１）。
特開平６−２２４４２７号公報 図１

図８の半導体装置の動作を説明する。通常動作では、縦型ツェナーダイオードのｐｎ接合は逆バイアス状態であるために、順方向電流は流れない。しかし、例えば、入力端子ＩＮ１に負のサージ電圧が印加されると、つまり、カソード電極５８にマイナスのサージ電圧が印加されると、裏面電極６１からｎ型カソード領域５３を通ってカソード電極５８に過大なサージ電流が流れる。このサージ電流は主電流７１であり、この主電流７１はｐ型半導体基板５１からｎ型カソード領域５３に流入する正孔流とｎ型カソード領域５３からｐ型半導体基板５１に注入される電子流７４で構成される。
この正孔流の一部が、ｎ型カソード領域５３、ｐ型半導体基板５１、ｎ型カソード領域５４で構成される寄生ｎｐｎトランジスタのゲート電流となり、寄生ｎｐｎトランジスタが動作して、ｎ型カソード領域５３からｐ型半導体基板５１を経由してｎ型カソード領域５４へ電子流７４が流れる。この電子流７４はｎ型カソード領域５４に入り込み、カソード電極５９とプルアップ抵抗６２ｂを通って電源の高電位側端子Ｖｃｃへ流れ込み、プルアップ抵抗６２ｂの電圧降下を発生させ、隣り合う入力端子ＩＮ２の電位を変動させ、これと接続する制御回路の動作を不安定にさせたり、誤動作させる。

この発明の目的は、前記の課題を解決して、負のサージ電圧が入力された場合、隣り合う入力端子の電位変動を抑制し、回路動作を安定化させることができる半導体装置を提供することにある。

前記の目的を達成するために、半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオード（例えば、縦型ツェナーダイオード）とを有する半導体装置において、第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散領域と、隣り合う該第１拡散領域の間に挟まれ、該第１拡散領域から離れて前記半導体基板の表面層に形成された第１導電型の第２拡散領域と、該第２拡散領域の両側に前記第１拡散領域と離れ、前記第２拡散領域と接して、前記半導体基板の表面層に形成された第２導電型の第３拡散領域と、前記第１拡散領域上に形成した第１金属電極と、前記第２拡散領域上と前記第３拡散領域上に形成された第２金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散領域で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続する構成とする。

また、前記第２拡散領域が前記第３拡散領域より拡散深さが深いとよい。
また、半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散領域と、隣り合う該第１拡散領域の間に挟まれ、該第１拡散領域から離れて前記半導体基板の表面層に形成された第２導電型の第４拡散領域と、該第４拡散領域の両側に前記第１拡散領域と離れ、前記第４拡散領域と接して、前記半導体基板の表面層に形成された第１導電型の第５拡散領域と、前記第１拡散領域上に形成した第１金属電極と、前記第４拡散領域上と前記第５拡散領域上に形成された第３金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散領域で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第３金属電極がグランドと接続する構成とする。

また、前記第４拡散領域が前記第５拡散領域より拡散深さが深いとよい。

この発明によれば、隣り合う縦型ツェナーダイオードの間の半導体基板の表面層に形成した拡散領域をグランドと接続することで、負のサージ電圧が印加されたとき、縦型ツェナーダイオードに流れる主電流の一部が染み出した電流を効率よく吸い込み、隣の入力端子に染み出した電流が流入するのを防止し、隣の入力端子の電位変動を抑制することで、回路動作の安定化を図ることができる。また、この拡散領域をｐ型拡散領域の両側をｎ型拡散領域で挟んでｐ型半導体基板の表面層に形成し、このｐ型およびｎ型拡散領域を金属電極で短絡し、この金属電極をグランドと接続することで、ｎ型カソード領域から染み出した電子を効率よくｎ型拡散領域で吸い込み、隣のｎ型カソード領域に染み出した電子が流入するのを抑制して、回路動作の安定化を図ることができる。

このｐ型拡散領域の深さをｎ型拡散領域より深くすることで、ｐ型拡散領域が染み出した電子に対して電位障壁となり、隣のｎ型カソード領域へ電子が侵入するのを防止し、ｎ型拡散領域に電子を効率よく吸い込み、隣のｎ型カソード領域に染み出した電子が流入するのを抑制して、回路動作の安定化を図ることができる。
また、この拡散領域をｐ型半導体基板の表面層にｎ型拡散領域の両側をｐ型拡散領域で挟んで形成することで、ｐ型拡散領域が空乏層の伸びを抑制するストッパーの働きをして、サージ電圧でｎ型カソード領域とｎ型拡散領域がパンチスルーするのを防止することができる。
このｎ型拡散領域の深さをｐ型拡散領域より深くすることで、電子を吸い込む効率を高め、隣のｎ型カソード領域に染み出した電子が流入するのを抑制して、回路動作の安定化を図ることができる。

この発明の実施の形態は、負のサージ電圧を印加したとき、サージ保護素子である縦型ツェナーダイオードに流れるサージ電流の一部が染み出した電流となって隣り合う縦型ツェナーダイオードに入り込み、入力端子の電圧を変動させることを防止するために、隣り合う２つの縦型ツェナーダイオードの間に染み出した電流を吸収するための領域（拡散領域と金属電極）を形成し、この領域をグランドと接続したことである。
以下、図面を参照しながらこの発明の実施例を説明する。また、第１導電型をｐ型、第２導電型をｎ型とするが逆にしても構わない。

図１は、この発明の第１実施例の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。これらの図は隣り合う２つの縦型ツェナーダイオードの要部構成図であり、図示しないが、これらの図の外側には、図７に示すような被保護素子であるパワー半導体素子や制御回路が形成されている。
ｐ型半導体基板１の表面層に隣接してｎ型カソード領域３、４を形成し、ｎ型カソード領域３、４上にカソード電極８、９を形成し、ｐ型半導体基板１の裏面には共通電極である裏面電極１１を形成する。ｎ型カソード領域３、４とｐ型半導体基板１はそれぞれｐｎ接合の縦型ツェナーダイオードを構成し、ｐ型半導体基板１はｐ型アノード領域となる。
ｎ型カソード領域３、４を個々に取り囲むように、ｎ型拡散領域５をｎ型カソード領域３、４と離してそれぞれ形成する。このｎ型拡散領域５の間にｐ型拡散領域６をｎ型拡散領域５と接するように形成する。但し、チップ端側では、ｐ型拡散領域６の外側にはｎ型拡散領域５を形成しなくてもよい。前記のｐ型拡散領域６上とｎ型拡散領域５上に金属電極１０を形成し、この金属電極１０をグランドＧＮＤ接続する。尚、図中の７はＬＯＣＯＳ酸化膜である。

カソード電極８、９は、ボンディングパッドでもある入力端子ＩＮ１、ＩＮ２となり、それぞれ独立に入力信号が入力される。また、カソード電極８、９はプルアップ抵抗１２ａ、１２ｂを介して、電源の高電位側端子Ｖｃｃと接続する。さらに、カソード電極８、９は被保護素子であるパワー半導体素子や制御回路等も金属配線で接続する。裏面電極１１はグランドＧＮＤと接続する。
この半導体装置の動作を説明する。通常動作では、縦型ツェナーダイオードのｐｎ接合は逆バイアス状態であるために、順方向電流は流れない。しかし、例えば、入力端子ＩＮ１に負のサージ電圧が印加されると、つまり、カソード電極８にマイナスのサージ電圧が印加されると、裏面電極１１からｎ型カソード領域３を通ってカソード電極８に過大なサージ電流が流れる。このサージ電流は図示した主電流２１である。この主電流２１はｐ型半導体基板１からｎ型カソード領域３に流入する正孔流２５とｎ型カソード領域３からｐ型半導体基板１に流入する電子流２３で構成される。この正孔流２５の一部は染み出した正孔流２６となり、ｎ型カソード領域３、ｐ型半導体基板１、ｎ型拡散領域５で形成される寄生ｎｐｎトランジスタ２７のベース電流となり、寄生ｎｐｎトランジスタ２７を動作させる。寄生ｎｐｎトランジスタ２７が動作するとｎ型カソード領域３から染み出した電子流２４はグランド電位にあるｎ型拡散領域５に流れて行き、ｎ型カソード領域４へは流れて行かない。

このように、隣り合う縦型ツェナーダイオードの間に染み出した電流２４を引き抜くためのｎ型拡散領域５およびｐ型拡散領域６とこれらを短絡する金属電極１０を設け、この金属電極１０をグランドに接続することで、ｎ型カソード領域３に隣接したｎ型カソード領域４に流れ出す電子流を防止し、カソード電極８に隣接したカソード電極９の電位変動を抑制することができる。電位変動を抑制することで、隣接した入力端子となるカソード電極９と接続する回路の動作が安定化される。
また、ｐ型拡散領域６は電子がｎ型カソード領域４へ流れて行くことを防止する電位障壁となる。
尚、図１（ａ）の平面図を、図２、図３のように、ｎ型カソード領域３、４をｎ型拡散領域５、ｐ型拡散領域６で取り囲まずに、隣り合うｎ型カソード領域の間にのみｎ型拡散領域５、ｐ型拡散領域６を形成しても同様の効果が得られる。また、図２では、ｎ型拡散領域５でｐ型拡散領域６を挟んだ平面形状をしており、図３では、ｐ型拡散領域６をｎ型拡散領域５で取り囲んだ平面形状をしている。どちらも図１と同様の効果を得ることができる。

また、前記のｐ型半導体基板１を低抵抗のｐ型半導体基板上に高抵抗のエピタキシャル層を形成したエピタキシャル基板に替えて、このエピタキシャル層に前記の各拡散領域を形成してもよい。このエピタキシャル基板を用いると、縦型ツェナーダイオードの動作抵抗を小さくすることができて、サージ保護性能を高めることができる。

図４は、この発明の第２実施例の半導体装置の要部断面図である。この図は、図１に相当する隣り合う２つの縦型ツェナーダイオードの要部断面図である。
図１との違いは、ｎ型拡散領域５とｐ型拡散領域６の配置が入れ代わっている点である。この場合も、動作は図１と同じであり、ｎ型カソード領域３からの染み出した電子流２４はｐ型半導体基板１、ｎ型半導体領域５を通って金属電極１０に流入して、ｎ型カソード領域４へは流れて行かない。また、ｐ型拡散領域６により空乏層の伸びが抑制され、正のサージ電圧でパンチスルーするのを防止することができる。

図５は、この発明の第３実施例の半導体装置の要部断面図である。この図は、図１に相当する隣り合う２つの縦型ツェナーダイオードの要部断面図である。
図１との違いは、ｐ型拡散領域６の拡散深さがｎ型拡散領域５より深くなっている点である。こうすることで、ｐ型拡散領域６で形成される電位障壁で、電子流２４は遮られ、ｎ型拡散領域５に電子が流入し易くなる。そのため、図１より、さらに、電位変動が抑制され、隣接した入力端子となるカソード電極９と接続する回路の動作が安定化される。

図６は、この発明の第４実施例の半導体装置の要部断面図である。この図は、図４に相当する隣り合う２つの縦型ツェナーダイオードの要部断面図である。
図４との違いは、ｎ型拡散領域５の拡散深さがｐ型拡散領域６より深くなっている点である。こうすることで、ｎ型拡散領域５に電子流２４が一層流入し易くなる。そのため、図４より、さらに、電位変動が抑制され、隣接した入力端子となるカソード電極９と接続する回路の動作が安定化される。
また、ｎ型拡散領域５を深く拡散することで、ｐ型半導体基板１と接する箇所のｐ型半導体基板１側の不純物濃度が低くなる領域が広くなり、その分電子を吸収する領域が広がり、ｎ型拡散領域５の電子を吸収する作用が強化される。

この発明の第１実施例の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 図１（ａ）とは異なる要部平面図 図１（ａ）とは異なる要部平面図 この発明の第２実施例の半導体装置の要部断面図 この発明の第３実施例の半導体装置の要部断面図 この発明の第４実施例の半導体装置の要部断面図 縦型のサージ保護素子を有する従来の半導体装置の要部平面図 従来の半導体装置の要部構成図であり、（ａ）は図７のＡ部拡大図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図

１ ｐ型半導体基板
３、４ ｎ型カソード領域
５ ｎ型拡散領域
６ ｐ型拡散領域
７ ＬＯＣＯＳ酸化膜
８、９ カソード電極
１０ 金属電極
１１ 裏面電極
１２ａ、１２ｂ プルアップ抵抗
２１ 主電流（サージ電流）
２２ 染み出した電流
２３ 電子流
２４ 染み出した電子流
２５ 正孔流
２６ 染み出した正孔流（ゲート電流）
２７ 寄生ｎｐｎトランジスタ
Ｖｃｃ 電源の高電位端子
ＩＮ１、ＩＮ２ 入力端子
ＧＮＤ グランド
ｅ 電子
ｈ 正孔

Claims (4)

1. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に形成された複数の第２導電型の第１拡散領域と、隣り合う該第１拡散領域の間に挟まれ、該第１拡散領域から離れて前記半導体層の表面層に形成された第１導電型の第２拡散領域と、該第２拡散領域の両側に前記第１拡散領域と離れ、前記第２拡散領域と接して、前記半導体層の表面層に形成された第２導電型の第３拡散領域と、前記第１拡散領域上に形成した第１金属電極と、前記第２拡散領域上と前記第３拡散領域上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散領域で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続することを特徴とする半導体装置。
2. 前記第２拡散領域が前記第３拡散領域より拡散深さが深いことを特徴とする請求項１に記載の半導体装置。
3. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に形成された複数の第２導電型の第１拡散領域と、隣り合う該第１拡散領域の間に挟まれ、該第１拡散領域から離れて前記半導体層の表面層に形成された第２導電型の第４拡散領域と、該第４拡散領域の両側に前記第１拡散領域と離れ、前記第４拡散領域と接して、前記半導体層の表面層に形成された第１導電型の第５拡散領域と、前記第１拡散領域上に形成した第１金属電極と、前記第４拡散領域上と前記第５拡散領域上に形成された第３金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散領域で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第３金属電極がグランドと接続することを特徴とする半導体装置。
4. 前記第４拡散領域が前記第５拡散領域より拡散深さが深いことを特徴とする請求項３に記載の半導体装置。

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