JP4546051B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、III-V族窒化物半導体を用いた半導体装置の製造方法に関し、特に、半導体素子同士の間を分離する素子分離絶縁膜を選択酸化法により形成する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device using a group III-V nitride semiconductor, and more particularly to a method for manufacturing a semiconductor device in which an element isolation insulating film that separates semiconductor elements is formed by a selective oxidation method.
III-V族窒化物半導体は、絶縁破壊電界強度、熱伝導率及び電子飽和速度が大きいという材料特性を有していることから、高周波用のパワーデバイスを構成する材料として有望である。III-V族窒化物半導体として、窒化ガリウム(GaN)、窒化アルミニウムガリウム(AlGaN)、窒化インジウムガリウム(InGaN)、窒化インジウムアルミニウムガリウム(InAlGaN)等が用いられている。特に、AlGaNとGaNとのヘテロ接合構造を用いた半導体装置では、ヘテロ接合の界面付近に電子が蓄積されることにより、いわゆる2次元電子ガス層が形成されるため、高い電子移動度を実現することができる。 Group III-V nitride semiconductors are promising as materials constituting high-frequency power devices because they have material characteristics of high breakdown field strength, thermal conductivity, and electron saturation rate. As the group III-V nitride semiconductor, gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), indium aluminum gallium nitride (InAlGaN), or the like is used. In particular, in a semiconductor device using a heterojunction structure of AlGaN and GaN, a so-called two-dimensional electron gas layer is formed by accumulating electrons near the interface of the heterojunction, thereby realizing high electron mobility. be able to.
ここで、AlGaNとGaNとのヘテロ接合を用いた従来のヘテロ構造電界効果型トランジスタ(Heterojunction Field Effect Transistor:HFET)は、アンドープのGaN層と、該GaN層の上に形成され且つドナー不純物が添加されたAlGaN層とを有し、該AlGaN層の上にはゲート電極、ソース電極及びドレイン電極が設けられている。従来のHFETによると、AlGaNとGaNとのヘテロ接合を用いることにより、1×105 V/cm程度の高電界において、砒化アルミニウムガリウム(AlGaAs)と砒化インジウムガリウム(InGaAs)とのへテロ接合を用いたHFETと比べて、2倍以上の電子速度を実現できる。また、GaN層におけるAlGaN層との界面付近に形成される2次元電子ガス層は、AlGaN層のドナー不純物と空間的に離れて配置されてるため、高い電子移動度を実現できると共に、ソース抵抗成分を低減することが可能となる。また、このように構成された電界効果型トランジスタでは、ゲート電極と2次元電子ガス層との距離を数十nm程度に設計できるため、ゲート長を短くしても短チャネル効果を抑制することができるので、HFETの微細化を実現しながらも良好な飽和特性を得ることができる。 Here, a conventional heterojunction field effect transistor (HFET) using a heterojunction of AlGaN and GaN is an undoped GaN layer, formed on the GaN layer, and added with a donor impurity. The gate electrode, the source electrode, and the drain electrode are provided on the AlGaN layer. According to a conventional HFET, heterojunction between AlGaN and GaN can be used to form heterojunction between aluminum gallium arsenide (AlGaAs) and indium gallium arsenide (InGaAs) at a high electric field of about 1 × 10 5 V / cm. Compared with the used HFET, it is possible to realize an electron velocity twice or more. In addition, since the two-dimensional electron gas layer formed near the interface with the AlGaN layer in the GaN layer is spatially separated from the donor impurity of the AlGaN layer, high electron mobility can be realized, and the source resistance component Can be reduced. In the field effect transistor configured as described above, the distance between the gate electrode and the two-dimensional electron gas layer can be designed to be about several tens of nanometers, so that the short channel effect can be suppressed even if the gate length is shortened. Therefore, good saturation characteristics can be obtained while miniaturizing the HFET.
このように構成された従来のHEFTを製造する場合に、トランジスタ素子同士を分離する素子分離絶縁膜を形成する際には、選択酸化法と呼ばれる方法を用いることができる。選択酸化法は、III-V族窒化物半導体が積層されてなるデバイス構造体の上に、活性領域を覆うように酸化保護膜を選択的に形成し、酸化性の雰囲気で熱処理を行うことにより、デバイス構造体における酸化保護膜の間に露出した領域を酸化する。これにより、III-V族窒化物半導体の酸化物から素子分離絶縁膜が形成される。そして、酸化保護膜を除去した後、デバイス構造体の活性領域にゲート電極、ドレイン電極及びソース電極を形成することにより従来のHFETが完成する。 In manufacturing the conventional HEFT configured as described above, a method called a selective oxidation method can be used to form an element isolation insulating film that isolates transistor elements. In the selective oxidation method, an oxidation protective film is selectively formed so as to cover an active region on a device structure formed by stacking group III-V nitride semiconductors, and heat treatment is performed in an oxidizing atmosphere. The region exposed between the oxidation protective films in the device structure is oxidized. Thereby, an element isolation insulating film is formed from the oxide of the III-V nitride semiconductor. Then, after removing the oxidation protection film, a conventional HFET is completed by forming a gate electrode, a drain electrode and a source electrode in the active region of the device structure.
従来のHFETの製造方法において、酸化保護膜を構成する材料としてシリコンを用いる方法が知られている(例えば、非特許文献1参照)。 In a conventional method for manufacturing an HFET, a method using silicon as a material constituting an oxidation protective film is known (for example, see Non-Patent Document 1).
また、従来のHFETの製造方法において、酸化保護膜を構成する材料にシリコンを用いて、温度が900℃以上の酸化性雰囲気中で熱酸化を行うことにより、酸化保護膜からGaN層へとシリコンを拡散させる方法が知られている(例えば、非特許文献2参照)。この方法を用いることにより、GaN層の不純物濃度を増大させてソース電極及びドレイン電極のコンタクト抵抗を低減することができる。
しかしながら、前記従来のHFETの製造方法において、温度が約900℃の酸素雰囲気中にて選択酸化を行うと、素子分離に十分な厚さを有するように素子分離絶縁膜を形成するためには、4時間以上にわたって酸化処理を行う必要があり、半導体積層構造体の構成によっては12時間以上の酸化処理が必要となる場合もある。つまり、素子分離膜形成工程においてシリコンを拡散することによりコンタクト抵抗を低減しようとすると、素子分離絶縁膜形成工程の作業効率が低下し、HFETの製造コストが増大してしまう。 However, in the conventional HFET manufacturing method, when selective oxidation is performed in an oxygen atmosphere having a temperature of about 900 ° C., in order to form an element isolation insulating film so as to have a sufficient thickness for element isolation, The oxidation treatment needs to be performed for 4 hours or more, and depending on the configuration of the semiconductor multilayer structure, the oxidation treatment for 12 hours or more may be required. That is, if it is attempted to reduce the contact resistance by diffusing silicon in the element isolation film forming process, the work efficiency of the element isolation insulating film forming process is lowered and the manufacturing cost of the HFET is increased.
また、酸化処理の時間を短縮する目的で酸素雰囲気の温度を上昇させると、酸化保護膜からのシリコンの拡散量が大きくなるため、デバイス構造体の表面から内部にまでシリコンが拡散してn型の半導体層に変換されてしまう。従って、III-V族窒化物半導体からなるデバイス構造体の電気的特性が損なわれて、ゲート電流のリークが増大することや2次元電子ガス層の電子移動度が低下する等といった問題が生じることとなる。 Further, when the temperature of the oxygen atmosphere is increased for the purpose of shortening the oxidation treatment time, the amount of silicon diffused from the oxidation protection film increases, so that silicon diffuses from the surface of the device structure to the inside, and the n-type It is converted into a semiconductor layer. Therefore, the electrical characteristics of the device structure made of a group III-V nitride semiconductor are impaired, causing problems such as increased gate current leakage and decreased electron mobility of the two-dimensional electron gas layer. It becomes.
本発明は、前記従来の問題を解決し、III-V族窒化物半導体からなる半導体装置において、且つ短時間に素子分離絶縁膜を形成することと、素子分離絶縁膜の形成工程において電気特性を損なうことなくシリコンを拡散することとを両立できるようにすることを目的とする。 The present invention solves the above-mentioned conventional problems, and in a semiconductor device made of a group III-V nitride semiconductor, the element isolation insulating film is formed in a short time, and the electrical characteristics are improved in the process of forming the element isolation insulating film. It aims at making it possible to make it compatible with diffusing silicon without impairing.
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、窒化アルミニウムガリウムからなる第1の半導体層の上に、熱処理によってシリコンを拡散する保護膜を形成し、該保護膜をマスクとして第1の半導体層に対する熱処理を行うものとする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention forms a protective film for diffusing silicon by heat treatment on a first semiconductor layer made of aluminum gallium nitride, and masks the protective film. Assuming that heat treatment is performed on the first semiconductor layer.
具体的に、本発明に係る半導体装置の製造方法は、窒化アルミニウムガリウムからなる第1の半導体層の上に、シリコンを含み且つ開口部を有する保護膜を形成する工程と、第1の半導体層に対して、温度が950℃以上且つ1050℃以下の範囲に調整された酸化性雰囲気中において熱処理を行う工程とを備えている。 Specifically, in the method for manufacturing a semiconductor device according to the present invention, a step of forming a protective film containing silicon and having an opening on a first semiconductor layer made of aluminum gallium nitride, and the first semiconductor layer On the other hand, a step of performing a heat treatment in an oxidizing atmosphere whose temperature is adjusted to a range of 950 ° C. or higher and 1050 ° C. or lower is provided.
本発明に係る半導体装置の製造方法によると、保護膜から第1の半導体層よりも下側へのシリコンの拡散を防止できるため、熱処理によって素子分離絶縁膜を形成する場合に、半導体装置の電気的特性を損なうことなく且つ短時間に形成できる。さらに、熱処理の温度を950℃以上且つ1050℃以下とすることにより、第1の半導体層の表面に確実にシリコンを拡散できるので、半導体装置のコンタクト抵抗を低減することができる。 According to the method for manufacturing a semiconductor device of the present invention, silicon diffusion from the protective film to the lower side of the first semiconductor layer can be prevented. Therefore, when the element isolation insulating film is formed by heat treatment, It can be formed in a short time without impairing the physical characteristics. Furthermore, by setting the temperature of the heat treatment to 950 ° C. or more and 1050 ° C. or less, silicon can be reliably diffused to the surface of the first semiconductor layer, so that the contact resistance of the semiconductor device can be reduced.
本発明の半導体装置の製造方法において、熱処理を行う工程は、第1の半導体層における保護膜の開口部の下側部分を酸化する工程と、保護膜から下側にシリコンを拡散する工程とを含むことが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the step of performing the heat treatment includes a step of oxidizing a lower portion of the opening of the protective film in the first semiconductor layer and a step of diffusing silicon downward from the protective film. It is preferable to include.
本発明の半導体装置の製造方法において、保護膜を形成する工程よりも前に、第1の半導体層の上に、窒化ガリウムを主成分とする第2の半導体層を形成する工程を含むことが好ましい。 The method for manufacturing a semiconductor device of the present invention may include a step of forming a second semiconductor layer containing gallium nitride as a main component on the first semiconductor layer before the step of forming the protective film. preferable.
このようにすると、熱処理によって保護膜から拡散されたシリコンは、第2の半導体層を通って第1の半導体層で停止する。従って、第2の半導体層をキャップ層として用いることにより、半導体装置の電気的特性を改善することが可能となる。 In this case, the silicon diffused from the protective film by the heat treatment stops at the first semiconductor layer through the second semiconductor layer. Therefore, the electrical characteristics of the semiconductor device can be improved by using the second semiconductor layer as the cap layer.
本発明の半導体装置の製造方法において、保護膜を形成する工程は、第1の半導体層の上にシリコンを含むシリコン供給層を形成する工程と、シリコン供給層の上に酸化保護層を形成する工程とを含むことが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the step of forming the protective film includes a step of forming a silicon supply layer containing silicon on the first semiconductor layer, and an oxide protective layer on the silicon supply layer. It is preferable to include a process.
このようにすると、熱処理を行うことにより、シリコン供給層から第1の半導体層へとシリコンを選択的に拡散できると共に、酸化保護層をマスクとして素子分離用絶縁膜を選択的に形成できる。 In this case, by performing heat treatment, silicon can be selectively diffused from the silicon supply layer to the first semiconductor layer, and an element isolation insulating film can be selectively formed using the oxidation protection layer as a mask.
本発明の半導体装置の製造方法は、シリコン供給層を形成する工程において、第1の半導体層の活性領域におけるゲート形成領域を除く部分の上にシリコン供給層を形成し、酸化保護層を形成する工程において、第1の半導体層の活性領域の上にシリコン供給層の上を含むように酸化保護層を形成することが好ましい。 According to the method of manufacturing a semiconductor device of the present invention, in the step of forming the silicon supply layer, the silicon supply layer is formed on a portion of the active region of the first semiconductor layer excluding the gate formation region, and the oxidation protection layer is formed. In the step, it is preferable to form an oxidation protection layer on the active region of the first semiconductor layer so as to include the silicon supply layer.
このようにすると、活性領域において、ゲート形成領域を除く部分に選択的にシリコンを拡散できるので、ゲート電極のショットキー障壁を大きくすることができる。 In this case, silicon can be selectively diffused in the active region except for the gate formation region, so that the Schottky barrier of the gate electrode can be increased.
本発明の半導体装置の製造方法において、酸化保護層は酸化シリコン又は窒化シリコンからなることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the oxidation protection layer is preferably made of silicon oxide or silicon nitride.
本発明の半導体装置の製造方法において、酸化保護層は、シリコン酸化膜と、シリコン膜又はシリコン窒化膜とが順次積層された積層膜であることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the oxidation protection layer is preferably a laminated film in which a silicon oxide film and a silicon film or a silicon nitride film are sequentially laminated.
本発明の半導体装置の製造方法によると、第1の半導体層はシリコンに対する拡散防止膜として機能するため、酸化保護膜から拡散されるシリコンが第1の半導体層よりも下方へと拡散することがないので、温度が900℃以上の酸化性雰囲気で熱処理を行って素子分離絶縁膜の形成工程にかかる時間を短縮しても、半導体装置の電気的特性が損なわれることがない。従って、素子分離絶縁膜を短時間に形成して製造プロセスの低コスト化できると共に、オーミック電極を低抵抗に形成して半導体装置の電気的特性を向上することができる。 According to the method for manufacturing a semiconductor device of the present invention, since the first semiconductor layer functions as a diffusion prevention film for silicon, silicon diffused from the oxidation protection film may diffuse downward from the first semiconductor layer. Therefore, even if heat treatment is performed in an oxidizing atmosphere at a temperature of 900 ° C. or higher to shorten the time required for the element isolation insulating film formation process, the electrical characteristics of the semiconductor device are not impaired. Therefore, the element isolation insulating film can be formed in a short time to reduce the cost of the manufacturing process, and the ohmic electrode can be formed with a low resistance to improve the electrical characteristics of the semiconductor device.
本発明に係る半導体装置の製造方法に用いる選択酸化法について図面を参照しながら説明する。 A selective oxidation method used in a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
図1(a)及び図1(b)は、本発明に係る半導体装置の製造方法に用いる選択酸化法の一例を示す工程順の断面構成図である。 FIG. 1A and FIG. 1B are cross-sectional configuration diagrams in order of steps showing an example of a selective oxidation method used in a method for manufacturing a semiconductor device according to the present invention.
まず、図1(a)に示すように、有機金属気相成長法(MOVPE法)又は分子線エピタキシ法(MBE法)を用いて、膜厚が約3μmのGaN層11と、膜厚が約28nmのAlGaN層12とを基板(図示せず)上に成長させ、III-V族窒化物半導体からなる半導体積層構造体を形成する。続いて、AlGaN層12の上に、シリコンからなる酸化保護膜13を選択的に形成する。ここで、AlGaN層12のAlN組成は約0.25である。
First, as shown in FIG. 1A, a
次に、図1(b)に示すように、酸化保護膜13が形成された半導体積層構造体を酸素ガス等の酸化性雰囲気に投入し、該酸化性雰囲気の温度を約1000℃に調節して約2時間にわたって熱処理を行う。これにより、酸化保護膜13は酸化性雰囲気により表面側から酸化されてシリコン酸化膜13Aとなる。また、AlGaN層12における酸化保護膜13によって覆われていない領域においても、酸化性雰囲気により表面側から酸化を受けるため、III-V族窒化物半導体の酸化物からなる絶縁膜14が形成される。また、AlGaN層12における酸化保護膜13によって覆われた領域は、酸化保護膜13からシリコンが拡散されてシリコン含有AlGaN層12Aとなる。
Next, as shown in FIG. 1B, the semiconductor laminated structure on which the oxidation
ここで、熱処理の温度を約1000℃とすることにより、熱処理の期間を2時間程度としても、絶縁膜14の深さ方向の寸法を素子分離絶縁膜として用いるために十分な値を確保できる。
Here, by setting the temperature of the heat treatment to about 1000 ° C., a sufficient value can be secured for using the dimension in the depth direction of the insulating
また、以上に説明した選択酸化法に伴うヘテロ接合の電気的特性の変化を評価するため、熱処理後にシリコン含有AlGaN層12Aよりも下側にシリコンが拡散しているか否かをGaN層11とシリコン含有AlGaN層12Aとからなるヘテロ接合構造のシート抵抗を測定した。シート抵抗を測定するために、図1(b)に示す工程の後、弗酸と硝酸との混合液を用いてシリコン酸化膜13Aを除去し、シリコン含有AlGaN層12Aの上に2つのオーミック電極を互いに間隔をおいて形成する。そして、オーミック電極間のシート抵抗をTLM法により測定することができる。その結果、熱処理後のシート抵抗の値は約400Ω/□であり、熱処理前の値からほとんど変化していないことが確認された。
Further, in order to evaluate the change in the electrical characteristics of the heterojunction due to the selective oxidation method described above, it is determined whether or not silicon is diffused below the silicon-containing
ここで、熱処理によって酸化保護膜13のシリコンがシリコン含有AlGaN層12Aを通ってGaN層11にまで到達しているのであれば、GaN層11とシリコン含有AlGaN層12Aとのヘテロ接合の界面付近に形成される2次元電子ガス層は、拡散されたシリコンによりイオン化不純物散乱が生じるので、シート抵抗は著しく増大するはずである。従って、前述の熱処理によって、酸化保護膜13のシリコンはAlGaN層12よりも下側にはほとんど拡散していないといってよい。
Here, if the silicon of the oxidation
さらに、熱処理の時間を約6時間程度にまで延長しても、シート抵抗の値は、実験誤差の範囲を超える程には変化しないことが確認された。特に、AlGaN層12の膜厚が約28nmと薄いことを考慮すると、酸化保護膜13のシリコンは、AlGaN層12におけるGaN層11との界面付近には拡散はほとんど生じないと考えられる。
Furthermore, it was confirmed that even when the heat treatment time was extended to about 6 hours, the sheet resistance value did not change so as to exceed the range of experimental error. In particular, considering that the thickness of the
一方、熱処理の後、AlGaN層12のオーミック電極のコンタクト抵抗を測定した結果、熱処理を行う前のコンタクト抵抗と比べて、コンタクト抵抗の値が5分の1程度にまで低減されていることが確認された。従って、約1000℃の熱処理により、酸化保護膜13のシリコンがAlGaN層12の表面付近に拡散され、GaN層11との界面付近にまでは拡散されていないことがわかる。
On the other hand, as a result of measuring the contact resistance of the ohmic electrode of the
なお、熱処理の温度は約1000℃に限られず、950℃以上で且つ1050℃以下の範囲であればよい。熱処理の温度が950℃よりも小さいと、シリコンの拡散量が低減するため、コンタクト抵抗を低減する効果を十分に得られない。また、1050℃よりも大きいと、酸化保護膜13が溶融して、半導体積層構造体の表面構造や絶縁膜14の形状が劣化してしまう。
The temperature of the heat treatment is not limited to about 1000 ° C., and may be in the range of 950 ° C. or higher and 1050 ° C. or lower. When the temperature of the heat treatment is lower than 950 ° C., the amount of silicon diffusion is reduced, so that the effect of reducing the contact resistance cannot be sufficiently obtained. On the other hand, when the temperature is higher than 1050 ° C., the oxidation
図2(a)及び図2(b)は、本発明に係る半導体装置の製造方法に用いる選択酸化法の他の例を示す工程順の断面構成図である。 FIG. 2A and FIG. 2B are cross-sectional configuration diagrams in the order of steps showing another example of the selective oxidation method used in the method for manufacturing a semiconductor device according to the present invention.
図2(a)及び図2(b)に示す選択酸化法では、AlGaN層12の上に、GaNからなるキャップ層21が設けられている点が図1(a)及び図1(b)の選択酸化法と異なっている。
In the selective oxidation method shown in FIGS. 2A and 2B, the
まず、図2(a)に示すように、MOVPE法又はMBE法を用いて、GaN層11、AlGaN層12及びGaNからなるキャップ層21を基板(図示せず)上に成長させ、III-V族窒化物半導体からなる半導体積層構造体を形成する。続いて、キャップ層21の上に、シリコンからなる酸化保護膜13を選択的に形成する。
First, as shown in FIG. 2A, a
次に、図2(b)に示すように、酸化保護膜13が形成された半導体積層構造体を酸素ガス等の酸化性雰囲気に投入し、該酸化性雰囲気の温度を約1000℃に調節して約2時間にわたって熱処理を行う。これにより、酸化保護膜13は酸化性雰囲気により表面側から酸化されてシリコン酸化膜13Aとなる。また、キャップ層21における酸化保護膜13によって覆われていない領域においても、酸化性雰囲気により表面側から酸化を受けるため、III-V族窒化物半導体の酸化物からなる絶縁膜14が形成される。また、AlGaN層12及びキャップ層21における酸化保護膜13によって覆われた領域は、酸化保護膜13からシリコンが拡散されてシリコン含有AlGaN層12A及びシリコン含有キャップ層21Aとなる。
Next, as shown in FIG. 2B, the semiconductor multilayer structure having the oxidation
本発明に用いる熱酸化法によると、AlGaN層12の上にGaNからなるキャップ層21が設けられていても、熱処理によってキャップ層21の深さ方向の全体にわたってシリコンが拡散されるが、AlGaN層12の上部においてシリコンの拡散が停止するため、AlGaN層12よりも下側における電気的特性には影響を与えない。
According to the thermal oxidation method used in the present invention, even if the
なお、キャップ層21を構成する材料は、GaNに限られず、GaNを主成分とする他のIII-V族窒化物半導体であっても、AlGaN層12によってシリコンの拡散を防止できる。
The material constituting the
以上に説明したように、本発明の熱処理では、III-V族窒化物半導体からなる半導体積層構造体において、上部にAlGaN層12を設け、温度が950℃以上で且つ1050℃以下の範囲に調節された酸化性雰囲気において熱処理を行うことにより、素子分離用の絶縁膜14を短時間に形成することができるのに加えて、AlGaN層12の表面付近に酸化保護膜13からシリコンを拡散して所望の電気的特性を実現できる。
As described above, in the heat treatment of the present invention, the
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
(First embodiment)
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to the drawings.
図3(a)〜図3(c)は本発明の第1の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。 FIG. 3A to FIG. 3C show cross-sectional structures in the order of steps of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
まず、図3(a)に示すように、サファイア又は炭化珪素(SiC)からなる基板31の上に、MOVPE法又はMBE法を用いて、AlN層32、膜厚が約3μmでアンドープのGaN層33、膜厚が約5nmの第1のアンドープAlGaN層34、膜厚が約20nmのn型AlGaN層35及び膜厚が約3nmの第2のアンドープAlGaN層36を順次エピタキシャル成長させて、III-V族窒化物半導体からなる半導体積層構造体を形成する。続いて、形成した半導体積層構造体の上に、活性領域を覆い且つ素子分離領域を開口するように、厚さ200nmのシリコンからなる酸化保護膜38を選択的に形成する。ここで、n型AlGaN層35には、n型不純物として濃度が約4×1018cm-3のシリコンが添加されている。また、第1のアンドープAlGaN層34、n型AlGaN層35及び第2のアンドープAlGaN層36(以下、AlGaNからなるこれら3つの半導体層をAlGaN層37と称する)のAlN組成は約0.25である。
First, as shown in FIG. 3A, an
なお、基板31を構成する材料はサファイア又は炭化珪素に限定する必要はなく、他の材料からなる基板を用いてもよい。
In addition, the material which comprises the board |
次に、図3(b)に示すように、酸化保護膜38が形成された半導体積層構造体を温度が約1000℃の酸化性雰囲気に投入し、1時間〜2時間程度にわたって熱処理を施す。これにより、酸化保護膜38は、表面が酸化されてシリコン酸化膜38Aとなる。このとき、半導体積層構造体における酸化保護膜38によって覆われていない領域が表面側から酸化されて、III-V族窒化物半導体の酸化物からなる素子分離絶縁膜39が形成される。また、酸化保護膜38に覆われた領域では、AlGaN層37の表面に酸化保護膜38からシリコンが拡散する。これにより、第1のアンドープAlGaN層36は、表面付近にシリコンが拡散されたシリコン含有AlGaN層36Aとなる。
Next, as shown in FIG. 3B, the semiconductor laminated structure on which the oxidation
ここで、温度が約1000℃の熱処理を行うことにより、従来の900℃の熱処理と比較すると4分の1から5分の1程度の時間で素子分離用に十分な厚さを有する素子分離絶縁膜39を形成することができる。
Here, by performing a heat treatment at a temperature of about 1000 ° C., element isolation insulation having a sufficient thickness for element isolation in a time of about one quarter to one fifth compared with the conventional heat treatment at 900 °
次に、図3(c)に示すように、熱処理により形成されたシリコン酸化膜38Aをフッ酸と硝酸との混合液を用いて除去した後、ニッケル(Ni)又はパラジウム(Pd)からなるゲート電極40と、それぞれが、チタン(Ti)及びアルミニウム(Al)が順次積層された積層膜からなるソース電極41及びドレイン電極42とを形成する。ソース電極41及びドレイン電極42を形成する工程では、温度が500℃以上で且つ900℃以下の範囲に設定された水素雰囲気において熱処理を行い、オーミック電極として形成する。
Next, as shown in FIG. 3C, the
なお、ソース電極41及びドレイン電極42を構成する材料はチタン及びアルミニウムからなる積層膜に限られず、半導体積層構造体の表面とオーミックに接触する金属材料であればよい。また、ゲート電極を構成する材料はニッケル又はパラジウムに限られず、半導体積層構造体の表面との間に十分なショットキー障壁が形成される材料であればよい。
Note that the material constituting the
以上のように形成された半導体装置は、ゲート長1μmのHFETとして形成した場合に、最大ドレイン電流が500mA/mm〜900mA/mm程度で、最大相互コンダクタンスの値が約200mS/mmとなり、良好な電気的特性を得られる。また、熱処理の温度を約1000℃に調節した場合に、コンタクト抵抗の値は約5×10-6Ωcm2 であり、従来の900℃での熱処理に比べて約5分の1程度となる。 When the semiconductor device formed as described above is formed as an HFET having a gate length of 1 μm, the maximum drain current is about 500 mA / mm to 900 mA / mm, and the maximum transconductance is about 200 mS / mm. Electrical characteristics can be obtained. Further, when the temperature of the heat treatment is adjusted to about 1000 ° C., the value of the contact resistance is about 5 × 10 −6 Ωcm 2 , which is about one fifth of that of the conventional heat treatment at 900 ° C.
また、GaN層33とAlGaN層37とのヘテロ接合構造において、シート抵抗の値は約400Ω/□であり、従来の900℃での熱処理と同様の値となり、高温の熱処理による酸化保護膜38からのシリコンの拡散は、ヘテロ構造の電気的特性にほとんど影響を与えない。
In the heterojunction structure of the
また、熱酸化の温度を950℃とした場合に、コンタクト抵抗の値は、従来の900℃での熱処理と比べて、約2分の1程度にまで低減されていた。また、酸化保護膜38を形成して熱酸化を行わない場合の半導体装置において、コンタクト抵抗は従来の900℃の熱処理を行う場合とほぼ同一であった。
Further, when the thermal oxidation temperature was 950 ° C., the value of the contact resistance was reduced to about one half compared to the conventional heat treatment at 900 ° C. Further, in the semiconductor device in which the
一方、ゲート電極40のショットキー障壁の高さについては熱処理の温度の上昇と共に低下する傾向が見られ、温度が900℃の場合にはショットキー障壁の高さが1eV、950℃の場合に0.95eV、1000℃の場合に0.8eVという結果が得られた。これは酸化保護膜38からのシリコンの拡散が顕著でないもののAlGaN層38の表面付近にはシリコンが導入されたことによるものと考えられる。
On the other hand, the height of the Schottky barrier of the
なお本実施の形態における、III-V族窒化物半導体からなる半導体積層構造体としてGaN層33とAlGaN層37とのヘテロ接合構造を形成しているが、AlGaNからなる半導体層とInGaNからなる半導体層とのヘテロ接合構造であってもよい。特にGaN層上に、In組成が約5%程度で相対的に薄膜のInGaN層を形成しても、結晶性も良好でデバイス作製に問題無く使用できる。
In this embodiment, a heterojunction structure of the
また、第1の実施形態において、半導体積層構造体の最上層はAlGaN層37に限られない。図2(a)及び図2(b)を用いて説明した場合と同様に、AlGaN層37の上にGaNからなるキャップ層が設けられていてもよい。このようにすると、キャップ層を用いてソース抵抗を低減するなどの効果を得られる。この場合においても、AlGaN層37の表面付近で酸化保護膜38からのシリコンの拡散を抑制できるため、半導体装置の電気的特性を劣化させる程度にまでシリコンの拡散が進むことを防止できる。
In the first embodiment, the uppermost layer of the semiconductor multilayer structure is not limited to the
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
(Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described below with reference to the drawings.
図4(a)〜図4(d)は、本発明の第2の実施形態に係る半導体装置の製造方法の工程順の断面構成図である。 FIG. 4A to FIG. 4D are cross-sectional configuration diagrams in the order of steps in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
まず、図4(a)に示すように、第1の実施形態と同様にして、基板31の上にAlN層32と、GaN層33と、第1のアンドープAlGaN層、n型AlGaN層及び第2のアンドープAlGaN層からなるAlGaN層37を順次積層して、III-V族窒化物半導体からなる半導体積層構造体を形成する。続いて、形成した半導体積層構造体の上に、活性領域におけるゲート電極形成領域を除く部分を覆うように、厚さ100nmの第1のシリコン膜51を選択的に形成する。次に、半導体積層構造体の上に、第1のシリコン膜51の上を含むように全面にわたって、酸化シリコンからなるシリコン化合物膜52を形成した後、活性領域の上側を覆い且つ素子分離領域の上側を開口するように膜厚が約200nmの第2のシリコン膜53を選択的に形成する。
First, as shown in FIG. 4A, in the same manner as in the first embodiment, an
なお、シリコン化合物膜52を構成する材料は酸化シリコンに限られず、熱処理によってシリコンが拡散しない材料であればよい。
The material composing the
次に、図4(b)に示すように、第2のシリコン膜53をマスクとして、フッ酸とフッ化アンモニウムとからなるバッファエッチング液を用いて、第2のシリコン膜53の開口部に露出したシリコン化合物膜52を選択的に除去する。
Next, as shown in FIG. 4B, using the
次に、図4(c)に示すように、半導体積層構造体を温度が約1000℃の酸化性雰囲気に投入し、1時間〜2時間程度にわたって熱処理を施す。これにより、第2のシリコン膜53は、表面が酸化されてシリコン酸化膜53Aとなる。このとき、半導体積層構造体における第2のシリコン膜53によって覆われていない領域が表面側から酸化されて、III-V族窒化物半導体の酸化物からなる素子分離絶縁膜54が形成される。また、第2のシリコン膜53によって覆われた領域では、第1のシリコン膜51からシリコンが拡散して、AlGaN層37の上部にシリコン含有AlGaN層37aが選択的に形成される。
Next, as shown in FIG. 4C, the semiconductor multilayer structure is put into an oxidizing atmosphere having a temperature of about 1000 ° C., and heat treatment is performed for about 1 to 2 hours. Thereby, the surface of the
次に、図4(d)に示すように、熱処理によって形成されたシリコン酸化膜53A、シリコン化合物膜52及び第1のシリコン膜51をウエットエッチングによって順次除去する。その後、活性領域におけるシリコン含有AlGaN層37aが形成されていない領域にゲート電極55を形成すると共に、シリコン含有AlGaN層37が形成された領域にソース電極56及びドレイン電極57を形成する。
Next, as shown in FIG. 4D, the
以上のように形成された半導体装置は、ゲート長1μmのHFETとして形成した場合に、最大ドレイン電流、最大相互コンダクタンス及びコンタクト抵抗の値は、第1の実施形態の半導体装置とほぼ同一であり、良好な電気的特性を得られる。 When the semiconductor device formed as described above is formed as an HFET having a gate length of 1 μm, the values of the maximum drain current, the maximum transconductance and the contact resistance are substantially the same as those of the semiconductor device of the first embodiment. Good electrical characteristics can be obtained.
第2の実施形態の半導体装置の製造方法では、ゲート電極形成領域には熱処理によってシリコンが拡散されないため、コンタクト抵抗を低減しながらもショットキ障壁の高さを確保することができる。具体的に、第2の実施形態に係る半導体装置において、ショットキ障壁の高さは約1eVであり、第1の実施形態と比べて約0.2eV分だけ向上されている。 In the manufacturing method of the semiconductor device of the second embodiment, silicon is not diffused by heat treatment in the gate electrode formation region, so that the height of the Schottky barrier can be ensured while reducing the contact resistance. Specifically, in the semiconductor device according to the second embodiment, the height of the Schottky barrier is about 1 eV, which is improved by about 0.2 eV compared to the first embodiment.
このように、第2の実施形態によると、第1のシリコン層51は、活性領域におけるゲート形成領域を除く部分に選択的にシリコンを拡散するシリコン供給層として機能し、シリコン化合物膜52及び第2のシリコン膜53は、活性領域の酸化を保護するための酸化保護膜として機能する。また、第2のシリコン膜53は、シリコン化合物膜52が酸化シリコンの堆積膜のみにより構成されている場合に、酸化性雰囲気を構成する酸素ガスがシリコン化合物膜52を通って活性領域が酸化されるのを防止するための保護層として機能する。
As described above, according to the second embodiment, the
なお、第2の実施形態の半導体装置の製造方法において、シリコン化合物膜52と第2のシリコン膜53とが順次積層された積層膜を酸化保護膜として用いているが、このような構成に限られないず、酸化シリコン又は窒化シリコンからなる単層膜を酸化保護膜として用いてもよい。また、第2のシリコン膜53に代えて、例えば、膜厚が約100nmのシリコン窒化膜等、酸素ガスを通し難い半導体層を用いてもよい。
In the semiconductor device manufacturing method according to the second embodiment, a stacked film in which the
また、第2の実施形態においても、半導体積層構造体の最上層はAlGaN層37に限られず、AlGaN層37の上にGaNからなるキャップ層が設けられていてもよい。このようにすると、キャップ層を用いてソース抵抗を低減するなどの効果を得られる。この場合においても、AlGaN層37の表面付近で酸化保護膜からのシリコンの拡散を抑制できるため、半導体装置の電気的特性を劣化させる程度にまでシリコンの拡散が進むことを防止できる。
Also in the second embodiment, the uppermost layer of the semiconductor multilayer structure is not limited to the
本発明に係る半導体装置の製造方法は、素子分離絶縁膜を短時間に形成することによる製造プロセスの低コスト化と、素子分離絶縁膜形成工程におけるシリコンの拡散による半導体装置の電気的特性を向上とを両立できるという格別の効果を有し、半導体素子同士の間を分離する素子分離絶縁膜を選択酸化法により形成する半導体装置の製造方法として有用である。 The method of manufacturing a semiconductor device according to the present invention reduces the cost of the manufacturing process by forming the element isolation insulating film in a short time and improves the electrical characteristics of the semiconductor device by silicon diffusion in the element isolation insulating film forming step. It is useful as a method for manufacturing a semiconductor device in which an element isolation insulating film that separates between semiconductor elements is formed by a selective oxidation method.
11 GaN層
12 AlGaN層(第1の半導体層)
12A シリコン含有AlGaN層
13 酸化保護膜(保護膜)
13A シリコン酸化膜
14 絶縁膜
21 キャップ層
21A シリコン含有キャップ層
31 基板
32 AlN層
33 GaN層
34 第1のアンドープAlGaN層
35 n型AlGaN層
36 第2のアンドープAlGaN層
36A シリコン含有AlGaN層
37 AlGaN層(第1の半導体層)
38 酸化保護膜(保護膜)
38A シリコン酸化膜
39 素子分離絶縁層
40 ゲート電極
41 ソース電極
42 ドレイン電極
51 第1のシリコン膜(シリコン供給層)
52 シリコン化合物膜
53 第2のシリコン膜
54 素子分離絶縁膜
55 ゲート電極
56 ソース電極
57 ドレイン電極
11
12A Silicon-containing
13A
38 Oxidation protection film (protection film)
38A
52
Claims (5)
前記第1の半導体層に対して、温度が950℃以上且つ1050℃以下の範囲に調整された酸化性雰囲気において熱処理を行う工程とを備え、
前記熱処理を行う工程は、前記第1の半導体層における前記保護膜の前記開口部の下側部分を酸化する工程と、前記保護膜から前記第1の半導体層の表面にシリコンを拡散する工程とを含み、
前記保護膜を形成する工程は、前記第1の半導体層の上にシリコンを含むシリコン供給層を形成する工程と、前記シリコン供給層の上に酸化保護層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 Forming a protective film having an opening and containing silicon on the first semiconductor layer made of aluminum gallium nitride;
A step of performing a heat treatment on the first semiconductor layer in an oxidizing atmosphere whose temperature is adjusted to a range of 950 ° C. or higher and 1050 ° C. or lower ;
Performing the heat treatment includes oxidizing a lower part of the opening of the protective film in the first semiconductor layer; diffusing silicon from the protective film to a surface of the first semiconductor layer; Including
The step of forming the protective film includes a step of forming a silicon supply layer containing silicon on the first semiconductor layer, and a step of forming an oxidation protective layer on the silicon supply layer. A method for manufacturing a semiconductor device.
前記酸化保護層を形成する工程において、前記第1の半導体層の活性領域の上に前記シリコン供給層の上を含むように前記酸化保護層を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 In the step of forming the silicon supply layer, the silicon supply layer is formed on a portion excluding the gate formation region in the active region of the first semiconductor layer,
In the step of forming the oxidation protection layer, to claim 1 or 2, characterized by forming the oxide protective layer to include on the silicon supply layer on the active region of said first semiconductor layer The manufacturing method of the semiconductor device of description.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55138238A (en) * | 1979-04-13 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Forming method of insulation film on gallium nitride |
JPH09330916A (en) * | 1996-06-10 | 1997-12-22 | Sony Corp | Method for etching nitride compound semiconductor and manufacture of semiconductor device |
JPH11154774A (en) * | 1997-08-05 | 1999-06-08 | Canon Inc | Surface light emission type semiconductor device, manufacture thereof, and display device using the same |
JP2001267555A (en) * | 2000-03-22 | 2001-09-28 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55138238A (en) * | 1979-04-13 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Forming method of insulation film on gallium nitride |
JPH09330916A (en) * | 1996-06-10 | 1997-12-22 | Sony Corp | Method for etching nitride compound semiconductor and manufacture of semiconductor device |
JPH11154774A (en) * | 1997-08-05 | 1999-06-08 | Canon Inc | Surface light emission type semiconductor device, manufacture thereof, and display device using the same |
JP2001267555A (en) * | 2000-03-22 | 2001-09-28 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
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