JP4544890B2

JP4544890B2 - Digital-to-analog converter and electronic device

Info

Publication number: JP4544890B2
Application number: JP2004095042A
Authority: JP
Inventors: 信一郎津田
Original assignee: Sony Ericsson Mobile Communications Japan Inc
Current assignee: Sony Corp
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2010-09-15
Anticipated expiration: 2024-03-29
Also published as: JP2005286522A

Description

本発明は、サンプルホールド機能を持つディジタルアナログ変換器、そのディジタルアナログ変換器を備えた電子装置に関する。 The present invention, digital-to-analog converter having a sample and hold function relates to an electronic equipment provided with the digital-to-analog converter.

従来の典型的なディジタルアナログ変換器の概略構成を図７〜図１０に示す。 A schematic configuration of a conventional typical digital-analog converter is shown in FIGS.

先ず、図７に示したディジタルアナログ変換器から説明する。 First, the digital-analog converter shown in FIG. 7 will be described.

図７において、基準電圧発生回路１００は、フルスケール電圧レベルの基準電圧を発生する。当該基準電圧は、８ビットディジタルアナログ変換ブロック（以下、８ビットＤＡＣ１０１と表記する。）に印加される。 In FIG. 7, a reference voltage generation circuit 100 generates a reference voltage of a full scale voltage level. The reference voltage is applied to an 8-bit digital-analog conversion block (hereinafter referred to as 8-bit DAC 101).

デコード回路１０２は、Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードを、８ビットＤＡＣ１０１のスイッチ制御信号に変換し、そのスイッチ制御信号を８ビットＤＡＣ１０１に送る。 The decode circuit 102 converts the 8-bit digital control word indicated by B0 to B7 into an 8-bit DAC 101 switch control signal, and sends the switch control signal to the 8-bit DAC 101.

８ビットＤＡＣ１０１は、抵抗，スイッチ等からなり、上記デコード回路１０２からのスイッチ制御信号に応じて上記スイッチの開閉動作が制御される。これにより、当該８ビットＤＡＣ１０１からは、上記デコード回路１０２に入力された８ビットＢ０〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該アナログ信号は、オペアンプ１０３の非反転入力端子に入力される。 The 8-bit DAC 101 includes a resistor, a switch, and the like, and the opening / closing operation of the switch is controlled in accordance with a switch control signal from the decoding circuit 102. As a result, the 8-bit DAC 101 outputs an analog signal corresponding to the 8-bit B0 to B7 control word input to the decoding circuit 102. The analog signal is input to the non-inverting input terminal of the operational amplifier 103.

当該オペアンプ１０３は、その出力信号が反転入力端子にフィードバックされており、この図７の構成の出力側の負荷による誤差を低減するバッファ回路として設けられている。このオペアンプ１０３の出力信号は、出力端子１０４から出力アナログ電圧として後段の構成へ出力される。 The operational amplifier 103 has its output signal fed back to the inverting input terminal, and is provided as a buffer circuit for reducing an error due to the load on the output side in the configuration of FIG. The output signal of the operational amplifier 103 is output from the output terminal 104 to the subsequent stage as an output analog voltage.

図８には、８ビットＤＡＣ１０１の出力側にサンプルホールド回路１３０を設けることで、ＤＡＣのスイッチ切り替えにより発生するグリッチを出力させないようにした、従来のディジタルアナログ変換器の概略構成を示す。なお、図８において、図７と同じ構成要素には図７の例と同一の指示符号を付してそれらの説明については省略する。 FIG. 8 shows a schematic configuration of a conventional digital-analog converter in which a glitch generated due to switching of the DAC is not output by providing a sample hold circuit 130 on the output side of the 8-bit DAC 101. In FIG. 8, the same constituent elements as those in FIG. 7 are denoted by the same reference numerals as those in the example of FIG. 7, and description thereof will be omitted.

図８において、８ビットＤＡＣ１０１から出力されたアナログ信号は、サンプルホールド回路１３０に送られる。サンプルホールド回路１３０は、８ビットＤＡＣ１０１とオペアンプ１０３の非反転入力端子との間に設けられたスイッチ１１０と、当該スイッチ１１０とオペアンプ１０３の非反転入力端子との間に一端が接続されると共に他端が接地されたコンデンサＣ１０１と、オペアンプ１０３のフィードバックループ経路内に並列に接続されたスイッチ１１２及びコンデンサＣ１０２とを備えており、端子１０５に供給されるサンプルホールドストローブ信号により上記スイッチ１１０，１１２が開閉制御されるようになされている。 In FIG. 8, the analog signal output from the 8-bit DAC 101 is sent to the sample and hold circuit 130. The sample hold circuit 130 has a switch 110 provided between the 8-bit DAC 101 and the non-inverting input terminal of the operational amplifier 103, and one end connected between the switch 110 and the non-inverting input terminal of the operational amplifier 103. A capacitor C101 whose end is grounded, a switch 112 and a capacitor C102 connected in parallel in the feedback loop path of the operational amplifier 103 are provided, and the switches 110 and 112 are connected by a sample hold strobe signal supplied to a terminal 105. Opening and closing is controlled.

上記サンプルホールドストローブ信号は、例えば図示しないＣＲ回路等にて生成される方形波信号であり、また、スイッチ１１０，１１２は、当該サンプルホールドストローブ信号が例えばハイレベル（Ｈレベル）のときに開成制御され、ローレベル（Ｌレベル）のときに閉成制御されるスイッチとなされている。そして、上記サンプルホールドストローブ信号は、例えば図示しない制御部による制御の元、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間を含む所定の期間だけハイレベルとなるように制御される。すなわちこの図８の構成例によれば、８ビットＤＡＣ１０１のスイッチの切り替わりによりグリッチが発生する期間だけ、上記スイッチ１１０，１１２を開成制御してコンデンサＣ１０１，Ｃ１０２から電荷を放電させる（つまりホールドされた出力アナログ電圧値を出力させる）ことにより、グリッチを出力させないようにしている。 The sample hold strobe signal is a square wave signal generated by, for example, a CR circuit (not shown), and the switches 110 and 112 perform opening control when the sample hold strobe signal is at a high level (H level), for example. The switch is controlled to be closed when it is at a low level (L level). The sample hold strobe signal is controlled to be at a high level only for a predetermined period including a moment when the switch of the 8-bit DAC 101 is switched, for example, under the control of a control unit (not shown). That is, according to the configuration example of FIG. 8, the switches 110 and 112 are controlled to open and the electric charges are discharged from the capacitors C101 and C102 only during a period when the glitch occurs due to the switching of the 8-bit DAC 101 switch (that is, held). The output of the output analog voltage value) prevents the glitch from being output.

なお、例えばスイッチの切り替えのタイミングのズレにより発生するグリッチを抑える際などに適用可能な技術の他の例として、特開平５−１４３１８７号の公開特許公報（特許文献１）に記載されているような技術が知られている。すなわち、この公開特許公報には、アナログ回路とディジタル回路を含むディジタルアナログ混載ＬＩＳにおいて、アナログ回路が有するスイッチの動作タイミングを決めるクロック信号の立ち上がりタイミングを含む所定期間では、ディジタル回路の動作基準クロックの変化を停止させることにより、ディジタルノイズによるアナログ特性の劣化を抑えるようにした半導体集積回路及びデータ処理プロセッサが開示されている。 As another example of a technique that can be applied, for example, when suppressing a glitch that occurs due to a shift in the switching timing of the switch, it is described in Japanese Patent Laid-Open No. 5-143187 (Patent Document 1). Technology is known. That is, in this published patent publication, in a digital / analog mixed LIS including an analog circuit and a digital circuit, the operation reference clock of the digital circuit is determined for a predetermined period including the rising timing of the clock signal that determines the operation timing of the switch of the analog circuit. A semiconductor integrated circuit and a data processor are disclosed in which the deterioration of analog characteristics due to digital noise is suppressed by stopping the change.

特開平５−１４３１８号公報（第１図）Japanese Patent Laid-Open No. 5-14318 (FIG. 1)

上述した図８の構成のディジタルアナログ変換器は、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間に、コンデンサＣ１０１，Ｃ１０２の蓄積電荷（つまりホールドされた出力アナログ電圧値）を強制的に出力することにより、グリッチを出力させないようになされている。 The digital-to-analog converter having the configuration shown in FIG. 8 described above glitches by forcibly outputting the accumulated charges (that is, the held output analog voltage value) of the capacitors C101 and C102 at the moment when the switch of the 8-bit DAC 101 is switched. Is not output.

すなわち、図９に示すように、８ビットのディジタルコントロールワードＢ０〜Ｂ７に応じたスイッチ制御信号が例えば図中（Ａ）に示される波形となされ、また、例えば図中（Ｂ）に示すように、８ビットＤＡＣ１０１の出力波形の立ち上がり部分と立ち下がり部分にグリッチが含まれているような場合において、図中（Ｃ）に示すように、サンプルホールドストローブ信号により、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間を含む所定の期間だけサンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させれば、理想的には８ビットＤＡＣ１０１のスイッチが切り替わる前の状態をサンプルホールドできることになり、図中（Ｄ）に示すように、グリッチを含まない出力アナログ電圧が得られるようになる。 That is, as shown in FIG. 9, the switch control signal corresponding to the 8-bit digital control words B0 to B7 has a waveform shown in FIG. 9A, for example, and as shown in FIG. 9B, for example. In the case where a glitch is included in the rising and falling portions of the output waveform of the 8-bit DAC 101, the instant at which the switch of the 8-bit DAC 101 is switched by the sample hold strobe signal as shown in FIG. If the switches 110 and 112 of the sample and hold circuit 130 are opened only for a predetermined period including the above, ideally, the state before the switch of the 8-bit DAC 101 is switched can be sampled and held, which is shown in FIG. Thus, an output analog voltage that does not include a glitch can be obtained.

しかしながら、例えば回路のバラツキ等により、８ビットＤＡＣ１０１のスイッチが切り替わる瞬間と、サンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させるタイミングとの間に、微妙なズレが生じているような場合には、グリッチが出力されてしまうことが懸念される。 However, for example, when there is a slight difference between the moment when the switch of the 8-bit DAC 101 is switched and the timing at which the switches 110 and 112 of the sample and hold circuit 130 are opened due to circuit variations, etc. There is a concern that the glitch will be output.

すなわち、図１０に示すように、８ビットのディジタルコントロールワードＢ０〜Ｂ７に応じたスイッチ制御信号が図中（Ａ）に示す波形となされ、また、例えば図中（Ｂ）に示すように、８ビットＤＡＣ１０１の出力波形の立ち上がり部分と立ち下がり部分にグリッチが含まれているような場合において、例えば図中（Ｃ）に示すように、回路のバラツキ等により、サンプルホールドストローブ信号に僅かな遅れが生じたことで、サンプルホールド回路１３０のスイッチ１１０，１１２を開成動作させるタイミングが遅れた場合、図中（Ｄ）に示すように、上記グリッチの状態がサンプルホールドされてしまい、出力アナログ電圧にグリッチ成分が含まれてしてしまうことになる。 That is, as shown in FIG. 10, the switch control signal corresponding to the 8-bit digital control words B0 to B7 has the waveform shown in FIG. 10A, and for example, as shown in FIG. In the case where a glitch is included in the rising and falling portions of the output waveform of the bit DAC 101, for example, as shown in FIG. As a result, when the timing for opening the switches 110 and 112 of the sample and hold circuit 130 is delayed, the glitch state is sampled and held as shown in FIG. Ingredients will be included.

本発明は、このような実情に鑑みて提案されたものであり、回路のバラツキ等に起因したグリッチの影響を極力低減可能な、ディジタルアナログ変換器及び電子装置を提供することを目的とする。 The present invention has been proposed in view of such circumstances, and an object of the present invention is to provide a digital-analog converter and an electronic device that can reduce the influence of glitches caused by circuit variations and the like as much as possible.

本発明のディジタルアナログ変換器は、入力された制御信号に応じたアナログ信号を生成するアナログ信号生成部と、入力されたディジタル信号をアナログ信号生成部への制御信号にデコードするデコード部と、そのアナログ信号をサンプルホールドするサンプルホールド部と、当該サンプルホールド部をサンプルホールド状態にするためのストローブ信号の入力タイミングに対して、デコード部へ入力されるディジタル信号に所定の時間的遅延を与える遅延部と、所定のトリガ信号の入力タイミングから基準クロックのカウントを開始し、当該基準クロックのカウントにより所定時間をカウントしたときに、当該所定時間のカウントがなされたことを示す所定のカウント信号を出力し、所定のカウント信号出力後の所定タイミングでリセット信号を出力するカウント部と、所定のトリガ信号の入力タイミングからリセット信号が入力されるまで、サンプルホールド部をサンプルホールド状態にするためのストローブ信号を生成するストローブ信号生成部と、上記カウント部による上記所定時間のカウントに応じて、上記遅延部の遅延時間を制御するための時間遅延制御信号を出力する遅延時間制御部とを有することにより、上述した課題を解決する。 The digital-analog converter of the present invention includes an analog signal generation unit that generates an analog signal according to an input control signal, a decoding unit that decodes the input digital signal into a control signal to the analog signal generation unit , and A sample hold unit that samples and holds an analog signal, and a delay unit that gives a predetermined time delay to the digital signal input to the decode unit with respect to the input timing of the strobe signal for setting the sample hold unit to the sample hold state When the reference clock starts counting from the input timing of the predetermined trigger signal and the predetermined time is counted by counting the reference clock, a predetermined count signal indicating that the predetermined time is counted is output. Reset at a predetermined timing after a predetermined count signal is output. A count unit that outputs a signal, a strobe signal generation unit that generates a strobe signal for setting the sample hold unit to a sample hold state until a reset signal is input from the input timing of a predetermined trigger signal, and the count unit By having a delay time control unit that outputs a time delay control signal for controlling the delay time of the delay unit according to the count of the predetermined time , the above-described problem is solved.

また、本発明の電子装置は、本発明のディジタルアナログ変換手段と、当該ディジタルアナログ変換器のデコード手段に入力されるディジタル信号を生成する信号処理、及び／又は、ディジタルアナログ変換手段からのアナログ信号を用いた所定の信号処理を行う、信号処理手段とを有することにより、上述した課題を解決する。 Further, the electronic device of the present invention includes a digital-analog conversion unit of the present invention, a signal processing for generating a digital signal input to the decoding unit of the digital-analog converter, and / or an analog signal from the digital-analog conversion unit. The above-described problems are solved by having signal processing means for performing predetermined signal processing using the.

すなわち本発明によれば、サンプルホールド部をサンプルホールド状態にするタイミングに対して、デコード部へ入力されるディジタル信号に所定の時間的遅延を与えるようにしている。特に、本発明によれば、所定のトリガ信号の入力タイミングから基準クロックのカウントを開始して所定時間をカウントしたときに、その所定時間のカウントがなされたことを示す所定のカウント信号を出力し、その所定のカウント信号出力後の所定タイミングでリセット信号を出力し、所定のトリガ信号の入力タイミングからリセット信号が入力されるまで、サンプルホールド部をサンプルホールド状態にするためのストローブ信号を生成し、また、所定時間のカウントに応じて遅延時間を制御するための時間遅延制御信号を生成している。これにより、本発明においては、サンプルホールド部をサンプルホールド状態にするタイミングが例えば回路のバラツキ等によりズレた場合のズレ分をカバーしている。 That is, according to the present invention, with respect to the timing of the sample-and-hold unit to sample and hold states, and the so that given a predetermined time delay to the digital signal input to the decode unit. In particular, according to the present invention, when the reference clock starts counting from the input timing of the predetermined trigger signal and the predetermined time is counted, a predetermined count signal indicating that the predetermined time is counted is output. A reset signal is output at a predetermined timing after the predetermined count signal is output, and a strobe signal is generated to put the sample hold unit in the sample hold state until the reset signal is input from the input timing of the predetermined trigger signal. In addition, a time delay control signal for controlling the delay time according to the count of the predetermined time is generated. As a result, in the present invention, the shift when the timing at which the sample hold unit is set to the sample hold state is shifted due to, for example, circuit variation or the like is covered.

本発明においては、サンプルホールド部をサンプルホールド状態にするタイミングに対して、デコード部へ入力されるディジタル信号に所定の時間的遅延を与えるようにしており、特に、所定のトリガ信号の入力タイミングから基準クロックのカウントを開始して所定時間をカウントしたときに、その所定時間のカウントがなされたことを示す所定のカウント信号を出力し、所定のカウント信号出力後の所定タイミングでリセット信号を出力し、所定のトリガ信号の入力タイミングからリセット信号が入力されるまで、サンプルホールド部をサンプルホールド状態にするためのストローブ信号を生成し、また、所定時間のカウントに応じて、遅延時間を制御するための時間遅延制御信号を生成することにより、回路のバラツキ等に起因したグリッチの影響を極力低減可能となっている。 In the present invention, a predetermined time delay is given to the digital signal input to the decode unit with respect to the timing at which the sample hold unit is set to the sample hold state, and in particular, from the input timing of the predetermined trigger signal. When a predetermined time is counted after starting the counting of the reference clock, a predetermined count signal indicating that the predetermined time has been counted is output, and a reset signal is output at a predetermined timing after the predetermined count signal is output. From the input timing of a predetermined trigger signal until a reset signal is input, a strobe signal for setting the sample hold unit to the sample hold state is generated, and the delay time is controlled according to the predetermined time count by generating a time delay control signal, grayed due to variations in the circuit or the like The effect of the pitch are as much as possible and can be reduced.

以下、図面を参照しながら、本発明のディジタルアナログ変換器、電子装置及び通信端末の一実施の形態について説明する。 Hereinafter, embodiments of a digital-analog converter, an electronic device, and a communication terminal according to the present invention will be described with reference to the drawings.

〔第１の実施形態のディジタルアナログ変換器〕
先ず、図１には、本発明の第１の実施形態のディジタルアナログ変換器の概略構成を示す。 [Digital-to-analog converter of the first embodiment]
First, FIG. 1 shows a schematic configuration of a digital-analog converter according to a first embodiment of the present invention.

図１において、基準電圧発生回路１０は、フルスケール電圧レベルの基準電圧を発生する。当該基準電圧は、８ビットディジタルアナログ変換ブロック（以下、８ビットＤＡＣ１１と表記する。）に印加される。 In FIG. 1, a reference voltage generation circuit 10 generates a reference voltage having a full scale voltage level. The reference voltage is applied to an 8-bit digital / analog conversion block (hereinafter referred to as 8-bit DAC 11).

遅延回路１２は、端子１７から供給される時間遅延制御信号に基づいて、図中Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードを所定時間だけ遅延させ、それら遅延させたディジタルコントロールワードをデコード回路１３に送る。 The delay circuit 12 delays the 8-bit digital control word indicated by B0 to B7 in the figure by a predetermined time based on the time delay control signal supplied from the terminal 17, and decodes the delayed digital control word. 13

デコード回路１３は、遅延回路１２にて所定時間遅延された上記ディジタルコントロールワードＢ０〜Ｂ７を、８ビットＤＡＣ１１のスイッチ制御信号に変換し、そのスイッチ制御信号を８ビットＤＡＣ１１に送る。 The decode circuit 13 converts the digital control words B0 to B7 delayed by the delay circuit 12 for a predetermined time into an 8-bit DAC 11 switch control signal and sends the switch control signal to the 8-bit DAC 11.

８ビットＤＡＣ１１は、抵抗，スイッチ等からなり、上記デコード回路１３からのスイッチ制御信号に応じて上記スイッチの開閉動作が制御される。これにより、当該８ビットＤＡＣ１１からは、上記デコード回路１３に入力された８ビットＢ０〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該アナログ信号は、サンプルホールド回路３０を介して、オペアンプ１５の非反転入力端子に入力される。 The 8-bit DAC 11 includes a resistor, a switch, and the like, and the opening / closing operation of the switch is controlled according to a switch control signal from the decoding circuit 13. As a result, the 8-bit DAC 11 outputs an analog signal corresponding to the 8-bit B0 to B7 control word input to the decode circuit 13. The analog signal is input to the non-inverting input terminal of the operational amplifier 15 via the sample hold circuit 30.

当該オペアンプ１５は、その出力信号が反転入力端子にフィードバックされており、この図１の構成の出力側の負荷による誤差を低減するバッファ回路として設けられている。このオペアンプ１５の出力信号は、出力端子１８から出力アナログ電圧として後段の構成へ出力される。 The operational amplifier 15 has its output signal fed back to the inverting input terminal, and is provided as a buffer circuit for reducing an error caused by a load on the output side in the configuration of FIG. The output signal of the operational amplifier 15 is output from the output terminal 18 to the subsequent stage configuration as an output analog voltage.

また、サンプルホールド回路３０は、８ビットＤＡＣ１１とオペアンプ１５の非反転入力端子との間に設けられたスイッチ１４と、当該スイッチ１４とオペアンプ１５の非反転入力端子との間に一端が接続されると共に他端が接地されたコンデンサＣ１と、オペアンプ１５のフィードバックループ経路内に並列に接続されたスイッチ１６及びコンデンサＣ２とを備えており、端子１９に供給されるサンプルホールドストローブ信号により上記スイッチ１４，１６が開閉制御されるようになされている。 The sample hold circuit 30 has one end connected between the switch 14 provided between the 8-bit DAC 11 and the non-inverting input terminal of the operational amplifier 15 and between the switch 14 and the non-inverting input terminal of the operational amplifier 15. And a capacitor C1 whose other end is grounded, a switch 16 and a capacitor C2 connected in parallel in the feedback loop path of the operational amplifier 15, and the switch 14, 16 is controlled to open and close.

上記サンプルホールドストローブ信号は、後述の図２に示すサンプルホールドストローブ信号生成回路にて生成される方形波信号であり、また、スイッチ１４，１６は、当該サンプルホールドストローブ信号が例えば”１”（Ｈ）のときに開成制御され、”０”（Ｌ）のときに閉成制御されるスイッチとなされている。そして、上記サンプルホールドストローブ信号は、８ビットＤＡＣ１１のスイッチが切り替わる瞬間を含む所定の期間だけハイレベルとなるように同期制御される。すなわちこの図１の構成例においては、８ビットＤＡＣ１１のスイッチの切り替わりによりグリッチが発生する期間だけ、上記スイッチ１４，１６を開成制御してコンデンサＣ１，Ｃ２から電荷を放電させる（つまりホールドされた出力アナログ電圧値を出力させる）ことにより、グリッチを出力させないようにしている。 The sample hold strobe signal is a square wave signal generated by a sample hold strobe signal generation circuit shown in FIG. 2 to be described later, and the switches 14 and 16 have, for example, “1” (H ) At the time of opening control, and at the time of “0” (L), the switch is controlled to close. The sample hold strobe signal is synchronously controlled so as to be at a high level only for a predetermined period including the moment when the switch of the 8-bit DAC 11 is switched. That is, in the configuration example of FIG. 1, the switches 14 and 16 are controlled to open and the electric charges are discharged from the capacitors C1 and C2 (that is, held output) only during a period when the glitch occurs due to switching of the 8-bit DAC 11 switch. By outputting an analog voltage value), glitches are not output.

ここで、本発明実施形態のディジタルアナログ変換器において、上記遅延回路１２は、後述する図２のような構成を備え、また、当該遅延回路１２の上記所定の遅延時間は、サンプルホールド回路３０が確実にホールド状態になった後に、８ビットＤＡＣ１１のスイッチが切り替わるまでの時間に設定されており、具体的には図２に示す遅延時間制御回路７４にて生成される時間遅延制御信号により設定されている。 Here, in the digital-analog converter according to the embodiment of the present invention, the delay circuit 12 has a configuration as shown in FIG. 2 described later, and the predetermined delay time of the delay circuit 12 is determined by the sample hold circuit 30. The time until the switch of the 8-bit DAC 11 is switched after the hold state is surely set is set, specifically, by the time delay control signal generated by the delay time control circuit 74 shown in FIG. ing.

〔サンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の具体例〕
以下、図２を参照し、サンプルホールドストローブ信号を生成するサンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の構成について説明する。 [Specific examples of sample hold strobe signal generation circuit, delay circuit and delay time control circuit]
Hereinafter, the configuration of the sample hold strobe signal generation circuit, the delay circuit, and the delay time control circuit for generating the sample hold strobe signal will be described with reference to FIG.

図２において、端子５１には基準クロックが入力され、その基準クロックは２入力ＡＮＤ回路５２の一方の入力端子に入力される。当該２入力ＡＮＤ回路５２の他方の入力端子には、後述するカウント開始信号生成回路７３にて生成されたカウント開始信号が入力される。したがって、この２入力ＡＮＤ回路５２の出力端子からは、上記カウント開始信号と基準クロックの論理和結果が出力されることになる。当該２入力ＡＮＤ回路５２の出力端子は、５個縦続されたＪＫフリップフロップＦＦ１〜ＦＦ５の初段のＪＫフリップフロップＦＦ１の反転クロック入力端子と接続されている。 In FIG. 2, a reference clock is input to a terminal 51, and the reference clock is input to one input terminal of a 2-input AND circuit 52. A count start signal generated by a count start signal generation circuit 73 described later is input to the other input terminal of the 2-input AND circuit 52. Therefore, the logical sum of the count start signal and the reference clock is output from the output terminal of the 2-input AND circuit 52. The output terminal of the 2-input AND circuit 52 is connected to the inverted clock input terminal of the first JK flip-flop FF1 of the five cascaded JK flip-flops FF1 to FF5.

上記ＪＫフリップフロップＦＦ１のＱ出力端子は、次段のＪＫフリップフロップＦＦ２の反転クロック入力端子に接続され、以下同様に、ＪＫフリップフロップＦＦ２のＱ出力端子は、次段のＪＫフリップフロップＦＦ３の反転クロック入力端子に接続され、ＪＫフリップフロップＦＦ４のＱ出力端子は次段のＪＫフリップフロップＦＦ５の反転クロック入力端子に接続されている。また、これらＪＫフリップフロップＦＦ１〜ＦＦ５のＪ入力端子及びＫ入力端子には共に”１”が入力されている。すなわち、これらＪＫフリップフロップＦＦ１〜ＦＦ５により、３２進カウンタが構成されている。なお、３２進カウンタは一例であり、例えば６４進カウンタ等であっても良いし、ＪＫフリップフロップではなくＤフリップフロップ等を用いて同じ機能を構成することも可能である。 The Q output terminal of the JK flip-flop FF1 is connected to the inverted clock input terminal of the next-stage JK flip-flop FF2. Similarly, the Q output terminal of the JK flip-flop FF2 is the inversion of the next-stage JK flip-flop FF3. The Q output terminal of the JK flip-flop FF4 is connected to the clock input terminal and the inverted clock input terminal of the JK flip-flop FF5 at the next stage. Further, “1” is input to both the J input terminal and the K input terminal of the JK flip-flops FF1 to FF5. That is, these JK flip-flops FF1 to FF5 constitute a 32-bit counter. Note that the 32-digit counter is an example, and a 64-hexadecimal counter, for example, may be used, and the same function may be configured using a D flip-flop instead of a JK flip-flop.

また、これらＪＫフリップフロップＦＦ１〜ＦＦ５の各Ｑ出力端子は、５入力ＡＮＤ回路５６の各々対応した入力端子に接続されると共に、それぞれＮＯＴ回路６１〜６５を介して５入力ＡＮＤ回路５４の各々対応した入力端子に接続されている。また、ＪＫフリップフロップＦＦ１とＦＦ３〜ＦＦ５の各Ｑ出力端子はそれぞれＮＯＴ回路６１，６３〜６５を介して５入力ＡＮＤ回路５３の各々対応した入力端子に接続され、ＪＫフリップフロップＦＦ２のＱ出力端子は５入力ＡＮＤ回路５３の対応した入力端子に接続されている。 The Q output terminals of the JK flip-flops FF1 to FF5 are connected to the corresponding input terminals of the 5-input AND circuit 56 and correspond to the 5- input AND circuits 54 via the NOT circuits 61 to 65, respectively. Connected to the input terminal . The Q output terminals of the JK flip-flops FF1 and FF3 to FF5 are connected to the corresponding input terminals of the 5-input AND circuit 53 via NOT circuits 61 and 63 to 65, respectively, and the Q output terminals of the JK flip-flop FF2 Are connected to corresponding input terminals of the 5-input AND circuit 53 .

上記５入力ＡＮＤ回路５６の出力端子は、ＲＳフリップフロップＦＦ６のＲ入力端子と接続されている。すなわち、５入力ＡＮＤ回路５６は、ＲＳフリップフロップＦＦ６のリセット回路の機能を有しており、５入力ＡＮＤ回路５６の出力信号が”１”（Ｈ）となったとき、ＲＳフリップフロップＦＦ６はリセットされる。 The output terminal of the 5-input AND circuit 56 is connected to the R input terminal of the RS flip-flop FF6. That is, the 5-input AND circuit 56 has a function of a reset circuit of the RS flip-flop FF6. When the output signal of the 5-input AND circuit 56 becomes “1” (H), the RS flip-flop FF6 is reset. Is done.

上記ＲＳフリップフロップＦＦ６のＳ入力端子は、所定のトリガパルスが供給される端子５７と接続され、Ｑ出力端子は端子５８を介して図１の端子１９（つまりサンプルホールドストローブ信号の入力端子）に接続され、反転Ｑ出力端子はＮＡＮＤ回路５５の一方の入力端子と接続されている。 The S input terminal of the RS flip-flop FF6 is connected to a terminal 57 to which a predetermined trigger pulse is supplied, and the Q output terminal is connected to the terminal 19 in FIG. 1 (that is, the input terminal for the sample hold strobe signal) via the terminal 58. The inverted Q output terminal is connected to one input terminal of the NAND circuit 55.

また、５入力ＡＮＤ回路５４の出力端子は、ＮＡＮＤ回路５５の他方の入力端子と接続されており、ＮＡＮＤ回路５５の出力端子は、２入力ＡＮＤ回路５２の他方の入力端子と接続されている。これら５入力ＡＮＤ回路５４とＮＡＮＤ回路５５は、３２進カウンタのカウント開始信号生成回路としての機能を有している。 The output terminal of the 5-input AND circuit 54 is connected to the other input terminal of the NAND circuit 55, and the output terminal of the NAND circuit 55 is connected to the other input terminal of the 2-input AND circuit 52. The 5-input AND circuit 54 and the NAND circuit 55 have a function as a count start signal generation circuit of a 32-bit counter.

以上のような構成において、端子５７にトリガパルスが印加されると、ＲＳフリップフロップＦＦ６はセットされ、Ｑ出力端子が”１”（Ｈ）となる。すなわち、ＲＳフリップフロップＦＦ６のＱ出力信号であるサンプルホールドストローブ信号は、トリガパルスの印加タイミングで”１”（Ｈ）の状態になる。なお、端子５７に供給されるトリガパルスは、例えば後述するＤＳＰ（Digital Signal Processor）等により生成される。 In the above configuration, when a trigger pulse is applied to the terminal 57, the RS flip-flop FF6 is set, and the Q output terminal becomes “1” (H). That is, the sample hold strobe signal, which is the Q output signal of the RS flip-flop FF6, is in the state of “1” (H) at the trigger pulse application timing. The trigger pulse supplied to the terminal 57 is generated by, for example, a DSP (Digital Signal Processor) described later.

一方、５入力ＡＮＤ回路５４及びＮＡＮＤ回路５５からなるカウント開始信号生成回路７３は、ＲＳフリップフロップＦＦ６の反転Ｑ出力信号が”０”（Ｌ）になるまで、ＪＫフリップフロップＦＦ１〜ＦＦ５の出力を”０００００”（ＬＬＬＬＬ）の状態（つまりカウント動作を行わせない状態）に保持している。ここで、端子５７にトリガパルスが印加されてＲＳフリップフロップＦＦ６がセットされると、当該ＲＳフリップフロップＦＦ６の反転Ｑ出力端子は”０”（Ｌ）となる。これによりＮＡＮＤ回路５５の出力端子は”１”（Ｈ）となり、したがって２入力ＡＮＤ回路５２の出力端子からは基準クロックが出力されることになる。これにより、ＪＫフリップフロップＦＦ１〜ＦＦ５からなる３２進カウンタでは、上記基準クロックのカウントが開始されることになる。 On the other hand, the count start signal generation circuit 73 including the 5-input AND circuit 54 and the NAND circuit 55 outputs the outputs of the JK flip-flops FF1 to FF5 until the inverted Q output signal of the RS flip-flop FF6 becomes “0” (L). It is held in a state of “00000” (LLLLLL) (that is, a state in which the counting operation is not performed). Here, when the trigger pulse is applied to the terminal 57 and the RS flip-flop FF6 is set, the inverted Q output terminal of the RS flip-flop FF6 becomes “0” (L). As a result, the output terminal of the NAND circuit 55 becomes “1” (H), and therefore, the reference clock is output from the output terminal of the 2-input AND circuit 52. As a result, the reference clock is started to be counted in the 32-bit counter composed of the JK flip-flops FF1 to FF5.

上記３２進カウンタにて基準クロックのカウントが開始された後、ＪＫフリップフロップＦＦ１〜ＦＦ５のＱ出力信号が”１１１１１”（ＨＨＨＨＨ）になると、５入力ＡＮＤ回路５６からなるリセット回路７２の出力は”１”（Ｈ）となり、ＲＳフリップフロップＦＦ６はリセットされる。これにより、ＲＳフリップフロップＦＦ６のＱ出力信号であるサンプルホールドストローブ信号は、上記トリガパルスの入力により”１”（Ｈ）となっている状態から”０”（Ｌ）の状態に変化することになる。すなわち、本実施形態によれば、サンプルホールドストローブ信号は、トリガパルスの印加により”１”（Ｈ）になった後、その状態が続き、３２進カウンタにて基準クロックが３２個カウントされたタイミングで”０”（Ｌ）に変化するような信号となる。 When the Q output signal of the JK flip-flops FF1 to FF5 becomes “11111” (HHHHH) after the counting of the reference clock is started by the 32-bit counter, the output of the reset circuit 72 including the 5- input AND circuit 56 is “ 1 "(H) and the RS flip-flop FF6 is reset. As a result, the sample hold strobe signal, which is the Q output signal of the RS flip-flop FF6, changes from “1” (H) to “0” (L) by the input of the trigger pulse. Become. That is, according to the present embodiment, the sample hold strobe signal becomes “1” (H) by the application of the trigger pulse, and then the state continues, and the timing at which 32 reference clocks are counted by the 32-ary counter. Thus, the signal changes to “0” (L).

また、上記３２進カウンタは、ＲＳフリップフロップＦＦ６のＱ出力信号が”０”（Ｌ）の状態（反転Ｑ出力信号が”１”の状態）になり且つＪＫフリップフロップＦＦ１〜ＦＦ５の各Ｑ出力信号が”０００００”（ＬＬＬＬＬ）になるまで、上記基準クロックのカウントを続けることになる。 Further, the 32-ary counter, RS Q output signal of the flip-flop FF6 becomes "0" and becomes the state of (L) (the state of the Q output signal is "1") JK each Q output of the flip-flop FF1~FF5 The counting of the reference clock is continued until the signal becomes “00000” (LLLLLL).

以後、トリガパルスが印加される毎に、同じ動作が繰り返されることになる。 Thereafter, the same operation is repeated every time the trigger pulse is applied.

また、本実施形態において、遅延回路１２は、８個のＤフリップフロップＦＦ１０〜ＦＦ１７からなり、前記８ビットのコントロールワードＢ０〜Ｂ７は、これら各ＤフリップフロップＦＦ１０〜ＦＦ１７のそれぞれ対応したＤ入力端子に入力される。 In the present embodiment, the delay circuit 12 includes eight D flip-flops FF10 to FF17, and the 8-bit control words B0 to B7 are D input terminals corresponding to the D flip-flops FF10 to FF17, respectively. Is input.

当該遅延回路１２を構成する８個のＤフリップフロップＦＦ１０〜ＦＦ１７の各反転クロック入力端子は、本発明にかかる遅延時間制御回路として機能している５入力ＡＮＤ回路５３の出力端子と接続されている。したがって、端子５７にトリガパルスが印加されて３２進カウンタが基準クロックのカウントを開始し、その後、ＪＫフリップフロップＦＦ１〜ＦＦ５の出力が”０１０００”（ＬＨＬＬＬ）になったとすると、上記５入力ＡＮＤ回路５３の出力信号である時間遅延制御信号は”１”（Ｈ）となり、これがＤフリップフロップＦＦ１０〜ＦＦ１７の反転クロック入力端子に入力されることになる。 Each inverted clock input terminal of the eight D flip-flops FF10 to FF17 constituting the delay circuit 12 is connected to an output terminal of a 5-input AND circuit 53 functioning as a delay time control circuit according to the present invention. . Therefore, the trigger pulse is applied 32 binary counter starts counting the reference clock terminal 57, then the output of the JK flip-flop FF1~FF5 is "0 1 000" When becomes (L H LLL), the The time delay control signal that is the output signal of the 5-input AND circuit 53 is “1” (H), and this is input to the inverted clock input terminals of the D flip-flops FF10 to FF17.

ここで、ＤフリップフロップＦＦ１０〜ＦＦ１７へ入力するコントロールワードＢ０〜Ｂ７は、トリガパルスと同じタイミングでその値が変化するようになされているが、ＤフリップフロップＦＦ１０〜ＦＦ１７は、上記５入力ＡＮＤ回路５３から”１”が出力されるまでそれらの値を保持し、上記５入力ＡＮＤ回路５３から”１”が出力されたタイミングで、上記保持している値をＱ出力端子から出力することになる。したがって、これらＤフリップフロップＦＦ１０〜ＦＦ１７の出力タイミングは、トリガパルスの印加タイミングから、５入力ＡＮＤ回路５３の出力信号（時間遅延制御信号）が”１”（Ｈ）になるまでの時間分遅延されたものとなる。 Here, the values of the control words B0 to B7 input to the D flip-flops FF10 to FF17 are changed at the same timing as the trigger pulse. These values are held until “1” is output from 53, and the held value is output from the Q output terminal at the timing when “1” is output from the 5-input AND circuit 53. . Therefore, the output timings of the D flip-flops FF10 to FF17 are delayed by the time from the trigger pulse application timing until the output signal (time delay control signal) of the 5-input AND circuit 53 becomes “1” (H). It will be.

すなわち、図２の構成によれば、遅延回路１２は、トリガパルスが端子５７に印加されたタイミングから、３２進カウンタが基準クロックのカウントを開始し、ＪＫフリップフロップＦＦ１〜ＦＦ５の出力が”０１０００”（ＬＨＬＬＬ）になるまでに相当する遅延時間分だけ、上記コントロールワードＢ０〜Ｂ７を遅延させてから、前記デコード回路１３へ出力することになる。 That is, according to the configuration of FIG. 2, in the delay circuit 12, at the timing when the trigger pulse is applied to the terminal 57, the binary counter starts counting the reference clock , and the outputs of the JK flip-flops FF 1 to FF 5 are “01000”. " The control words B0 to B7 are delayed by a delay time corresponding to " LHLLL " and then output to the decode circuit 13.

以上のように、本実施形態のディジタルアナログ変換器によれば、トリガパルスの印加タイミングでサンプルホールドストローブ信号が”１”（Ｈ）になり、３２進カウンタが基準クロックのカウントを開始してＪＫフリップフロップＦＦ１〜ＦＦ５の出力が”０１０００”（ＬＨＬＬＬ）になるまでに相当する時間だけ遅延させたコントロールワードＢ０〜Ｂ７をデコード回路１３へ送るようにしており、また、上記サンプルホールドストローブ信号の生成と、コントロールワードＢ０〜Ｂ７の遅延時間の生成に、同一の基準クロック及び同一のカウンタを用いているため、サンプルホールドストローブ信号がサンプルホールド回路３０に入力されるタイミングに対して、確実且つ精度良く、コントロールワードＢ０〜Ｂ７に遅延的遅延を与えることが可能となり、したがって、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能である。 As described above, according to the digital-to-analog converter of the present embodiment, the sample-and-hold strobe signal application timing of the trigger pulse is "1" Ri Do to (H), 32-ary counter starts to count the reference clock The control words B0 to B7 delayed by a time corresponding to the outputs of the JK flip-flops FF1 to FF5 becoming “01000” (LHLLLL) are sent to the decode circuit 13, and the sample hold strobe signal Since the same reference clock and the same counter are used for the generation and the delay time generation of the control words B0 to B7, the sample hold strobe signal is surely accurate with respect to the timing when it is input to the sample hold circuit 30. Good, delay to control word B0-B7 Obtain it becomes possible, therefore, it is possible as much as possible reduce the effects of glitches caused by variations in circuit.

〔第２の実施形態のディジタルアナログ変換器〕
次に、図３には、図１の８ビットＤＡＣ回路部分を上位側４ビット用のＤＡＣ２１と下位側４ビット用のＤＡＣ２８の二つに分けた、本発明第２の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図３において、図１と同じ構成要素には図１の例と同一の指示符号を付してそれらの詳細な説明については省略する。 [Digital-to-analog converter of second embodiment]
Next, FIG. 3 shows a digital / analog conversion according to the second embodiment of the present invention, in which the 8-bit DAC circuit portion of FIG. 1 is divided into a high-order 4-bit DAC 21 and a low-order 4-bit DAC 28. The schematic structure of the vessel is shown. In FIG. 3, the same constituent elements as those in FIG. 1 are denoted by the same reference numerals as those in the example of FIG. 1, and detailed description thereof will be omitted.

図３において、基準電圧発生回路１０にて発生された基準電圧は、上位側４ビットＤＡＣ２１に印加される。 In FIG. 3, the reference voltage generated by the reference voltage generation circuit 10 is applied to the upper 4-bit DAC 21.

また、この図３の例においては、Ｂ０〜Ｂ７にて示す８ビットのディジタルコントロールワードのうち、上位側４ビットＢ４〜Ｂ７は上位側４ビット用の遅延回路２２に送られ、一方、下位側４ビットＢ０〜Ｂ３は下位側４ビット用の遅延回路２６に送られる。上記上位側４ビット用遅延回路２２は、前述の図２に示したＤフリップフロップＦＦ１４〜ＦＦ１７に相当する構成を有し、下位側４ビット用遅延回路２６は、ＤフリップフロップＦＦ１０〜ＦＦ１３に相当する構成を有している。そして、それら各ＤフリップフロップＦＦ１０〜ＦＦ１３，ＦＦ１４〜ＦＦ１７の各々の反転クロック入力端子には、端子１７を介して、前述の図２に示した５入力ＡＮＤ回路５３から時間遅延制御信号が供給される。これにより、上記上位側４ビット用遅延回路２２に入力された上位側４ビットＢ４〜Ｂ７のコントロールワードと、下位側４ビット用遅延回路２６に入力された下位側４ビットＢ０〜Ｂ３のコントロールワードは、それぞれ前述の第１の実施形態の場合と同様に、トリガパルスの印加タイミングから３２進カウンタが基準クロックのカウントを開始してＪＫフリップフロップＦＦ１〜ＦＦ５の出力が”０１０００”（ＬＨＬＬＬ）になるまでに相当する時間だけ遅延されることになる。上記上位側４ビット用遅延回路２２にて遅延された上位側４ビットＢ４〜Ｂ７のコントロールワードは上位側４ビット用のデコード回路２３に入力され、上記下位側４ビット用遅延回路２６にて遅延された下位側４ビットＢ０〜Ｂ３のコントロールワードは下位側４ビット用のデコード回路２７に入力される。 In the example of FIG. 3, among the 8-bit digital control words indicated by B0 to B7, the upper 4 bits B4 to B7 are sent to the upper 4-bit delay circuit 22, while the lower side. The 4 bits B0 to B3 are sent to the delay circuit 26 for the lower 4 bits. The upper 4-bit delay circuit 22 has a configuration corresponding to the D flip-flops FF14 to FF17 shown in FIG. 2, and the lower 4-bit delay circuit 26 corresponds to the D flip-flops FF10 to FF13. It has the composition to do. A time delay control signal is supplied from the 5-input AND circuit 53 shown in FIG. 2 to the inverted clock input terminals of the D flip-flops FF10 to FF13 and FF14 to FF17 via the terminal 17. The As a result, the upper 4 bits B4 to B7 control word input to the upper 4 bit delay circuit 22 and the lower 4 bits B0 to B3 control word input to the lower 4 bit delay circuit 26 In the same manner as in the first embodiment described above, the binary counter starts counting the reference clock from the trigger pulse application timing and the outputs of the JK flip-flops FF1 to FF5 are set to “01000” (LHLLL). It will be delayed by a corresponding amount of time. The control words of the upper 4 bits B4 to B7 delayed by the upper 4 bits delay circuit 22 are input to the upper 4 bits decode circuit 23 and delayed by the lower 4 bits delay circuit 26. The control word of the lower 4 bits B0 to B3 is input to the decode circuit 27 for the lower 4 bits.

上位側４ビット用デコード回路２２は、上記上位側４ビットＢ４〜Ｂ７のコントロールワードをＤＡＣ用のスイッチ制御信号に変換し、そのスイッチ制御信号を上位側４ビット用ＤＡＣ２１に送る。同様に、下位側４ビット用デコード回路２７は、上記下位側４ビットＢ０〜Ｂ３のコントロールワードをＤＡＣ用のスイッチ制御信号に変換し、そのスイッチ制御信号を下位側４ビット用ＤＡＣ２８に送る。 The higher-order 4-bit decoding circuit 22 converts the control word of the higher-order 4 bits B4 to B7 into a switch control signal for DAC, and sends the switch control signal to the higher-order 4-bit DAC 21. Similarly, the lower-order 4-bit decoding circuit 27 converts the control word of the lower-order 4 bits B0 to B3 into a DAC switch control signal, and sends the switch control signal to the lower-order 4-bit DAC 28.

上位側４ビットＤＡＣ２１は、抵抗，スイッチ等からなり、上記上位側４ビット用デコード回路２２からのスイッチ制御信号に応じてスイッチ開閉動作が制御される。これにより、当該上位側４ビットＤＡＣ２１からは、上記上位側４ビット用デコード回路２２に入力された上位側４ビットＢ４〜Ｂ７のコントロールワードに対応したアナログ信号が出力されることになる。当該上位側４ビットＤＡＣ２１から出力されたアナログ信号と基準電圧は、それぞれオペアンプ２４，２５を介して下位側４ビットＤＡＣ２８に送られる。 The upper 4-bit DAC 21 includes a resistor, a switch, and the like, and the switch opening / closing operation is controlled in accordance with the switch control signal from the upper 4-bit decode circuit 22. As a result, the high-order 4-bit DAC 21 outputs an analog signal corresponding to the control word of the high-order 4 bits B4 to B7 input to the high-order 4-bit decode circuit 22. The analog signal and reference voltage output from the higher-order 4-bit DAC 21 are sent to the lower-order 4-bit DAC 28 via operational amplifiers 24 and 25, respectively.

下位側４ビットＤＡＣ２８は、抵抗，スイッチ等からなり、上記下位側４ビット用デコード回路２７からのスイッチ制御信号に応じてスイッチ開閉動作が制御される。これにより、当該下位側４ビットＤＡＣ２８からは、上記上位側４ビットＤＡＣ２１にて生成されたアナログ信号に、上記下位側４ビット用デコード回路２７に入力された下位側４ビットＢ０〜Ｂ３のコントロールワードに対応したアナログ信号が加算された信号が出力されることになる。そして、当該下位側４ビットＤＡＣ２８から出力されたアナログ信号は、前述した図１の例と同様のサンプルホールド回路３０のスイッチ１４に送られることになる。 The lower-order 4-bit DAC 28 includes resistors, switches, and the like, and the switch opening / closing operation is controlled in accordance with the switch control signal from the lower-order 4-bit decode circuit 27. As a result, the control signal of the lower 4 bits B0 to B3 inputted from the lower 4 bits DAC 28 to the analog signal generated by the upper 4 bits DAC 21 is input to the lower 4 bits decoding circuit 27. A signal obtained by adding analog signals corresponding to is output. The analog signal output from the lower-order 4-bit DAC 28 is sent to the switch 14 of the sample hold circuit 30 similar to the example of FIG.

この図３に示した第２の実施形態のディジタルアナログ変換器においては、ＤＡＣ回路部分が４ビットＤＡＣの縦続構成となされているため、図１に示したような８ビットＤＡＣ１１と比べて、抵抗やスイッチ等の素子数を大幅に少なくすることができる。つまり、８ビットＤＡＣの場合、それを構成する抵抗やスイッチ等の素子数は２の８乗個となるのに対して、図３のように４ビットＤＡＣの場合には、それを構成する抵抗やスイッチ等の素子数が２の４乗個の２倍となるため素子数が大幅に少なくなり、コストの低減と回路規模の縮小が可能となる。 In the digital-to-analog converter of the second embodiment shown in FIG. 3, the DAC circuit portion has a cascade configuration of 4-bit DAC, so that the resistance is smaller than that of 8-bit DAC 11 as shown in FIG. And the number of elements such as switches can be greatly reduced. That is, in the case of an 8-bit DAC, the number of elements such as resistors and switches constituting the 8-bit DAC is 2 8, whereas in the case of a 4-bit DAC as shown in FIG. Since the number of elements such as switches and switches is twice the fourth power of 2, the number of elements is greatly reduced, and the cost and circuit scale can be reduced.

また、第２の実施形態のディジタルアナログ変換器によれば、ＤＡＣ回路部分を上位側４ビット用と下位側４ビット用に分けたことに伴い、８ビットのコントロールワードＢ０〜Ｂ７を上位側４ビットＢ４〜Ｂ７と上位側４ビットＢ０〜Ｂ３に分け、それらを各々上位側４ビット用遅延回路２２と下位側４ビット用遅延回路２６にて所定時間だけ遅延させてから、上位側４ビット用デコード回路２３と下位側４ビット用デコード回路２７に供給するようになされているため、前述の第１の実施形態と同様に、サンプルホールドストローブ信号に対して、確実且つ精度良く、コントロールワードＢ０〜Ｂ３，Ｂ４〜Ｂ７に遅延を与えることが可能となり、したがって、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能となる。 Also, according to the digital-analog converter of the second embodiment, the 8-bit control words B0 to B7 are transferred to the upper side 4 as the DAC circuit portion is divided into the upper 4 bits and the lower 4 bits. The bits B4 to B7 and the upper 4 bits B0 to B3 are divided by the upper 4 bit delay circuit 22 and the lower 4 bit delay circuit 26 for a predetermined time, respectively, and then used for the upper 4 bits. Since the signal is supplied to the decoding circuit 23 and the lower-order 4-bit decoding circuit 27, the control words B0 to B0 are reliably and accurately applied to the sample hold strobe signal as in the first embodiment. It becomes possible to give a delay to B3, B4 to B7, and therefore it is possible to reduce the influence of glitch caused by circuit variation and the like as much as possible.

なお、第２の実施形態では、ＤＡＣ回路部分を上位側４ビット用と下位側４ビット用に分けたことに伴って、８ビットのコントロールワードＢ０〜Ｂ７を上位側４ビットＢ４〜Ｂ７と下位側４ビットＢ０〜Ｂ３の二つに分けた例を挙げているが、さらに細かく分けること、すなわち例えば、ＤＡＣ回路部分を２ビット毎に分けること、つまり、コントロールビットをＢ０及びＢ１、Ｂ２及びＢ３、Ｂ４及びＢ５、Ｂ６及びＢ７のように２ビットずつに分けると共に、遅延回路やデコード回路も同様に分けた構成にしても良く、また例えば、ＤＡＣ回路部分を各々異なるビット数に対応させて分けること、つまり、コントロールビットを分ける際の分け方をＢ０及びＢ１、Ｂ２〜Ｂ４、Ｂ５〜Ｂ７のように各々異なるビット数にすると共に、遅延回路やデコード回路についても同様に分けた構成にしても良い。 In the second embodiment, the 8-bit control words B0 to B7 are replaced with the upper 4 bits B4 to B7 and the lower bits in accordance with the division of the DAC circuit portion for the upper 4 bits and the lower 4 bits. An example is given in which the side 4 bits B0 to B3 are divided into two, but further divided, that is, for example, the DAC circuit part is divided every 2 bits, that is, the control bits are B0 and B1, B2 and B3. , B4 and B5, B6 and B7, and the delay circuit and the decoding circuit may be divided in the same manner. For example, the DAC circuit portion is divided corresponding to different numbers of bits. In other words, the control bits are divided into different numbers of bits such as B0 and B1, B2 to B4, and B5 to B7, and the delay is delayed. It may be configured of dividing the same for circuits and decoding circuits.

〔第３の実施形態のディジタルアナログ変換器〕
次に、図４には、８ビットのコントロールワードＢ０〜Ｂ７のうちの上位側の４ビットＢ４〜Ｂ７のみを、上位側４ビット用遅延回路２２により遅延させるようにした、本発明第３の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図４において、図１や図３と同じ構成要素には図１や図３の例と同一の指示符号を付してそれらの詳細な説明については省略する。 [Digital-to-analog converter of the third embodiment]
Next, in FIG. 4, only the upper 4 bits B4 to B7 of the 8-bit control words B0 to B7 are delayed by the upper 4 bit delay circuit 22 according to the third embodiment of the present invention. 1 shows a schematic configuration of a digital-analog converter according to an embodiment. In FIG. 4, the same constituent elements as those in FIGS. 1 and 3 are denoted by the same reference numerals as those in the examples of FIGS. 1 and 3, and detailed description thereof will be omitted.

図４において、８ビットのコントロールワードＢ０〜Ｂ７のうち、下位側４ビットＢ０〜Ｂ３はデコード回路１３に直接入力されるが、上位側４ビットＢ４〜Ｂ７は上位側４ビット用遅延回路２２にて所定時間だけ遅延された後にデコード回路１３に入力される。 In FIG. 4, among the 8-bit control words B0 to B7, the lower 4 bits B0 to B3 are directly input to the decode circuit 13, while the upper 4 bits B4 to B7 are input to the upper 4 bit delay circuit 22. Are input to the decoding circuit 13 after being delayed by a predetermined time.

ここで、８ビットＤＡＣ１１のスイッチ切り替え時に発生するグリッチのうち、特に問題となるのは、上位側ビットのスイッチの切り替え時に発生するグリッチである。したがって、この第３の実施形態のディジタルアナログ変換器によれば、８ビットのコントロールワードＢ０〜Ｂ７のうちの上位側４ビットＢ４〜Ｂ７についてのみ、上位側４ビット用遅延回路２２にて所定時間だけ遅延させることにより、特に問題となり易い上位側ビットに対応するスイッチの切り替え時のグリッチを低減可能としている。これにより、グリッチによる問題の大部分を解消できることになる。 Here, among the glitches that occur when the 8-bit DAC 11 is switched, a problem that is particularly problematic is the glitch that occurs when the upper bit switch is switched. Therefore, according to the digital-analog converter of the third embodiment, only the upper 4 bits B4 to B7 of the 8-bit control words B0 to B7 are processed by the upper 4 bits delay circuit 22 for a predetermined time. Thus, it is possible to reduce glitches at the time of switching the switch corresponding to the higher-order bits that are particularly problematic. As a result, most of the problems caused by glitches can be solved.

また、本実施形態によれば、４ビット分のみの遅延回路を用意すれば良いため、前述した８ビット分の遅延回路を備えた例よりも、回路規模を縮小することができ、且つコストも低減することができる。 Further, according to the present embodiment, it is sufficient to prepare a delay circuit for only 4 bits, so that the circuit scale can be reduced and the cost can be reduced as compared with the example provided with the delay circuit for 8 bits. Can be reduced.

なお、第３の実施形態では、８ビットのコントロールワードＢ０〜Ｂ７の上位側４ビットＢ４〜Ｂ７用の遅延回路２２を設けた例を挙げているが、例えば、上位側３ビットや上位側５ビット等についての遅延回路を設けるようにしても良い。 In the third embodiment, an example in which the delay circuit 22 for the upper 4 bits B4 to B7 of the 8-bit control words B0 to B7 is provided. For example, the upper 3 bits and the upper 5 bits are provided. A delay circuit for a bit or the like may be provided.

〔第４の実施形態のディジタルアナログ変換器〕
次に、図５には、第３の実施形態のように、コントロールワードＢ０〜Ｂ７の例えば上位側４ビットＢ４〜Ｂ７のみを、上位側４ビット用遅延回路２２により遅延させるようにした構成において、さらに、第２の実施形態のように、ＤＡＣ回路部分を上位側４ビット用ＤＡＣ２１と下位側４ビット用ＤＡＣ２８の二つに分けると共に、デコード回路部分を上位側４ビット用デコード回路２３と下位側４ビット用デコード回路２７の二つに分けるようにした、本発明第４の実施形態のディジタルアナログ変換器の概略構成を示す。なお、図５において、図３，図４と同じ構成要素には図３，図４の例と同一の指示符号を付してそれらの詳細な説明については省略する。 [Digital-to-analog converter of the fourth embodiment]
Next, FIG. 5 shows a configuration in which, for example, only the upper 4 bits B4 to B7 of the control words B0 to B7 are delayed by the upper 4 bit delay circuit 22 as in the third embodiment. Further, as in the second embodiment, the DAC circuit part is divided into two parts, the upper side 4-bit DAC 21 and the lower side 4-bit DAC 28, and the decoding circuit part is divided into the upper side 4-bit decoding circuit 23 and the lower side. A schematic configuration of a digital-analog converter according to a fourth embodiment of the present invention, which is divided into two 4-bit side decoding circuits 27, is shown. In FIG. 5, the same constituent elements as those in FIGS. 3 and 4 are denoted by the same reference numerals as those in the examples of FIGS. 3 and 4, and detailed descriptions thereof are omitted.

この第４の実施形態のディジタルアナログ変換器によれば、回路のバラツキ等に起因したグリッチの影響を極力低減ことが可能であると共に、前述の第２の実施形態の例と同様に、ＤＡＣ回路部分を構成する素子数を低減できると共に、前述の第３の実施形態の例と同様に、遅延回路部分の回路規模を縮小することができ、したがって、更なるコストの低減及び回路規模の縮小が可能となる。 According to the digital-analog converter of the fourth embodiment, it is possible to reduce the influence of glitches caused by circuit variations and the like as much as possible, and in the same way as in the above-described second embodiment, a DAC circuit The number of elements constituting the portion can be reduced, and the circuit scale of the delay circuit portion can be reduced similarly to the example of the third embodiment described above. Therefore, further cost reduction and circuit scale reduction can be achieved. It becomes possible.

なお、この第４の実施形態の場合も、前述の第２の実施形態の例と同様に、例えば、コントロールワードＢ０〜Ｂ７をさらに細かく分けたり、各々異なるビット数に分け、それら分け方に応じてＤＡＣ回路部分や遅延回路、デコード回路を分けた構成にすることも可能である。また、前述の第３の実施形態の例と同様に、例えば上位側３ビットや上位側５ビット等についての遅延回路を設けるようにしても良い。 Also in the case of the fourth embodiment, as in the above-described example of the second embodiment, for example, the control words B0 to B7 are further divided or divided into different numbers of bits, depending on how they are divided. Thus, the DAC circuit portion, the delay circuit, and the decode circuit can be separated. Further, similarly to the example of the third embodiment described above, for example, a delay circuit for upper 3 bits, upper 5 bits, etc. may be provided.

〔本発明実施形態のディジタルアナログ変換器の適用例〕
次に、上述した本発明の各実施形態のディジタルアナログ変換器が適用される、本発明の電子装置及び通信端末の一実施形態について説明する。 [Application Example of Digital / Analog Converter of Embodiment of the Present Invention]
Next, an embodiment of the electronic apparatus and communication terminal of the present invention to which the above-described digital-analog converter of each embodiment of the present invention is applied will be described.

本発明の電子装置及び通信端末は、上述した本発明実施形態のディジタルアナログ変換器と、当該ディジタルアナログ変換器のデコード回路に入力されるコントロールワードを生成する信号処理、及び／又は、ディジタルアナログ変換器からの出力アナログ電圧を用いた所定の信号処理を行うものである。特に、本発明の通信端末は、送信するディジタルデータを生成し、そのディジタルデータを上記コントロールワードとして本実施形態のディジタルアナログ変換器に入力し、そして当該ディジタルアナログ変換器から出力されたアナログ信号を所定の送信周波数の信号に変換して送信するものとなされている。 The electronic device and communication terminal of the present invention include the above-described digital-analog converter of the present invention and signal processing for generating a control word to be input to the decoding circuit of the digital-analog converter and / or digital-analog conversion. Predetermined signal processing using the output analog voltage from the device. In particular, the communication terminal of the present invention generates digital data to be transmitted, inputs the digital data to the digital-analog converter of the present embodiment as the control word, and outputs an analog signal output from the digital-analog converter. The signal is converted into a signal having a predetermined transmission frequency and transmitted.

図６には、本発明実施形態の電子装置及び通信端末の一具体例として、中間周波数帯域を経ずに直接、ＲＦ帯域とベースバンド帯域との間での周波数変換を行う、いわゆるダイレクトコンバージョン方式の携帯通信端末の主要部の概略構成を示す。 FIG. 6 shows, as a specific example of the electronic device and the communication terminal according to the embodiment of the present invention, a so-called direct conversion system that performs frequency conversion directly between an RF band and a baseband band without passing through an intermediate frequency band. The schematic structure of the principal part of the portable communication terminal of is shown.

図６において、ＤＳＰ４は、送信データの符号化や受信データの復号化、スペクトラム拡散と逆拡散等を行う。また、ＤＳＰ４は、本実施形態のディジタルアナログ変換器へ入力されるトリガパルスの生成や、送受信回路２の各部を制御するための制御信号等の生成も行う。 In FIG. 6, the DSP 4 performs transmission data encoding, reception data decoding, spectrum spreading and despreading, and the like. The DSP 4 also generates a trigger pulse that is input to the digital-analog converter according to the present embodiment, and generates a control signal for controlling each part of the transmission / reception circuit 2.

図示しないＣＰＵ等の構成から端子５を介して入力された送信データは、ＤＳＰ４に入力される。当該ＤＳＰ４にて符号化された送信データは、本実施形態のディジタルアナログ変換器が適用されるＤ／Ａ変換回路８７に送られ、そこでアナログ送信信号に変換される。 Transmission data input via a terminal 5 from a configuration such as a CPU (not shown) is input to the DSP 4. The transmission data encoded by the DSP 4 is sent to a D / A conversion circuit 87 to which the digital / analog converter of this embodiment is applied, where it is converted into an analog transmission signal.

Ｄ／Ａ変換回路８７からのアナログ送信信号は、アクティブフィルタにより帯域制限等の処理を受けた後、発振器９１及びミキサ８９からなる周波数変換器によりＲＦ帯域の送信信号に周波数変換される。そして、その周波数変換後の送信信号は、パワーアンプ等からなる電力増幅器９０にて送信電力の増幅がなされた後、デュープレクサ８０を介してアンテナ１から送出される。 The analog transmission signal from the D / A conversion circuit 87 is subjected to processing such as band limitation by an active filter, and then frequency-converted to an RF band transmission signal by a frequency converter including an oscillator 91 and a mixer 89. The frequency-converted transmission signal is amplified from transmission power by a power amplifier 90 such as a power amplifier, and then transmitted from the antenna 1 via the duplexer 80.

一方、アンテナ１にて受信された信号は、デュープレクサ８０を介してローノイズアンプ８１に送られ、そこで増幅された後、発振器９１及びミキサ８２からなる周波数変換器によりベースバンド帯域の受信信号に周波数変換される。そして、自動利得調整回路８３にて利得調整がなされ、アクティブフィルタにより帯域制限を受けた後、Ａ／Ｄ変換回路８５に送られ、そこでディジタルデータに変換される。 On the other hand, a signal received by the antenna 1 is sent to a low noise amplifier 81 via a duplexer 80, amplified there, and then converted into a baseband received signal by a frequency converter comprising an oscillator 91 and a mixer 82. Is done. Then, the gain is adjusted by the automatic gain adjustment circuit 83, subjected to band limitation by the active filter, and then sent to the A / D conversion circuit 85 where it is converted into digital data.

Ａ／Ｄ変換回路８５からのディジタル受信信号は、ＤＳＰ４にて復号等の処理が施された後、端子５を介して図示しないＣＰＵ等に送られる。 The digital received signal from the A / D conversion circuit 85 is subjected to processing such as decoding by the DSP 4 and then sent to a CPU (not shown) via the terminal 5.

〔まとめ〕
以上説明したように、本発明の各実施形態によれば、コントロールビットを、デコード回路へ入力する前に遅延回路により所定時間分遅延させることにより、サンプルホールド回路が確実にサンプルホールド状態になった後に、スイッチ制御信号がＤＡＣ回路部分に入力されるため、回路にバラツキがあったとしてもグリッチの低減が可能となる。特に、図２の構成によれば、基準クロックを用いて精度良くサンプルホールド回路の制御用ストローブ信号を生成できると共に、遅延回路の遅延時間をサンプルホールド信号に対して確実に与えることが可能となる。 [Summary]
As described above, according to each embodiment of the present invention, the control bit is delayed by a predetermined time by the delay circuit before being input to the decode circuit, so that the sample hold circuit is reliably in the sample hold state. Later, since the switch control signal is input to the DAC circuit portion, it is possible to reduce glitches even if the circuit varies. In particular, according to the configuration of FIG. 2, the control strobe signal for the sample and hold circuit can be generated with high accuracy using the reference clock, and the delay time of the delay circuit can be reliably given to the sample and hold signal. .

また、本発明の第２の実施形態によれば、ＤＡＣ回路部分を分割して縦続構成にすることにより、当該ＤＡＣ回路部分を構成する抵抗、スイッチ等の素子数を少なくすることができ、回路規模の縮小が可能となる。また、本発明の第３の実施形態によれば、コントロールビットのうちの上位側複数ビットのみを遅延することにより、遅延回路の回路規模の縮小が可能となる。また、本発明の第４の実施形態によれば、第２の実施形態と第３の実施形態を組み合わせることにより、回路規模をさらに縮小することが可能となる。 Further, according to the second embodiment of the present invention, by dividing the DAC circuit portion into a cascade configuration, the number of elements such as resistors and switches constituting the DAC circuit portion can be reduced. The scale can be reduced. Further, according to the third embodiment of the present invention, it is possible to reduce the circuit scale of the delay circuit by delaying only the higher-order multiple bits of the control bits. Further, according to the fourth embodiment of the present invention, the circuit scale can be further reduced by combining the second embodiment and the third embodiment.

なお、上述した実施形態の説明は、本発明の一例である。このため、本発明は上述した実施形態に限定されることなく、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんである。 The above description of the embodiment is an example of the present invention. For this reason, the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made according to the design or the like as long as the technical idea according to the present invention is not deviated.

例えば、本発明実施形態のディジタルアナログ変換器と同じ機能を実現するために、前述したものとは異なるフリップフロップの使用や、ロジックの使用が可能であることは言うまでもない。 For example, in order to realize the same function as that of the digital-analog converter according to the embodiment of the present invention, it is needless to say that flip-flops different from those described above and logic can be used.

また、本発明のディジタルアナログ変換器が適用される電子装置や通信端末は、携帯電話端末やＰＤＡ（Personal Digital Assistant）、パーソナルコンピュータなどの全ての機器に適用可能である。 The electronic device and communication terminal to which the digital-analog converter of the present invention is applied can be applied to all devices such as a mobile phone terminal, a PDA (Personal Digital Assistant), and a personal computer.

第１の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。1 is a block circuit diagram illustrating a schematic configuration of a digital-analog converter according to a first embodiment. サンプルホールドストローブ信号生成回路、遅延回路及び遅延時間制御回路の具体例を示す回路図である。It is a circuit diagram which shows the specific example of a sample hold strobe signal generation circuit, a delay circuit, and a delay time control circuit. 第２の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。It is a block circuit diagram which shows schematic structure of the digital analog converter of 2nd Embodiment. 第３の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。It is a block circuit diagram which shows schematic structure of the digital analog converter of 3rd Embodiment. 第４の実施形態のディジタルアナログ変換器の概略構成を示すブロック回路図である。It is a block circuit diagram which shows schematic structure of the digital analog converter of 4th Embodiment. 本発明実施形態のディジタルアナログ変換器が適用されるダイレクトコンバージョン方式の携帯通信端末の概略構成を示すブロック図である。1 is a block diagram illustrating a schematic configuration of a direct-conversion mobile communication terminal to which a digital-analog converter according to an embodiment of the present invention is applied. 従来の典型的なディジタルアナログ変換器の概略構成を示すブロック回路図である。It is a block circuit diagram which shows schematic structure of the conventional typical digital analog converter. サンプルホールド回路を備えた従来のディジタルアナログ変換器の概略構成を示すブロック回路図である。It is a block circuit diagram which shows schematic structure of the conventional digital analog converter provided with the sample hold circuit. サンプルホールド回路を備えることにより、出力アナログ電圧にグリッチの影響が及ばないようになされた場合の従来のディジタルアナログ変換器の各部の波形を示すタイミングチャートである。It is a timing chart which shows the waveform of each part of the conventional digital analog converter when it is made so that the influence of a glitch is not exerted on an output analog voltage by providing a sample hold circuit. 回路のバラツキ等により、出力アナログ電圧にグリッチの影響が表れた場合のディジタルアナログ回路の各部の波形を示すタイミングチャートである。6 is a timing chart showing waveforms at various parts of a digital analog circuit when an influence of a glitch appears on an output analog voltage due to circuit variation or the like.

符号の説明Explanation of symbols

１アンテナ、２送受信回路、４ＤＳＰ、１０基準電圧発生回路、１１８ビットＤＡＣ、１２遅延回路、１３デコード回路、１４，１６スイッチ、１５，２４，２５オペアンプ、２１上位側４ビット用ＤＡＣ、２２上位側４ビット用遅延回路、２３上位側４ビット用デコード回路、２６下位側４ビット用遅延回路、２７下位側４ビット用デコード回路、２８下位側４ビット用ＤＡＣ、３０サンプルホールド回路、５２２入力ＡＮＤ回路、５３，５４，５６５入力ＡＮＤ回路、５５ＮＡＮＤ回路、６１〜６５ＮＯＴ回路、８０デュープレクサ、８１ローノイズアンプ、８２，８９ミキサ、８３自動利得調整回路、８４，８８アクティブフィルタ、８５Ａ／Ｄ変換回路、８７Ｄ／Ａ変換回路、９０電力増幅器、９１発振器 DESCRIPTION OF SYMBOLS 1 Antenna, 2 Transmission / reception circuit, 4 DSP, 10 Reference voltage generation circuit, 11 8-bit DAC, 12 Delay circuit, 13 Decoding circuit, 14, 16 Switch, 15, 24, 25 Operational amplifier, 21 High-order 4-bit DAC, 22 Higher-order 4-bit delay circuit, 23 Upper-order 4-bit decode circuit, 26 Lower-order 4-bit delay circuit, 27 Lower-order 4-bit decode circuit, 28 Lower-order 4-bit DAC, 30 Sample hold circuit, 52 2 Input AND circuit, 53, 54, 56 5-input AND circuit, 55 NAND circuit, 61-65 NOT circuit, 80 duplexer, 81 Low noise amplifier, 82, 89 mixer, 83 Automatic gain adjustment circuit, 84, 88 Active filter, 85 A / D conversion circuit, 87 D / A conversion circuit, 90 power amplification , 91 oscillator

Claims

入力された制御信号に応じたアナログ信号を生成するアナログ信号生成部と、
入力されたディジタル信号を上記アナログ信号生成部への制御信号にデコードするデコード部と、
上記アナログ信号生成部にて生成されたアナログ信号をサンプルホールドするサンプルホールド部と、
上記サンプルホールド部をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド部に入力されるタイミングに対し、上記デコード部へ入力されるディジタル信号に所定の時間的遅延を与える遅延部と、
所定のトリガ信号の入力タイミングから基準クロックのカウントを開始し、当該基準クロックのカウントにより所定時間をカウントしたときに、当該所定時間のカウントがなされたことを示す所定のカウント信号を出力し、上記所定のカウント信号出力後の所定タイミングでリセット信号を出力するカウント部と、
上記所定のトリガ信号の入力タイミングから上記リセット信号が入力されるまで、上記サンプルホールド部をサンプルホールド状態にするためのストローブ信号を生成するストローブ信号生成部と、
上記カウント部による上記所定時間のカウントに応じて、上記遅延部の遅延時間を制御するための時間遅延制御信号を出力する遅延時間制御部と
を有するディジタルアナログ変換器。 An analog signal generation unit that generates an analog signal according to the input control signal;
A decoding unit that decodes the input digital signal into a control signal to the analog signal generation unit ;
A sample hold unit that samples and holds the analog signal generated by the analog signal generation unit ;
A delay unit that gives a predetermined time delay to the digital signal input to the decode unit with respect to the timing at which the strobe signal for setting the sample hold unit to the sample hold state is input to the sample hold unit ;
Start counting the reference clock from the input timing of the predetermined trigger signal, and when the predetermined time is counted by counting the reference clock, a predetermined count signal indicating that the predetermined time is counted is output, A count unit that outputs a reset signal at a predetermined timing after a predetermined count signal is output;
A strobe signal generation unit that generates a strobe signal for setting the sample hold unit to a sample hold state from the input timing of the predetermined trigger signal until the reset signal is input;
A delay time control unit that outputs a time delay control signal for controlling the delay time of the delay unit according to the count of the predetermined time by the count unit;
A digital-to-analog converter.

上記ストローブ信号生成部は、上記ストローブ信号の反転信号をも生成して、その反転信号を上記カウント部へ出力し、
上記カウント部は、上記ストローブ信号の反転信号が所定信号レベルである時に、上記基準クロックをカウントする請求項１記載のディジタルアナログ変換器。 The strobe signal generation unit also generates an inverted signal of the strobe signal and outputs the inverted signal to the counting unit.
2. The digital-analog converter according to claim 1, wherein the counting unit counts the reference clock when an inverted signal of the strobe signal is at a predetermined signal level .

上記アナログ信号生成部は、２以上のアナログ信号生成器が縦続された構成を有し、
上記デコード部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された各分割ワードを、上記２以上の各アナログ信号生成器用の各々の制御信号にデコードする、２以上のデコーダからなり、
上記遅延部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された各分割ワードに、各々所定の時間的遅延を与える、２以上の遅延器からなる請求項１又は請求項２記載のディジタルアナログ変換器。 The analog signal generator has a structure in which two or more analog signal generator is cascaded,
The decoding unit is a word of the digital signal is decoded into the two or more each of the divided word divided according to the analog signal generator, the two or more respective control signals for the analog signal generator, 2 It consists of more decoders,
The delay unit, the divided word word of the digital signal is divided according to two or more analog signals generator above, each providing a predetermined time delay, of two or more delay units according to claim 1 or The digital-analog converter according to claim 2 .

上記遅延部は、上記ディジタル信号のワードの上位側複数ビットに対してのみ上記所定の時間的遅延を与える請求項１又は請求項２記載のディジタルアナログ変換器。 The delay unit is a digital-analog converter according to claim 1 or claim 2 wherein only gives the predetermined time delay with respect to the upper multi-bit words of the digital signal.

上記アナログ信号生成部は、２以上のアナログ信号生成器が縦続された構成を有し、
上記デコード部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された各分割ワードを、上記２以上の各アナログ信号生成器用の各々の制御信号にデコードする、２以上のデコーダからなり、
上記遅延部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された分割ワードのうち、上位側の分割ワードに対してのみ上記所定の時間的遅延を与える請求項１又は請求項２記載のディジタルアナログ変換器。 The analog signal generator has a configuration in which two or more analog signal generators are cascaded,
The decoding unit is a word of the digital signal is decoded into the two or more each of the divided word divided according to the analog signal generator, the two or more respective control signals for the analog signal generator, 2 It consists of more decoders,
The delay section, among words of the digital signal is divided word which is divided according to two or more analog signals generator above, claim 1 providing the predetermined time delay only the divided word upper side Or the digital-analog converter of Claim 2 .

入力された制御信号に応じたアナログ信号を生成するアナログ信号生成部と、入力されたディジタル信号を上記アナログ信号生成部への制御信号にデコードするデコード部と、上記アナログ信号生成部にて生成されたアナログ信号をサンプルホールドするサンプルホールド部と、上記サンプルホールド部をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド部に入力されるタイミングに対し、上記デコード部へ入力されるディジタル信号に所定の時間的遅延を与える遅延部と、所定のトリガ信号の入力タイミングから基準クロックのカウントを開始し、当該基準クロックのカウントにより所定時間をカウントしたときに、当該所定時間のカウントがなされたことを示す所定のカウント信号を出力し、上記所定のカウント信号出力後の所定タイミングでリセット信号を出力するカウント部と、上記所定のトリガ信号の入力タイミングから上記リセット信号が入力されるまで、上記サンプルホールド部をサンプルホールド状態にするためのストローブ信号を生成するストローブ信号生成部と、上記カウント部による上記所定時間のカウントに応じて、上記遅延部の遅延時間を制御するための時間遅延制御信号を出力する遅延時間制御部とを備えたディジタルアナログ変換器と、
上記ディジタルアナログ変換器の上記デコード部に入力される上記ディジタル信号を生成する信号処理、及び／又は、上記ディジタルアナログ変換部からのアナログ信号を用いた所定の信号処理を行う、信号処理部と
を有する電子装置。 An analog signal generation unit that generates an analog signal according to an input control signal, a decoding unit that decodes an input digital signal into a control signal to the analog signal generation unit , and an analog signal generation unit A sample hold unit that samples and holds the analog signal, and a digital signal that is input to the decode unit with respect to the timing at which the strobe signal for setting the sample hold unit to the sample hold state is input to the sample hold unit. When the reference clock starts counting from the delay unit that gives the time delay and the input timing of the predetermined trigger signal, and the predetermined time is counted by counting the reference clock, the predetermined time is counted. A predetermined count signal is output, and the predetermined count signal is output. A count unit that outputs a reset signal at a predetermined timing after signal output and a strobe signal for setting the sample hold unit to a sample hold state from the input timing of the predetermined trigger signal until the reset signal is input Digital analog converter comprising: a strobe signal generation unit that performs a delay time control signal for controlling a delay time of the delay unit according to the count of the predetermined time by the count unit When,
Signal processing for generating the digital signal inputted to the decode section of the digital-to-analog converters, and / or performs predetermined signal processing using an analog signal from the digital-analog converter, a signal processing unit
An electronic device.

入力された制御信号に応じたアナログ信号を生成するアナログ信号生成部と、An analog signal generation unit that generates an analog signal according to the input control signal;
入力されたディジタル信号を上記アナログ信号生成部への制御信号にデコードするデコード部と、 A decoding unit that decodes the input digital signal into a control signal to the analog signal generation unit;
上記アナログ信号生成部にて生成されたアナログ信号をサンプルホールドするサンプルホールド部と、A sample hold unit that samples and holds the analog signal generated by the analog signal generation unit;
上記サンプルホールド部をサンプルホールド状態にするためのストローブ信号が上記サンプルホールド部に入力されるタイミングに対し、上記デコード部へ入力されるディジタル信号に所定の時間的遅延を与える遅延部とを有し、A delay unit that gives a predetermined time delay to the digital signal input to the decode unit with respect to the timing at which the strobe signal for setting the sample hold unit to the sample hold state is input to the sample hold unit; ,
上記アナログ信号生成部は、２以上のアナログ信号生成器が縦続された構成を有し、The analog signal generator has a configuration in which two or more analog signal generators are cascaded,
上記デコード部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された各分割ワードを、上記２以上の各アナログ信号生成器用の各々の制御信号にデコードする、２以上のデコーダからなり、The decoding unit decodes the divided words obtained by dividing the word of the digital signal according to the two or more analog signal generators into respective control signals for the two or more analog signal generators. Consisting of
上記遅延部は、上記ディジタル信号のワードが上記２以上のアナログ信号生成器に応じて分割された分割ワードのうち、上位側の分割ワードに対してのみ上記所定の時間的遅延を与えるディジタルアナログ変換器。The delay unit is a digital-to-analog converter that applies the predetermined time delay only to the upper divided word among divided words obtained by dividing the word of the digital signal according to the two or more analog signal generators. vessel.