JP4542689B2

JP4542689B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4542689B2
Application number: JP2000292950A
Authority: JP
Inventors: 篤村越; 恭一須黒
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-26
Filing date: 2000-09-26
Publication date: 2010-09-15
Anticipated expiration: 2020-09-26
Also published as: JP2002110586A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、ゲルマニウムを含む半導体基板中に低抵抗のｎ型拡散層領域を有する半導体装置と、半導体基板中にｎ型ドーパントを高い活性化率で含有させる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴い、回路の微細化は進む一方である。ＭＯＳ集積回路においても、ゲート電極やソース、ドレイン拡散層と金属配線との接続を行なうためのＶＩＡコンタクトなどの接続部の断面積が非常に小さくなってきており、この結果、コンタクト抵抗の増大が問題となっている。
【０００３】
単位面積あたりのコンタクト抵抗の値は、一般に金属と半導体の仕事関数の差、および半導体中の電気的に活性化した不純物濃度の差によって決定される。コンタクト抵抗を下げるためには、仕事関数の差は小さいほうが望ましく、また、半導体中の不純物濃度は高い方が望ましい。
【０００４】
【発明が解決しようとする課題】
これまで、半導体中の不純物を活性化して不純物濃度を高める方法として、半導体基板に不純物をイオン注入した後、高温で熱処理することにより活性化する方法が用いられてきた。しかし、この方法では、不純物の活性化濃度を熱処理温度における固溶限界以上に高めることはできず、コンタクト抵抗の低減にも限界があった。
【０００５】
また、シリコン（Ｓｉ）基板中にゲルマニウム（Ｇｅ）をイオン注入して、いったん基板を非晶質化した後に、ドーパントとなる不純物元素をイオン注入する、いわゆるプリアモルファス化法も用いられていた。この方法では、比較的低い熱処理温度でも、その熱処理温度における固溶限界濃度以上に不純物を活性化することができる。しかし、非晶質化するために注入されるゲルマニウムの高濃度化に伴い、キャリヤとしての不純物の活性化濃度は低下し、結局はＳｉ単独の固溶限界よりも低い活性化率しか得られず、結果として高抵抗化を引き起こすという問題があった。
【０００６】
このような問題は、特にｎ型ドーパントであるヒ素（Ａｓ）やリン（Ｐ）で非常に顕著である。すなわち、ｎ型ドーパントをゲルマニウム基板や高濃度のＳｉＧｅに用いると、シリコン基板へのｎ型ドーパントの注入に比べて活性化キャリヤ密度が低く、高抵抗化するため、従来、ゲルマニウム基板へのｎ型活性化領域の形成は不適切であるとされてきた。
【０００７】
そこで、本発明の目的は、ゲルマニウム中に、高い活性化率で低抵抗のｎ型不純物拡散層を形成する半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法では、ゲルマニウム層を形成する。その後、ゲルマニウム層を非晶質状態にするために、ｎ型のドーパントを導入する。そして、ゲルマニウム層を非晶質状態から結晶回復させることによって、ｎ型の不純物拡散領域を形成する。
【００１０】
非晶質状態は、ゲルマニウムよりも質量の大きい不純物をイオン注入することによって、達成される。その際のイオン注入量は、１０¹⁴ｃｍ^-2 以上、１０¹ ^６ｃｍ^-2 以下であることが好ましい。
【００１１】
非晶質状態から結晶状態への回復は、５５０℃〜１０００℃の熱処理を行なうことによって行なわれる。
【００１３】
いずれの場合も、ｎ型ドーパントは、アンチモン（Ｓｂ）である。基板を非晶質とすることによって、従来、ゲルマニウム中で活性化されにくかったｎ型ドーパントを充分に活性化することができ、シリコン中のｎ型導電領域以上に低抵抗のｎ型不純物拡散領域をゲルマニウム中に形成することが可能になる。
【００１４】
半導体装置の具体的な製造方法としては、半導体基板上に、ゲルマニウム（Ｇｅ）層を形成する。Ｇｅ層の所定の場所に、ｎ型ドーパントとしてアンチモン（Ｓｂ）を、１０¹⁴ｃｍ^-2 以上、１０^1６ｃｍ^-2 以下のドーズ量でイオン注入し、ｎ型の不純物拡散領域を形成する。ｎ型不純物拡散層を有するＧｅ層上に、絶縁膜を形成する。その後、たとえば５５０℃〜１０００℃で熱処理を行なってからｎ型不純物拡散領域に到達するＶＩＡコンタクトを形成する。
【００１５】
ｎ型ドーパントは、１０¹⁴ｃｍ^-2 以上、１０¹ ^６ｃｍ^-2 以下のドーズで注入される。熱処理は、たとえばＲＴＡ（rapid thermal annealing）などで行ない、これによりｎ型ドーパントを注入した領域の結晶回復が行なわれる。すなわち、アモルファス化した部分が下方のＧｅ層の結晶格子に整合して結晶が回復するとともに、熱処理の過程で、打ち込まれたｎ型ドーパントが充分に活性化する。
【００１６】
ｎ型拡散領域は、たとえば、ｎ型のソース／ドレインである。この場合、ＶＩＡコンタクトは、たとえばビット線あるいはキャパシタに接続されるプラグ等である。ｎ型拡散領域は、ＳＯＩＭＯＳＦＥＴのｎ型のゲート下領域であってもよい。
【００１７】
このような半導体の製造方法によれば、シート抵抗が１００Ω／ｃｍ²以下にまで低減した良好な半導体装置を製造することができる。さらに、熱処理温度を最適化した場合には、２０Ω／ｃｍ²以下にまで抵抗を低減することができる。
【００２０】
本発明のその他の特徴および効果は、以下で図面を参照して述べる詳細な説明により明確になるものである。
【００２１】
【発明の実施の形態】
図１は、本発明の半導体装置の製造工程を示す図である。
【００２２】
まず、図１（ａ）に示すように、単結晶シリコン基板１上に、ＣＶＤ（chemical vapor deposition）法で、厚さ２００ｎｍのＧｅ膜２を堆積する。このＧｅ層２に、Ｓｂ（アンチモン）を加速電圧１５keVで、１×１０¹ ^５ｃｍ^-2 のドーズでイオン注入する。図示はしないが、Ｇｅ層２上にあらかじめフォトレジストでマスクを形成し、Ｇｅ層２の所定の場所にだけＳｂが注入されるようにしてもよい。あるいは、Ｇｅ層２全体をｎ型にした後に、所定の場所をｐ型にしてもよい。Ｓｂイオンの質量はＧｅよりも大きく、１×１０¹ ^４ｃｍ^-2 以上の注入量でＧｅ層に打ち込むことによって、Ｇｅ自体が非晶質化する。より正確には、Ｇｅ層のうち、下側の部分は結晶質を維持しており、Ｓｂが打ち込まれた深さよりも浅い領域のみがアモルファス化する。
【００２３】
次に、図１（ｂ）に示すように、ｎ型のＧｅ層２の上に、ＳｉＯ₂（二酸化シリコン）膜３をＣＶＤ法で堆積する。その後、ＲＴＡ（rapid thermal annealing）により、窒素雰囲気中で９００℃で３０秒の熱処理を行なう。この熱処理により、Ｓｂイオン注入により非晶質化したＧｅ層２の結晶回復を行なう。なお、結晶の回復は、５５０℃から回復され得る。
【００２４】
次に、図１（ｃ）に示すように、ＳｉＯ₂膜３をパターニングして、０．３μｍ×０．３μｍのコンタクトホール４を形成する。コンタクトホールの形成は、たとえば、ＳｉＯ₂膜３上にフォトレジストを堆積し、フォトレジストを所定のマスクパターンに加工し、マスクパターンに沿ってエッチングすることによって形成する。コンタクトホール４内部およびＳｉＯ₂膜３上に、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）の積層膜５を形成する。Ｔｉ膜の厚さはたとえば２００Å、ＴｉＮ膜の厚さはたとえば７００Åである。
【００２５】
最後に、図１（ｄ）に示すように、７００℃で３０秒の熱処理を行ない、コンタクトホール４内のＴｉ／ＴｉＮ膜５とＧｅ層２とを反応させる。その後、たとえば硫酸と過酸化水素水との混合液で、Ｇｅ膜２と未反応の、すなわち、ＳｉＯ₂膜３上のＴｉ／ＴｉＮ膜５を剥離する。これにより、コンタクトホール４の内壁にＴｉ／ＴｉＮ膜５が拡散防止膜として形成される。さらに、コンタクトホール４内およびＳｉＯ₂膜３上に、Ａｌ膜（正確にはＡｌ−1%Ｓｉ膜）７をスパッタリングにより厚さ４００ｎｍまで堆積する。その後、Ａｌ層７を所定の形状にパターニングし、４５０℃で１５分の熱処理を行なってオーミックコンタクトを形成する。
【００２６】
Ｇｅ層２のかわりに、ゲルマニウム含有率が２０％以上のＳｉＧｅ層を用いてもよい。詳細は後述するが、Ｇｅ中のｎ型ドーパントの本発明に特有な振る舞いが、Ｇｅ濃度が２０％以上のときに顕著に現われ、純粋Ｇｅの場合に近づくからである。
【００２７】
なお、ｎ型不純物を有する非晶質のＧｅ層２は、Ｇｅ層を堆積後にイオン注入する代わりに、ｎ型不純物を導入しながらＣＶＤ法で成膜することによっても、非晶質状態の層を形成することができる。
【００２８】
図２は、このような製造工程を利用して製造される半導体素子の製造工程を示す図である。
【００２９】
まず、図２（ａ）に示すように、Ｓｉ基板２１上にＧｅ層２３をたとえばＣＶＤ法により堆積し、さらに表面酸化膜を形成するためのＳｉ層２４を堆積する。素子分離絶縁領域用の溝を形成し、この溝中にシリコン酸化膜などの絶縁膜を埋め込むことにより、素子分離領域２２を形成する。その後、ボロンなどのＰ型の不純物をイオン注入し、熱処理を行なうことで、Ｇｅ層２３内にｐ型ウェルを形成する。
【００３０】
次に、図２（ｂ）に示すように、Ｓｉ層２４上に熱酸化工程などによりゲート絶縁膜２５を形成する。続いてポリシリコン膜を堆積し、所定の形状にパターニングすることによってゲート電極２６を形成する。その後、熱酸化工程などによりポリシリコンゲート電極２６およびＳｉ層２４を酸化して、シリコン酸化膜２７を形成する。この素子領域に対して、Ｓｂなどのｎ型不純物原子を図１に示すイオン注入により打ち込み、熱処理を行なって、浅いｎ型拡散層（ソース・ドレイン・エクステンション領域）２８を形成する。
【００３１】
次に、図２（ｃ）に示すように、全面にシリコン窒化膜２９を堆積し、ＲＩＥ工程などの異方性エッチングで、シリコン窒化膜側壁２９を形成する。この素子領域に対して、再度Ｓｂなどのｎ型不純物原子をイオン注入し、熱処理を行なうことで、比較的深いｎ型拡散層（ソース・ドレイン拡散層）３０を形成する。この不純物イオン注入工程およびそれに続く熱処理工程によって、ポリシリコンゲート電極２６も、ｎ型の導電性を有するようになる。
【００３２】
次に、図２（ｄ）に示すように、ポリシリコンゲート電極２６およびｎ型不純物拡散層（ソース・ドレイン）３０を覆っているシリコン酸化膜２７をエッチング除去した後に、全面に金属チタン膜３１をスパッタリングなどにより堆積する。
【００３３】
次に、図２（ｅ）に示すように、５００℃で３０秒程度の熱処理を行ない、ｎ型ポリシリコンゲート電極２６表面およびＳｉ層２４の表面に接した金属チタン膜３１を、Ｓｉ層２４と反応させて、チタンモノシリサイド膜を形成する。この状態で、塩酸または硫酸と、過酸化水素水の混合溶液を用いて、未反応のチタン膜３１のみを選択的にエッチング除去し、７５０℃で３０秒程度の熱処理を行なう。これによって、ｎ型ポリシリコンゲート電極２６とＳｉ層２４の表面に形成されたチタンモノシリサイド膜を、より低抵抗なチタンジシリサイド（ＴｉＳｉ₂）３２に変化させる。この場合、図２（ａ）の工程で堆積したＳｉ層２４は、チタンシリサイド膜３２との反応により、完全に消失する。
【００３４】
最後に、図２（ｆ）に示すように、全面にシリコン酸化膜などの絶縁膜３３を堆積し、ＣＭＰなどで絶縁膜３３の表面を平坦化した後に、ゲート電極およびｎ型ソース・ドレイン拡散層３０に接続するコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）などのコンタクトプラグ３４を埋め込む。その後、シリコン酸化膜３３上にアルミニウム−銅合金などの配線層３５を形成して、ＭＯＳＦＥＴ素子が完成する。
【００３５】
図２に示すＭＯＳＦＥＴの特徴として、ｎ型不純物拡散領域３０は、活性化されたシートキャリヤ密度が１０¹⁴ｃｍ^-2 以上、１０¹ ^６ｃｍ^-2 以下であり、シート抵抗は５Ω／ｃｍ²から１００Ω／ｃｍ²の範囲である。
【００３６】
Ｇｅ層２２に代えて、ゲルマニウム含有率が２０％以上のＳｉＧｅ層を使用してもよい。この場合も、ｎ型不純物拡散領域２３のシートキャリヤ密度およびシート抵抗は、Ｇｅ層と同様の良好な値を示す。
【００３７】
このような半導体装置の特性、とくに、ｎ型拡散層における抵抗の低減効果をテストするために、図１の方法でＧｅ含有量が２０％以上のＳｉＧｅ層にｎ型不純物拡散領域を形成したサンプルＳ１と、ＳｉＧｅ層を堆積せずに直接Ｓｉ基板１にＳｂを打ち込んだサンプルＳ２とを用意した。サンプルＳ２においても、加速電圧１５keV、ドーズ量が１×１０¹ ^５ｃｍ^-2 と、同一の条件でイオン注入を行ない、同一の熱処理を行なった。２つのサンプルのｎ型拡散領域の抵抗を測定したところ、ＳｉＧｅ内のｎ型拡散領域の抵抗は８０Ω／ｃｍ²であり、Ｓｉ基板内のｎ型拡散領域の抵抗は、約２００Ω／ｃｍ²であった。
【００３８】
このようなｎ型拡散領域の抵抗値は、Ｇｅ含有量と熱処理温度とを最適化することによって、２０Ω／ｃｍ²程度にまで低減することができる。
【００３９】
イオン注入条件および熱処理条件は同一であることから、ｎ型拡散領域の顕著な低抵抗化は、Ｇｅに依るところが大きいと言える。そこで、Ｇｅ中の低抵抗化要因を調べるために、加速エネルギーをそのままにして、イオン注入量と熱処理温度を変えて、不純物の活性化挙動を調べた。比較例として、Ｓｉについても、同様の実験をした。
【００４０】
すなわち、（１００）Ｓｉ基板と、（１００）Ｇｅ基板に、加速電圧が１５keVで、ドーズが１０¹³ｃｍ^-2 〜１０¹ ^６ｃｍ^-2 のＳｂをイオン注入し、その後、ＲＴＡにより７００℃〜９００℃の範囲で各々３０秒の熱処理を行なった。
【００４１】
図３は、Ｇｅ基板に形成したｎ型拡散領域のＳｂ注入ドーズとシート抵抗との関係を示すグラフである。Ｇｅ基板では、Ｓｂ注入量を１０^1４ｃｍ^-2 以上にしないと、ｎ型拡散領域の抵抗が測定できなかった。これは、注入量が低い場合には、ｎ型ドーパントが活性化できない、または、ＰＮ接合が形成されていない可能性が考えられる。このように、Ｇｅ中に１０¹³ｃｍ^-2 〜１０^1６ｃｍ^-2 の範囲でｎ型ドーパントを注入した場合、特に、１０^1５ｃｍ^-2 の注入量では、熱処理温度に関係なく、ｎ型拡散領域の抵抗を非常に低減できることがわかる。
【００４２】
図４は、Ｇｅ基板に形成したｎ型拡散領域の、Ｓｂ注入ドーズと活性化キャリヤ密度および移動度との関係を示すグラフである。図中、黒ベタの丸印、三角印、星印はシートキャリヤ密度を表わし、白抜きの丸印、三角印、星印は、キャリヤ移動度を示す。これらの値は、ホール効果測定によって得られたものである。
【００４３】
図３と同様に、Ｓｂ注入量が１０¹ ^４ｃｍ^-2 以下では、キャリヤ密度や移動度を測定することができない。Ｓｂ注入量を１０¹ ^４ｃｍ^-2 以上にした場合は、平均して１０¹ ^４ｃｍ^-2 〜１０¹ ^５ｃｍ^-2 の活性化濃度が得られており、その注入量依存性はほとんどみられない。
【００４４】
一方、キャリアの移動度は、熱処理温度の高温化とともに増大していることから、熱処理によりイオン注入に伴うダメージの回復が行なわれていることがわかる。図３の結果から、低抵抗化はイオン注入量には依存しないことがわかっており、図４の結果から、８０Ω／ｃｍ²という著しい低抵抗化は、キャリヤの移動度によるところが大きいと言える。
【００４５】
図５は、比較例として用意したＳｉサンプルでのｎ型拡散領域のＳｂ注入ドーズとシート抵抗との関係を示すグラフである。このグラフから、注入ドーズが１０¹ ^５ｃｍ^-2 までは、熱処理温度にかかわらず、注入ドーズの増大に伴ってシート抵抗が低減し、この範囲では、注入されたＳｂのほとんどすべてがＳｉ基板に固溶していることがわかる。一方、注入ドーズが１０¹ ^５ｃｍ^-2 を超えると、逆に抵抗は増大する。これは、固溶できなかったＳｂが析出してしまい、電気特性を変化させたものと思われる。Ｓｉ基板でのｎ型拡散領域の抵抗は、ミニマムでも２００Ω／ｃｍ²と、Ｇｅ基板のｎ型拡散領域に比べ、低抵抗化が達成されていない。
【００４６】
図６は、比較例としてのＳｉサンプルでのＳｂ注入ドーズと活性化キャリヤ密度および移動度との関係を示すグラフである。このグラフもホール効果の測定によって得られた値を用いている。１０¹ ^５ｃｍ^-2 の注入ドーズまでは、Ｓｂ注入ドーズの増大に伴い電気的に活性なキャリヤ密度が増大する。一方、キャリヤ移動度は、キャリヤ密度の増大に伴い、散乱確率が高まるために、逆に低下する。１０¹ ^５ｃｍ^-2 を超えると、キャリヤ密度は低下するが、移動度はさほど変化していない。これは、Ｓｂがクラスタリングして安定に存在することを示唆している。なお、Ｓｉ中では、キャリヤ移動度も熱処理温度にほとんど依存しない。
【００４７】
図３〜６のグラフから、Ｇｅ中のｎ型拡散領域は、熱処理により結晶回復がなされ、飛躍的な低抵抗化が達成されているにもかかわらず、１０¹ ^４ｃｍ^-2 以下の注入量では、Ｓｉ中への不純物注入と異なり、活性化され得ない。このことから、Ｇｅ中のｎ型拡散領域の活性化のメカニズムは、Ｓｉ中における活性化のメカニズムとは大きく異なることがわかる。
【００４８】
Ｇｅ中での活性化挙動がＳｉ中でのそれと大きく異なるという結果は、単にＳｉとＧｅの固溶限界濃度の相違や、融点（Ｓｉが約１４１４℃、Ｇｅが約９３５℃）の違いだけによるものではないと思われる。しかし、イオン注入技術が導入されたのはＧｅトランジスタからＳｉ半導体素子に移行されてからのことなので、Ｇｅへのイオン注入における活性化、拡散メカニズムについてのデータはほとんどない。
【００４９】
そこで、Ｇｅ中でのｎ型ドーパントの活性化挙動を明らかにするために、一般的なｎ型ドーパントとしてのＡｓイオン注入時の活性化挙動を調べることとした。
【００５０】
（１００）Ｓｉ基板と、（１００）Ｇｅ基板に、Ａｓを加速電圧５０keVでドーズが１０¹ ^４ｃｍ^-2 〜１０¹ ^６ｃｍ^-2 の範囲でイオン注入し、その後、ＲＴＡにより７００℃〜９００℃の範囲で各々３０秒の熱処理を行なった。
【００５１】
図７（ａ）は、Ｇｅ基板の場合におけるドーズ量とｎ型拡散領域のシート抵抗との関係を示し、図７（ｂ）は、ドーズ量と、形成されたｎ型拡散領域の活性化シートキャリヤ密度との関係を示すグラフである。
【００５２】
図７から、ゲルマニウム基板の場合は、その抵抗値は、注入ドーズ量への依存性が低いことがわかる。１０¹ ^４ｃｍ^-2 の注入で約４００Ω／ｃｍ^-2 、１０¹ ^６ｃｍ^-2 の注入で約２００Ω／ｃｍ^-2 と、低抵抗化はされているが、ドーズ量を２桁増大させたことによる影響をあまり受けていないと言える。また、図７（ｂ）から、活性化されたキャリヤ密度は、温度依存性を有することがわかる。
すなわち、熱処理温度が高いほど、キャリヤ密度は低くなっており、その値も１０¹ ^４ｃｍ^-2 程度と低くなっている。これは、Ｓｂ同様、Ｇｅ中におけるＡｓの固溶限界濃度が低いことに起因すると考えられる。また、７００℃以上の熱処理温度で拡散層抵抗やホール効果が測定可能になるのは、ドーズ量が２．５×１０¹ ^４ｃｍ^-2を超えたあたりからであり、Ｓｂと同様に、一定濃度以上でなければ活性化できないことがわかる。
【００５３】
一方、図８（ａ）は、比較例としてＳｉ基板へのＡｓ注入量とシート抵抗との関係を示し、図８（ｂ）は、Ｓｉ基板へのドーズ量と、形成されたｎ型拡散領域の活性化シートキャリヤ密度との関係を示すグラフである。
【００５４】
図８（ａ）から、シリコン基板の場合は、熱処理温度に関係なく、Ａｓドーズの増加にともないシート抵抗は低減していくが、１０^1５ｃｍ^-2 を超えたあたりから、シート抵抗のＡｓドーズ依存性がほとんど見られなくなることがわかる。温度依存性がないことは、Ｓｂ注入とＰ同様に、単独のイオン注入でＳｉ基板を非晶質化できることから、比較的低い温度でも下方の結晶格子に整合して再結晶化が行なわれるためである。一定ドーズ量からはシート抵抗が低下しないのは、Ｓｉ基板中へのＡｓの固溶限界濃度で制限されるためである。
【００５５】
また、図８（ｂ）から、Ｓｉ基板での活性化キャリヤ密度および移動度も、温度依存性がほとんどないことがわかる。熱処理温度に関係なく、Ａｓドーズ量の増加に伴い、活性化キャリヤ密度も増大していくが、１０¹ ^５ｃｍ^-2 を超えたあたりから、キャリヤ密度の増大は緩やかになっている。すなわち、このあたりから、固溶限界濃度に近づいていることを示す。キャリヤ密度の増大に伴い。散乱確率が高まり、キャリヤの移動度は低下している。
【００５６】
図７、８に示す結果から、Ｇｅの場合には、熱処理温度の高温化に伴いキャリヤの移動度が増大していく傾向にあり、イオン注入によるダメージはＳｉのようには速やかに回復されていない。したがって、注入された不純物も置換位置に取り込まれることが困難であり、キャリヤとして生成できない。
【００５７】
また、ある一定の注入量を超えたところから活性化挙動が明確になることから、一定量以上のイオン注入によりいったん非晶質層がなされた後に熱処理で結晶回復が行なわれ、注入された不純物も活性化できるようになると考えられる。
【００５８】
このようなＧｅ中のｎ型不純物の特異な振る舞いは、Ｇｅ含有率が２０％以上のときに顕著に現われる。これは、たとえばシリコンゲルマニウムの場合、Ｓｉ原子５個からなる正四面体構造を想定すると、少なくともその中の１個がＧｅと置き換わる状態が結晶の中で空間的に連続的に発生したときに、上述した特異な振る舞いが現われると考えられる。
【００５９】
【発明の効果】
以上のように、Ｇｅをアモルファス状態にするためにｎ型不純物を導入し、その後の熱処理することにより、ｎ型不純物を充分に高い活性化率で活性化することが可能になる。
【００６０】
また、熱処理温度を高温化すると、非晶質化した結晶が回復され（すなわちイオン注入に伴うダメージが回復され）、不純物注入量にほとんど依存せずにキャリヤ移動度を高く維持し、不純物拡散領域の抵抗を著しく低減することができる。
【００６１】
このような方法により、Ｇｅ中に、非常に低抵抗のｎ型拡散層を有する半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる半導体装置の製造方法を説明するための工程図である。
【図２】図１の製造工程を用いて製造される半導体装置の一例を示す図である。
【図３】図１の方法によりＧｅ中にＳｂを導入した場合の注入ドーズと、形成されたｎ型不純物拡散領域のシート抵抗の関係を示すグラフである。
【図４】図１の方法によりＧｅ中にＳｂを導入した場合の注入ドーズと、形成されたｎ型不純物拡散領域の活性化シートキャリヤ密度および移動度との関係を示すグラフである。
【図５】比較例として、本発明の方法でＳｉ中にＳｂを導入した場合の注入ドーズと、ｎ型不純物拡散領域のシート抵抗の関係を示すグラフである。
【図６】比較例として、本発明の方法でＳｉ中にＳｂを導入した場合の注入ドーズと、ｎ型不純物拡散領域の活性化シートキャリヤ密度および移動度との関係を示すグラフである。
【図７】Ｇｅ中での一般的なｎ型不純物の挙動を調べるために、Ｇｅ中にＡｓを導入した場合の注入ドーズと、シート抵抗との関係を示すグラフ（ａ）と、注入ドーズと活性化キャリヤ密度および移動度との関係を示すグラフ（ｂ）である。
【図８】比較例として、Ｓｉ中にＡｓを導入した場合の注入ドーズとシート抵抗との関係を示すグラフ（ａ）と、注入ドーズと活性化キャリヤ密度および移動度との関係を示すグラフ（ｂ）である。
【符号の説明】
１、２１Ｓｉ基板
２、２３Ｇｅ層
３、３３ＳｉＯ₂層
４コンタクトホール
５Ｔｉ／ＴｉＮ層（拡散防止層）
６、３４コンタクトプラグ
２５ゲート酸化膜
２６ゲート電極
３０ｎ型ソース・ドレイン拡散領域
３５配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, a semiconductor device having a low resistance n-type diffusion layer region in a semiconductor substrate containing germanium, and an n-type dopant contained in the semiconductor substrate at a high activation rate. The present invention relates to a method for manufacturing a semiconductor device.
[0002]
[Prior art]
In recent years, with the high integration of semiconductor devices, the miniaturization of circuits is progressing. Even in MOS integrated circuits, the cross-sectional area of a connection portion such as a VIA contact for connecting a gate electrode, a source, and a drain diffusion layer to a metal wiring has become very small. As a result, the contact resistance is increased. It is a problem.
[0003]
The value of contact resistance per unit area is generally determined by the difference in work function between metal and semiconductor and the difference in the concentration of electrically activated impurities in the semiconductor. In order to lower the contact resistance, it is desirable that the work function difference is small, and that the impurity concentration in the semiconductor is high.
[0004]
[Problems to be solved by the invention]
Until now, as a method of activating impurities in a semiconductor to increase the impurity concentration, a method of activating by heat-treating at a high temperature after ion implantation of impurities into a semiconductor substrate has been used. However, in this method, it is impossible to increase the activation concentration of impurity than the solubility limit boundary at the heat treatment temperature, there is a limit to the reduction of the contact resistance.
[0005]
In addition, a so-called preamorphization method is also used in which germanium (Ge) is ion-implanted into a silicon (Si) substrate, the substrate is once amorphized, and then an impurity element as a dopant is ion-implanted. In this method, even at a relatively low heat treatment temperature, impurities can be activated more than the solid solution limit concentration at the heat treatment temperature. However, with high concentrations of germanium are implanted to amorphization, activating the impurity concentration of the carrier is reduced, eventually obtained only low activation ratio than the solid solubility limit boundary of Si alone As a result, there was a problem of causing high resistance.
[0006]
Such a problem is particularly prominent with arsenic (As) and phosphorus (P), which are n-type dopants. That is, when an n-type dopant is used for a germanium substrate or high-concentration SiGe, the activated carrier density is lower than that of the implantation of the n-type dopant into the silicon substrate and the resistance is increased. The formation of the active region has been considered inappropriate.
[0007]
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which an n-type impurity diffusion layer having a high activation rate and a low resistance is formed in germanium .
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a germanium layer is formed in the method for manufacturing a semiconductor device of the present invention. Thereafter, an n-type dopant is introduced in order to make the germanium layer amorphous. Then, the n-type impurity diffusion region is formed by crystal recovery of the germanium layer from the amorphous state.
[0010]
The amorphous state is achieved by ion implantation of impurities having a mass greater than that of germanium. The ion implantation amount at that time is 10 ¹⁴ cm ^-2. Above, 10 ¹ ⁶ cm ^-2 The following is preferable.
[0011]
Recovery from the amorphous state to the crystalline state is performed by performing a heat treatment at 550 ° C. to 1000 ° C.
[0013]
In either case, the n-type dopant is antimony (Sb). By making the substrate amorphous, it is possible to sufficiently activate an n-type dopant that has been difficult to activate in germanium in the past, and an n-type impurity diffusion region having a lower resistance than the n-type conductive region in silicon. Can be formed in germanium.
[0014]
As a specific method for manufacturing a semiconductor device, a germanium (Ge) layer is formed on a semiconductor substrate. Antimony (Sb) is ion-implanted as a n-type dopant at a dose of 10 ¹⁴ cm ⁻² or more and 10 ¹⁶ cm ⁻² or less into a predetermined location of the Ge layer , thereby forming an n-type impurity diffusion region. An insulating film is formed on the Ge layer having the n-type impurity diffusion layer. Thereafter, a VIA contact reaching the n-type impurity diffusion region is formed after heat treatment at, for example, 550 ° C. to 1000 ° C.
[0015]
The n-type dopant is 10 ¹⁴ cm ^-2 Above, 10 ¹ ⁶ cm ^-2 It is injected at the following dose. The heat treatment is performed, for example, by RTA (rapid thermal annealing) or the like, whereby crystal recovery of the region into which the n-type dopant has been implanted is performed. That is, the amorphous portion matches the crystal lattice of the lower Ge layer and the crystal recovers, and the implanted n-type dopant is sufficiently activated during the heat treatment.
[0016]
The n-type diffusion region is, for example, an n-type source / drain. In this case, the VIA contact is, for example, a plug connected to a bit line or a capacitor. The n-type diffusion region may be an n-type sub-gate region of the SOIMOSFET.
[0017]
According to such a semiconductor manufacturing method, a good semiconductor device having a sheet resistance reduced to 100 Ω / cm ² or less can be manufactured. Furthermore, when the heat treatment temperature is optimized, the resistance can be reduced to 20 Ω / cm ² or less.
[0020]
Other features and advantages of the present invention will become apparent from the detailed description given below with reference to the drawings.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a diagram showing a manufacturing process of a semiconductor device of the present invention.
[0022]
First, as shown in FIG. 1A, a Ge film 2 having a thickness of 200 nm is deposited on a single crystal silicon substrate 1 by a CVD (chemical vapor deposition) method. This Ge layer 2, Sb (the antimony) at an accelerating voltage ^{^{15keV, 1 × 10 1 5 cm}} -2 Ion implantation at a dose of Although not shown, a mask may be formed in advance on the Ge layer 2 with a photoresist so that Sb is implanted only at a predetermined location of the Ge layer 2. Alternatively, after the entire Ge layer 2 is made n-type, the predetermined place may be made p-type. Mass Sb ions is greater than ^{^{Ge, 1 × 10 1 4 cm}} -2 By implanting the Ge layer with the above implantation amount, Ge itself becomes amorphous. More precisely, the lower portion of the Ge layer maintains the crystalline state, and only the region shallower than the depth where Sb is implanted becomes amorphous.
[0023]
Next, as shown in FIG. 1B, a SiO ₂ (silicon dioxide) film 3 is deposited on the n-type Ge layer 2 by a CVD method. Thereafter, heat treatment is performed at 900 ° C. for 30 seconds in a nitrogen atmosphere by RTA (rapid thermal annealing). By this heat treatment, crystal recovery of the Ge layer 2 made amorphous by Sb ion implantation is performed. It should be noted that crystal recovery can be recovered from 550 ° C.
[0024]
Next, as shown in FIG. 1C, the SiO ₂ film 3 is patterned to form a contact hole 4 of 0.3 μm × 0.3 μm. The contact holes are formed, for example, by depositing a photoresist on the SiO ₂ film 3, processing the photoresist into a predetermined mask pattern, and etching along the mask pattern. A laminated film 5 of Ti (titanium) / TiN (titanium nitride) is formed inside the contact hole 4 and on the SiO ₂ film 3. The thickness of the Ti film is 200 mm, for example, and the thickness of the TiN film is 700 mm, for example.
[0025]
Finally, as shown in FIG. 1D, a heat treatment is performed at 700 ° C. for 30 seconds to react the Ti / TiN film 5 and the Ge layer 2 in the contact hole 4. Thereafter, the Ti / TiN film 5 unreacted with the Ge film 2, that is, the Ti ₂ / TiN film 5 on the SiO ₂ film 3 is peeled off with a mixed solution of sulfuric acid and hydrogen peroxide solution, for example. Thereby, the Ti / TiN film 5 is formed on the inner wall of the contact hole 4 as a diffusion preventing film. Further, an Al film (more precisely, an Al-1% Si film) 7 is deposited in the contact hole 4 and on the SiO ₂ film 3 to a thickness of 400 nm by sputtering. Thereafter, the Al layer 7 is patterned into a predetermined shape and heat-treated at 450 ° C. for 15 minutes to form ohmic contacts.
[0026]
Instead of the Ge layer 2, a SiGe layer having a germanium content of 20% or more may be used. Although the details will be described later, the behavior unique to the present invention of the n-type dopant in Ge appears remarkably when the Ge concentration is 20% or more, and approaches the case of pure Ge.
[0027]
Note that the amorphous Ge layer 2 having an n-type impurity can be formed by a CVD method while introducing an n-type impurity instead of ion implantation after the Ge layer is deposited. Can be formed.
[0028]
FIG. 2 is a diagram showing a manufacturing process of a semiconductor device manufactured using such a manufacturing process.
[0029]
First, as shown in FIG. 2A, a Ge layer 23 is deposited on the Si substrate 21 by, for example, a CVD method, and a Si layer 24 for forming a surface oxide film is further deposited. An element isolation region 22 is formed by forming a groove for the element isolation insulating region and embedding an insulating film such as a silicon oxide film in the groove. Thereafter, a p-type well such as boron is ion-implanted and heat treatment is performed to form a p-type well in the Ge layer 23.
[0030]
Next, as shown in FIG. 2B, a gate insulating film 25 is formed on the Si layer 24 by a thermal oxidation process or the like. Subsequently, a polysilicon film is deposited and patterned into a predetermined shape to form the gate electrode 26. Thereafter, the polysilicon gate electrode 26 and the Si layer 24 are oxidized by a thermal oxidation process or the like to form a silicon oxide film 27. An n-type impurity atom such as Sb is implanted into this element region by ion implantation shown in FIG. 1 and heat treatment is performed to form a shallow n-type diffusion layer (source / drain / extension region) 28.
[0031]
Next, as shown in FIG. 2C, a silicon nitride film 29 is deposited on the entire surface, and a silicon nitride film sidewall 29 is formed by anisotropic etching such as an RIE process. A relatively deep n-type diffusion layer (source / drain diffusion layer) 30 is formed by ion-implanting n-type impurity atoms such as Sb again into this element region and performing heat treatment. By this impurity ion implantation step and the subsequent heat treatment step, the polysilicon gate electrode 26 also has n-type conductivity.
[0032]
Next, as shown in FIG. 2D, after the silicon oxide film 27 covering the polysilicon gate electrode 26 and the n-type impurity diffusion layer (source / drain) 30 is removed by etching, a metal titanium film 31 is formed on the entire surface. Is deposited by sputtering or the like.
[0033]
Next, as shown in FIG. 2E, a heat treatment is performed at 500 ° C. for about 30 seconds, and the metal titanium film 31 in contact with the surface of the n-type polysilicon gate electrode 26 and the surface of the Si layer 24 is replaced with the Si layer 24. To form a titanium monosilicide film . In this state, using a mixed solution of hydrochloric acid or sulfuric acid and hydrogen peroxide solution, only the unreacted titanium film 31 is selectively removed by etching, and heat treatment is performed at 750 ° C. for about 30 seconds. As a result, the titanium monosilicide film formed on the surfaces of the n-type polysilicon gate electrode 26 and the Si layer 24 is changed to a titanium disilicide (TiSi ₂ ) 32 having a lower resistance. In this case, the Si layer 24 deposited in the step of FIG. 2A completely disappears due to the reaction with the titanium silicide film 32.
[0034]
Finally, as shown in FIG. 2F, an insulating film 33 such as a silicon oxide film is deposited on the entire surface, the surface of the insulating film 33 is flattened by CMP or the like, and then the gate electrode and n-type source / drain diffusion are performed. A contact hole connected to the layer 30 is formed, and a contact plug 34 such as tungsten (W) is embedded in the contact hole. Thereafter, a wiring layer 35 such as an aluminum-copper alloy is formed on the silicon oxide film 33 to complete the MOSFET element.
[0035]
As a feature of the MOSFET shown in FIG. 2, the n-type impurity diffusion region 30 has an activated sheet carrier density of 10 ¹⁴ cm ^−2. Above, 10 ¹ ⁶ cm ^-2 The sheet resistance is in the range of 5 Ω / cm ² to 100 Ω / cm ² .
[0036]
Instead of the Ge layer 22, a SiGe layer having a germanium content of 20% or more may be used. Also in this case, the sheet carrier density and the sheet resistance of the n-type impurity diffusion region 23 show good values similar to those of the Ge layer.
[0037]
In order to test the characteristics of such a semiconductor device, particularly the resistance reduction effect in the n-type diffusion layer, a sample in which an n-type impurity diffusion region is formed in a SiGe layer having a Ge content of 20% or more by the method of FIG. S1 and a sample S2 in which Sb was directly implanted into the Si substrate 1 without depositing a SiGe layer were prepared. Also in the sample S2, the acceleration voltage 15 keV, a dose amount is ¹ × 10 1 ⁵ cm ^-2 Then, ion implantation was performed under the same conditions, and the same heat treatment was performed. When the resistance of the n-type diffusion region of the two samples was measured, the resistance of the n-type diffusion region in SiGe was 80 Ω / cm ² , and the resistance of the n-type diffusion region in the Si substrate was about 200 Ω / cm ² . there were.
[0038]
The resistance value of such an n-type diffusion region can be reduced to about ²⁰ Ω / cm ² by optimizing the Ge content and the heat treatment temperature.
[0039]
Since the ion implantation conditions and heat treatment conditions are the same, significant reduction in the resistance of the n-type diffusion region it can be said to largely due to Ge. Therefore, in order to investigate the low resistance factor in Ge, the activation behavior of the impurity was examined by changing the ion implantation amount and the heat treatment temperature while keeping the acceleration energy as it is. As a comparative example, the same experiment was performed for Si.
[0040]
That is, the acceleration voltage is 15 keV and the dose is 10 ¹³ cm ^{−2 on} the (100) Si substrate and the (100) Ge substrate. ~10 ¹ ⁶ cm ^-2 Sb was ion-implanted, and then heat treatment was performed in the range of 700 ° C. to 900 ° C. for 30 seconds by RTA.
[0041]
FIG. 3 is a graph showing the relationship between the Sb implantation dose of the n-type diffusion region formed on the Ge substrate and the sheet resistance. In the Ge substrate, the resistance of the n-type diffusion region could not be measured unless the Sb implantation amount was 10 ¹⁴ cm ⁻² or more. This is the injection volume is low if the n-type dopant is not activated, or may not PN junction is formed is considered. Thus, when an n-type dopant is implanted into Ge in the range of 10 ¹³ cm ⁻² to 10 ¹⁶ cm ⁻² , especially at an implantation amount of 10 ¹⁵ cm ⁻² , the n-type diffusion is performed regardless of the heat treatment temperature. It can be seen that the resistance of the region can be greatly reduced.
[0042]
FIG. 4 is a graph showing the relationship between Sb implantation dose, activated carrier density, and mobility in an n-type diffusion region formed in a Ge substrate. In the figure, solid black circles, triangles, and stars indicate sheet carrier density, and white circles, triangles, and stars indicate carrier mobility. These values are obtained by Hall effect measurement.
[0043]
Similar to FIG. 3, Sb injection amount is 10 ¹ ⁴ cm ^-2 Below, the carrier density and mobility cannot be measured. The Sb injection volume 10 ¹ ⁴ cm ^-2 If you above, on average 10 ¹ ⁴ cm ^-2 ~10 ¹ ⁵ cm ^-2 The activation concentration is obtained, and the injection dose dependency is hardly observed.
[0044]
On the other hand, since the mobility of carriers increases as the heat treatment temperature is increased, it can be seen that damage due to ion implantation is recovered by the heat treatment. From the results of FIG. 3, it is known that the resistance reduction does not depend on the ion implantation amount. From the results of FIG. 4, it can be said that the remarkable resistance reduction of 80 Ω / cm ² is largely due to the mobility of carriers.
[0045]
FIG. 5 is a graph showing the relationship between the Sb implantation dose of the n-type diffusion region and the sheet resistance in the Si sample prepared as a comparative example. From this graph, implantation dose is 10 ¹ ⁵ cm ^-2 Up to this point, regardless of the heat treatment temperature, the sheet resistance decreases as the implantation dose increases, and in this range, it can be seen that almost all of the implanted Sb is dissolved in the Si substrate. On the other hand, implantation dose is 10 ¹ ⁵ cm ^-2 On the contrary, the resistance increases. This is presumably because Sb that could not be dissolved was precipitated and the electrical characteristics were changed. The resistance of the n-type diffusion region in the Si substrate is 200 Ω / cm ² even in the minimum, which is lower than the resistance of the n-type diffusion region in the Ge substrate.
[0046]
FIG. 6 is a graph showing the relationship between the Sb implantation dose, the activated carrier density and the mobility in the Si sample as a comparative example. This graph also uses values obtained by measuring the Hall effect. 10 ¹ ⁵ cm ^-2 Until the implantation dose is increased, the electrically active carrier density increases as the Sb implantation dose increases. On the other hand, the carrier mobility decreases on the contrary because the scattering probability increases as the carrier density increases. 10 ¹ ⁵ cm ^-2 Beyond, the carrier density decreases, but the mobility does not change much. This suggests that Sb is clustered and exists stably. In Si, carrier mobility hardly depends on the heat treatment temperature.
[0047]
From the graph of FIG. 3 to 6, n-type diffusion regions in the Ge crystal recovery is performed by heat treatment, despite the dramatic resistance reduction is achieved, 10 ¹ ⁴ cm ^-2 Unlike the impurity implantation into Si, the following implantation amount cannot be activated. This shows that the activation mechanism of the n-type diffusion region in Ge is greatly different from the activation mechanism in Si.
[0048]
The result that the activation behavior in Ge is significantly different from that in Si is only due to the difference in the solid solution limit concentration between Si and Ge and the difference in melting point (Si is about 1414 ° C, Ge is about 935 ° C). I don't think it's a thing. However, since the ion implantation technology was introduced after the transition from the Ge transistor to the Si semiconductor device, there is almost no data on the activation and diffusion mechanism in the ion implantation into Ge.
[0049]
Therefore, in order to clarify the activation behavior of the n-type dopant in Ge, the activation behavior at the time of As ion implantation as a general n-type dopant was examined.
[0050]
(100) Si and the substrate, (100) to the Ge substrate, a dose of As at an acceleration voltage 50keV is 10 ¹ ⁴ cm ^-2 ~10 ¹ ⁶ cm ^-2 Then, heat treatment was performed for 30 seconds each in the range of 700 ° C. to 900 ° C. by RTA.
[0051]
FIG. 7A shows the relationship between the dose amount and the sheet resistance of the n-type diffusion region in the case of the Ge substrate, and FIG. 7B shows the dose amount and the activated sheet of the formed n-type diffusion region. It is a graph which shows the relationship with a carrier density.
[0052]
From FIG. 7, it can be seen that in the case of a germanium substrate, the resistance value is less dependent on the implantation dose. 10 ¹ ⁴ cm ^-2 About 400Ω / cm ^-2 , 10 ¹ ⁶ cm ^-2 About 200Ω / cm ^-2 Although the resistance is lowered, it can be said that the influence of increasing the dose amount by two orders of magnitude is not so much affected. Moreover, it can be seen from FIG. 7B that the activated carrier density has temperature dependence.
That is, as the heat treatment temperature is higher, the carrier density is lower, the value is also 10 ¹ ⁴ cm ^-2 The degree is low. This is considered to be caused by the low solid solution concentration concentration of As in Ge like Sb. Also, the diffusion layer resistance and Hall effect 700 ° C. or higher annealing temperatures becomes measurable is from per dose exceeds 2.5 × 10 ¹ ⁴ cm ^-2, as with Sb, constant It can be seen that activation is not possible unless the concentration is higher.
[0053]
On the other hand, FIG. 8A shows the relationship between the As injection amount to the Si substrate and the sheet resistance as a comparative example, and FIG. 8B shows the dose amount to the Si substrate and the formed n-type diffusion region. It is a graph which shows the relationship with the activated sheet carrier density of.
[0054]
From FIG. 8 (a), the case of the silicon substrate, regardless of the heat treatment temperature, but the sheet resistance with the increase of As dose will reduce, from around beyond 10 ¹⁵ cm ^-2, the sheet resistance As dose It can be seen that the dependency is hardly seen. The lack of temperature dependence means that, like Sb implantation and P, since the Si substrate can be made amorphous by single ion implantation, recrystallization is performed in alignment with the lower crystal lattice even at relatively low temperatures. It is. The reason why the sheet resistance does not decrease from a certain dose is that it is limited by the solid solution limit concentration of As in the Si substrate.
[0055]
Further, FIG. 8B shows that the activated carrier density and mobility in the Si substrate are hardly temperature dependent. Regardless heat treatment temperature, with the increase of As dose, although activated carrier density continue to increase, 10 ¹ ⁵ cm ^-2 From around this point, the increase in carrier density is moderate. That is, from this area, it indicates that the solution limit concentration is approaching. With increasing carrier density. Scattering probability increases and carrier mobility decreases.
[0056]
From the results shown in FIGS. 7 and 8, in the case of Ge, the carrier mobility tends to increase as the heat treatment temperature rises, and the damage due to ion implantation is recovered as quickly as Si. Absent. Therefore, it is difficult for the implanted impurity to be taken into the substitution position, and it cannot be generated as a carrier.
[0057]
In addition, since the activation behavior becomes clear after exceeding a certain implantation amount, the amorphous layer is once formed by ion implantation of a certain amount or more, and then crystal recovery is performed by heat treatment, and the implanted impurities It would also be able activation.
[0058]
Such peculiar behavior of the n-type impurity in Ge is noticeable when the Ge content is 20% or more. This is because, for example, in the case of silicon germanium, assuming a tetrahedral structure composed of five Si atoms, when a state where at least one of them is replaced with Ge occurs spatially continuously in the crystal, It is thought that the above-mentioned unique behavior appears.
[0059]
【The invention's effect】
As described above, the n-type impurity can be activated with a sufficiently high activation rate by introducing an n-type impurity to make Ge amorphous, and then performing a heat treatment.
[0060]
Further, when the heat treatment temperature is increased, the amorphous crystal is recovered (that is, the damage due to ion implantation is recovered), and the carrier mobility is maintained high without depending on the impurity implantation amount. Can be significantly reduced.
[0061]
By such a method, a semiconductor device having a very low resistance n-type diffusion layer in Ge is realized.
[Brief description of the drawings]
FIG. 1 is a process diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2 is a diagram illustrating an example of a semiconductor device manufactured using the manufacturing process of FIG. 1;
FIG. 3 is a graph showing the relationship between the implantation dose when Sb is introduced into Ge by the method of FIG. 1 and the sheet resistance of the formed n-type impurity diffusion region.
4 is a graph showing the relationship between the implantation dose when Sb is introduced into Ge by the method of FIG. 1, and the activated sheet carrier density and mobility of the formed n-type impurity diffusion region. FIG.
FIG. 5 is a graph showing the relationship between the implantation dose when Sb is introduced into Si by the method of the present invention and the sheet resistance of the n-type impurity diffusion region as a comparative example.
FIG. 6 is a graph showing, as a comparative example, the relationship between the implantation dose when Sb is introduced into Si by the method of the present invention, and the activated sheet carrier density and mobility in the n-type impurity diffusion region.
FIG. 7 is a graph (a) showing the relationship between implantation dose when As is introduced into Ge and sheet resistance in order to investigate the behavior of general n-type impurities in Ge; It is a graph (b) which shows the relationship between activated carrier density and mobility.
FIG. 8 shows, as a comparative example, a graph (a) showing the relationship between implantation dose and sheet resistance when As is introduced into Si, and a graph showing the relationship between implantation dose, activated carrier density and mobility ( b).
[Explanation of symbols]
1, 21 Si substrate 2, 23 Ge layer 3, 33 SiO ₂ layer 4 Contact hole 5 Ti / TiN layer (diffusion prevention layer)
6, 34 Contact plug 25 Gate oxide film 26 Gate electrode 30 N-type source / drain diffusion region 35 Wiring layer

Claims

基板上にゲルマニウム層を形成するステップと、
前記ゲルマニウム層の所定の位置に、ｎ型不純物としてアンチモンを、１０¹⁴ｃｍ^-2 以上、１０^1６ｃｍ^-2 以下のドーズ量でイオン注入することにより、前記ゲルマニウム層を非晶質化するステップと、
前記ゲルマニウム層を熱処理して前記ゲルマニウム層を非晶質状態から結晶回復させて、前記ゲルマニウム層の所定の位置にｎ型不純物拡散領域を形成するステップと、
前記ｎ型拡散領域に到達するコンタクトを形成するステップと
を含むことを特徴とする半導体装置の製造方法。Forming a germanium layer on the substrate;
Making the germanium layer amorphous by ion-implanting antimony as an n-type impurity at a dose of 10 ¹⁴ cm ⁻² or more and 10 ¹⁶ cm ⁻² or less into a predetermined position of the germanium layer ; ,
Heat treating the germanium layer to crystallize the germanium layer from an amorphous state to form an n-type impurity diffusion region at a predetermined position of the germanium layer;
Forming a contact that reaches the n-type diffusion region.