JP4537265B2 - Analog voltage addition circuit - Google Patents
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Description
この発明は、例えば通信機器のデータ受信ブロックのイコライザに応用されるアナログ電圧加算回路に関するものである。 The present invention relates to an analog voltage adding circuit applied to, for example, an equalizer of a data reception block of a communication device.
通信機器の受信ブロックでは、受信データの劣化を補償するために、アナログFIR(Finite Impulse Response)型イコライザが使用される。この従来のアナログFIR型イコライザが下記の非特許文献1および2に開示されている。
In a reception block of a communication device, an analog FIR (Finite Impulse Response) type equalizer is used to compensate for deterioration of received data. This conventional analog FIR type equalizer is disclosed in
これらの文献に開示された従来のアナログFIR型イコライザを図12に示す。図12において、VINはアナログデータ、τは遅延素子、○で囲まれたXはそれぞれ係数C0、C1、・・・、CN−1を乗算する乗算器であり、○で囲まれた+は加算器である。アナログデータVINに基づいて、各部分を伝播する信号はすべてアナログ電圧で表わされる。アナログデータVINの伝播速度がGbps(Giga bit par second)を超えるような回路では、各乗算器および加算器は、高速信号を処理するのに適した差動トランジスタ回路とされることが多い。図12の遅延素子τを省略すると、図13の回路となる。これは、アナログ電圧VI0、VI1、・・・、VIN−1にそれぞれ係数C0、C1、・・・、CN−1を乗算して加算するアナログ電圧加算回路である。 A conventional analog FIR equalizer disclosed in these documents is shown in FIG. In FIG. 12, VIN is analog data, τ is a delay element, X surrounded by ◯ is a multiplier for multiplying coefficients C 0 , C 1 ,..., C N−1 , respectively. + Is an adder. Based on the analog data VIN , all signals propagating through the parts are represented by analog voltages. In a circuit in which the propagation speed of the analog data VIN exceeds Gbps (Giga bit par second), each multiplier and adder is often a differential transistor circuit suitable for processing a high-speed signal. If the delay element τ of FIG. 12 is omitted, the circuit of FIG. 13 is obtained. This analog voltage V I0, V I1, ···, V IN-1 respectively coefficients C 0, C 1, · · ·, an analog voltage addition circuit for adding by multiplying the C N-1.
図14は、図13のアナログ電圧加算回路の具体的な回路図である。この図14において、アナログ電圧VI0、VI1、・・・、VIN−1は、それぞれ差動トランジスタ回路TI0、TI1、・・・、TIN−1の一対のゲート間に与えられる。各差動トランジスタ回路TI0、TI1、・・・、TIN−1には、それぞれ係数C0、C1、・・・、CN−1を乗算するための電流源トランジスタTC0、TC1、・・・、TCN−1が接続されている。また、各差動トランジスタ回路TI0、TI1、・・・、TIN−1は、すべて共通の負荷抵抗回路Rに互いに並列に接続される。この図14のアナログ電圧加算回路は、各差動トランジスタ回路TI0、TI1、・・・、TIN−1と電流源トランジスタTC0、TC1、・・・、TCN−1により、アナログ電圧VI0、VI1、・・・、VIN−1のそれぞれに係数C0、C1、・・・、CN−1を乗算したアナログ電圧VI0×C0、VI1×C1、・・・、VIN−1×CN−1を加算した加算出力VOを負荷抵抗回路Rから出力する。
FIG. 14 is a specific circuit diagram of the analog voltage adding circuit of FIG. In FIG. 14, the analog voltage V I0, V I1, ···, V IN-1 , the differential transistor circuit T I0, T I1 respectively, ..., applied between a pair of the gate of T IN-1 . Each differential transistor circuit T I0, T I1, ···, T to IN-1, respectively coefficients C 0, C 1, ···, C current source transistor for multiplying N-1 T C0, T C1 ,..., TCN-1 are connected. The differential transistor circuits T I0 , T I1 ,..., T IN-1 are all connected in parallel to the common load resistance circuit R. Analog voltage addition circuit in FIG. 14, the differential transistor circuit T I0, T I1, ···, T IN-1 and the current source transistor T C0, T C1, · · ·, by T CN-1, Analog voltage V I0, V I1, ···, V iN-1 of the coefficient to each C 0, C 1, ···, C analog voltage N-1 multiplied V I0 × C 0, V I1 ×
ところで、図14に示すアナログ電圧加算回路では、各差動トランジスタ回路TI0、TI1、・・・、TIN−1に流れる電流がすべて共通の負荷抵抗回路Rに流れるため、加算出力V0のコモンモードレベルが低下する問題がある。前記文献1、2では、差動トランジスタ回路および電流源トランジスタにGaAsMESFETおよびSiGeバイポーラトランジスタを用いるので、電源電圧が例えば5(V)と高く、このコモンモードレベルの低下が大きな問題とはならない。しかし、加算回路を構成する半導体集積回路の低消費電力化と小面積化を狙ってCMOSトランジスタを用いる場合には、電源電圧が例えば1.2(V)と低いため、このコモンモードレベルの低下により、各トランジスタが非飽和領域で動作し、各トランジスタに充分な電流を流すことができない。
By the way, in the analog voltage addition circuit shown in FIG. 14, since all the currents flowing through the differential transistor circuits T I0 , T I1 ,..., T IN-1 flow through the common load resistance circuit R, the addition output V 0 There is a problem that the common mode level of the system is lowered. In the
また、係数C0、C1、・・・、CN−1を乗算する電流源トランジスタTC0、TC1、・・・、TCN−1は、その制御端子にバイアス電圧VBIASを設定し、そのバイアス電圧VBAISに対応した増幅率に基づいて、係数C0、C1、・・・、CN−1を設定するが、その制御端子へのバイアス電圧と増幅率との関係が、非線形関数であるので、各係数C0、C1、・・・、CN−1を与えるためのバイアス電圧VBIASの設定が困難である。 Further, the current source transistors T C0 , T C1 ,..., T CN−1 that multiply the coefficients C 0 , C 1 ,..., C N−1 set the bias voltage V BIAS at their control terminals. The coefficients C 0 , C 1 ,..., C N−1 are set based on the amplification factor corresponding to the bias voltage V BAIS , and the relationship between the bias voltage to the control terminal and the amplification factor is Since it is a non-linear function, it is difficult to set the bias voltage V BIAS for giving the coefficients C 0 , C 1 ,..., C N−1 .
この発明は、前記コモンモードレベルの低下を抑制することのできる改良されたアナログ電圧加算回路を提案するものである。
また、この発明はアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。
The present invention proposes an improved analog voltage adding circuit capable of suppressing a decrease in the common mode level.
The present invention also proposes an analog voltage adding circuit that can easily set a coefficient when the analog voltage is multiplied by a coefficient and added.
この発明の第1の観点によるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された第1負荷抵抗回路とを有し、少なくともアナログ電圧VI0とアナログ電圧VI1とを加算した加算出力VO1を発生する第1の加算回路、アナログ電圧VI2が入力される差動トランジスタ回路TI2と、アナログ電圧VI3が入力される差動トランジスタ回路TI3と、前記差動トランジスタ回路TI2と差動トランジスタ回路TI3に共通に接続された第2負荷抵抗回路とを有し、少なくともアナログ電圧VI2とアナログ電圧VI3とを加算した加算出力VO2を発生する第2の加算回路、および前記加算出力VO1が入力される差動トランジスタ回路TO1と、前記加算出力VO2が入力される差動トランジスタ回路TO2と、前記差動トランジスタ回路TO1と差動トランジスタ回路TO2に共通に接続された第3負荷抵抗回路を有し、前記加算出力VO1と加算出力VO2とを加算した加算出力VO12を発生する第3の加算回路を備えたアナログ電圧加算回路である。 Analog voltage addition circuit according to the first aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input, the differential transistors A first load resistor circuit commonly connected to the circuit T I0 and the differential transistor circuit T I1 , and generates a first output V O1 obtained by adding at least the analog voltage V I0 and the analog voltage V I1 adder circuit, a differential transistor circuit T I2 the analog voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected commonly, by adding at least analog voltage V I2 and the analog voltage V I3 A second adder circuit differential transistor circuit T O1 which and the sum output V O1 is input, for generating the calculated force V O2, the differential transistor circuit T O2 of the sum output V O2 is inputted, the difference A third load resistor circuit commonly connected to the dynamic transistor circuit T O1 and the differential transistor circuit T O2 , and generating a third output V O12 obtained by adding the addition output V O1 and the addition output V O2 ; It is an analog voltage addition circuit provided with this addition circuit.
また、この発明の第2の観点によるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された第1負荷抵抗回路とを有し、少なくともアナログ電圧VI0に係数C0を乗じたアナログ電圧と、アナログ電圧VI1に係数C1を乗じたアナログ電圧とを加算した加算出力VO1を発生する第1の加算回路、
アナログ入力電圧VI2が入力される差動トランジスタ回路TI2と、アナログ電圧VI3が入力される差動トランジスタ回路TI3と、前記差動トランジスタ回路TI2と差動トランジスタ回路TI3に共通に接続された第2負荷抵抗回路とを有し、少なくともアナログ電圧VI2に定数C2を乗じたアナログ電圧と、アナログ電圧VI3に定数C3を乗じたアナログ電圧とを加算した加算出力VO2を発生する第2の加算回路、および
前記加算出力VO1が入力される差動トランジスタ回路TO1と、前記加算出力VO2が入力される差動トランジスタ回路TO2と、前記差動トランジスタ回路TO1と差動トランジスタ回路TO2に共通に接続された第3負荷抵抗回路とを有し、前記加算出力VO1と加算出力VO2とを加算した加算出力VO12を発生する第3の加算回路を備えたアナログ電圧加算回路である。
The analog voltage addition circuit according to the second aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A first load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , at least an analog voltage obtained by multiplying the analog voltage V I0 by a coefficient C 0 , and a coefficient for the analog voltage V I1 A first addition circuit for generating an addition output V O1 obtained by adding the analog voltage multiplied by C 1 ;
A differential transistor circuit T I2 the analog input voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected, at least an analog voltage obtained by multiplying the constant C 2 to the analog voltage V I2, analog voltage V I3 constant C 3 a sum output V O2 obtained by adding the analog voltage obtained by multiplying a differential transistor circuit T O1 of the second summing circuit and the sum output V O1, for generating are input, the differential transistor circuit T O2 of the sum output V O2 is input, the differential transistor circuit T the O1 and the differential transistor circuit T O2 and a third load resistor circuit connected in common, and the sum output V O1 and an addition output V O2 An analog voltage addition circuit comprising a third adder circuit for generating a sum output V O12 was calculated.
また、この発明の第3の観点によるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された負荷抵抗回路と、前記差動トランジスタTI0に接続され前記アナログ電圧VI0に係数C0を乗算する電流源トランジスタTC0と、前記差動トランジスタTI1に接続され前記アナログ電圧VI1に係数C1を乗算する電流源トランジスタTC1を有し、少なくともアナログ電圧VI0に係数C0を乗じたアナログ電圧と、アナログ電圧VI1に係数C1を乗じたアナログ電圧とを加算した加算出力VO1を発生する加算回路、および前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、そのバイアス電圧VBIASと、このバイアス電圧VBIASに対応する増幅率Cとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とする。
The analog voltage adding circuit of the third aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistance circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1; a current source transistor T C0 connected to the differential transistor TI 0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficient C 1 to the adder circuit, and the current Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the
また、この発明の第4の観点におけるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された負荷抵抗回路と、前記差動トランジスタTI0の接続され前記アナログ電圧VI0に係数C0を乗算する電流源トランジスタTC0と、前記差動トランジスタTI1に接続され前記アナログ電圧VI1に係数C1を乗算する電流源トランジスタTC1を有し、少なくともアナログ電圧VI0に係数C0を乗じたアナログ電圧と、アナログ電圧VI1に係数C1を乗じたアナログ電圧とを加算した加算出力VO1を発生する加算回路、および前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧VBIASと、増幅率Cのデータを記憶し、これらのデータに基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とする。
The analog voltage addition circuit according to the fourth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 summing circuit for generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to and said collector Comprising a coefficient setting circuit for setting the source transistor T C0, the
また、この発明の第5の観点によるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された負荷抵抗回路と、前記差動トランジスタTI0の接続され前記アナログ電圧VI0に係数C0を乗算する電流源トランジスタTC0と、前記差動トランジスタTI1に接続され前記アナログ電圧VI1に係数C1を乗算する電流源トランジスタTC1を有し、少なくともアナログ電圧VI0に係数C0を乗じたアナログ電圧と、アナログ電圧VI1に係数C1を乗じたアナログ電圧とを加算した加算出力VO1を発生する加算回路、および前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とする。
The analog voltage addition circuit according to the fifth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficient C 1 to the adder circuit, and the current Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the
さらに、この発明の第6の観点によるアナログ電圧加算回路は、アナログ電圧VI0が入力される差動トランジスタ回路TI0と、アナログ電圧VI1が入力される差動トランジスタ回路TI1と、前記差動トランジスタ回路TI0と差動トランジスタ回路TI1に共通に接続された負荷抵抗回路と、前記差動トランジスタTI0の接続され前記アナログ電圧VI0に係数C0を乗算する電流源トランジスタTC0と、前記差動トランジスタTI1に接続され前記アナログ電圧VI1に係数C1を乗算する電流源トランジスタTC1を有し、少なくともアナログ電圧VI0に係数C0を乗じたアナログ電圧と、アナログ電圧VI1に係数C1を乗じたアナログ電圧とを加算した加算出力VO1を発生する加算回路、および前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とする。
Furthermore, the analog voltage addition circuit according to the sixth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; has a current source transistor T C1 multiplying the coefficient C 1 to the differential transistor is connected to the T I1 the analog voltage V I1, and the analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, analog voltage V I1 summing circuit for generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to and said collector Comprising a coefficient setting circuit for setting the source transistor T C0, the
この発明の第1、第2の観点によるアナログ電圧加算回路では、第1、第2、第3の加算回路が、それぞれ第1、第2、第3負荷抵抗回路を有するので、各加算回路における出力のコモンモードレベルの低下を抑制することができる。 In the analog voltage adder circuit according to the first and second aspects of the present invention, the first, second, and third adder circuits have the first, second, and third load resistance circuits, respectively. A decrease in the common mode level of the output can be suppressed.
また、この発明の第3の観点によるアナログ電圧加算回路では、電流源トランジスタTC0、TC1の制御端子に係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、そのバイアス電圧VBIASと、このバイアス電圧VBIASに対応する増幅率Cとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定するので、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを容易に設定することができる。 The analog voltage adding circuit according to the third aspect of the present invention further includes a coefficient setting circuit for setting bias voltages V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1 . The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage V BIAS and an amplification corresponding to the bias voltage V BIAS for one current source transistor common to the current source transistors T C0 and T C1. The function expression representing the relationship with the rate C or a constant thereof is stored, and the bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the function expression or the constant, so that each coefficient C 0 , C 1 can be easily set to the bias voltage V BIAS corresponding to each of C 1 and C 1 .
また、この発明の第4の観点によるアナログ電圧加算回路では、電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧VBIASと、増幅率Cのデータを記憶し、これらのデータに基づいて、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定するので、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを容易に設定することができる。
The analog voltage adding circuit according to the fourth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage corresponding to each of a plurality of characteristic points in the amplification factor characteristic of one current source transistor common to the current source transistors T C0 and T C1. stores and V bIAS, the data of the amplification factor C, and based on these data, since a bias voltage V bIAS that correspond to each of the
また、この発明の第5の観点によるアナログ電圧加算回路では、電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタTC0、TC1のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定するので、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを容易に設定することができる。 The analog voltage adding circuit according to the fifth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and the memory circuit has, for each of the current source transistors T C0 and T C1 , the amplification factor characteristic of the current source transistor and the mutual dependence of the amplification factor of the other current source transistor storing a plurality of functions in consideration of sex, on the basis of each of these functions, because setting the corresponding bias voltage V bIAS to each of the coefficients C 0, C 1, to each of the coefficients C 0, C 1 The corresponding bias voltage V BIAS can be easily set.
また、この発明の第6の観点によるアナログ電圧加算回路では、電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタTC0、TC1のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定するので、各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを容易に設定することができる。 The analog voltage adding circuit according to the sixth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and each of the current source transistors T C0 and T C1 has a plurality of characteristic points related to amplification factor characteristics with the bias voltage of the other current source transistor as a parameter. the characteristic data, and stored with the data of the parameter, based on these data for each characteristic data and parameters, since setting the corresponding bias voltage V bIAS to each of the coefficients C 0, C 1, each coefficient C 0 , C 1 can be easily set to the bias voltage V BIAS corresponding to each of C 1 and C 1 .
以下この発明のいくつかの実施の形態について、図面を参照して説明する。 Several embodiments of the present invention will be described below with reference to the drawings.
実施の形態1.
図1は、この発明によるアナログ電圧加算回路の実施の形態1を示す演算系統図、図2は、この実施の形態1の具体的な電気回路図である。
FIG. 1 is a calculation system
図1に示す実施の形態1のアナログ加算回路は、4つのアナログ電圧VI0、VI1、VI2、VI3を加算して、加算出力VO12を発生するアナログ加算回路である。加算出力VO12は、次の(式1)で表わされる。
VO12=VI0+VI1+VI2+VI3 (式1)
The analog adder circuit according to the first embodiment shown in FIG. 1 is an analog adder circuit that adds four analog voltages V I0 , V I1 , V I2 , and V I3 to generate an added output V O12 . The addition output V O12 is expressed by the following (Equation 1).
V O12 = V I0 + V I1 + V I2 + V I3 (Formula 1)
この実施の形態1のアナログ加算回路は、第1、第2、第3の3つの加算回路10、11、20を備えている。第1の加算回路10は、アナログ電圧VI0とアナログ電圧VI1とを加算した加算出力VO1を発生する。第2の加算回路11は、アナログ電圧VI2とアナログ電圧VI3とを加算した加算出力VO2を発生する。第3の加算回路20は、加算出力VO1と加算出力VO2とを加算した加算出力VO12を発生する。この実施の形態1のアナログ加算回路は、(式1)の加算を行なうために、3つの加算回路10、11、20を使用する。
The analog adder circuit according to the first embodiment includes first, second, and
図2に示す実施の形態1の具体的な電気回路図において、第1の加算回路10は、2つの差動トランジスタ回路TI0、TI1と、これらの各差動トランジスタ回路TI0、TI1のそれぞれに接続された電流源トランジスタTC0、TC1と、各差動トランジスタ回路TI0、TI1に共通に接続された第1負荷抵抗回路R1を含む。この第1負荷抵抗回路R1は、一対の互いに抵抗値の等しい抵抗R11、R12を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路TI0は、一対のトランジスタTI01、TI02で構成され、これらの一対のトランジスタTI01、TI02には、電流源トランジスタTC0が共通に接続される。これらのトランジスタTI01、TI02と電流源トランジスタTC0とは、CMOSFETで構成される。これらの一対のトランジスタTI01、TI02の各ゲートの間に、アナログ電圧VI0が供給され、電流源トランジスタTC0は、この実施の形態1では、アナログ電圧VI0に係数1を乗算する。これらの一対のトランジスタTI01、TI02は、それぞれ抵抗R11、R12に接続される。
Differential transistor circuit T I0 is composed of a pair of transistors T I01, T I02, These pair of transistors T I01, T I02, the current source transistor T C0 are connected in common. To these transistors T I01, T I02 and a current source transistor T C0, composed CMOSFET. During these gates of the pair of transistors T I01, T I02, it is supplied analog voltage V I0, the current source transistor T C0 is, in the first embodiment, is multiplied by a
差動トランジスタ回路TI1は、一対のトランジスタTI11、TI12で構成され、これらの一対のトランジスタTI11、TI12には、電流源トランジスタTC1が共通に接続される。これらのトランジスタTI11、TI12と電流源トランジスタTC1とは、CMOSFETで構成される。トランジスタTI11、TI12の各ゲートの間に、アナログ電圧VI1が供給され、電流源トランジスタTC1は、この実施の形態1では、アナログ電圧VI1に係数1を乗算する。これらの一対のトランジスタTI11、TI12は、それぞれ抵抗R11、R12に接続される。
The differential transistor circuit T I1 includes a pair of transistors T I11 and T I12 , and a current source transistor T C1 is commonly connected to the pair of transistors T I11 and T I12 . These transistors T I11 and T I12 and the current source transistor T C1 are formed of CMOSFETs. An analog voltage V I1 is supplied between the gates of the transistors T I11 and T I12 , and the current source transistor T C1 multiplies the analog voltage V I1 by a
第1の加算回路10において、第1負荷抵抗回路R1には、アナログ電圧VI0、VI1がそれぞれ入力される2つの差動トランジスタ回路TI0、TI1が共通に接続される。この第1負荷抵抗回路R1に接続される差動トランジスタ回路数は2であり、4つのすべてのアナログ電圧が入力される4つの差動トランジスタ回路を接続するものに比較して、第1負荷抵抗回路R1に流れる電流を低減することができる。
In the
図2に示す実施の形態1の具体的な電気回路図において、第2の加算回路11は、2つの差動トランジスタ回路TI2、TI3と、これらの各差動トランジスタ回路TI2、TI3のそれぞれに接続された電流源トランジスタTC2、TC3と、各差動トランジスタ回路TI2、TI3に共通に接続された第2負荷抵抗回路R2を含む。この第2負荷抵抗回路R2は、一対の互いに抵抗値の等しい抵抗R21、R22を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路TI2は、一対のトランジスタTI21、TI22で構成され、これらの一対のトランジスタTI21、TI22には、電流源トランジスタTC2が共通に接続される。これらのトランジスタTI21、TI22と電流源トランジスタTC2とは、CMOSFETで構成される。トランジスタTI21、TI22の各ゲートの間に、アナログ電圧VI2が供給され、電流源トランジスタTC2は、この実施の形態1では、アナログ電圧VI2に係数1を乗算する。これらの一対のトランジスタTI21、TI22は、それぞれ抵抗R21、R22に接続される。
The differential transistor circuit T I2 includes a pair of transistors T I21 and T I22 , and a current source transistor T C2 is commonly connected to the pair of transistors T I21 and T I22 . These transistors T I21 and T I22 and the current source transistor T C2 are formed of CMOSFETs. An analog voltage V I2 is supplied between the gates of the transistors T I21 and T I22 , and the current source transistor T C2 multiplies the analog voltage V I2 by a
差動トランジスタ回路TI3は、一対のトランジスタTI31、TI32で構成され、これらの一対のトランジスタTI31、TI32には、電流源トランジスタTC3が共通に接続される。これらのトランジスタTI31、TI32と電流源トランジスタTC3とは、CMOSFETで構成される。トランジスタTI31、TI32の各ゲートの間に、アナログ電圧VI3が供給され、電流源トランジスタTC3は、この実施の形態1では、アナログ電圧VI3に係数1を乗算する。これらの一対のトランジスタTI31、TI32は、それぞれ抵抗R21、R22に接続される。
The differential transistor circuit T I3 includes a pair of transistors T I31 and T I32 , and a current source transistor T C3 is commonly connected to the pair of transistors T I31 and T I32 . These transistors T I31 and T I32 and the current source transistor T C3 are formed of CMOSFETs. An analog voltage V I3 is supplied between the gates of the transistors T I31 and T I32 , and the current source transistor T C3 multiplies the analog voltage V I3 by a
第2の加算回路11において、第2負荷抵抗回路R2には、2つの差動トランジスタ回路TI2、TI3が共通に接続される。この第2負荷抵抗回路R2に接続される差動トランジスタ回路数は2であり、4つのすべてのアナログ電圧が入力される4つの差動トランジスタ回路を接続するものに比較して、第2負荷抵抗回路R2に流れる電流を低減することができる。
In the
図2に示す実施の形態1の具体的な電気回路図において、第3の加算回路20は、2つの差動トランジスタ回路TO1、TO2と、これらの各差動トランジスタ回路TO1、TO2のそれぞれに接続された電流源トランジスタTCO1、TCO2と、各差動トランジスタ回路TO1、TO2に共通に接続された第3負荷抵抗回路R3を含む。この第3負荷抵抗回路R3は、一対の互いに抵抗値の等しい抵抗R31、R32を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路TO1は、一対のトランジスタTO11、TO12で構成され、これらの一対のトランジスタTO11、TO12には、電流源トランジスタTCO1が共通に接続される。これらのトランジスタTO11、TO12と電流源トランジスタTC01とは、CMOSFETで構成される。トランジスタTO11、TO12の各ゲートの間に、第1の加算回路10からの加算出力VO1が供給され、電流源トランジスタTCO1は、このアナログ電圧VO1に係数1を乗算する。これらの一対のトランジスタTO11、TO12は、それぞれ抵抗R31、R32に接続される。
The differential transistor circuit T O1 includes a pair of transistors T O11 and T O12 , and a current source transistor T CO1 is commonly connected to the pair of transistors T O11 and T O12 . These transistors T O11 and T O12 and the current source transistor T C01 are formed of CMOSFETs. The addition output V O1 from the
差動トランジスタ回路TO2は、一対のトランジスタTO21、TO22で構成され、これらの一対のトランジスタTO21、TO22には、電流源トランジスタTCO2が共通に接続される。これらのトランジスタTO21、TO22と電流源トランジスタTC02とは、CMOSFETで構成される。トランジスタTO21、TO22の各ゲートの間に、第2の加算回路11からの加算出力VO2が供給され、電流源トランジスタTCO2は、この加算出力VO2に係数1を乗算する。これらの一対のトランジスタTO21、TO22は、それぞれ抵抗R31、R32に接続される。
The differential transistor circuit T O2 includes a pair of transistors T O21 and T O22 , and a current source transistor T CO2 is commonly connected to the pair of transistors T O21 and T O22 . These transistors T O21 and T O22 and the current source transistor T C02 are constituted by CMOSFETs. The addition output VO2 from the
第3の加算回路20において、第3負荷抵抗回路R3には、2つの差動トランジスタ回路TO1、TO2が共通に接続されるが、この第3負荷抵抗回路R3に接続される差動トランジスタ回路数は2であり、第3負荷抵抗回路R3に流れる電流を低減することができる。
In the third summing
以上のように、実施の形態1では、3つの加算回路10、11、20を使用するので、各加算回路10、11、20において、負荷抵抗回路R1、R2、R3に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
As described above, in the first embodiment, since the three
なお、実施の形態1では、2つの加算回路10、11がともに2つのアナログ電圧を加算するように構成したが、各加算回路10、11がそれぞれ3つ以上のアナログ電圧を加算するように構成することもできる。実施の形態1のアナログ加算回路が全体として加算すべきアナログ電圧の数をNとすると、このN個のアナログ電圧を加算回路10、11に割り振ることにより、各加算回路10、11のそれぞれが加算するアナログ電圧の数MをNよりも小さくし、加算回路10、11におけるコモンモードレベルの低下を抑制することができ、また、加算回路20についても、コモンモードレベルの低下を抑制することができる。
In the first embodiment, the two
実施の形態2.
図3は、この発明によるアナログ電圧加算回路の実施の形態2を示す演算系統図、図4は、この実施の形態2によるアナログ電圧加算回路の具体的な電気回路図である。
FIG. 3 is a calculation system diagram showing an analog voltage adding circuit according to a second embodiment of the present invention, and FIG. 4 is a specific electric circuit diagram of the analog voltage adding circuit according to the second embodiment.
実施の形態2のアナログ電圧加算回路は、実施の形態1のアナログ電圧加算回路に、さらに4つの第4の加算回路12、第5の加算回路13、第6の加算回路21、および第7の加算回路30を追加し、8つのアナログ電圧VI0〜VI7を加算し、加算出力VOを出力する。この加算出力VOは、次の(式2)で表わされる。
VO=VI0+VI1+VI2+VI3+VI4+VI5+VI6+VI7 (式2)
The analog voltage adding circuit according to the second embodiment is different from the analog voltage adding circuit according to the first embodiment in that there are four fourth adding
V O = V I0 + V I1 + V I2 + V I3 + V I4 + V I5 + V I6 + V I7 (Formula 2)
この実施の形態2のアナログ電圧加算回路において、第4の加算回路12、第5の加算回路13、および第6の加算回路21は実施の形態1と同様に構成される。第4の加算回路12は、アナログ電圧VI4とアナログ電圧VI5を加算し、加算出力VO3を出力するように構成される。第5の加算回路13は、アナログ電圧VI6とアナログ電圧VI7を加算し、加算出力VO4を出力するように構成される。第6の加算回路21は、第4の加算回路12からの加算出力VO3と第5の加算回路13からの加算出力VO4とを加算し、加算出力VO34を出力するように構成される。また、第7の加算回路30は、第3の加算回路20からの加算出力VO12と第6の加算回路21からの加算出力VO34とを加算し、加算出力VOを出力する。
In the analog voltage adding circuit of the second embodiment, the fourth adding
図4に示す実施の形態2の具体的な電気回路図において、第4の加算回路12は、2つの差動トランジスタ回路TI4、TI5と、これらの各差動トランジスタ回路TI4、TI5のそれぞれに接続された電流源トランジスタTC4、TC5と、各差動トランジスタ回路TI4、TI5に共通に接続された第4負荷抵抗回路R4を含む。この第4負荷抵抗回路R4は、一対の互いに抵抗値の等しい抵抗R41、R42を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路TI4は、一対のトランジスタTI41、TI42で構成され、これらの一対のトランジスタTI41、TI42には、電流源トランジスタTC4が共通に接続される。これらのトランジスタTI41、TI42と電流源トランジスタTC4とは、CMOSFETで構成される。トランジスタTI41、TI42の各ゲートの間に、アナログ電圧VI4が供給され、電流源トランジスタTC4は、この実施の形態2では、アナログ電圧VI4に係数1を乗算する。これらの一対のトランジスタTI41、TI42は、それぞれ抵抗R41、R42に接続される。
The differential transistor circuit T I4 includes a pair of transistors T I41 and T I42 , and a current source transistor T C4 is commonly connected to the pair of transistors T I41 and T I42 . These transistors T I41 and T I42 and the current source transistor T C4 are formed of CMOSFETs. An analog voltage V I4 is supplied between the gates of the transistors T I41 and T I42 , and the current source transistor T C4 multiplies the analog voltage V I4 by a
差動トランジスタ回路TI5は、一対のトランジスタTI51、TI52で構成され、これらの一対のトランジスタTI51、TI52には、電流源トランジスタTC5が共通に接続される。これらのトランジスタTI51、TI52と電流源トランジスタTC5とは、CMOSFETで構成される。トランジスタTI51、TI52の各ゲートの間に、アナログ電圧VI5が供給され、電流源トランジスタTC5は、この実施の形態2では、アナログ電圧VI5に係数1を乗算する。これらの一対のトランジスタTI51、TI52は、それぞれ抵抗R41、R42に接続される。
The differential transistor circuit T I5 includes a pair of transistors T I51 and T I52 , and a current source transistor T C5 is commonly connected to the pair of transistors T I51 and T I52 . These transistors T I51 and T I52 and the current source transistor T C5 are formed of CMOSFETs. An analog voltage V I5 is supplied between the gates of the transistors T I51 and T I52 , and the current source transistor T C5 multiplies the analog voltage V I5 by a
第4の加算回路12において、第4負荷抵抗回路R4には、2つの差動トランジスタ回路TI4、TI5が共通に接続される。この第4負荷抵抗回路R4に接続される差動トランジスタ回路数は2であり、8つのすべてのアナログ電圧が入力される8つの差動トランジスタ回路を接続するものに比較して、第4負荷抵抗回路R4に流れる電流を低減することができる。
In the
図4に示す実施の形態2の具体的な電気回路図において、第5の加算回路13は、2つの差動トランジスタ回路TI6、TI7と、これらの各差動トランジスタ回路TI6、TI7のそれぞれに接続された電流源トランジスタTC6、TC7と、各差動トランジスタ回路TI6、TI7に共通に接続された第5負荷抵抗回路R5を含む。この第5負荷抵抗回路R5は、一対の互いに抵抗値の等しい抵抗R51、R52を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路TI6は、一対のトランジスタTI61、TI62で構成され、これらの一対のトランジスタTI61、TI62には、電流源トランジスタTC6が共通に接続される。これらのトランジスタTI61、TI62と電流源トランジスタTC6とは、CMOSFETで構成される。トランジスタTI61、TI62の各ゲートの間に、アナログ電圧VI6が供給され、電流源トランジスタTC6は、この実施の形態2では、アナログ電圧VI6に係数1を乗算する。これらの一対のトランジスタTI61、TI62は、それぞれ抵抗R51、R52に接続される。
Differential transistor circuit T I6 is composed of a pair of transistors T I61, T I62, These pair of transistors T I61, T I62, the current source transistor T C6 are connected in common. To these transistors T I61, T I62 and a current source transistor T C6, composed CMOSFET. Between the gates of the transistors T I61, T I62, it is supplied analog voltage V I6, the current source transistor T C6 is, in the second embodiment, is multiplied by a
差動トランジスタ回路TI7は、一対のトランジスタTI71、TI72で構成され、これらの一対のトランジスタTI71、TI72には、電流源トランジスタTC7が共通に接続される。これらのトランジスタTI71、TI72と電流源トランジスタTC7とは、CMOSFETで構成される。トランジスタTI71、TI72の各ゲートの間に、アナログ電圧VI7が供給され、電流源トランジスタTC7は、この実施の形態2では、アナログ電圧VI7に係数1を乗算する。これらの一対のトランジスタTI71、TI72は、それぞれ抵抗R51、R52に接続される。
The differential transistor circuit T I7 includes a pair of transistors T I71 and T I72 , and a current source transistor T C7 is commonly connected to the pair of transistors T I71 and T I72 . These transistors T I71 and T I72 and the current source transistor T C7 are formed of CMOSFETs . An analog voltage V I7 is supplied between the gates of the transistors T I71 and T I72 , and the current source transistor T C7 multiplies the analog voltage V I7 by a
第5の加算回路13において、第5負荷抵抗回路R5には、2つの差動トランジスタ回路TI6、TI7が共通に接続される。この第5負荷抵抗回路R5に接続される差動トランジスタ回路数は2であり、8つのすべてのアナログ電圧が入力される8つの差動トランジスタ回路を接続するものに比較して、第5負荷抵抗回路R5に流れる電流を低減することができる。
In a
図4に示す実施の形態2の具体的な電気回路図において、第6の加算回路21は、2つの差動トランジスタ回路TO3、TO4と、これらの各差動トランジスタ回路TO3、TO4のそれぞれに接続された電流源トランジスタTCO3、TCO4と、各差動トランジスタ回路TO3、TO4に共通に接続された第6負荷抵抗回路R6を含む。この第6負荷抵抗回路R6は、一対の互いに抵抗値の等しい抵抗R61、R62を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路TO3は、一対のトランジスタTO31、TO32で構成され、これらの一対のトランジスタTO31、TO32には、電流源トランジスタTCO3が共通に接続される。これらのトランジスタTO31、TO32と電流源トランジスタTC03とは、CMOSFETで構成される。トランジスタTO31、TO32の各ゲートの間に、第4の加算回路12からの加算出力VO3が供給され、電流源トランジスタTCO3は、この加算出力VO3に係数1を乗算する。これらの一対のトランジスタTO31、TO32は、それぞれ抵抗R61、R62に接続される。
The differential transistor circuit T O3 includes a pair of transistors T O31 and T O32 , and a current source transistor T CO3 is commonly connected to the pair of transistors T O31 and T O32 . These transistors T O31 and T O32 and the current source transistor T C03 are formed of CMOSFETs . The addition output V O3 from the
差動トランジスタ回路TO4は、一対のトランジスタTO41、TO42で構成され、これらの一対のトランジスタTO41、TO42には、電流源トランジスタTCO4が共通に接続される。これらのトランジスタTO41、TO42と電流源トランジスタTC04とは、CMOSFETで構成される。トランジスタTO41、TO42の各ゲートの間に、第5の加算回路13からの加算出力VO4が供給され、電流源トランジスタTCO4は、この加算出力VO4に係数1を乗算する。これらの一対のトランジスタTO41、TO42は、それぞれ抵抗R61、R62に接続される。
The differential transistor circuit T O4 includes a pair of transistors T O41 and T O42 , and a current source transistor T CO4 is commonly connected to the pair of transistors T O41 and T O42 . These transistors T O41 and T O42 and the current source transistor T C04 are constituted by CMOSFETs . The addition output VO4 from the
第6の加算回路21において、第6負荷抵抗回路R6には、2つの差動トランジスタ回路TO3、TO4が共通に接続されるが、この第6負荷抵抗回路R6に接続される差動トランジスタ回路数は2であり、第6負荷抵抗回路R6に流れる電流を低減することができる。
In
図4に示す実施の形態2の具体的な電気回路図において、第7の加算回路30は、2つの差動トランジスタ回路T1、T2と、これらの各差動トランジスタ回路T1、T2のそれぞれに接続された電流源トランジスタTC11、TC12と、各差動トランジスタ回路T1、T2に共通に接続された第7負荷抵抗回路R7を含む。この第7負荷抵抗回路R7は、一対の互いに抵抗値の等しい抵抗R71、R72を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路T1は、一対のトランジスタT11、T12で構成され、これらの一対のトランジスタT11、T12には、電流源トランジスタTC11が共通に接続される。これらのトランジスタT11、T12と電流源トランジスタTC11とは、CMOSFETで構成される。トランジスタT11、T12の各ゲートの間に、第3の加算回路20からの加算出力VO12が供給され、電流源トランジスタTC11は、この加算出力VO12に係数1を乗算する。これらの一対のトランジスタT11、T12は、それぞれ抵抗R71、R72に接続される。
Differential transistor circuit T 1 is composed of a pair of transistors T 11, T 12, These pair of transistors T 11, T 12, a current source transistor T C11 are connected in common. These transistors T 11 and T 12 and the current source transistor T C11 are formed of CMOSFETs. The addition output V O12 from the
差動トランジスタ回路T2は、一対のトランジスタT21、T22で構成され、これらの一対のトランジスタT21、T22には、電流源トランジスタTC12が共通に接続される。これらのトランジスタT21、T22と電流源トランジスタTC12とは、CMOSFETで構成される。トランジスタT21、T22の各ゲートの間に、第6の加算回路21からの加算出力VO34が供給され、電流源トランジスタTC12は、この加算出力VO34に係数1を乗算する。これらの一対のトランジスタT21、T22は、それぞれ抵抗R71、R72に接続される。
Differential transistor circuit T 2 are formed of a pair of transistors T 21, T 22, These pair of transistors T 21, T 22, a current source transistor T C12 are connected in common. These transistors T 21 and T 22 and the current source transistor T C12 are constituted by CMOSFETs. The addition output V O34 from the
第7の加算回路30において、第7負荷抵抗回路R7には、2つの加算出力VO12、VO34が入力される2つの差動トランジスタ回路T1、T2が共通に接続されるが、この第7負荷抵抗回路R7に接続される差動トランジスタ回路数は2であり、第7負荷抵抗回路R7に流れる電流を低減することができる。
In a
以上のように、実施の形態2では、7つの加算回路10、11、12、13、20、21、30を使用するので、これらの各加算回路において、負荷抵抗回路R1〜R7に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
As described above, since the seven
なお、実施の形態2では、4つの加算回路10、11、12、13がともに2つのアナログ電圧を加算するように構成したが、各加算回路10、11、12、13がそれぞれ3つ以上のアナログ電圧を加算するように構成することもできる。実施の形態2のアナログ加算回路が全体として加算すべきアナログ電圧の数をNとすると、このN個のアナログ電圧を加算回路10、11、12、13に割り振ることにより、各加算回路10、11、12、13のそれぞれが加算するアナログ電圧の数MをNよりも小さくし、加算回路10、11、12、13におけるコモンモードレベルの低下を抑制することができ、併せて加算回路20、21、30についても、コモンモードレベルの低下を抑制することができる。
In the second embodiment, each of the four
実施の形態3.
図5は、この発明によるアナログ電圧加算回路の実施の形態3を示す演算系統図である。この実施の形態3によるアナログ電圧加算回路の具体的な電気回路図は、図2と同じである。
Embodiment 3 FIG.
FIG. 5 is an operation system diagram showing an embodiment 3 of the analog voltage adding circuit according to the present invention. A specific electric circuit diagram of the analog voltage adding circuit according to the third embodiment is the same as FIG.
この実施の形態3のアナログ電圧加算回路は、実施の形態1を変形し、アナログ電圧VI0、VI1、VI2、VI3のそれぞれに係数C0、C1、C2、C3を乗算した後、それらを加算するものである。その他は実施の形態1と同じに構成される。 The analog voltage adding circuit of the third embodiment is a modification of the first embodiment and multiplies the analog voltages V I0 , V I1 , V I2 , and V I3 by coefficients C 0 , C 1 , C 2 , and C 3 , respectively. And then add them. The other configuration is the same as that of the first embodiment.
この実施の形態3では、図5に示すように、第1の加算回路10に乗算器X0、X1が配置され、また第2の加算回路11に乗算器X2、X3が配置される。乗算器X0は、アナログ電圧VI0に係数C0を、乗算器X1はアナログ電圧VI1に係数C1を、乗算器X2はアナログ電圧VI2に係数C2を、また乗算器X3はアナログ電圧VI3に係数C3をそれぞれ乗算する。
In the third embodiment, as shown in FIG. 5, the multipliers X0 and X1 are arranged in the
第1の加算回路10は、アナログ電圧VI0に係数C0を乗算したアナログ電圧VI0×C0と、アナログ電圧VI1に係数C1を乗算したアナログ電圧VI1×C1とを加算した加算出力VO1=VI0×C0+VI1×C1を出力する。第2の加算回路11は、アナログ電圧VI2に係数C2を乗算したアナログ電圧VI2×C2と、アナログ電圧VI3に係数C3を乗算したアナログ電圧VI3×C3とを加算した加算出力VO2=VI2×C2+VI3×C3を出力する。第3の加算回路20は、加算出力VO1と加算出力VO2を加算し、次の(式3)で表わされる加算出力VO12を発生する。
VO12=VI0×C0+VI1×C1+VI2×C2+VI3×C3 (式3)
The
V O12 = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 + V I3 × C 3 (Formula 3)
この実施の形態3の乗算器X0、X1、X2、X3は、それぞれ図2に示す電流源トランジスタTC0、TC1、TC2、TC3により構成される。実施の形態1では、これらの電流源トランジスタTC0、TC1、TC2、TC3はすべて係数1を乗算したが、実施の形態3では、電流源トランジスタTC0、TC1、TC2、TC3の制御端子、具体的にはゲートに対するバイアス電圧VBIASが、それぞれ係数C0、C1、C2、C3を与えるように設定される。
The multipliers X0, X1, X2, and X3 of the third embodiment are configured by current source transistors T C0 , T C1 , T C2 , and T C3 shown in FIG. In the first embodiment, these current source transistors T C0 , T C1 , T C2 , and T C3 are all multiplied by a
実施の形態3でも、3つの加算回路10、11、20を使用するので、実施の形態1と同様に、これらの各加算回路10、11、20において、負荷抵抗回路R1、R2、R3に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
Also in the third embodiment, since the three
なお、実施の形態3でも、2つの各加算回路10、11がそれぞれ3つ以上のアナログ電圧を加算するように構成することもできる。実施の形態3のアナログ加算回路が全体として加算すべきアナログ電圧の数をNとすると、このN個のアナログ電圧を加算回路10、11に割り振ることにより、各加算回路10、11のそれぞれが加算するアナログ電圧の数MをNよりも小さくし、加算回路10、11におけるコモンモードレベルの低下を抑制することができ、また、加算回路20についても、コモンモードレベルの低下を抑制することができる。
In the third embodiment, each of the two
実施の形態4.
図6は、この発明によるアナログ電圧加算回路の実施の形態4を示す演算系統図である。この実施の形態4のアナログ電圧加算回路の具体的な電気回路図は、図4と同じである。
Embodiment 4 FIG.
FIG. 6 is an operation system diagram showing an embodiment 4 of the analog voltage adding circuit according to the present invention. A specific electric circuit diagram of the analog voltage adding circuit of the fourth embodiment is the same as FIG.
この実施の形態4のアナログ電圧加算回路は、実施の形態2を変形し、アナログ電圧VI0、VI1、VI2、VI3、VI4、VI5、VI6、VI7のそれぞれに係数C0、C1、C2、C3、C4、C5、C6、C7を乗算した後、それらを加算するものである。その他は実施の形態2と同じに構成される。 The analog voltage adding circuit of the fourth embodiment is a modification of the second embodiment, and the coefficient C is added to each of the analog voltages V I0 , V I1 , V I2 , V I3 , V I4 , V I5 , V I6 , and V I7. 0, C 1, C 2, C 3, C 4, C 5, after it has been multiplied by the C 6, C 7, is intended to add them. The other configuration is the same as that of the second embodiment.
この実施の形態4では、図6に示すように、第1の加算回路10に乗算器X0、X1が、第2の加算回路11に乗算器X2、X3が、第4の加算回路12に乗算器X4、X5が、また第5の加算回路13に乗算器X6、X7がそれぞれ配置される。乗算器X0は、アナログ電圧VI0に係数C0を、乗算器X1はアナログ電圧VI1に係数C1を、乗算器X2はアナログ電圧VI2に係数C2を、また乗算器X3はアナログ電圧VI3に係数C3をそれぞれ乗算する。加えて、乗算器X4は、アナログ電圧VI4に係数C4を、乗算器X5はアナログ電圧VI5に係数C5を、乗算器X6はアナログ電圧VI6に係数C6を、また乗算器X7はアナログ電圧VI7に係数C7をそれぞれ乗算する。
In the fourth embodiment, as shown in FIG. 6, the
第1の加算回路10は、アナログ電圧VI0に係数C0を乗算したアナログ電圧VI0×C0と、アナログ電圧VI1に係数C1を乗算したアナログ電圧VI1×C1とを加算した加算出力VO1=VI0×C0+VI1×C1を出力する。第2の加算回路11は、アナログ電圧VI2に係数C2を乗算したアナログ電圧VI2×C2と、アナログ電圧VI3に係数C3を乗算したアナログ電圧VI3×C3とを加算した加算出力VO2=VI2×C2+VI3×C3を出力する。第3の加算回路20は、加算出力VO1と加算出力VO2を加算した加算出力VO12を出力する。
The
第4の加算回路12は、アナログ電圧VI4に係数C4を乗算したアナログ電圧VI4×C4と、アナログ電圧VI5に係数C5を乗算したアナログ電圧VI5×C5とを加算した加算出力VO3=VI4×C4+VI5×C5を出力する。第5の加算回路13は、アナログ電圧VI6に係数C6を乗算したアナログ電圧VI6×C6と、アナログ電圧VI7に係数C7を乗算したアナログ電圧VI7×C7とを加算した加算出力VO4=VI6×C6+VI7×C7を出力する。第6の加算回路21は、加算出力VO3と加算出力VO4を加算した加算出力VO34を出力する。
The
第7の加算回路30は、第3の加算回路20からの加算出力VO12と、第6の加算回路21からの加算出力VO34とを加算するので、この第7の加算回路30の加算出力VOは、次の(式4)で表わされる。
VO=VI0×C0+VI1×C1+VI2×C2+VI3×C3+VI4×C4+
VI5×C5+VI6×C6+VI7×C7 (式4)
Since the
V O = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 + V I3 × C 3 + V I4 × C 4 +
V I5 × C 5 + V I6 × C 6 + V I7 × C 7 (Formula 4)
この実施の形態4の乗算器X0、X1、X2、X3、X4、X5、X6、X7は、それぞれ図4に示す電流源トランジスタTC0、TC1、TC2、TC3、TC4、TC5、TC6、TC7により構成される。実施の形態2では、これらの電流源トランジスタTC0、TC1、TC2、TC3、TC4、TC5、TC6、TC7はすべて係数1を乗算したが、実施の形態4では、電流源トランジスタTC0、TC1、TC2、TC3、TC4、TC5、TC6、TC7の制御端子、具体的にはゲートに対するバイアス電圧VBIASが、それぞれ係数C0、C1、C2、C3、C4、C5、C6、C7を与えるように設定される。
The multipliers X0, X1, X2, X3, X4, X5, X6, and X7 of the fourth embodiment are respectively current source transistors T C0 , T C1 , T C2 , T C3 , T C4 , T C5 shown in FIG. , T C6 and T C7 . In the second embodiment, these current source transistors T C0 , T C1 , T C2 , T C3 , T C4 , T C5 , T C6 , and T C7 are all multiplied by a
実施の形態4でも、7つの加算回路10、11、12、13、20、21、30を使用するので、実施の形態2と同様に、これらの各加算回路において、負荷抵抗回路R1〜R7に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
Also in the fourth embodiment, since seven
なお、実施の形態4では、4つの各加算回路10、11、12、13がそれぞれ3つ以上のアナログ電圧を加算するように構成することもできる。実施の形態4のアナログ加算回路が全体として加算すべきアナログ電圧の数をNとすると、このN個のアナログ電圧を加算回路10、11、12、13に割り振ることにより、各加算回路10、11、12、13のそれぞれが加算するアナログ電圧の数MをNよりも小さくし、加算回路10、11、12、13におけるコモンモードレベルの低下を抑制することができ、併せて加算回路20、21、30についても、コモンモードレベルの低下を抑制することができる。
In the fourth embodiment, each of the four
実施の形態5.
図7は、この発明によるアナログ電圧加算回路を構成する半導体集積回路の実施の形態5を示すブロック回路図である。この実施の形態5の半導体集積回路は、ワンチップの半導体集積回路で構成され、図7に示すように、アナログFIR型イコライザ50と、アナログーディジタル変換器(ADC)60と、ディジタルーアナログ変換器(DAC)70と、ディジタル・シグナル・プロセッサ(DSP)80とを含む。しかし、アナログFIR型イコライザ50と、ADC60と、DAC70と、DSP80とを、それぞれ個別の半導体集積回路で構成することもできる。
Embodiment 5 FIG.
FIG. 7 is a block circuit diagram showing a fifth embodiment of the semiconductor integrated circuit constituting the analog voltage adding circuit according to the present invention. The semiconductor integrated circuit of the fifth embodiment is composed of a one-chip semiconductor integrated circuit, and as shown in FIG. 7, an
アナログFIR型イコライザ50は、具体的には、実施の形態3または実施の形態4のアナログ電圧加算回路を含んでいる。実施の形態3のアナログ電圧加算回路は、図5に示すように、3つの加算回路10、11、20を有し、具体的には、図2に示すように、第1の加算回路10における差動トランジスタ回路TI0、TI1のそれぞれに電流源トランジスタTC0、TC1を接続し、また第2の加算回路11における差動トランジスタ回路TI2、TI3のそれぞれに電流源トランジスタTC2、TC3を接続し、アナログ電圧VI0、VI1、VI2、VI3にそれぞれ係数CO、C1、C2、C3を乗算した後に、加算する。また実施の形態4のアナログ加算回路は、図6に示すように、7つの加算回路10、11、12、13、20、21、30を有し、具体的には、図4に示すように、さらに、第4の加算回路12における差動トランジスタ回路TI4、TI5のそれぞれに電流源トランジスタTC4、TC5を接続し、また第5の加算回路13における差動トランジスタ回路TI6、TI7のそれぞれに電流源トランジスタTC6、TC7を接続し、アナログ電圧VI4、VI5、VI6、VI7にも、それぞれ係数C4、C5、C6、C7を乗算した後に、加算する。
Specifically,
実施の形態5において、アナログFIR型イコライザ50に入力されるアナログ電圧VINは、データが送信機から通信経路を通じて送信される間に劣化しているものとする。このアナログ電圧VINは、アナログFIR型イコライザ50とともに、ADC60にも供給される。このADC60は、アナログ電圧VINを離散的なディジタル信号に変換し、DSP80がこのディジタル信号に基づき、アナログFIR型イコライザ50に対する係数C0、C1、・・・、CN−1をディジタル値として算出し、DAC70が、この係数C0、C1、・・・、CN−1のディジタル値をアナログ値に変換して、アナログFIR型イコライザ50に供給する。この係数C0、C1、・・・、CN−1のアナログ値は、電流源トランジスタTC0、TC1、・・・、TCN−1の制御端子、具体的には、ゲートにバイアス電圧VBIASとして与えられ、電流源トランジスタTC0、TC1、・・・、TCN−1が、それぞれのバイアス電圧VBIASに対応する増幅率に基づき、係数C0、C1、・・・、CN−1を設定する。実施の形態5において、ADC60、DAC70およびDSP80は、係数C0、C1、・・・、CN−1を設定する係数設定回路90を構成する。
In the fifth embodiment, it is assumed that the analog voltage VIN that is input to the
DSP80による係数の計算のアルゴリズムとして、例えばLMS(Least-Mean Square)などが用いられる。このLMSは、例えば、クルワー アカデミック パブリシャー(Kluwer Academic Oublishers)から2004年に発行された、ジョン アール バリー(John R. Barry)とエドワード エー リー(Edward A. Lee)とデビット ジー メッサーシュミット(David G. Messerschmit)による「ディジタル コミュニケーション( Digital Communication)」と題する文献に紹介されている。
As an algorithm for calculating coefficients by the
LMSアルゴリズムを用いると、リアルタイムで係数C0、C1、・・・、CN−1を算出するのが可能であるため、半導体集積回路の出荷前に係数C0、C1、・・・、CN−1を固定する必要もなく、また半導体集積回路の使用時にこの係数を調整する作業も必要ない。また、通信経路の劣化特性が時間とともに変化する場合にも、リアルタイムで係数を変化させることができる。しかし、通信経路の劣化特性が判明しておれば、半導体集積回路の出荷前に、係数を決定しておくこともでき、また、係数を半導体集積回路の外部から調整できるインターフェイスを設け、このインターフェイスを用いて、半導体集積回路の使用時に係数を決定することもできる。 When the LMS algorithm is used, the coefficients C 0 , C 1 ,..., C N−1 can be calculated in real time, so that the coefficients C 0 , C 1 ,. , C N-1 need not be fixed, and there is no need to adjust this coefficient when the semiconductor integrated circuit is used. Also, when the degradation characteristic of the communication path changes with time, the coefficient can be changed in real time. However, if the degradation characteristics of the communication path are known, the coefficient can be determined before shipment of the semiconductor integrated circuit, and an interface is provided for adjusting the coefficient from the outside of the semiconductor integrated circuit. Can be used to determine the coefficient when the semiconductor integrated circuit is used.
また、係数設定回路90におけるDSP80は、ROMまたはRAMのメモリを内蔵し、このメモリには、以下の実施の形態6の第1の手法における、関数式またはその定数が記憶され、または実施の形態7の第2の手法における、複数の特性ポイントにそれぞれ対応するバイアス電圧VBIASと増幅率Cのデータが記憶され、または実施の形態8の第3の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタの増幅率に相互依存性を加味した複数の関数が記憶され、または実施の形態9の第4の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性の関する複数の特性ポイントに特性データを、そのパラメータのデータとともに記憶される。DSP80は、このメモリを参照することにより、係数を容易に設定することができる。
The
実施の形態6.
この実施の形態6は、実施の形態5に示す係数設定回路90について、この発明により改善された第1の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 6 FIG.
The sixth embodiment relates to an analog voltage adding circuit including the first method improved by the present invention with respect to the
この実施の形態6の第1の手法では、図9に示すように、負荷抵抗回路Rに接続された1つの差動トランジスタ回路TInにおける電流源トランジスタTCnを想定し、この電流源トランジスタTCnのバイアス電圧VBIASnを設定する。差動トランジスタ回路TInは差動トランジスタ回路TC0、TC1、・・・、TCN−1に対応し、バイアス電圧VBIASnは、電流源トランジスタTC0、TC1、・・・、TCN−1に設定されるバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1に対応する。バイアス電圧VBIASnは電流源トランジスタTCnのゲートに供給され、このバイアス電圧VBIASnに対応した係数Cnが設定される。 In a first approach according to the sixth embodiment, as shown in FIG. 9, assume a current source transistor T C n in one of the differential transistor circuit T I n which is connected to the load resistor circuit R, the current source A bias voltage V BIAS n of the transistor T C n is set. Differential transistor circuit T I n the differential transistor circuit T C0, T C1, · · ·, corresponding to T CN-1, the bias voltage V BIAS n, the current source transistor T C0, T C1, · · ·, This corresponds to the bias voltages V BIAS0 , V BIAS1 ,..., V BIASN-1 set to T CN−1 . The bias voltage V BIAS n is supplied to the gate of the current source transistor T C n, and a coefficient Cn corresponding to the bias voltage V BIAS n is set.
電流源トランジスタTCnのゲートに与えられるバイアス電圧VBIASnと増幅率Cnとの関係を図8に示す。この図8に示す特性は、トランジスタの増幅率特性と呼ばれる。この図8では、横軸がバイアス電圧VBIASnであり、縦軸が増幅率Cnである。この図8に示すように、トランジスタの増幅率特性は、バイアス電圧VBIASnに対する増幅率Cnの変化に、非直線性を有する。この非直線性に起因して、与えるべき係数Cnが指定されても、それに対応するバイアス電圧VBIASnの設定は困難である。前述の3つの文献にも、この非直線性を踏まえて係数を設定する手法は、開示されていない。 FIG. 8 shows the relationship between the bias voltage V BIAS n applied to the gate of the current source transistor T C n and the amplification factor Cn. The characteristics shown in FIG. 8 are called transistor amplification factor characteristics. In FIG. 8, the horizontal axis represents the bias voltage V BIAS n, and the vertical axis represents the amplification factor Cn. As shown in FIG. 8, the amplification factor characteristic of the transistor has non-linearity in the change of the amplification factor Cn with respect to the bias voltage V BIAS n. Due to this non-linearity, even if the coefficient Cn to be given is specified, it is difficult to set the corresponding bias voltage V BIAS n. Neither of the above-mentioned three documents discloses a method for setting a coefficient based on this nonlinearity.
この実施の形態6で用いる第1の手法は、電流源トランジスタTC0、TC1、・・・、TCN−1を代表する1つの電流源トランジスタTCnについて、図8に示すその増幅率特性を関数で表わし、この関数の定数または関数そのものをDSP80の内蔵メモリに記憶する手法である。なお、電流源トランジスタTC0、TC1、・・・、TCN−1はN個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
The first approach used in the sixth embodiment, the current source transistor T C0, T C1, · · ·, for one of the current source transistor TCn representative of T CN-1, the amplification factor characteristics shown in FIG. 8 This is a technique in which a constant of the function or the function itself is stored in the built-in memory of the
この実施の形態6では、電流源トランジスタTCnについて、その増幅率特性関数として、例えば、次の(式5)に示す3次の多項式を用いる。この関数は、図8の特性の近似式である。
VBIAS=a0+a1C+a2C2+a3C3 (式5)
この(式5)において、Cが与えるべき係数(増幅率)であり、a0、a1、a2、a3は、定数である。この定数a0、a1、a2、a3を求めるには、使用する電流源トランジスタTC0、TC1、・・、TCN−1を代表する1つの電流源トランジスタTCnについて、図8に示す増幅率特性を予め求めておく。この増幅率特性は、例えばSPICE回路シミュレーションで求めることができる。この手法により図8に示す増幅率特性を求めた後、最少自乗法または多項式近似アルゴリズムを利用して、定数a0、a1、a2、a3を求める。
In the sixth embodiment, for the current source transistor T C n, for example, a third-order polynomial shown in the following (Expression 5) is used as the amplification factor characteristic function. This function is an approximate expression of the characteristic of FIG.
V BIAS = a 0 + a 1 C + a 2 C 2 + a 3 C 3 (Formula 5)
In (Expression 5), C is a coefficient (amplification factor) to be given, and a 0 , a 1 , a 2 , and a 3 are constants. To determine this constant a 0, a 1, a 2 , a 3, a current source transistor T C0, T C1 used, ..., for one of the current source transistor T Cn representative of T CN-1, 8 The gain characteristics shown in FIG. This amplification factor characteristic can be obtained by, for example, SPICE circuit simulation. After obtaining the amplification factor characteristics shown in FIG. 8 by this method, constants a 0 , a 1 , a 2 , and a 3 are obtained using a least square method or a polynomial approximation algorithm.
求めた定数a0、a1、a2、a3を、DSP80に内蔵されたメモリ、例えばROMに記憶する。DSP80は、ADC60からのディジタル信号の基づき、このメモリに記憶された定数a0、a1、a2、a3を参照し、(式5)の関数から各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれに与えるべきバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を演算し、これがDAC70によりアナログ値に変換されて、各電流源トランジスタTC0、TC1、・・・、TCN−1に供給される。定数a0、a1、a2、a3をDSP80に内蔵されたメモリに記憶するのに代わり、これらの定数a0、a1、a2、a3を含む関数(式5)をメモリに記憶させることもできる。
The determined constants a 0 , a 1 , a 2 , and a 3 are stored in a memory built in the
なお、実施の形態6では、図8の特性を表わす関数として、(式5)の多項式を用いたが、関数はこれに限らず、例えばtanh(x)関数などを用いることもできる。また、図8の増幅率特性を予め求めるのにSPICE回路シミュレーションを用いたが、電流源トランジスタTC0、TC1、・・・、TCN−1のテストモデルを、実際の半導体集積回路と同じプロセスで試作し、実測によって増幅率特性を求めることもできる。 In the sixth embodiment, the polynomial of (Equation 5) is used as a function representing the characteristics of FIG. 8, but the function is not limited to this, and for example, a tanh (x) function can be used. Although using a SPICE circuit simulation for determining in advance a gain characteristic of Figure 8, the current source transistor T C0, T C1, · · ·, a T CN-1 of the test model, the same as the actual semiconductor integrated circuit Prototypes can be made in the process, and gain characteristics can be obtained by actual measurement.
また、実施の形態6では、定数a0、a1、a2、a3をDSP80に内蔵されたROMに記憶することとしたが、このROMへの記憶は、半導体集積回路の出荷前に焼き付けておくこともでき、また、半導体集積回路に外部からアクセス可能なインターフェイスを設け、半導体集積回路の出荷後に、外部からROMに焼き付けることもできる。また、ROMに代わりRAMを内蔵し、半導体集積回路の使用時に外部から近似式の定数をダウンロードし、RAMに記憶することもできる。関数、例えば(式5)の定数だけでなく、関数、例えば(式5)そのものをRAMにダウンロードすることもできる。
In the sixth embodiment, the constants a 0 , a 1 , a 2 , and a 3 are stored in the ROM built in the
実施の形態6によれば、非直線性を有する電流源トランジスタTC0、TC1、・・・、TCN−1に対して、容易に係数C0、C1、・・・、CN−1を設定することができる。 According to the sixth embodiment, the current source transistor T C0, T C1 having nonlinearity, ..., with respect to T CN-1, easily coefficients C 0, C 1, ···, C N- 1 can be set.
実施の形態6による第1の手法は、図5、図6に示す各加算回路10〜13における各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれにバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を設定する手法として使用される。またこの実施の形態6による第1の手法は、図14に示す回路における各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれにバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を設定する手法としても使用することができる。この図14の回路において、各差動トランジスタ回路TI0、TI1、・・・、TIN−1は、それぞれが図9で想定した負荷抵抗回路Rに接続された差動トランジスタ回路TInとして取り扱うことができ、また図14の電流源トランジスタTC0、TC1、・・・、TCN−1も、図9で想定した電流源トランジスタTCnとして取り扱うことができる。
In the first method according to the sixth embodiment, the bias voltage V BIAS0 is applied to each of the current source transistors T C0 , T C1 ,..., T CN−1 in each of the
実施の形態7.
この実施の形態7は、実施の形態5に示す係数設定回路90について、この発明により改善された第2の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 7 FIG.
The seventh embodiment relates to an analog voltage adding circuit including a second method improved by the present invention with respect to the
この実施の形態7で用いる第2の手法は、図9に示す電流源トランジスタTCnの増幅率特性について、複数の特性ポイントPを測定し、この複数の特性ポイントPのそれぞれに対応する増幅率Cとバイアス電圧VBIASのデータを、DSP80に内蔵されたROMまたはRAMに記憶し、これらのデータに基づいて、設定すべき係数C0、C1、・・・、CN−1に対応するバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を、DSP80で算出する手法である。なお、この実施の形態7においても、電流源トランジスタTC0、TC1、・・・、TCN−1はN個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
In the second method used in the seventh embodiment, a plurality of characteristic points P are measured for the amplification factor characteristic of the current source transistor T CN shown in FIG. 9, and amplification corresponding to each of the plurality of characteristic points P is performed. The data of the rate C and the bias voltage V BIAS are stored in the ROM or RAM built in the
この実施の形態7では、電流源トランジスタTC0、TC1、・・・、TCN−1を代表する1つのトランジスタについて、その増幅率特性の複数の特性ポイント、具体的には、図10に示す4つの特性ポイントPA、PB、PC、PDのそれぞれにおける特性データ、すなわち増幅率CA、CB、CC、CDと、それに対応するバイアス電圧VBIASA、VBIASB、VBIASC、VBIASDを測定する。この特性データは、例えば実際に図7のアナログ電圧加算回路の半導体集積回路と同じプロセスで、一つの電流源トランジスタのテスト部品を試作し、このテスト部品を実測することにより求める。 In the seventh embodiment, with respect to one transistor representing the current source transistors T C0 , T C1 ,..., T CN-1 , a plurality of characteristic points of the amplification factor characteristic, specifically, FIG. Characteristic data at each of the four characteristic points P A , P B , P C , and P D shown , that is, amplification factors C A , C B , C C , and C D and corresponding bias voltages V BIASA , V BIASB , and V D Measure BIASC , V BIASD . This characteristic data is obtained, for example, by actually making a test part of one current source transistor and actually measuring the test part in the same process as the semiconductor integrated circuit of the analog voltage adding circuit of FIG.
求めた特性ポイントPA、PB、PC、PDにおけるこれらの特性データ、すなわち特性ポイントPAにおける増幅率CAとバイアス電圧VBIASA、特性ポイントPBにおける増幅率CBとバイアス電圧VBIASB、特性ポイントPCにおける増幅率CCとバイアス電圧VBIASC、および特性ポイントPDにおける増幅率CDとバイアス電圧VBIASDを、DSP80に内蔵されたメモリ、例えばROMまたはRAMに記憶する。
Determined characteristic point P A, P B, P C, P these characteristic data in D, namely characteristic point P gain C A and the bias voltage V BiasA at A, the amplification factor C B and the bias voltage V of the characteristic point P B BiasB, and stores the amplification factor C C and the bias voltage V BIASC in the characteristic point P C, and the amplification factor C D and the bias voltage V BIASD in the characteristic point P D, the memory incorporated in the
DSP80は、ADC60からのディジタル信号の基づき、このメモリに記憶された特性ポイントPA、PB、PC、PDにおける特性データを参照し、各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれに与えるべきバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を演算し、これがDAC70によりアナログ値に変換されて、各電流源トランジスタTC0、TC1、・・・、TCN−1のゲートに供給される。
The
この実施の形態7では、与えるべき係数C0、C1、・・・、CN−1に対応するバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1は、特性ポイントPA、PB、PC、PDにおける特性データを参照し、補間することにより算出される。この補間には、線形補間、多項式補間、または三角関数補間を利用することができ、これらの補間アルゴリズムには、DSP80に内蔵されたROMまたはRAMに、特性ポイントPA、PB、PC、PDにおけるデータとともに記憶される。この補間には、2つの特性ポイントPA、PB、PC、PDの間の領域を補間する内挿と、特性ポイントPA、PDのさらに外に領域を補間する外挿が用いられる。
In the seventh embodiment, the coefficient C 0, C 1, · · ·, bias voltage V BIAS0, V BIAS1 corresponding to C N-1, ···, V BIASN-1 to give the characteristic point P A, It is calculated by referring to the characteristic data in P B , P C and P D and performing interpolation. For this interpolation, linear interpolation, polynomial interpolation, or trigonometric interpolation can be used. These interpolation algorithms are stored in the ROM or RAM incorporated in the
図10には、特性ポイントPBと特性ポイントPCとの間の特性ポイントPnが例示される。この特性ポイントPnについては、特性ポイントPBにおける増幅率CBとバイアス電圧VBIASB、および特性ポイントPCにおける増幅率CCとバイアス電圧VBIASCを参照し、また補間アルゴリズムを参照して、その増幅率Cnに対応するバイアス電圧VBIASnが算出される。増幅率CnはC0、C1、・・・、CN−1に対応し、各電流源トランジスタTC0、TC1、・・・、TCN−1に設定すべき係数C0、C1、・・・、CN−1に対応するバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1が算出される。
Figure 10 is a characteristic point Pn between the characteristic point P B and the characteristic point P C is exemplified. This characteristic point Pn refers to amplification factor C B and the bias voltage V BiasB, and characteristic point gain C C and the bias voltage V BIASC in P C of the characteristic point P B, also with reference to the interpolation algorithm, the A bias voltage V BIAS n corresponding to the amplification factor Cn is calculated. Amplification factor Cn is C 0, C 1, ···, C N-1 in response, each current source transistor T C0, T C1, ···, T CN-1
複数の特性ポイントPA〜PDのデータおよび補間アルゴリズムは、半導体集積回路の出荷前にROMに焼き付けられるか、または半導体集積回路の動作時に、外部からアクセス可能なインターフェイスを通じてRAMに記憶する。 Data and interpolation algorithm of a plurality of characteristic points P A to P D is either burned in ROM before shipment of the semiconductor integrated circuit, or during the operation of the semiconductor integrated circuit is stored in the RAM through the accessible interface externally.
実施の形態7によれば、非直線性を有する電流源トランジスタTC0、TC1、・・・、TCN−1に対して、容易に係数C0、C1、・・・、CN−1を設定することができる。 According to the seventh embodiment, the current source transistor T C0, T C1 having nonlinearity, ..., with respect to T CN-1, easily coefficients C 0, C 1, ···, C N- 1 can be set.
実施の形態7による第2の手法は、図5、図6に示す各加算回路10〜13における各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれにバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を設定する手法として使用される。またこの実施の形態7による第2の手法は、図14に示す回路における各電流源トランジスタTC0、TC1、・・・、TCN−1のそれぞれにバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を設定する手法としても使用することができる。この図14の回路において、各差動トランジスタ回路TI0、TI1、・・・、TIN−1は、それぞれが図9で想定した負荷抵抗回路Rに接続された差動トランジスタ回路TInとして取り扱うことができ、また図14の電流源トランジスタTC0、TC1、・・・、TCN−1も、図9で想定した電流源トランジスタTCnとして取り扱うことができる。 Second approach according to the seventh embodiment, FIG. 5, each current source transistor T C0, T C1 of each adder circuit 10-13 shown in FIG. 6, ···, T CN-1 of the bias voltage V to each BIAS0 , V BIAS1 ,..., V BIASN-1 is used as a method for setting. The second approach according to the seventh embodiment, the current source transistor T C0, T C1 in the circuit shown in FIG. 14, ..., the bias voltage V BIAS0 to each T CN-1, V BIAS1, ·· -It can also be used as a method for setting V BIASN-1 . In the circuit of FIG. 14, each differential transistor circuit T I0 , T I1 ,..., T IN-1 is a differential transistor circuit T I n connected to the load resistance circuit R assumed in FIG. 14, and the current source transistors T C0 , T C1 ,..., T CN-1 in FIG. 14 can also be handled as the current source transistors T C n assumed in FIG.
実施の形態8.
この実施の形態8は、実施の形態5に示す係数設定回路90について、この発明により改善された第3の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 8 FIG.
The eighth embodiment relates to an analog voltage adding circuit including a third method improved by the present invention with respect to the
この実施の形態8で用いる第3の手法では、図11に示すように、1つの負荷抵抗回路Rに対してM個の差動トランジスタ回路TI0〜TIM−1が互いに共通に接続され、各差動トランジスタ回路TI0〜TIM−1のそれぞれに電流源トランジスタTC0〜TCM−1が接続された加算回路を想定する。この加算回路における各電流源トランジスタTC0〜TCM−1のバイアス電圧VBIAS0〜VBIASM−1のそれぞれを、各電流源トランジスタTC0〜TCM−1の増幅率C0〜CM−1の相互依存性を加味して設定する手法である。この図11において、1つの負荷抵抗回路Rに接続される差動トランスタ回路TI0〜TIM−1の数Mは、最低が2であり、最大がNとされる。この差動トランジスタ回路の数Mを2とするものは、図5、図6に示される各加算回路10〜13に相当する。またこの差動トランジスタ回路の数MをNとするものは、図14に示された回路と同じである。
In the third method used in the eighth embodiment, as shown in FIG. 11, M differential transistor circuits T I0 to T IM-1 are commonly connected to one load resistance circuit R, Assume an adder circuit in which current source transistors T C0 to T CM-1 are connected to the respective differential transistor circuits T I0 to T IM-1 . The bias voltages V BIAS0 to V BIASM-1 of the current source transistors T C0 to T CM-1 in this adding circuit are respectively used as the amplification factors C 0 to C M-1 of the current source transistors T C0 to T CM -1. This is a method of setting taking into account the interdependencies. In FIG. 11, the number M of the differential translator circuits T I0 to T IM−1 connected to one load resistance circuit R is 2 at the minimum and N at the maximum. When the number M of the differential transistor circuits is 2, it corresponds to each of the
図11の加算回路では、加算出力V0は、次の(式6)で表わされる。
V0=VI0×C0+VI1×C1+・・・+VIM−1×CM−1 (式6)
勿論、VI0〜VIM−1は、各差動トランジスタ回路TI0〜TIM−1に入力されるアナログ電圧である。
In the addition circuit of FIG. 11, the addition output V 0 is expressed by the following (Equation 6).
V 0 = V I0 × C 0 + V I1 × C 1 +... + V IM-1 × C M-1 (Formula 6)
Of course, V I0 to V IM-1 are analog voltages input to the differential transistor circuits T I0 to T IM-1 .
図11は、図9と異なり、複数のM個の差動トランジスタTI0〜TIM−1を含んでいる。さらに、これらのM個の差動トランジスタ回路TI0〜TIM−1が共通の負荷抵抗回路Rに接続されている。このため、実施の形態6のように、簡単に各電流源トランジスタTCnに対するバイアス電圧VBIASnを算出できない場合がある。実施の形態6では、1つの差動トランジスタ回路TCnが1つの負荷抵抗回路Rに接続されていると想定したので、この1つの差動トランジスタ回路TCnの増幅率特性について、関数VBIAS=f(C)、例えば(式5)の関数を見つければ、比較的簡単に、VO=VIn×Cnの関係を実現できる。すなわち、係数Cnの値を関数fのパラメータに代入することにより、各係数C0、C1、・・・、CN−1に対応するバイアス電圧VBIAS0、VBIAS1、・・・、VBIASN−1を算出し、このバイアス電圧を電流源トランジスタTC0、TC1、・・・、TCN−1に設定すればよい。 Unlike FIG. 9, FIG. 11 includes a plurality of M differential transistors T I0 to T IM−1 . Further, these M differential transistor circuits T I0 to T IM-1 are connected to a common load resistance circuit R. For this reason, as in the sixth embodiment, the bias voltage V BIASn for each current source transistor T Cn may not be easily calculated. In the sixth embodiment, since one of the differential transistor circuit T C n it is assumed to be connected to a single load resistor circuit R, the gain characteristics of the one differential transistor circuits T C n, the function V If BIAS = f (C), for example, the function of (Formula 5) is found, the relationship of V O = V In × Cn can be realized relatively easily. That is, by substituting the value of the coefficient Cn to the parameters of the function f, the coefficients C 0, C 1, · · ·, bias voltage V BIAS0, V BIAS1 corresponding to C N-1, ···, V BIASN −1 is calculated, and this bias voltage may be set to the current source transistors T C0 , T C1 ,..., T CN−1 .
しかし、図11の加算回路では、例えば電流源トランジスタTI0に対するバイアス電圧VBIAS0は、電流源トランジスタTC0の増幅率(係数)C0に大きく依存するものの、それ以外の電流源トランジスタTC1、・・・、TCM−1にもある程度依存するので、各電流源トランジスタTC0、TC1、・・・、TCM−1の各係数(増幅率)の相互依存性を考慮する。このため、図11の加算回路では、例えば電流源トランジスタTI0に設定すべきバイアス電圧VBIAS0を求めるときに、電流源トランジスタTC0以外の電流源トランジスタTC1〜TCM−1の増幅率C1〜CM−1の影響を加味する。 However, in the adding circuit of FIG. 11, for example, the bias voltage V BIAS0 for the current source transistor T I0 largely depends on the amplification factor (coefficient) C 0 of the current source transistor T C0 , but other current source transistors T C1 , ..., since to some extent depends on the T CM-1, consider the current source transistor T C0, T C1, ..., the interdependence of the coefficients of T CM-1 (amplification factor). Therefore, in the adding circuit of FIG. 11, for example, when obtaining the bias voltage V BIAS0 to be set to the current source transistor T I0 , the amplification factor C of the current source transistors T C1 to T CM-1 other than the current source transistor T C0. 1 to C M-1 is taken into consideration.
例えば電流源トランジスタTC1〜TCM−1の増幅率(係数)C1〜CM−1の値が大きくなると、これらの電流源トランジスタTC1〜TCM−1に対応する差動トランジスタ回路TI1〜TIM−1を流れる電流も大きくなり、負荷抵抗Rに接続された出力VOを出力する出力ノードのレベルが低下し、電流源トランジスタTC0に対応する差動トランジスタ回路TI0のトランジスタ対のドレイン電圧が低下し、それらの増幅率が低下する。すなわち、差動トランジスタ回路TI0のトランジスタ対の増幅率は、そのソースードレイン間電圧にも依存するので、ドレイン電圧が低下すれば、その増幅率も低下する。また、同時に差動トランジスタ回路TI0の電流源トランジスタTC0のソース電圧も下がり、この電流源トランジスタTCOに流れる電流も低下する。 For example, if the value of the current source amplification factor of the transistor T C1 ~T CM-1 (coefficient) C 1 ~C M-1 is increased, the differential transistor circuit corresponding to these current source transistors T C1 ~T CM-1 T The current flowing through I1 to TIM -1 also increases, the level of the output node that outputs the output V O connected to the load resistor R decreases, and the transistor of the differential transistor circuit T I0 corresponding to the current source transistor T C0 The drain voltage of the pair decreases and their amplification factor decreases. That is, the amplification factor of the transistor pair of the differential transistor circuit T I0 also depends on the source-drain voltage, so that when the drain voltage decreases, the amplification factor also decreases. At the same time, the source voltage of the current source transistor T C0 of the differential transistor circuit T I0 also decreases, and the current flowing through the current source transistor TCO also decreases.
そこで、実施の形態8による第3の手法では、次の(式7)に示す関数を用意し、この相互依存性を解決する。
VBIAS=f(x0,x1,・・・,xM−1) (式7)
これは、x0〜XM−1までのM個のパラメータを持つ関数である。例えば0番目のVBIAS0を求める場合には、0番目の係数C0を関数パラメータのx0の位置に置き、残りの係数C1〜CM−1をx1〜xM−1の位置に置く。つまり、次の(式8)からVBIAS0を計算する。
VBIAS0=f(C0,C1,・・・,CM−1) (式8)
Therefore, in the third method according to the eighth embodiment, the function shown in the following (Equation 7) is prepared to solve this interdependency.
V BIAS = f (x 0 , x 1 ,..., X M−1 ) (Expression 7)
This is a function having M parameters from x 0 to X M−1 . For example, when obtaining the 0-th V BIAS0 places the 0-th coefficient C 0 to x0 position of function parameters and the rest of the coefficients C 1 ~C M-1 to the position of the x 1 ~x M-1 . That is, V BIAS0 is calculated from the following (formula 8).
V BIAS0 = f (C 0 , C 1 ,..., C M−1 ) (Formula 8)
次に1番目のVBIAS1を求めるには、図11の回路の対称性から1番目の係数C1を関数パラメータのx0の位置に置き、残りの係数C0、C2〜CM−1をx1〜xM−1の位置に置く。つまり、次の(式9)からVBIAS1を計算する。
VBIAS1=f(C1,C0,C2,・・・,CM−1) (式9)
Next determine the first V BIAS1 is placed in the position of the x 0 of the first coefficient C 1 function parameters from the symmetry of the circuit of Figure 11, the remaining
V BIAS1 = f (C 1 , C 0 , C 2 ,..., C M-1 ) (Formula 9)
一般にi番目のVBIASiを求める場合も同様で、図11の回路の対称性から、関数パラメータのx0の位置にi番目の係数Ciを置き、残りの係数をx1〜xM−1の位置に置く。 In general, when the i-th V BIASi is obtained, the i-th coefficient C i is placed at the position of the function parameter x 0 from the symmetry of the circuit of FIG. 11, and the remaining coefficients are x 1 to x M−1. Put it in the position.
次に2入力のアナログ電圧加算回路について、さらに具体的な手順を説明する。この2入力のアナログ電圧加算回路は、図5、6の加算回路10〜13に相当する。2つの入力アナログ電圧をVI0、VI1とし、電流源トランジスタTC0、TC1のバイアス電圧VBIAS0、VBIAS1を変えながら、VI0と出力VOとの特性データを複数の特性ポイントについて求める。各特性ポイントの特性データは、回路シミュレーションを用いて求めるか、または2入力テスト回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
Next, a more specific procedure for the 2-input analog voltage adding circuit will be described. This two-input analog voltage adding circuit corresponds to the adding
この場合、VI1はゼロにして置く。なぜならば、出力ノードの電位変化が相互依存性を引き起こしており、この出力ノードの電位変化は各差動トランジスタ回路TI0、TI1を流れる電流で決まり、この各差動トランジスタ回路TI0、TI1を流れる電流は主に電流源トランジスタTC0、TC1のバイアス電圧で決まるので、入力アナログVI1をゼロ以外にする必要はない。また、電流源トランジスタTC0、TC1の各バイアス電圧と、差動トランジスタ回路TI0への入力アナログVI0は、入出力の線形の関係、VO=VI0×C0を満たす範囲で与えるものとする。 In this case, V I1 is set to zero. This is because the potential change at the output node causes interdependence, and the potential change at the output node is determined by the current flowing through each differential transistor circuit T I0 , T I1, and the differential transistor circuits T I0 , T I Since the current flowing through I1 is mainly determined by the bias voltages of the current source transistors T C0 and T C1 , the input analog V I1 does not need to be other than zero. Further, the respective bias voltages of the current source transistor T C0, T C1, the input analog V I0 to the differential transistor circuit T I0 is linear relationship between the input and output, providing a range satisfying V O = V I0 × C 0 Shall.
求めた複数の特性ポイントの特性データに基づき、VO=VI0×C0の特性を得ることができるが、ここでは、電流源トランジスタTC0、TC1のバイアス電圧VBIAS0、VBIAS1を変化させて、特性データを得ているので、係数C0はバイアス電圧VBIAS0、VBIAS1に依存する。この依存関係を、例えば次の(式10)の関係式にあてはめ、未知数a、bをフィッティングにより求める。
C0=a×VBIAS0 2−b×VBIAS1 (式10)
A characteristic of V O = V I0 × C0 can be obtained based on the obtained characteristic data of a plurality of characteristic points. Here, the bias voltages V BIAS0 and V BIAS1 of the current source transistors T C0 and T C1 are changed. Since the characteristic data is obtained, the coefficient C 0 depends on the bias voltages V BIAS0 and V BIAS1 . This dependency relationship is applied to, for example, the following relational expression (Expression 10), and the unknowns a and b are obtained by fitting.
C 0 = a × V BIAS0 2 −b × V BIAS1 (Formula 10)
この(式10)で、主要な項目は、第1項、すなわちa×VBIAS0 2であり、第2項、すなわちb×VBIAS1は小さな値の補助的な項である。つまり、精度を問題にしなければ、次の(式11)の近似式が得られる・
C0=a×VBIAS0 2 (式11)
また、図11の回路の対称性から、次の(式12)の近似式を得ることができる。
C1=a×VBIAS1 2 (式12)
In the (expression 10), the main items are the first term, that is, a × V BIAS0 2,
C 0 = a × V BIAS 0 2 (Formula 11)
Further, from the symmetry of the circuit of FIG. 11, the following approximate expression (Expression 12) can be obtained.
C1 = a × V BIAS1 2 (Formula 12)
(式12)から次の(式13)を導くことができる。
VBIAS1=(C1/a)1/2 (式13)
(式10)では、第2項は小さな値の補助的な項であるので、近似式(13)を(式10)の第2項に代入しても影響は小さい。よって、(式13)を(式10)の第2項に代入し、VBIAS0について解くと、次の(式14)を得ることができる。
VBIAS0=[{C0+b(C1/a)1/2}/a]1/2 (式14)
この(式14)では、VBIAS0が、C0とC1をパラメータとする関数で表わされる。この(式14)は、次の(式15)に書き換えることができる。
f(x0,x1)=[{x0+b(x1/a)1/2}/a]1/2 (式15)
The following (Expression 13) can be derived from (Expression 12).
V BIAS1 = (C 1 / a) 1/2 (Formula 13)
In (Expression 10), since the second term is an auxiliary term having a small value, even if the approximate expression (13) is substituted into the second term of (Expression 10), the influence is small. Therefore, by substituting (Equation 13) into the second term of (Equation 10) and solving for VBIAS0 , the following (Equation 14) can be obtained.
V BIAS0 = [{C 0 + b (C 1 / a) 1/2 } / a] 1/2 (Formula 14)
In the (Formula 14), V BIAS0 is represented by a function of the C 0 and C 1 as a parameter. This (Expression 14) can be rewritten as the following (Expression 15).
f (x 0 , x 1 ) = [{x 0 + b (x 1 / a) 1/2 } / a] 1/2 (Formula 15)
V0=VI0×C0+VI1×C1を得たい場合、各差動トランジスタ回路TI0、TI1に接続された電流源トランジスタTC0、TC1のバイアス電圧VBIAS0、VBIAS1は、次の(式16)(式17)から算出できる。
VBIAS0=f(C0,C1) (式16)
VBIAS1=f(C1,C0) (式17)
When V 0 = V I0 × C 0 + V I1 × C 1 is desired, the bias voltages V BIAS0 and V BIAS1 of the current source transistors T C0 and T C1 connected to the differential transistor circuits T I0 and T I1 are: It can be calculated from the following (Expression 16) and (Expression 17).
V BIAS0 = f (C0, C1) (Formula 16)
V BIAS1 = f (C1, C0) (Formula 17)
3入力のアナログ電圧加算回路についても、同様である。3つの入力アナログ電圧をVI0、VI1、VI2とし、電流源トランジスタTC0、TC1、TC2のバイアス電圧VBIAS0、VBIAS1、VBIAS2の計算式を求める。 The same applies to the 3-input analog voltage adding circuit. The three input analog voltages are V I0 , V I1 , and V I2, and the calculation formulas of the bias voltages V BIAS0 , V BIAS1 , and V BIAS2 of the current source transistors T C0 , T C1 , and T C2 are obtained.
1番目の電流源トランジスタTC0の係数C0は、2番目の電流源トランジスタTC1のバイアス電圧VBIAS1と、3番目の電流源トランジスタTC2のバイアス電圧VBIAS2にも依存するが、この係数C0が、次の(式18)で近似できるとすると、関数fは、次の(式19)となる。
C0=a×VBIAS0 2−b(VBIAS1+VBIAS2) (式18)
f(x0,x1,x2)=[{x0+b(x1/a)1/2+
b(x2/a)1/2}/a]1/2 (式19)
Coefficients C 0 of the first current source transistor T C0 includes a bias voltage V BIAS1 of the second current source transistor T C1, although it depends on the bias voltage V BIAS2 of the third current source transistor T C2, the coefficient If C0 can be approximated by the following (Expression 18), the function f is expressed by the following (Expression 19).
C 0 = a × V BIAS0 2 −b (V BIAS1 + V BIAS2 ) (Formula 18)
f (x 0 , x 1 , x 2 ) = [{x 0 + b (x 1 / a) 1/2 +
b (x 2 / a) 1/2 } / a] 1/2 (Formula 19)
VO=VI0×C0+VI1×C1+VI2×C2を得たい場合、各差動トランジスタ回路TI0、TI1、TI2に接続された電流源トランジスタTC0、TC1、TC2のバイアス電圧VBIAS0、VBIAS1、VBIAS2は、次の(式20)(式21)(式22)から算出できる。
VBIAS0=f(C0,C1,C2) (式20)
VBIAS1=f(C1,C0,C2) (式21)
VBIAS2=f(C2,C0,C1) (式22)
VO = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 is obtained, current source transistors T C0 , T C1 , T C2 connected to the differential transistor circuits T I0 , T I1 , T I2 The bias voltages V BIAS0 , V BIAS1 , and V BIAS2 can be calculated from the following (formula 20), (formula 21), and (formula 22).
V BIAS0 = f (C 0 , C 1 , C 2 ) (Formula 20)
V BIAS1 = f (C 1 , C 0 , C 2 ) (Formula 21)
V BIAS2 = f (C 2 , C 0 , C 1 ) (Formula 22)
実施の形態8では、1つの負荷抵抗回路Rに共通に接続されたM個の差動トランジスタ回路TI0、TI1、・・・、TIM−1とそれぞれに接続された電流源トランジスタTC0、TC1、・・・、TCM−1について、それぞれの電流源トランジスタTC0、TC1、・・・、TCM−1の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば(式8)(式9)、またはその近似式、例えば(式14)〜(式22)をDSP80に内蔵されたROMまたはRAMに記憶し、これらの複数の関数またはその近似式に基づいて、各電流源トランジスタのバイアス電圧VBIAS0、VBIAS1、・・・、VBIASM−1を算出するので、より正確な係数C0、C1、・・・、CM−1を与えることができる。
In the eighth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to the respective differential transistor circuits T I0 , T I1 ,. , T C1, ···, the T CM-1, each of the current source transistor T C0, T C1, ···, the amplification factor characteristic of T CM-1, interdependent gain of the other current source transistor A plurality of functions, such as (Expression 8) (Expression 9), or approximate expressions thereof (for example, (Expression 14) to (Expression 22)) are stored in the ROM or RAM built in the
実施の形態9.
この実施の形態9は、実施の形態5に示す係数設定回路90について、この発明により改善された第4の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 9 FIG.
The ninth embodiment relates to an analog voltage adding circuit including a fourth method improved by the present invention with respect to the
実施の形態8では、1つの負荷抵抗回路Rに共通に接続されたM個の差動トランジスタ回路TI0、TI1、・・・、TIM−1とそれぞれに接続された電流源トランジスタTC0、TC1、・・・、TCM−1について、それぞれの電流源トランジスタTC0、TC1、・・・、TCM−1の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば(式8)(式9)、またはその近似式、例えば(式14)〜(式22)をDSP80に内蔵されたメモリに記憶したが、この実施の形態9では、実施の形態8における複数の関数に相当する複数の増幅率特性に関する複数の特性ポイントの特性データを、他の電流源トランジスタのバイアス電圧(パラメータ)のデータとともに、DSP80に内蔵されたメモリに記憶する。
In the eighth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to each of them. , T C1, ···, the T CM-1, each of the current source transistor T C0, T C1, ···, the amplification factor characteristic of T CM-1, interdependent gain of the other current source transistor A plurality of functions that take into account the characteristics, for example, (Equation 8) (Equation 9), or approximate expressions thereof, such as (Equation 14) to (Equation 22), are stored in the memory built in the
この実施の形態9で用いる第4の手法では、実施の形態8と同様に、図11に示すように、1つの負荷抵抗回路Rに対してM個の差動トランジスタ回路TI0〜TIM−1が互いに共通に接続され、各差動トランジスタ回路TI0〜TIM−1のそれぞれに電流源トランジスタTC0〜TCM−1が接続された加算回路を想定する。この加算回路の各電流源トランジスタTC0〜TCM−1のバイアス電圧VBIAS0〜VBIASM−1のそれぞれを、各電流源トランジスタTC0〜TCM−1の増幅率C0〜CM−1の相互依存性を加味して設定する手法である。この図11において、1つの負荷抵抗回路Rに接続される差動トランスタ回路TI0〜TIM−1の数Mは、最低が2であり、最大がNとされる。この差動トランジスタ回路の数Mを2とするものは、図5、図6に示される各加算回路10〜13に相当する。またこの差動トランジスタ回路の数MをNとするものは、図14に示された回路と同じである。
In the fourth method used in the ninth embodiment, as in the eighth embodiment, as shown in FIG. 11, M differential transistor circuits T I0 to T IM− are applied to one load resistance circuit R. Assume an adder circuit in which 1 are commonly connected to each other, and current source transistors T C0 to T CM-1 are connected to the differential transistor circuits T I0 to T IM-1 , respectively. The bias voltages V BIAS0 to V BIASM-1 of the current source transistors T C0 to T CM-1 of this adder circuit are used as the amplification factors C 0 to C M-1 of the current source transistors T C0 to T CM-1 , respectively. This is a method of setting taking into account the interdependencies. In FIG. 11, the number M of the differential translator circuits T I0 to T IM−1 connected to one load resistance circuit R is 2 at the minimum and N at the maximum. When the number M of the differential transistor circuits is 2, it corresponds to each of the
この実施の形態9では、負荷抵抗回路Rに接続された各電流源トランジスタTC0、TC1、・・・、TCM−1において、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、そのパラメータのデータ、すなわちパラメータとした他の電流源トランジスタのバイアス電圧値とともに、DSP80に内蔵したPOMまたはRAMに記憶する。この記憶した特性データとパラメータのデータに基づき、実施の形態7で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。 In the ninth embodiment, in each of the current source transistors T C0 , T C1 ,..., T CM-1 connected to the load resistance circuit R, the bias voltage of the other current source transistor is set for each current source transistor. DSP80, together with characteristic data of a plurality of characteristic points relating to the amplification factor characteristic, i.e., the bias voltage value and the corresponding amplification factor value, together with the parameter data, i.e., the bias voltage value of another current source transistor. It is stored in the POM or RAM built in. Based on the stored characteristic data and parameter data, interpolation similar to that used in the seventh embodiment is performed to calculate a bias voltage corresponding to the amplification factor to be set.
例えば、図11の電流源トランジスタTC0について説明すると、他の電流源トランジスタTC1〜TCM−1のバイアス電圧VBIAS1〜VBIASM−1をパラメータとして変化させながら、電流源トランジスタTC0の増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、パラメータのデータ、すなわちパラメータとした他の電流源トランジスタTC1〜TCM−1のバイアス電圧値VBIAS1〜VBIASM−1とともに、DSP80に内蔵したPOMまたはRAMに記憶する。前記複数の特性データおよびパラメータのデータは、回路シミュレーションを用いて求めるか、または図11のアナログ電圧加算回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
For example, the current source transistor T C0 in FIG. 11 will be described. While the bias voltages V BIAS1 to V BIASM-1 of the other current source transistors T C1 to T CM-1 are changed as parameters, the current source transistor T C0 is amplified. The characteristic data of a plurality of characteristic points related to the rate characteristic, that is, the bias voltage value V BIAS1 of other current source transistors T C1 to T CM-1 using the bias voltage value and the corresponding amplification factor as parameter data. ~ V Stored in the POM or RAM built in the
この記憶した複数の特性データとパラメータのデータに基づき、実施の形態7で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。他の電流源トランジスタTC1〜TCM−1についても、同様である。 Based on the stored plurality of characteristic data and parameter data, interpolation similar to that used in the seventh embodiment is performed to calculate a bias voltage corresponding to the amplification factor to be set. The same applies to the other current source transistors T C1 to T CM−1 .
実施の形態9では、1つの負荷抵抗回路Rに共通に接続されたM個の差動トランジスタ回路TI0、TI1、・・・、TIM−1とそれぞれに接続された電流源トランジスタTC0、TC1、・・・、TCM−1において、それぞれの電流源トランジスタTC0、TC1、・・・、TCM−1について、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、パラメータとした他の電流源トランジスタのバイアス電圧データとともに、DSP80に内蔵したPOMまたはRAMに記憶し、これらの複数の特性データとパラメータデータに基づいて、各電流源トランジスタのバイアス電圧VBIAS0、VBIAS1、・・・、VBIASM−1を算出するので、より正確な係数C0、C1、・・・、CM−1を与えることができる。
In the ninth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to the respective differential transistor circuits T I0 , T I1 ,. , T C1, ···, in T CM-1, each of the current source transistor T C0, T C1, ···, the T CM-1, the amplification factor characteristic in which the bias voltage of the other current source transistor as a parameter The characteristic data of a plurality of characteristic points are stored in the POM or RAM built in the
この発明によるアナログ電圧加算回路は、例えば通信機器のデータ受信ブロックにおけるイコライザなどに使用される。 The analog voltage adding circuit according to the present invention is used, for example, in an equalizer in a data reception block of a communication device.
10、11、12、13、30、21、30:加算回路、
R、R1、R2、R3、R4、R5、R6、R7:負荷抵抗回路、
50:イコライザ、60:アナログーディジタル変換器、
70:ディジタルーアナログ変換器、80:ディジタル・シグナル・プロセッサ、
90:係数設定回路。
10, 11, 12, 13, 30, 21, 30: adder circuit,
R, R 1 , R 2 , R 3 , R 4 , R 5 , R 6 , R 7 : Load resistance circuit,
50: Equalizer, 60: Analog-digital converter,
70: Digital-to-analog converter, 80: Digital signal processor,
90: Coefficient setting circuit.
Claims (16)
アナログ電圧VI2が入力される差動トランジスタ回路TI2と、アナログ電圧VI3が入力される差動トランジスタ回路TI3と、前記差動トランジスタ回路TI2と差動トランジスタ回路TI3に共通に接続された第2負荷抵抗回路とを有し、少なくともアナログ電圧VI2とアナログ電圧VI3とを加算した加算出力VO2を発生する第2の加算回路、および
前記加算出力VO1が入力される差動トランジスタ回路TO1と、前記加算出力VO2が入力される差動トランジスタ回路TO2と、前記差動トランジスタ回路TO1と差動トランジスタ回路TO2に共通に接続された第3負荷抵抗回路を有し、前記加算出力VO1と加算出力VO2とを加算した加算出力VO12を発生する第3の加算回路を備えたアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A first addition circuit for generating an addition output V O1 obtained by adding at least the analog voltage V I0 and the analog voltage V I1 .
Connected to the differential transistor circuit T I2 the analog voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 A second adder circuit that generates an added output V O2 obtained by adding at least the analog voltage V I2 and the analog voltage V I3 , and a difference in which the added output V O1 is input a dynamic transistor circuit T O1, a differential transistor circuit T O2 of the sum output V O2 is input, a third load resistor circuit connected in common to the differential transistor circuit T O1 and the differential transistor circuit T O2 And an analog voltage provided with a third addition circuit for generating an addition output V O12 obtained by adding the addition output V O1 and the addition output V O2 Adder circuit.
アナログ電圧VI4が入力される差動トランジスタ回路TI4と、アナログ電圧VI5が入力される差動トランジスタ回路TI5と、前記差動トランジスタ回路TI4と差動トランジスタ回路TI5に共通に接続された第4負荷抵抗回路を有し、少なくともアナログ電圧VI4とアナログ電圧VI5とを加算した加算出力VO3を発生する第4の加算回路、
アナログ電圧VI6が入力される差動トランジスタ回路TI6と、アナログ電圧VI7が入力される差動トランジスタ回路TI7と、前記差動トランジスタ回路TI6と差動トランジスタ回路TI7に共通に接続された第5負荷抵抗回路とを有し、少なくともアナログ入力電圧VI6と、アナログ電圧VI7とを加算した加算出力VO4を発生する第5の加算回路、
前記加算出力VO3が入力される差動トランジスタ回路TO3と、前記加算出力VO4が入力される差動トランジスタ回路TO4と、前記差動トランジスタ回路TO3と差動トランジスタ回路TO4に共通に接続された第6負荷抵抗回路を有し、前記加算出力VO3と加算出力VO4を加算した加算出力VO34を出力する第6の加算回路、および
前記加算出力VO12と加算出力VO34とを加算し、加算出力VOを発生する第7の加算回路を備えたアナログ電圧加算回路。 The analog voltage addition circuit according to claim 1, further comprising:
Connected to the differential transistor circuit T I4 which analog voltage V I4 is input, the differential transistor circuit T I5 analog voltage V I5 is input in common to the differential transistor circuit T I4 and differential transistor circuits T I5 A fourth adder circuit that generates a summed output V O3 obtained by adding at least the analog voltage V I4 and the analog voltage V I5 .
Connected to the differential transistor circuit T I6 analog voltage V I6 are input, a differential transistor circuit T I7 analog voltage V I7 is input in common to the differential transistor circuit T I6 and the differential transistor circuit T I7 A fifth adder circuit that generates an added output V O4 obtained by adding at least the analog input voltage V I6 and the analog voltage V I7 ,
A differential transistor circuit T O3 to the sum output V O3 is input, the differential transistor circuit T O4 said sum output V O4 is input commonly to the differential transistor circuit T O3 and differential transistor circuits T O4 A sixth load resistor circuit connected to the sixth output circuit, and a sixth adder circuit that outputs an added output V O34 obtained by adding the added output V O3 and the added output V O4 , and the added output V O12 and the added output V O34 And an analog voltage addition circuit provided with a seventh addition circuit for generating an addition output V O.
アナログ入力電圧VI2が入力される差動トランジスタ回路TI2と、アナログ電圧VI3が入力される差動トランジスタ回路TI3と、前記差動トランジスタ回路TI2と差動トランジスタ回路TI3に共通に接続された第2負荷抵抗回路とを有し、少なくともアナログ電圧VI2に定数C2を乗じたアナログ電圧と、アナログ電圧VI3に定数C3を乗じたアナログ電圧とを加算した加算出力VO2を発生する第2の加算回路、および
前記加算出力VO1が入力される差動トランジスタ回路TO1と、前記加算出力VO2が入力される差動トランジスタ回路TO2と、前記差動トランジスタ回路TO1と差動トランジスタ回路TO2に共通に接続された第3負荷抵抗回路とを有し、前記加算出力VO1と加算出力VO2とを加算した加算出力VO12を発生する第3の加算回路を備えたアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A summed output V O1 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I0 by the coefficient C 0 and an analog voltage obtained by multiplying the analog voltage V I1 by the coefficient C 1. A first adder circuit to be generated;
A differential transistor circuit T I2 the analog input voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected, at least an analog voltage obtained by multiplying the constant C 2 to the analog voltage V I2, analog voltage V I3 constant C 3 a sum output V O2 obtained by adding the analog voltage obtained by multiplying a differential transistor circuit T O1 of the second summing circuit and the sum output V O1, for generating are input, the differential transistor circuit T O2 of the sum output V O2 is input, the differential transistor circuit T the O1 and the differential transistor circuit T O2 and a third load resistor circuit connected in common, and the sum output V O1 and an addition output V O2 Analog voltage addition circuit comprising a third adder circuit for generating a sum output V O12 was calculated.
アナログ電圧VI4が入力される差動トランジスタ回路TI4と、アナログ電圧VI5が入力される差動トランジスタ回路TI5と、前記差動トランジスタ回路TI4と差動トランジスタ回路TI5に共通に接続された第4負荷抵抗回路とを有し、少なくともアナログ電圧VI4に係数C4を乗じたアナログ電圧と、アナログ電圧VI5に係数C5を乗じたアナログ電圧とを加算した加算出力VO3を発生する第4の加算回路、
アナログ電圧VI6が入力される差動トランジスタ回路TI6と、アナログ電圧VI7が入力される差動トランジスタ回路TI7と、前記差動トランジスタ回路TI6と差動トランジスタ回路TI7に共通に接続された第5負荷抵抗回路とを有し、少なくともアナログ電圧VI6に係数C6を乗じたアナログ電圧と、アナログ電圧VI7に係数C7を乗じたアナログ電圧を加算した加算出力VO4を発生する第5の加算回路、
前記加算出力VO3が入力される差動トランジスタ回路TO3と、前記加算出力VO4が入力される差動トランジスタ回路TO4と、前記差動トランジスタ回路TO3と差動トランジスタ回路TO4に共通に接続された第6負荷抵抗回路とを有し、前記加算出力VO3と加算出力VO4を加算した加算出力VO34を出力する第6の加算回路、および
前記加算出力VO12と加算出力VO34とを加算し、加算出力VOを発生する第7の加算回路を備えたアナログ電圧加算回路。 The analog voltage addition circuit according to claim 3, further comprising:
Connected to the differential transistor circuit T I4 which analog voltage V I4 is input, the differential transistor circuit T I5 analog voltage V I5 is input in common to the differential transistor circuit T I4 and differential transistor circuits T I5 A summed output V O3 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I4 by the coefficient C 4 and an analog voltage obtained by multiplying the analog voltage V I5 by the coefficient C 5. A fourth adder circuit to be generated;
Connected to the differential transistor circuit T I6 analog voltage V I6 are input, a differential transistor circuit T I7 analog voltage V I7 is input in common to the differential transistor circuit T I6 and the differential transistor circuit T I7 And a summed output V O4 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I6 by the coefficient C 6 and an analog voltage obtained by multiplying the analog voltage V I7 by the coefficient C 7. A fifth adder circuit,
A differential transistor circuit T O3 to the sum output V O3 is input, the differential transistor circuit T O4 said sum output V O4 is input commonly to the differential transistor circuit T O3 and differential transistor circuits T O4 A sixth load resistor circuit connected to the output circuit, and a sixth adder circuit that outputs an added output V O34 obtained by adding the added output V O3 and the added output V O4 , and the added output V O12 and the added output V An analog voltage adding circuit including a seventh adding circuit that adds O34 to generate an added output V O.
前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、そのバイアス電圧VBIASと、このバイアス電圧VBIASに対応する増幅率Cとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A load resistance circuit, a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 , a coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
Wherein said coefficient setting circuit is a memory circuit, the memory circuit, wherein the one current source transistor which is common to the current source transistor T C0, T C1, and the bias voltage V BIAS, corresponding to the bias voltage V BIAS A function expression representing the relationship with the amplification factor C or a constant thereof is stored, and a bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the function expression or the constant. Analog voltage adder circuit.
前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1に共通した1つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧VBIASと、増幅率Cのデータを記憶し、これらのデータに基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とするアナログ加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage corresponding to each of a plurality of characteristic points in the amplification factor characteristic of one current source transistor common to the current source transistors T C0 and T C1. V BIAS and amplification factor C data are stored, and a bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on these data.
前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and the memory circuit has an interdependence of the amplification factor of other current source transistors on the amplification factor characteristic of each of the current source transistors T C0 and T C1. An analog voltage adding circuit characterized in that a plurality of functions taking into account the characteristics are stored, and bias voltages V BIAS corresponding to the respective coefficients C 0 and C 1 are set based on these functions.
前記電流源トランジスタTC0、TC1の制御端子に前記係数C0、C1に対応するバイアス電圧VBIASを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタTC0、TC1のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数C0、C1のそれぞれに対応するバイアス電圧VBIASを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and each of the current source transistors T C0 and T C1 has a plurality of characteristic points related to amplification factor characteristics with the bias voltage of the other current source transistor as a parameter. The characteristic data is stored together with the parameter data, and the bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the characteristic data and the parameter data. Analog voltage addition circuit.
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