JP4537265B2 - Analog voltage addition circuit - Google Patents
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Description
この発明は、例えば通信機器のデータ受信ブロックのイコライザに応用されるアナログ電圧加算回路に関するものである。 The present invention relates to an analog voltage adding circuit applied to, for example, an equalizer of a data reception block of a communication device.
通信機器の受信ブロックでは、受信データの劣化を補償するために、アナログＦＩＲ（Finite Impulse Response）型イコライザが使用される。この従来のアナログＦＩＲ型イコライザが下記の非特許文献１および２に開示されている。
In a reception block of a communication device, an analog FIR (Finite Impulse Response) type equalizer is used to compensate for deterioration of received data. This conventional analog FIR type equalizer is disclosed in
これらの文献に開示された従来のアナログＦＩＲ型イコライザを図１２に示す。図１２において、ＶＩＮはアナログデータ、τは遅延素子、○で囲まれたＸはそれぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算する乗算器であり、○で囲まれた＋は加算器である。アナログデータＶＩＮに基づいて、各部分を伝播する信号はすべてアナログ電圧で表わされる。アナログデータＶＩＮの伝播速度がＧｂｐｓ（Giga bit par second）を超えるような回路では、各乗算器および加算器は、高速信号を処理するのに適した差動トランジスタ回路とされることが多い。図１２の遅延素子τを省略すると、図１３の回路となる。これは、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１にそれぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算して加算するアナログ電圧加算回路である。 A conventional analog FIR equalizer disclosed in these documents is shown in FIG. In FIG. 12, VIN is analog data, τ is a delay element, X surrounded by ◯ is a multiplier for multiplying coefficients C 0 , C 1 ,..., C N−1 , respectively. + Is an adder. Based on the analog data VIN , all signals propagating through the parts are represented by analog voltages. In a circuit in which the propagation speed of the analog data VIN exceeds Gbps (Giga bit par second), each multiplier and adder is often a differential transistor circuit suitable for processing a high-speed signal. If the delay element τ of FIG. 12 is omitted, the circuit of FIG. 13 is obtained. This analog voltage V I0, V I1, ···, V IN-1 respectively coefficients C 0, C 1, · · ·, an analog voltage addition circuit for adding by multiplying the C N-1.
図１４は、図１３のアナログ電圧加算回路の具体的な回路図である。この図１４において、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１は、それぞれ差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１の一対のゲート間に与えられる。各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１には、それぞれ係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算するための電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１が接続されている。また、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、すべて共通の負荷抵抗回路Ｒに互いに並列に接続される。この図１４のアナログ電圧加算回路は、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１と電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１により、アナログ電圧ＶＩ０、ＶＩ１、・・・、ＶＩＮ−１のそれぞれに係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算したアナログ電圧ＶＩ０×Ｃ０、ＶＩ１×Ｃ１、・・・、ＶＩＮ−１×ＣＮ−１を加算した加算出力ＶＯを負荷抵抗回路Ｒから出力する。
FIG. 14 is a specific circuit diagram of the analog voltage adding circuit of FIG. In FIG. 14, the analog voltage V I0, V I1, ···, V IN-1 , the differential transistor circuit T I0, T I1 respectively, ..., applied between a pair of the gate of T IN-1 . Each differential transistor circuit T I0, T I1, ···, T to IN-1, respectively coefficients C 0, C 1, ···, C current source transistor for multiplying N-1 T C0, T C1 ,..., TCN-1 are connected. The differential transistor circuits T I0 , T I1 ,..., T IN-1 are all connected in parallel to the common load resistance circuit R. Analog voltage addition circuit in FIG. 14, the differential transistor circuit T I0, T I1, ···, T IN-1 and the current source transistor T C0, T C1, · · ·, by T CN-1, Analog voltage V I0, V I1, ···, V iN-1 of the coefficient to each C 0, C 1, ···, C analog voltage N-1 multiplied V I0 × C 0, V I1 ×
ところで、図１４に示すアナログ電圧加算回路では、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１に流れる電流がすべて共通の負荷抵抗回路Ｒに流れるため、加算出力Ｖ０のコモンモードレベルが低下する問題がある。前記文献１、２では、差動トランジスタ回路および電流源トランジスタにＧａＡｓＭＥＳＦＥＴおよびＳｉＧｅバイポーラトランジスタを用いるので、電源電圧が例えば５（Ｖ）と高く、このコモンモードレベルの低下が大きな問題とはならない。しかし、加算回路を構成する半導体集積回路の低消費電力化と小面積化を狙ってＣＭＯＳトランジスタを用いる場合には、電源電圧が例えば１．２（Ｖ）と低いため、このコモンモードレベルの低下により、各トランジスタが非飽和領域で動作し、各トランジスタに充分な電流を流すことができない。
By the way, in the analog voltage addition circuit shown in FIG. 14, since all the currents flowing through the differential transistor circuits T I0 , T I1 ,..., T IN-1 flow through the common load resistance circuit R, the addition output V 0 There is a problem that the common mode level of the system is lowered. In the
また、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を乗算する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１は、その制御端子にバイアス電圧ＶＢＩＡＳを設定し、そのバイアス電圧ＶＢＡＩＳに対応した増幅率に基づいて、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定するが、その制御端子へのバイアス電圧と増幅率との関係が、非線形関数であるので、各係数Ｃ０、Ｃ１、・・・、ＣＮ−１を与えるためのバイアス電圧ＶＢＩＡＳの設定が困難である。 Further, the current source transistors T C0 , T C1 ,..., T CN−1 that multiply the coefficients C 0 , C 1 ,..., C N−1 set the bias voltage V BIAS at their control terminals. The coefficients C 0 , C 1 ,..., C N−1 are set based on the amplification factor corresponding to the bias voltage V BAIS , and the relationship between the bias voltage to the control terminal and the amplification factor is Since it is a non-linear function, it is difficult to set the bias voltage V BIAS for giving the coefficients C 0 , C 1 ,..., C N−1 .
この発明は、前記コモンモードレベルの低下を抑制することのできる改良されたアナログ電圧加算回路を提案するものである。
また、この発明はアナログ電圧に係数を乗算して加算するときに、係数の設定を容易に行なうことのできるアナログ電圧加算回路を提案するものである。
The present invention proposes an improved analog voltage adding circuit capable of suppressing a decrease in the common mode level.
The present invention also proposes an analog voltage adding circuit that can easily set a coefficient when the analog voltage is multiplied by a coefficient and added.
この発明の第１の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０とアナログ電圧ＶＩ１とを加算した加算出力ＶＯ１を発生する第１の加算回路、アナログ電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する第２の加算回路、および前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路を有し、前記加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路である。 Analog voltage addition circuit according to the first aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input, the differential transistors A first load resistor circuit commonly connected to the circuit T I0 and the differential transistor circuit T I1 , and generates a first output V O1 obtained by adding at least the analog voltage V I0 and the analog voltage V I1 adder circuit, a differential transistor circuit T I2 the analog voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected commonly, by adding at least analog voltage V I2 and the analog voltage V I3 A second adder circuit differential transistor circuit T O1 which and the sum output V O1 is input, for generating the calculated force V O2, the differential transistor circuit T O2 of the sum output V O2 is inputted, the difference A third load resistor circuit commonly connected to the dynamic transistor circuit T O1 and the differential transistor circuit T O2 , and generating a third output V O12 obtained by adding the addition output V O1 and the addition output V O2 ; It is an analog voltage addition circuit provided with this addition circuit.
また、この発明の第２の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された第１負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する第１の加算回路、
アナログ入力電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２に定数Ｃ２を乗じたアナログ電圧と、アナログ電圧ＶＩ３に定数Ｃ３を乗じたアナログ電圧とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路とを有し、前記加算出力ＶO１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路である。
The analog voltage addition circuit according to the second aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A first load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , at least an analog voltage obtained by multiplying the analog voltage V I0 by a coefficient C 0 , and a coefficient for the analog voltage V I1 A first addition circuit for generating an addition output V O1 obtained by adding the analog voltage multiplied by C 1 ;
A differential transistor circuit T I2 the analog input voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected, at least an analog voltage obtained by multiplying the constant C 2 to the analog voltage V I2, analog voltage V I3 constant C 3 a sum output V O2 obtained by adding the analog voltage obtained by multiplying a differential transistor circuit T O1 of the second summing circuit and the sum output V O1, for generating are input, the differential transistor circuit T O2 of the sum output V O2 is input, the differential transistor circuit T the O1 and the differential transistor circuit T O2 and a third load resistor circuit connected in common, and the sum output V O1 and an addition output V O2 An analog voltage addition circuit comprising a third adder circuit for generating a sum output V O12 was calculated.
また、この発明の第３の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０に接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
The analog voltage adding circuit of the third aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistance circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1; a current source transistor T C0 connected to the differential transistor TI 0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficient C 1 to the adder circuit, and the current Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the
また、この発明の第４の観点におけるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
The analog voltage addition circuit according to the fourth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 summing circuit for generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to and said collector Comprising a coefficient setting circuit for setting the source transistor T C0, the
また、この発明の第５の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
The analog voltage addition circuit according to the fifth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; A current source transistor T C1 connected to the differential transistor T I1 and multiplying the analog voltage V I1 by a coefficient C 1 ; an analog voltage obtained by multiplying at least the analog voltage V I0 by a coefficient C 0 ; and an analog voltage V I1 generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficient C 1 to the adder circuit, and the current Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the
さらに、この発明の第６の観点によるアナログ電圧加算回路は、アナログ電圧ＶＩ０が入力される差動トランジスタ回路ＴＩ０と、アナログ電圧ＶＩ１が入力される差動トランジスタ回路ＴＩ１と、前記差動トランジスタ回路ＴＩ０と差動トランジスタ回路ＴＩ１に共通に接続された負荷抵抗回路と、前記差動トランジスタＴＩ０の接続され前記アナログ電圧ＶＩ０に係数Ｃ０を乗算する電流源トランジスタＴＣ０と、前記差動トランジスタＴＩ１に接続され前記アナログ電圧ＶＩ１に係数Ｃ１を乗算する電流源トランジスタＴＣ１を有し、少なくともアナログ電圧ＶＩ０に係数Ｃ０を乗じたアナログ電圧と、アナログ電圧ＶＩ１に係数Ｃ１を乗じたアナログ電圧とを加算した加算出力ＶＯ１を発生する加算回路、および前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とする。
Furthermore, the analog voltage addition circuit according to the sixth aspect of the present invention includes a differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is inputted, the difference A load resistor circuit commonly connected to the dynamic transistor circuit T I0 and the differential transistor circuit T I1 , a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 ; has a current source transistor T C1 multiplying the coefficient C 1 to the differential transistor is connected to the T I1 the analog voltage V I1, and the analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, analog voltage V I1 summing circuit for generating a sum output V O1 obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to and said collector Comprising a coefficient setting circuit for setting the source transistor T C0, the
この発明の第１、第２の観点によるアナログ電圧加算回路では、第１、第２、第３の加算回路が、それぞれ第１、第２、第３負荷抵抗回路を有するので、各加算回路における出力のコモンモードレベルの低下を抑制することができる。 In the analog voltage adder circuit according to the first and second aspects of the present invention, the first, second, and third adder circuits have the first, second, and third load resistance circuits, respectively. A decrease in the common mode level of the output can be suppressed.
また、この発明の第３の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。 The analog voltage adding circuit according to the third aspect of the present invention further includes a coefficient setting circuit for setting bias voltages V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1 . The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage V BIAS and an amplification corresponding to the bias voltage V BIAS for one current source transistor common to the current source transistors T C0 and T C1. The function expression representing the relationship with the rate C or a constant thereof is stored, and the bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the function expression or the constant, so that each coefficient C 0 , C 1 can be easily set to the bias voltage V BIAS corresponding to each of C 1 and C 1 .
また、この発明の第４の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。
The analog voltage adding circuit according to the fourth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage corresponding to each of a plurality of characteristic points in the amplification factor characteristic of one current source transistor common to the current source transistors T C0 and T C1. stores and V bIAS, the data of the amplification factor C, and based on these data, since a bias voltage V bIAS that correspond to each of the
また、この発明の第５の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。 The analog voltage adding circuit according to the fifth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and the memory circuit has, for each of the current source transistors T C0 and T C1 , the amplification factor characteristic of the current source transistor and the mutual dependence of the amplification factor of the other current source transistor storing a plurality of functions in consideration of sex, on the basis of each of these functions, because setting the corresponding bias voltage V bIAS to each of the coefficients C 0, C 1, to each of the coefficients C 0, C 1 The corresponding bias voltage V BIAS can be easily set.
また、この発明の第６の観点によるアナログ電圧加算回路では、電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、この係数設定回路がメモリ回路を含み、このメモリ回路が、各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定するので、各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを容易に設定することができる。 The analog voltage adding circuit according to the sixth aspect of the present invention further includes a coefficient setting circuit for setting the bias voltage V BIAS corresponding to the coefficients C 0 and C 1 at the control terminals of the current source transistors T C0 and T C1. The coefficient setting circuit includes a memory circuit, and each of the current source transistors T C0 and T C1 has a plurality of characteristic points related to amplification factor characteristics with the bias voltage of the other current source transistor as a parameter. the characteristic data, and stored with the data of the parameter, based on these data for each characteristic data and parameters, since setting the corresponding bias voltage V bIAS to each of the coefficients C 0, C 1, each coefficient C 0 , C 1 can be easily set to the bias voltage V BIAS corresponding to each of C 1 and C 1 .
以下この発明のいくつかの実施の形態について、図面を参照して説明する。 Several embodiments of the present invention will be described below with reference to the drawings.
実施の形態１．
図１は、この発明によるアナログ電圧加算回路の実施の形態１を示す演算系統図、図２は、この実施の形態１の具体的な電気回路図である。
FIG. 1 is a calculation system
図１に示す実施の形態１のアナログ加算回路は、４つのアナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３を加算して、加算出力ＶＯ１２を発生するアナログ加算回路である。加算出力ＶＯ１２は、次の（式１）で表わされる。
ＶＯ１２＝ＶＩ０＋ＶＩ１＋ＶＩ２＋ＶＩ３ （式１）
The analog adder circuit according to the first embodiment shown in FIG. 1 is an analog adder circuit that adds four analog voltages V I0 , V I1 , V I2 , and V I3 to generate an added output V O12 . The addition output V O12 is expressed by the following (Equation 1).
V O12 = V I0 + V I1 + V I2 + V I3 (Formula 1)
この実施の形態１のアナログ加算回路は、第１、第２、第３の３つの加算回路１０、１１、２０を備えている。第１の加算回路１０は、アナログ電圧ＶＩ０とアナログ電圧ＶＩ１とを加算した加算出力ＶＯ１を発生する。第２の加算回路１１は、アナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する。この実施の形態１のアナログ加算回路は、（式１）の加算を行なうために、３つの加算回路１０、１１、２０を使用する。
The analog adder circuit according to the first embodiment includes first, second, and
図２に示す実施の形態１の具体的な電気回路図において、第１の加算回路１０は、２つの差動トランジスタ回路ＴＩ０、ＴＩ１と、これらの各差動トランジスタ回路ＴＩ０、ＴＩ１のそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１と、各差動トランジスタ回路ＴＩ０、ＴＩ１に共通に接続された第１負荷抵抗回路Ｒ１を含む。この第１負荷抵抗回路Ｒ１は、一対の互いに抵抗値の等しい抵抗Ｒ１１、Ｒ１２を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路ＴＩ０は、一対のトランジスタＴＩ０１、ＴＩ０２で構成され、これらの一対のトランジスタＴＩ０１、ＴＩ０２には、電流源トランジスタＴＣ０が共通に接続される。これらのトランジスタＴＩ０１、ＴＩ０２と電流源トランジスタＴＣ０とは、ＣＭＯＳＦＥＴで構成される。これらの一対のトランジスタＴＩ０１、ＴＩ０２の各ゲートの間に、アナログ電圧ＶＩ０が供給され、電流源トランジスタＴＣ０は、この実施の形態１では、アナログ電圧ＶＩ０に係数１を乗算する。これらの一対のトランジスタＴＩ０１、ＴＩ０２は、それぞれ抵抗Ｒ１１、Ｒ１２に接続される。
Differential transistor circuit T I0 is composed of a pair of transistors T I01, T I02, These pair of transistors T I01, T I02, the current source transistor T C0 are connected in common. To these transistors T I01, T I02 and a current source transistor T C0, composed CMOSFET. During these gates of the pair of transistors T I01, T I02, it is supplied analog voltage V I0, the current source transistor T C0 is, in the first embodiment, is multiplied by a
差動トランジスタ回路ＴＩ１は、一対のトランジスタＴＩ１１、ＴＩ１２で構成され、これらの一対のトランジスタＴＩ１１、ＴＩ１２には、電流源トランジスタＴＣ１が共通に接続される。これらのトランジスタＴＩ１１、ＴＩ１２と電流源トランジスタＴＣ１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ１１、ＴＩ１２の各ゲートの間に、アナログ電圧ＶＩ１が供給され、電流源トランジスタＴＣ１は、この実施の形態１では、アナログ電圧ＶＩ１に係数１を乗算する。これらの一対のトランジスタＴＩ１１、ＴＩ１２は、それぞれ抵抗Ｒ１１、Ｒ１２に接続される。
The differential transistor circuit T I1 includes a pair of transistors T I11 and T I12 , and a current source transistor T C1 is commonly connected to the pair of transistors T I11 and T I12 . These transistors T I11 and T I12 and the current source transistor T C1 are formed of CMOSFETs. An analog voltage V I1 is supplied between the gates of the transistors T I11 and T I12 , and the current source transistor T C1 multiplies the analog voltage V I1 by a
第１の加算回路１０において、第１負荷抵抗回路Ｒ１には、アナログ電圧ＶＩ０、ＶＩ１がそれぞれ入力される２つの差動トランジスタ回路ＴＩ０、ＴＩ１が共通に接続される。この第１負荷抵抗回路Ｒ１に接続される差動トランジスタ回路数は２であり、４つのすべてのアナログ電圧が入力される４つの差動トランジスタ回路を接続するものに比較して、第１負荷抵抗回路Ｒ１に流れる電流を低減することができる。
In the
図２に示す実施の形態１の具体的な電気回路図において、第２の加算回路１１は、２つの差動トランジスタ回路ＴＩ２、ＴＩ３と、これらの各差動トランジスタ回路ＴＩ２、ＴＩ３のそれぞれに接続された電流源トランジスタＴＣ２、ＴＣ３と、各差動トランジスタ回路ＴＩ２、ＴＩ３に共通に接続された第２負荷抵抗回路Ｒ２を含む。この第２負荷抵抗回路Ｒ２は、一対の互いに抵抗値の等しい抵抗Ｒ２１、Ｒ２２を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路ＴＩ２は、一対のトランジスタＴＩ２１、ＴＩ２２で構成され、これらの一対のトランジスタＴＩ２１、ＴＩ２２には、電流源トランジスタＴＣ２が共通に接続される。これらのトランジスタＴＩ２１、ＴＩ２２と電流源トランジスタＴＣ２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ２１、ＴＩ２２の各ゲートの間に、アナログ電圧ＶＩ２が供給され、電流源トランジスタＴＣ２は、この実施の形態１では、アナログ電圧ＶＩ２に係数１を乗算する。これらの一対のトランジスタＴＩ２１、ＴＩ２２は、それぞれ抵抗Ｒ２１、Ｒ２２に接続される。
The differential transistor circuit T I2 includes a pair of transistors T I21 and T I22 , and a current source transistor T C2 is commonly connected to the pair of transistors T I21 and T I22 . These transistors T I21 and T I22 and the current source transistor T C2 are formed of CMOSFETs. An analog voltage V I2 is supplied between the gates of the transistors T I21 and T I22 , and the current source transistor T C2 multiplies the analog voltage V I2 by a
差動トランジスタ回路ＴＩ３は、一対のトランジスタＴＩ３１、ＴＩ３２で構成され、これらの一対のトランジスタＴＩ３１、ＴＩ３２には、電流源トランジスタＴＣ３が共通に接続される。これらのトランジスタＴＩ３１、ＴＩ３２と電流源トランジスタＴＣ３とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ３１、ＴＩ３２の各ゲートの間に、アナログ電圧ＶＩ３が供給され、電流源トランジスタＴＣ３は、この実施の形態１では、アナログ電圧ＶＩ３に係数１を乗算する。これらの一対のトランジスタＴＩ３１、ＴＩ３２は、それぞれ抵抗Ｒ２１、Ｒ２２に接続される。
The differential transistor circuit T I3 includes a pair of transistors T I31 and T I32 , and a current source transistor T C3 is commonly connected to the pair of transistors T I31 and T I32 . These transistors T I31 and T I32 and the current source transistor T C3 are formed of CMOSFETs. An analog voltage V I3 is supplied between the gates of the transistors T I31 and T I32 , and the current source transistor T C3 multiplies the analog voltage V I3 by a
第２の加算回路１１において、第２負荷抵抗回路Ｒ２には、２つの差動トランジスタ回路ＴＩ２、ＴＩ３が共通に接続される。この第２負荷抵抗回路Ｒ２に接続される差動トランジスタ回路数は２であり、４つのすべてのアナログ電圧が入力される４つの差動トランジスタ回路を接続するものに比較して、第２負荷抵抗回路Ｒ２に流れる電流を低減することができる。
In the
図２に示す実施の形態１の具体的な電気回路図において、第３の加算回路２０は、２つの差動トランジスタ回路ＴＯ１、ＴＯ２と、これらの各差動トランジスタ回路ＴＯ１、ＴＯ２のそれぞれに接続された電流源トランジスタＴＣＯ１、ＴＣＯ２と、各差動トランジスタ回路ＴＯ１、ＴＯ２に共通に接続された第３負荷抵抗回路Ｒ３を含む。この第３負荷抵抗回路Ｒ３は、一対の互いに抵抗値の等しい抵抗Ｒ３１、Ｒ３２を含む。
In the specific electric circuit diagram of the first embodiment shown in FIG. 2, the
差動トランジスタ回路ＴＯ１は、一対のトランジスタＴＯ１１、ＴＯ１２で構成され、これらの一対のトランジスタＴＯ１１、ＴＯ１２には、電流源トランジスタＴＣＯ１が共通に接続される。これらのトランジスタＴＯ１１、ＴＯ１２と電流源トランジスタＴＣ０１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ１１、ＴＯ１２の各ゲートの間に、第１の加算回路１０からの加算出力ＶＯ１が供給され、電流源トランジスタＴＣＯ１は、このアナログ電圧ＶＯ１に係数１を乗算する。これらの一対のトランジスタＴＯ１１、ＴＯ１２は、それぞれ抵抗Ｒ３１、Ｒ３２に接続される。
The differential transistor circuit T O1 includes a pair of transistors T O11 and T O12 , and a current source transistor T CO1 is commonly connected to the pair of transistors T O11 and T O12 . These transistors T O11 and T O12 and the current source transistor T C01 are formed of CMOSFETs. The addition output V O1 from the
差動トランジスタ回路ＴＯ２は、一対のトランジスタＴＯ２１、ＴＯ２２で構成され、これらの一対のトランジスタＴＯ２１、ＴＯ２２には、電流源トランジスタＴＣＯ２が共通に接続される。これらのトランジスタＴＯ２１、ＴＯ２２と電流源トランジスタＴＣ０２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ２１、ＴＯ２２の各ゲートの間に、第２の加算回路１１からの加算出力ＶＯ２が供給され、電流源トランジスタＴＣＯ２は、この加算出力ＶＯ２に係数１を乗算する。これらの一対のトランジスタＴＯ２１、ＴＯ２２は、それぞれ抵抗Ｒ３１、Ｒ３２に接続される。
The differential transistor circuit T O2 includes a pair of transistors T O21 and T O22 , and a current source transistor T CO2 is commonly connected to the pair of transistors T O21 and T O22 . These transistors T O21 and T O22 and the current source transistor T C02 are constituted by CMOSFETs. The addition output VO2 from the
第３の加算回路２０において、第３負荷抵抗回路Ｒ３には、２つの差動トランジスタ回路ＴＯ１、ＴＯ２が共通に接続されるが、この第３負荷抵抗回路Ｒ３に接続される差動トランジスタ回路数は２であり、第３負荷抵抗回路Ｒ３に流れる電流を低減することができる。
In the third summing
以上のように、実施の形態１では、３つの加算回路１０、１１、２０を使用するので、各加算回路１０、１１、２０において、負荷抵抗回路Ｒ１、Ｒ２、Ｒ３に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
As described above, in the first embodiment, since the three
なお、実施の形態１では、２つの加算回路１０、１１がともに２つのアナログ電圧を加算するように構成したが、各加算回路１０、１１がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態１のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１に割り振ることにより、各加算回路１０、１１のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１におけるコモンモードレベルの低下を抑制することができ、また、加算回路２０についても、コモンモードレベルの低下を抑制することができる。
In the first embodiment, the two
実施の形態２．
図３は、この発明によるアナログ電圧加算回路の実施の形態２を示す演算系統図、図４は、この実施の形態２によるアナログ電圧加算回路の具体的な電気回路図である。
FIG. 3 is a calculation system diagram showing an analog voltage adding circuit according to a second embodiment of the present invention, and FIG. 4 is a specific electric circuit diagram of the analog voltage adding circuit according to the second embodiment.
実施の形態２のアナログ電圧加算回路は、実施の形態１のアナログ電圧加算回路に、さらに４つの第４の加算回路１２、第５の加算回路１３、第６の加算回路２１、および第７の加算回路３０を追加し、８つのアナログ電圧ＶＩ０〜ＶＩ７を加算し、加算出力ＶＯを出力する。この加算出力ＶＯは、次の（式２）で表わされる。
ＶＯ＝ＶＩ０＋ＶＩ１＋ＶＩ２＋ＶＩ３＋ＶＩ４＋ＶＩ５＋ＶＩ６＋ＶＩ７ （式２）
The analog voltage adding circuit according to the second embodiment is different from the analog voltage adding circuit according to the first embodiment in that there are four fourth adding
V O = V I0 + V I1 + V I2 + V I3 + V I4 + V I5 + V I6 + V I7 (Formula 2)
この実施の形態２のアナログ電圧加算回路において、第４の加算回路１２、第５の加算回路１３、および第６の加算回路２１は実施の形態１と同様に構成される。第４の加算回路１２は、アナログ電圧ＶＩ４とアナログ電圧ＶＩ５を加算し、加算出力ＶＯ３を出力するように構成される。第５の加算回路１３は、アナログ電圧ＶＩ６とアナログ電圧ＶＩ７を加算し、加算出力ＶＯ４を出力するように構成される。第６の加算回路２１は、第４の加算回路１２からの加算出力ＶＯ３と第５の加算回路１３からの加算出力ＶＯ４とを加算し、加算出力ＶＯ３４を出力するように構成される。また、第７の加算回路３０は、第３の加算回路２０からの加算出力ＶＯ１２と第６の加算回路２１からの加算出力ＶＯ３４とを加算し、加算出力ＶＯを出力する。
In the analog voltage adding circuit of the second embodiment, the fourth adding
図４に示す実施の形態２の具体的な電気回路図において、第４の加算回路１２は、２つの差動トランジスタ回路ＴＩ４、ＴＩ５と、これらの各差動トランジスタ回路ＴＩ４、ＴＩ５のそれぞれに接続された電流源トランジスタＴＣ４、ＴＣ５と、各差動トランジスタ回路ＴＩ４、ＴＩ５に共通に接続された第４負荷抵抗回路Ｒ４を含む。この第４負荷抵抗回路Ｒ４は、一対の互いに抵抗値の等しい抵抗Ｒ４１、Ｒ４２を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路ＴＩ４は、一対のトランジスタＴＩ４１、ＴＩ４２で構成され、これらの一対のトランジスタＴＩ４１、ＴＩ４２には、電流源トランジスタＴＣ４が共通に接続される。これらのトランジスタＴＩ４１、ＴＩ４２と電流源トランジスタＴＣ４とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ４１、ＴＩ４２の各ゲートの間に、アナログ電圧ＶＩ４が供給され、電流源トランジスタＴＣ４は、この実施の形態２では、アナログ電圧ＶＩ４に係数１を乗算する。これらの一対のトランジスタＴＩ４１、ＴＩ４２は、それぞれ抵抗Ｒ４１、Ｒ４２に接続される。
The differential transistor circuit T I4 includes a pair of transistors T I41 and T I42 , and a current source transistor T C4 is commonly connected to the pair of transistors T I41 and T I42 . These transistors T I41 and T I42 and the current source transistor T C4 are formed of CMOSFETs. An analog voltage V I4 is supplied between the gates of the transistors T I41 and T I42 , and the current source transistor T C4 multiplies the analog voltage V I4 by a
差動トランジスタ回路ＴＩ５は、一対のトランジスタＴＩ５１、ＴＩ５２で構成され、これらの一対のトランジスタＴＩ５１、ＴＩ５２には、電流源トランジスタＴＣ５が共通に接続される。これらのトランジスタＴＩ５１、ＴＩ５２と電流源トランジスタＴＣ５とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ５１、ＴＩ５２の各ゲートの間に、アナログ電圧ＶＩ５が供給され、電流源トランジスタＴＣ５は、この実施の形態２では、アナログ電圧ＶＩ５に係数１を乗算する。これらの一対のトランジスタＴＩ５１、ＴＩ５２は、それぞれ抵抗Ｒ４１、Ｒ４２に接続される。
The differential transistor circuit T I5 includes a pair of transistors T I51 and T I52 , and a current source transistor T C5 is commonly connected to the pair of transistors T I51 and T I52 . These transistors T I51 and T I52 and the current source transistor T C5 are formed of CMOSFETs. An analog voltage V I5 is supplied between the gates of the transistors T I51 and T I52 , and the current source transistor T C5 multiplies the analog voltage V I5 by a
第４の加算回路１２において、第４負荷抵抗回路Ｒ４には、２つの差動トランジスタ回路ＴＩ４、ＴＩ５が共通に接続される。この第４負荷抵抗回路Ｒ４に接続される差動トランジスタ回路数は２であり、８つのすべてのアナログ電圧が入力される８つの差動トランジスタ回路を接続するものに比較して、第４負荷抵抗回路Ｒ４に流れる電流を低減することができる。
In the
図４に示す実施の形態２の具体的な電気回路図において、第５の加算回路１３は、２つの差動トランジスタ回路ＴＩ６、ＴＩ７と、これらの各差動トランジスタ回路ＴＩ６、ＴＩ７のそれぞれに接続された電流源トランジスタＴＣ６、ＴＣ７と、各差動トランジスタ回路ＴＩ６、ＴＩ７に共通に接続された第５負荷抵抗回路Ｒ５を含む。この第５負荷抵抗回路Ｒ５は、一対の互いに抵抗値の等しい抵抗Ｒ５１、Ｒ５２を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路ＴＩ６は、一対のトランジスタＴＩ６１、ＴＩ６２で構成され、これらの一対のトランジスタＴＩ６１、ＴＩ６２には、電流源トランジスタＴＣ６が共通に接続される。これらのトランジスタＴＩ６１、ＴＩ６２と電流源トランジスタＴＣ６とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ６１、ＴＩ６２の各ゲートの間に、アナログ電圧ＶＩ６が供給され、電流源トランジスタＴＣ６は、この実施の形態２では、アナログ電圧ＶＩ６に係数１を乗算する。これらの一対のトランジスタＴＩ６１、ＴＩ６２は、それぞれ抵抗Ｒ５１、Ｒ５２に接続される。
Differential transistor circuit T I6 is composed of a pair of transistors T I61, T I62, These pair of transistors T I61, T I62, the current source transistor T C6 are connected in common. To these transistors T I61, T I62 and a current source transistor T C6, composed CMOSFET. Between the gates of the transistors T I61, T I62, it is supplied analog voltage V I6, the current source transistor T C6 is, in the second embodiment, is multiplied by a
差動トランジスタ回路ＴＩ７は、一対のトランジスタＴＩ７１、ＴＩ７２で構成され、これらの一対のトランジスタＴＩ７１、ＴＩ７２には、電流源トランジスタＴＣ７が共通に接続される。これらのトランジスタＴＩ７１、ＴＩ７２と電流源トランジスタＴＣ７とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＩ７１、ＴＩ７２の各ゲートの間に、アナログ電圧ＶＩ７が供給され、電流源トランジスタＴＣ７は、この実施の形態２では、アナログ電圧ＶＩ７に係数１を乗算する。これらの一対のトランジスタＴＩ７１、ＴＩ７２は、それぞれ抵抗Ｒ５１、Ｒ５２に接続される。
The differential transistor circuit T I7 includes a pair of transistors T I71 and T I72 , and a current source transistor T C7 is commonly connected to the pair of transistors T I71 and T I72 . These transistors T I71 and T I72 and the current source transistor T C7 are formed of CMOSFETs . An analog voltage V I7 is supplied between the gates of the transistors T I71 and T I72 , and the current source transistor T C7 multiplies the analog voltage V I7 by a
第５の加算回路１３において、第５負荷抵抗回路Ｒ５には、２つの差動トランジスタ回路ＴＩ６、ＴＩ７が共通に接続される。この第５負荷抵抗回路Ｒ５に接続される差動トランジスタ回路数は２であり、８つのすべてのアナログ電圧が入力される８つの差動トランジスタ回路を接続するものに比較して、第５負荷抵抗回路Ｒ５に流れる電流を低減することができる。
In a
図４に示す実施の形態２の具体的な電気回路図において、第６の加算回路２１は、２つの差動トランジスタ回路ＴＯ３、ＴＯ４と、これらの各差動トランジスタ回路ＴＯ３、ＴＯ４のそれぞれに接続された電流源トランジスタＴＣＯ３、ＴＣＯ４と、各差動トランジスタ回路ＴＯ３、ＴＯ４に共通に接続された第６負荷抵抗回路Ｒ６を含む。この第６負荷抵抗回路Ｒ６は、一対の互いに抵抗値の等しい抵抗Ｒ６１、Ｒ６２を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路ＴＯ３は、一対のトランジスタＴＯ３１、ＴＯ３２で構成され、これらの一対のトランジスタＴＯ３１、ＴＯ３２には、電流源トランジスタＴＣＯ３が共通に接続される。これらのトランジスタＴＯ３１、ＴＯ３２と電流源トランジスタＴＣ０３とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ３１、ＴＯ３２の各ゲートの間に、第４の加算回路１２からの加算出力ＶＯ３が供給され、電流源トランジスタＴＣＯ３は、この加算出力ＶＯ３に係数１を乗算する。これらの一対のトランジスタＴＯ３１、ＴＯ３２は、それぞれ抵抗Ｒ６１、Ｒ６２に接続される。
The differential transistor circuit T O3 includes a pair of transistors T O31 and T O32 , and a current source transistor T CO3 is commonly connected to the pair of transistors T O31 and T O32 . These transistors T O31 and T O32 and the current source transistor T C03 are formed of CMOSFETs . The addition output V O3 from the
差動トランジスタ回路ＴＯ４は、一対のトランジスタＴＯ４１、ＴＯ４２で構成され、これらの一対のトランジスタＴＯ４１、ＴＯ４２には、電流源トランジスタＴＣＯ４が共通に接続される。これらのトランジスタＴＯ４１、ＴＯ４２と電流源トランジスタＴＣ０４とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴＯ４１、ＴＯ４２の各ゲートの間に、第５の加算回路１３からの加算出力ＶＯ４が供給され、電流源トランジスタＴＣＯ４は、この加算出力ＶＯ４に係数１を乗算する。これらの一対のトランジスタＴＯ４１、ＴＯ４２は、それぞれ抵抗Ｒ６１、Ｒ６２に接続される。
The differential transistor circuit T O4 includes a pair of transistors T O41 and T O42 , and a current source transistor T CO4 is commonly connected to the pair of transistors T O41 and T O42 . These transistors T O41 and T O42 and the current source transistor T C04 are constituted by CMOSFETs . The addition output VO4 from the
第６の加算回路２１において、第６負荷抵抗回路Ｒ６には、２つの差動トランジスタ回路ＴＯ３、ＴＯ４が共通に接続されるが、この第６負荷抵抗回路Ｒ６に接続される差動トランジスタ回路数は２であり、第６負荷抵抗回路Ｒ６に流れる電流を低減することができる。
In
図４に示す実施の形態２の具体的な電気回路図において、第７の加算回路３０は、２つの差動トランジスタ回路Ｔ１、Ｔ２と、これらの各差動トランジスタ回路Ｔ１、Ｔ２のそれぞれに接続された電流源トランジスタＴＣ１１、ＴＣ１２と、各差動トランジスタ回路Ｔ１、Ｔ２に共通に接続された第７負荷抵抗回路Ｒ７を含む。この第７負荷抵抗回路Ｒ７は、一対の互いに抵抗値の等しい抵抗Ｒ７１、Ｒ７２を含む。
In the specific electric circuit diagram of the second embodiment shown in FIG. 4, the
差動トランジスタ回路Ｔ１は、一対のトランジスタＴ１１、Ｔ１２で構成され、これらの一対のトランジスタＴ１１、Ｔ１２には、電流源トランジスタＴＣ１１が共通に接続される。これらのトランジスタＴ１１、Ｔ１２と電流源トランジスタＴＣ１１とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴ１１、Ｔ１２の各ゲートの間に、第３の加算回路２０からの加算出力ＶＯ１２が供給され、電流源トランジスタＴＣ１１は、この加算出力ＶＯ１２に係数１を乗算する。これらの一対のトランジスタＴ１１、Ｔ１２は、それぞれ抵抗Ｒ７１、Ｒ７２に接続される。
Differential transistor circuit T 1 is composed of a pair of transistors T 11, T 12, These pair of transistors T 11, T 12, a current source transistor T C11 are connected in common. These transistors T 11 and T 12 and the current source transistor T C11 are formed of CMOSFETs. The addition output V O12 from the
差動トランジスタ回路Ｔ２は、一対のトランジスタＴ２１、Ｔ２２で構成され、これらの一対のトランジスタＴ２１、Ｔ２２には、電流源トランジスタＴＣ１２が共通に接続される。これらのトランジスタＴ２１、Ｔ２２と電流源トランジスタＴＣ１２とは、ＣＭＯＳＦＥＴで構成される。トランジスタＴ２１、Ｔ２２の各ゲートの間に、第６の加算回路２１からの加算出力ＶＯ３４が供給され、電流源トランジスタＴＣ１２は、この加算出力ＶＯ３４に係数１を乗算する。これらの一対のトランジスタＴ２１、Ｔ２２は、それぞれ抵抗Ｒ７１、Ｒ７２に接続される。
Differential transistor circuit T 2 are formed of a pair of transistors T 21, T 22, These pair of transistors T 21, T 22, a current source transistor T C12 are connected in common. These transistors T 21 and T 22 and the current source transistor T C12 are constituted by CMOSFETs. The addition output V O34 from the
第７の加算回路３０において、第７負荷抵抗回路Ｒ７には、２つの加算出力ＶＯ１２、ＶＯ３４が入力される２つの差動トランジスタ回路Ｔ１、Ｔ２が共通に接続されるが、この第７負荷抵抗回路Ｒ７に接続される差動トランジスタ回路数は２であり、第７負荷抵抗回路Ｒ７に流れる電流を低減することができる。
In a
以上のように、実施の形態２では、７つの加算回路１０、１１、１２、１３、２０、２１、３０を使用するので、これらの各加算回路において、負荷抵抗回路Ｒ１〜Ｒ７に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
As described above, since the seven
なお、実施の形態２では、４つの加算回路１０、１１、１２、１３がともに２つのアナログ電圧を加算するように構成したが、各加算回路１０、１１、１２、１３がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態２のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１、１２、１３に割り振ることにより、各加算回路１０、１１、１２、１３のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１、１２、１３におけるコモンモードレベルの低下を抑制することができ、併せて加算回路２０、２１、３０についても、コモンモードレベルの低下を抑制することができる。
In the second embodiment, each of the four
実施の形態３．
図５は、この発明によるアナログ電圧加算回路の実施の形態３を示す演算系統図である。この実施の形態３によるアナログ電圧加算回路の具体的な電気回路図は、図２と同じである。
Embodiment 3 FIG.
FIG. 5 is an operation system diagram showing an embodiment 3 of the analog voltage adding circuit according to the present invention. A specific electric circuit diagram of the analog voltage adding circuit according to the third embodiment is the same as FIG.
この実施の形態３のアナログ電圧加算回路は、実施の形態１を変形し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３のそれぞれに係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を乗算した後、それらを加算するものである。その他は実施の形態１と同じに構成される。 The analog voltage adding circuit of the third embodiment is a modification of the first embodiment and multiplies the analog voltages V I0 , V I1 , V I2 , and V I3 by coefficients C 0 , C 1 , C 2 , and C 3 , respectively. And then add them. The other configuration is the same as that of the first embodiment.
この実施の形態３では、図５に示すように、第１の加算回路１０に乗算器Ｘ０、Ｘ１が配置され、また第２の加算回路１１に乗算器Ｘ２、Ｘ３が配置される。乗算器Ｘ０は、アナログ電圧ＶＩ０に係数Ｃ０を、乗算器Ｘ１はアナログ電圧ＶＩ１に係数Ｃ１を、乗算器Ｘ２はアナログ電圧ＶＩ２に係数Ｃ２を、また乗算器Ｘ３はアナログ電圧ＶＩ３に係数Ｃ３をそれぞれ乗算する。
In the third embodiment, as shown in FIG. 5, the multipliers X0 and X1 are arranged in the
第１の加算回路１０は、アナログ電圧ＶＩ０に係数Ｃ０を乗算したアナログ電圧ＶＩ０×Ｃ０と、アナログ電圧ＶＩ１に係数Ｃ１を乗算したアナログ電圧ＶＩ１×Ｃ１とを加算した加算出力ＶＯ１＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を出力する。第２の加算回路１１は、アナログ電圧ＶＩ２に係数Ｃ２を乗算したアナログ電圧ＶＩ２×Ｃ２と、アナログ電圧ＶＩ３に係数Ｃ３を乗算したアナログ電圧ＶＩ３×Ｃ３とを加算した加算出力ＶＯ２＝ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３を出力する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２を加算し、次の（式３）で表わされる加算出力ＶＯ１２を発生する。
ＶＯ１２＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３ （式３）
The
V O12 = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 + V I3 × C 3 (Formula 3)
この実施の形態３の乗算器Ｘ０、Ｘ１、Ｘ２、Ｘ３は、それぞれ図２に示す電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３により構成される。実施の形態１では、これらの電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３はすべて係数１を乗算したが、実施の形態３では、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３の制御端子、具体的にはゲートに対するバイアス電圧ＶＢＩＡＳが、それぞれ係数Ｃ０、Ｃ１、Ｃ２、Ｃ３を与えるように設定される。
The multipliers X0, X1, X2, and X3 of the third embodiment are configured by current source transistors T C0 , T C1 , T C2 , and T C3 shown in FIG. In the first embodiment, these current source transistors T C0 , T C1 , T C2 , and T C3 are all multiplied by a
実施の形態３でも、３つの加算回路１０、１１、２０を使用するので、実施の形態１と同様に、これらの各加算回路１０、１１、２０において、負荷抵抗回路Ｒ１、Ｒ２、Ｒ３に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
Also in the third embodiment, since the three
なお、実施の形態３でも、２つの各加算回路１０、１１がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態３のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１に割り振ることにより、各加算回路１０、１１のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１におけるコモンモードレベルの低下を抑制することができ、また、加算回路２０についても、コモンモードレベルの低下を抑制することができる。
In the third embodiment, each of the two
実施の形態４．
図６は、この発明によるアナログ電圧加算回路の実施の形態４を示す演算系統図である。この実施の形態４のアナログ電圧加算回路の具体的な電気回路図は、図４と同じである。
Embodiment 4 FIG.
FIG. 6 is an operation system diagram showing an embodiment 4 of the analog voltage adding circuit according to the present invention. A specific electric circuit diagram of the analog voltage adding circuit of the fourth embodiment is the same as FIG.
この実施の形態４のアナログ電圧加算回路は、実施の形態２を変形し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４、ＶＩ５、ＶＩ６、ＶＩ７のそれぞれに係数Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７を乗算した後、それらを加算するものである。その他は実施の形態２と同じに構成される。 The analog voltage adding circuit of the fourth embodiment is a modification of the second embodiment, and the coefficient C is added to each of the analog voltages V I0 , V I1 , V I2 , V I3 , V I4 , V I5 , V I6 , and V I7. 0, C 1, C 2, C 3, C 4, C 5, after it has been multiplied by the C 6, C 7, is intended to add them. The other configuration is the same as that of the second embodiment.
この実施の形態４では、図６に示すように、第１の加算回路１０に乗算器Ｘ０、Ｘ１が、第２の加算回路１１に乗算器Ｘ２、Ｘ３が、第４の加算回路１２に乗算器Ｘ４、Ｘ５が、また第５の加算回路１３に乗算器Ｘ６、Ｘ７がそれぞれ配置される。乗算器Ｘ０は、アナログ電圧ＶＩ０に係数Ｃ０を、乗算器Ｘ１はアナログ電圧ＶＩ１に係数Ｃ１を、乗算器Ｘ２はアナログ電圧ＶＩ２に係数Ｃ２を、また乗算器Ｘ３はアナログ電圧ＶＩ３に係数Ｃ３をそれぞれ乗算する。加えて、乗算器Ｘ４は、アナログ電圧ＶＩ４に係数Ｃ４を、乗算器Ｘ５はアナログ電圧ＶＩ５に係数Ｃ５を、乗算器Ｘ６はアナログ電圧ＶＩ６に係数Ｃ６を、また乗算器Ｘ７はアナログ電圧ＶＩ７に係数Ｃ７をそれぞれ乗算する。
In the fourth embodiment, as shown in FIG. 6, the
第１の加算回路１０は、アナログ電圧ＶＩ０に係数Ｃ０を乗算したアナログ電圧ＶＩ０×Ｃ０と、アナログ電圧ＶＩ１に係数Ｃ１を乗算したアナログ電圧ＶＩ１×Ｃ１とを加算した加算出力ＶＯ１＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を出力する。第２の加算回路１１は、アナログ電圧ＶＩ２に係数Ｃ２を乗算したアナログ電圧ＶＩ２×Ｃ２と、アナログ電圧ＶＩ３に係数Ｃ３を乗算したアナログ電圧ＶＩ３×Ｃ３とを加算した加算出力ＶＯ２＝ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３を出力する。第３の加算回路２０は、加算出力ＶＯ１と加算出力ＶＯ２を加算した加算出力ＶＯ１２を出力する。
The
第４の加算回路１２は、アナログ電圧ＶＩ４に係数Ｃ４を乗算したアナログ電圧ＶＩ４×Ｃ４と、アナログ電圧ＶＩ５に係数Ｃ５を乗算したアナログ電圧ＶＩ５×Ｃ５とを加算した加算出力ＶＯ３＝ＶＩ４×Ｃ４＋ＶＩ５×Ｃ５を出力する。第５の加算回路１３は、アナログ電圧ＶＩ６に係数Ｃ６を乗算したアナログ電圧ＶＩ６×Ｃ６と、アナログ電圧ＶＩ７に係数Ｃ７を乗算したアナログ電圧ＶＩ７×Ｃ７とを加算した加算出力ＶＯ４＝ＶＩ６×Ｃ６＋ＶＩ７×Ｃ７を出力する。第６の加算回路２１は、加算出力ＶＯ３と加算出力ＶＯ４を加算した加算出力ＶＯ３４を出力する。
The
第７の加算回路３０は、第３の加算回路２０からの加算出力ＶＯ１２と、第６の加算回路２１からの加算出力ＶＯ３４とを加算するので、この第７の加算回路３０の加算出力ＶＯは、次の（式４）で表わされる。
ＶＯ＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２＋ＶＩ３×Ｃ３＋ＶＩ４×Ｃ４＋
ＶＩ５×Ｃ５＋ＶＩ６×Ｃ６＋ＶＩ７×Ｃ７ （式４）
Since the
V O = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 + V I3 × C 3 + V I4 × C 4 +
V I5 × C 5 + V I6 × C 6 + V I7 × C 7 (Formula 4)
この実施の形態４の乗算器Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７は、それぞれ図４に示す電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７により構成される。実施の形態２では、これらの電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７はすべて係数１を乗算したが、実施の形態４では、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４、ＴＣ５、ＴＣ６、ＴＣ７の制御端子、具体的にはゲートに対するバイアス電圧ＶＢＩＡＳが、それぞれ係数Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７を与えるように設定される。
The multipliers X0, X1, X2, X3, X4, X5, X6, and X7 of the fourth embodiment are respectively current source transistors T C0 , T C1 , T C2 , T C3 , T C4 , T C5 shown in FIG. , T C6 and T C7 . In the second embodiment, these current source transistors T C0 , T C1 , T C2 , T C3 , T C4 , T C5 , T C6 , and T C7 are all multiplied by a
実施の形態４でも、７つの加算回路１０、１１、１２、１３、２０、２１、３０を使用するので、実施の形態２と同様に、これらの各加算回路において、負荷抵抗回路Ｒ１〜Ｒ７に流れる電流を低減することができ、コモンモードレベルの低下を抑制することができる。
Also in the fourth embodiment, since seven
なお、実施の形態４では、４つの各加算回路１０、１１、１２、１３がそれぞれ３つ以上のアナログ電圧を加算するように構成することもできる。実施の形態４のアナログ加算回路が全体として加算すべきアナログ電圧の数をＮとすると、このＮ個のアナログ電圧を加算回路１０、１１、１２、１３に割り振ることにより、各加算回路１０、１１、１２、１３のそれぞれが加算するアナログ電圧の数ＭをＮよりも小さくし、加算回路１０、１１、１２、１３におけるコモンモードレベルの低下を抑制することができ、併せて加算回路２０、２１、３０についても、コモンモードレベルの低下を抑制することができる。
In the fourth embodiment, each of the four
実施の形態５．
図７は、この発明によるアナログ電圧加算回路を構成する半導体集積回路の実施の形態５を示すブロック回路図である。この実施の形態５の半導体集積回路は、ワンチップの半導体集積回路で構成され、図７に示すように、アナログＦＩＲ型イコライザ５０と、アナログーディジタル変換器（ＡＤＣ）６０と、ディジタルーアナログ変換器（ＤＡＣ）７０と、ディジタル・シグナル・プロセッサ（ＤＳＰ）８０とを含む。しかし、アナログＦＩＲ型イコライザ５０と、ＡＤＣ６０と、ＤＡＣ７０と、ＤＳＰ８０とを、それぞれ個別の半導体集積回路で構成することもできる。
Embodiment 5 FIG.
FIG. 7 is a block circuit diagram showing a fifth embodiment of the semiconductor integrated circuit constituting the analog voltage adding circuit according to the present invention. The semiconductor integrated circuit of the fifth embodiment is composed of a one-chip semiconductor integrated circuit, and as shown in FIG. 7, an
アナログＦＩＲ型イコライザ５０は、具体的には、実施の形態３または実施の形態４のアナログ電圧加算回路を含んでいる。実施の形態３のアナログ電圧加算回路は、図５に示すように、３つの加算回路１０、１１、２０を有し、具体的には、図２に示すように、第１の加算回路１０における差動トランジスタ回路ＴＩ０、ＴＩ１のそれぞれに電流源トランジスタＴＣ０、ＴＣ１を接続し、また第２の加算回路１１における差動トランジスタ回路ＴＩ２、ＴＩ３のそれぞれに電流源トランジスタＴＣ２、ＴＣ３を接続し、アナログ電圧ＶＩ０、ＶＩ１、ＶＩ２、ＶＩ３にそれぞれ係数ＣＯ、Ｃ１、Ｃ２、Ｃ３を乗算した後に、加算する。また実施の形態４のアナログ加算回路は、図６に示すように、７つの加算回路１０、１１、１２、１３、２０、２１、３０を有し、具体的には、図４に示すように、さらに、第４の加算回路１２における差動トランジスタ回路ＴＩ４、ＴＩ５のそれぞれに電流源トランジスタＴＣ４、ＴＣ５を接続し、また第５の加算回路１３における差動トランジスタ回路ＴＩ６、ＴＩ７のそれぞれに電流源トランジスタＴＣ６、ＴＣ７を接続し、アナログ電圧ＶＩ４、ＶＩ５、ＶＩ６、ＶＩ７にも、それぞれ係数Ｃ４、Ｃ５、Ｃ６、Ｃ７を乗算した後に、加算する。
Specifically,
実施の形態５において、アナログＦＩＲ型イコライザ５０に入力されるアナログ電圧ＶＩＮは、データが送信機から通信経路を通じて送信される間に劣化しているものとする。このアナログ電圧ＶＩＮは、アナログＦＩＲ型イコライザ５０とともに、ＡＤＣ６０にも供給される。このＡＤＣ６０は、アナログ電圧ＶＩＮを離散的なディジタル信号に変換し、ＤＳＰ８０がこのディジタル信号に基づき、アナログＦＩＲ型イコライザ５０に対する係数Ｃ０、Ｃ１、・・・、ＣＮ−１をディジタル値として算出し、ＤＡＣ７０が、この係数Ｃ０、Ｃ１、・・・、ＣＮ−１のディジタル値をアナログ値に変換して、アナログＦＩＲ型イコライザ５０に供給する。この係数Ｃ０、Ｃ１、・・・、ＣＮ−１のアナログ値は、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１の制御端子、具体的には、ゲートにバイアス電圧ＶＢＩＡＳとして与えられ、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１が、それぞれのバイアス電圧ＶＢＩＡＳに対応する増幅率に基づき、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定する。実施の形態５において、ＡＤＣ６０、ＤＡＣ７０およびＤＳＰ８０は、係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定する係数設定回路９０を構成する。
In the fifth embodiment, it is assumed that the analog voltage VIN that is input to the
ＤＳＰ８０による係数の計算のアルゴリズムとして、例えばＬＭＳ（Least-Mean Square）などが用いられる。このＬＭＳは、例えば、クルワー アカデミック パブリシャー（Kluwer Academic Oublishers）から２００４年に発行された、ジョン アール バリー（John R. Barry）とエドワード エー リー（Edward A. Lee）とデビット ジー メッサーシュミット（David G. Messerschmit）による「ディジタル コミュニケーション( Digital Communication)」と題する文献に紹介されている。
As an algorithm for calculating coefficients by the
ＬＭＳアルゴリズムを用いると、リアルタイムで係数Ｃ０、Ｃ１、・・・、ＣＮ−１を算出するのが可能であるため、半導体集積回路の出荷前に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を固定する必要もなく、また半導体集積回路の使用時にこの係数を調整する作業も必要ない。また、通信経路の劣化特性が時間とともに変化する場合にも、リアルタイムで係数を変化させることができる。しかし、通信経路の劣化特性が判明しておれば、半導体集積回路の出荷前に、係数を決定しておくこともでき、また、係数を半導体集積回路の外部から調整できるインターフェイスを設け、このインターフェイスを用いて、半導体集積回路の使用時に係数を決定することもできる。 When the LMS algorithm is used, the coefficients C 0 , C 1 ,..., C N−1 can be calculated in real time, so that the coefficients C 0 , C 1 ,. , C N-1 need not be fixed, and there is no need to adjust this coefficient when the semiconductor integrated circuit is used. Also, when the degradation characteristic of the communication path changes with time, the coefficient can be changed in real time. However, if the degradation characteristics of the communication path are known, the coefficient can be determined before shipment of the semiconductor integrated circuit, and an interface is provided for adjusting the coefficient from the outside of the semiconductor integrated circuit. Can be used to determine the coefficient when the semiconductor integrated circuit is used.
また、係数設定回路９０におけるＤＳＰ８０は、ＲＯＭまたはＲＡＭのメモリを内蔵し、このメモリには、以下の実施の形態６の第１の手法における、関数式またはその定数が記憶され、または実施の形態７の第２の手法における、複数の特性ポイントにそれぞれ対応するバイアス電圧ＶＢＩＡＳと増幅率Ｃのデータが記憶され、または実施の形態８の第３の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタの増幅率に相互依存性を加味した複数の関数が記憶され、または実施の形態９の第４の手法における、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性の関する複数の特性ポイントに特性データを、そのパラメータのデータとともに記憶される。ＤＳＰ８０は、このメモリを参照することにより、係数を容易に設定することができる。
The
実施の形態６．
この実施の形態６は、実施の形態５に示す係数設定回路９０について、この発明により改善された第１の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 6 FIG.
The sixth embodiment relates to an analog voltage adding circuit including the first method improved by the present invention with respect to the
この実施の形態６の第１の手法では、図９に示すように、負荷抵抗回路Ｒに接続された１つの差動トランジスタ回路ＴＩｎにおける電流源トランジスタＴＣｎを想定し、この電流源トランジスタＴＣｎのバイアス電圧ＶＢＩＡＳｎを設定する。差動トランジスタ回路ＴＩｎは差動トランジスタ回路ＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対応し、バイアス電圧ＶＢＩＡＳｎは、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定されるバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１に対応する。バイアス電圧ＶＢＩＡＳｎは電流源トランジスタＴＣｎのゲートに供給され、このバイアス電圧ＶＢＩＡＳｎに対応した係数Ｃｎが設定される。 In a first approach according to the sixth embodiment, as shown in FIG. 9, assume a current source transistor T C n in one of the differential transistor circuit T I n which is connected to the load resistor circuit R, the current source A bias voltage V BIAS n of the transistor T C n is set. Differential transistor circuit T I n the differential transistor circuit T C0, T C1, · · ·, corresponding to T CN-1, the bias voltage V BIAS n, the current source transistor T C0, T C1, · · ·, This corresponds to the bias voltages V BIAS0 , V BIAS1 ,..., V BIASN-1 set to T CN−1 . The bias voltage V BIAS n is supplied to the gate of the current source transistor T C n, and a coefficient Cn corresponding to the bias voltage V BIAS n is set.
電流源トランジスタＴＣｎのゲートに与えられるバイアス電圧ＶＢＩＡＳｎと増幅率Ｃｎとの関係を図８に示す。この図８に示す特性は、トランジスタの増幅率特性と呼ばれる。この図８では、横軸がバイアス電圧ＶＢＩＡＳｎであり、縦軸が増幅率Ｃｎである。この図８に示すように、トランジスタの増幅率特性は、バイアス電圧ＶＢＩＡＳｎに対する増幅率Ｃｎの変化に、非直線性を有する。この非直線性に起因して、与えるべき係数Ｃｎが指定されても、それに対応するバイアス電圧ＶＢＩＡＳｎの設定は困難である。前述の３つの文献にも、この非直線性を踏まえて係数を設定する手法は、開示されていない。 FIG. 8 shows the relationship between the bias voltage V BIAS n applied to the gate of the current source transistor T C n and the amplification factor Cn. The characteristics shown in FIG. 8 are called transistor amplification factor characteristics. In FIG. 8, the horizontal axis represents the bias voltage V BIAS n, and the vertical axis represents the amplification factor Cn. As shown in FIG. 8, the amplification factor characteristic of the transistor has non-linearity in the change of the amplification factor Cn with respect to the bias voltage V BIAS n. Due to this non-linearity, even if the coefficient Cn to be given is specified, it is difficult to set the corresponding bias voltage V BIAS n. Neither of the above-mentioned three documents discloses a method for setting a coefficient based on this nonlinearity.
この実施の形態６で用いる第１の手法は、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１を代表する１つの電流源トランジスタＴＣｎについて、図８に示すその増幅率特性を関数で表わし、この関数の定数または関数そのものをＤＳＰ８０の内蔵メモリに記憶する手法である。なお、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１はＮ個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
The first approach used in the sixth embodiment, the current source transistor T C0, T C1, · · ·, for one of the current source transistor TCn representative of T CN-1, the amplification factor characteristics shown in FIG. 8 This is a technique in which a constant of the function or the function itself is stored in the built-in memory of the
この実施の形態６では、電流源トランジスタＴＣｎについて、その増幅率特性関数として、例えば、次の（式５）に示す３次の多項式を用いる。この関数は、図８の特性の近似式である。
ＶＢＩＡＳ＝ａ０＋ａ１Ｃ＋ａ２Ｃ２＋ａ３Ｃ３ （式５）
この（式５）において、Ｃが与えるべき係数（増幅率）であり、ａ０、ａ１、ａ２、ａ３は、定数である。この定数ａ０、ａ１、ａ２、ａ３を求めるには、使用する電流源トランジスタＴＣ０、ＴＣ１、・・、ＴＣＮ−１を代表する１つの電流源トランジスタＴＣｎについて、図８に示す増幅率特性を予め求めておく。この増幅率特性は、例えばＳＰＩＣＥ回路シミュレーションで求めることができる。この手法により図８に示す増幅率特性を求めた後、最少自乗法または多項式近似アルゴリズムを利用して、定数ａ０、ａ１、ａ２、ａ３を求める。
In the sixth embodiment, for the current source transistor T C n, for example, a third-order polynomial shown in the following (Expression 5) is used as the amplification factor characteristic function. This function is an approximate expression of the characteristic of FIG.
V BIAS = a 0 + a 1 C + a 2 C 2 + a 3 C 3 (Formula 5)
In (Expression 5), C is a coefficient (amplification factor) to be given, and a 0 , a 1 , a 2 , and a 3 are constants. To determine this constant a 0, a 1, a 2 , a 3, a current source transistor T C0, T C1 used, ..., for one of the current source transistor T Cn representative of T CN-1, 8 The gain characteristics shown in FIG. This amplification factor characteristic can be obtained by, for example, SPICE circuit simulation. After obtaining the amplification factor characteristics shown in FIG. 8 by this method, constants a 0 , a 1 , a 2 , and a 3 are obtained using a least square method or a polynomial approximation algorithm.
求めた定数ａ０、ａ１、ａ２、ａ３を、ＤＳＰ８０に内蔵されたメモリ、例えばＲＯＭに記憶する。ＤＳＰ８０は、ＡＤＣ６０からのディジタル信号の基づき、このメモリに記憶された定数ａ０、ａ１、ａ２、ａ３を参照し、（式５）の関数から各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれに与えるべきバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を演算し、これがＤＡＣ７０によりアナログ値に変換されて、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に供給される。定数ａ０、ａ１、ａ２、ａ３をＤＳＰ８０に内蔵されたメモリに記憶するのに代わり、これらの定数ａ０、ａ１、ａ２、ａ３を含む関数（式５）をメモリに記憶させることもできる。
The determined constants a 0 , a 1 , a 2 , and a 3 are stored in a memory built in the
なお、実施の形態６では、図８の特性を表わす関数として、（式５）の多項式を用いたが、関数はこれに限らず、例えばｔａｎｈ（ｘ）関数などを用いることもできる。また、図８の増幅率特性を予め求めるのにＳＰＩＣＥ回路シミュレーションを用いたが、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のテストモデルを、実際の半導体集積回路と同じプロセスで試作し、実測によって増幅率特性を求めることもできる。 In the sixth embodiment, the polynomial of (Equation 5) is used as a function representing the characteristics of FIG. 8, but the function is not limited to this, and for example, a tanh (x) function can be used. Although using a SPICE circuit simulation for determining in advance a gain characteristic of Figure 8, the current source transistor T C0, T C1, · · ·, a T CN-1 of the test model, the same as the actual semiconductor integrated circuit Prototypes can be made in the process, and gain characteristics can be obtained by actual measurement.
また、実施の形態６では、定数ａ０、ａ１、ａ２、ａ３をＤＳＰ８０に内蔵されたＲＯＭに記憶することとしたが、このＲＯＭへの記憶は、半導体集積回路の出荷前に焼き付けておくこともでき、また、半導体集積回路に外部からアクセス可能なインターフェイスを設け、半導体集積回路の出荷後に、外部からＲＯＭに焼き付けることもできる。また、ＲＯＭに代わりＲＡＭを内蔵し、半導体集積回路の使用時に外部から近似式の定数をダウンロードし、ＲＡＭに記憶することもできる。関数、例えば（式５）の定数だけでなく、関数、例えば（式５）そのものをＲＡＭにダウンロードすることもできる。
In the sixth embodiment, the constants a 0 , a 1 , a 2 , and a 3 are stored in the ROM built in the
実施の形態６によれば、非直線性を有する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対して、容易に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定することができる。 According to the sixth embodiment, the current source transistor T C0, T C1 having nonlinearity, ..., with respect to T CN-1, easily coefficients C 0, C 1, ···, C N- 1 can be set.
実施の形態６による第１の手法は、図５、図６に示す各加算回路１０〜１３における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法として使用される。またこの実施の形態６による第１の手法は、図１４に示す回路における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法としても使用することができる。この図１４の回路において、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、それぞれが図９で想定した負荷抵抗回路Ｒに接続された差動トランジスタ回路ＴＩｎとして取り扱うことができ、また図１４の電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１も、図９で想定した電流源トランジスタＴＣｎとして取り扱うことができる。
In the first method according to the sixth embodiment, the bias voltage V BIAS0 is applied to each of the current source transistors T C0 , T C1 ,..., T CN−1 in each of the
実施の形態７．
この実施の形態７は、実施の形態５に示す係数設定回路９０について、この発明により改善された第２の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 7 FIG.
The seventh embodiment relates to an analog voltage adding circuit including a second method improved by the present invention with respect to the
この実施の形態７で用いる第２の手法は、図９に示す電流源トランジスタＴＣｎの増幅率特性について、複数の特性ポイントＰを測定し、この複数の特性ポイントＰのそれぞれに対応する増幅率Ｃとバイアス電圧ＶＢＩＡＳのデータを、ＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに記憶し、これらのデータに基づいて、設定すべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を、ＤＳＰ８０で算出する手法である。なお、この実施の形態７においても、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１はＮ個であるが、これらの各電流源トランジスタは同じプロセスで製造された半導体集積回路内に構成されるので、互いに同じ増幅率特性を持つものとして扱う。
In the second method used in the seventh embodiment, a plurality of characteristic points P are measured for the amplification factor characteristic of the current source transistor T CN shown in FIG. 9, and amplification corresponding to each of the plurality of characteristic points P is performed. The data of the rate C and the bias voltage V BIAS are stored in the ROM or RAM built in the
この実施の形態７では、電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１を代表する１つのトランジスタについて、その増幅率特性の複数の特性ポイント、具体的には、図１０に示す４つの特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤのそれぞれにおける特性データ、すなわち増幅率ＣＡ、ＣＢ、ＣＣ、ＣＤと、それに対応するバイアス電圧ＶＢＩＡＳＡ、ＶＢＩＡＳＢ、ＶＢＩＡＳＣ、ＶＢＩＡＳＤを測定する。この特性データは、例えば実際に図７のアナログ電圧加算回路の半導体集積回路と同じプロセスで、一つの電流源トランジスタのテスト部品を試作し、このテスト部品を実測することにより求める。 In the seventh embodiment, with respect to one transistor representing the current source transistors T C0 , T C1 ,..., T CN-1 , a plurality of characteristic points of the amplification factor characteristic, specifically, FIG. Characteristic data at each of the four characteristic points P A , P B , P C , and P D shown , that is, amplification factors C A , C B , C C , and C D and corresponding bias voltages V BIASA , V BIASB , and V D Measure BIASC , V BIASD . This characteristic data is obtained, for example, by actually making a test part of one current source transistor and actually measuring the test part in the same process as the semiconductor integrated circuit of the analog voltage adding circuit of FIG.
求めた特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおけるこれらの特性データ、すなわち特性ポイントＰＡにおける増幅率ＣＡとバイアス電圧ＶＢＩＡＳＡ、特性ポイントＰＢにおける増幅率ＣＢとバイアス電圧ＶＢＩＡＳＢ、特性ポイントＰＣにおける増幅率ＣＣとバイアス電圧ＶＢＩＡＳＣ、および特性ポイントＰＤにおける増幅率ＣＤとバイアス電圧ＶＢＩＡＳＤを、ＤＳＰ８０に内蔵されたメモリ、例えばＲＯＭまたはＲＡＭに記憶する。
Determined characteristic point P A, P B, P C, P these characteristic data in D, namely characteristic point P gain C A and the bias voltage V BiasA at A, the amplification factor C B and the bias voltage V of the characteristic point P B BiasB, and stores the amplification factor C C and the bias voltage V BIASC in the characteristic point P C, and the amplification factor C D and the bias voltage V BIASD in the characteristic point P D, the memory incorporated in the
ＤＳＰ８０は、ＡＤＣ６０からのディジタル信号の基づき、このメモリに記憶された特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおける特性データを参照し、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれに与えるべきバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を演算し、これがＤＡＣ７０によりアナログ値に変換されて、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のゲートに供給される。
The
この実施の形態７では、与えるべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１は、特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおける特性データを参照し、補間することにより算出される。この補間には、線形補間、多項式補間、または三角関数補間を利用することができ、これらの補間アルゴリズムには、ＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに、特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤにおけるデータとともに記憶される。この補間には、２つの特性ポイントＰＡ、ＰＢ、ＰＣ、ＰＤの間の領域を補間する内挿と、特性ポイントＰＡ、ＰＤのさらに外に領域を補間する外挿が用いられる。
In the seventh embodiment, the coefficient C 0, C 1, · · ·, bias voltage V BIAS0, V BIAS1 corresponding to C N-1, ···, V BIASN-1 to give the characteristic point P A, It is calculated by referring to the characteristic data in P B , P C and P D and performing interpolation. For this interpolation, linear interpolation, polynomial interpolation, or trigonometric interpolation can be used. These interpolation algorithms are stored in the ROM or RAM incorporated in the
図１０には、特性ポイントＰＢと特性ポイントＰＣとの間の特性ポイントＰｎが例示される。この特性ポイントＰｎについては、特性ポイントＰＢにおける増幅率ＣＢとバイアス電圧ＶＢＩＡＳＢ、および特性ポイントＰＣにおける増幅率ＣＣとバイアス電圧ＶＢＩＡＳＣを参照し、また補間アルゴリズムを参照して、その増幅率Ｃｎに対応するバイアス電圧ＶＢＩＡＳｎが算出される。増幅率ＣｎはＣ０、Ｃ１、・・・、ＣＮ−１に対応し、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定すべき係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１が算出される。
Figure 10 is a characteristic point Pn between the characteristic point P B and the characteristic point P C is exemplified. This characteristic point Pn refers to amplification factor C B and the bias voltage V BiasB, and characteristic point gain C C and the bias voltage V BIASC in P C of the characteristic point P B, also with reference to the interpolation algorithm, the A bias voltage V BIAS n corresponding to the amplification factor Cn is calculated. Amplification factor Cn is C 0, C 1, ···, C N-1 in response, each current source transistor T C0, T C1, ···, T CN-1
複数の特性ポイントＰＡ〜ＰＤのデータおよび補間アルゴリズムは、半導体集積回路の出荷前にＲＯＭに焼き付けられるか、または半導体集積回路の動作時に、外部からアクセス可能なインターフェイスを通じてＲＡＭに記憶する。 Data and interpolation algorithm of a plurality of characteristic points P A to P D is either burned in ROM before shipment of the semiconductor integrated circuit, or during the operation of the semiconductor integrated circuit is stored in the RAM through the accessible interface externally.
実施の形態７によれば、非直線性を有する電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に対して、容易に係数Ｃ０、Ｃ１、・・・、ＣＮ−１を設定することができる。 According to the seventh embodiment, the current source transistor T C0, T C1 having nonlinearity, ..., with respect to T CN-1, easily coefficients C 0, C 1, ···, C N- 1 can be set.
実施の形態７による第２の手法は、図５、図６に示す各加算回路１０〜１３における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法として使用される。またこの実施の形態７による第２の手法は、図１４に示す回路における各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１のそれぞれにバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を設定する手法としても使用することができる。この図１４の回路において、各差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＮ−１は、それぞれが図９で想定した負荷抵抗回路Ｒに接続された差動トランジスタ回路ＴＩｎとして取り扱うことができ、また図１４の電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１も、図９で想定した電流源トランジスタＴＣｎとして取り扱うことができる。 Second approach according to the seventh embodiment, FIG. 5, each current source transistor T C0, T C1 of each adder circuit 10-13 shown in FIG. 6, ···, T CN-1 of the bias voltage V to each BIAS0 , V BIAS1 ,..., V BIASN-1 is used as a method for setting. The second approach according to the seventh embodiment, the current source transistor T C0, T C1 in the circuit shown in FIG. 14, ..., the bias voltage V BIAS0 to each T CN-1, V BIAS1, ·· -It can also be used as a method for setting V BIASN-1 . In the circuit of FIG. 14, each differential transistor circuit T I0 , T I1 ,..., T IN-1 is a differential transistor circuit T I n connected to the load resistance circuit R assumed in FIG. 14, and the current source transistors T C0 , T C1 ,..., T CN-1 in FIG. 14 can also be handled as the current source transistors T C n assumed in FIG.
実施の形態８．
この実施の形態８は、実施の形態５に示す係数設定回路９０について、この発明により改善された第３の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 8 FIG.
The eighth embodiment relates to an analog voltage adding circuit including a third method improved by the present invention with respect to the
この実施の形態８で用いる第３の手法では、図１１に示すように、１つの負荷抵抗回路Ｒに対してＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が互いに共通に接続され、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１のそれぞれに電流源トランジスタＴＣ０〜ＴＣＭ−１が接続された加算回路を想定する。この加算回路における各電流源トランジスタＴＣ０〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ０〜ＶＢＩＡＳＭ−１のそれぞれを、各電流源トランジスタＴＣ０〜ＴＣＭ−１の増幅率Ｃ０〜ＣＭ−１の相互依存性を加味して設定する手法である。この図１１において、１つの負荷抵抗回路Ｒに接続される差動トランスタ回路ＴＩ０〜ＴＩＭ−１の数Ｍは、最低が２であり、最大がＮとされる。この差動トランジスタ回路の数Ｍを２とするものは、図５、図６に示される各加算回路１０〜１３に相当する。またこの差動トランジスタ回路の数ＭをＮとするものは、図１４に示された回路と同じである。
In the third method used in the eighth embodiment, as shown in FIG. 11, M differential transistor circuits T I0 to T IM-1 are commonly connected to one load resistance circuit R, Assume an adder circuit in which current source transistors T C0 to T CM-1 are connected to the respective differential transistor circuits T I0 to T IM-1 . The bias voltages V BIAS0 to V BIASM-1 of the current source transistors T C0 to T CM-1 in this adding circuit are respectively used as the amplification factors C 0 to C M-1 of the current source transistors T C0 to T CM -1. This is a method of setting taking into account the interdependencies. In FIG. 11, the number M of the differential translator circuits T I0 to T IM−1 connected to one load resistance circuit R is 2 at the minimum and N at the maximum. When the number M of the differential transistor circuits is 2, it corresponds to each of the
図１１の加算回路では、加算出力Ｖ０は、次の（式６）で表わされる。
Ｖ０＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋・・・＋ＶＩＭ−１×ＣＭ−１ （式６）
勿論、ＶＩ０〜ＶＩＭ−１は、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１に入力されるアナログ電圧である。
In the addition circuit of FIG. 11, the addition output V 0 is expressed by the following (Equation 6).
V 0 = V I0 × C 0 + V I1 × C 1 +... + V IM-1 × C M-1 (Formula 6)
Of course, V I0 to V IM-1 are analog voltages input to the differential transistor circuits T I0 to T IM-1 .
図１１は、図９と異なり、複数のＭ個の差動トランジスタＴＩ０〜ＴＩＭ−１を含んでいる。さらに、これらのＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が共通の負荷抵抗回路Ｒに接続されている。このため、実施の形態６のように、簡単に各電流源トランジスタＴＣｎに対するバイアス電圧ＶＢＩＡＳｎを算出できない場合がある。実施の形態６では、１つの差動トランジスタ回路ＴＣｎが１つの負荷抵抗回路Ｒに接続されていると想定したので、この１つの差動トランジスタ回路ＴＣｎの増幅率特性について、関数ＶＢＩＡＳ＝ｆ（Ｃ）、例えば（式５）の関数を見つければ、比較的簡単に、ＶＯ＝ＶＩｎ×Ｃｎの関係を実現できる。すなわち、係数Ｃｎの値を関数ｆのパラメータに代入することにより、各係数Ｃ０、Ｃ１、・・・、ＣＮ−１に対応するバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＮ−１を算出し、このバイアス電圧を電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＮ−１に設定すればよい。 Unlike FIG. 9, FIG. 11 includes a plurality of M differential transistors T I0 to T IM−1 . Further, these M differential transistor circuits T I0 to T IM-1 are connected to a common load resistance circuit R. For this reason, as in the sixth embodiment, the bias voltage V BIASn for each current source transistor T Cn may not be easily calculated. In the sixth embodiment, since one of the differential transistor circuit T C n it is assumed to be connected to a single load resistor circuit R, the gain characteristics of the one differential transistor circuits T C n, the function V If BIAS = f (C), for example, the function of (Formula 5) is found, the relationship of V O = V In × Cn can be realized relatively easily. That is, by substituting the value of the coefficient Cn to the parameters of the function f, the coefficients C 0, C 1, · · ·, bias voltage V BIAS0, V BIAS1 corresponding to C N-1, ···, V BIASN −1 is calculated, and this bias voltage may be set to the current source transistors T C0 , T C1 ,..., T CN−1 .
しかし、図１１の加算回路では、例えば電流源トランジスタＴＩ０に対するバイアス電圧ＶＢＩＡＳ０は、電流源トランジスタＴＣ０の増幅率（係数）Ｃ０に大きく依存するものの、それ以外の電流源トランジスタＴＣ１、・・・、ＴＣＭ−１にもある程度依存するので、各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の各係数（増幅率）の相互依存性を考慮する。このため、図１１の加算回路では、例えば電流源トランジスタＴＩ０に設定すべきバイアス電圧ＶＢＩＡＳ０を求めるときに、電流源トランジスタＴＣ０以外の電流源トランジスタＴＣ１〜ＴＣＭ−１の増幅率Ｃ１〜ＣＭ−１の影響を加味する。 However, in the adding circuit of FIG. 11, for example, the bias voltage V BIAS0 for the current source transistor T I0 largely depends on the amplification factor (coefficient) C 0 of the current source transistor T C0 , but other current source transistors T C1 , ..., since to some extent depends on the T CM-1, consider the current source transistor T C0, T C1, ..., the interdependence of the coefficients of T CM-1 (amplification factor). Therefore, in the adding circuit of FIG. 11, for example, when obtaining the bias voltage V BIAS0 to be set to the current source transistor T I0 , the amplification factor C of the current source transistors T C1 to T CM-1 other than the current source transistor T C0. 1 to C M-1 is taken into consideration.
例えば電流源トランジスタＴＣ１〜ＴＣＭ−１の増幅率（係数）Ｃ１〜ＣＭ−１の値が大きくなると、これらの電流源トランジスタＴＣ１〜ＴＣＭ−１に対応する差動トランジスタ回路ＴＩ１〜ＴＩＭ−１を流れる電流も大きくなり、負荷抵抗Ｒに接続された出力ＶＯを出力する出力ノードのレベルが低下し、電流源トランジスタＴＣ０に対応する差動トランジスタ回路ＴＩ０のトランジスタ対のドレイン電圧が低下し、それらの増幅率が低下する。すなわち、差動トランジスタ回路ＴＩ０のトランジスタ対の増幅率は、そのソースードレイン間電圧にも依存するので、ドレイン電圧が低下すれば、その増幅率も低下する。また、同時に差動トランジスタ回路ＴＩ０の電流源トランジスタＴＣ０のソース電圧も下がり、この電流源トランジスタＴＣＯに流れる電流も低下する。 For example, if the value of the current source amplification factor of the transistor T C1 ~T CM-1 (coefficient) C 1 ~C M-1 is increased, the differential transistor circuit corresponding to these current source transistors T C1 ~T CM-1 T The current flowing through I1 to TIM -1 also increases, the level of the output node that outputs the output V O connected to the load resistor R decreases, and the transistor of the differential transistor circuit T I0 corresponding to the current source transistor T C0 The drain voltage of the pair decreases and their amplification factor decreases. That is, the amplification factor of the transistor pair of the differential transistor circuit T I0 also depends on the source-drain voltage, so that when the drain voltage decreases, the amplification factor also decreases. At the same time, the source voltage of the current source transistor T C0 of the differential transistor circuit T I0 also decreases, and the current flowing through the current source transistor TCO also decreases.
そこで、実施の形態８による第３の手法では、次の（式７）に示す関数を用意し、この相互依存性を解決する。
ＶＢＩＡＳ＝ｆ（ｘ０，ｘ１，・・・，ｘＭ−１） （式７）
これは、ｘ０〜ＸＭ−１までのＭ個のパラメータを持つ関数である。例えば０番目のＶＢＩＡＳ０を求める場合には、０番目の係数Ｃ０を関数パラメータのｘ０の位置に置き、残りの係数Ｃ１〜ＣＭ−１をｘ１〜ｘＭ−１の位置に置く。つまり、次の（式８）からＶＢＩＡＳ０を計算する。
ＶＢＩＡＳ０＝ｆ（Ｃ０，Ｃ１，・・・，ＣＭ−１） （式８）
Therefore, in the third method according to the eighth embodiment, the function shown in the following (Equation 7) is prepared to solve this interdependency.
V BIAS = f (x 0 , x 1 ,..., X M−1 ) (Expression 7)
This is a function having M parameters from x 0 to X M−1 . For example, when obtaining the 0-th V BIAS0 places the 0-th coefficient C 0 to x0 position of function parameters and the rest of the coefficients C 1 ~C M-1 to the position of the x 1 ~x M-1 . That is, V BIAS0 is calculated from the following (formula 8).
V BIAS0 = f (C 0 , C 1 ,..., C M−1 ) (Formula 8)
次に１番目のＶＢＩＡＳ１を求めるには、図１１の回路の対称性から１番目の係数Ｃ１を関数パラメータのｘ０の位置に置き、残りの係数Ｃ０、Ｃ２〜ＣＭ−１をｘ１〜ｘＭ−１の位置に置く。つまり、次の（式９）からＶＢＩＡＳ１を計算する。
ＶＢＩＡＳ１=ｆ（Ｃ１，Ｃ０，Ｃ２，・・・，ＣＭ−１） （式９）
Next determine the first V BIAS1 is placed in the position of the x 0 of the first coefficient C 1 function parameters from the symmetry of the circuit of Figure 11, the remaining
V BIAS1 = f (C 1 , C 0 , C 2 ,..., C M-1 ) (Formula 9)
一般にｉ番目のＶＢＩＡＳｉを求める場合も同様で、図１１の回路の対称性から、関数パラメータのｘ０の位置にｉ番目の係数Ｃｉを置き、残りの係数をｘ１〜ｘＭ−１の位置に置く。 In general, when the i-th V BIASi is obtained, the i-th coefficient C i is placed at the position of the function parameter x 0 from the symmetry of the circuit of FIG. 11, and the remaining coefficients are x 1 to x M−1. Put it in the position.
次に２入力のアナログ電圧加算回路について、さらに具体的な手順を説明する。この２入力のアナログ電圧加算回路は、図５、６の加算回路１０〜１３に相当する。２つの入力アナログ電圧をＶＩ０、ＶＩ１とし、電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１を変えながら、ＶＩ０と出力ＶＯとの特性データを複数の特性ポイントについて求める。各特性ポイントの特性データは、回路シミュレーションを用いて求めるか、または２入力テスト回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
Next, a more specific procedure for the 2-input analog voltage adding circuit will be described. This two-input analog voltage adding circuit corresponds to the adding
この場合、ＶＩ１はゼロにして置く。なぜならば、出力ノードの電位変化が相互依存性を引き起こしており、この出力ノードの電位変化は各差動トランジスタ回路ＴＩ０、ＴＩ１を流れる電流で決まり、この各差動トランジスタ回路ＴＩ０、ＴＩ１を流れる電流は主に電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧で決まるので、入力アナログＶＩ１をゼロ以外にする必要はない。また、電流源トランジスタＴＣ０、ＴＣ１の各バイアス電圧と、差動トランジスタ回路ＴＩ０への入力アナログＶＩ０は、入出力の線形の関係、ＶＯ＝ＶＩ０×Ｃ０を満たす範囲で与えるものとする。 In this case, V I1 is set to zero. This is because the potential change at the output node causes interdependence, and the potential change at the output node is determined by the current flowing through each differential transistor circuit T I0 , T I1, and the differential transistor circuits T I0 , T I Since the current flowing through I1 is mainly determined by the bias voltages of the current source transistors T C0 and T C1 , the input analog V I1 does not need to be other than zero. Further, the respective bias voltages of the current source transistor T C0, T C1, the input analog V I0 to the differential transistor circuit T I0 is linear relationship between the input and output, providing a range satisfying V O = V I0 × C 0 Shall.
求めた複数の特性ポイントの特性データに基づき、ＶＯ＝ＶＩ０×Ｃ０の特性を得ることができるが、ここでは、電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１を変化させて、特性データを得ているので、係数Ｃ０はバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１に依存する。この依存関係を、例えば次の（式１０）の関係式にあてはめ、未知数ａ、ｂをフィッティングにより求める。
Ｃ０＝ａ×ＶＢＩＡＳ０ ２−ｂ×ＶＢＩＡＳ１ （式１０）
A characteristic of V O = V I0 × C0 can be obtained based on the obtained characteristic data of a plurality of characteristic points. Here, the bias voltages V BIAS0 and V BIAS1 of the current source transistors T C0 and T C1 are changed. Since the characteristic data is obtained, the coefficient C 0 depends on the bias voltages V BIAS0 and V BIAS1 . This dependency relationship is applied to, for example, the following relational expression (Expression 10), and the unknowns a and b are obtained by fitting.
C 0 = a × V BIAS0 2 −b × V BIAS1 (Formula 10)
この（式１０）で、主要な項目は、第１項、すなわちａ×ＶＢＩＡＳ０ ２であり、第２項、すなわちｂ×ＶＢＩＡＳ１は小さな値の補助的な項である。つまり、精度を問題にしなければ、次の（式１１）の近似式が得られる・
Ｃ０＝ａ×ＶＢＩＡＳ０ ２ （式１１）
また、図１１の回路の対称性から、次の（式１２）の近似式を得ることができる。
Ｃ１＝ａ×ＶＢＩＡＳ１ ２ （式１２）
In the (expression 10), the main items are the first term, that is, a × V BIAS0 2,
C 0 = a × V BIAS 0 2 (Formula 11)
Further, from the symmetry of the circuit of FIG. 11, the following approximate expression (Expression 12) can be obtained.
C1 = a × V BIAS1 2 (Formula 12)
（式１２）から次の（式１３）を導くことができる。
ＶＢＩＡＳ１＝（Ｃ１／ａ）１／２ （式１３）
（式１０）では、第２項は小さな値の補助的な項であるので、近似式（１３）を（式１０）の第２項に代入しても影響は小さい。よって、（式１３）を（式１０）の第２項に代入し、ＶＢＩＡＳ０について解くと、次の（式１４）を得ることができる。
ＶＢＩＡＳ０＝［｛Ｃ０＋ｂ（Ｃ１／ａ）１／２｝／ａ］１／２ （式１４）
この（式１４）では、ＶＢＩＡＳ０が、Ｃ０とＣ１をパラメータとする関数で表わされる。この（式１４）は、次の（式１５）に書き換えることができる。
ｆ（ｘ０，ｘ１）＝［｛ｘ０＋ｂ（ｘ１／ａ）１／２｝／ａ］１／２ （式１５）
The following (Expression 13) can be derived from (Expression 12).
V BIAS1 = (C 1 / a) 1/2 (Formula 13)
In (Expression 10), since the second term is an auxiliary term having a small value, even if the approximate expression (13) is substituted into the second term of (Expression 10), the influence is small. Therefore, by substituting (Equation 13) into the second term of (Equation 10) and solving for VBIAS0 , the following (Equation 14) can be obtained.
V BIAS0 = [{C 0 + b (C 1 / a) 1/2 } / a] 1/2 (Formula 14)
In the (Formula 14), V BIAS0 is represented by a function of the C 0 and C 1 as a parameter. This (Expression 14) can be rewritten as the following (Expression 15).
f (x 0 , x 1 ) = [{x 0 + b (x 1 / a) 1/2 } / a] 1/2 (Formula 15)
Ｖ０＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１を得たい場合、各差動トランジスタ回路ＴＩ０、ＴＩ１に接続された電流源トランジスタＴＣ０、ＴＣ１のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１は、次の（式１６）（式１７）から算出できる。
ＶＢＩＡＳ０=ｆ（Ｃ０，Ｃ１） （式１６）
ＶＢＩＡＳ１＝ｆ（Ｃ１，Ｃ０） （式１７）
When V 0 = V I0 × C 0 + V I1 × C 1 is desired, the bias voltages V BIAS0 and V BIAS1 of the current source transistors T C0 and T C1 connected to the differential transistor circuits T I0 and T I1 are: It can be calculated from the following (Expression 16) and (Expression 17).
V BIAS0 = f (C0, C1) (Formula 16)
V BIAS1 = f (C1, C0) (Formula 17)
３入力のアナログ電圧加算回路についても、同様である。３つの入力アナログ電圧をＶＩ０、ＶＩ１、ＶＩ２とし、電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、ＶＢＩＡＳ２の計算式を求める。 The same applies to the 3-input analog voltage adding circuit. The three input analog voltages are V I0 , V I1 , and V I2, and the calculation formulas of the bias voltages V BIAS0 , V BIAS1 , and V BIAS2 of the current source transistors T C0 , T C1 , and T C2 are obtained.
１番目の電流源トランジスタＴＣ０の係数Ｃ０は、２番目の電流源トランジスタＴＣ１のバイアス電圧ＶＢＩＡＳ１と、３番目の電流源トランジスタＴＣ２のバイアス電圧ＶＢＩＡＳ２にも依存するが、この係数Ｃ０が、次の（式１８）で近似できるとすると、関数ｆは、次の（式１９）となる。
Ｃ０＝ａ×ＶＢＩＡＳ０ ２−ｂ（ＶＢＩＡＳ１＋ＶＢＩＡＳ２） （式１８）
ｆ（ｘ０，ｘ１，ｘ２）＝［｛ｘ０＋ｂ（ｘ１／ａ）１／２＋
ｂ（ｘ２／ａ）１／２｝／ａ］１／２ （式１９）
Coefficients C 0 of the first current source transistor T C0 includes a bias voltage V BIAS1 of the second current source transistor T C1, although it depends on the bias voltage V BIAS2 of the third current source transistor T C2, the coefficient If C0 can be approximated by the following (Expression 18), the function f is expressed by the following (Expression 19).
C 0 = a × V BIAS0 2 −b (V BIAS1 + V BIAS2 ) (Formula 18)
f (x 0 , x 1 , x 2 ) = [{x 0 + b (x 1 / a) 1/2 +
b (x 2 / a) 1/2 } / a] 1/2 (Formula 19)
ＶＯ＝ＶＩ０×Ｃ０＋ＶＩ１×Ｃ１＋ＶＩ２×Ｃ２を得たい場合、各差動トランジスタ回路ＴＩ０、ＴＩ１、ＴＩ２に接続された電流源トランジスタＴＣ０、ＴＣ１、ＴＣ２のバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、ＶＢＩＡＳ２は、次の（式２０）（式２１）（式２２）から算出できる。
ＶＢＩＡＳ０=ｆ（Ｃ０，Ｃ１，Ｃ２） （式２０）
ＶＢＩＡＳ１＝ｆ（Ｃ１，Ｃ０，Ｃ２） （式２１）
ＶＢＩＡＳ２＝ｆ（Ｃ２，Ｃ０，Ｃ１） （式２２）
VO = V I0 × C 0 + V I1 × C 1 + V I2 × C 2 is obtained, current source transistors T C0 , T C1 , T C2 connected to the differential transistor circuits T I0 , T I1 , T I2 The bias voltages V BIAS0 , V BIAS1 , and V BIAS2 can be calculated from the following (formula 20), (formula 21), and (formula 22).
V BIAS0 = f (C 0 , C 1 , C 2 ) (Formula 20)
V BIAS1 = f (C 1 , C 0 , C 2 ) (Formula 21)
V BIAS2 = f (C 2 , C 0 , C 1 ) (Formula 22)
実施の形態８では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば（式８）（式９）、またはその近似式、例えば（式１４）〜（式２２）をＤＳＰ８０に内蔵されたＲＯＭまたはＲＡＭに記憶し、これらの複数の関数またはその近似式に基づいて、各電流源トランジスタのバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＭ−１を算出するので、より正確な係数Ｃ０、Ｃ１、・・・、ＣＭ−１を与えることができる。
In the eighth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to the respective differential transistor circuits T I0 , T I1 ,. , T C1, ···, the T CM-1, each of the current source transistor T C0, T C1, ···, the amplification factor characteristic of T CM-1, interdependent gain of the other current source transistor A plurality of functions, such as (Expression 8) (Expression 9), or approximate expressions thereof (for example, (Expression 14) to (Expression 22)) are stored in the ROM or RAM built in the
実施の形態９．
この実施の形態９は、実施の形態５に示す係数設定回路９０について、この発明により改善された第４の手法を含むアナログ電圧加算回路に関するものである。
Embodiment 9 FIG.
The ninth embodiment relates to an analog voltage adding circuit including a fourth method improved by the present invention with respect to the
実施の形態８では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１の増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数、例えば（式８）（式９）、またはその近似式、例えば（式１４）〜（式２２）をＤＳＰ８０に内蔵されたメモリに記憶したが、この実施の形態９では、実施の形態８における複数の関数に相当する複数の増幅率特性に関する複数の特性ポイントの特性データを、他の電流源トランジスタのバイアス電圧（パラメータ）のデータとともに、ＤＳＰ８０に内蔵されたメモリに記憶する。
In the eighth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to each of them. , T C1, ···, the T CM-1, each of the current source transistor T C0, T C1, ···, the amplification factor characteristic of T CM-1, interdependent gain of the other current source transistor A plurality of functions that take into account the characteristics, for example, (Equation 8) (Equation 9), or approximate expressions thereof, such as (Equation 14) to (Equation 22), are stored in the memory built in the
この実施の形態９で用いる第４の手法では、実施の形態８と同様に、図１１に示すように、１つの負荷抵抗回路Ｒに対してＭ個の差動トランジスタ回路ＴＩ０〜ＴＩＭ−１が互いに共通に接続され、各差動トランジスタ回路ＴＩ０〜ＴＩＭ−１のそれぞれに電流源トランジスタＴＣ０〜ＴＣＭ−１が接続された加算回路を想定する。この加算回路の各電流源トランジスタＴＣ０〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ０〜ＶＢＩＡＳＭ−１のそれぞれを、各電流源トランジスタＴＣ０〜ＴＣＭ−１の増幅率Ｃ０〜ＣＭ−１の相互依存性を加味して設定する手法である。この図１１において、１つの負荷抵抗回路Ｒに接続される差動トランスタ回路ＴＩ０〜ＴＩＭ−１の数Ｍは、最低が２であり、最大がＮとされる。この差動トランジスタ回路の数Ｍを２とするものは、図５、図６に示される各加算回路１０〜１３に相当する。またこの差動トランジスタ回路の数ＭをＮとするものは、図１４に示された回路と同じである。
In the fourth method used in the ninth embodiment, as in the eighth embodiment, as shown in FIG. 11, M differential transistor circuits T I0 to T IM− are applied to one load resistance circuit R. Assume an adder circuit in which 1 are commonly connected to each other, and current source transistors T C0 to T CM-1 are connected to the differential transistor circuits T I0 to T IM-1 , respectively. The bias voltages V BIAS0 to V BIASM-1 of the current source transistors T C0 to T CM-1 of this adder circuit are used as the amplification factors C 0 to C M-1 of the current source transistors T C0 to T CM-1 , respectively. This is a method of setting taking into account the interdependencies. In FIG. 11, the number M of the differential translator circuits T I0 to T IM−1 connected to one load resistance circuit R is 2 at the minimum and N at the maximum. When the number M of the differential transistor circuits is 2, it corresponds to each of the
この実施の形態９では、負荷抵抗回路Ｒに接続された各電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１において、それぞれの電流源トランジスタについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、そのパラメータのデータ、すなわちパラメータとした他の電流源トランジスタのバイアス電圧値とともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶する。この記憶した特性データとパラメータのデータに基づき、実施の形態７で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。 In the ninth embodiment, in each of the current source transistors T C0 , T C1 ,..., T CM-1 connected to the load resistance circuit R, the bias voltage of the other current source transistor is set for each current source transistor. DSP80, together with characteristic data of a plurality of characteristic points relating to the amplification factor characteristic, i.e., the bias voltage value and the corresponding amplification factor value, together with the parameter data, i.e., the bias voltage value of another current source transistor. It is stored in the POM or RAM built in. Based on the stored characteristic data and parameter data, interpolation similar to that used in the seventh embodiment is performed to calculate a bias voltage corresponding to the amplification factor to be set.
例えば、図１１の電流源トランジスタＴＣ０について説明すると、他の電流源トランジスタＴＣ１〜ＴＣＭ−１のバイアス電圧ＶＢＩＡＳ１〜ＶＢＩＡＳＭ−１をパラメータとして変化させながら、電流源トランジスタＴＣ０の増幅率特性に関する複数の特性ポイントの特性データ、すなわちバイアス電圧値とそれに対応する増幅率値を、パラメータのデータ、すなわちパラメータとした他の電流源トランジスタＴＣ１〜ＴＣＭ−１のバイアス電圧値ＶＢＩＡＳ１〜ＶＢＩＡＳＭ−１とともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶する。前記複数の特性データおよびパラメータのデータは、回路シミュレーションを用いて求めるか、または図１１のアナログ電圧加算回路を実際の半導体集積回路と同じプロセスで実際に作成して実測する。
For example, the current source transistor T C0 in FIG. 11 will be described. While the bias voltages V BIAS1 to V BIASM-1 of the other current source transistors T C1 to T CM-1 are changed as parameters, the current source transistor T C0 is amplified. The characteristic data of a plurality of characteristic points related to the rate characteristic, that is, the bias voltage value V BIAS1 of other current source transistors T C1 to T CM-1 using the bias voltage value and the corresponding amplification factor as parameter data. ~ V Stored in the POM or RAM built in the
この記憶した複数の特性データとパラメータのデータに基づき、実施の形態７で用いたと同様な補間を行ない、設定すべき増幅率に対応したバイアス電圧を算出する。他の電流源トランジスタＴＣ１〜ＴＣＭ−１についても、同様である。 Based on the stored plurality of characteristic data and parameter data, interpolation similar to that used in the seventh embodiment is performed to calculate a bias voltage corresponding to the amplification factor to be set. The same applies to the other current source transistors T C1 to T CM−1 .
実施の形態９では、１つの負荷抵抗回路Ｒに共通に接続されたＭ個の差動トランジスタ回路ＴＩ０、ＴＩ１、・・・、ＴＩＭ−１とそれぞれに接続された電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１において、それぞれの電流源トランジスタＴＣ０、ＴＣ１、・・・、ＴＣＭ−１について、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、パラメータとした他の電流源トランジスタのバイアス電圧データとともに、ＤＳＰ８０に内蔵したＰＯＭまたはＲＡＭに記憶し、これらの複数の特性データとパラメータデータに基づいて、各電流源トランジスタのバイアス電圧ＶＢＩＡＳ０、ＶＢＩＡＳ１、・・・、ＶＢＩＡＳＭ−１を算出するので、より正確な係数Ｃ０、Ｃ１、・・・、ＣＭ−１を与えることができる。
In the ninth embodiment, M differential transistor circuits T I0 , T I1 ,..., T IM-1 connected in common to one load resistance circuit R and current source transistors T C0 connected to the respective differential transistor circuits T I0 , T I1 ,. , T C1, ···, in T CM-1, each of the current source transistor T C0, T C1, ···, the T CM-1, the amplification factor characteristic in which the bias voltage of the other current source transistor as a parameter The characteristic data of a plurality of characteristic points are stored in the POM or RAM built in the
この発明によるアナログ電圧加算回路は、例えば通信機器のデータ受信ブロックにおけるイコライザなどに使用される。 The analog voltage adding circuit according to the present invention is used, for example, in an equalizer in a data reception block of a communication device.
１０、１１、１２、１３、３０、２１、３０：加算回路、
Ｒ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７：負荷抵抗回路、
５０：イコライザ、６０：アナログーディジタル変換器、
７０：ディジタルーアナログ変換器、８０：ディジタル・シグナル・プロセッサ、
９０：係数設定回路。
10, 11, 12, 13, 30, 21, 30: adder circuit,
R, R 1 , R 2 , R 3 , R 4 , R 5 , R 6 , R 7 : Load resistance circuit,
50: Equalizer, 60: Analog-digital converter,
70: Digital-to-analog converter, 80: Digital signal processor,
90: Coefficient setting circuit.
Claims (16)
アナログ電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２とアナログ電圧ＶＩ３とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路を有し、前記加算出力ＶＯ１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A first addition circuit for generating an addition output V O1 obtained by adding at least the analog voltage V I0 and the analog voltage V I1 .
Connected to the differential transistor circuit T I2 the analog voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 A second adder circuit that generates an added output V O2 obtained by adding at least the analog voltage V I2 and the analog voltage V I3 , and a difference in which the added output V O1 is input a dynamic transistor circuit T O1, a differential transistor circuit T O2 of the sum output V O2 is input, a third load resistor circuit connected in common to the differential transistor circuit T O1 and the differential transistor circuit T O2 And an analog voltage provided with a third addition circuit for generating an addition output V O12 obtained by adding the addition output V O1 and the addition output V O2 Adder circuit.
アナログ電圧ＶＩ４が入力される差動トランジスタ回路ＴＩ４と、アナログ電圧ＶＩ５が入力される差動トランジスタ回路ＴＩ５と、前記差動トランジスタ回路ＴＩ４と差動トランジスタ回路ＴＩ５に共通に接続された第４負荷抵抗回路を有し、少なくともアナログ電圧ＶＩ４とアナログ電圧ＶＩ５とを加算した加算出力ＶＯ３を発生する第４の加算回路、
アナログ電圧ＶＩ６が入力される差動トランジスタ回路ＴＩ６と、アナログ電圧ＶＩ７が入力される差動トランジスタ回路ＴＩ７と、前記差動トランジスタ回路ＴＩ６と差動トランジスタ回路ＴＩ７に共通に接続された第５負荷抵抗回路とを有し、少なくともアナログ入力電圧ＶＩ６と、アナログ電圧ＶＩ７とを加算した加算出力ＶＯ４を発生する第５の加算回路、
前記加算出力ＶＯ３が入力される差動トランジスタ回路ＴＯ３と、前記加算出力ＶＯ４が入力される差動トランジスタ回路ＴＯ４と、前記差動トランジスタ回路ＴＯ３と差動トランジスタ回路ＴＯ４に共通に接続された第６負荷抵抗回路を有し、前記加算出力ＶO３と加算出力ＶO４を加算した加算出力ＶO３４を出力する第６の加算回路、および
前記加算出力ＶO１２と加算出力ＶO３４とを加算し、加算出力ＶOを発生する第７の加算回路を備えたアナログ電圧加算回路。 The analog voltage addition circuit according to claim 1, further comprising:
Connected to the differential transistor circuit T I4 which analog voltage V I4 is input, the differential transistor circuit T I5 analog voltage V I5 is input in common to the differential transistor circuit T I4 and differential transistor circuits T I5 A fourth adder circuit that generates a summed output V O3 obtained by adding at least the analog voltage V I4 and the analog voltage V I5 .
Connected to the differential transistor circuit T I6 analog voltage V I6 are input, a differential transistor circuit T I7 analog voltage V I7 is input in common to the differential transistor circuit T I6 and the differential transistor circuit T I7 A fifth adder circuit that generates an added output V O4 obtained by adding at least the analog input voltage V I6 and the analog voltage V I7 ,
A differential transistor circuit T O3 to the sum output V O3 is input, the differential transistor circuit T O4 said sum output V O4 is input commonly to the differential transistor circuit T O3 and differential transistor circuits T O4 A sixth load resistor circuit connected to the sixth output circuit, and a sixth adder circuit that outputs an added output V O34 obtained by adding the added output V O3 and the added output V O4 , and the added output V O12 and the added output V O34 And an analog voltage addition circuit provided with a seventh addition circuit for generating an addition output V O.
アナログ入力電圧ＶＩ２が入力される差動トランジスタ回路ＴＩ２と、アナログ電圧ＶＩ３が入力される差動トランジスタ回路ＴＩ３と、前記差動トランジスタ回路ＴＩ２と差動トランジスタ回路ＴＩ３に共通に接続された第２負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ２に定数Ｃ２を乗じたアナログ電圧と、アナログ電圧ＶＩ３に定数Ｃ３を乗じたアナログ電圧とを加算した加算出力ＶＯ２を発生する第２の加算回路、および
前記加算出力ＶＯ１が入力される差動トランジスタ回路ＴＯ１と、前記加算出力ＶＯ２が入力される差動トランジスタ回路ＴＯ２と、前記差動トランジスタ回路ＴＯ１と差動トランジスタ回路ＴＯ２に共通に接続された第３負荷抵抗回路とを有し、前記加算出力ＶO１と加算出力ＶＯ２とを加算した加算出力ＶＯ１２を発生する第３の加算回路を備えたアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A summed output V O1 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I0 by the coefficient C 0 and an analog voltage obtained by multiplying the analog voltage V I1 by the coefficient C 1. A first adder circuit to be generated;
A differential transistor circuit T I2 the analog input voltage V I2 is input, the differential transistor circuit T I3 which analog voltage V I3 is input in common to the differential transistor circuit T I2 and differential transistor circuits T I3 and a second load resistor circuit connected, at least an analog voltage obtained by multiplying the constant C 2 to the analog voltage V I2, analog voltage V I3 constant C 3 a sum output V O2 obtained by adding the analog voltage obtained by multiplying a differential transistor circuit T O1 of the second summing circuit and the sum output V O1, for generating are input, the differential transistor circuit T O2 of the sum output V O2 is input, the differential transistor circuit T the O1 and the differential transistor circuit T O2 and a third load resistor circuit connected in common, and the sum output V O1 and an addition output V O2 Analog voltage addition circuit comprising a third adder circuit for generating a sum output V O12 was calculated.
アナログ電圧ＶＩ４が入力される差動トランジスタ回路ＴＩ４と、アナログ電圧ＶＩ５が入力される差動トランジスタ回路ＴＩ５と、前記差動トランジスタ回路ＴＩ４と差動トランジスタ回路ＴＩ５に共通に接続された第４負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ４に係数Ｃ４を乗じたアナログ電圧と、アナログ電圧ＶＩ５に係数Ｃ５を乗じたアナログ電圧とを加算した加算出力ＶＯ３を発生する第４の加算回路、
アナログ電圧ＶＩ６が入力される差動トランジスタ回路ＴＩ６と、アナログ電圧ＶＩ７が入力される差動トランジスタ回路ＴＩ７と、前記差動トランジスタ回路ＴＩ６と差動トランジスタ回路ＴＩ７に共通に接続された第５負荷抵抗回路とを有し、少なくともアナログ電圧ＶＩ６に係数Ｃ６を乗じたアナログ電圧と、アナログ電圧ＶＩ７に係数Ｃ７を乗じたアナログ電圧を加算した加算出力ＶＯ４を発生する第５の加算回路、
前記加算出力ＶＯ３が入力される差動トランジスタ回路ＴＯ３と、前記加算出力ＶＯ４が入力される差動トランジスタ回路ＴＯ４と、前記差動トランジスタ回路ＴＯ３と差動トランジスタ回路ＴＯ４に共通に接続された第６負荷抵抗回路とを有し、前記加算出力ＶＯ３と加算出力ＶＯ４を加算した加算出力ＶＯ３４を出力する第６の加算回路、および
前記加算出力ＶＯ１２と加算出力ＶＯ３４とを加算し、加算出力ＶＯを発生する第７の加算回路を備えたアナログ電圧加算回路。 The analog voltage addition circuit according to claim 3, further comprising:
Connected to the differential transistor circuit T I4 which analog voltage V I4 is input, the differential transistor circuit T I5 analog voltage V I5 is input in common to the differential transistor circuit T I4 and differential transistor circuits T I5 A summed output V O3 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I4 by the coefficient C 4 and an analog voltage obtained by multiplying the analog voltage V I5 by the coefficient C 5. A fourth adder circuit to be generated;
Connected to the differential transistor circuit T I6 analog voltage V I6 are input, a differential transistor circuit T I7 analog voltage V I7 is input in common to the differential transistor circuit T I6 and the differential transistor circuit T I7 And a summed output V O4 obtained by adding at least an analog voltage obtained by multiplying the analog voltage V I6 by the coefficient C 6 and an analog voltage obtained by multiplying the analog voltage V I7 by the coefficient C 7. A fifth adder circuit,
A differential transistor circuit T O3 to the sum output V O3 is input, the differential transistor circuit T O4 said sum output V O4 is input commonly to the differential transistor circuit T O3 and differential transistor circuits T O4 A sixth load resistor circuit connected to the output circuit, and a sixth adder circuit that outputs an added output V O34 obtained by adding the added output V O3 and the added output V O4 , and the added output V O12 and the added output V An analog voltage adding circuit including a seventh adding circuit that adds O34 to generate an added output V O.
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、そのバイアス電圧ＶＢＩＡＳと、このバイアス電圧ＶＢＩＡＳに対応する増幅率Ｃとの関係を表わす関数式またはその定数を記憶し、この関数式または定数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 A load resistance circuit, a current source transistor T C0 connected to the differential transistor TI0 and multiplying the analog voltage V I0 by a coefficient C 0 , a coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
Wherein said coefficient setting circuit is a memory circuit, the memory circuit, wherein the one current source transistor which is common to the current source transistor T C0, T C1, and the bias voltage V BIAS, corresponding to the bias voltage V BIAS A function expression representing the relationship with the amplification factor C or a constant thereof is stored, and a bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the function expression or the constant. Analog voltage adder circuit.
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１に共通した１つの電流源トランジスタについて、その増幅率特性における複数の特性ポイントのそれぞれ対応するバイアス電圧ＶＢＩＡＳと、増幅率Ｃのデータを記憶し、これらのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and the memory circuit has a bias voltage corresponding to each of a plurality of characteristic points in the amplification factor characteristic of one current source transistor common to the current source transistors T C0 and T C1. V BIAS and amplification factor C data are stored, and a bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on these data.
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、その電流源トランジスタの増幅率特性に、他の電流源トランジスタの増幅率の相互依存性を加味した複数の関数を記憶し、これらの各関数に基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and the memory circuit has an interdependence of the amplification factor of other current source transistors on the amplification factor characteristic of each of the current source transistors T C0 and T C1. An analog voltage adding circuit characterized in that a plurality of functions taking into account the characteristics are stored, and bias voltages V BIAS corresponding to the respective coefficients C 0 and C 1 are set based on these functions.
前記電流源トランジスタＴＣ０、ＴＣ１の制御端子に前記係数Ｃ０、Ｃ１に対応するバイアス電圧ＶＢＩＡＳを設定する係数設定回路を備え、
前記係数設定回路がメモリ回路を含み、このメモリ回路が、前記各電流源トランジスタＴＣ０、ＴＣ１のそれぞれについて、他の電流源トランジスタのバイアス電圧をパラメータとした増幅率特性に関する複数の特性ポイントの特性データを、そのパラメータのデータとともに記憶し、これらの各特性データとパラメータのデータに基づいて、前記各係数Ｃ０、Ｃ１のそれぞれに対応するバイアス電圧ＶＢＩＡＳを設定することを特徴とするアナログ電圧加算回路。 Connected to the differential transistor circuit T I0 analog voltage V I0 is input, the differential transistor circuit T I1 of the analog voltage V I1 is input in common to the differential transistor circuit T I0 and the differential transistor circuit T I1 Connected to the differential transistor TI0, the current source transistor T C0 connected to the analog voltage V I0 by a coefficient C 0 , and the coefficient connected to the analog voltage V I1 connected to the differential transistor T I1 has a current source transistor T C1 multiplying the C 1, an analog voltage obtained by multiplying the coefficients C 0 to at least an analog voltage V I0, addition output V obtained by adding the analog voltage obtained by multiplying the coefficients C 1 to an analog voltage V I1 summing circuit for generating O1 the coefficients C 0, and the control terminal of the current source transistor T C0, T C1 Comprising a coefficient setting circuit for setting the bias voltage V BIAS corresponding to C 1,
The coefficient setting circuit includes a memory circuit, and each of the current source transistors T C0 and T C1 has a plurality of characteristic points related to amplification factor characteristics with the bias voltage of the other current source transistor as a parameter. The characteristic data is stored together with the parameter data, and the bias voltage V BIAS corresponding to each of the coefficients C 0 and C 1 is set based on the characteristic data and the parameter data. Analog voltage addition circuit.
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